JP2002527813A - エンディアン変換方法 - Google Patents
エンディアン変換方法Info
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Abstract
(57)【要約】
第２のエンディアン・タイプのプロセッサ上で第１のエンディアン・タイプのプロセッサをエミュレートするための方法であって、ストリング長Ｌの各メモリ・アクセス・アドレスＢがアドレスＡ−Ｂ−Ｌ＋Ｓに変形され、Ａが１つのプログラムに割り振られるバイトの総数であり、Ｓがそのプログラムの開始アドレスである方法。
Description
【０００１】
本発明はエンディアン変形の方法およびシステムに関する。
【０００２】
異なるコンピュータ・プロセッサ・チップ上で同一ソフトウェアを実行するエ
ミュレーション・システムで一般的に発生する問題は、フォーマットの非互換性
である。この非互換性の態様の１つは、データ・ストリング（たとえば、２バイ
ト・ワードまたは４バイト・ワード）が表されるフォーマットにある。多くのコ
ンピュータ・アーキテクチャでは、４バイト・ワードの各バイトがそれ自体の個
別メモリ・アドレスを有し、これにより、１つのワード内の全バイトに番号を付
ける可能性が２通り発生する。
ミュレーション・システムで一般的に発生する問題は、フォーマットの非互換性
である。この非互換性の態様の１つは、データ・ストリング（たとえば、２バイ
ト・ワードまたは４バイト・ワード）が表されるフォーマットにある。多くのコ
ンピュータ・アーキテクチャでは、４バイト・ワードの各バイトがそれ自体の個
別メモリ・アドレスを有し、これにより、１つのワード内の全バイトに番号を付
ける可能性が２通り発生する。
【０００３】 ビッグ・エンディアン規則では、そのバイトがアドレス指定されるワード（Ｘ
、Ｘ＋１、Ｘ＋２、およびＸ＋３）はその最上位バイトがＸとアドレス指定され
るのに対し、リトル・エンディアン規則では、アドレスの順序付けがこの逆にな
り、最下位バイトはＸとアドレス指定され、最上位バイトはＸ＋３とアドレス指
定される。ワード内のバイトの重要度に順序付けするために異なる規則を遵守す
るその他の「エンディアン・フォーマット」も知られているが、ほとんどの市販
のシステムでは、ビッグ・エンディアン規則またはリトル・エンディアン規則を
遵守している。各バイト内のビットの順序付けは、メモリ・アドレス規則がビッ
グ・エンディアンであるかリトル・エンディアンであるかにかかわらず同じであ
る。
、Ｘ＋１、Ｘ＋２、およびＸ＋３）はその最上位バイトがＸとアドレス指定され
るのに対し、リトル・エンディアン規則では、アドレスの順序付けがこの逆にな
り、最下位バイトはＸとアドレス指定され、最上位バイトはＸ＋３とアドレス指
定される。ワード内のバイトの重要度に順序付けするために異なる規則を遵守す
るその他の「エンディアン・フォーマット」も知られているが、ほとんどの市販
のシステムでは、ビッグ・エンディアン規則またはリトル・エンディアン規則を
遵守している。各バイト内のビットの順序付けは、メモリ・アドレス規則がビッ
グ・エンディアンであるかリトル・エンディアンであるかにかかわらず同じであ
る。
【０００４】 一方のエンディアン・フォーマットのソフトウェア（オペレーティング・シス
テムまたはアプリケーション・プログラムなど）が反対のエンディアン・フォー
マットのハードウェア上で動作できるようにするエミュレーション・システムが
入手可能である。一般に、このタイプのシステムは、ワードごとに各ワードをエ
ンディアン表現間で変換する。この変換は、頻繁に必要な場合、所与のタスクを
実行するために必要な時間に多大なオーバヘッドを持ち込むことになる。
テムまたはアプリケーション・プログラムなど）が反対のエンディアン・フォー
マットのハードウェア上で動作できるようにするエミュレーション・システムが
入手可能である。一般に、このタイプのシステムは、ワードごとに各ワードをエ
ンディアン表現間で変換する。この変換は、頻繁に必要な場合、所与のタスクを
実行するために必要な時間に多大なオーバヘッドを持ち込むことになる。
【０００５】
本発明の目的の一つとしては、あるエンディアン・フォーマットのソフトウェ
アが異なるエンディアン・フォーマットのハードウェア上で動作できるようにす
るための効率の良い方法およびシステムを提供することにある。
アが異なるエンディアン・フォーマットのハードウェア上で動作できるようにす
るための効率の良い方法およびシステムを提供することにある。
【０００６】
本発明によれば、ワード内のバイトの重要度に順序付けするための第１の規則
を遵守する第１のタイプのプロセッサを、ワード内のバイトの重要度に順序付け
するための第２の規則を遵守する第２のタイプのプロセッサ上でエミュレートす
るための方法であって、第１の規則によるバイト順序が遵守される命令の結果と
して第２のタイプのプロセッサによってアドレス指定されるメモリ内に記憶され
たバイトが、そのメモリが前記命令に応答して第１のタイプのプロセッサによっ
てアドレス指定された場合に結果として得られることになるバイトの分散パター
ンのミラー・イメージであるパターン状に分散されるようにメモリ・アクセス・
アドレスが変形される方法が提供される。
を遵守する第１のタイプのプロセッサを、ワード内のバイトの重要度に順序付け
するための第２の規則を遵守する第２のタイプのプロセッサ上でエミュレートす
るための方法であって、第１の規則によるバイト順序が遵守される命令の結果と
して第２のタイプのプロセッサによってアドレス指定されるメモリ内に記憶され
たバイトが、そのメモリが前記命令に応答して第１のタイプのプロセッサによっ
てアドレス指定された場合に結果として得られることになるバイトの分散パター
ンのミラー・イメージであるパターン状に分散されるようにメモリ・アクセス・
アドレスが変形される方法が提供される。
【０００７】 本発明は、ワード内のバイトの重要度に順序付けするための第１の規則を遵守
する第１のタイプのプロセッサを、ワード内のバイトの重要度に順序付けするた
めの第２の規則を遵守する第２のタイプのプロセッサ上でエミュレートするため
の方法であって、第２の規則の順序が第１の順序の逆であり、メモリ内に記憶さ
れた任意の２つのバイトのアドレス間のオフセットが変形によって変更されず、
メモリ内に記憶された任意の２つのバイトのアドレスの相対順序が変形によって
逆転されるようにメモリ・アクセス・アドレスが変形される方法も提供する。
する第１のタイプのプロセッサを、ワード内のバイトの重要度に順序付けするた
めの第２の規則を遵守する第２のタイプのプロセッサ上でエミュレートするため
の方法であって、第２の規則の順序が第１の順序の逆であり、メモリ内に記憶さ
れた任意の２つのバイトのアドレス間のオフセットが変形によって変更されず、
メモリ内に記憶された任意の２つのバイトのアドレスの相対順序が変形によって
逆転されるようにメモリ・アクセス・アドレスが変形される方法も提供する。
【０００８】 本発明はさらに、ワード内のバイトの重要度に順序付けするための第１の規則
を遵守する第１のタイプのプロセッサを、ワード内のバイトの重要度に順序付け
するための第２の規則を遵守する第２のタイプのプロセッサ上でエミュレートす
るための方法であって、プロセッサが第１のエンディアン・フォーマットのもの
であり、メモリ・アクセス・アドレスが変形されなかった場合にバイトが集合す
ることになるのと同じように、第２のエンディアン・フォーマットにより動作す
るプロセッサによって順に記憶される第１のエンディアン・フォーマットのバイ
ト・ストリングが集合するようにメモリ・アクセス・アドレスが変形される方法
を提供する。
を遵守する第１のタイプのプロセッサを、ワード内のバイトの重要度に順序付け
するための第２の規則を遵守する第２のタイプのプロセッサ上でエミュレートす
るための方法であって、プロセッサが第１のエンディアン・フォーマットのもの
であり、メモリ・アクセス・アドレスが変形されなかった場合にバイトが集合す
ることになるのと同じように、第２のエンディアン・フォーマットにより動作す
るプロセッサによって順に記憶される第１のエンディアン・フォーマットのバイ
ト・ストリングが集合するようにメモリ・アクセス・アドレスが変形される方法
を提供する。
【０００９】 本発明はさらに、ワード内のバイトの重要度に順序付けするための第１の規則
を遵守する第１のタイプのプロセッサを、ワード内のバイトの重要度に順序付け
するための第２の規則を遵守する第２のタイプのプロセッサ上でエミュレートす
るための方法であって、ストリング長Ｌの各メモリ・アクセス・アドレスＢがア
ドレスＡ−Ｂ−Ｌ＋Ｓに変形され、Ａが１つのプログラムに割り振られるバイト
の総数であり、Ｓがそのプログラムの開始アドレスである方法を提供する。
を遵守する第１のタイプのプロセッサを、ワード内のバイトの重要度に順序付け
するための第２の規則を遵守する第２のタイプのプロセッサ上でエミュレートす
るための方法であって、ストリング長Ｌの各メモリ・アクセス・アドレスＢがア
ドレスＡ−Ｂ−Ｌ＋Ｓに変形され、Ａが１つのプログラムに割り振られるバイト
の総数であり、Ｓがそのプログラムの開始アドレスである方法を提供する。
【００１０】 ビッグ・エンディアン・プロセッサとリトル・エンディアン・プログラムの場
合を想定すると、アドレス変形により、プロセッサがリトル・エンディアンであ
り、アドレス変形が一切行われなかった場合に結果として得られることになるパ
ターンのミラー・イメージであるパターン状にバイトがメモリ内で集合すること
が保証される。本発明は、リトル・エンディアン・プロセッサとビッグ・エンデ
ィアン・プログラムの場合にも同じように機能することになる。変形が各バイト
内のビットの順序付けに一切影響しないことに留意することは重要なことである
。その結果、各バイト・ストリングを使用するたびにそのバイト・ストリングを
エンディアン表現間で変換する既知のエンディアン変換方法に比べ、相当な時間
の節約が可能なシステムが得られる。
合を想定すると、アドレス変形により、プロセッサがリトル・エンディアンであ
り、アドレス変形が一切行われなかった場合に結果として得られることになるパ
ターンのミラー・イメージであるパターン状にバイトがメモリ内で集合すること
が保証される。本発明は、リトル・エンディアン・プロセッサとビッグ・エンデ
ィアン・プログラムの場合にも同じように機能することになる。変形が各バイト
内のビットの順序付けに一切影響しないことに留意することは重要なことである
。その結果、各バイト・ストリングを使用するたびにそのバイト・ストリングを
エンディアン表現間で変換する既知のエンディアン変換方法に比べ、相当な時間
の節約が可能なシステムが得られる。
【００１１】 本発明によれば、第１のエンディアン・フォーマットで表現されたコードのア
ドレス位置を第２のエンディアン・フォーマットのアドレスに変形するための手
段を含み、その変形がアドレスにオフセットを持ち込むことを含み、オフセット
のサイズがそのコードのアドレス位置と事前定義アドレス位置との差から決定さ
れるエンディアン変形システムが提供される。
ドレス位置を第２のエンディアン・フォーマットのアドレスに変形するための手
段を含み、その変形がアドレスにオフセットを持ち込むことを含み、オフセット
のサイズがそのコードのアドレス位置と事前定義アドレス位置との差から決定さ
れるエンディアン変形システムが提供される。
【００１２】 本発明の他の態様によれば、アドレス空間のワード内のバイトの重要度に順序
付けするために対応する所定の規則を使用するプログラマブル・マシン上での実
行のために特に構成されたコンパイル済みまたは変換済みコード内の変形済みア
ドレス空間リファレンスを使用してコンピュータ・プログラム・コード命令をコ
ンパイルまたは変換するためのプロセスがさらに提供され、前記プロセスが、 （ａ）メモリ・アドレスを参照するコード命令のコンパイルまたは変換中に、
各ワード内でアクセス中の所与のバイト数に関して一定の量だけ参照済みアドレ
ス値を変更するように、所定のプログラマブル・マシン内の固定ブロック・サイ
ズのメモリに対して参照済みメモリ・アドレスを変形することと、 （ｂ）前記所定のプログラマブル・マシンによって使用されるワード内のバイ
トに順序付けするための規則に対処するために出力命令の実行中に余分の動作が
不要になるように、このように変更したアドレスリファレンスをコンパイル済み
または変換済み出力命令に含めることを含む。
付けするために対応する所定の規則を使用するプログラマブル・マシン上での実
行のために特に構成されたコンパイル済みまたは変換済みコード内の変形済みア
ドレス空間リファレンスを使用してコンピュータ・プログラム・コード命令をコ
ンパイルまたは変換するためのプロセスがさらに提供され、前記プロセスが、 （ａ）メモリ・アドレスを参照するコード命令のコンパイルまたは変換中に、
各ワード内でアクセス中の所与のバイト数に関して一定の量だけ参照済みアドレ
ス値を変更するように、所定のプログラマブル・マシン内の固定ブロック・サイ
ズのメモリに対して参照済みメモリ・アドレスを変形することと、 （ｂ）前記所定のプログラマブル・マシンによって使用されるワード内のバイ
トに順序付けするための規則に対処するために出力命令の実行中に余分の動作が
不要になるように、このように変更したアドレスリファレンスをコンパイル済み
または変換済み出力命令に含めることを含む。
【００１３】 次に、一例としてのみ、本発明の具体的な実施形態について説明する。以下の
２つのアセンブリ・コード・ストア命令について検討する。 ｍｏｖ１ ＄０ｘａａｂｂｃｃｄｄ，［０］ ｍｏｖ１ ＄０ｘ１１２２３３４４，［２］ これらの命令は、リトル・エンディアン・アーキテクチャで表１に示す効果を生
じることになる。
２つのアセンブリ・コード・ストア命令について検討する。 ｍｏｖ１ ＄０ｘａａｂｂｃｃｄｄ，［０］ ｍｏｖ１ ＄０ｘ１１２２３３４４，［２］ これらの命令は、リトル・エンディアン・アーキテクチャで表１に示す効果を生
じることになる。
【００１４】
【表１】
【００１５】 第１のストア命令は、第１の４バイト・ワード（ａａｂｂｃｃｄｄ）の最下位
バイト（ｄｄ）をアドレス「０」に記憶し、第２の最下位バイトをアドレス「１
」に記憶し、以下同様に記憶する。第２のストア命令は、第２の４バイト・ワー
ド（１１２２３３４４）の最下位バイト（４４）をアドレス「２」に記憶し、第
２の最下位バイトをアドレス「３」に記憶し、以下同様に記憶する。したがって
、第２の４バイト・ワードを記憶することによる効果はアドレス「２」および「
３」の前の内容を上書きすることであり、第１の４バイト・ワードの２つの最上
位バイト「ａａ」および「ｂｂ」が失われる。
バイト（ｄｄ）をアドレス「０」に記憶し、第２の最下位バイトをアドレス「１
」に記憶し、以下同様に記憶する。第２のストア命令は、第２の４バイト・ワー
ド（１１２２３３４４）の最下位バイト（４４）をアドレス「２」に記憶し、第
２の最下位バイトをアドレス「３」に記憶し、以下同様に記憶する。したがって
、第２の４バイト・ワードを記憶することによる効果はアドレス「２」および「
３」の前の内容を上書きすることであり、第１の４バイト・ワードの２つの最上
位バイト「ａａ」および「ｂｂ」が失われる。
【００１６】 ビッグ・エンディアン・アーキテクチャで同じ２つのストア命令を使用する場
合、第１の４バイト・ワードの最上位バイト（ａａ）がアドレス「０」に記憶さ
れ、次の最上位バイト（ｂｂ）がアドレス「１」に記憶され、以下同様に記憶さ
れる。第２のストア命令は、前と同じように、アドレス「２」および「３」の前
の内容を上書きすることになり、第１の４バイト・ワードの２つの最下位バイト
「ｄｄ」および「ｃｃ」が失われることになる。したがって、ビッグ・エンディ
アン・アーキテクチャを使用すると、アセンブリ・コード・ストア命令の結果と
してアドレス指定されたメモリの内容は、リトル・エンディアン・アーキテクチ
ャを使用したときの同等のメモリの内容とは異なるものになる。
合、第１の４バイト・ワードの最上位バイト（ａａ）がアドレス「０」に記憶さ
れ、次の最上位バイト（ｂｂ）がアドレス「１」に記憶され、以下同様に記憶さ
れる。第２のストア命令は、前と同じように、アドレス「２」および「３」の前
の内容を上書きすることになり、第１の４バイト・ワードの２つの最下位バイト
「ｄｄ」および「ｃｃ」が失われることになる。したがって、ビッグ・エンディ
アン・アーキテクチャを使用すると、アセンブリ・コード・ストア命令の結果と
してアドレス指定されたメモリの内容は、リトル・エンディアン・アーキテクチ
ャを使用したときの同等のメモリの内容とは異なるものになる。
【００１７】 本発明では、バイトの順序は逆転するが、所与のストア命令の結果、どちらの
アーキテクチャでも同じバイトが記憶されるように、ビッグ・エンディアン・ワ
ードとリトル・エンディアン・ワードの両方を記憶することができる。これは、
たとえばビッグ・エンディアン・プロセッサによってアドレス指定されたメモリ
内に記憶されたバイト・パターンが、リトル・エンディアン・プロセッサによる
変形なしにそのメモリがアドレス指定された場合に結果として得られることにな
るパターンのメモリ・イメージになるように、メモリ・アクセス・アドレスを変
形することによって達成される。
アーキテクチャでも同じバイトが記憶されるように、ビッグ・エンディアン・ワ
ードとリトル・エンディアン・ワードの両方を記憶することができる。これは、
たとえばビッグ・エンディアン・プロセッサによってアドレス指定されたメモリ
内に記憶されたバイト・パターンが、リトル・エンディアン・プロセッサによる
変形なしにそのメモリがアドレス指定された場合に結果として得られることにな
るパターンのメモリ・イメージになるように、メモリ・アクセス・アドレスを変
形することによって達成される。
【００１８】 上記のアセンブリ・コード・ストア命令の場合、ビッグ・エンディアン・アー
キテクチャに対処するために、２つの４バイト・ワードは、表２に示すように使
用可能な一番上のアドレスに本発明により記憶される。
キテクチャに対処するために、２つの４バイト・ワードは、表２に示すように使
用可能な一番上のアドレスに本発明により記憶される。
【００１９】
【表２】
【００２０】 メモリ内に情報を保持するため、２つのストアのうちの第２のストアにより、
第１の４バイト・ワードより低いアドレスに第２の４バイト・ワードが置かれ、
その結果、リトル・エンディアン・アーキテクチャの場合と同じ２バイト・ワー
ド（０ｘａａｂｂ）の情報が上書きされる。したがって、リトル・エンディアン
・アーキテクチャにおいてメモリ内に記憶されたバイトに関するアセンブリ・コ
ード命令の効果は、ビッグ・エンディアン・アーキテクチャで再現されるが、バ
イトの順序は逆転される。
第１の４バイト・ワードより低いアドレスに第２の４バイト・ワードが置かれ、
その結果、リトル・エンディアン・アーキテクチャの場合と同じ２バイト・ワー
ド（０ｘａａｂｂ）の情報が上書きされる。したがって、リトル・エンディアン
・アーキテクチャにおいてメモリ内に記憶されたバイトに関するアセンブリ・コ
ード命令の効果は、ビッグ・エンディアン・アーキテクチャで再現されるが、バ
イトの順序は逆転される。
【００２１】 未整合ストア命令に関する本発明によるシステムの上記の例証により、システ
ムのフレキシビリティが立証される。このシステムは、整合ストア命令にも使用
することができる。
ムのフレキシビリティが立証される。このシステムは、整合ストア命令にも使用
することができる。
【００２２】 ビッグ・エンディアン・アーキテクチャで情報を保持するために上記のように
使用するアドレス変形は表３に示す通りである。
使用するアドレス変形は表３に示す通りである。
【００２３】
【表３】
【００２４】 これは、一般化すると以下のようになる。
【００２５】
【表４】
【００２６】 したがって、上記の表に示す一般化を使用し、リトル・エンディアン・アーキ
テクチャにおける以下の動作について検討する。 ｍｏｖｗ ＄０ｘａａｂｂ，［１］ ｍｏｖ１ ［１］，％ｅａｘ これらは、ビッグ・エンディアン・アーキテクチャにおける以下の動作と同じ効
果を生じることになる。 ｍｏｖｗ ＄０ｘａａｂｂ，［２２−１］ ｍｏｖ１ ［２０−１］，％ｅａｘ 上記のコマンドの効果を表５に示す。
テクチャにおける以下の動作について検討する。 ｍｏｖｗ ＄０ｘａａｂｂ，［１］ ｍｏｖ１ ［１］，％ｅａｘ これらは、ビッグ・エンディアン・アーキテクチャにおける以下の動作と同じ効
果を生じることになる。 ｍｏｖｗ ＄０ｘａａｂｂ，［２２−１］ ｍｏｖ１ ［２０−１］，％ｅａｘ 上記のコマンドの効果を表５に示す。
【００２７】
【表５】
【００２８】 本発明では、すべてのロード／ストア命令について、１つ余分な算術演算を取
り入れている。しかし、メモリにアクセスする多くの命令では、以下のように一
定のオフセットを含むアドレス式を使用する。 ａｄｄ１ ％ｅｄｘ，０ｘ８（ｅｂｐ，ｅａｘ，４） これは、以下の有効アドレスを表現するものである。 ｅｂｐ＋ｅａｘ＊４＋８ この式は、本発明によるメモリ・アクセス変形が適用された後、以下のようにな
る。
り入れている。しかし、メモリにアクセスする多くの命令では、以下のように一
定のオフセットを含むアドレス式を使用する。 ａｄｄ１ ％ｅｄｘ，０ｘ８（ｅｂｐ，ｅａｘ，４） これは、以下の有効アドレスを表現するものである。 ｅｂｐ＋ｅａｘ＊４＋８ この式は、本発明によるメモリ・アクセス変形が適用された後、以下のようにな
る。
【００２９】 ｅｎｄｉａｎＡｄｊ＿Ｌ−（ｅｂｐ＋ｅａｘ＊４＋８） この式の定数の畳込みを使用すると、以下のように示すことができる。 （ｅｎｄｉａｎＡｄｊ＿Ｌ−８）−（ｅｂｐ＋ｅａｘ＊４） したがって、畳込みにより、変換時に計算される可能性のある項を、レジスタ内
に保持され、変換時に未知の項から分離することができる。「ｅｎｄｉａｎＡｄ
ｊ＿Ｌ」という項は変換時に既知であるので、実行時以前にその効果が計算され
、メモリ・アクセス変形により実行時にパフォーマンスの損失が発生しなくなる
。したがって、一般に、本発明のビッグ・エンディアン変形は、メモリ・アクセ
スの大部分で余分なオーバヘッドを一切被らない。サブジェクト・マシン・プロ
グラム（またはオペレーティング・システム）は、アドレス０から連続してロー
ドされた場合と同様に扱われるが、内部では、表６に示すようにミラー・イメー
ジとして記憶される。
に保持され、変換時に未知の項から分離することができる。「ｅｎｄｉａｎＡｄ
ｊ＿Ｌ」という項は変換時に既知であるので、実行時以前にその効果が計算され
、メモリ・アクセス変形により実行時にパフォーマンスの損失が発生しなくなる
。したがって、一般に、本発明のビッグ・エンディアン変形は、メモリ・アクセ
スの大部分で余分なオーバヘッドを一切被らない。サブジェクト・マシン・プロ
グラム（またはオペレーティング・システム）は、アドレス０から連続してロー
ドされた場合と同様に扱われるが、内部では、表６に示すようにミラー・イメー
ジとして記憶される。
【００３０】
【表６】
【００３１】 前述の例と同じプログラム・サイズを使用し、アセンブリ・コードがメモリ位
置３にある４バイト値０ｘ０００００００３へのアクセスを指定する場合、この
メモリ・アクセスは、ｅｎｄｉａｎＡｄｊ＿Ｌ−３＝（ｐｒｏｇＳｉｚｅ−４）
−３＝（２４−４）−３＝１７になり、これは、必要な値のビッグ・エンディア
ン・ミラー・イメージでのアドレスである。
置３にある４バイト値０ｘ０００００００３へのアクセスを指定する場合、この
メモリ・アクセスは、ｅｎｄｉａｎＡｄｊ＿Ｌ−３＝（ｐｒｏｇＳｉｚｅ−４）
−３＝（２４−４）−３＝１７になり、これは、必要な値のビッグ・エンディア
ン・ミラー・イメージでのアドレスである。
【００３２】 上記の例では、それがビッグ・エンディアン・システムで動作するようにリト
ル・エンディアン・アーキテクチャ用に意図されたコードを変形する際の本発明
の使用を示しているが、本発明を使用すると、リトル・エンディアン・システム
上で動作するようにビッグ・エンディアン・コードを変形することもできるだろ
う。実際には、本発明を使用すると、互いにバイトが逆転する２つのエンディア
ン・システム間で変形することができる。
ル・エンディアン・アーキテクチャ用に意図されたコードを変形する際の本発明
の使用を示しているが、本発明を使用すると、リトル・エンディアン・システム
上で動作するようにビッグ・エンディアン・コードを変形することもできるだろ
う。実際には、本発明を使用すると、互いにバイトが逆転する２つのエンディア
ン・システム間で変形することができる。
【００３３】 このエンディアン変形方法は、完全なエミュレーション・システムの一部とし
て使用することができる。 前述の「畳込み」動作によって結びつけられる利点
は、上記の特定の変形に限定されない。コンパイル済みまたは変換済みコード内
の変形済みアドレス空間リファレンスを使用して出力命令に変更済みアドレスを
含める他のコンパイルまたは変換プロセスでも、同様の動作を実行して、出力命
令の実行中のオーバヘッドを低減することができる。
て使用することができる。 前述の「畳込み」動作によって結びつけられる利点
は、上記の特定の変形に限定されない。コンパイル済みまたは変換済みコード内
の変形済みアドレス空間リファレンスを使用して出力命令に変更済みアドレスを
含める他のコンパイルまたは変換プロセスでも、同様の動作を実行して、出力命
令の実行中のオーバヘッドを低減することができる。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ， ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，Ｋ Ｚ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ， ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，Ｓ Ｋ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (71)出願人 ＯＸＦＯＲＤ ＲＯＡＤ， ＭＡＮＣＨＥ ＳＴＥＲ Ｍ13 ９ＰＬ， Ｕ．Ｋ．
Claims (12)
- 【請求項１】 ワード内のバイトの重要度に順序付けするための第１の規則
を遵守する第１のタイプのプロセッサを、ワード内のバイトの重要度に順序付け
するための第２の規則を遵守する第２のタイプのプロセッサ上でエミュレートす
るための方法であって、 第１の規則によるバイト順序が遵守される命令の結果として第２のタイプのプ
ロセッサによってアドレス指定されるメモリ内に記憶されたバイトが、そのメモ
リが前記命令に応答して第１のタイプのプロセッサによってアドレス指定された
場合に結果として得られることになるバイトの分散パターンのミラー・イメージ
であるパターン状に分散されるようにメモリ・アクセス・アドレスが変形される
ことを特徴とするエンディアン変換方法。 - 【請求項２】 ワード内のバイトの重要度に順序付けするための第１の規則
を遵守する第１のタイプのプロセッサを、ワード内のバイトの重要度に順序付け
するための第２の規則を遵守する第２のタイプのプロセッサ上でエミュレートす
るための方法であって、 第２の規則の順序が第１の順序の逆であり、メモリ内に記憶された任意の２つ
のバイトのアドレス間のオフセットが変換によって変形されず、メモリ内に記憶
された任意の２つのバイトのアドレスの相対順序が変換によって逆転するように
メモリ・アクセス・アドレスが変形されることを特徴とするエンディアン変換方
法。 - 【請求項３】 ワード内のバイトの重要度に順序付けするための第１の規則
を遵守する第１のタイプのプロセッサを、ワード内のバイトの重要度に順序付け
するための第２の規則を遵守する第２のタイプのプロセッサ上でエミュレートす
るための方法であって、 プロセッサが第１のエンディアン・フォーマットのものであり、メモリ・アク
セス・アドレスが変形されなかった場合にバイトが集合することになるのと同じ
ように、第２のエンディアン・フォーマットにより動作するプロセッサによって
順に記憶される第１のエンディアン・フォーマットのバイト・ストリングが集合
するようにメモリ・アクセス・アドレスが変形されることを特徴としたエンディ
アン変換方法。 - 【請求項４】 ワード内のバイトの重要度に順序付けするための第１の規則
を遵守する第１のタイプのプロセッサを、ワード内のバイトの重要度に順序付け
するための第２の規則を遵守する第２のタイプのプロセッサ上でエミュレートす
るための方法であって、 ストリング長Ｌの各メモリ・アクセス・アドレスＢがアドレスＡ−Ｂ−Ｌ＋Ｓ
に変形され、Ａが１つのプログラムに割り振られるバイトの総数であり、Ｓがそ
のプログラムの開始アドレスとすることを特徴としたエンディアン変換方法。 - 【請求項５】 請求項１〜請求項４のいずれかに記載のエンディアン変換方
法を用いてメモリ・アクセス・アドレスを変形する手段を含むエンディアン変換
システム。 - 【請求項６】 アドレス空間のワード内のバイトの重要度に順序付けするた
めに対応する所定の規則を使用するプログラマブル・マシン上で実行するために
特別に構成されたコンパイル済み又は変換済みコード内の変形済みアドレス空間
リファレンスを使用してコンピュータ・プログラム・コード命令をコンパイルま
たは変換するためのプロセスであって、 （ａ）メモリ・アドレスを参照するコード命令のコンパイルまたは変換中に、
各ワード内でアクセス中のバイト数の所定量に応じて参照したメモリアドレス値
に変形し、所定のプログラマブル・マシン内の固定したブロック・サイズのメモ
リに対応して参照済みメモリ・アドレスを変形すること、 （ｂ）前記所定のプログラマブル・マシンによって使用されるワード内のバイ
トに順序付けするための規則に対処するために出力命令の実行中に余分の動作が
不要になるように、このように変更したアドレスリファレンスをコンパイル済み
または変換済み出力命令に含めることを含むプロセス。 - 【請求項７】 前記コードがコンピュータ・プログラム・ソース・コードで
ある、請求項６に記載のプロセス。 - 【請求項８】 前記変更により、前記固定ブロックのメモリが、ワード内の
バイトの重要度に順序付けするために前記所定のプログラマブル・マシンが使用
する規則に応じて、その２つの末尾のうちの所定の１つからアドレス指定される
請求項６又は請求項７に記載のプロセス。 - 【請求項９】 前記変更により、ビッグ・エンディアン・マシン用の固定ブ
ロックのメモリ内容がリトル・エンディアン・マシン用のメモリ内容のミラー・
イメージに反転される、請求項６ないし８のいずれか一項に記載のプロセス。 - 【請求項１０】 実質的に前述した通りのエンディアン変形の方法。
- 【請求項１１】 実質的に前述した通りのエンディアン変形を可能にするた
めのシステム。 - 【請求項１２】 実質的に添付図面に関連して前述した通りに完全なプログ
ラム・コードをコンパイルまたは変換するためのプロセス。
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|---|---|---|---|
| GBGB9822074.2A GB9822074D0 (en) | 1998-10-10 | 1998-10-10 | Endian transformation |
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|---|---|
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|---|---|---|---|
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| GB (1) | GB9822074D0 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011248516A (ja) * | 2010-05-25 | 2011-12-08 | Toyota Motor Corp | 情報処理装置 |
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|---|---|---|---|---|
| JPH06124201A (ja) * | 1990-08-09 | 1994-05-06 | Mips Computer Syst Inc | コンピュータにおけるバイト順番スイッチング方法及び装置 |
| JPH06214781A (ja) * | 1993-01-14 | 1994-08-05 | Sony Corp | 情報処理装置 |
| JPH08278918A (ja) * | 1995-02-24 | 1996-10-22 | Internatl Business Mach Corp <Ibm> | エンディアンタスクを実行するシステム及び方法 |
-
1998
- 1998-10-10 GB GBGB9822074.2A patent/GB9822074D0/en not_active Ceased
-
1999
- 1999-10-11 JP JP2000576352A patent/JP4965024B2/ja not_active Expired - Fee Related
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| JP2011248516A (ja) * | 2010-05-25 | 2011-12-08 | Toyota Motor Corp | 情報処理装置 |
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