JPH06214781A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH06214781A JPH06214781A JP540793A JP540793A JPH06214781A JP H06214781 A JPH06214781 A JP H06214781A JP 540793 A JP540793 A JP 540793A JP 540793 A JP540793 A JP 540793A JP H06214781 A JPH06214781 A JP H06214781A
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- cpu
- program
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- virtual cpu
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Abstract
(57)【要約】
【構成】 ディスク１１上には装置の実ＣＰＵ１に依存
しない仮想ＣＰＵプログラムを記述しておき、装置はド
ライブ６によってこの仮想ＣＰＵプログラムをディスク
１１から取り出した後、仮想ＣＰＵメモリ格納領域３に
一旦保持し、仮想ＣＰＵインタプリタプログラム格納領
域２の仮想ＣＰＵインタプリタプログラムによって実Ｃ
ＰＵ１に対応するプログラムに変換してから解釈実行す
る。 【効果】 メディアの製造上の自由度及び装置設計上の
自由度が高まる。
しない仮想ＣＰＵプログラムを記述しておき、装置はド
ライブ６によってこの仮想ＣＰＵプログラムをディスク
１１から取り出した後、仮想ＣＰＵメモリ格納領域３に
一旦保持し、仮想ＣＰＵインタプリタプログラム格納領
域２の仮想ＣＰＵインタプリタプログラムによって実Ｃ
ＰＵ１に対応するプログラムに変換してから解釈実行す
る。 【効果】 メディアの製造上の自由度及び装置設計上の
自由度が高まる。
Description
【０００１】
【産業上の利用分野】本発明は、いわゆるＣＤ−ＲＯＭ
などの情報記録媒体や通信などにより提供された圧縮画
像を含む情報を再生するための情報処理装置に関するも
のである。
などの情報記録媒体や通信などにより提供された圧縮画
像を含む情報を再生するための情報処理装置に関するも
のである。
【０００２】
【従来の技術】従来のいわゆるＣＤ−ＲＯＭなどで提供
される情報の再生（処理）を行う情報処理装置（以下再
生装置と呼ぶ）は、大別して２種類に分けられる。その
一つは、例えばＣＤ−ＲＯＭ上に再生すべき情報（例え
ば文字、画像など）のみが、予め決められた形式で記録
され、その再生が再生装置側に内蔵された固定のプログ
ラムなどによって行われるものである。この例として
は、例えば英和，和英等の辞書や百科事典などの情報が
記録されたディスクの再生とその再生情報の表示とを行
う再生装置（いわゆる電子ブックプレーヤ）を挙げるこ
とができる。もう一つは、ＣＤ−ＲＯＭ上に再生すべき
情報を記録すると共に、その再生のための方法（プログ
ラム）を再生装置内のＣＰＵのオブジェクトコードとし
て記録しておき、当該再生装置のＣＰＵでそのプログラ
ムを再生実行することによって、当該ＣＤ−ＲＯＭ上の
情報を再生するものである。この例としてはいわゆるＣ
Ｄ−Ｉが挙げられる。
される情報の再生（処理）を行う情報処理装置（以下再
生装置と呼ぶ）は、大別して２種類に分けられる。その
一つは、例えばＣＤ−ＲＯＭ上に再生すべき情報（例え
ば文字、画像など）のみが、予め決められた形式で記録
され、その再生が再生装置側に内蔵された固定のプログ
ラムなどによって行われるものである。この例として
は、例えば英和，和英等の辞書や百科事典などの情報が
記録されたディスクの再生とその再生情報の表示とを行
う再生装置（いわゆる電子ブックプレーヤ）を挙げるこ
とができる。もう一つは、ＣＤ−ＲＯＭ上に再生すべき
情報を記録すると共に、その再生のための方法（プログ
ラム）を再生装置内のＣＰＵのオブジェクトコードとし
て記録しておき、当該再生装置のＣＰＵでそのプログラ
ムを再生実行することによって、当該ＣＤ−ＲＯＭ上の
情報を再生するものである。この例としてはいわゆるＣ
Ｄ−Ｉが挙げられる。
【０００３】
【発明が解決しようとする課題】ところで、上述したよ
うな従来の再生装置には、以下に述べるような問題点が
ある。すなわち、再生装置側に固定的な再生プログラム
を内蔵した場合は、ＣＤ−ＲＯＭを作製する際に、上記
再生装置側の固定的な再生プログラム（内蔵されるＣＰ
Ｕ用のプログラム）に拘束されるようになり、したがっ
て、ＣＤ−ＲＯＭ製作者は独自の再生方法を提供するこ
とが不可能となる。また、ＣＤ−ＲＯＭ側にその再生プ
ログラムを再生装置内のＣＰＵのオブジェクトコードと
して置いた場合には、再生装置のＣＰＵ毎にプログラム
を用意しなくてはならず、製作側の負担になってしま
う。さらにこの場合、ハードウェア構成の自由度が限定
されるため、低価格化や高機能化などを実現し難い。
うな従来の再生装置には、以下に述べるような問題点が
ある。すなわち、再生装置側に固定的な再生プログラム
を内蔵した場合は、ＣＤ−ＲＯＭを作製する際に、上記
再生装置側の固定的な再生プログラム（内蔵されるＣＰ
Ｕ用のプログラム）に拘束されるようになり、したがっ
て、ＣＤ−ＲＯＭ製作者は独自の再生方法を提供するこ
とが不可能となる。また、ＣＤ−ＲＯＭ側にその再生プ
ログラムを再生装置内のＣＰＵのオブジェクトコードと
して置いた場合には、再生装置のＣＰＵ毎にプログラム
を用意しなくてはならず、製作側の負担になってしま
う。さらにこの場合、ハードウェア構成の自由度が限定
されるため、低価格化や高機能化などを実現し難い。
【０００４】そこで、本発明は、上述のような実情に鑑
みて提案されたものであり、ＣＤ−ＲＯＭ製作者が独自
の再生方法を提供することができ、また、再生装置のＣ
ＰＵ毎にプログラムを用意しなくてもよく、さらに、ハ
ードウェア構成の自由度を高めることができ、低価格化
や高機能化などを実現できる情報処理装置を提供するこ
とを目的とするものである。
みて提案されたものであり、ＣＤ−ＲＯＭ製作者が独自
の再生方法を提供することができ、また、再生装置のＣ
ＰＵ毎にプログラムを用意しなくてもよく、さらに、ハ
ードウェア構成の自由度を高めることができ、低価格化
や高機能化などを実現できる情報処理装置を提供するこ
とを目的とするものである。
【０００５】
【課題を解決するための手段】本発明の情報処理装置
は、上述の目的を達成するために提案されたものであ
り、当該装置に搭載された実ＣＰＵに依存しない仮想Ｃ
ＰＵプログラムが少なくとも記述されたメディア（記録
媒体や通信媒体）から情報を取り出す情報取り出し手段
と、当該メディアから取り出された仮想ＣＰＵプログラ
ムを保持する保持手段と、当該仮想ＣＰＵプログラムを
上記実ＣＰＵに対応したプログラムに変換した後、解釈
実行する仮想インタプリタ手段とを有してなるものであ
る。
は、上述の目的を達成するために提案されたものであ
り、当該装置に搭載された実ＣＰＵに依存しない仮想Ｃ
ＰＵプログラムが少なくとも記述されたメディア（記録
媒体や通信媒体）から情報を取り出す情報取り出し手段
と、当該メディアから取り出された仮想ＣＰＵプログラ
ムを保持する保持手段と、当該仮想ＣＰＵプログラムを
上記実ＣＰＵに対応したプログラムに変換した後、解釈
実行する仮想インタプリタ手段とを有してなるものであ
る。
【０００６】ここで、上記仮想インタプリタ手段は、上
記仮想ＣＰＵプログラムに対して上記実ＣＰＵのバイト
オーダ形式に応じたバイトスワップ処理を施す。また、
上記仮想ＣＰＵプログラムに対して上記実ＣＰＵのアド
レス空間に応じたアドレス変換を施す。
記仮想ＣＰＵプログラムに対して上記実ＣＰＵのバイト
オーダ形式に応じたバイトスワップ処理を施す。また、
上記仮想ＣＰＵプログラムに対して上記実ＣＰＵのアド
レス空間に応じたアドレス変換を施す。
【０００７】なお、上記メディアは上記仮想ＣＰＵプロ
グラムが例えば最内周に記録されたＣＤ−ＲＯＭディス
クとすることができる。この場合の本発明の情報処理装
置は、当該ＣＤ−ＲＯＭディスクから再生したデータ内
の上記仮想ＣＰＵプログラムを、実ＣＰＵに対応したプ
ログラムに変換した後、解釈実行する処理を行うＣＤ−
ＲＯＭプレーヤとなる。
グラムが例えば最内周に記録されたＣＤ−ＲＯＭディス
クとすることができる。この場合の本発明の情報処理装
置は、当該ＣＤ−ＲＯＭディスクから再生したデータ内
の上記仮想ＣＰＵプログラムを、実ＣＰＵに対応したプ
ログラムに変換した後、解釈実行する処理を行うＣＤ−
ＲＯＭプレーヤとなる。
【０００８】
【作用】本発明によれば、メディア上には装置の実ＣＰ
Ｕに依存しない仮想ＣＰＵプログラムを記述しておき、
装置はこの仮想ＣＰＵプログラムを実ＣＰＵに対応する
プログラムに変換してから解釈実行するため、メディア
の製造上の自由度及び装置設計上の自由度が高まる。
Ｕに依存しない仮想ＣＰＵプログラムを記述しておき、
装置はこの仮想ＣＰＵプログラムを実ＣＰＵに対応する
プログラムに変換してから解釈実行するため、メディア
の製造上の自由度及び装置設計上の自由度が高まる。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１０】本発明実施例の情報処理装置は、図１に示
すように、当該装置に実際に搭載されている実ＣＰＵ１
に依存しない仮想ＣＰＵプログラム領域１２が例えば最
内周に記録されたメディア（例えばいわゆるＣＤ−ＲＯ
Ｍ等のディスク１１）から情報を取り出す情報取り出し
手段としてのＣＤ−ＲＯＭドライブ６と、当該メディア
から取り出された仮想ＣＰＵプログラムを保持する保持
手段としてのＲＡＭ３０の仮想ＣＰＵメモリ格納領域３
と、当該仮想ＣＰＵプログラムを上記実ＣＰＵ１に対応
したプログラムに変換した後解釈実行する仮想インタプ
リタ手段としての仮想ＣＰＵインタプリタプログラム格
納領域２を有するＲＯＭ２０及び当該ＣＰＵ１とを有し
てなるものである。
すように、当該装置に実際に搭載されている実ＣＰＵ１
に依存しない仮想ＣＰＵプログラム領域１２が例えば最
内周に記録されたメディア（例えばいわゆるＣＤ−ＲＯ
Ｍ等のディスク１１）から情報を取り出す情報取り出し
手段としてのＣＤ−ＲＯＭドライブ６と、当該メディア
から取り出された仮想ＣＰＵプログラムを保持する保持
手段としてのＲＡＭ３０の仮想ＣＰＵメモリ格納領域３
と、当該仮想ＣＰＵプログラムを上記実ＣＰＵ１に対応
したプログラムに変換した後解釈実行する仮想インタプ
リタ手段としての仮想ＣＰＵインタプリタプログラム格
納領域２を有するＲＯＭ２０及び当該ＣＰＵ１とを有し
てなるものである。
【００１１】ここで、上記実ＣＰＵ１は、上記仮想ＣＰ
Ｕインタプリタプログラム格納領域２の仮想ＣＰＵイン
タプリタプログラムを用いて、上記仮想ＣＰＵプログラ
ムに対して当該実ＣＰＵ１のバイトオーダ形式に応じた
バイトスワップ処理を施す。また、上記実ＣＰＵ１のア
ドレス空間に応じたアドレス変換を施す。
Ｕインタプリタプログラム格納領域２の仮想ＣＰＵイン
タプリタプログラムを用いて、上記仮想ＣＰＵプログラ
ムに対して当該実ＣＰＵ１のバイトオーダ形式に応じた
バイトスワップ処理を施す。また、上記実ＣＰＵ１のア
ドレス空間に応じたアドレス変換を施す。
【００１２】すなわち、この図１において、本実施例装
置の上記ＣＤ−ＲＯＭドライブ６は、装荷されたソフト
ウェアパッケージのメディア（上記ＣＤ−ＲＯＭディス
ク１１）からデータを読み出す。ここで、このディスク
１１上のデータには、仮想ＣＰＵプログラム（例えばデ
ィスクの最内周の上記仮想ＣＰＵプログラム領域１２に
記録された情報）が含まれており、当該仮想ＣＰＵプロ
グラムが、上記ＲＡＭ３０の仮想ＣＰＵメモリ格納領域
３に格納される。
置の上記ＣＤ−ＲＯＭドライブ６は、装荷されたソフト
ウェアパッケージのメディア（上記ＣＤ−ＲＯＭディス
ク１１）からデータを読み出す。ここで、このディスク
１１上のデータには、仮想ＣＰＵプログラム（例えばデ
ィスクの最内周の上記仮想ＣＰＵプログラム領域１２に
記録された情報）が含まれており、当該仮想ＣＰＵプロ
グラムが、上記ＲＡＭ３０の仮想ＣＰＵメモリ格納領域
３に格納される。
【００１３】また、本実施例装置は、バス８に接続され
た各装置（例えばキーボード等のキー入力装置７、ＣＤ
−ＲＯＭドライブ６、後述するＭＰＥＧデコーダ５、Ｃ
ＲＴディスプレイコントローラ９等）の制御や、各種デ
ータの送受を中心的に行う上記ＣＰＵ１を備えている。
このＣＰＵ１は、上記仮想ＣＰＵインタプリタプログラ
ム格納領域２に格納されている仮想ＣＰＵインタプリタ
プログラムに基づいて、上記バス８に接続された上記Ｒ
ＡＭ３０の仮想ＣＰＵメモリ格納領域３に格納された上
記仮想ＣＰＵプログラムを解釈して実行する。
た各装置（例えばキーボード等のキー入力装置７、ＣＤ
−ＲＯＭドライブ６、後述するＭＰＥＧデコーダ５、Ｃ
ＲＴディスプレイコントローラ９等）の制御や、各種デ
ータの送受を中心的に行う上記ＣＰＵ１を備えている。
このＣＰＵ１は、上記仮想ＣＰＵインタプリタプログラ
ム格納領域２に格納されている仮想ＣＰＵインタプリタ
プログラムに基づいて、上記バス８に接続された上記Ｒ
ＡＭ３０の仮想ＣＰＵメモリ格納領域３に格納された上
記仮想ＣＰＵプログラムを解釈して実行する。
【００１４】なお、本実施例装置は、いわゆるＭＰＥＧ
（Moving Picture Expert Group)デコーダ５をも有して
おり、上記ＣＤ−ＲＯＭディスク１１上に記録された圧
縮画像データを当該ＭＰＥＧデコーダ５によってデコー
ドし、この画像データが画像バッファメモリ４を介して
ＣＲＴディスプレイコントローラ９により制御されるＣ
ＲＴディスプレイ１０に表示されるようになっている。
また、上記ディスプレイ１０は、ＣＲＴ（陰極線管）の
みならず、他の表示装置（例えば液晶表示装置）を用い
ることも可能である。この場合、コントローラ９はその
表示装置に応じた制御を行う。
（Moving Picture Expert Group)デコーダ５をも有して
おり、上記ＣＤ−ＲＯＭディスク１１上に記録された圧
縮画像データを当該ＭＰＥＧデコーダ５によってデコー
ドし、この画像データが画像バッファメモリ４を介して
ＣＲＴディスプレイコントローラ９により制御されるＣ
ＲＴディスプレイ１０に表示されるようになっている。
また、上記ディスプレイ１０は、ＣＲＴ（陰極線管）の
みならず、他の表示装置（例えば液晶表示装置）を用い
ることも可能である。この場合、コントローラ９はその
表示装置に応じた制御を行う。
【００１５】次に、本実施例における上記ディスク１１
上の仮想ＣＰＵプログラムの記録内容について述べる。
上の仮想ＣＰＵプログラムの記録内容について述べる。
【００１６】図２は、本実施例の仮想ＣＰＵプログラム
の記録フォーマットを示す。このフォーマットは、ディ
スク１１上の仮想ＣＰＵプログラムを上記仮想ＣＰＵメ
モリ格納領域３に１度に読み込む単位であり、一般的に
コンピュータプログラムの実行オブジェクト形式（ロー
ドモジュール）と呼ばれる単位である。当該仮想ＣＰＵ
プログラム（仮想ＣＰＵロードモジュール）は、図２に
示すように、ヘッダ部とその後部の仮想ＣＰＵメモリイ
メージに分かれており、仮想ＣＰＵメモリイメージの部
分は、更にワードスペースのメモリイメージとバイトス
ペースのメモリイメージに分離されて記録される。上記
ヘッダ部には、ワードスペースの総バイト数とバイトス
ペースの総バイト数が記録される。ワードスペースメモ
リイメージは、仮想ＣＰＵプログラムとして必要な３２
ビットの幅を持つワードのみが隣接して隙間なく連続に
並んで記録される。３２ビットのワードは、実際には４
個のバイトの連続した並びとして記録されるが、各バイ
トがワードを構成する場合の重みの順序（バイトオー
ダ）は、高位バイトから低位バイトの順に並べて記録さ
れる。バイトスペースメモリイメージも同様に、仮想Ｃ
ＰＵプログラムとして必要な８ビットの幅を持つバイト
のみが隣接して隙間なく連続に並んで記録される。
の記録フォーマットを示す。このフォーマットは、ディ
スク１１上の仮想ＣＰＵプログラムを上記仮想ＣＰＵメ
モリ格納領域３に１度に読み込む単位であり、一般的に
コンピュータプログラムの実行オブジェクト形式（ロー
ドモジュール）と呼ばれる単位である。当該仮想ＣＰＵ
プログラム（仮想ＣＰＵロードモジュール）は、図２に
示すように、ヘッダ部とその後部の仮想ＣＰＵメモリイ
メージに分かれており、仮想ＣＰＵメモリイメージの部
分は、更にワードスペースのメモリイメージとバイトス
ペースのメモリイメージに分離されて記録される。上記
ヘッダ部には、ワードスペースの総バイト数とバイトス
ペースの総バイト数が記録される。ワードスペースメモ
リイメージは、仮想ＣＰＵプログラムとして必要な３２
ビットの幅を持つワードのみが隣接して隙間なく連続に
並んで記録される。３２ビットのワードは、実際には４
個のバイトの連続した並びとして記録されるが、各バイ
トがワードを構成する場合の重みの順序（バイトオー
ダ）は、高位バイトから低位バイトの順に並べて記録さ
れる。バイトスペースメモリイメージも同様に、仮想Ｃ
ＰＵプログラムとして必要な８ビットの幅を持つバイト
のみが隣接して隙間なく連続に並んで記録される。
【００１７】また、図３は、ワードスペースメモリイメ
ージに記録されるワードのフォーマットを示す。この図
３において、１つのワードは、図３のＡに示すように符
号付き整数値か、または図３のＢに示すように仮想ＣＰ
Ｕメモリアドレスを表し、ワードの最上位ビットがその
区別を示す。例えば、図３のＡのようにワードの最上位
ビットが“１”ならば符号付き整数であることを示し、
“０”ならば図３のＢのように仮想ＣＰＵメモリアドレ
スであることを示す。
ージに記録されるワードのフォーマットを示す。この図
３において、１つのワードは、図３のＡに示すように符
号付き整数値か、または図３のＢに示すように仮想ＣＰ
Ｕメモリアドレスを表し、ワードの最上位ビットがその
区別を示す。例えば、図３のＡのようにワードの最上位
ビットが“１”ならば符号付き整数であることを示し、
“０”ならば図３のＢのように仮想ＣＰＵメモリアドレ
スであることを示す。
【００１８】このように、仮想ＣＰＵプログラム（仮想
ＣＰＵロードモジュール）のフォーマットにおいては、
上記仮想ＣＰＵインタプリタプログラム格納領域２の仮
想ＣＰＵインタプリタプログラムがワードアクセスする
部分とバイトアクセスする部分が分離されており、ま
た、整数値と仮想ＣＰＵメモリアドレスの区別が行われ
ているため、仮想ＣＰＵインタプリタプリグラムが命令
を実行開始する以前の段階で、ＣＰＵ１のワードアクセ
スのバイトオーダ、及びＣＰＵ１が実際に仮想ＣＰＵメ
モリ格納領域３をアクセスするアドレスに予め変換して
おくことが可能である。
ＣＰＵロードモジュール）のフォーマットにおいては、
上記仮想ＣＰＵインタプリタプログラム格納領域２の仮
想ＣＰＵインタプリタプログラムがワードアクセスする
部分とバイトアクセスする部分が分離されており、ま
た、整数値と仮想ＣＰＵメモリアドレスの区別が行われ
ているため、仮想ＣＰＵインタプリタプリグラムが命令
を実行開始する以前の段階で、ＣＰＵ１のワードアクセ
スのバイトオーダ、及びＣＰＵ１が実際に仮想ＣＰＵメ
モリ格納領域３をアクセスするアドレスに予め変換して
おくことが可能である。
【００１９】次に、上記ＣＰＵ１の処理を中心とした図
４に示すフローチャートに基づいて装置の動作を説明す
る。
４に示すフローチャートに基づいて装置の動作を説明す
る。
【００２０】この図４において、先ずステップＳ１で、
上記ＣＤ−ＲＯＭドライブ（メディア装置）６にメディ
ア（ＣＤ−ＲＯＭディスク１１）が装荷されたことを認
識すると、上記ＣＰＵ１は、仮想ＣＰＵインタプリタプ
ログラムに基づく制御を行う。次のステップＳ２では、
当該仮想ＣＰＵインタプリタプログラムに基づいて、Ｃ
Ｄ−ＲＯＭドライブ６からの上記仮想ＣＰＵプログラム
（ファイル名は例えば“ＳＴＡＲＴＵＰ．ＳＣＲ”とす
る）を、そのまま上記仮想ＣＰＵメモリ格納領域３に読
み込む。その後、ステップＳ３に進む。
上記ＣＤ−ＲＯＭドライブ（メディア装置）６にメディ
ア（ＣＤ−ＲＯＭディスク１１）が装荷されたことを認
識すると、上記ＣＰＵ１は、仮想ＣＰＵインタプリタプ
ログラムに基づく制御を行う。次のステップＳ２では、
当該仮想ＣＰＵインタプリタプログラムに基づいて、Ｃ
Ｄ−ＲＯＭドライブ６からの上記仮想ＣＰＵプログラム
（ファイル名は例えば“ＳＴＡＲＴＵＰ．ＳＣＲ”とす
る）を、そのまま上記仮想ＣＰＵメモリ格納領域３に読
み込む。その後、ステップＳ３に進む。
【００２１】当該ステップＳ３では、先ずステップＳ３
１で上記仮想ＣＰＵメモリ格納領域３のワードスペース
メモリを１ワードづつ走査し、ステップＳ３２に進む。
当該ステップＳ３２では、もしも上記ＣＰＵ１が仮想Ｃ
ＰＵメモリ格納領域３の３２ビットのワードをアクセス
する場合のバイトオーダが高位バイトから低位バイトの
順でない場合（Ｎｏと判断した場合）には、ステップＳ
３３に進む。このステップＳ３３では、後述の図５に示
すように走査したワードの各バイトのスワップを行って
ＣＰＵ１のワードアクセスのバイトオーダに並び換え
る。また、上記ステップＳ３２でＹｅｓと判断した場
合、及びステップＳ３３の次には、ステップＳ３４で走
査したワードの最上位ビットをテストする。このステッ
プＳ３４で、最上位ビットが“１”と判断されたなら
ば、前記符号付き整数のワードを表すので、ステップＳ
３５に進み、後述するように当該ステップＳ３５でその
ワードを３１ビットから３２ビットの符号付き整数に拡
張する。一方、上記ステップＳ３４で、最上位ビットが
“０”と判断されたならば、仮想ＣＰＵメモリアドレス
を表すので、ステップＳ３６に進み、このステップＳ３
６でＣＰＵ１が仮想ＣＰＵメモリ格納領域３の内容を効
率良くアクセス可能な当該ＣＰＵ１のメモリアドレスに
変換する。
１で上記仮想ＣＰＵメモリ格納領域３のワードスペース
メモリを１ワードづつ走査し、ステップＳ３２に進む。
当該ステップＳ３２では、もしも上記ＣＰＵ１が仮想Ｃ
ＰＵメモリ格納領域３の３２ビットのワードをアクセス
する場合のバイトオーダが高位バイトから低位バイトの
順でない場合（Ｎｏと判断した場合）には、ステップＳ
３３に進む。このステップＳ３３では、後述の図５に示
すように走査したワードの各バイトのスワップを行って
ＣＰＵ１のワードアクセスのバイトオーダに並び換え
る。また、上記ステップＳ３２でＹｅｓと判断した場
合、及びステップＳ３３の次には、ステップＳ３４で走
査したワードの最上位ビットをテストする。このステッ
プＳ３４で、最上位ビットが“１”と判断されたなら
ば、前記符号付き整数のワードを表すので、ステップＳ
３５に進み、後述するように当該ステップＳ３５でその
ワードを３１ビットから３２ビットの符号付き整数に拡
張する。一方、上記ステップＳ３４で、最上位ビットが
“０”と判断されたならば、仮想ＣＰＵメモリアドレス
を表すので、ステップＳ３６に進み、このステップＳ３
６でＣＰＵ１が仮想ＣＰＵメモリ格納領域３の内容を効
率良くアクセス可能な当該ＣＰＵ１のメモリアドレスに
変換する。
【００２２】このステップＳ３では、以上のバイトスワ
ップ、整数符号拡張、アドレス変換操作を仮想ＣＰＵメ
モリ格納領域３のワードスペースの全てのワードについ
て行う。
ップ、整数符号拡張、アドレス変換操作を仮想ＣＰＵメ
モリ格納領域３のワードスペースの全てのワードについ
て行う。
【００２３】次のステップＳ４において、仮想ＣＰＵイ
ンタプリタプログラム格納領域２の仮想ＣＰＵインタプ
リタプログラムを用いて、仮想ＣＰＵメモリ格納領域３
の決められたアドレスから並んでいる仮想ＣＰＵ命令の
逐次実行を開始する。
ンタプリタプログラム格納領域２の仮想ＣＰＵインタプ
リタプログラムを用いて、仮想ＣＰＵメモリ格納領域３
の決められたアドレスから並んでいる仮想ＣＰＵ命令の
逐次実行を開始する。
【００２４】なお、上述した図４のフローチャートに示
した仮想ＣＰＵメモリ格納領域３における、仮想ＣＰＵ
プログラムの変換前と変換後の一例を図５に示す。ここ
で、図５のＡは変換前のＣＰＵメモリアドレスとバイト
を、図５のＢにはＣＰＵ１のワードアクセスが低位バイ
トから高位バイトの場合の変換後のバイトと対応するア
ドレスを、図５のＣにはＣＰＵ１のワードアクセスが高
位バイトから低位バイトの場合の変換後のバイトと対応
するアドレスを示している。なお、数値は全て１６進表
現である。
した仮想ＣＰＵメモリ格納領域３における、仮想ＣＰＵ
プログラムの変換前と変換後の一例を図５に示す。ここ
で、図５のＡは変換前のＣＰＵメモリアドレスとバイト
を、図５のＢにはＣＰＵ１のワードアクセスが低位バイ
トから高位バイトの場合の変換後のバイトと対応するア
ドレスを、図５のＣにはＣＰＵ１のワードアクセスが高
位バイトから低位バイトの場合の変換後のバイトと対応
するアドレスを示している。なお、数値は全て１６進表
現である。
【００２５】また、図４のフローチャートに示した上記
整数符号拡張（整数拡張）とは、次のように、ｓとｉで
表されたビットｂ３１からビットｂ０までの３１ビット
２の補数整数を、３２ビット２の補数整数に変換するこ
とである。
整数符号拡張（整数拡張）とは、次のように、ｓとｉで
表されたビットｂ３１からビットｂ０までの３１ビット
２の補数整数を、３２ビット２の補数整数に変換するこ
とである。
【００２６】 のビットを以下のように変換する。
【００２７】
【００２８】すなわち、上位２ビットが“１０”なら
“００”にし、“１１”なら“１１”にすることであ
る。
“００”にし、“１１”なら“１１”にすることであ
る。
【００２９】さらに、本発明の前提となる各種ＣＰＵの
処理形式については、本実施例では例えば１６ビット以
上の汎用ＣＰＵといわれるアーキテクチャの全てを含
み、より具体的にはいわゆる６８系や８０系等のＣＰＵ
を挙げることができる。
処理形式については、本実施例では例えば１６ビット以
上の汎用ＣＰＵといわれるアーキテクチャの全てを含
み、より具体的にはいわゆる６８系や８０系等のＣＰＵ
を挙げることができる。
【００３０】また、図６は、仮想ＣＰＵプログラムの一
例を示している。
例を示している。
【００３１】この図６において、当該仮想ＣＰＵプログ
ラムは、ステップＳ５では使用者がディスプレイ１０上
の画像からメニューの中から項目の１つを選択し、ステ
ップＳ６では選ばれたメニュー項目に対応する動画が再
生され、終了するとまたメニュー選択の処理に戻るとい
うものである。
ラムは、ステップＳ５では使用者がディスプレイ１０上
の画像からメニューの中から項目の１つを選択し、ステ
ップＳ６では選ばれたメニュー項目に対応する動画が再
生され、終了するとまたメニュー選択の処理に戻るとい
うものである。
【００３２】上述したようなことから、本実施例での仮
想ＣＰＵプログラムのフォーマットにおいては、仮想Ｃ
ＰＵインタプリタがワードアクセスする部分とバイトア
クセスする部分の分離、及び整数値と仮想ＣＰＵアドレ
スの区別が形式的に行われている。そのため、仮想ＣＰ
Ｕインタプリタが命令を実行開始する以前の段階で、当
該仮想ＣＰＵプログラムを、ＣＰＵ１のワードアクセス
のバイトオーダとＣＰＵ１が実際に使用するアドレスに
あらかじめ変換しておくことが可能であり、実行時の解
釈や変換を避けることができる。その結果、ＣＰＵ１の
ワードアクセスのバイトオーダ形式や、仮想ＣＰＵイン
タプリタがＣＰＵメモリアドレス空間（ＲＡＭ３０）に
仮想ＣＰＵメモリを割り当てるアドレスなどの、装置の
内部設計に依存する条件が、仮想ＣＰＵインタプリタの
実行時効率に影響を与えることがない。したがって、ど
のような内部設計の装置においても、ＣＰＵの能力が一
定であれば仮想ＣＰＵインタプリタによって一定した高
い実行時効率を得られる。すなわち、この仮想ＣＰＵプ
ログラムによれば、装置依存性を非常に低く抑えたプロ
グラムが可能となる。
想ＣＰＵプログラムのフォーマットにおいては、仮想Ｃ
ＰＵインタプリタがワードアクセスする部分とバイトア
クセスする部分の分離、及び整数値と仮想ＣＰＵアドレ
スの区別が形式的に行われている。そのため、仮想ＣＰ
Ｕインタプリタが命令を実行開始する以前の段階で、当
該仮想ＣＰＵプログラムを、ＣＰＵ１のワードアクセス
のバイトオーダとＣＰＵ１が実際に使用するアドレスに
あらかじめ変換しておくことが可能であり、実行時の解
釈や変換を避けることができる。その結果、ＣＰＵ１の
ワードアクセスのバイトオーダ形式や、仮想ＣＰＵイン
タプリタがＣＰＵメモリアドレス空間（ＲＡＭ３０）に
仮想ＣＰＵメモリを割り当てるアドレスなどの、装置の
内部設計に依存する条件が、仮想ＣＰＵインタプリタの
実行時効率に影響を与えることがない。したがって、ど
のような内部設計の装置においても、ＣＰＵの能力が一
定であれば仮想ＣＰＵインタプリタによって一定した高
い実行時効率を得られる。すなわち、この仮想ＣＰＵプ
ログラムによれば、装置依存性を非常に低く抑えたプロ
グラムが可能となる。
【００３３】なお、上記ＣＰＵメモリアドレス空間に仮
想ＣＰＵインタプリタが仮想ＣＰＵメモリを割り当てる
アドレスなどの装置の内部設計に依存する条件とは、分
類すれば、次の２つを挙げることができる。
想ＣＰＵインタプリタが仮想ＣＰＵメモリを割り当てる
アドレスなどの装置の内部設計に依存する条件とは、分
類すれば、次の２つを挙げることができる。
【００３４】すなわち、１つは、ＣＰＵがメモリ上の３
２ビット（アドレスが連続した４バイト）のデータをレ
ジスタにロード（或いは加算，減算等）した場合、どの
アドレスのバイトがレジスタ内のどの位置にロード（或
いは加算，減算等）されるかという条件である。通常、
これは、ＣＰＵの仕様に従うものである。この種類は論
理的には、４！（＝２４）種類となるが、現実は３種類
程度（実際は２種類）となっている（いわゆるビッグ−
エンディアン(big-endian)、リトル−エンディアン(lit
tle-endian) といわれる２種類）。
２ビット（アドレスが連続した４バイト）のデータをレ
ジスタにロード（或いは加算，減算等）した場合、どの
アドレスのバイトがレジスタ内のどの位置にロード（或
いは加算，減算等）されるかという条件である。通常、
これは、ＣＰＵの仕様に従うものである。この種類は論
理的には、４！（＝２４）種類となるが、現実は３種類
程度（実際は２種類）となっている（いわゆるビッグ−
エンディアン(big-endian)、リトル−エンディアン(lit
tle-endian) といわれる２種類）。
【００３５】２つ目は、仮想ＣＰＵメモリアドレスのゼ
ロ番地をＣＰＵアドレスの何番地に割り当てるかという
条件である。これは、仮想ＣＰＵインタプリタプログラ
ムの設計上の都合に関することである。すなわち、仮想
ＣＰＵインタプリタでは、仮想ＣＰＵメモリのためのメ
モリ領域をＣＰＵがアクセスできるＲＡＭ上に持ってい
なければならないが、このＣＰＵはインタプリタを実行
するためだけのＣＰＵではないので、ＣＰＵアドレス空
間の一部を仮想ＣＰＵメモリのアドレス空間のために割
かなければならないし、インタプリタ以外のＣＰＵのプ
ログラムとも共存させなければならない。また、ＣＰＵ
の仕様上、あるアドレスはＣＰＵの動作のためにリザー
ブされていて（例えば、ゼロから始まる１ＫバイトはＣ
ＰＵ例外処理ベクタとされる）使用できないアドレスが
ある場合もある。したがって、インタプリタに仮想ＣＰ
ＵメモリのＣＰＵアドレスを強制することは実際上不可
能となる。
ロ番地をＣＰＵアドレスの何番地に割り当てるかという
条件である。これは、仮想ＣＰＵインタプリタプログラ
ムの設計上の都合に関することである。すなわち、仮想
ＣＰＵインタプリタでは、仮想ＣＰＵメモリのためのメ
モリ領域をＣＰＵがアクセスできるＲＡＭ上に持ってい
なければならないが、このＣＰＵはインタプリタを実行
するためだけのＣＰＵではないので、ＣＰＵアドレス空
間の一部を仮想ＣＰＵメモリのアドレス空間のために割
かなければならないし、インタプリタ以外のＣＰＵのプ
ログラムとも共存させなければならない。また、ＣＰＵ
の仕様上、あるアドレスはＣＰＵの動作のためにリザー
ブされていて（例えば、ゼロから始まる１ＫバイトはＣ
ＰＵ例外処理ベクタとされる）使用できないアドレスが
ある場合もある。したがって、インタプリタに仮想ＣＰ
ＵメモリのＣＰＵアドレスを強制することは実際上不可
能となる。
【００３６】
【発明の効果】本発明の情報処理装置においては、メデ
ィア上には装置の実ＣＰＵに依存しない仮想ＣＰＵプロ
グラムを記述しておき、装置はこの仮想ＣＰＵプログラ
ムをメディアから取り出して一旦保持し、実ＣＰＵに対
応するプログラムに変換してから解釈実行するため、メ
ディアの製造上の自由度及び装置設計上の自由度が高ま
る。すなわち、ＣＤ−ＲＯＭ製作者が独自の再生方法を
提供することができるようになり、また、装置のＣＰＵ
毎にプログラムを用意しなくてもよく、さらに、ハード
ウェア構成の自由度を高めることができ、低価格化や高
機能化などを実現できる。
ィア上には装置の実ＣＰＵに依存しない仮想ＣＰＵプロ
グラムを記述しておき、装置はこの仮想ＣＰＵプログラ
ムをメディアから取り出して一旦保持し、実ＣＰＵに対
応するプログラムに変換してから解釈実行するため、メ
ディアの製造上の自由度及び装置設計上の自由度が高ま
る。すなわち、ＣＤ−ＲＯＭ製作者が独自の再生方法を
提供することができるようになり、また、装置のＣＰＵ
毎にプログラムを用意しなくてもよく、さらに、ハード
ウェア構成の自由度を高めることができ、低価格化や高
機能化などを実現できる。
【図１】本発明実施例の情報処理装置の概略構成を示す
ブロック回路図である。
ブロック回路図である。
【図２】仮想ＣＰＵプログラムのフォーマットを説明す
るための図である。
るための図である。
【図３】ワードスペースメモリイメージのフォーマット
を説明するための図である。
を説明するための図である。
【図４】本実施例装置の動作を示すフローチャートであ
る。
る。
【図５】仮想ＣＰＵプログラムの変換例を説明するため
の図である。
の図である。
【図６】仮想ＣＰＵプログラムの一例を説明するための
フローチャートである。
フローチャートである。
１・・・・・・・・ＣＰＵ ２・・・・・・・・仮想ＣＰＵインタプリタプログラム
格納領域 ３・・・・・・・・仮想ＣＰＵメモリ格納領域 ４・・・・・・・・画像バッファメモリ ５・・・・・・・・ＭＰＥＧデコーダ ６・・・・・・・・ＣＤ−ＲＯＭドライブ ７・・・・・・・・キー入力装置 ８・・・・・・・・バス ９・・・・・・・・ＣＲＴディスプレイコントローラ １０・・・・・・・ＣＲＴディスプレイ １１・・・・・・・ＣＤ−ＲＯＭディスク １２・・・・・・・仮想ＣＰＵプログラム領域 ２０・・・・・・・ＲＯＭ ３０・・・・・・・ＲＡＭ
格納領域 ３・・・・・・・・仮想ＣＰＵメモリ格納領域 ４・・・・・・・・画像バッファメモリ ５・・・・・・・・ＭＰＥＧデコーダ ６・・・・・・・・ＣＤ−ＲＯＭドライブ ７・・・・・・・・キー入力装置 ８・・・・・・・・バス ９・・・・・・・・ＣＲＴディスプレイコントローラ １０・・・・・・・ＣＲＴディスプレイ １１・・・・・・・ＣＤ−ＲＯＭディスク １２・・・・・・・仮想ＣＰＵプログラム領域 ２０・・・・・・・ＲＯＭ ３０・・・・・・・ＲＡＭ
Claims (4)
- 【請求項１】 搭載された実ＣＰＵに依存しない仮想Ｃ
ＰＵプログラムが少なくとも記述されたメディアから情
報を取り出す情報取り出し手段と、 当該メディアから取り出された仮想ＣＰＵプログラムを
保持する保持手段と、 当該仮想ＣＰＵプログラムを上記実ＣＰＵに対応したプ
ログラムに変換した後、解釈実行する仮想インタプリタ
手段とを有してなることを特徴とする情報処理装置。 - 【請求項２】 上記仮想インタプリタ手段は、上記仮想
ＣＰＵプログラムに対して上記実ＣＰＵのバイトオーダ
形式に応じたバイトスワップ処理を施すことを特徴とす
る請求項１記載の情報処理装置。 - 【請求項３】 上記仮想インタプリタ手段は、上記仮想
ＣＰＵプログラムに対して上記実ＣＰＵのアドレス空間
に応じたアドレス変換を施すことを特徴とする請求項１
記載の情報処理装置。 - 【請求項４】 上記メディアは上記仮想ＣＰＵプログラ
ムが記録されたＣＤ−ＲＯＭディスクであり、当該ディ
スクから再生したデータに対する処理を行うことを特徴
とする請求項１記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP540793A JPH06214781A (ja) | 1993-01-14 | 1993-01-14 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP540793A JPH06214781A (ja) | 1993-01-14 | 1993-01-14 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06214781A true JPH06214781A (ja) | 1994-08-05 |
Family
ID=11610297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP540793A Withdrawn JPH06214781A (ja) | 1993-01-14 | 1993-01-14 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06214781A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002527813A (ja) * | 1998-10-10 | 2002-08-27 | ヴィクトリア・ユニバーシティ・オブ・マンチェスター | エンディアン変換方法 |
| US9003539B2 (en) | 2003-06-27 | 2015-04-07 | Disney Enterprises, Inc. | Multi virtual machine architecture for media devices |
-
1993
- 1993-01-14 JP JP540793A patent/JPH06214781A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002527813A (ja) * | 1998-10-10 | 2002-08-27 | ヴィクトリア・ユニバーシティ・オブ・マンチェスター | エンディアン変換方法 |
| US9003539B2 (en) | 2003-06-27 | 2015-04-07 | Disney Enterprises, Inc. | Multi virtual machine architecture for media devices |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000404 |