JPH03186935A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデータ処理装置に関し、更に詳述ずれば、タス
クスイッチング用のメモリを内蔵することにより、タス
クスイッチングに要する時間を短縮し得るデータ処理装
置に関する。

［従来の技術］ 近年のデータ処理装置の動作速度の高速化に伴って主メ
モリの高速化が要求され、このためメモリシステムの実
現コストが増大するという問題が生している。この問題
を解決するための一手法として、データ処理装置と主メ
モリとの間に高速メモリであるキャッシュメモリを介在
させることによりデータ処理装置と主メモリとの速度差
を埋め合わせる技術が用いられている。

また、キャッシュメモリをデータ処理装置と同一の集積
回路内に実現することにより高速なキャンシュメモリを
実現する提案も、たとえば特開昭６３−１９３２３０号
公報に詳細に開示されている。

しかし、キャッシュメモリを用いて平均的にメモリアク
セス時間を短くするのみにては、タスクスイッチング等
のような特に高速動作が必要とされる際にヰヤ・ッシュ
ミスが発生ずる可能性もあり、結果的にタスクスイッチ
ングに要する時間の最大値を小さくすることはできない
。

この問題を解決するために、タスクスイッチング時のコ
ンテキスト退避用のメモリを通常のメモリ空間とは別に
定義しておき、そのコンテキスト退避用メモリ空間とし
て使用されるメモリを高速メモリでＩ威したり、あるい
はデータ処理装置と同し集積回路内に実現したりするこ
とにより、タスクスイッチングに要する時間を短縮する
提案もなされている。このような技術は例えば、特開昭
６４−９１２５３号公報に詳細に開示されている。

［発明が解決しようとする課題］ しかし、キャッシュメモリとして高速メモリを用いても
、キャッシュミスが発生した場名には高速なメモリアク
セスが実現できない。また、コンテキスト退避用に通常
のメモリ空間とは別のメモリ空間を定義しても、そのメ
モリ空間を構成するメモリが他のメモリよりも高速動作
可能でなければタスクスイッチングに要する時間を短縮
することは出来ない。

このような問題は、キャッシュメモリは全メモリアクセ
スに対して平均してアクセス時間を短縮するためのもの
であって、コンテキスト退避時などの特に高速のメモリ
アクセスが必要な場合に高速なメモリアクセスを確実に
保証することは出来ないという理由に起因している。

ところで、キャッシュメモリは高速なメモリ装置ではあ
るが、高価であるため単一の機能のみではそのコストに
見合う有効な利用ができない。特に、キャッシュメモリ
をデータ処理装置と同一の集積回路に内蔵する場合には
、高価なキャッシュメモリの有効利用が望まれる。

［課題を解決するための手段］ 本発明のデータ処理装置は以上のような事情に鑑みてな
されたものであり、命令をデコードする命令デコード部
と、命令デコード部の出力に従って命令を実行する命令
実行部と、データキャッシュとしての動作モード又は制
御空間用のメモリとしての動作モードのいずれかに切換
えられて動作するデータバッファ　（メモリ）と、デー
タバッファの動作モードを指定するバッツァメモリ制御
しジスク（メモリ制御情報保持手段）と、データバッフ
ァをアクセスするオペランドアクセス部とを備えている
。

［作用〕 本発明のデータ処理装置では、ハソファメモリ制御しジ
スクの内蔵データバッファ制御フィールドに所定の情報
をセットすると、データバッファはライトスルー制御の
データキャッシュとして動作する。この場合、データバ
ッファは、命令実行部が実行すべき命令のオペランドと
なるデータを保持してキャッシングし、オペランドアク
セス部から出力されたアドレスとデータキャッシュ内の
タグアドレスとが一致することによりデータキャッシュ
がヒントすると、アクセスされたアドレスに対応するデ
ータを出力する。

一方、バッツァメモリ制御レジスタの内蔵データバ・ノ
ファ制御フィールドに別の所定の情報をセントすると、
データバッファはアドレスがたとえばＨ’　ＦＦＦＦＥ
ＯＯＯ〜Ｈ’　ＦＦＦＦＦＦＦＦである制御空間領域の
ランダムアクセスメモリとして動作する。この場合、デ
ータバッファは、オペランドアクセス部から出力された
制御空間のアドレスが上記アドレス領域の範囲内であれ
ばそのアドレスに保持された［発明の実施例］ 以下、本発明をその実施例を示す図面を参照して詳述す
る。

（１）「本発明のデータ処理装置を用いたシステムの構
成」 第６図に本発明のデータ処理装置を用いたシステムの構
成例を示す。

この構成例では、本発明のデータ処理装置１００命令キ
ヤンシユ１０６．　　データキャッシュ１０７及び１０
８、　　主メモリ１０９がアドレスバス１０１．　　デ
ータバス１０２．　　命令バス１０３．　　メモリアド
レスバス１０４メモリデータバス１０５で結合されてい
る。

アドレスバス１０１は本発明のデータ処理装置１００か
ら出力されるアドレスを命令キャッシュ１０６とデータ
キャッシュ１０７．１０８とに入力する。命令バス１０
３は命令キャンシュ１０６から出力される命令コードを
本発明のデータ処理装置１００に転送する。

データバス１０２は本発明のデータ処理装置１００から
出力されるデータをデータキャッシュ１０７．１０８に
転送したり、データキャッシュ１０７．１０８から出力
されるデータを本発明のデータ処理装置１００に転送し
たりする。メモリアドレスバス１０４は命令キャッシュ
１０６またはデータキャッシュ１０７．１０８から出力
されるアドレスを主メモリ１０９に転送する。メモリデ
ータバス１０５は主メモリ１０９と命令キャッシュ１０
６またはデータキャッシュ１０７．１０８間での命令ま
たはデータを転送する。

命令キャッシュ１０６及びデータキャッシュ１０７゜１
０８が旦スした場合はそれぞれのキャッシュ１０６また
は１０７がメモリアドレスバス１０４とメモリデータバ
ス１０５とのバス権を調停して主メモリ１０９をアクセ
スする。

データキャッシュ１０７．１０８は本発明のデータ処理
装置１００の側では６４ビツトのバスに結合するために
２つのチップが協調して動作する。各データの６４ビア
）それぞれの内の上位３２ビツトのデータをデータキャ
ッシュ１０７が、下位３２ビツトのデータをデータキャ
ッシュ１０８が分担して受持つ。

以下、本発明のデータ処理装置１００の命令体系及び処
理機構について最初に記述し、次に内蔵制御空間メモリ
を使用したタスクスイッチ処理の手法について説明する
。

（２）「本発明のデータ処理装置の命令フォーマント」
本発明のデータ処理装置の命令は１６ビツト単位で可変
長となっており、奇数バイト長の命令はない。

本発明のデータ処理装置では高頻度に使用される命令を
短いフォーマットとするため、特に工夫された命令フォ
ーマット体系を有する。例えば、２オペランド命令に対
して、基本的に“４バイト十拡張部”の構成を有して総
てのアドレッシングモードが利用可能な一船形フメーマ
ソトと、高頻度の命令及びアドレッシングモードのみを
使用可能な短縮形フォーマットとの２つのフォーマント
を有する。

第９図から第１３図に示す本発明のデータ処理装置の命
令フォーマット中に現われる記号の意味は以下の通りで
ある。

：オペレーションコードが入る部分 Ｅａ：８ミニ８ビツト形のアドレソシングモードでオペ
ランドが指定される部分 ５ｈｏ６ビツトの短縮形のアドレッシングモードでオペ
ランドが指定される部分 Ｒｎニレジスタフアイル上のオペランドがレジスタ番号
で指定される部分 フォーマットは、第９図に示す如く、 側で且つ高いアドレスになっている。

アドレスＮとアドレスＮ＋１との２バイトを見ないと命
令フォーマ・７トが判別できないようになっているが、
これは、命令が必ず１６ビツト（ハーフワード）単位で
フェッチ及びデコードされることを前提としているから
である。

本発明のデータ処理装置の命令ではいずれのフォーマッ
トの場合も、各オペランドのＥａまたはｓｈの拡張部は
必ずそのＥａまたはｓｈの基本部を含む■６ビツト　（
ハーフワード）の直後に置かれる。これは、命令により
暗黙に指定される即値データ及び命令の拡張部に優先す
る。従って、４バイト以上の命令では、Ｅａの拡張部に
より命令のオペレーションコードが分断される場合があ
る。

右側がＬＳＢ また、後述する如く、多段間接モードによりＥａの拡張
部に更に拡張部が付加される場合にも、次の命令オペコ
ードよりもそちらの方が優先される。

例えば、第１ハーフワードにＥａｌを含み、第２ハーフ
ワードにＥａ２を含み、第３ハーフワードまである６ハ
イト命令の場合を考える。Ｅａｌに多段間接モードを使
用したために通常の拡張部の他に多段間接モードの拡張
部も付加されるものとする。

この際、実際の命令ビットパターンは、命令の第１ハー
フワード（Ｅａ　１の基本部・を含む）、Ｅａｌの拡張
部、Ｅａｌの多段間接モート拡張部、命令の第２ハーフ
ワード（Ｅａ２の基本部を含む）、ｌ１ａ２の拡張部、
命令の第３ハーフワードの順となる。

（２，１）　　ｒ短縮形２オペランド命令」第１０図は
２オペランド命令の短縮形フォーマットを示す模式図で
ある。

このフォーマットには、ソースオペランド側がメモリと
なるＬ−ｆｏｒｍａｔとデスティネーションオペランド
側がメモリとなるＳ４ｏｒｍａｔとがある。

Ｌ−ｆｏｒｍａｔでは、ｓｈはソースオペラン１′の指
定フィールド、Ｒｎはデスティネーションオペランドの
レジスタの指定フィールド、ＲＲはｓｈのオペランドサ
イズの指定をそれぞれ表す。

レジスタ上に置かれたデスティネーションオペランドの
サイズは３２ビツトに固定されている。レジスタ側とメ
モリ側とのサイズが異なり、ソース側のサイズが小さい
場合に符号拡張が行なわれる。

Ｓ−ｆｏｒｍａｔではｓｈはデスティネーションオペラ
ンドの指定フィールド、Ｒｎはソースオペランドのレジ
スタ指定フィールド、ＲＲはｓｈのオペランドサイズの
指定をそれぞれ表す。

レジスタ上に置かれたソースオペランドのサイズは３２
ビツトに固定されている。レジスタ側とメモリ側とのサ
イズが異なり、ソース側のサイズが大きい場合に、濡れ
た部分の切捨てとオーバーフローチエツクとが行われる
。

（２，２）　　ｒ−船形１オペランド命令」第１１図は
１オペランド命令の一船形フオーマツ）　（Ｇｌ−ｆｏ
ｒｍａｔ）を示す模式図テアル。

問はオペランドサイズの指定フィールドである。

一部のＧｌ−ｆｏｒｍａｔ命令では、Ｅａの拡張曲以外
にも拡張部を有する。また、聞を使用しない場合もある
。

（２，３）　　ｒ−船形２オペランド命令」第１２図は
２オペランド命令の一船形フオーマノドを示す模式図で
ある。

このフォーマントに含まれるのは、８ビットで指定され
る一船形アドレッシングモードのオペランドが最大２つ
存在する命令である。オペランドの総数自体は３つ以上
になる場合がある。

ＥａＭはデスティネーションオペランドの指定フィール
ド、間はデスティネーションオペランドサイズの指定フ
ィールド、ＥａＲはソースオペランド指定フィールド、
ＲＲはソースオペランドサイズの指定フィールドをそれ
ぞれ示している。

一部のＧ−ｆｏｒｍａｔ命令では、ＥａＭ及びＥａＲの
拡張曲以外にも拡張部を有する。

第１３図はショートブランチ命令のフォーマントを示す
模式図である。

ｃｃｃｃは分岐条件指定フィールド、ｄｉｓｐ：８はジ
ャンブ先との変位指定フィールドをそれぞれ示している
。

本発明のデータ処理装置では８ビツトで変位を指定する
場合には、ビットパターンでの指定値を２倍して変位値
とする。

（２，４）　　ｒアドレッシングモード」本発明のデー
タ処理装置の命令のアドレッシングモード指定方法には
、レジスタを含めて６ビノトで指定する短縮形と、８ビ
ツトで指定する一般形とがある。

未定義のアドレッシングモードを指定した場合、あるい
は意味的に考えて明らかに不合理なアドレッシングモー
ドの組合わせが指定された場合には、未定義命令を実行
した場合と同しく予約命令例外が発生され、例外処理が
起動される。

これに該当するのは、デスティネーションが即値モード
である場合、アドレス計算を伴うべきアドレシングモー
ド指定フィールドで即値モードが使用された場合等であ
る。

第１４図から第２４図に示すフォーマントの模式図中で
使用されている記号の意味は以下の通りである。

Ｒｎ；　　レジスタ指定 （Ｓｈ）　：　　６　ヒツトの短縮形アトレンジングモ
ードでの指定方法 （Ｅａ）：　　８ビツトの一般形アドレッシングモード
での指定方法 フォーマントを示す模式図中で点線で囲まれた部分は拡
張部を示す。

（２，４，１）　　ｒ基本アドレッシングモード」本発
明のデータ処理装置の命令では種々のアドレッシングモ
ードをサポートする。その内の本発明のデータ処理装置
でサポートする基本アドレ・。

シングモードには、レジスタ直接モード、レジスタ間接
モード、レジスタ相対間接モード、即値モード、絶対モ
ード、ＰＣ相対間接モード、スタックポツプモード及び
スタックブツシュモードがある。

レジスタ直接モードは、レジスタの内容をそのままオペ
ランドとする。フォーマットの模式図を第１４図に示す
。図中、Ｒｎは汎用レジスタまたはＦＴ’Ｕレジスタの
番号を示す。

レジスタ間接モードは、汎用レジスタの内容をアドレス
とするメモリの内容をオペランドとする。

フォーマットの模式図を第１５図に示す。図中、Ｒｎは
汎用レジスタの番号を示す。

レジスタ相対間接モードは、ディスプレースメント値が
１６ビ７１・であるか３２ビツトであるかにより２種類
に分かれる。それぞれ、汎用レジスタの内容に１６ピン
トまたは３２ビツトのディスプレースメント値を加えた
値をアドレスとするメモリの内容をオペランドとする。

フォーマントの模式図を第１６図に示す。図中、Ｒｎは
汎用レジスタの番号を示す。ｄｉｓｐ：１６とｄｉｓｐ
：３２とは、それぞれ、１６ビツトのディスプレースメ
ント値、３２ビツトのディスプレースメント値を示す。

ディスプレースメント値は符号付きとして扱われる。

即値モードは、命令コード中で指定されるビ・ノトパク
ンをそのまま２進数と見なしてオペランドとする。フォ
ーマットの模式図を第１７図に示す。

図中、ｉｍｍ　　ｄａｔａは即値を示し、そのサイズは
オペランドサイズとして命令中で指定される。

絶対モードは、アドレス値が１６ビツトで示されるか３
２ビツトで示されるかにより２種類に分かれる。それぞ
れ命令コード中で指定される１６ビソトまたは３２ビツ
トのビットパタンをアドレスとしたメモリの内容をオペ
ランドとする。フォーマ・２トの模式図を第１８図に示
す。図中、ａｂｓ：１６とａｂｓ：３２とはそれぞれ１
６ビツト、３２ビツトのアドレス値を示す。ａｂｓ：１
６でアドレスが示される場合は指定されたアドレス値を
３２ビツトに符号拡張する。

ＰＣ相対間接モードは、ディスプレースメント値が１６
ビツトか３２ビツトかにより２種類に分かれる。

それぞれプログラムカウンタの内容に１６ビツトまたは
３２ビツトのディスプレースメント値を加えた値をアド
レスとするメモリの内容をオペランドとする。フォーマ
ントの模式図を第１９図に示す。図中、ｄｉｓｐ　：　
１６とｄｉｓｐ　：　３２とはそれぞれ１６ビソトのデ
ィスプレースメント値、３２ビットのディスプレースメ
ント値を示す。ディスプレースメント値は符号付きとし
て扱われる。ＰＣ相対間接モードにおいて参照されるプ
ログラムカウンタの値は、そのオペランドを含む命令の
先頭アドレスである。多段間接アドレッシングモードに
おいてプログラムカウンタの値が参照される場合にも、
同様に命令先頭のアドレスがＰＣ相対の基準値として使
用される。

スタックポツプモードは、ＳＰ（スタックポインタ）の
内容をアドレスとするメモリの内容をオペランドとする
。オペランドアクセス後、ＳＰをオペランドサイズだけ
インクリメントする。例えば、３２ビントデークを扱う
場合は、オペランドアクセス後にＳＰが＋４だけ更新さ
れる。８，１６，６４ビツトのサイズのオペランドに対
するスクノクボソプモドの指定も可能であり、それぞれ
ＳＰが村、　＋２．　＋８だけ更新される。フォーマッ
トの模式図を第２０図に示す。オペランドに対しスタッ
クポツプモードが意味を持たないものについては、予約
命令例外が発生される。予約命令例外となるのは具体的
には、ｗｒｉｔｅオペランド及びｒｅａｄ−ｍｏｄｉｆ
ｙ−ｗｒｉｔｅオペランドに対するスタックポツプモー
ド指定である。

９ スタックブツシュモードは、ＳＰの内容をオペランドサ
イズだけデクリメントした内容をアドレスとするメモリ
の内容をオペランドとする。スタックブツシュモードで
はオペランドアクセス前にＳＰがデクリメントされる。

例えば、３２ビットデータを扱う場合は、オペランドア
クセス前にＳＰが−４だけ更新される。８．１６，６４
ビツトのサイズのオペランドに対するスタックブツシュ
モードの指定も可能であり、それぞれＳＰが−１，−２
，−８だけ更新される。

フォーマ・ノドの模式図を第２１図に示す。オペランド
に対してスタックブツシュモードが意味を持たないもの
に対しては、予約命令例外１が発生される予約命令例外
となるのは具体的には、ｒｅａｄオペランド及びｒｅａ
ｄ−＋ｎｏｄｉｆｙ−ｗｒｉ　ｔｅオペランドに幻ずス
タックブツシュモード指定である。

（２，４，２）　　ｒ多段間接アドレッシングモード」
複雑なアドレッシングも、基本的には加算と間接参照の
組み合わせに分解することができる。従って、加算と間
接参照のオペレーションとをアドレッシングのプリ砧テ
ィブとして与えておき、そ０ れを任意に組合わせることが出来れば、いかに複雑なア
トレンジングモートをも実現することが出来る。本発明
のデータ処理装置の命令の多段間接アドレッシングモー
ドはこのような考え方に立脚したアトレンジングモート
である。複雑なアドレッシングモードは、モジュール間
のデータ参照及びＡＩ言語の処理系に特に有用である。

多段間接アドレッシングモードを指定する際、基本アド
レッシングモード指定フィールドでは、レジスタヘース
多段間接モード、ＰＣベース多段間接モード及び絶対ヘ
ース多段間接モードの３種類の指定方法の内のいずれか
１つを指定する。

レジスタヘース多段間接モードは、汎用レジスタの値を
拡張する多段間接アドレッシングのベース値とするアド
レッシングモードである。フォマントの模式図を第２２
図に示す。図中、Ｒｎは汎用レジスタの番号を示す。

ＰＣベース多段間接モードは、プログラムカウンタの値
を拡張する多段間接アドレッシングのベース値とするア
ドレッシングモードである。フォーマ７）の模式図を第
２３図に示す。

絶対ヘース多段間接モードは、ゼロを拡張する多段間接
アドレッシングのベース値とするアトレンジングモート
である。フォーマツ１−の模式図を第２４図に示す。

拡張される多段間接モード指定フィールドは、１６ビツ
トを単位としており、これが任意回反復される。１段の
多段間接モードにより、ディスプレースメントの加算、
インデクスレジスクのスケーリング（ＸＬ　　Ｘ２．Ｘ
４．Ｘ８）と加算、メモリの間接参照が行われる。多段
間接モードのフォーマットの模式図を第２５図に示す。

図中の各フィールドは以下に示す意味を有する。

Ｅ・０　：多段間接モード継続 Ｅ＝Ｉ　　ニアドレス計算終了 ｔｍｐ　＝＝＞　ａｄｄｒｅｓｓ　　ｏｆ　ｏｐｅｒａ
ｎｄ■・０　：メモリ間接参照なし ｔｍｐ十＋Ｈｓｐ＋Ｒｘ＊Ｓｃａｌｅ＝＝）ｔｍｐＩ−
１：メモリ間接参照あり ｍｅｍ　［ｔｍｐ　＋　ｄｉｓｐ　＋　Ｒｘ　＊　５ｃ
ａｌｅ　］＝＝＞　　ｔｍｐ Ｍ＝Ｏ：　＜ＲＸ＞をインデクスとして使用列、１　；
特殊なインデクス ＜ＲＸ〉・０　インデクス値を加算しない（Ｒｘ＝０） ＜ＲＸ〉・１　プログラムカウンタをインデクス値とし
て使用 （Ｒｘ＝ＰＣ） ＜Ｒｘ＞＝　２−　　ｒｅｓｅｒｖｅｄＤ−０：多段間
接モード中の４ビツトのフィールドｄ４の値を４倍して
ディスブレースメント値とし、これを加算する。ｄ４は
符号伺きとして扱い、オペランドのサ イズとは関係なく必ず４倍して使用す る Ｄ・１　：多段間接モードの拡張部で指定されたｄｉｓ
ｐｘ　（１６／３２ビツト）をディスブレースメンＩ・
値とし、これを加算する。

拡張部のサイズはｄ４フィールドで指定する ３ ｄ４−０００１　　ｄｉｓｐｘは１６ビソトｄ４＝００
］０　　ｄｉｓｐｘは３２ピッ１〜ｘＸ：インデクスの
スケール（ｓｃａｌｅ　＝　１／２／４７８） プログラムカウンタに幻してＸ２．Ｘ４．ｘ３のスケー
リングを行なった場合には、その段の処理終了後の中間
値（ｔｍｐ）として不定値が入る。

この多段間接モードによって得られる実効アドレスは予
測できない値となるが、例外は発生しない。プログラム
カウンタに対するスゲ−リングの指定は行なってはいけ
ない。

多段間接モードによる命令フォーマットのバリエーショ
ンを第２６図及び第２７図の模式図に示す。

第２６図は多段間接モードがｍ続するか終了するかのバ
リエーションを示す。第２７図はディスブレースメント
のサイズのバリエーションを示す。

任意段数の多段間接モードが利用できれば、コンパイラ
の中で段数による場合分けが不要になるので、コンパイ
ラの負担が軽減されるというメリットがある。多段の間
接参照の頻度が非常に少な４ いとしても、コンパイラとしては必ず正しいコードを発
生できなければならないからである。このため、フォー
マント上では任意の段数を可能としく３）「メモリ空間
とコンテキストスインチ」本発明のデータ処理装置１０
０は、プログラム及びデータを格納するメモリ空間であ
る論理空間と各種のレジスタ及び一部の命令により操作
されるデータを格納するメモリ空間である制御空間との
２つのメモリ空間をサポートする。

本発明のデータ処理装置１００の論理空間は、従来のデ
ータ処理装置においてプログラム、データを格納するメ
モリ空間と同しである。

本発明のデータ処理装置１００の制御空間は、制御空間
操作命令によりデータを書込むこと及び読出すことが可
能であり、各種のレジスタがバイトアドレスでマツプさ
れているレジスタ領域とデータを格納するためのデータ
領域とがある。なお、制御空間のデータ領域はコンテキ
スト操作命令でもアクセス可能である。

本発明のデータ処理装置とＲ（ｉｕした手法で論理区間
と制御空間とをサポートして制御空間にコンテキストを
保持する技術としては、たとえば特開昭６４−９１２５
３号公報に詳細に開示されている。

（３，１）　　ｒコンテキストブロックフォーマノ）・
」第３０図は本発明のデータ処理装置のコンテキストス
イノヂング命令であるＬＤＣＴＸ命令と５ＴＣＴＸ命令
とで操作されるコンテキスｌ−ブロックのフメマノトを
示ず模式図である。

コンテキストブロックは、浮動小数点レジスタ１２、汎
用レジスタ１０．１１等にて構成されており、先頭アド
レスは第３４図の模式図にその構成を示すＣＴＸＢＢレ
ジスタに保持される。

ＬＤＣＴＸ命令と５ＴＣＴＸ命令とで操作されるコンテ
キストブロックのフォーマットは第３１図の模式図にそ
の構成を示ずＣ３Ｗレジスクで指定される。

Ｃ３ＷレジスタのＦＲビット１３とＲＧビット１４とが
共に“１”である場合は、コンテキストブロックは第３
０図に示すフォーマットになる。

ＦＲビット１３が”Ｏ”でＲＧビット１４が“１″であ
る場合は、第３０図に示されている浮動小数点レジスタ
１２はＬＤＣＴＸ命令と５ＴＣＴＸ命令とによる操作対
象とはならない。

ＰＲビット１３とＲＧビット１４とが共に“０”である
場７ 台は、第３０図に示されている浮動小数点レジスタ１２
、汎用レジスタ１０．１１がＬ　Ｄ　ＣＴ　Ｘ命令と５
ＴＣＴＸ命令とによる操作対象とならない。この場合は
、ＣＳＷレジスタと４つのスタノクボインク５ＰＩ（Ｓ
Ｉ’０．５ＰＩＳＰ２．５Ｐ３）及びアドレス変換テー
ブルベースを示ずＵＡＴＢレジスタが操作対象となる。

１１ＡＴＢレジスタの構成は第３５図の模式図に示され
ている。

（３，２）　　ｒコンテキスト操作命令」ＬＩＩＣＴＸ
命令のビンドパクンを第３２図の模式図に示す。

ＬＤＣＴＸ命令（Ｄ　ＣＴＸＢＡＤＲ’７　イー　ルド
１６はロートすべきコンテキストブロックの先頭アドレ
スを８ビツトの一船形アドレッシングモードで指定する
フィールドである。

Ｘビット１５はロードずべきコンテキストブロックが論
理空間又は制御空間のいずれにあるのかを示すビットで
ある。Ｘビット１５が”０”である場合はコンテキスト
ブロックは論理空間にあり、Ｘビット１５が”ｌ”であ
る場合はコンテキストブロックは制御空間にあることを
それぞれ示す。

ＬＤＣＴＸ命令が実行された場合、ＣＴＸＢＡＤＲフィ
ールド１６にて指定されるアドレスがＣＴＸＢＢレジス
タにロードされ、Ｘビット１５で指定される空間内のＣ
ＴＸＢＡＤＲ１６フイールドで指定されるアドレスにあ
り且つ先頭のＣＳ−値で指定されるフォーマットの操作
対象コンテキストブロックが対応するレジスタにロード
される。

ＳＴＣＴＸ命令のピノドパクンを第３３図の模式図に示
す。

ＳＴＣＴＸ命令）Ｘビット１７はコンテキストブロック
をストアすべき空間を指定する。このＳＴＣＴＸ命令の
Ｘビット１７が０”であればコンテキストブロックを論
理空間にストアすることが指定され、Ｘビット１７が°
ドであればコンテキストブロックを制御空間にストアす
ることが指定される。ストアずべきメモリアドレスはＣ
ＴＸＲＲレジスタで指定される。

ＳＴＣＴＸ命令が実行されると、Ｘビ・７ト１７で指定
される空間内ＯＣＴＸＢＢレジスタで指定されるアドレ
スにＣＳＷレジスタで指定されるフォーマットのコンテ
キストブロックに含まれるレジスタの内容が退避される
。

（４）「本発明のデータ処理装置の機能ブロックの構成
」 第４図は本発明のデータ処理装置の一構成例を示すブロ
ック図である。

本発明のデータ処理装置の内部を機能的に大きく分ける
と、命令人力部１１０，　　命令フエノヂ部】１１命令
デコ一ド部１１２，　　第１マイクロＲＯＭ部１１３第
２マイクロＲＯＭ部１１４，　　オペランドアドレス計
算部１１５．　　ＰＣＣ計算量１１６整数演算部１１７
，　　浮動小数点演算部１１８，　　アドレス入出力部
１１９，　　オペランドアクセス部１２０，　　データ
人出力部１２１に分かれる。

アドレス入出力部１１９をアドレスバス１０１に結合し
、データ入出力部１２１をデータバス１０２に結合し、
命令人力部１１０を命令ハス１０３に結合することによ
り前述の第６図に示すシステム構成をとることができる
。

（，１，１，）　　ｒ命令入力部」 命令入力部１１０は外部の命令バス１０３から３２ビツ
トごとに命令コードを本発明にデータ処理装置へ入力す
る。

命令キャッシュ１０６のアクセス方法には、１つのアド
レスに対して３２ビツトの命令コードをアクセスする標
準アクセスモードと１つのアドレスに対して４回連続で
３２ビットの命令コードをアクセスするクワソ１−アク
セスモードとがあり、いずれの場合も命令入力部〕１０
は人力した命令コードを命令フェフヂ部１１１へ出力す
る。

（４，２）　　ｒ命令フェッチ部」 命令フェッチ部１１．１には命令アドレスのアドレス変
換機構、内蔵命令キャッシュ、命令用ＴＬＢ、命令キュ
ーとそれらの制御部がある。

命令フェッチ部１１１は、次にフェッチすべき命令のｐ
ｃ値を物理アドレスに変換し、内蔵命令キャッシュから
命令コードをフェッチし、命令デコド部１］２へ出力す
る。内蔵命令キャッシュがミスした場合には、アドレス
入出力部１１９へ物理アドレスを出力して外部への命令
アクセスを要求し、命令人力部１１０を通して入力され
た命令コードを内蔵命令キャッシュに登録する。

次にフェッチすべき命令のｐｃ値は命令キューに人力ず
べき命令のｐｃ値として専用のカウンタで計算される。

ジャンプが生した場合には、新たな命令（７）　Ｐ　Ｃ
値がオペランＩ・アドレス馴算部１．＋５．　　Ｐ（’
３１算部１１６あるいは整数演算部１１７から転送され
てくる。

命令用ＴＬＢがミスした場合のページングによるアドレ
ス変換及び命令用Ｔ１．１１更新も命令フエ・ッチ部１
１１の内部の制御回路により行われる。

また、本発明のデータ処理装置がハスウＪソチモードで
ある場合は、アドレス入出力部１１９を通して入力され
た物理アドレスがヒソ）・する内蔵命令キャッシュのエ
ンＩ・りを無効化する。

（４，３）　　ｒ命令デコード部」 命令デコード部１１２では基本的に１６ビノｌ（ハフワ
ード）単位に命令コートをデコードする。

このブロックには第１ハーフワードに含まれる２ オペレーションコードをデコードするＦ）ＩＷデコーダ
、第２及び第３ハーフワードに含まれるオペレーション
コードをデコードするＮＦＨＷデコーダ、アドレッシン
グモードをデコードするアドレッシングモードデコーダ
が含まれる。

更に、ＦＩＩＷデコーダ及びＮ　Ｆ　＋１　Ｗデコーダ
の出力を更にデコードしてマイクロＲＯＭのエントリア
ドレスを計算する第２デコーダ、条件分岐命令の分岐予
測を行う分岐予測機構、オペランドアドレス計算の際の
パイプラインコンフリクＩ・をチエツクするアドレス計
算コンフリクトチエツク機構も含まれる。

命令デコード部１１２は命令フェッチ部１１１から出力
された命令コードを１クロツクにつき０〜６バイトデコ
ードする。デコード結果の内の、整数演算部１．１７で
の演算に関する情報が第１マイクロＲＯＭ部１１３へ、
浮動小数点演算部１１８での演算に関する情報が第２マ
イクロＲＯＭ部１１４へ、オペランドアドレス計算に関
係する情報がオペランドアトｌメス計算部１１５へ、ｐ
ｃ計算に関係する情報がｐｃ計算部１１６へそれぞれ出
力される。

（４，４）　　ｒ第１マイクロＲ叶部」第１マイクロＲ
ｏｌ１部１１３には整数演算部１１７の制御を行う種々
のマイクロプログラムルーチンが格納されているマイク
ロＲＯＭ、　　マイクロシーケンサ、マイクロ命令デコ
ーダ等とが含まれる。

マイクロ命令はマイクロＲＯＭから１クロツクに１度読
出される。マイクロシーケンサは命令大行に関するマイ
クロプログラム実行のためのシーケンス処理の他に、例
外１割込、　　ｌ・ラップ〈この３つ併せてＢＩＴと総
称する）の受付けと各ＥＩＴに対応するマイクロプログ
ラムのシーケンス処理も行う。

第１マイクロＲＯＭ部１１３へは命令コードに偽作しな
い外部割込みや整数演算実行結果によるマイクロプログ
ラムの分岐条件も入力される。

マイクロデコーダの出力は主に整数演算部１１７に対し
て出力されるが、ジャンプ命令の実行時及び例外受付時
には一部の情報を他の機能フグコックへも出力する。

（４，５）　　ｒ第２マイクロＲＯＭ部」第２マイクＩ
ＩＩＩＯＭ部１１４には浮動小数点演算部１１８の制御
を行う種々のマイクロプログラムルーチンが格納されて
いるマイクロＲＯＭ、　　マイクロシーケンサ、マイク
ロ命令デコーダ等が含まれる。

マイクロ命令はマイクロＲＯＭからｌクロックに１度読
出される。マイクロシーケンサはマイクロプログラムで
示されるシーケンス処理の他に、浮動小数点演算に関係
する例外の処理も行い、マスクされていない浮動小数点
例外が検出された場合には第１マイクロＲＯＭ部１１３
へ例外処理を要求する。第２マイクＯＲ０Ｍ部１１４の
マイクロシーケンサは第１マイクロＲＯＭ部１１３のマ
イクロシーケンサと並列に動作し、整数演算部１１７と
並列に浮動小数点演算部１１８を制御する。

第２マイクロＲ叶部１１３には浮動小数点演算実行結果
によるフラッグ情報も入力される。

マイクロデコーダの出力は主に浮動小数点演算部１１８
に対して出力されるが、浮動小数点演算に関係する例外
の検出等の一部の情報は他の機能ブ５ ０ツクへも出力される。

（４，６）　　ｒオペランドアドレス計算部ｊオペラン
ドアドレス計算部１１５は、命令デコード部１１２のア
ドレッシングモードデコーダ等から出力されたオペラン
ドアドレス計算に関係する情報によりハードワイヤード
制御される。このブロックではメモリ間接アトレンジン
グのためのメモリアクセス以外のオペランドのアドレス
耐算とジャンプ命令のジャンプ先アドレスの計算とが行
われる。

オペランドアドレスの計算結果は整数演算部１１７へ出
力される。オペランＦ′アドレス計算終了段階での先行
ジャンプ処理では、ジャンプ先アドレスの計算結果が命
令フェッチ部１１１とｐｃ計算部とへ出力される。

即値オペランドは整数演算部１１７及び浮動小数点演算
部１１８へ出力される。アドレス３１算に必要な汎用レ
ジスタ及びプログラムカウンタの値は整数演算部１１７
又はｐｃ計算部１１６から人力される。

（４，７）　　ｒｐｃ計算部」 ｐｃ計算部１１６は命令デコード部１１２から出力され
るＰＣ計算に関係する情報でハードワイヤードに制御さ
れ、命令のｐｃ値を計算する。

本発明のデータ処理装置の命令は前述の如く、可変長命
令であり、命令をデコードしてみないとその命令の長さ
が判らない。ＰＣ計算部１１６は、命令デコード部１１
２から出力される命令長をデコード中の命令のｐｃ値に
加算することにより次の命令のｐｃ値を計算する。

また、ＰＣ計算部１１６では命令アドレスのブレイクポ
イントレジスタあるいはトリガポイントレジスタの値と
実行された命令のｐｃ値との比較も行われる。

ｐｃ計算部１１６の計算結果は各命令のｐｃ値として命
令のデコード結果とともに出力される。

命令デコードステージでの先行ブランチ処理では、命令
デコード部１１から出力されるブランチ幅をｐｃ値に加
算することによりブランチ先命令のアドレスが計算され
る。

また、ＰＣ計算部１１６にはサブルーチンへのジャンプ
命令の実行時にスタックにブツシュしておいたサブルー
チンからの戻り先ＰＣ値のコピーを保持するＰＣスタッ
クが用意されている。ｐｃｔＩ算部１１６は、サブルー
チンからのリターン命令に対してはＰＣスクソクから戻
光ＰＣを読出すことにより、プリリターン先命令のアド
レスを生成する処理も行う。

（４，８）　　ｒ整数演算部」 整数演算部１１７は第１マイクロＲＯＭ部１１３のマイ
クロＲＯＭに格納されたマイクロプログラムにより制御
され、各整数演算命令の機能を実現するために必要な演
算を整数演算部１１７の内部にあるレジスタファイルと
演算器とを使用して実行する。

レジスタファイルには汎用レジスタ及び作業用レジスタ
が含まれる。また、整数演算部１１７には整数演算の結
果により変化するフラッグ及び外部割込みのマスクレヘ
ルを定めるビット等を含むプロセッサ状態語（ＰＳＷ）
、　　Ｃ３Ｗレジスク、　［ＩＡＴＢレジスタ、　　Ｃ
ＴＸＢＢレジスタ、ハソファメモリ制御レジスタ等も含
まれる。

命令の演算対象となるオペランドがアドレスあるいは即
値である場合は、オペランドアドレス計算部１１５から
即値あるいは計算されたアドレスが人力される。また、
命令の演算対象となるオペランドがメモリ上のデータで
ある場合は、アドレス計算部１１５で計算されたアドレ
スがオペランドアクセス部１２０へ出力され、データバ
ッファあるいは外部からフェッチされたオペランドが整
数演算部１１７へ入力される。

演算に際して、データバッファ、外部のデータキャッシ
ュ１０７．１０８あるいは主メモリ１０９をリードする
必要がある場合は、整数演算部１１７はマイクロプログ
ラムの指示によりオペランドアクセス部１２０ヘアドレ
スを出力して目的のデータをフェッチする。

演算結果をデータバッファ、外部のデータキャッシュ１
０７．１０８あるいは主メモリ１０９ヘスドアする必要
がある場合は、整数演算部１１７はマイクロプログラム
の指示によりオペランドアクセス部１２０ヘアドレスと
データとを出力する。この際、ＰＣ計算部１１６からは
そのストア動作を行った命令のＰＣ９ 値がオペランドアクセス部１２０へ出力される。

外部割込み１例外の処理等が行われて新たな命令アドレ
スを整数演算部１１７が得た場合は、整数演算部１１７
はこれを命令フエソヂ部１１１とｐｃ計算部１１６とへ
出力する。

（４，９）　　ｒ浮動小数点演算部」 浮動小数点演算部１１８は第２マイクロＲＯＦ部１１４
のマイクロＲＯＭに格納されたマイクロプログラムによ
り制御され、各浮動小数点演算命令の機能を実現するた
めに必要な演算を浮動小数点演算部１１８の内部にある
レジスタファイルと演算器とを使用して実行する。

また浮動小数点演算部１１８には浮動小数点演算の丸め
処理方法及び浮動小数点演算例外の検出許可をモード設
定する浮動小数点演算モード制御レジスタＦＭＣと、浮
動小数点演算結果に対するフラグ及び浮動小数点演算例
外の発生状態を示すステータスビットからなる浮動小数
点演算状態語ＦＳＷとが備えられている。

命令の演算対象となるオペランドが即値である０ 場合は、オペランドアドレス計算部１１５から浮動小数
点演算部１１８へ即値が入力される。また、命令の演算
対象となるオペランドがメモリ上のデータである場合は
、アドレス計算部１１５で計算されたアドレスがオペラ
ンドアクセス部１２０へ出力され、データバッファまた
は外部からフェッチされたオペランドが浮動小数点演算
部１１８へ人力される。

オペランドを内蔵データキャッシュ、外部のデータキャ
ッシュ１０７．１０８あるいは主メモリ１０９ヘスドア
する必要がある場合は、浮動小数点演算部１１８はマイ
クロプログラムの指示によりオペランドアクセス部１２
０ヘデータを出力する。ストア動作では浮動小数点演算
部１１Ｂと整数演算部１１７とがｔａｌＭして動作し、
オペランドアクセス部１２０に対して整数演算部１１７
からオペランドのアドレスが出力され、浮動小数点演算
部１１８からオペランドが出力される。この際、ＰＣ計
算部１１６からはそのストア動作を行った命令のＰＣ値
がオペランドアクセス部１２０へ出力される。

（４，１０）　ｒオペランドアクセス部」オペランドア
クセス部１２０にはオペランドアドレスのアドレス変換
機構、データバンファ、データ用ＴＬＢ、　　ストアバ
ッファ、オペランドブレイクポイントレジスタとそれら
の制御部とがある。

なお、データバッファはモード切換えにより内蔵データ
キャッシュまたはＰＣ（直のトレースメモリとして動作
する。

データバッファを内蔵データキャッシュとして動作させ
る場合、データのロード動作に際しては、オペランドア
クセス部１２０はオペランドアドレス計算部１１５また
は整数演算部１１７から出力されたロードすべきデータ
の論理アドレスを物理アドレスに変換し、データバッフ
ァからデータをフェッチし、整数演算部１１７または浮
動点小数演算部１１８へ出力する。

データバッファが主スした場合には、オペランドアクセ
ス部１２０はアドレス入出力部１１９へ物理アドレスを
出力し、外部へのデータアクセスを要求し、データ入出
力部１２２を通して入力されたデ−クをデータバッファ
に登録する。

データのストア動作に際しては、オペランドアクセス部
１２０は整数演算部１１７から出力されたストアすべき
データの論理アドレスを物理アドレスに変換し、整数演
算部１１７あるいは浮動小数点演算部１１８から出力さ
れたデータをデルタバッファにストアすると共に、スト
アバッファを通じてアドレス入出力部１１９へ物理アド
レスを出力し、データ入出力部１２２を通してデータを
外部へ出力する。ストア動作で５スが発生した場合には
、データの更新は行われない。

スＩ・アバフファではス］・アずべきデータとそのアド
レス、更にそのストア動作を行った命令のＰＣ値とが１
組にして管理される。ストアバッファでのストア動作は
先入れ先出し制御方式で管理される。

データバッファをコンテキスト退避用メモリとして動作
さセる場合、デルタバッファはアドレスがＨ’　ＦＦＰ
Ｐ［！０００〜Ｈ’ＦＦＦＦＦＦＦＦ　（Ｈ“は１６進
数を表す）の制御空間となる（ランダムアクセスメモリ
）ＲＡＹＩ３ として動作し、コンテキストスイッチング命令又は制御
空間操作命令でアクセスすることが可能である。

データ用ＴＬＢがミスした場合のベージングによるアド
レス変換及びデータ用ＴＬＢの更新もオペランドアクセ
ス部１２０の内部の制御回路により行われる。また、メ
モリアクセスアドレスがメモリにマツプされたｌ１０ｊ
ｉ域に入るか否かのチエツクも行われる。

また、データバッファを内蔵データキャッシュ。

として動作さゼる際に、本発明のデータ処理装置がバス
ウォッチモードである場合ムこは、オペランドアクセス
部１２０はアドレス入出力部１】９を通して入力された
物理アドレスがヒツトするデータバッファのエントリを
無効化する。

（４，１１）　ｒアドレス入出力部」 アドレス入出力部１１９は命令フェッチ部Ｉ１１とオペ
ランドアクセス部１２０とから出力されたアドレスを本
発明のデータ処理袋！＋００の外部へ出力する。

４ アドレスの出力は本発明のデータ処理装置１００で定め
られたバスプロトコルに従って実行される。

バスプロトコルの制御はアドレス入出力部１１９内にあ
る外部バス制御回路で行われる。外部バス制御回路では
ページ不在例外及びハスアクセス例外、外部割込みの受
付けも行う。

また、本発明のデータ処理装置１００以外の外部デバイ
スがバスマスクになっており、本発明のデータ処理装置
１００がハスウォッチモードである場合には、アドレス
入出力部１１９は外部デバイスがデータライトサイクル
を実行した際にアドレスバス１０１上へ出力されたアド
レスを取込んで命令フェッチ部１１１とオペランドアク
セス部１２０とへ転送する。

（４，１２）　ｒデータ入出力部」 データ入出力部１２１はオペランドのロード動作に際し
ては、データバス１０２からデータを取込みオペランド
アクセス部１２０へ転送する。オペランドのストア動作
に際しては、オペランドアクセス部１２０から出力され
たオペランドをデータバス１０２へ出力する。

データキャッシュ１０７．１０８のアクセス方法には、
１つのアドレスに対して６４ビツトのデータをアクセス
する標準アクセスモートと１つのアドレスに対して４回
連続で６４ビ・ノドのデータをアクセスするクワッドア
クセスモードとがあり、いずれの場合もデータ入出力部
１２１はオペランドアクセス部１２０と外部のメモリと
の間で遣取りするデータを（５）「パイプライン処理」 本発明のデータ処理装置１００は各種のバッファ記憶と
、命令バス１０３、　データバス１０２を使用したメモ
リの効率的アクセスにより命令をパイプライン処理して
高性能に動作する。

ここでは、本発明のデータ処理装置１００のパイプライ
ン処理方法について説明する。

（５，１）　　ｒパイ１９４フ機構」 本発明のデータ処理装置ｌｏｏのパイプライン処理機構
は第５図に模式的に示すように構成されている。

命令のプ、リフエッチを行う命令フェッチステージ（Ｉ
Ｆステージ）３１．　　命令のデコードを行うデコード
ステージ（Ｄステージ）３２．　　オペランドのアドレ
ス計算を行うオペランドアドレス計算ステージ（Ａステ
ージ）３３．　　マイクロＲＯＭアクセス（特にＲステ
ージ３７と称す）とオペランドのブリフェッチ（特にＯ
Ｆステージ３８と称す）を行うオペランドフェッチステ
ージ（Ｆステージ）３４．　　命令の実行を行う実行ス
テージ（Ｅステージ）３５．　　メモリ７ オペランドのストアを行うストアステージ（Ｓステージ
）３６の６段構成でパイプライン処理を実行する。

Ｓステージ３６には３段のストアバッファがある。

各ステージは他のステージとは独立に動作し、理論上は
６つのステージが完全に独立動作する。

Ｓステージ３６以外の各ステージは１回の処理を最小１
クロンクで行うことができる。Ｓステージ３６は１回の
オペランドストア処理を最小２クロックで行うことがで
きる。従ってメモリオペランドのストア処理がない場合
、理想的には１クロツクごとに次々とパイプライン処理
が進行する。

本発明のデータ処理装置にはメモリーメモリ間演算ある
いはメモリ間接アドレッシング等のような１回の基本パ
イプライン処理のみでは処理出来ない命令があるが、こ
れらの処理に対してもなるべく均衡したパイプライン処
理が行えるように構成されている。

複数のメモリオペランドを有する命令に対しては、メモ
リオペランドの数に基づいてデコード段８ 階で複数のパイプライン処理単位（ステップコード）に
分解してパイプライン処理が行われる。

ＩＰステージ３１からＤステージ３２へ渡される情報は
命令コードそのものである。

Ｄステージ３２からＡステージ３３へ渡される情報は、
命令で指定された演算に関するコード（Ｄコード４１と
称す）と、オペランドのアドレス計算に関係するコード
（Ａコード４２と称す）と処理中命令のプログラムカウ
ンタ値（ＰＣ）との３つである。

Ａステージ３３からＦステージ３４に渡される情報は、
マイクロプログラムルーチンのエントリ番地及びマイク
ロプログラムへのパラメータ等を含むＲコード４３と、
オペランドのアドレスとアクセス方法指示情報等を含む
Ｆコード４４と、処理中命令のプログラムカウンタ（ｉ
（ｐｃ）との３つである。

Ｆステージ３４からＥステージ３５へ渡される情報は、
演算制御情報とリテラル等を含むＥコード４５と、オペ
ランド及びオペレータアドレス等を含むＳコード（４６
ａ、　４６ｂ）と、処理中命令のプログラムカウンタ（
ｉ（ｐｃ）との３つである。

Ｓコード４６ａ、　４６ｂはアドレス４６ａ　とデータ
４６ｂとからなる。

Ｅステージ３５からＳステージ３６へ渡される情報は、
ストアすべき演算結果であるＷコード４７ａ、４７ｂと
、その演算結果を出力した命令のプログラムカウンタ値
（ｐｃ）との２つである。

Ｗコード４７ａ、　４７ｂはアドレス４７ａ　とデータ
４７ｂとからなる。

なお、トレース動作中はオペランドストアが行われなく
ても、実行得された命令のＰＣ（！がＥステージ３５か
らＳステージ３６へ渡される。

Ｅステージ３５以前のステージで検出されたＢＩＴはそ
のコードがＥステージ３５に到達するまでＥＩＴ処理を
起動しない。Ｅステージ３５で処理されている命令のみ
が実行段階の命令であり、ＩＦステージ３１〜Ｆステー
ジ３４で処理されている命令は未だ実行段階に至ってい
ないからである。従ってＥステージ３５以前で検出され
たＢＩＴは検出されたことがステップコード中に記録さ
れて次のステージに伝えられるのみである。

Ｓステージ３６で検出されたＢＩＴはＥステージ３５で
処理中命令の実行が完了した時点またはその命令の処理
がキャンセルされた時点で受付けられ、Ｅステージ３５
に戻って処理される。

（５，２）　　ｒ各パイプラインステージの処理」各バ
イブラインステージへの入出カステップコードには第４
図に示したように便宜上名称がイ」与されている。また
ステップコードには、オペレージジンコードに関する処
理を行ってマイクロＲＯＭのエントリ番地やＥステージ
３５に対するバラメーク等になる系列と、Ｅステージ３
５の処理対象のオペランドに、なる系列との２系列があ
る。

また、Ｄステージ３２からＳステージ３６までの間では
処理中命令のプログラムカウンタ値が受渡される。

（５，２，１）　　ｒ命令フェッチステージ」命令フェ
ッチステージ（ＩＦステージ）３１で命令フェッチ部Ｉ
Ｈが動作する。

命令フェッチ部１１１ば内蔵命令キャッシュあるいは外
部から命令をフェッチして命令キューに入力し、Ｄステ
ージ３２に幻して２〜６ハイｌ−単位に命令コードを出
力する。命令キューの入力は整置された４ハイ１−単位
で行われる。

命令フェッチ部１１１がｌｉｉ準アクセスモードで夕■
部から命令をフェッチする場合は整置された４バイトに
つき最小２クロックを要する。

クワッドアクセスモードでは１６バイトにつき最小５ク
ロツクを要する。

内蔵命令キャッシュがヒノトシた場合は整置された８バ
イトにつきｌクロックでフェッチ可能である。

命令キューの出ノ〕単位は２ハイドごとに可変であり、
１クロツクの間に最大６ハイＩ・まで出力できる。また
ジャンプの直後には命令キューをバイパスして命令基本
部２バイトを直接命令デコーダに転送することもできる
。

命令の論理アト°レスの物理アドレスへの変換。

内蔵命令キャッシュや命令用ＴＬＢの制御５ブリフエツ
チ先命令アドレスの管理あるいは命令キ、。

の制御もＩＦステージ３１で行われる。

（５，２，２）　　ｒ命令デコードステージ」命令デコ
ードステージ（Ｄステージ）３２はＩＦステージ３１か
ら入力された命令コードをデコードする。

命令コードのデコードは、命令デコード部１１２のＦＩ
ＩＷデコーダ、　ＮＩ’ｌｌＷデコーダ、アトレンジン
グモードデコーダを使用して１クロツクに１度行なわれ
、１回のデコード処理で０〜６ハイトの命令コードが消
費される（リターンサブルーヂン命令の復帰先アドレス
を含むステップコードの出力処理等では命令コードは消
費されない）。

１回のデコードでＡステージ３３に対してアドレス計算
情報であるＡコード４２とオペコードの中間デコード結
果であるＤコード４１とが出力される。

Ｄステージ３２ではＰＣ計算部１１６の制御、命令キュ
ーからの命令コード出力処理も行われる。

Ｄステージ３２ではブランチ命令あるいはサブルーチン
からのリターン命令に対して先行ジャンプ処理が行われ
る。先行ジャンプを行った無条件ブランチ命令に幻して
はＤコード４１及びＡコード４２は出力されず、Ｄステ
ージ３２において命令の処理を終了する。

（５，２，３）　　ｒオペランドアドレス計算ステージ
」オペランドアドレス計算ステージ（Ａステージ）３３
の処理は大きく２つに分かれる。

１つは命令デコード部１１２の第２デコーダを使用して
オペレーションコードの後段デコードを行う処理で、他
方はオペランドアドレス計算部５４でオペランドアドレ
スの計算を行う処理である。

オペレーションコードの後段デコード処理はＤコード４
１を入力とし、レジスタ、メモリの書込み予約及びマイ
クロプログラムルーチンのエントリ番地とマイクロプロ
グラムに対するパラメータ等を含むＲコード４３を出力
する。

なお、レジスタあるいはメモリの書込み予約は、アドレ
ス計算で参照したレジスタあるいはメモリの内容がバイ
ブライン上を先行する命令で書換えられていた場合に、
誤ったアドレス計算が行われ゛ることを防ぐためのもの
である。

オペランドアドレス計算処理はＡコード４２を人力とし
、Ａコード４２に従ってオペランドアドレス計算部５４
でオペランドのアドレス計算を行い、その計算結果がＦ
コード４４として出力される。

またジャンプ命令に対してはジャンプ先アドレスの計算
が行われて先行ジャンプ処理が実行される。この際、ア
ドレス計算に伴うレジスタの読出し時に書込み予約のチ
エツクも行われ、先行命令がレジスタあるいはメモリに
対する書込み処理を終了していないために予約があるこ
とが指示されていれば、先行命令がＥステージ３５で書
込み処理を終了するまで待機状態になる。

Ａステージ３３ではＤステージ３２で先行ジャンプを行
わなかったジャンプ命令に対して先行ジャンプ処理が行
われる。

絶対値アドレスへのジャンプあるいはレジスタ間接アド
レッシングのジャンプ等に対してはＡステージ３３で先
行ジャンプが行われる。先行ジャンプを行った無条件ジ
ャンプ命令に対してはＲコド４３及びＦコード４４は出
力されず、Ａステージ３３において命令の処理を終了す
る。

（５，２，４）　　ｒマイクロＲＯＭアクセスステージ
」オペランドフェッチステージ（Ｆステージ）３４の処
理も大きく２つに分かれる。

１つはマイク［：＋　ＲＯＭのアクセス処理であり、特
にＲステージ３７と称す。他方はオペランドプリフェッ
チ処理であり、特にＯＦステージ３８と称す。

Ｒステージ３７とＯＦステージ３８とは必ずしも同時に
動作するわけではなく、データキャッシュの稟ス及びヒ
ント、データＴＬＢのξス及びヒツト等に依存して動作
タイミングが異なる。

Ｒステージ３７の処理であるマイクｌ：ｌ　ＲＯＭアク
セス処理は、Ｒコード４３に対して次のＥステージ３５
での実行に使用する実行制御コーｌ′であるＥコード４
５を作り出ずためのマイクロｌｌ０Ｍアクセスとマイク
ロ命令デコード処理である。

１つのＲコードに対する処理が２つ以上のマイクロプロ
グラムステップに分解される場合、第１マイクロＲＯＭ
部１１３及び第２マイクロＲＯＭ部１１４がＥステージ
３５で使用され、次のＲコード４３がマイクロＲＯＭア
クセス待ちになる場合がある。

Ｒコード４３に対するマイクロＲＯＭアクセスが行われ
るのはＥステージ３５でのマイクロＲＯＭアクセスが行
われない場合である。

本発明のデータ処理装置１００では多くの整数演算命令
が１マイクロプログラムステノブで行われ、多くの浮動
小数点演算命令が２マイクロプログラムステツプで行わ
れるため、実際にはＲコード４３に対するマイクロＲＯ
Ｍアクセスが次々と行われる頻度が高い。

（５，２，５）　　ｒオペランドフェッチステージ」オ
ペランドフェッチステージ（ＯＦステージ）３８はＦス
テージ３４で行う上記の２つの処理の内のオペランドプ
リフェッチ処理を行う。

オペランドフェッチステージ３８ではＦコード４４の論
理アドレスをデータＴＬＢで物理アドレスに変換し、そ
の物理アドレスで内蔵データキャッシュをアクセスして
オペランドをフェノヂし、そのオペランドとＦコード４
４として転送されてきたその論理アドレスとを組合わセ
てＳコード４６ａ、　４６ｂとして出力する。

１つのＦコード４４では８ハイド境界をクロスしてもよ
いが、８バイト以下のオペランドフェッチを指定する。

Ｆコード４４にはオペランドのアクセスを行・うか否か
の指定も含まれており、Ａステージ３３で引算されたオ
ペランドアドレス自体あるいは即値をＥステージ３５へ
転送する場合にはオペランドプリフェッチは行わず、Ｆ
コート４４の内容をＳコード４６ａ４６ｂとして転送す
る。

プリフェッチしようとするオペランドとＥステプ３５が
書込み処理を行おうとするオペランドとが一致する場合
は、オペランドプリフェッチは内蔵データキャッシュか
らは行われず、バイパスして行なわれる。

（５，２，６）　　ｒ実行ステージ」 実行ステージ（Ｅステージ）３５はＥコード４５及びＳ
コード４６ａ、　４６ｂを人力として動作する。

このＥステージ３５が命令を実行するステージであり、
Ｆステージ３４以前のステージで行われた処理は総てＥ
ステージ３５のための前処理である。

Ｅステージ３５でジャンプが実行されたりあるいはＢＩ
Ｔ処理が起動されたりした場合は、ＩＦステージ３１〜
Ｆステージ３４まででの処理はすべて無効化される。

Ｅステージ３５はマイクロプログラムにより制御され、
Ｒコード４５に示されたマイクロプログラムルーチンの
エン）・り番地からの一連のマイクロ命令を実行するこ
とにより命令を実行する。

Ｅコード４５には整数演算部１１７を制御するコード　
（特にＥｌコードと称す）と浮動小数点演算部１１８を
制御するコード　（特にＥＦコードと称す）とがある。

ＥｌコードとＥＦコードとは独立に出力可能であり、こ
の際Ｅステージ３５では整数演算部１１７と浮動小数点
演算部１１８とが並列に動作する。

例えば浮動小数点演算部１１８でメモリオペランドを有
さない浮動小数点命令を実行する場合はこの動作は整数
演算部１１７の動作と並行して実行される。

整数演算でも浮動小数点演算でもマイクロＲＯＭの読出
しとマイクロ命令の実行とはパイプライン９ 化されて行われる。従って、マイクロプログラムで分岐
が発生した場合は１マイクロステツプの空きができる。

Ｅステージ３５ではＡステージ３３で行ったレジスタあ
るいはメモリに対する書込み予約をオペランドの書込み
の後に解除する。

各種の割込は命令の切目でＥステージ３５に直接受付け
られ、マイクロプログラムにより必要な処理が実行され
る。その他の各種ＢＩＴの処理もＥステージ３５でマイ
クロプログラムにより行われる。

演算の結果をメモリにストアする必要がある場合は、Ｅ
ステージ３５はＳステージ３６へＷコード４７ａ４７ｂ
とストア処理を行う命令のプログラムカウンタ値とを出
力する。

（５，２，７）　　ｒオペランドストアステージ」オペ
ランドストアステージ（Ｓステージ）３６はＷコードの
論理アドレス４７ａをデータＴＬＢで物理アドレスに変
換し、そのアドレスでＷコードのデータ４７ｂをデータ
バッファにストアする。同時にオペランドストアステー
ジ３６はＷコート’４７ａ、　４７ｂと０ プログラムカウンタ値とをストアバッファに入力し、デ
ータＴＬＢから出力された物理アドレスを用いて外部の
メモリへＷコードのデータ４７ｂをストアする処理を行
う。

また、トレース動作中はオペランドストアステージ３６
はＥステージ３５から転送されたＰＣ値をデータバッフ
ァに蓄える。

オペランドストアステージ３６の動作はオペランドアク
セス部１２０で行われ、データＴＬＢあるいはデータバ
ッファがミスした際のアドレス変換処理及びデータバッ
ファの入換え処理も行う。

オペランドストアステージ３６がオペランドのストア処
理でＢＩＴを検出した場合はストアバッファにＷコード
４７ａ、　４７ｂとプログラムカウンタ値とを保持した
ままでＥステージ３５にＥＦＴを通知する。

（５，３）　　ｒ各パイプラインステージの状態制御」
パイプラインの各ステージは入力ラッチと出力う、チを
有し、他のステージとは独立に動作することを基本とす
る。

各ステージは１つ前に行った処理が終了し、その処理結
果を出力ランチから次のステージの入力ランチへ転送し
、自分のステージの人力ランチに次の処理に必要な入力
信号の総てがそろえば次の処理を開始する。

つまり、各ステージは１つ前段のステージから出力され
てくる次の処理に対する入力信号の総てが有効になり、
その時点の処理結果を後段のステジの人力ランチへ転送
し、出力ラソチが空になると次の処理を開始する。

各ステージが動作を開始する直前のタイミングで入力信
号が総てそろっている必要がある。入力信号がそろって
いなければ、そのステージは待機状態（入力待ち）にな
る。

出力ランチから次のステージの人力ランチへの転送を行
われる際は次のステージの人力ランチが空き状態になっ
ている必要があり、次のステージの入力ランチが空きで
ない場合もパイプラインステージは待機状Ｂ（出力待ち
）になる。

また、キャッシュあるいはＴＬＢがミスしたり、パイプ
ラインで処理中の命令間にデータ干渉が生しると、１つ
のステージの処理に複数クロック必要となってパイプラ
イン処理が遅延する。

（６）「オペランドアクセス部の詳細動作」（６，１）
　　ｒオペランドアクセス部の構成」第１図はオペラン
ドアクセス部１２０の一構成例を示す詳細なブロック図
である。

オペランドアクセス部１２０は、データの論理アドレス
と物理アドレスとをペアにしてバッファリングするＴＬ
Ｒ２０１，物理アドレスとデータとをペアにしてバ・７
フアリングする内蔵のデータキャッシュとして動作する
かまたはコンテキスト退避用の制御空間のメ、そりとし
て動作するデータバッファ２０２　　アクセスされたデ
ータの論理アドレスの上位とＴＬＢ２０１の論理アドレ
スタグとを比較する論理アドレス比較器２０３．　　Ｔ
ＬＢ２０１から出力された物理アドレスとデータバッフ
ァ２０２から出力された物理アドレスタグとを比較する
物理アドレス比較器２０４、　　データ人出力回路２０
７．　　アドレス出力回路２０６　　スｈアバノファ部
２０８．　　更に論理アドレス比較器２０３及び物理ア
ドレス比較器２０４の比較結果に従って全体を制御する
オペランドアクセス制御回路２０５等にて構成されてい
る。

（６，２）　　ｒオペランドアクセス部のデータリード
動作」 整数演算部】１７から出力された論理アドレスのアドレ
ス変換対象となる上位２０ビツトの内の下位側（８ビツ
ト）でＴ１．Ｂ２０１のエントリが指定される。

ＴＬＢ２０１の指定されたエントリからは論理アドレス
タグ（１２ピッｌ−）　と物理アドレス（２０ビツト）
とが出力される。この際、論理アドレスの上位側（１２
ビット）と論理アドレスタグとが一致すればＴＬＢ２０
１はヒツトしたことになり、ＴＬＢ２０１から出力され
た物理アドレスは有効である。

データバッファ２０２が内蔵データキャッシュとして動
作する場合は、論理アドレスの内のページオフセットを
示し物理アドレスに変換されない下位ビット　（１２ビ
ツト）でデータバッファ２０２のエントりが指定される
。データバッファ２０２の指定されたエントりからは物
理アドレスタグ（２０ビツト）とデータとが出力される
。この際、ＴＬＢ２０１か４ ら出力された物理アドレスが有効で且つそれが物理アド
レスフグと一致すればデータバッファ２０２はヒツトし
たことになり、データバッファから出力されたデータは
有効である。

ＴＬＢ２０１がミスした場合は、オペランドアクセス制
御部２０５の制御により、本発明のデータ処理装置１０
０の外部のメモリにあるアドレス変換チーフルがアクセ
スされ、論理アドレスが物理アドレスに変換され、ＴＬ
Ｂ２０１のエントリが更新される。ＴＬＢ２０１のエン
トリの更新後、再びＴＬＢ２０１がアクセスされ、ＴＬ
Ｂ２０１はヒツトする。

ＴＬＢ２０］がヒントしたが内蔵データキャッシュとし
て動作したデータバッファ２０２がごスした場合は、オ
ペランドアクセス制御部２０５の制御により、物理アド
レスで外部のメモリがアクセスされ、データバッファ２
０２のエントリが更新される。

ＴＬＢ２０１がミスした場合は、ＴＬＢ２０１から読出
された物理アドレスとデータバッファの物理アドレスフ
グとが一致してもデータバッファ２０２はヒントとはな
らない。この場合、データバッファ２０２のヒｙ　Ｉ・
／　’Ｅニスの判定はＴＬＢ２０］のエントリが更新さ
れてＴＬＢ２０１がヒソＩ・シた後に行われる。

データバッファ２０２が制御空間のメモリとして動作す
る場合は、論理空間のアクセスに対してＴＬ１１２０１
で変換された物理アドレスが本発明のデータ処理装置１
００の外部に出力されることにより外部からデータがフ
ェッチされる。

（６，３）　　ｒオペランドアクセス部のデータライト
動作」 オペランドアクセス部１２０に対するデータのライト動
作はＴＬＢ２０１のアクセスに関してはデータリード動
作時と同様である。

データバッファ２０２が内蔵データキャッシュとして動
作する場合、データバッファ２０２のアクセス動作もデ
ータリード動作と類似しているが、データバッファ２０
２からデータが読出されることはない。

データライト動作ではデータバッファ２０２がヒントし
た場合はヒントしたエントリにデータが書込まれる。ミ
スした場合はデータバッファ２０２にはデータは書込ま
れず、エントリの更新動作も行われない。

本発明のデータ処理装置１００のデータバッファ２０２
はライトスルー制御のデータキャッシュとして動作し、
データライト動作時にデータバッファ２０２がヒツトし
た場合もミスした場合もストアデータが外部へ出力され
る。

データバッファ２０２が制御空間のメモリとして動作す
る場合は論理空間へのオペランドライト時にデータバッ
ファがアクセスされることはない。

この場合、ＴＬＢ２０１で変換された物理アドレスが本
発明のデータ処理装置＋００の外部へ出力されると共に
ストアデータが外部へ出力される。

外部へのデータのストア処理は最小でも２クロツクを必
要とし、本発明のデータ処理装置１００のＥステージ３
５のストア動作速度に比べて低速である。このため、ス
トアデータはそのストア動作を行った命令のＰＣ値、ス
トア先の物理アドレス、ストア先の論理アドレスと共に
ストアバソファに一旦登録され、その後にストアバッフ
ァがストア動７ 作を行う。ストアバッファに登録されるストア動作を行
った命令のｐｃ値はｐｃ計算部１１６から入力された命
令のｐｃ値である。

（６，４）　　ｒ制御空間アクセス部の動作」データバ
ッファ２０２が、アドレスが１１’　ＦＦＦＦＥＯＯＯ
〜＋１’　ＦＦＦＦＦＦＦＦの制御空間のメモリとして
動作する場合は、アドレスが１１’　ＦＦＦＦＥＯＯＯ
〜Ｉｔ’　ＦＦＦＦＦＦＦＦである制御空間に対するア
クセスはデータバッファ２０２に対して行われる。

制御空間のアクセスではアドレス変換は行われず、ＴＬ
Ｂ２０１は動作しない。またデータバッファ２０２はア
ドレス範囲がＨ″ＦＦＦＦＥＯＯＯ〜１１’　ＦＦＦＦ
ＦＦＦＦであるランダムアクセスメモリ（ＲＡＭ）　と
して動作する。

リード動作時には、ＡＡババス２４から入力されたアド
レスに従ってデータバッファ２０２の内容が読出され、
ＤＤババス２５を通して整数演算部】１７または浮動小
数点演算部１１８へ出力される。また、ライト動作時に
は、Δ＾ハス１２４から人力されたアドレスに従ってＤ
Ｄババス２５を通してデータ人出力回路２０７に入力さ
れたデータがデータバッファ２０２８ に書込まれる。

アドレス範囲がＩＩ’ＦＦＰＦＥＯＯＯ〜Ｈ’　ＦＦＦ
ＦＦＦＦＦ以外である領域の制御空間に対するアクセス
は、本発明のデータ処理装置１００の外部に対して行わ
れる。

制御空間のアクセスをデータバッファ２０２に対して行
うか又は外部に対して行うかは、制御空間アドレスの上
位２０ビツトに従ってオペランドアクセス部１２０内で
判断される。この判断は、論理アドレス比較器２０３で
ＴＬＢ２０１側の２０ビツトを総て“１″にし、その値
とＡＡババス２４から入力されたアドレスの上位の２０
ビツト内のの最下位ビットをｄｏｎ’ｔｃａｒｅにした
１９ビツト分とを比較することにより行（７）「外部ア
クセス動作」 （７，１）　　ｒ入出力信号線」 第７図は本発明のデータ処理装置１００の入出力信号を
示す模式図である。

本発明のデータ処理装置１００は、電源Ｖｃｃと接地Ｇ
ＮＤ、　　６４本のデータピンと３２本のアトルスピン
と３２本の命令ピン及び入力クロックＣＬＫの他に種々
の制御信号を入出力する。

命令アクセスの場合もデータアクセスの場合も、アドレ
スピンへは物理アドレスが出力される。

ＣＬＫは外部入力クロックであり、本発明のデータ処理
装置１００の動作クロックと同一周波数のクロックであ
る。

データアドレスストローブＤＡＳＩ　（ｌは負論理を表
す）はアドレスピンに出力されたデータアドレスが有効
であることを示す。

リードライトＲ／Ｗｌはデータピンでのバスサイクルが
入力であるか出力であるかを区別する。

データストローブＤＳ＃は本発明のデータ処理装置１０
０がデータ入力準備を完了したことまたは木発明のデー
タ処理装置１００からデータが出力されたことを示す。

ＤＣＩＩは本発明のデータ処理装置１００にデータアク
セスサイクルを終了してもよいことを通知する信号であ
る。

ＢＡＴ（Ｏ二２）は第２８図に示す様に、アドレスピン
とデータピンとの値の意味を示す。

命令アドレスストローブＩＡＳ叫まアドレスピンに出力
された命令アドレスが有効であることを示す。

命令ストローブ■Ｓ＃は本発明のデータ処理装置１００
が命令入力準備を完了したことを示す。

ＩＣＩは本発明のデータ処理装置１００に命令アクセス
勺イクルを終了してもよいことを通知する信号である。

ホールドリクエストＨＲＥＱ＃は本発明のデータ処理装
置１００にバス権を要求する信号であり、ＨＡＣＫＩＩ
は本発明のデータ処理語２１００がホールトリクニス）
　ＨＲＥＱＩを受付けてバス権を他のデバイスに渡した
ことを示す信号である。

ＩＲＥＱ（０：２）は外部割込み要求信号である。

ＩＡＣＫｔｌは本発明のデータ処理語Ｗ１００が外部割
込みを受付け、割込みベクトルアクセスサイクルを行っ
ていることを示す信号である。

また、ＷＤビンは本発明のデータ処理装置のデータバス
を６４ビツト総て有効にするか、または３２ビツトのみ
を有効にするかをシステムリセット時に設定するために
使用されるピンである。

なお、第６図にはデータバスを６４ビツト総て有効にし
た場合の例が示されているが、本発明のデータ処理装置
ではデータバスを３２ビツトのみ有効にして動作させる
ことにより、低コストのシステムを構成することが可能
なようになっている。

（７，２）「外部デバイスのアクセス」本発明のデータ
処理装置１００を用いた第６図に示したシステムの例で
は、本発明のデータ処理装置１００とデータキャッシュ
１０７．１０８とがデータピンに接続するデータバス１
０２．　　アドレスピンに接続するアドレスバス１０１
の他、ＩＩＡＴ（０：２）、　ＤＡＳＩＩ。

Ｒ／Ｗｌｌ、　ＤＳＩ、　ＤＣＩＩでも接続されている
。

本発明のデータ処理装置１００と命令キヤ・ノシュ９ １１とは命令ピンに接続する命令バス１０３．　　アド
レスバス１０１の他、ＢＡＴ（０：２）、　ＩＡＳＩＩ
、　ＴＳＩＩ、　ＩＣＩでも接続されている。

Ｃ１，にはシステム全体に供給されシステムの基本タイ
ミングを決定するクロックである。

標準アクセスモードでのバスアクセスに際しては、デー
タバス１０２を用いたデータアクセスと命令バス１０３
を用いた命令アクセスとをそれぞれ十分高速な外部のメ
モリに対して外部入力クロックＣＬＫの２サイクルに１
度の速度で行う。

クワッドアクセスモードでのバスアクセスに際しては、
データバス１０２を用いたデータアクセスと命令ハス１
０３を用いた命令アクセスとをそれぞれ十分高速な外部
のメモリに対して外部人カクロフクＣＬＫの５サイクル
に４度の速度で行う。

アドレスバス１０１はデータキャッシュ１０７　１０８
のアクセスと命令キャッシュ１０６のアクセスとの両方
に利用される。

（８）「各種制御レジスタ」 （８，１）　　ｒプロセッサ状態語ＰＳｈの構成」第３
６図は本発明のデータ処理装置１００の整数演算部１１
７にあるプロセッサ状態語（ＰＳＷ）の構成を示す模式
図である。

第３６図において、５Ｍビット２０はリング０で割込み
処理用スタックポインタを使用中であるかりフグ０用ス
タックポイりタを使用中であるかを示す。

ＲＮＧフィールド２１はプログラムが実行されているリ
ング番号を示す。

ＡＴフィールド２２はアドレス変換とメモリ保護とのモ
ードを示す。

ＦＢビフト２３は浮動小数点演算トラップの起動モード
を示す。

ＤＢビット２４はデバッグ環境を示す。ＤＢ・１であれ
ばデバッグサポート機構がオンで、デバッグ条件が成立
すればセルフデバッグトラップが起動される。ＤＢＪで
あればデバッグサポート機構がオフで、デバッグ条件が
成立してもセルフデバッグトラップは起動されない。

ＩＭＡＳＫフィールド２５は外部割込みのマスクレヘル
を示す。ＩＭＡＳＫフィールド２５で示されたマスクレ
ヘルより優先度の高い外部割込みが本発明のデータ処理
装置１００に入力されると割込み処理が起動される。

ＰＲＮＧフィールド２６は現在のリングを呼出したリン
グのリング番号を示す。

ＦＬＡＧフィールド２７は整数演算に関するフラグを示
す。

ＰＳＷはリセット時にはオールゼロにクリアされる。ま
た、ＰＳＷばＬＤＣ命令とＳＴＣ命令とでその内容を読
出ずこと及び指定した内容を書込むことがそれぞれ可能
である。

（８，２）　　ｒバッファメモリ制御レジスタ」第３図
は本発明のデータ処理装置１００の内蔵データバッファ
２０２及び内蔵命令バッファの制御を行うバッファメモ
リ制御レジスタの構成を示す模式図である。

第３図において、肺フィールド３は内蔵データバッファ
２０２の制御を行うフィールドであり、以下に示す意味
を有する。

ＤＭ＝ＯＯ：データバッファを動作させない。

５ ＤＭ・０１−データバッファをアドレスがＨ’ＦＦＦＦ
ＥＯＯＯ〜１１″ＦＦＦＦＦＦＦＦである制御空間のメ
モリとして動作さセる。

ＤＭ−１０：データバッファをライ］・スルー制御のデ
ータキャッシュとして動作 させる。

ＤＭ・Ｉに未定義。

ＲＰフィールド１はデータハ・７フア２０２がデータキ
ャッシュとして動作する際の制御を行うフィルドであり
、以下に示す意味を有する。

ＲＰ＝ＯＯ：データキャンシュをフリーズ状態にする。

Ｒ１’＝０１　：未定義。

ＲＰ＝１０　：データキャッシュをラインサイズ１６ハ
イトで動作させる。

ＲＰ＝１１　：データキャンシュをラインサイズ３２バ
イトで動作させる。

１Ｍフィールド４は内蔵命令バッファの制御を行うフィ
ールドであり、以下に示す意味を有する。

ＩＭ＝ＯＯ：命令バッファを動作させない。

６ １Ｍ＝０１　＋命令バッファを命令キューが空のときフ
ェフチした命令を選択的に 登録するセレクティブキャソシュ として動作させる。

■・１０：未定義。

ｒＭ＝１１　：命令バッファをラインサイズ１６ハイト
の命令キャッシュとして動作 させる。

ＬＥＮフィールド２は命令バッファをセレクティブキャ
ノシュとして動作させた際の命令の登録条件を制御する
フィールドであり、以下に示す意味を有する。

ＬＥＮ＝０００　：命令の登録は行わず命令キャンシュ
をフリーズする。

ＬＥＮ・００１：命令キューが空になってから連続して
１ライン入換える。

ＬＥＮ＝０１０　：命令キューが空になってから連続し
て２ライン人換える。

ＬＥＮ・０１１〜１１１：未定義。

（８，３）　　Ｉバージ指定レジスタ」第２９図は本発
明のデータ処理装置１．００の内蔵データバッファ２０
２及び内蔵命令バッファのパージ動作を制御するパージ
指定レジスフの構成を示す模式図である。

図中、ＤＳ５，０１１６．ＩＳ７．ＩＯ２の各ビットは
内蔵データバッファ２０２のパージ動作を制御するため
のビットであり、これらの各ビットに”１”を書込むと
それぞれのビットに対応するバッファメモリの内容がパ
ージされる。また、これらの各ビットに”０″を書込む
とそれぞれのビットに対応するバッファメモリの内容は
パージされない。更に、このレジスタの値が読出された
場合には全ビットがゼロになる。

ｎ５＝ｏ　　：負の物理アドレスのデータバッファエン
トリをパージしない。

ＤＳ＝１　　：負の物理アドレスのデータバッファエン
トリをパージする。

ｎｕ＝ｏ　　：正の物理アドレスのデータバッファエン
トリをパージしない。

ＤＵ＝１；正の物理アドレスのデータハノフアニントリ
をパージする。

Ｉｓ・０　：負の物理アドレスの命令キャッシュエント
リをパージしない。

ｌ５＝１　　：負の物理アドレスの命令キャソシュエン
トりをパージする。

ＩＵ＝Ｏ：正の物理アドレスの命令キャンシュエントリ
をパージしない。

１［１＝１　　：正の物理アドレスの命令キャッシュエ
ントリをパージする。

（９）「本発明のデータ処理装置の例外処理機能」（９
，１）　　ｒ本発明のデータ処理装置で検出されるＢＩ
Ｔの種類」 本発明のデータ処理装置１００で発生ずるＥＴＴには、
命令に依存しないＢＩＴとして、アクセスした論理アド
レスに対応するデータ及び命令が主メモリ１０９上にな
くページフォールトが発生した場合に検出されるページ
不在例外、論理アドレスを物理アドレスに変換中に発生
ずるエラー、メモリ保護違反及びＩ１０領域に関する不
当なアクセスが生した場合に発生ずるアドレス変換例外
、命令また９ はオペランドアクセスにおいて一定時間以内にハスから
の応答がなくメモリアクセスが実行されなかった場合に
発生ずるバスアクセス例外がある。

また、命令に依存して発生するＢＩＴとして、ジャンプ
命令のジャンプ先アドレスが奇数であった場合に発生ず
る奇数アドレスジャンプ１−ランプ。

割当てられていない命令及びアドレッシングモードのビ
ットパターンを実行しようとした場合に発生ずる予約命
令例外、整数演算で０除算を行なった場合に発生するゼ
ロ除算トラップ、浮動小数点命令を実行した際にマスク
されていない例外を検出した場合に発生する浮動小数点
演算トラップ。

ＴＲＡＰＡ命令により発生ずる無条件トラップ、　ＴＲ
ＡＰ／ｃｃ命令により発生する条件トラップがある。

（９，２）　　ｒ［＋ＩＴ処理ハンドラを起動する際の
動作ｊ本発明のデータ処理装置１００ではＢＩＴを検出
すると、以下の手順に従うマイクロプログラムが実行さ
れ、ＢＩＴ処理ハンドラが起動される。

まず、検出したＢＩＴに応したベクトル番号が本発明の
データ処理装置１００内部で生成される。

０ 次に、メモリ空間上にあり、それぞれのＢＩＴに対する
処理ハンドラの先頭アドレスとＢＩＴのベクトルとがベ
アにして記憶されているＥＴＴベクトルテーブルがアク
セスされる。

Ｅ■Ｔベクトルテーブルの各エントリは８バイトで構成
されており、［Ｔ処理ハンドラに処理が移る前に本発明
のデータ処理装置１００のプロセッサステータスワード
（ＰＳＷ）を更新するためのデータが含まれている。

次に、ＢＩＴ処理ハンドラから復帰した後に元の命令列
に戻るための戻り先命令のｐｃ値であるＮＥＸＴＰＣ，
ＢＩＴを起動する前のｐｓｗ、　　及び検出したＥＴＴ
の番号等の検出したＢＩＴに関する各種の情報であるＩ
！ＩＴＩＮＦがスタックに退避される。

更に必要であれば、ＥＪＴを検出した命令のｐｃ値等の
情報もスタックに退避される。

これらの処理にまり生成されるスタックフレームはＢＩ
Ｔの種類に依存しており、５種類のフォーマットに分か
れる。

次に、読込まれたＢＩＴベクトルテーブルエントリに基
づいてＰＳ−が更新される。この際、ＰＳＷにｒｅｓｅ
ｒｖｅｄの値がセントされようとするとシステムエラー
となる。このＰＳＷの更新により、メモリ保護情報とな
るリング番号の更新、アドレス変換の有無の切換え、デ
バッグ環境の切換え１割込みマスクレベルの切換え、浮
動小数点演算トラップ受付モードの切換えを行うこと可
能になる。

次に、ＥＴＴテーブルのエントリからフェッチされたｐ
ｃ値へのジャンプが行われ、ＢＩＴ処理ハンドラが起動
する。多重にＢＩＴが検出されており、未処理のＢＩＴ
が抑止されていない場合はＢＩＴ処理ハンドラの先頭命
令を実行する以前にその未処理のＢＩＴに対するＢＩＴ
処理ハンドラを起動するための処理が行われる。

（９，３）　　ｒ　ＨＩＴ処理ハンドラから元の命令列
への復帰動作」 ＢＩＴ処理ハンドラによる各ＥＩＴに対応する処理が終
了した後、ＢＩＴ処理ハンドラで最後に実行されるＲＥ
ＴＴ命令では以下のような処理を行うマイクロプログラ
ムが実行されて元の命令列に復帰する処理を行う。

まず、スタ、りからＢＩＴが検出された時点のＰＳＷ値
とＢＩＴＩＮＦとが読込まれる。続いてスタックから戻
光命令の論理アドレスが読込まれる。

更に、ＢＩＴＩＮＦ中のツメ−マント情報により追加情
報の有無が判定され、追加情報があればスタックからそ
れが読込まれる。追加情報は前述の如く５つのフォーマ
ットに依存してそれぞれ異なる。

次に、スタックから読込まれたＥＩＴが検出された時点
のｐｓｗ　（！に従ってＰＳ−の全フィールドがＵＸＩ
Ｔ発生前の値に復帰される。

ＢＩＴを発生したストアバッファによるライトサイクル
の再実行をＲＥＩＴ命令の実行中に行なう場合がある。

次に、スタックから読込まれた戻り先命令の論理アドレ
スへのジャンプが実行され、元の命令列３ （１０）　ｒデータバッファの詳細動作」（１０，１）
データバッファの構成 第８図はデータバッファ２０２と物理アドレス比較器２
０４との一構成例を示すブロック図である。

データバッファ２０２のタグアドレス部とデータ部とか
らなるメモリアレイ部はＷブロック２３０．　Ｘブロッ
ク２３１．　’ｌブロック２３２．　Ｚブロック２３３
の４ブロツクにて構成されている。なお、各ブロック２
３０　２３１　２３２　２３３には２０ビットのタグア
ドレスと１６バイトのデータとで一組に構成されるエン
トりが１２８個ずつある。

データはＷＤ２３４．　ＸＤ２３５．　Ｙ［］２３６．
　ＺＤ２３７の４つのデータ入出力レジスタを介して入
出力される。

タグアドレスはＷＣ２３Ｂ、　ＸＣ２３９，ＹＣ２４０
，ＺＣ２４１（７）４つのアドレス比較器へ出力される
。

ＴＡレジスタ２４２はＴＬＢ２０１又はアドレス入出力
回路２４６からデータバッファ２０２へ入力されるアド
レスを保持し、上位２０ビツトが４つのアドレス比較器
２３８．２３９．２４０．２４１へ出力され、下位の５
ビツト目から１３ビット目の９ビツトがメモリアレイ４ 部へ出力される。また、ＩＡレジスタ２４２の下位から
１２ビツト目及び下位５ピントがマルチプレクサ制御回
路２４４へ出力される。

マルチプレクサ２４３は、４つのデータ入出力レジスタ
２３４．２３５．２３６．２３７とデータ人出力回路２
０７とのインターフェイスとなる８バイトのＩＯＤバッ
ファ２４５に接続されている。マルチプレクサ制御回路
２４４は４つのアドレス比較器２３８．２３９．２４０
２４１　とＩＡレジスタ２４２との内容に従ってマルチ
プレクサ２４３をＩ１口卸する。

（１０，２）　ｒデータキャッシュとしての動作」バッ
ファメモリ制御レジスタの叶フィールド３を“１０″と
し、ＲＰフィールド１を”１０”とするとデータバッフ
ァ２０２は容量が８　ｋＢ、　　ラインサイズが１６バ
イトで４ウエイセツトアソシアテイブのデータキャッシ
ュとして動作する。また、メモリアレイの４つのブロッ
ク２３０．２３Ｌ　２３２．２３３はそれぞれ１つのコ
ンパートメントとして動作する。

この場合、リードアクセスではＩＡレジスタ２４２に入
力されたアドレスの５ビツト目から１１ピント目の７ビ
ツトで各コンパートメントのエントりが選択され、４つ
のタグアドレスが４つのアドレス比較器２３８．２３９
．２４０．２４１にそれぞれ出力され、４つのバイトデ
ータが４つのデータ入出力レジスタ２３４．２３５．２
３６．２３７にそれぞれ読出される。

４つのアドレス比較器２３８．２３９．２４０．２４１
では４つのタグアドレスがＴＡレジスク２４２の」二値
２０ビットのアドレスとそれぞれ比較される。ＩＡレジ
スタ２４２の下位４ビツトのアドレスと比較結果とに従
って、一致したコンパートメントの出力データから必要
なデータがマルチプレクサ２４３により選択されてＩＯ
Ｄバッファ２４５に読出される。

ライトアクセスでは、ヒソトシたコンパートメントに同
様な動作で■ＯＤバッファ２４５からマルチプレクサ２
４３とデータ入出力レジスタ２３４．２３５２３６、２
６７とを通してデータが書込まれる。

データキャッシュがミスした場合は、４バイトウ４回の
クワッドアクセスモードで外部のメモリがアクセスされ
、４つのコンパートメントの内の対応する１つのエント
リが書換えられる。このため、ＲＰＩ−“１０″の１６
バイトラインサイズモードでは、データバス１０２を３
２ビツトで使用するシステムで有効に動作する。

バッファメモリ制御レジスタの［１Ｍフィールド３を“
１０”とし、ＲＰフィールド１を“１１”とすると、デ
ータバッファ２０２は容量が８ｋＢ、　　ラインサイズ
が３２バイトで２ウエイ七）１−アソシアティブのデー
タキャッシュとして動作する。この場合、メモリアレイ
はＷブロック２３０とＸブロック２３］　とが組合わさ
って１つのコンパートメントとして動作し、またＹブロ
ック２３２とＸブロック２３３とが組合わさって１つの
コンパートメントとして動作する。

Ｗブロック２３０とＸブロック２３１との同一エントリ
のタグアドレス部には同一の値が記憶され、同一エント
リのデータ部には３２バイトのデータが１６バイトずつ
記憶される。同様に、Ｙブロック２３２とＸブロック２
３３との同一エントリのタグアドレス部には同一の値が
記憶され、同一エントリのデータ部には３２バイトのデ
ータが１６ハイトずつ記憶される。

７ この場合、リードアクセスではＩＡレジスタ２４２に入
力されたアドレスの６ビツト目から１２ビツト目の７ビ
ソトで各コンパートメントのエントリが選択され、４つ
のタグデータが４つのアドレス比較器２３８．２３９．
２４０．２４１にそれぞれ出力され、４つの１６ハイト
データが４つのデータ入出力レジスタ２３４．２３５．
２３６．２３７にそれぞれ読出される。

４つのアドレス比較器２３８．２３９．２４０．２４１
では４つのタグアドレスがＩＡレジスタ２４２の上位２
０ビツトのアドレスとそれぞれ比較される。＋４レジス
タ２４２の下位５ビツトのアドレスと比較結果とに従っ
て、一致したコンバートメントとなる２つのブロックの
出力データである３２ハイドから必要なデータがマルチ
プレクサ２４３により選択され、１００バツフア２４５
に読出される。

ライトアクセスでは、ヒノトシたコンバートメンＩ・に
同様な動作でＩＯＤバッファ２４５からマルチプレクサ
２４３とデータ入出力レジスタ２３４．２３５２３６、
２６７とを通してデータが書込まれる。

データキャッシュがξスしたときは８ハイド×４回のク
ワッドアクセスモードで外部のメモリがアクセスされ、
２つのコンパートメントの内の対応する１つのエンＩ・
りが書換えられる。このため、ＲＰ１＝”１１″の際の
３２バイトラインサイズモードでは、データバス１０２
の６４ピツ１へで使用するシステムで有効に動作する。

（１０，３）　ｒ制御空間メモリとしての動作」バッフ
ァメモリ制御レジスタの聞フィールド３を”０１”とす
るとＲＰフィールドＩの値には拘わらずに、データバッ
ファ２０２はアドレスがＨ’　ＦＦＰＦＥＯＯＯ〜ＩＩ
’ＦＦＦＦＦＦＦＦである容１ｉ８ｋＢの制御空間メモ
リとして動作する。

この場合、メモリアレイのタグアドレス部は使用されず
、データ部のみが使用される。

データバッファは４つのブロック２３０．２３１，２３
２゜２３３が全体で２５６エントリ×３２バイトのメモ
リアレイとして動作し、ＴＡレジスタ２４２で指定され
た制御空間アドレスの６ビノト目から１３ビツト目でエ
ントリが指定され、メモリアレイがアクセスされる。

リード動作では、読出された３２バイトのデータの内の
必要なハイドがＩＡレジスタ２４２の下位５ビツトのア
ドレスに従ってマルチプレクサで選ばれ、ＩＯＤバッフ
ァ２４５に入力される。

ライト動作では、ＩＯＤバッファ２４５に保持された８
バイトのデータの内の必要なバイトがマルチプレクサで
対応するデータ入出力レジスタ２３４，２３５２３６、
２３７に転送され、メモリアレイの対応する場所に書込
まれる。

（１１）　ｒコンテキストスイッチ動作の詳細」本発明
のデータ処理装置１００では第３０図に示すコンテキス
トブロック情報をコンテキストスイッチング命令である
ＬＤＣＴＸ命令と５ＴＣＴＸ命令とで操作する場合、８
バイト単位でデータを処理し、高速にコンテキストスイ
ッチングを行う。

（１１，１）整数演算部の詳細構成 第２図はコンテキストスイッチング動作に関係する整数
演算部１１７の構成例の詳細を、オペランドアドレス計
算部１１５．　　浮動小数点演算部１１８オペランドア
クセス部１２０と共に示すブロック図である。

ＳＡレジスタ２１０はオペランドアドレス計算部１１５
から整数演算部１１７に出力されるオペランドアドレス
及び即値を保持するレジスタである。

ＡＡレジスタ２１１は整数演算部１１７からオペランド
アクセス部１２０にアドレスを出力するためのレジスタ
であり、保持内容に対するＩ、　２．４．８のインクリ
メント・デクリメント機能を有する。

汎用レジスタファイル２１３と専用レジスタ・作業用レ
ジスタファイルとは整数演算部１１７内の各種のデータ
を保持し、演算回路２１４及び補助ＡＬＵ２１２とそれ
ぞれ３木の４バイトのバスで結合されており、２つのレ
ジスフ上のオペランドに関する加算、比較等の演算が演
算回路２１４または補助ＡＬＵ２１２で行える。

ＤＤレジスク２１３は整数演算部１１７とオペランドア
クセス部１２０とがデータを入出力するためのインタフ
ェイスレジスタであり、８ハイドのＤＤババス２３でオ
ペランドアクセス部１２０と結合されている。

１ ＦＦレジスク２１７は整数演算部１１７と浮動小数点演
算部１１Ｂとのインクフェイスレジスタである。

（１１，２）　ｒコンテキストのロード動作」コンテキ
ストロード動作の一例として、Ｃ３Ｗレジスタに格納さ
れるべきデータのＦＲビ・ノド１３とＲＧビット１４と
が共に′１”であるコンテキストブロックに対してＬＤ
ＣＴＸ／Ｃ５命令を実行した場合の動作を説明する。こ
の場合、コンテキストブロックはアドレスがＨ’　ＦＦ
ＦＦＦＯＯＯである制御空間におかれているとする。ま
た、ＬＤＣＴχ／Ｃ５命令はＸビ・ノド１５が１”であ
るＬＤＣＴＸ命令である。

まず、ＣＴＸＢＡＤＨフィールドで指定されたアドレッ
シングモードに従ってオペランドアドレス計算部１１５
で計算されてＳＡレジスタ２４０に転送されたコンテキ
ストブロックの先頭アドレスＩＩ’　ＦＦＦＦＦＯＯＯ
がＳ１バス２２１　とＡＡレジスタ２１１　とを通して
ＡＡハスに出力されると共に、Ｓ１バス２２Ｊ、　　演
算回路２１５及び旧バス２２５を通して専用レジスタ・
作業用レジスタファイル２１４中にあるＣＴＸＢＢレジ
スタに格納される。

２ ＡＡレジスク２１１ば内容を出力後、その値を８インク
リメントする。

オペランドアクセス部１２０ではデータバッファ２０２
がアクセスされ、コンテキストブロックの先頭の８バイ
トがＤＤババス２３を通してＤＤレジスタに転送される
。

次に、ＤＤレジスタ２１６に格納された８バイトのデー
タの内の上位４バイトが３２バス２２２．　　演算回路
２１５．　　ＤＩババス２５を通して専用レジスタ・作
業用レジスタファイル２１４中にあるＣ３−レジスタに
格納される。この際、演算回路２１５はＰＲピント１３
とＲＧビフ目４との内容をチエツクし、第１マイクロＲ
ＯＭ部１１３へその結果を伝えてマイクロプログラムで
のコンテキストブロックフォーマットの判断に使用する
。

また同時に、ＤＩｌｌレジスタ２１６に格納された８バ
イトのデータの内の下位４バイトがＳ１バス２２１．補
助＾Ｌυ２１２．　Ｄ３バス２２６を通して汎用レジス
フファイル２１３中にあるＳＰＯレジスタに格納される
。更に、同しく同時にＡＡレジスタ２１１はＩＩ　’　
ＦＦＦＦＦＯＯ８をＡＡババス２２を通じてオペランド
アクセス部１２０に転送し、データバッファ２０２から
コンテキストブロックの２番目の８バイトをＤＤレジス
タ２１６へ読出す。

静レジスタ２１１は値を出力した後、内容を８インクリ
メントする。

次に、ＤＤレジスタ２１６に格納された８バイトのデー
タの内の上位４バイトがＳ２バス２２２．　　／３ｉｉ
算回路２１５．　　ＤＩババス２５を通じて汎用レジス
タファイル２１３中にあるＳＰルジスクに格納される。

この際、同時にＤＤレジスタ２１６に格納された８バイ
トのデータの内の下位４バイトが８１バス２２１．　　
補助ＡＬＵ２１２．　Ｄ３バス２２６を通して汎用レジ
スフファイル２１３中にあるＳＰ２レジスタに格納され
る。また同時に、ＡＡレジスタ２１１はアドレスＩＩ’
　ＦＦＦＦＦＯＩＯをＡＡババス２２を通してオペラン
ドアクセス部１２０に転送し、データバッファ２０２か
らコンテキストブロックの３番目の８バイトをＤＤレジ
スタ２１６へ読出す。

ＡＡレジスタ２１１は値を出力した後、内容を８イツク
リメントする。

同様の動作が反復され、ｃｓｙ、　ｓｐｏ〜３．　υＡ
ＴＢＲＯ〜１４の各レジスタに値がロードされる。この
際、ＳＦ３とＵＡＴＢ、　Ｒ１と１１２．　Ｒ３とＲ４
，Ｒ５と１７６、　Ｒ７とＲ８Ｒ９とＲＩＯＲ１１とＲ
１２１１１３とＲ１４とのそれぞれに口Ｄレジスタ２１
６の上位４バイトと下位４バイトとが一度にロードされ
る。レジスタＲＯにＤ３バス２２６から値がロードされ
る際は対応する」三位４バイトのロードは行われない。

ＦＲ０−ＦＲ］５の各レジスタについてはオペランドア
クセス部１２０から浮動小数点演算部１１８に転送され
た８バイトのデータが浮動小数点演算部１１８で各浮動
小数点レジスタに格納される。但し、アドレスは整数演
算部１１７のＡＡレジスク２１１から出力される。

オペランドアクセス部１２０から転送された８バイトの
データがＦＲ１５レジスタに格納される際には、ＡＡレ
ジスク２１１からはアドレスは出力されず、デクバッフ
ァ２０２のアクセスは行われない。

データバッファ２０２ではなく、外部のメモリからコン
テキストがロードされる際は、オペランドアクセス部１
２０が外部のメモリをアクセスするため、データバッフ
ァ２０２からコンテキストをロドする場合に比してより
多くのクロックサイクルを必要とする。

（１１，３）　ｒコンテキストのストア動作」コンテキ
スＩ−ストア動作の一例としてＣ３ＷレジスタのＦＲピ
ノ１４３とＲＧＩ４ビットとが共に１”である場合に５
ＴＣＴＸ／ＣＳ命令を実行した際の動作を説明する。な
おこの場合、ＣＴＸＢＢレジスクの内容は１１ＦＦＦＦ
ＦＯＯＯとする。また、５ＴＣＴＸ／Ｃ５命令はＸピノ
Ｉ・１５が”１パであるＬＤＣＴＸ命令である。

まず、ＣＴＸＢＢレジスタに保持されているコンテキス
トブロックの先頭アドレスＨ’ＦＦＦＦ１ｉＯＯＯがＳ
３バス２１３を通して＾Ａレジスタ２１１に転送される
と共に、Ｃ３Ｗレジスタの内容が３１ハス２２１を通し
てＤＤレジスタ２１６の上位４バイトに転送され、５ｉ
ｌｏレジスタの内容が３２ハス２２２を通してＤＤレジ
スタ２１６の下位４バイトに転送される。また同時にＣ
３Ｗレジスタの内容が３１ハス２２１から演算回路２１
５にも入力され、演算回路２１５はＦＲビット１３とＲ
Ｇビット１４との内容をチエツクして第１マイクロＲＯ
Ｍ部１１３へその結果を伝え、マイクロプログラムでの
コンテキストブロックフォーマントの判断に使用する。

次に、ＡＡレジスク２１１からアドレスＨ’　ＦＦＦＦ
ＦＯＯＯがＡＡババス２２を通してオペランドアクセス
部１２０に転送され、ＤＤレジスタ２１６からはコンテ
キストブロックの先頭の８バイトデータとなるＣ３Ｗレ
ジスタ値とＳＰＯレジスタ値とがＤＤババス２３を通し
てオペランドアクセス部１２０へ転送され、データバッ
ファ２０２に格納される。

ＡＡレジスタ２１１は値を出力した後、内容を８インク
リメントする。この際、コンテキストブロックの２番目
の８ハイド情報の上位４バイトとなるＳＰＩレジスタの
内容が３１バス２２１を通して汎用レジスタファイル２
１３からＤＤレジスタ２１６の上位に転送され、下位４
バイトとなるＳＰ２レジスタの内容が３２ハス２２２．
を通して汎用レジスフファイル２１３からＤＤレジスタ
２１６の下位に転送される。

次に、ＡＡレジスタ２１１　からアドレスＩＩ’ＦＦＦ
ＦＦＯＯ８がＡＡババス２２を通してオペランドアクセ
ス部１２０に転送され、ＤＤレジスタ２１６からはコン
テキス１−フ゛ロンクの２番目の８バイトデータとなる
Ｓｌ’ｌレジスタ値とＳＰ２レジスタ値とがＯＯハス１
２３を通してオペランドアクセス部１２０へ転送され、
データバッファ２０２に格納される。

ＡΔレジスタ２１１は値を出力した後、内容を８インク
リメントする。この際、コンテキス１−ブロックの３番
目の８バイト情報の上位４バイトとなるＳＰ３レジスタ
の内容が３１ハス２２１を通じて汎用レジスタファイル
２１３から００レジスタ２１６の」１位に転送され、下
位４バイトとなるＵＡＴＢレジスタの内容が３２バス２
２２を通して専用レジスタ・作業用レジスタファイル２
１４からＤＤレジスタ２１６の下位に転送される。

同様の動作が反復され、ＣＳ匈、　ｓｐｏ〜３．　　Ｉ
ＩＡＴＢＲＯ〜１４の各レジスタの値がデータバッファ
２０２にストアされる。この際、ＳＦ３とＵＡＴＢ、　
Ｒ１とＲ２，Ｒ３とＲ４，Ｒ５とＩ？５．　Ｉ？７とＲ
８，１＋９とＩ？Ｉ０．１１０と１１１２　１１１３と
ＲＩ４の（直がそれぞれからＤＤレジスタ２＋６の」二
位４バイトと下位４バイトとに一度に値が転送される。

ＲＯレジスタの値がＤＤレジスタ２１６に転送される際
は対応する上位４バイトの転送は行われない。

また、ＲＯレジスクの値がＤＤレジスタ２１６からオペ
ランドアクセス部１２０に転送される際、対応する上位
４バイトはゼロが転送される。

ＦＲＯ〜ＦＲ１５の各レジスタについては、浮動小数点
演算部１１Ｂの各浮動小数点レジスタから読出された値
がオペランドアクセス部１２０へ転送される。

但し、アドレスは整数演算部１１７のへ＾レジスタ２１
１から出力される。

データバッファ２０２ではなく、外部のメモリへコンテ
キストをストアする場合は、オペランドアクセス部１２
０が外部のメモリをアクセスするため、データバッファ
２０２ヘコンテキストをストアする場合に比してより多
くのクロンクサイクルを必要とする。

（１２）　ｒ本発明の他の実施例」 上記実施例ではモード切換えによりデータバノ９ ファをコンテキストブロックを保持する制御空間となる
ランダムアクセスメモリまたはデータキャッシュのいず
れかとして動作させる例を述べたが、同様の方法でモー
ド切換えにより１つのバッファメモリをコンテキストブ
ロックを保持する制御空間となるランダムアクセスメモ
リまたは命令キャッシュのいずれかとして動作させる構
成を採ってもよい。

また、バッファメモリがランダムアクセスメモリとして
動作する際はコンテキストブロックを保持する制御空間
として動作するのではなく、論理メモリ空間の一部とし
て動作させるＩＩ域を採って　００ なお上記実施例では、オペランドアクセス部−アドレス
を出力するアドレスレジスタと、オペランドアクセス部
との間でデータを人出力する汎用レジスタの２倍のバイ
ト幅のデータレジスタとを備え、レジスタファイルとデ
ータレジスタ間は複数のバスからなり２つのデータを同
時に転送する転送経路を有し、２つ以上のレジスタにメ
モリからデータをロードする命令であるＬＤＣＴＸ命令
を実行する場合、命令実行制御部の制御により、オペラ
ンドアクセス部から２つのレジスタにロードすべき２つ
のデータが連結されたデータがデータレジスタへ転送さ
れ、データレジスタの上位４バイトと下位４バイトとが
２つ転送経路をそれぞれ通して２つのレジスタに同時に
転送されるように構成されている。このため、データが
１つずつ転送される場合に比して２倍の転送速度でレジ
スタの内容をメモリへ転送することが可能になるので、
コンテキストのロード行うＬＤＣＴＸ命令の実行が高速
化されてクスクスイソチングに要する時間が短縮される
。

また、２つ以上のレジスタからメモリへデータをストア
する命令である５ＴＣＴＸ命令を実行する場合、命令実
行制御部の制御により、２つのレジスタの内容が２つの
転送経路からデータレジスタの上位４バイトと下位４バ
イトとに同時に転送され、データレジスタで２つのデー
タが連結され、この連結されたデータがオペランドアク
セス部へ１つのメモリアクセスとして転送されるように
構成されている。これにより、データが１つずつ転送さ
れる場合に比して２倍の転送速度でレジスタの内容を転
送することが可能になるので、コンテキストのストア行
う５ＴＣＴＸ命令の実行が高速化されてクスクスイソチ
ングに要する時間が短縮される。

更に、上述の実施例の如く、データバッファがデータ処
理装置本体と同一の集積回路上に内蔵されている構成を
採る場合は、データバッファに対するアクセス時間は集
積回路外のメモリに対するそれに比して特に短いため、
上述の効果が特に大きい。

［発明の効果］ 以上に詳述した如く本発明のデータ処理装置は、命令を
デコードする命令デコード部と、命令デコード部の出力
に従って命令を実行する命令実行部と、データキャッシ
ュとしての動作モード又は制御空間用のメモリとしての
動作モードのいずれかに切換えられて動作するデータバ
ッファ　（メモリ）と、データバッファの動作モードを
指定するバッファメモリ制御レジスタ（メモリ制御情報
保持手段）と、データバッファをアクセスするオペラン
ドアクセス部とを備え、バッファメモリ制御レジスタの
内蔵データバッファ制御フィールドでデータバッファを
データキャッシュとして動作させることを指定すると、
データバッファはライトスルー制御のデータキャッシュ
として動作するように構成されている。この場合、デー
タバッファは、命令実行部で実行すべき命令のオペラン
ドとなるデータを保持してキャッシングし、オペランド
アクセス部に出力されたアドレスとデータキャッシュ内
のタグアドレスが一敗することによりデータキャッシュ
がヒツトすればアクセスされたアドレ　０３ スに対応するデータを出力する。

一方、バッファメモリ制御レジスタの内蔵データバッフ
ァ制御フィールドでデータバッファを制御空間のメモリ
として動作させることを指定すると、データバッファは
アドレスがたとえばＨ’　ＦＦＦＦ［０００〜Ｈ’　Ｆ
ＦＦＦＦＦＦＦである制御空間領域のランダムアクセス
メモリとして動作するように構成されている。この場合
、データバッファは、オペランドアクセス部に出力され
た制御空間のアドレスがアドレス領域の範囲内であれば
そのアドレスに保持されているデータを出力する。

このため、本発明のデータ処理装置では、物理的には１
つのデータバッファがデータキャッシュとして動作する
ことも、特定アドレス領域のランダムアクセスメモリと
して動作することも可能なため、データバッファが効率
的に利用出来る。従って、コンテキストスイソヂング命
令等ではコンテキスト退避用のデータバッファの領域を
特に高速なメモリ領域として利用することが可能になり
、クスクスイノチング時間の最大値を小さくするこ０４ とができる。

【図面の簡単な説明】

第１図は本発明のデータ処理装置のオペランドアクセス
部の一構成例を示すブロック図、第２図は本発明のデー
タ処理装置の整数演算部の部分的詳細構成を示すブロッ
ク図、 第３図は本発明のデータ処理装置のバッファメモリ制御
レジスタの構成を示す模式図、第４図は本発明のデータ
処理装置の全体の構成例を示すブロック図、 第５図は本発明のデータ処理装置のパイプライン処理ス
テージの説明のためのブロック図、第６図は本発明のデ
ータ処理装置を用いたデータ処理システムの構成例を示
すブロック図、第７図は本発明のデータ処理装置の入出
力信号ピンを示す模式図、 第８図は本発明のデータ処理装置のデータバッファの詳
細な構成例を示すブロック図、第９図乃至第１３図は本
発明のデータ処理装置の命令のフォーマットを示す模式
図、 第１４図乃至第２７図は本発明のデータ処理装置の命令
中のアドレッシングモード指定部のフォーマントを示す
模式図、 第２８図は本発明のデータ処理装置のＢＡＴ（Ｏ：２）
信号の意味を表す表を示す図、 第２９図は本発明のデータ処理装置のバッファメモリの
パージ指定のためのパージ指定レジスタの構成を示す模
式図、 第３０図は本発明のデータ処理装置のコンテキストブロ
ックのフォーマットの一例を示す模式図、第３１図は本
発明のデータ処理装置のコンテキストブロックフォーマ
ットを指定するＣ３−レジスタの構成を示す模式図、 第３２図は本発明のデータ処理装置のコンテキストロー
ド命令のビットパタンを示す模式図、第３３図は本発明
のデータ処理装置のコンテキストストア命令のビットバ
タンを示す模式図、第３４図は本発明のデータ処理装置
により実行中のコンテキストブロックの先頭アドレスを
保持するＣＴＸＢＢレジスタの構成を示す模式図、第３
５図は本発明のデータ処理装置のユーザ用アドレス変換
テーブルの先頭アドレスを保持するためのＵＡＴＢレジ
スタの構成を示す模式図、第３６図は本発明のデータ処
理装置のＰＳＷ　（プロセッサ状態後）の構成を示す模
式図である。 ３・・・聞フィールド　１１２・・・命令デコード部　
１１７・・・整数演算部　１１８・・・浮動小数点演算
部　１２０・・・オペランドアクセス部　２０２・・・
データバッファなお、各図中同一符号は同−又は相当部
分を示す。

Claims (1)

【特許請求の範囲】
1. （１）命令をデコードする命令デコード部と、前記命令
   デコード部の出力に従って命令を 実行する命令実行部と、 第１のモード又は第２のモードで動作する メモリと、 前記メモリに前記第１のモード又は前記第 ２のモードのいずれかの動作をさせる情報を保持するメ
   モリ制御情報保持手段と、 アドレスを出力して前記メモリをアクセス するメモリアクセス部と を備え、 前記メモリは、 前記メモリ制御情報保持手段が第１の値 を保持している場合は、前記メモリは第１ のモードにより前記命令デコード部がデコ ードすべき命令のコード又は前記命令実行 部が実行すべき命令のオペランドの少なく とも一方となるデータを保持するキヤッシ ュメモリとして動作し、前記メモリアクセ ス部が出力する第１のアドレスと前記メモ リが保持しているタグアドレスとが一致す る場合に前記第１のアドレスに対応するデ ータを出力し、 前記メモリ制御情報保持手段が第２の値 を保持している場合は、前記メモリは第２ のモードにより前記命令実行部が実行すべ き命令のオペランドとなるデータが保持さ れるメモリ空間の一部のアドレス領域とな るランダムアクセスメモリとして動作し、 前記メモリアクセス部が出力する第２のア ドレスが前記アドレス領域の範囲内である 場合に前記第２のアドレスに保持されたデ ータを出力すべくなしてある ことを特徴とするデータ処理装置。