JP3187539B2 - データ転送装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、主にメモリ相互間や
メモリとデータ処理装置との間のデータ転送に用いるも
のであり、特に異なった長さのデータ要素から構成され
たデータブロックを、そのデータ構造に基づきバイト並
びを変換してデータ転送を行うデータ転送装置に関す
る。

【０００２】

【従来の技術】既存のＣＰＵは、２バイト長以上のデー
タをメモリに格納する際に、下位データをアドレスの低
い方に、上位データをアドレスの高い方に配置するリト
ルエンディアン方式と、その逆のビッグエンディアン方
式とがある。特に多くの場合，メモリに記憶されるデー
タはバイト単位にアドレスが付与されるので、例えば図
９（ａ）に示すように、４バイト長のデータ、＄ＷＷＸ
ＸＹＹＺＺ（各アルファベットは１桁の１６進数を示
す）をメモリに書き込むとき、リトルエンディアンでは
図９（ｂ）に示すように、ビッグエンディアンでは同図
（ｃ）に示すように配置される。

【０００３】この様に、メモリ上の配置が異なるため、
メモリを介してエンディアンの違った２つのＣＰＵがデ
ータを交換すると、当然ながら間違ったデータが転送さ
れてしまう。

【０００４】特に、周辺装置とＣＰＵとの間の制御デー
タの交換では、様々な長さのデータを要素とし、複数の
データ要素から構成されたデータブロックが用いられる
ことが多く，データ要素の長さによって配置が変わって
くるため、大きな問題となっていた。

【０００５】例えば、データ長が２バイト長に限定さ
れ、かつデータバスの幅が２バイト幅であるならば、デ
ータバスを２つの１バイト幅の信号線群に分け、下位バ
イトと上位バイトを交換して配線するようにすれば良い
が、１バイト長のデータや４バイト長のデータが含まれ
る場合には、正しいデータ順には転送できないことは明
かである。

【０００６】このため、多くのＣＰＵではプログラムに
よりメモリ上のデータのバイト順を変換している。この
為、周辺装置との間でのデータ交換に余分な処理時間を
要し、周辺装置とＣＰＵとの整合性が問題となることが
多かった。

【０００７】そこで、従来にあっては、転送データを整
合させる技術がいくつか提案されている。

【０００８】例えば、特開平３−１６０５５０号公報に
開示された「エンディアン変換方式」にあっては、ロー
カルプロセッサとメインプロセッサとのエンディアンが
異なっており、両者間のデータ転送を共有メモリを介し
て行う場合に、メインプロセッサと共有メモリの間にデ
ータスワップ制御部と、ワードサイズデータのスワップ
情報を格納するレジスタを備え、スワップすべきデータ
を転送する時にレジスタにスワップ指示を設定し、デー
タスワップ制御部でスワップを実行するものである。

【０００９】この従来技術は、２つのプロセッサの間で
のデータ転送において、ワードデータのスワップをする
か否かをメインプロセッサが一様なデ−タ構造を持つ通
信デ−タについてスワップ指示を行ない、様々なデ−タ
を含むパラメータデータはスワップしないように指示し
ている。即ち、多量に連続転送されるデータに一様にス
ワップ変換している。

【００１０】しかしながら、このような技術にあって
は、バイトデータ、ワードデータ、ロングワードデータ
が混在した様々なデータサイズからなるデータ構造体を
転送する場合に、スワップを行うとすれば、メインプロ
セッサが個々のデータ毎にスワップ指示を発行しなけれ
ばならず、高速なデータ転送は困難になっていた。

【００１１】また、特開平２−１４１８５７号公報に開
示された「データ処理システム」は、共通バスで接続さ
れた複数個のデータ処理装置からなるデータ処理システ
ムにおいて、共通バスとデータ処理装置とのインタフェ
ース部分に設けられたデータ構造変換手段と、変換の仕
方をプログラマブルに制御するための制御レジスタを備
え、データ処理装置と共通バスとの間においてデータの
配列構造を整合させて、処理時間を短縮するものであ
る。

【００１２】しかし、このシステムでは転送されるデー
タは均質なデータであり、種々のデータサイズが混在し
たデータの転送については開示されていない。即ち、公
報の第１図のコントロールレジスタに設定されるデータ
は’０’ないし’１’の１ビットの情報であり、複数ビ
ットから構成されていない。したがって、種々のデータ
サイズが混在するならば、複数ビットは必要であるか
ら、このシステムにあっては、様々なデータサイズが混
在するデータ構造体を転送することはできない。

【００１３】さらに、特開昭６３−２６３５２４号公報
に開示された「データ構造変換方式」は、外部記憶装置
と主記憶装置との間に設けられたデータ構造変換装置を
備え、データを転送する場合に、データの構造変換要求
に応じてデータ転送単位毎にデータの構造を変換して転
送するものである。

【００１４】この方式において、構造変換はレコード内
のデータを指示したアドレスへ移動することであり、あ
る決まったアドレスに並べ換えることによりデータベー
スのベクトル処理が容易となるが、様々なデータ長のデ
ータ要素を含むデータ構造体を正確に転送することはで
きない。

【００１５】

【発明が解決しようとする課題】以上説明したように、
エンディアン方式の異なる装置間においてデータ転送を
行う従来のデータ転送装置にあっては、均一な長さのデ
ータ要素からなるデータブロックを構造変換して転送す
ることは可能であったが、様々な長さのデータ要素を含
むデータブロックを構造変換して転送することはできな
かった。

【００１６】また、データを転送する際には、プログラ
ムにより構造変換し、又はデータ要素毎に与えられる指
示にしたがって構造変換していたため、構造変換にかか
る処理時間が長くなり、高速なデータ転送が困難になっ
ていた。

【００１７】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、エンディアン
形式の異なる装置間において、様々な長さのデータ要素
からなるデータブロックのエンディアン変換ならびに転
送をプログラムによらず可能とし、データ転送の高速化
を達成し得るデータ転送装置を提供することにある。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に、この発明は、異なる長さのデータ要素が複数含まれ
てなるデータ構造のデータブロックを、設定されたデー
タ長毎に転送元から受ける入力手段と、前記入力手段で
受けたデータをデータ要素に組み立て、組み立てたデー
タ要素を転送先のエンディアン形式に構造変換する変換
手段と、前記変換手段によって構造変換されたデータ要
素を、設定されたデータ長毎に転送先へ与える出力手段
と、転送するデータブロックのデータ構造を記憶する第
１の記憶手段と、転送元のエンディアンと転送先のエン
ディアンを記憶する第２の記憶手段と、前記第１の記憶
手段に記憶されたデータ構造にしたがって、前記変換手
段における組み立て処理を制御し、前記第２の記憶手段
に記憶されたエンディアンにしたがって前記変換手段に
おける変換処理を制御し、前記入力手段と前記出力手段
におけるデータの入出力を制御する制御手段とから構成
される。

【００１９】

【作用】上記構成において、この発明は、様々な長さの
データ要素をデータ要素毎に組み立て、組み立てたデー
タ要素を転送先のエンディアン形式に構造変換して転送
するようにしている。

【００２０】

【実施例】以下、図面を用いてこの発明の実施例を説明
する。

【００２１】図１は本発明の第１の実施例に係わるデー
タ転送装置の構成を示す図である。なお、以下に示す実
施例にあっては、第１ないし第２のシステムバスのデー
タ幅を２バイト幅とする。また、扱うデータサイズは１
バイト長、２バイト長、４バイト長の３種とする。

【００２２】図１において、データ転送装置１の制御回
路１０は入力回路１１、セレクト回路１２、出力回路１
５、データ構造保持回路１６を制御する信号を発生す
る。

【００２３】入力回路１１の入力は第１システムバス２
に接続され、第１システムバス２に接続されたメモリ５
からデータを読み出すためのアドレスを保持、更新する
アドレスカウンタを内蔵している。入力手段１１の出力
はセレクタ１２、バイトスワップ回路１３、ワードスワ
ップ回路１４にそれぞれ接続されている。入力回路１１
は、制御手段１０からの読み出し要求を受けると、アド
レスカウンタの値を第１システムバス２に出力し、メモ
リ５から読み出されたデータを取り込む。また、２バイ
トのデータを読み出したことからアドレスカウンタを２
つ増加する。

【００２４】セレクト回路１２は制御回路１０から指示
を受け、入力回路１１の出力、バイトスワップ回路１３
の出力、ワードスワップ回路１４の第１および第２の出
力の何れか１つを選択する機能を有する。

【００２５】バイトスワップ回路１３は、入力回路１１
から与えられた２バイト長からなるデ−タ要素に対し
て、上位側の１バイトのデ−タ要素を下位側に配置転換
し、下位側の１バイトのデ−タ要素を上位側に配置転換
する。

【００２６】ワードスワップ回路１４は、４バイト長か
らなるデータ要素（例えば、１バイト長のデータ要素
Ａ，Ｂ，Ｃ，Ｄからなる４バイト長のデータ要素ＡＢＣ
Ｄ）における上位側の２バイトのデータ要素（ＡＢ）に
対して、上位側の１バイトのデータ要素（Ａ）を下位側
に配置転換し、下位側の１バイトのデータ要素（Ｂ）を
上位側に配置転換して、上位側の２バイトのデータ要素
（ＡＢ）の配列を（ＢＡ）とする。さらに、同じ４バイ
ト長からなるデータ要素（ＡＢＣＤ）における下位側の
２バイトのデータ要素（ＣＤ）に対して、上位側の１バ
イトのデータ要素（Ｃ）を下位側に配置転換し、下位側
の１バイトのデータ要素（Ｄ）を上位側に配置転換し
て、下位側の２バイトのデ−タ要素（ＣＤ）の配列を
（ＤＣ）とする。これにより、ワードスワップ回路１４
は、４バイト長のデ−タ要素（ＡＢＣＤ）を４バイト長
のデータ要素（ＢＡＤＣ）に配置転換する。

【００２７】したがって、セレクト回路１２とバイトス
ワップ回路１３及びワードスワップ回路１４とは、デー
タ要素の構造を変換する手段として機能し、データ要素
の構造変換を行わない場合には、前記入力回路１１で受
けて組み立てられたデータ要素をセレクト回路１２で選
択出力し、２バイト長のデータ要素を構造変換する場合
には、バイトスワップ回路１３によって配置転換された
データ要素をセレクト回路１２で選択出力し、４バイト
長のデータ要素を構造変換する場合には、ワードスワッ
プ回路１４によって配置転換された４バイト長のデータ
要素（ＢＡＤＣ）における下位側の２バイトのデータ要
素（ＤＣ）をセレクト回路１２で選択出力した後、続け
て上位側の２バイトのデータ要素（ＢＡ）を選択出力す
る。これにより、４バイト長のデータ要素（ＡＢＣＤ）
の配列は（ＤＣＢＡ）となり、４バイト長のデ−タ要素
におけるバイト配列が反転される。

【００２８】出力回路１５はその出力が第２システムバ
ス３に接続され、第２システムバス３に接続されたメモ
リ６に書き込むためのアドレスを保持、更新するアドレ
スカウンタを内蔵している。出力回路１５の入力はセレ
クト回路１２の出力に接続されている。出力回路１５は
制御回路１０からの書き出し要求を受けると、アドレス
カウンタの値およびセレクト回路１２が出力しているデ
ータを第２システムバス３に出力し、メモリ６への書き
込みを行う。同時にアドレスカウンタを２つ増加する。

【００２９】データ構造保持回路１６は、データ転送装
置１が転送するデータの構造を示す値を保持し、入力回
路１１が取り込んでいるデータのサイズを制御回路１０
に指示する。

【００３０】入力エンディアン保持回路１７、出力エン
ディアン保持回路１８は、それぞれ入力回路１１及び出
力回路１５が取り扱うエンディアンを指示する値を保持
する。

【００３１】排他的論理和（Ｅｘ−ＯＲ）ゲート１９
は、入力エンディアン保持回路１７と出力エンディアン
保持回路１８の値が同一の時は論理”０”を、異なる時
は論理”１”をエンディアン不一致信号として出力し、
この信号は制御回路１０に入力される。

【００３２】データブロック長保持回路２０は、転送す
べきデータブロックの残量を保持するものであって、入
力回路１１がデータを取り込んだデータ数により残量を
減少させ、残量がゼロになったならばそれを制御回路１
０に通知する。

【００３３】入力回路１１のアドレスカウンタ、出力回
路１５のアドレスカウンタ、データ構造保持回路１６の
データ構造値、入力エンディアン保持回路１７、出力エ
ンディアン保持回路１８、データブロック長保持回路２
０は、それぞれＣＰＵ４により保持内容が設定される。

【００３４】図２はデータ構造を指示する制御データの
構造を示す図である。

【００３５】図２において制御データは、転送データの
各１バイトに対応して２ビットのフィールドが割り当て
られ、転送される順に下位ビットから割り付けられてい
る。２ビットの値、”００”は１バイト長データ、”０
１”は２バイト長データ、”１０”は４バイト長データ
を表すように符号化されている。例えば図３（ａ）に示
すデータ構造を示す制御データは図３（ｅ）に示すよう
に、”００００ １０１０ １０１０ ０１０１”（２
進数）で表される。

【００３６】このような構成において、ＣＰＵ４はデー
タ転送に先だって、まず、入力回路１１のアドレスカウ
ンタ、出力回路１５のアドレスカウンタ、データ構造保
持回路１６のデータ構造値、入力エンディアン保持回路
１７、出力エンディアン保持回路１８、データブロック
長保持回路２０をそれぞれ設定する。

【００３７】一例として、設定する値を以下に示す。ま
た、転送されるデータブロックの構造は図３に示すもの
とする。なお、”＄”記号は１６進数を示し、’Ｂ’記
号は２進数を示すものとする。

【００３８】入力アドレス：＄１０００ 出力アドレス：＄２０００ データ構造値：B0000101010100101 入力エンディアン：リトルエンディアン 出力エンディアン：ビッグエンディアン データ長：８バイト 以下に、動作を手順を追って説明する。

【００３９】データ構造保持回路１６は、１回目の読み
出しデータに対応して２バイト分のデータ構造値の下位
４ビット（”０１０１”）を出力する。制御回路１０は
データ残量がゼロでないことから、入力回路１１に取り
込み要求を出力する。入力回路１１は第１システムバス
２にアドレス＄１０００を出力し、メモリ５からデータ
を読み出す。このデータは＄ＡＡＢＢである。入力回路
１１のアドレスカウンタは２バイト分だけインクリメン
トされて＄１００２となる。

【００４０】Ｅｘ−ＯＲゲート１９は入力エンディアン
と出力エンディアンが異なることからエンディアン不一
致信号（＝１）を出力する。制御回路１０はデータ構造
値（”０１０１”）とエンディアン不一致信号を受け取
り、２バイト長データのスワップが必要であると判断
し、セレクト回路１２にバイトスワップ回路１３の出力
を選択するよう指示する。入力回路１１が読み出した値
は、バイトスワップ手段により変換されて＄ＢＢＡＡと
なり、これがセレクト回路１２により出力回路１５に与
えられる。制御回路１０は入力回路１１の読み出し完了
を受けると、出力回路１５に書き込み要求を出す。ま
た、読み出しが終了したことを受けたデータブロック長
保持回路２０は、２バイト分デクリメントされて”６”
となる。

【００４１】出力回路１５はアドレス＄２０００とデー
タ＄ＢＢＡＡを第２システムバス３に出力してメモリ６
に書き込む。出力回路１５の書き込み終了を受けて、デ
ータ構造保持回路１６は次の２バイト分のデータ構造値
を出力する。この例ではＢ１０１０が出力される。

【００４２】制御回路１０はデータ残量がゼロでないこ
とから、入力回路１１に次のデータの読み込みを指示す
る。第１システムバス２ではアドレス＄１００２からデ
ータ＄２２３３が読み出される。データ構造値がＢ１０
１０であり４バイト長データを示していることから、読
み出されたデータ（＄２２３３）はワードスワップ回路
１４に入力される。

【００４３】制御回路１０は、更に次の２バイトの読み
出しを入力回路１１に指示し、第１システムバス２では
アドレス＄１００４からデータ＄００１１が読み出され
る。読み出されたデータ（＄００１１）はワードスワッ
プ回路１４に入力される。この状態にあっては、ワード
スワップ回路１４には＄００１１２２３３が蓄積された
ことになる。ワードスワップ回路１４の第１の出力は＄
１１００、第２の出力は＄３３２２が出力される。

【００４４】次に、制御回路１０はセレクト回路１２に
ワードスワップ回路１４の第１の出力を選択するように
指示し、出力回路１５に書き込み要求出す。出力回路１
５はアドレス＄２００２に＄１１００を書き込む。デー
タ構造保持回路１６は書き込み終了を受けて、データ構
造値を更新し、Ｂ１０１０を出力する。

【００４５】制御回路１０は更にセレクト回路１２にワ
ードスワップ回路１４の第２の出力を選択するように指
示し、出力回路１５に書き込み要求を出す。出力回路１
５はアドレス＄２００４に＄３３２２を書き込む。デー
タ構造保持回路１６は書き込み終了を受けて、データ構
造値を更新し、次の２バイト分のデータ構造であるＢ０
０００を出力する。

【００４６】データ残量は２であるので、制御回路１０
は入力回路１１に次のデータの取り込みを要求する。こ
れにより、入力回路１１はアドレス＄１００６のデータ
＄ＥＦＣＤを取り込む。データ残量はこれによりゼロに
なり、データ転送終了を制御回路１０に通知する。

【００４７】制御回路１０はデータ構造値がＢ００００
であるから、１バイト長データを取り込んだことが判断
される。１バイト長データは変換を必要としないので、
セレクト回路１２に入力回路１１の値を選択するよう指
示し、セレクト回路１２は＄ＥＦＣＤを出力回路１５に
与える。

【００４８】次に、制御回路１０は出力回路１５に書き
込み要求を出す。出力回路１５はアドレス＄２００６に
データ＄ＥＦＣＤを書き込む。制御回路１０は出力回路
１５の動作終了を待ってＣＰＵ４にデータ転送完了を通
知する。

【００４９】以上の手順により、図３に示すように１個
の２バイト長データ、１個の４バイト長データ、２個の
１バイト長データが転送されたことになる。メモリ内の
データ配置を図３に示す。同図（ａ）は入力側エンディ
アンに合わせて配置されたデータを、同図（ｂ）は出力
側に転送されたデータを示す。図３から明らかなよう
に、同図（ｂ）は出力側エンディアンに適合した配置を
持っている。

【００５０】次に、入力側エンディアンと出力側エンデ
ィアンが同一である場合の動作を、次の値が設定された
ものとして、手順を追って説明する。

【００５１】入力アドレス：＄１０００ 出力アドレス：＄２０００ データ構造値：B0000101010100101 入力エンディアン：リトルエンディアン 出力エンディアン：リトルエンディアン データ長：８バイト データ構造保持回路１６は１回目の読み出しデータに対
応して２バイト分のデータ構造値の下位４ビット（”０
１０１”）を出力する。制御回路１０はデータ残量がゼ
ロでないことから、入力回路１１に取り込み要求を出力
する。入力回路１１は第１システムバス２にアドレス＄
１０００を出力し、メモリ５からデータを読み出す。こ
のデータは＄ＡＡＢＢとなる。入力回路１１のアドレス
カウンタは２バイト分だけインクリメントされ＄１００
２となる。Ｅｘ−ＯＲゲート１９は入力エンディアンと
出力エンディアンが同一であることからエンディアン不
一致信号は出力されない。このため、制御回路１０はデ
ータ構造値が”０１０１”であるが、エンディアン不一
致信号が入力されないので構造変換は不要と判断し、セ
レクト回路１２に入力回路１１の値を選択するよう指示
し、セレクト回路１２は＄ＡＡＢＢを出力回路１５に与
える。

【００５２】制御回路１０は入力回路１１の読み出し完
了を受けると、出力回路１５に書き込み要求を出す。ま
た、データブロック長保持回路２０は読み出しが終了し
たことを受けて、２バイト分デクリメントして”６”と
なる。

【００５３】出力回路１５はアドレス＄２０００とデー
タ＄ＡＡＢＢを第２システムバス３に出力してメモリ６
に書き込む。出力回路１５の書き込み終了を受けて、デ
ータ構造保持回路１６は次の２バイト分のデータ構造値
を出力する。この例ではＢ１０１０が出力される。

【００５４】以上の動作が、データブロック長の残量が
ゼロになるまで繰り返される。すなわち、データ構造値
がいかなる値を示していても、入出力エンディアンが一
致しているときにはデータ構造変換が行われない。

【００５５】図４はこの発明の第２の実施例に係わるデ
ータ転送装置の構成を示す図である。

【００５６】上述した第１の実施例では、データ構造制
御データをＣＰＵ４が与えるように構成されていたが、
転送するデータの一部にこの制御データを配置すること
ができる。この実施例を図４に示す構成並びに図５に示
すデータを用いて説明する。

【００５７】なお、同一の機能を有する構成には図１と
同一の番号を付与し、説明を省略する。

【００５８】図４において、データ構造保持回路１０２
はセレクト回路１２の出力が設定されるように構成さ
れ、制御回路１０１が指示したときセレクト回路１２の
値を取り込む。

【００５９】制御回路１０１は、データ転送の第１ワー
ドにデータ構造の制御データがあるとして以下の動作を
行う。まず、入力回路１１に第１ワードの取り込みを要
求する。入力エンディアン保持回路１７がリトルエンデ
ィアンを持っている時は、セレクト回路１２は入力回路
１１の出力を選択するよう指示する。一方、ビッグエン
ディアンが保持されているならば、セレクト回路１１が
バイトスワップ回路１４の出力を選択するよう指示す
る。次に、入力回路１１が第１ワードの取り込み終了を
通知したならば、データ構造保持回路１０２にセレクト
回路１２の出力を取り込むよう指示する。

【００６０】このように構成されているので、データ構
造保持回路１０２には、エンディアンを考慮して正しい
ビット順で転送データの第１ワードがデータ構造の制御
データとして設定される。

【００６１】そして、出力側エンディアンに合わせてセ
レクト回路１２を制御し、出力回路１５に書き込みの要
求を出す。これは、データ構造の制御データ自体を出力
側メモリ６に書き込む為である。

【００６２】次に、この実施例の動作を具体的データを
用いて説明する。

【００６３】ＣＰＵ４はデータ転送に先だって、入力回
路１１のアドレスカウンタ、出力回路１５のアドレスカ
ウンタ、入力エンディアン保持回路１７、出力エンディ
アン保持回路１８、データブロック長保持回路２０をそ
れぞれ設定する。第１の実施例と同じデータを転送する
が、データ構造制御データが先頭に加わるため、以下に
示すようにデータ長は２バイト増え１０バイトになって
いる。

【００６４】入力アドレス：＄１０００ 出力アドレス：＄２０００ 入力エンディアン：リトルエンディアン 出力エンディアン：ビッグエンディアン データ長：１０バイト 制御回路１０１は第１ワードの読み出しを入力回路１１
に要求する。入力回路１１はアドレス＄１０００にある
データ＄０ＡＡ５を読み出す。入力エンディアンはリト
ルエンディアンであるから、読み出されたデータをその
ままセレクト回路１２を介してデータ構造保持回路１０
２に設定される。

【００６５】その後、第１ワードをメモリ６に書き込む
が、出力エンディアンはビッグエンディアンであるか
ら、バイトスワップされたデータがセレクト回路１２で
選択され、出力回路１５に与えられる。制御回路１０１
は出力回路１５に書き込みを要求して第１ワードの出力
を終了する。

【００６６】データ構造保持回路１０２は第２ワード以
降のデータ構造を保持しており、＄０ＡＡ５は第１の実
施例と同様に１個の２バイト長、１個の４バイト長デー
タ、２個の１バイト長データを示している。第１ワード
の読み書きが終了した時点で、入力アドレスは＄１００
２、出力アドレスは＄２００２、データ長は８バイトに
なっているが、動作状況は第１の実施例の開始時点と同
じになっており、以降の動作は第１の実施例とまったく
同じであるので、説明を省略する。

【００６７】なお、この実施例ではデータ構造制御デー
タを１６ビットとして説明しているが、さらに多ビット
の制御データに対応させることも可能である。

【００６８】また、データ構造の制御データとしてデー
タ１バイトごとに２ビットを割り当てているが、１デー
タ要素を単位として符号化することができる。例えば１
バイト長データは”００”、２バイト長データは”０
１”、４バイト長データは”１０”としたとき、１６ビ
ットのデータ構造値では８個のデータ要素を表現できる
ことになる。このように、データ構造値の表現形式の構
造を替えることは、当業者にとって極めて容易なことで
ある。

【００６９】図６はこの発明の第３の実施例に係わるデ
ータ転送装置の構成を示す図である。

【００７０】第３の実施例は、メモリ５およびメモリ６
の間で双方向にデータ転送を行うものである。第１入出
力回路２０２及び第２入出力回路２０３はそれぞれ第１
システムバス、第２システムバスに対するバス制御を行
うものであって、バスコントローラ２０２−１，２０３
−１とアドレスカウンタ２０２−２，２０３−２を具備
している。

【００７１】バスコントローラ２０２−１，２０３−１
は、制御回路２０４との間で読み書きモードを示すＲ／
Ｗ１，Ｒ／Ｗ２信号とバスアクセス要求を示すＲＥＱ
１，ＲＥＱ２信号を受け、メモリアクセスの終了を示す
ＲＤＹ１，ＲＤＹ２信号を出力する。第１，第２システ
ムバス２，３のアドレスバスＡ１，Ａ２には、アドレス
カウンタが保持しているアドレスが出力される。第１，
第２システムバスのデータバスＤ１，Ｄ２から読み込ん
だデータはＤＲＩないしＤＷＩに出力され、書き出しデ
ータはＤＷＯないしＤＲＯより受け取り、第１，第２シ
ステムバスのデータバスＤ１，Ｄ２に出力される。

【００７２】バスアドレスカウンタ２０２−２，２０３
−２には、ＣＰＵ４によってデータ転送の開始アドレス
が設定されるものとし、バスアクセスの終了時に自動的
にインクリメントを行う。

【００７３】データ構造変換回路２０１は、バイトスワ
ップ回路２０１−１，２０１−４と、一時記憶回路２０
１−２，２０１−５と、セレタタ２０１−３，２０１−
６とを具備している。

【００７４】バイトスワップ回路２０１−１，２０１−
４は、入力された１６ビット幅のデータの上位バイトと
下位バイトとを入れ換える機能を有し、制御回路２０４
が出力するスワップ指示（ＳＷＡＰ）信号が”１”であ
る時に入れ換えを行い、”０”である時は入れ換えを行
わない。

【００７５】一時記憶回路２０１−２，２０１−５は、
制御回路２０４が出力するロード指示（ＬＯＡＤ）信号
が出された時にバイトスワップ回路２０１−１，２０１
−４が出力したデータを記憶する。

【００７６】セレクタ２０１−３，２０１−４は、制御
回路２０４が出力する選択指示（ＳＥＬＡ）信号が出力
された時に入力Ａを、出力されていない時は入力Ｂを選
択して出力する。

【００７７】エンディアン不一致保持回路２０５は、第
１システムバスと第２システムバスのエンディアンが等
しくないことを示す不一致信号を出力するものであっ
て、ＣＰＵ４により設定される。

【００７８】データ構造保持回路２０６は、転送される
データブロックのデータ構造を保持するものであって、
読み込みデータ（１６ビット幅）のデータ構造値を制御
回路２０４が出力するＮＥＸＴ信号に応じて順次出力す
る。データ構造値はデータ転送に先だってＣＰＵ４によ
り設定される。

【００７９】データブロック長保持回路２０７は、転送
されるデータブロックの長さを保持するものであって、
制御回路２０４が出力するＤＥＣ信号により読み出した
データ量だけデクリメントを行い、結果が０になったな
らば残量ゼロ信号を制御回路２０４に出力する。

【００８０】制御回路２０４はデータ転送装置２００を
統括制御するものである。

【００８１】次に、この第３の実施例の作用を、第１シ
ステムバス２と第２システムバス３のエンディアンが異
なった場合について、第７図に示すタイミングチャート
を用いて詳細に説明する。

【００８２】メモリ５に格納されたデータをメモリ６に
転送するものとする。メモリ５には図３（ｂ）に示すデ
ータが＄１０００番地から配置されているものである。
転送先であるメモリ６では、同図（ｄ）のデータが＄２
０００番地から書き込まれることになる。

【００８３】データ転送に先だって、ＣＰＵ４は転送元
アドレス＄１０００をアドレスカウンタ２０２−２に、
転送先アドレス＄２０００をアドレスカウンタ２０３−
２に、転送データ数＄８をデータブロック長保持回路２
０７に、図３（ｅ）に示すデータ構造値＄０ＡＡ５をデ
ータ構造保持回路２０６に、エンディアン不一致をエン
ディアン不一致保持回路２０５にそれぞれ設定し、転送
開始を制御回路２０４に指示する。

【００８４】データ構造保持回路２０６は、第１ワード
が２バイト長データであることを示すＢ’０１０１’
（Ｂは２進数を示す）を出力する。制御回路２０４はエ
ンディアン不一致を受けてＳＷＡＰ信号を出力し、デー
タ読み込みのためにバスコントローラ２０２−１にＲＥ
Ｑ１信号を出力する。また、データブロック長保持回路
２０７にＤＥＣ信号を送り、２バイト長のデータの取り
込みが行われることを指示して残量をデクリメントさせ
る。

【００８５】バスコントローラ２０２−１は、ＲＥＱ１
信号を受けて第１システムバス２にアドレスカウンタ２
０２−２の値（＄１０００）を出力し、メモリ５より第
１ワードのデータ＄ＡＡＢＢを読み出す。データがバス
コントローラ２０２−１に入力された時点でＲＤＹ１信
号が出力され、ＤＲＩにデータが出力される。以下、Ｒ
ＥＱ１信号が入力されてからＲＤＹ１信号が出力される
までは、同じ動作を繰り返すので説明を省略する。

【００８６】バイトスワップ回路２０１−１ではＳＷＡ
Ｐ信号が入力されているため、上位バイトと下位バイト
の入れ替えを行い、ＤＲＳＷに＄ＢＢＡＡを出力する。

【００８７】制御回路２０４は第１ワードが２バイト長
であることからＲＤＹ１信号を受けると、直ちに第２ワ
ードの読み込みをバスコントローラ２０２−１にＲＥＱ
１信号をもって指示し、次のデータ構造値を得るために
ＮＥＸＴ信号を出力する。更に、第２システムバス３へ
の書き込みをバスコントローラ２０３−１にＲＥＱ２信
号により指示する。なお、第１データは２バイト長であ
ることから、セレクタ２０１−３には入力Ａを選択する
よう指示してあり、ＤＲＯには＄ＢＢＡＡが出力されて
いる。

【００８８】バスコントローラ２０３−１は、ＲＥＱ２
信号を受けて第２システムバスにアドレスカウンタ２０
３−２の値（＄２０００）とＤＲＯの値（＄ＢＢＡＡ）
を出力し、メモリ６に書き込みを行う。書き込みが終了
したことをＲＤＹ２信号により制御回路２０４に知らせ
る。

【００８９】バスコントローラ２０２−１は、第２ワー
ドの読み込みが終了するとＲＤＹ１信号を出力する。制
御回路２０４は、その時のデータ構造値がＢ’１０１
０’であることから４バイト長データが読み込まれたこ
とが判別され、内部状態を”ＬＯＮＧ”に変更する。同
時に、ＬＯＡＤ信号を出力して、一時記憶回路２０１−
２にＤＲＳＷの値（＄３３２２）を取り込ませる。引き
続き、第３ワードの取り込みをバスコントローラ２０２
−１に指示する。メモリ６にはワード順を入れ換えて書
き込まなければならないため、この時点ではＲＥＱ２信
号が出力されない。

【００９０】バスコントローラ２０２−１が第３ワード
の読み込みを終了すると、３回目のＲＤＹ１信号が出力
される。ここで、制御回路２０４はＳＥＬＡ信号を出力
して、ＤＲＳＷに出力されているデータ＄１１００をバ
スコントローラ２０３−１に与え書き込みを指示する。
その書き込み終了後、ＳＥＬＡ信号を”０”にして一時
記憶回路２０１−２に保持されたデータ＄３３２２をバ
スコントローラ２０３−１に与え書き込みを指示する。
この時点で、第４ワードの読み込みを行うべく、バスコ
ントローラ２０２−１にＲＥＱ１信号を出力する。

【００９１】バスコントローラ２０２−１が第４ワード
の読み込みを終了すると、４回目のＲＤＹ１信号が出力
される。この時、データ構造値はＢ’００００’である
から、制御回路２０４は１バイト幅データが読み込まれ
たことが判別され、ＳＷＡＰ信号を停止するとともに、
ＳＥＬＡ信号を出力して第４ワードの書き込みをバスコ
ントローラ２０３−１に指示する。なお、この時点で残
量ゼロ信号が出力されているので、第１システムバス２
からの読み込みは完了し、ＲＥＱ１信号は出力されな
い。バスコントローラ２０３−１の書き込みをもってデ
ータブロックの転送が完了する。

【００９２】メモリ６からメモリ５への転送も同様の手
順でなされるので説明を省略する。

【００９３】次に、第１システムバス２と第２システム
バス３のエンディアンが同一である場合の動作につい
て、図８のタイミングチャートを用いて詳細に説明す
る。

【００９４】図７と同じく、メモリ５に格納されたデー
タをメモリ６に転送するものとする。メモリ５には図３
（ｂ）のデータが＄１０００番地から配置されているも
のである。

【００９５】エンディアンが同一であることから、デー
タ構造値によらずＳＷＡＰ信号は常に”０”である。ま
た、４バイト長データでワード順を入れ換える必要がな
いため、一時記憶回路２０１−２は使用されない。した
がって、制御回路２０４はバスコントローラ２０２−１
にＲＥＱ１信号を出力し、ＲＤＹ１信号が入力されたな
らば直ちにバスコントローラ２０２−２にＲＥＱ２信号
を出力することができる。ＲＥＱ１信号の出力は残量ゼ
ロ信号が入力されるまで繰り返され、全てのデータが転
送される。

【００９６】このように、上記第３の実施例では、バイ
トスワップ回路、一時記憶回路、セレクタを組み合わせ
ているため、無変換、バイトスワップ、ワードスワップ
が容易に実現できる。

【００９７】なお、本発明は、上記実施例に限定される
ことはない。

【００９８】上記実施例では入力側、出力側ともメモリ
上のデータを転送する場合を説明したが、どちらか一方
ないしは両者が周辺装置に接続されデータを直接受け渡
す構成であっても良い。特に、データ転送装置と周辺装
置とメモリが１つのＬＳＩに集積されている構成であっ
ても良い。

【００９９】また、上記実施例では入力側、出力側のシ
ステムバスが独立して記述されているが、同一のバスで
あっても良い。更に、読み書きするメモリが同一の記憶
装置であっても良い。特に、このような実施例では、２
つの異なったエンディアンを使用するＣＰＵがシステム
バスを共有しているシステムにおいて、相互間で交信す
るデータの転送とエンディアン変換が同時に実行される
という利点がある。

【０１００】また、上記実施例では、１バイト長、２バ
イト長、４バイト長の３種のデータを対象としたが、１
バイト長、２バイト長の２種に限定し、データ構造制御
データを１バイトあたり１ビットのフィールドにしても
良い。さらに、前記３種にさらに６４ビットデータを加
え、４種のデータを扱うことも可能である。

【０１０１】また、上記実施例では、システムバスのデ
ータ幅を１６ビットで説明したが、これにとらわれるこ
となく８ビットバス、３２ビットバスであっても同様の
構成により所望の効果を達成することができる。さら
に、入力側システムバスの幅と出力側システムバスの幅
が異なっていても入力回路ないしは出力回路にデータバ
ッファを追加することにより所望の効果が達成される。

【０１０２】

【発明の効果】以上説明したように、この発明によれ
ば、転送するデータのデータ構造にしたがってデータ要
素を組み立て、組み立てたデータ要素を転送先のエンデ
ィアン形式に構造変換して転送するようにしたので、様
々なデータ要素からなるデータブロックを、異なるエン
ディアンの装置間でプログラム処理によるエンディアン
変換を行うことなく高速に転送することが達成できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係わるデータ転送装置
の構成を示す図である。

【図２】本発明で用いられるデータ構造制御データの一
実施例を示す図である。

【図３】第１の実施例に用いるデータ構造の一例を示す
図である。

【図４】本発明の第２の実施例に係わるデータ転送装置
の構成を示す図である。

【図５】第２の実施例に用いるデータ構造の一例を示す
図である。

【図６】本発明の第３の実施例に係るデータ転送装置の
構成を示す図である。

【図７】第３の実施例のタイミングチャートを示す図で
ある。

【図８】第３の実施例の他のタイミングチャートを示す
図である。

【図９】４バイト長データがメモリに記憶されるときの
バイト並びを示す図である。

【符号の説明】

１，１００，２００ データ転送装置 ２ 第１システムバス ３ 第２システムバス ４ ＣＰＵ ５ 転送元データが記憶されたメモリ ６ 転送先データが記憶されるメモリ １０，１０１，２０４ 制御回路 １１ 入力回路 １２ セレクト回路 １３ バイトスワップ回路 １４ ワードスワップ回路 １５ 出力回路 １６，１０２，２０６ データ構造保持回路 １７ 入力エンディアン保持回路 １８ 出力エンディアン保持回路 １９ Ｅｘ−ＯＲ回路 ２０，２０７ データブロック長保持回路 ２０１ データ構造変換回路 ２０２ 第１入出力回路 ２０３ 第２入出力回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−195441（ＪＰ，Ａ) 特開 平４−163656（ＪＰ，Ａ) 特開 昭63−208972（ＪＰ，Ａ) 特開 平３−34043（ＪＰ，Ａ) 特開 平４−172548（ＪＰ，Ａ) 特開 平４−143846（ＪＰ，Ａ) 特開 昭64−88826（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 5/00 G06F 12/04 510 G06F 13/16 - 13/18 510 G06F 13/28 - 13/36 320 G06F 13/38 - 13/38 350

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 異なる長さのデータ要素が複数含まれて
   なるデータ構造のデータブロックを、設定されたデータ
   長毎に転送元から受ける入力手段と、 前記入力手段で受けたデータをデータ要素に組み立て，
   組み立てたデータ要素を転送先のエンディアン形式に構
   造変換する変換手段と、 前記変換手段によって構造変換されたデータ要素を、設
   定されたデータ長毎に転送先へ与える出力手段と、 転送するデータブロックのデータ構造を記憶する第１の
   記憶手段と、 転送元のエンディアンと転送先のエンディアンを記憶す
   る第２の記憶手段と、 前記第１の記憶手段に記憶されたデータ構造にしたがっ
   て、前記変換手段おける組み立て処理を制御し、前記第
   ２の記憶手段に記憶されたエンディアンにしたがって前
   記変換手段における変換処理を制御し、前記入力手段と
   前記出力手段におけるデータの入出力を制御する制御手
   段とを有することを特徴とするデータ転送装置。
2. 【請求項２】 前記変換手段は、 ｎ（ｎ≧２）バイト長のデータ要素におけるバイト配列
   を逆に配列するバイト配列変換手段と、 前記バイト配列変換手段によって配列されたデータ要素
   又は前記入力手段で受けて組み立てられたデータ要素を
   選択する選択手段とを有することを特徴とする請求項１
   記載のデータ転送装置。
3. 【請求項３】 前記変換手段は、 ２バイト長からなるデ−タ要素に対して、上位側の１バ
   イトのデ−タ要素を下位側に配置転換し、下位側の１バ
   イトのデ−タ要素を上位側に配置転換するバイト交換回
   路と、 ４バイト長からなるデータ要素における上位側の２バイ
   トのデータ要素に対して、上位側の１バイトのデータ要
   素を下位側に配置転換し、下位側の１バイトのデータ要
   素を上位側に配置転換し、前記４バイト長からなるデー
   タ要素における下位側の２バイトのデータ要素に対し
   て、上位側の１バイトのデータ要素を下位側に配置転換
   し、下位側の１バイトのデータ要素を上位側に配置転換
   するワード交換回路と、 データ要素の構造変換を行わない場合には、前記入力手
   段で受けて組み立てられたデータ要素を選択出力し、２
   バイト長のデ−タ要素を構造変換する場合には、バイト
   交換回路によって配置転換されたデータ要素を選択出力
   し、４バイト長のデータ要素を構造変換する場合には、
   ワード交換回路によって配置転換された４バイト長のデ
   ータ要素における下位側の２バイトのデータ要素を選択
   出力した後続けて上位側の２バイトのデータ要素を選択
   出力する選択手段とを有することを特徴とする請求項１
   記載のデ−タ転送装置。
4. 【請求項４】 前記第１の記憶手段は、記憶するデータ
   構造が前記変換手段によって組み立てられるデータ要素
   のバイト長を示してなることを特徴とする請求項１，２
   又は３記載のデータ転送装置。
5. 【請求項５】 前記第１の記憶手段は、記憶するデータ
   構造がプロセッサにより設定されてなることを特徴とす
   る請求項１，２，３又は４記載のデータ転送装置。
6. 【請求項６】 前記第１の記憶手段は、記憶するデータ
   構造が前記入力手段で受けたデータ要素により設定され
   てなることを特徴とする請求項１，２，３又は４記載の
   データ転送装置。
7. 【請求項７】 前記転送元又は転送先は，メモリ又はプ
   ロセッサからなることを特徴とする請求項１，２，３，
   ４，５又は６記載のデータ転送装置。