JP3150005B2 - シリアルインタフェース回路 - Google Patents
シリアルインタフェース回路Info
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- JP3150005B2 JP3150005B2 JP05162393A JP5162393A JP3150005B2 JP 3150005 B2 JP3150005 B2 JP 3150005B2 JP 05162393 A JP05162393 A JP 05162393A JP 5162393 A JP5162393 A JP 5162393A JP 3150005 B2 JP3150005 B2 JP 3150005B2
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Description
【０００１】
【産業上の利用分野】本発明はシリアルデータインタフ
ェース回路に関し、特に複数のデータ受信モードに対応
できるシリアルデータ受信回路に関する。
ェース回路に関し、特に複数のデータ受信モードに対応
できるシリアルデータ受信回路に関する。
【０００２】
【従来の技術】シリアルデータ転送は複数のユニット間
でのデータ送受信の一手段として多用されている。例え
ば、データ処理装置としてのマイクロコンピュータはシ
リアルデータインタフェース回路を内蔵して周辺ユニッ
トに処理したデータをシリアルに送信したり同ユニット
から処理すべきデータをシリアルに受信している。シリ
アルに受信されたデータはパラレルデータに変換されて
所定の処理が施される。その結果は周辺ユニットにシリ
アル転送により戻されることもある。
でのデータ送受信の一手段として多用されている。例え
ば、データ処理装置としてのマイクロコンピュータはシ
リアルデータインタフェース回路を内蔵して周辺ユニッ
トに処理したデータをシリアルに送信したり同ユニット
から処理すべきデータをシリアルに受信している。シリ
アルに受信されたデータはパラレルデータに変換されて
所定の処理が施される。その結果は周辺ユニットにシリ
アル転送により戻されることもある。
【０００３】広いアプリケーションの観点から、１回の
シリアル転送により転送できるビット数を可変すること
が利有である。例えば１６ビットのデータ処理装置に対
し１６ビットの周辺ユニットも８ビットの周辺ユニット
もシリアル転送できることが望ましい。さらには、転送
されるビット順位も可変できることが好まれる。周辺ユ
ニットの中には転送データの上位ビットから転送する
（ＭＳＢファースト）のものもあれば、下位ビットから
転送する（ＬＳＢファースト）のもあるからである。
シリアル転送により転送できるビット数を可変すること
が利有である。例えば１６ビットのデータ処理装置に対
し１６ビットの周辺ユニットも８ビットの周辺ユニット
もシリアル転送できることが望ましい。さらには、転送
されるビット順位も可変できることが好まれる。周辺ユ
ニットの中には転送データの上位ビットから転送する
（ＭＳＢファースト）のものもあれば、下位ビットから
転送する（ＬＳＢファースト）のもあるからである。
【０００４】すなわち、データ受信回路としては以下の
４つの受信モードに対応できることが望まれている。
４つの受信モードに対応できることが望まれている。
【０００５】（１）受信回路が許容する最大ビット表を
シリアルデータを受信し、パラレルデータに変換して出
力する。
シリアルデータを受信し、パラレルデータに変換して出
力する。
【０００６】（２）受信回路が許容する最大ビット長に
満たないビット長のシリアルデータを受信し、パラレル
データに変換して有効なビットデータのみを出力する。
満たないビット長のシリアルデータを受信し、パラレル
データに変換して有効なビットデータのみを出力する。
【０００７】（３）受信回路が許容する最大ビット長の
シリアルデータを受信し、パラレルデータに変換すると
ともビット並びを反転して出力する。
シリアルデータを受信し、パラレルデータに変換すると
ともビット並びを反転して出力する。
【０００８】（４）受信回路が許容する最大ビット長に
満たないビット長のシリアルデータを受信し、パラレル
データに変換するとともにビット並びを反転し、さらに
有効なビットのみを出力する。
満たないビット長のシリアルデータを受信し、パラレル
データに変換するとともにビット並びを反転し、さらに
有効なビットのみを出力する。
【０００９】
【発明が解決しようとする課題】シリアルデータ受信回
路は上述のような受信モードに対応できることが望まれ
るわけであるが、対応した結果として、ハードウェアが
不所望に増大してはその意味が半減することになる。
路は上述のような受信モードに対応できることが望まれ
るわけであるが、対応した結果として、ハードウェアが
不所望に増大してはその意味が半減することになる。
【００１０】したがって、本発明の目的は、必要とされ
るハードウェアの増大を最小限に抑えて複数の受信モー
ドに対応したシリアルデータ受信回路を提供することに
ある。
るハードウェアの増大を最小限に抑えて複数の受信モー
ドに対応したシリアルデータ受信回路を提供することに
ある。
【００１１】
【課題を解決するための手段】本発明による回路は、シ
リアルデータが供給される入力端子と、クロックに同期
して上記入力端子のデータを取り込みシフトする複数ビ
ット構成の第１シフトレジスタと、上記入力端子および
上記第１シフトレジスタの出力に接続されれ第１の受信
モードのときは上記入力端子を選択し第２の受信モード
のときは上記第１シフトレジスタの出力を選択する選択
手段と、この選択手段から得られるデータを上記クロッ
クに同期して取り込みシフトする複数ビット構成の第２
シフトレジスタと、複数の第１出力端子と、複数の第２
出力端子と、活性化されたときに上記第１のシフトレジ
スタの各ビットからのデータを上記複数の第１および第
２出力端子の一方の対応するものに出力する第１出力手
段と、活性化された上記第２のシフトレジスタの各ビッ
トからのデータを上記複数の第１および第２出力端子の
他方の対応するものに出力する第２出力手段と、上記第
１の受信モードのとき上記第１および第２出力手段を共
に活性化し、上記第２の受信モードのときは第１か又は
第２出力手段を活性化する制御手段とを備え、前記第１
及び第２の出力端子には前記シリアルデータがパラレル
データに変換されて出力されることを特徴する。
リアルデータが供給される入力端子と、クロックに同期
して上記入力端子のデータを取り込みシフトする複数ビ
ット構成の第１シフトレジスタと、上記入力端子および
上記第１シフトレジスタの出力に接続されれ第１の受信
モードのときは上記入力端子を選択し第２の受信モード
のときは上記第１シフトレジスタの出力を選択する選択
手段と、この選択手段から得られるデータを上記クロッ
クに同期して取り込みシフトする複数ビット構成の第２
シフトレジスタと、複数の第１出力端子と、複数の第２
出力端子と、活性化されたときに上記第１のシフトレジ
スタの各ビットからのデータを上記複数の第１および第
２出力端子の一方の対応するものに出力する第１出力手
段と、活性化された上記第２のシフトレジスタの各ビッ
トからのデータを上記複数の第１および第２出力端子の
他方の対応するものに出力する第２出力手段と、上記第
１の受信モードのとき上記第１および第２出力手段を共
に活性化し、上記第２の受信モードのときは第１か又は
第２出力手段を活性化する制御手段とを備え、前記第１
及び第２の出力端子には前記シリアルデータがパラレル
データに変換されて出力されることを特徴する。
【００１２】このような構成によれば、第１の受信モー
ドのときは入力端子へのシリアルデータは第１および第
２のシフトレジスタに順に取り込まれてパラレルデータ
に変換され出力端子から出力される。すなわち、上記
（１）の受信モードに対応している。一方、第２の受信
モードのときは入力端子にシリアルデータは第１および
第２のシフトレジスタに並列に取り込まれそのうちの一
方が出力端子に出力される。かくして上記（２）の受信
モードに対処している。しかも、増加されるハードウェ
アとしては、選択手段と第１および第２の選択活性化手
段で済み、最小限に抑えられている。
ドのときは入力端子へのシリアルデータは第１および第
２のシフトレジスタに順に取り込まれてパラレルデータ
に変換され出力端子から出力される。すなわち、上記
（１）の受信モードに対応している。一方、第２の受信
モードのときは入力端子にシリアルデータは第１および
第２のシフトレジスタに並列に取り込まれそのうちの一
方が出力端子に出力される。かくして上記（２）の受信
モードに対処している。しかも、増加されるハードウェ
アとしては、選択手段と第１および第２の選択活性化手
段で済み、最小限に抑えられている。
【００１３】第１および第２出力手段にさらにビット反
転機能をもたせることが好ましい。かくすれば、上記
（３）および（４）の受信モードにも対応することがで
きる。
転機能をもたせることが好ましい。かくすれば、上記
（３）および（４）の受信モードにも対応することがで
きる。
【００１４】
【実施例】以下、図面を参照しながら本発明を詳細に説
明する。
明する。
【００１５】図１を参照すると、本発明の一実施例によ
るシリアルデータ受信回路１は１６ビットマイクロコン
ピュータ、すなわちＣＰＵ（図示せず）のＩ／Ｏユニッ
トの一部として設けられており、端子７１−７４を介し
て接続される周辺ユニット（図示せず）からのデータを
受信する。端子７１にはシリアルデータＳＤが供給さ
れ、端子７２にはシリアルクロックＳＣＫが供給され
る。端子７３には周辺ユニットから送信要求信号ＳＲＱ
が供給され、同要求に対する許可信号は送信アクノレッ
ジ信号ＳＡＣＫとして周辺ユニットに戻される。
るシリアルデータ受信回路１は１６ビットマイクロコン
ピュータ、すなわちＣＰＵ（図示せず）のＩ／Ｏユニッ
トの一部として設けられており、端子７１−７４を介し
て接続される周辺ユニット（図示せず）からのデータを
受信する。端子７１にはシリアルデータＳＤが供給さ
れ、端子７２にはシリアルクロックＳＣＫが供給され
る。端子７３には周辺ユニットから送信要求信号ＳＲＱ
が供給され、同要求に対する許可信号は送信アクノレッ
ジ信号ＳＡＣＫとして周辺ユニットに戻される。
【００１６】ＣＰＵは１６ビット（２バイト）単位でデ
ータを処理するので、本回路１の許容最大ビット長も１
６ビットであるが、本発明に従ってシリアル−パラレル
変換器としての１６ビットシフトレジスタは８ビットず
つのシフトレジスタ１０，２０に分割されている。シフ
トレジスタ１０のデータ入力端子Ｄはシリアルデータ端
子７１に接続され、シフトレジスタ２０のデータ入力端
子Ｄは選択回路３０の出力に接続されている。選択回路
３０は二つのＡＮＤゲート３１，３３と一つのＯＲゲー
ト３２でなり、モード信号Ｍ８／１６に応答してシリア
ルデータ入力端子７１か又はシフトレジスタ１０の出力
を選択してシフトレジスタ２０に供給する。シフトレジ
スタ１０，２０はそのクロック端子ＣＫにＡＮＤゲート
１５を介して供給されるシリアルクロック信号ＳＣＫの
立上りに同期してゲートを取り込む。ＡＮＤゲート１５
の他方の入力にはシリアル転送イネーブル信号ＳＥＮが
供給される。
ータを処理するので、本回路１の許容最大ビット長も１
６ビットであるが、本発明に従ってシリアル−パラレル
変換器としての１６ビットシフトレジスタは８ビットず
つのシフトレジスタ１０，２０に分割されている。シフ
トレジスタ１０のデータ入力端子Ｄはシリアルデータ端
子７１に接続され、シフトレジスタ２０のデータ入力端
子Ｄは選択回路３０の出力に接続されている。選択回路
３０は二つのＡＮＤゲート３１，３３と一つのＯＲゲー
ト３２でなり、モード信号Ｍ８／１６に応答してシリア
ルデータ入力端子７１か又はシフトレジスタ１０の出力
を選択してシフトレジスタ２０に供給する。シフトレジ
スタ１０，２０はそのクロック端子ＣＫにＡＮＤゲート
１５を介して供給されるシリアルクロック信号ＳＣＫの
立上りに同期してゲートを取り込む。ＡＮＤゲート１５
の他方の入力にはシリアル転送イネーブル信号ＳＥＮが
供給される。
【００１７】シフトレジスタ１０および２０からの８ビ
ットずつのデータは、データレジスタ４０，４１は４
２，４３にそれぞれライト信号Ｗ１又はＷ２に同期して
取り込まれる。さらに、リード信号Ｒ１又はＲ２に同期
してそれぞれＤ０−Ｄ７，Ｄ８−Ｄ１５（Ｄ０は最下位
ビットで、Ｄ１５は最上位ビット）として読み出され
る。
ットずつのデータは、データレジスタ４０，４１は４
２，４３にそれぞれライト信号Ｗ１又はＷ２に同期して
取り込まれる。さらに、リード信号Ｒ１又はＲ２に同期
してそれぞれＤ０−Ｄ７，Ｄ８−Ｄ１５（Ｄ０は最下位
ビットで、Ｄ１５は最上位ビット）として読み出され
る。
【００１８】本回路１はさらに８ビットずつの出力端子
Ｂ０−Ｂ７とＢ８−Ｄ１５（Ｂ０は最下位ビットでＢ１
５が最上位ビット）を有する。Ｂ０−Ｂ１５はＣＰＵへ
の１６ビットバス（図示せず）に接続されている。ま
た、出力端子に現われるデータはトライステートバッフ
ァ５０−５４によって制御される。すなわち、バッファ
５０は信号ＭＭＦによって活性化されデータＤ８−Ｄ１
５をその順番で出力端子Ｂ８−Ｂ１５に出力し、バッフ
ァ５１は信号ＭＬＦにより活性化されてデータＤ０−Ｄ
７のビット並びを反転して出力端子Ｂ８−Ｄ１５に出力
する。ビット並びの反転はデータＤ０−Ｄ７と端子Ｂ８
−Ｂ１５の配線を反転することにより得られる。バッフ
ァ５２は信号ＭＭＦ１６により活性化されてデータＤ０
−Ｄ７をこの順にＢ０−Ｂ７に出力し、バッファ５３は
信号ＭＬＦ１６により活性化されてデータＤ８−Ｄ１５
をそのビット並びを反転してＢ０−Ｂ１５に出力する。
反転は前述のように配線で実行できる。バッファ５４の
８ビット入力はロウレベル“Ｌ”に固定されており、信
号Ｍ８がアクティブレベルになると出力端子Ｂ０−Ｂ７
には“０”が現われる。
Ｂ０−Ｂ７とＢ８−Ｄ１５（Ｂ０は最下位ビットでＢ１
５が最上位ビット）を有する。Ｂ０−Ｂ１５はＣＰＵへ
の１６ビットバス（図示せず）に接続されている。ま
た、出力端子に現われるデータはトライステートバッフ
ァ５０−５４によって制御される。すなわち、バッファ
５０は信号ＭＭＦによって活性化されデータＤ８−Ｄ１
５をその順番で出力端子Ｂ８−Ｂ１５に出力し、バッフ
ァ５１は信号ＭＬＦにより活性化されてデータＤ０−Ｄ
７のビット並びを反転して出力端子Ｂ８−Ｄ１５に出力
する。ビット並びの反転はデータＤ０−Ｄ７と端子Ｂ８
−Ｂ１５の配線を反転することにより得られる。バッフ
ァ５２は信号ＭＭＦ１６により活性化されてデータＤ０
−Ｄ７をこの順にＢ０−Ｂ７に出力し、バッファ５３は
信号ＭＬＦ１６により活性化されてデータＤ８−Ｄ１５
をそのビット並びを反転してＢ０−Ｂ１５に出力する。
反転は前述のように配線で実行できる。バッファ５４の
８ビット入力はロウレベル“Ｌ”に固定されており、信
号Ｍ８がアクティブレベルになると出力端子Ｂ０−Ｂ７
には“０”が現われる。
【００１９】上述した各種制御信号さらには周知ユニッ
トからの信号ＳＲＱおよび同ユニットへの信号ＳＡＣＫ
はシーケンスコントローラ６０により発生されるコント
ローラ６０はモードレジスタ６１を有し、同レジスタ６
１に設定されるモードデータに応答して受信モードが設
定される。本実施例では、モードレジスタ６１は２ビッ
トでなり、その内容が“００”，“１０”，“０１”，
“１１”のとき、上記モード（１），（２），（３），
（４）での受信を可能とすべく各種の制御信号を発生す
る。
トからの信号ＳＲＱおよび同ユニットへの信号ＳＡＣＫ
はシーケンスコントローラ６０により発生されるコント
ローラ６０はモードレジスタ６１を有し、同レジスタ６
１に設定されるモードデータに応答して受信モードが設
定される。本実施例では、モードレジスタ６１は２ビッ
トでなり、その内容が“００”，“１０”，“０１”，
“１１”のとき、上記モード（１），（２），（３），
（４）での受信を可能とすべく各種の制御信号を発生す
る。
【００２０】本受信回路１が１６ビットであってＭＳＢ
からデータを送信する周辺ユニットで接続されていると
すると、モードレジスタ６１には“００”がＣＰＵから
バス６２を介してセットされる。すなわち、本回路１は
上記モード（１）での受信モードに設定される。
からデータを送信する周辺ユニットで接続されていると
すると、モードレジスタ６１には“００”がＣＰＵから
バス６２を介してセットされる。すなわち、本回路１は
上記モード（１）での受信モードに設定される。
【００２１】周辺ユニットから図２のようにシリアルデ
ータ要求信号ＳＲＱが発生されると、シーケンスコント
ローラ６０はデータレジスタ４０−４２にＣＰＵに引き
取られていないデータが存在しているかどうか判断し、
存在していないときは信号ＳＡＣＫをアクティブハイレ
ベルにする。また、信号Ｍ８／１６をロウレベルにして
選択回路３０にシフトレジスタ１０の出力を選択させ
る。
ータ要求信号ＳＲＱが発生されると、シーケンスコント
ローラ６０はデータレジスタ４０−４２にＣＰＵに引き
取られていないデータが存在しているかどうか判断し、
存在していないときは信号ＳＡＣＫをアクティブハイレ
ベルにする。また、信号Ｍ８／１６をロウレベルにして
選択回路３０にシフトレジスタ１０の出力を選択させ
る。
【００２２】一方、アクティブハイレベルを受けた固定
ユニットは図２のようにシリアルクロックＳＣＫの立上
りに同期して１６ビットのシリアルデータＳＤをＭＳＢ
Ｄ１５から順に送信する。
ユニットは図２のようにシリアルクロックＳＣＫの立上
りに同期して１６ビットのシリアルデータＳＤをＭＳＢ
Ｄ１５から順に送信する。
【００２３】シーケンスコントローラ６０はさらにシリ
アル送信イネーブル信号ＳＥＮをアクティブレベルに
し、ＡＮＤゲート１５にシリアルクロックＳＣＫのシフ
トレジスタ１０，２０への供給を許可する。かくして、
シフトレジスタ１０，２０はシリアルクロックＳＣＫの
立下りに同期してシリアルデータＳＤを順に取り込みシ
フトする。
アル送信イネーブル信号ＳＥＮをアクティブレベルに
し、ＡＮＤゲート１５にシリアルクロックＳＣＫのシフ
トレジスタ１０，２０への供給を許可する。かくして、
シフトレジスタ１０，２０はシリアルクロックＳＣＫの
立下りに同期してシリアルデータＳＤを順に取り込みシ
フトする。
【００２４】シーケンスコントローラ６０は図示しない
カウンタを有しており、シリアルクロックＳＣＫの受信
開始の１７個目の立上りで信号ＳＥＮをロウレベルに
し、シリアルクロックＳＣＫのシフトレジスタ１０，２
０への供給を禁止する。かくして、１６ビットのシリア
ルデータＳＤはシフトレジスタ１０，２０にＭＳＢＤ１
５がレジスタ２０の最上位段となるように受信されてい
る。かくして受信されたデータはシーケンスコントロー
ラ６０からのライト信号Ｗ１によりデータレジスタ４
０，４１に取り込まれる。データレジスタ４０，４１が
以前のデータを保持しているときは、ライト信号Ｗ２に
よりデータレジスタ４２，４３に供給される。
カウンタを有しており、シリアルクロックＳＣＫの受信
開始の１７個目の立上りで信号ＳＥＮをロウレベルに
し、シリアルクロックＳＣＫのシフトレジスタ１０，２
０への供給を禁止する。かくして、１６ビットのシリア
ルデータＳＤはシフトレジスタ１０，２０にＭＳＢＤ１
５がレジスタ２０の最上位段となるように受信されてい
る。かくして受信されたデータはシーケンスコントロー
ラ６０からのライト信号Ｗ１によりデータレジスタ４
０，４１に取り込まれる。データレジスタ４０，４１が
以前のデータを保持しているときは、ライト信号Ｗ２に
よりデータレジスタ４２，４３に供給される。
【００２５】シーケンスコントローラ６０はその後、Ｃ
ＰＵからのデータリード要求を持つ。ライト信号Ｗ１又
はＷ２によりＣＰＵに対し割込みを発生してデータリー
ドを要求してもよい。ＣＰＵからのデータリード要求が
ある間に周辺ユニットが再度データ送信を要求すると、
データレジスタ４０，４１と４２，４３の両方に空きが
ないときはアクノレッジ信号ＳＡＣＫを返さず、送信を
許可しない。
ＰＵからのデータリード要求を持つ。ライト信号Ｗ１又
はＷ２によりＣＰＵに対し割込みを発生してデータリー
ドを要求してもよい。ＣＰＵからのデータリード要求が
ある間に周辺ユニットが再度データ送信を要求すると、
データレジスタ４０，４１と４２，４３の両方に空きが
ないときはアクノレッジ信号ＳＡＣＫを返さず、送信を
許可しない。
【００２６】ＣＰＵからのデータリード要求に応答して
データリード信号Ｒ１が図２のように発生させる。さら
に、シーケンスコントローラ６０はバッファ活性化信号
ＭＭＦとＭＭＦ１６をアクティブにする。この結果、レ
ジスタ４１からのシリアルデータＳＤの上位８ビットＤ
１５−Ｄ８が出力端子Ｂ１５−Ｂ８にそれぞれ出力さ
れ、レジスタ４０からのシリアルデータの下位８ビット
Ｄ７−Ｄ０は出力端子Ｂ７−Ｂ０にそれぞれ出力され
る。かくして、図６のモード（１）として示すように、
ＭＳＢＤ１５から順に供給されたシリアルデータＳＤは
そのビット順位がそのままのパラレルデータに変換され
て出力される。
データリード信号Ｒ１が図２のように発生させる。さら
に、シーケンスコントローラ６０はバッファ活性化信号
ＭＭＦとＭＭＦ１６をアクティブにする。この結果、レ
ジスタ４１からのシリアルデータＳＤの上位８ビットＤ
１５−Ｄ８が出力端子Ｂ１５−Ｂ８にそれぞれ出力さ
れ、レジスタ４０からのシリアルデータの下位８ビット
Ｄ７−Ｄ０は出力端子Ｂ７−Ｂ０にそれぞれ出力され
る。かくして、図６のモード（１）として示すように、
ＭＳＢＤ１５から順に供給されたシリアルデータＳＤは
そのビット順位がそのままのパラレルデータに変換され
て出力される。
【００２７】ＭＳＢから送信する８ビットの周辺ユニッ
トが接続されるときは、モードレジスタ６１には“１
０”が設定される。シリアル送信開示までの手順は図２
の部分と同一であるが、信号Ｍ８／１６はハイレベルに
される。選択回路３０はそれ故にシリアルデータ入力端
子７１を選択される。したがって、周辺ユニットからＭ
ＳＢＤ７から送られてきた８ビットのデータはシフトレ
ジスタ１０，２０の両方に並列に取り込まれる。そのデ
ータはライト信号Ｗ１によりレジスタ４０，４１にそれ
ぞれ格納される。
トが接続されるときは、モードレジスタ６１には“１
０”が設定される。シリアル送信開示までの手順は図２
の部分と同一であるが、信号Ｍ８／１６はハイレベルに
される。選択回路３０はそれ故にシリアルデータ入力端
子７１を選択される。したがって、周辺ユニットからＭ
ＳＢＤ７から送られてきた８ビットのデータはシフトレ
ジスタ１０，２０の両方に並列に取り込まれる。そのデ
ータはライト信号Ｗ１によりレジスタ４０，４１にそれ
ぞれ格納される。
【００２８】ＣＰＵからのデータ要求にもとづき、シー
ケンスコントローラはリード信号Ｒ１を発生してデータ
レジスタ４０，４１にそのストアデータを出力させる。
本例では上記受信モード（２）であるため、コントロー
ラ６０は図３のように、信号ＭＭＦとＭ８をアクティブ
レベルとする。
ケンスコントローラはリード信号Ｒ１を発生してデータ
レジスタ４０，４１にそのストアデータを出力させる。
本例では上記受信モード（２）であるため、コントロー
ラ６０は図３のように、信号ＭＭＦとＭ８をアクティブ
レベルとする。
【００２９】かくして、ＭＳＢＤ７から送られた８ビッ
トのシリアルデータにもとづき、図６でモード（２）と
して示すように、出力端子Ｂ１５−Ｂ８にはそのビット
順位のままのパラレルデータが出力され、一方出力端子
Ｂ７−Ｂ０にはデータ“０”が出力される。すなわち、
本実施例では、８ビットのデータ受信時には同データは
バスの上位８ビットに出力され、下位８ビットは無効デ
ータとして論理“０”とされている。モード（２）によ
る受信がかくして実行される。
トのシリアルデータにもとづき、図６でモード（２）と
して示すように、出力端子Ｂ１５−Ｂ８にはそのビット
順位のままのパラレルデータが出力され、一方出力端子
Ｂ７−Ｂ０にはデータ“０”が出力される。すなわち、
本実施例では、８ビットのデータ受信時には同データは
バスの上位８ビットに出力され、下位８ビットは無効デ
ータとして論理“０”とされている。モード（２）によ
る受信がかくして実行される。
【００３０】シリアルデータＳＤのＬＳＢから送信する
１６ビットの周辺ユニットが接続されるときは、モード
レジスタ６１には“０１”が設定される。この場合のタ
イミングチャートが図４に示されている。１６ビットの
シリアルデータの受信完了までは図２と同一である。
１６ビットの周辺ユニットが接続されるときは、モード
レジスタ６１には“０１”が設定される。この場合のタ
イミングチャートが図４に示されている。１６ビットの
シリアルデータの受信完了までは図２と同一である。
【００３１】ＣＰＵからデータリードの要求があると、
ＬＳＢＤ０からシリアルデータＳＤが送られていたた
め、シーケンスコントローラ６０は信号ＭＬＦとＭＬＦ
１６をアクティブレベルとする。その結果、レジスタ４
１（４３）からのデータＤ０−Ｄ７はそのビット並びが
反転されて出力端子Ｂ７−Ｂ０にそれぞれ出力され、レ
ジスタ４０（４２）からのデータＤ８−Ｄ１５は同様に
ビット並びが反転されて出力端子Ｂ１５−Ｂ８にそれぞ
れ出力される。すなわち、図６にモード（３）として示
すように、ＬＳＢＤ０から転送された１６ビットのデー
タはそのビット並びが反転して、１６ビットデータＤ１
５−Ｄ０として出力される。
ＬＳＢＤ０からシリアルデータＳＤが送られていたた
め、シーケンスコントローラ６０は信号ＭＬＦとＭＬＦ
１６をアクティブレベルとする。その結果、レジスタ４
１（４３）からのデータＤ０−Ｄ７はそのビット並びが
反転されて出力端子Ｂ７−Ｂ０にそれぞれ出力され、レ
ジスタ４０（４２）からのデータＤ８−Ｄ１５は同様に
ビット並びが反転されて出力端子Ｂ１５−Ｂ８にそれぞ
れ出力される。すなわち、図６にモード（３）として示
すように、ＬＳＢＤ０から転送された１６ビットのデー
タはそのビット並びが反転して、１６ビットデータＤ１
５−Ｄ０として出力される。
【００３２】一方、ＬＳＢから送信する８ビットの周辺
ユニットが接続されたときはモードレジスタ６１には
“１１”が設定される。その結果、図５に示すように、
ＣＰＵからのデータ要求に応答して信号ＭＬＦとＭ８が
アクティブとされる。ＬＳＢＤ０からシリアル転送され
たデータはかくしてそのビット並びが反転されたパラレ
ルデータとしてバスの上位８ビットに出力され、下位８
ビットは“０”となる（図６モード（４））。
ユニットが接続されたときはモードレジスタ６１には
“１１”が設定される。その結果、図５に示すように、
ＣＰＵからのデータ要求に応答して信号ＭＬＦとＭ８が
アクティブとされる。ＬＳＢＤ０からシリアル転送され
たデータはかくしてそのビット並びが反転されたパラレ
ルデータとしてバスの上位８ビットに出力され、下位８
ビットは“０”となる（図６モード（４））。
【００３３】以上により、４つのモード（１）−（４）
に対処したシリアルデータ受信回路が供給される。
に対処したシリアルデータ受信回路が供給される。
【００３４】図７を参照すると、本発明の他の実施例に
よるシリアルデータ受信回路１００が示されている。図
１と同一構成部は同じ番号で示してその説明は省略す
る。本実施例においては、選択回路３０′は二つのトラ
イステートバッファ３５，３６で構成されている。１６
ビット受信のときはバッファ３６が活性化され、８ビッ
ト受信時はバッファ３５が活性化される。
よるシリアルデータ受信回路１００が示されている。図
１と同一構成部は同じ番号で示してその説明は省略す
る。本実施例においては、選択回路３０′は二つのトラ
イステートバッファ３５，３６で構成されている。１６
ビット受信のときはバッファ３６が活性化され、８ビッ
ト受信時はバッファ３５が活性化される。
【００３５】データレジスタ４０，４１（又は４２，４
３）からの１６ビットパラレルデータはそのビット順番
のままセレクタ１１０の一方の入力端子１１０−１に供
給され、また配線によりビット並びが反転されて他方の
入力端子１１０−２に供給される。セレクタ１１０は信
号ＭＦ／ＬＦがハイレべルのとき、すなわち、ＭＳＢか
らシリアルデータが入力されるときは入力端子１１０−
１を選択し、ロウレベルすなわちＬＳＢからシリアルデ
ータが入力されるときは端子１１０−２を選択し、選択
した入力端子１１０−１又は１１０−２を出力端子１１
０−３にそれぞれ接続する。出力端子１１０−３は下位
８ビット，上位８ビットに分けられ下位８ビットのデー
タはトライステートバッファ１２０に供給される。上位
８ビットはトライステートバッファ１３０に供給され
る。
３）からの１６ビットパラレルデータはそのビット順番
のままセレクタ１１０の一方の入力端子１１０−１に供
給され、また配線によりビット並びが反転されて他方の
入力端子１１０−２に供給される。セレクタ１１０は信
号ＭＦ／ＬＦがハイレべルのとき、すなわち、ＭＳＢか
らシリアルデータが入力されるときは入力端子１１０−
１を選択し、ロウレベルすなわちＬＳＢからシリアルデ
ータが入力されるときは端子１１０−２を選択し、選択
した入力端子１１０−１又は１１０−２を出力端子１１
０−３にそれぞれ接続する。出力端子１１０−３は下位
８ビット，上位８ビットに分けられ下位８ビットのデー
タはトライステートバッファ１２０に供給される。上位
８ビットはトライステートバッファ１３０に供給され
る。
【００３６】受信データが１６ビットのときは、信号Ｍ
Ｍ１，ＭＡＳは両方ともアクティブレベルとなり、セレ
クタ１１０からの出力データは出力端子Ｂ０−Ｂ１５に
それぞれ供給される。一方、８ビットデータの受信時
は、信号ＭＡＳが活性化され、セレクタ１１０からの下
位８ビットデータが出力端子Ｂ０−Ｂ７に出力される。
また、信号Ｍ８がアクティブレベルになり、トライステ
ートバッファ１４０が活性化されてロウレベル“Ｌ”が
出力端子Ｂ１５−Ｂ８に出力される。すなわち、本実施
例では、８ビットデータ受信時は、下位８ビットにその
データが現われ、上位８ビットはすべて“０”となる。
Ｍ１，ＭＡＳは両方ともアクティブレベルとなり、セレ
クタ１１０からの出力データは出力端子Ｂ０−Ｂ１５に
それぞれ供給される。一方、８ビットデータの受信時
は、信号ＭＡＳが活性化され、セレクタ１１０からの下
位８ビットデータが出力端子Ｂ０−Ｂ７に出力される。
また、信号Ｍ８がアクティブレベルになり、トライステ
ートバッファ１４０が活性化されてロウレベル“Ｌ”が
出力端子Ｂ１５−Ｂ８に出力される。すなわち、本実施
例では、８ビットデータ受信時は、下位８ビットにその
データが現われ、上位８ビットはすべて“０”となる。
【００３７】上記各制御信号はシーケンスコントローラ
６０′によりモードレジスタ６１のデータに応じて発生
される。本実施例においても、モードレジスタ６１のデ
ータが“００”，“１０”，“０１”，“１１”のとき
上記モード（１），（２），（３），（４）の受信モー
ドとなる。すなわち、モード（１）のときは、信号Ｍ８
／１６はロウレベル、信号ＭＦ／ＬＦはハイレベル、そ
して信号ＭＭ１，ＭＡＳがアクティブレベルとなり、Ｍ
ＳＢから送信された１６ビットのシリアルデータはその
ビット並びのままパラレルデータとして出力端子Ｂ１５
−Ｂ０にそれぞれ出力される。
６０′によりモードレジスタ６１のデータに応じて発生
される。本実施例においても、モードレジスタ６１のデ
ータが“００”，“１０”，“０１”，“１１”のとき
上記モード（１），（２），（３），（４）の受信モー
ドとなる。すなわち、モード（１）のときは、信号Ｍ８
／１６はロウレベル、信号ＭＦ／ＬＦはハイレベル、そ
して信号ＭＭ１，ＭＡＳがアクティブレベルとなり、Ｍ
ＳＢから送信された１６ビットのシリアルデータはその
ビット並びのままパラレルデータとして出力端子Ｂ１５
−Ｂ０にそれぞれ出力される。
【００３８】モード（２）のときは、信号Ｍ８／１６は
ハイレベル、ＭＦ／ＬＦもハイレベル、そして信号ＭＡ
Ｓ，Ｍ８がアクティブレベルとなり、８ビットのシリア
ルデータはそのビット並びのまま８ビットパラレルデー
タとして出力端子Ｂ７−Ｂ０にそれぞれ出力され、上位
８ビットの出力端子Ｂ１５−Ｂ８はすべて“０”とな
る。
ハイレベル、ＭＦ／ＬＦもハイレベル、そして信号ＭＡ
Ｓ，Ｍ８がアクティブレベルとなり、８ビットのシリア
ルデータはそのビット並びのまま８ビットパラレルデー
タとして出力端子Ｂ７−Ｂ０にそれぞれ出力され、上位
８ビットの出力端子Ｂ１５−Ｂ８はすべて“０”とな
る。
【００３９】モード（３）のときは、信号Ｍ８／１６は
ロウレベル，信号ＭＦ／ＬＦもロウレベル，そして信号
ＭＭ１，ＭＡＳがアクティブレベルとなり、１６ビット
のシリアルデータはそのビット並びが反転されて出力端
子Ｂ０−Ｂ１５にそれぞれ出力される。
ロウレベル，信号ＭＦ／ＬＦもロウレベル，そして信号
ＭＭ１，ＭＡＳがアクティブレベルとなり、１６ビット
のシリアルデータはそのビット並びが反転されて出力端
子Ｂ０−Ｂ１５にそれぞれ出力される。
【００４０】モード（４）のときは、信号Ｍ８／１６は
ハイレベル，信号ＭＦ／ＬＦはロウレベル、そして信号
ＭＡＳ，Ｍ８がアクティブレベルとなり、８ビットのシ
リアルデータはそのビット並びが反転されて“０”の上
位８ビットデータとともに出力される。
ハイレベル，信号ＭＦ／ＬＦはロウレベル、そして信号
ＭＡＳ，Ｍ８がアクティブレベルとなり、８ビットのシ
リアルデータはそのビット並びが反転されて“０”の上
位８ビットデータとともに出力される。
【００４１】上記実施例において、データレジスタ４０
−４２は削除してもよい。また、３２ビットと１６ビッ
トの組合せ、８ビットと４ビットの組合せにも適用で
き、さらにはデータ長が２倍の関係以外のときも同様に
できる。さらに、図１で、バッファ５４を端子Ｂ１５−
Ｂ８側に設けてもよい。この場合、バッファ５１，５３
の活性化が逆になる。同様に図７でバッファ１４０を端
子Ｂ７−Ｂ０側に設けてもよく、この場合、１２０，１
３０の制御が逆になる。
−４２は削除してもよい。また、３２ビットと１６ビッ
トの組合せ、８ビットと４ビットの組合せにも適用で
き、さらにはデータ長が２倍の関係以外のときも同様に
できる。さらに、図１で、バッファ５４を端子Ｂ１５−
Ｂ８側に設けてもよい。この場合、バッファ５１，５３
の活性化が逆になる。同様に図７でバッファ１４０を端
子Ｂ７−Ｂ０側に設けてもよく、この場合、１２０，１
３０の制御が逆になる。
【００４２】
【発明の効果】以上のとおり、本発明によれば要求され
るハードウェアの増大を最小限に抑えて複数のモードに
対応できるシリアルインターフェイス回路が提供され
る。
るハードウェアの増大を最小限に抑えて複数のモードに
対応できるシリアルインターフェイス回路が提供され
る。
【図１】本発明の一実施例を示すブロック図。
【図２】モード（１）でのシリアルデータ受信動作を示
すタイミングチャート。
すタイミングチャート。
【図３】モード（２）でのシリアルデータ受信動作を示
すタイミングチャート。
すタイミングチャート。
【図４】モード（３）でのシリアルデータ受信動作を示
すタイミングチャート。
すタイミングチャート。
【図５】モード（４）でのシリアルデータ受信動作を示
すタイミングチャート。
すタイミングチャート。
【図６】モード（１）−（４）でのシリアルデータに対
するパラレルデータの出力状態を示す図。
するパラレルデータの出力状態を示す図。
【図７】本発明の他の実施例を示すブロック図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 行木 浩 神奈川県川崎市中原区小杉町一丁目403 番53日本電気アイシーマイコンシステム 株式会社内 (56)参考文献 特開 昭61−166664（ＪＰ，Ａ) 特開 昭59−45545（ＪＰ，Ａ) 特開 平２−285735（ＪＰ，Ａ) 特開 昭64−1050（ＪＰ，Ａ) 特開 昭63−265323（ＪＰ，Ａ) 特開 昭59−111530（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 5/00 G06F 3/00 G06F 13/00 353 G06F 13/38 320 G06F 13/38 350 H03M 9/00 H04J 3/00
Claims (9)
- 【請求項１】 シリアルデータが供給される入力端子
と、クロックに同期して前記入力端子のデータを取り込
みシフトする第１シフトレジスタと、第１の受信モード
のときは前記入力端子のデータを選択し第２の受信モー
ドのときは前記第１シフトレジスタの出力を選択する選
択手段と、この選択手段からのデータを前記クロックに
同期して取り込みシフトする第２シフトレジスタと、複
数の第１出力端子と、複数の第２出力端子と、前記第２
の受信モードのときは前記第１および第２シフトレジス
タから並列に得られるデータを前記第１および第２出力
端子に転送する第１転送手段と、前記第１の受信モード
のときは前記第１か又は第２シフトレジスタから並列に
得られるデータを前記第１か又は第２出力端子に供給す
る第２転送手段とを備え、前記第１及び第２の出力端子
には前記シリアルデータがパラレルデータに変換されて
出力されることを特徴するシリアルインタフェース回
路。 - 【請求項２】 前記第１転送手段は前記第１シフトレジ
スタから並列に得られるデータを受けその出力が前記第
１出力端子に接続された第１のトライステートバッファ
を有し、前記第２転送手段は前記第２シフトレジスタか
ら並列に得られるデータを受けその出力が前記第２出力
端子に接続された第２のトライステートバッファを有
し、前記第２の受信モードのときは前記第１および第２
のトライステートバッファが両方とも活性化され、前記
第１の受信モードのときは前記第１か又は第２のトライ
ステートバッファが活性化される請求項１のシリアルイ
ンタフェース回路。 - 【請求項３】 前記第１の転送手段はその入力が所定の
論理レベルに設定されその出力が前記第１の出力端子に
接続された第３のトライステートバッファをさらに有
し、前記第１の受信モードのときは前記第２および第３
のトライステートバッファが活性化され前記第１のトラ
イステートバッファが非活性化される請求項２のシリア
ルインタフェース回路。 - 【請求項４】 前記第２の転送手段はこの入力が所定の
論理レベルに設定されその出力が前記第２の出力端子に
接続された第３のトライステートバッファを有し、前記
第１の受信モードのときは前記第１および第３のトライ
ステートバッファが活性化され前記第２のトライステー
トバッファが非活性化される請求項２のシリアルインタ
フェース回路。 - 【請求項５】 シリアルデータが入力される入力端子
と、クロックに同期して前記入力端子のデータを取り込
みシフトする第１のシフトレジスタと、第１の受信モー
ドのときは前記入力端子を選択し第２の受信モードのと
きは前記第１のシフトレジスタの出力を選択する選択手
段と、この選択手段からのデータを前記クロックに同期
して取り込みシフトする第２のシフトレジスタと、複数
の第１出力端子、複数の第２出力端子と、前記第２の受
信モードのときは前記第１および第２のシフトレジスタ
から並列に得られるデータをそのビット並びを反転して
前記第１および第２出力端子に転送する第１の転送手段
と、前記第１の受信モードのときは前記第１か又は第２
のシフトレジスタから並列に得られるデータをそのビッ
ト並びを反転して前記第１か又は第２出力端子に転送す
る第２の転送手段とを備え、前記第１及び第２の出力端
子には前記シリアルデータがパラレルデータに変換され
て出力されることを特徴するシリアルインタフェース回
路。 - 【請求項６】 前記第１および第２の転送手段は前記第
１のシフトレジスタから並列に得られるデータをそのビ
ット並びを反転して受けかつ出力が前記第２出力端子に
接続された第１のトライステートバッファと前記第２の
シフトレジスタから並列に得られるデータをこのビット
並びを反転して受けかつ出力が前記第１出力端子に接続
された第２のトライステートバッファとで含んで構成さ
れ、前記第２の受信モードのときは前記第１および第２
のトライステートバッファが両方とも活性化され、前記
第１の受信モードのときは前記第１か又は第２のトライ
ステートバッファが活性化される請求項５のシリアルイ
ンタフェース回路。 - 【請求項７】 シリアルデータが供給される入力端子
と、クロックに同期して前記入力端子のデータを取り込
みシフトする第１のシフトレジスタと、第１および第２
の受信モードのときは前記入力端子を選択し第３および
第４の受信モードのときは前記第２のシフトレジスタの
出力を選択する選択手段と、この選択手段からのデータ
を前記クロックに同期して取り込みシフトする第２のシ
フトレジスタと、複数の第１出力端子と、複数の第２出
力端子と、前記第３の受信モードのときは前記第１およ
び第２のシフトレジスタからそれぞれ並列に得られる第
１および第２のデータをそのビット並びのまま前記第１
および第２出力端子に転送する第１の転送手段と、前記
第４の受信モードのときは前記第１および第２のデータ
をそのビット並びを反転して前記第１および第２出力端
子に転送する第２の転送手段と、前記第１の受信モード
のときは前記第１か又は第２のデータをそのビット並び
のまま前記第１か又は第２出力端子に転送する第３の転
送手段と、前記第２の受信モードのときは前記第１か又
は第２のデータをそのビット並びを反転して前記第１か
又は第２出力端子に転送する第４の転送手段とを備え、
前記第１及び第２の出力端子には前記シリアルデータが
パラレルデータに変換されて出力されることを特徴する
シリアルインタフェース回路。 - 【請求項８】 前記第１乃至第４の転送手段は、前記第
１のデータをそのビット並びのまま受けかつ出力が前記
第１出力端子に接続された第１トライステートバッファ
と、前記第１のデータをそのビット並びを反転して受け
かつ出力が前記第２出力端子に接続された第２のトライ
ステートバッファと、前記第２のデータをそのビット並
びのまま受けかつ出力が前記第２出力端子に接続された
第３のトライステートバッファと、前記第２のデータを
そのビット並びを反転して受けかつ出力が前記第１出力
端子に接続された第４のトライステートバッファとを含
んで構成され、前記第１の受信モードのときは前記第１
か又は第３のトライステートバッファのみが活性化さ
れ、前記第２の受信モードのときは前記第２か又は第４
のトライステートバッファのみが活性化され、前記第３
の受信モードのときは前記第１および第３のトライステ
ートバッファのみが活性化され、前記第４の受信モード
のときは前記第２および第４のトライステートバッファ
のみが活性化される請求項７のシリアルインタフェース
回路。 - 【請求項９】 前記第１乃至第４の転送手段は、一方の
入力端子に前記第１および第２のデータをそのビット並
びのまま受け他方の入力にそのビット並びを反転して受
けるセレクタと、このセレクタの下位側出力を受けかつ
出力が前記第１出力端子に接続された第１のトライステ
ートバッファと、前記セレクタの上位側出力を受けかつ
出力が前記第２出力端子に接続された第２のトライステ
ートバッファとを含んで構成され、前記セレクタは前記
第１および第３の受信モードのときは前記一方の入力を
選択する一方前記第２および第４の受信モードのときは
前記他方の入力を選択し、前記第２および第３の受信モ
ードのときは前記第１および第２のトライステートバッ
ファの両方が活性化され、前記第１および第４の受信モ
ードのときは前記第１か又は第２のトライステートバッ
ファが活性化される請求項７のシリアルインタフェース
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05162393A JP3150005B2 (ja) | 1992-03-13 | 1993-03-12 | シリアルインタフェース回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5576692 | 1992-03-13 | ||
| JP4-55766 | 1992-03-13 | ||
| JP05162393A JP3150005B2 (ja) | 1992-03-13 | 1993-03-12 | シリアルインタフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0628313A JPH0628313A (ja) | 1994-02-04 |
| JP3150005B2 true JP3150005B2 (ja) | 2001-03-26 |
Family
ID=26392174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05162393A Expired - Fee Related JP3150005B2 (ja) | 1992-03-13 | 1993-03-12 | シリアルインタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3150005B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3228694B2 (ja) * | 1997-03-14 | 2001-11-12 | 株式会社東郷製作所 | ヒンジ構造 |
| KR100505600B1 (ko) * | 1998-04-13 | 2005-09-26 | 삼성전자주식회사 | 시어리얼 인터페이스 회로를 구비하는 프로그래머블 마이크로콘트롤러와 이의 데이터 기입 및 독출방법 |
| JP5060803B2 (ja) * | 2007-03-08 | 2012-10-31 | ラピスセミコンダクタ株式会社 | 直列インタフェース回路 |
| JP4918928B2 (ja) * | 2009-01-14 | 2012-04-18 | ミツミ電機株式会社 | デルタ・シグマａｄ変換回路 |
-
1993
- 1993-03-12 JP JP05162393A patent/JP3150005B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0628313A (ja) | 1994-02-04 |
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