JPH0668024A - コンピュータ装置バス、マスタ装置とスレーブ装置の間で通信する方法およびデータ幅を調整する方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】処理中にアドレスされたデータ転送とハンドシ
ェイク・データ転送の間で遷移できるバスを得る。 【構成】マスタ制御器８０はデータ転送要求を同期装置
７１、非同期装置７２、コプロセッサ７３、ディスク装
置７４、ネットワーク・サーバ７５、ハンドシェイク装
置７６、８ビット装置７７から受けて、バス調停器８５
を介してバス５０の制御を要求する。バス調停器８５が
バス５０の制御をマスタ制御器８０に許すと、その制御
の下でデータ転送シーケンスが実施される。マスタ制御
器８０はバスへ結合されている各装置に対するチャネル
・ハラメータのセットを定めるチャネル制御テーブルを
アクセスして、スレーブ装置により要求される転送シー
ケンスの型を決定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータ装置の分野
に関するものである。更に詳しく言えば、本発明はコン
ピュータ装置の種々の装置の間で通信するための改良し
た装置に関するものである。

【０００２】

【従来の技術】コンピュータ装置においては、少なくと
も１つのプロセッサと種々の周辺装置との間の通信は、
「バス」と一般に呼ばれている信号線セットを介する情
報の転送により通常行われる。典型的なバスはデータ線
と、制御線と、アドレス線とで構成される。バスを介す
る一般的な通信方法は直接メモリアクセス（ＤＭＡ）で
ある。ＤＭＡ転送中は、１つの装置がバスマスタの役割
を演じ、別の装置がスレーブの役割を演ずる。マスタか
らスレーブへ（書込みシーケンス）またはスレーブから
マスタへ（読出しシーケンス）データを転送するため
に、バスマスタはバスのデータ線と制御線を制御する。
ＤＭＡは転送を行うために中央処理装置を必要としない
ことが有利である。バスへ結合されている多くの装置は
バスマスタの役割をとり、ＤＭＡ転送を行うことができ
る。

【０００３】しかし、必ずしも全ての装置がデータ転送
を同じやり方でとり扱うわけではないから互換性の問題
が起きる。ある装置は、装置がバスのアドレス線上のア
ドレスを認識して、「アドレスされたデータ転送」を行
う。他の装置はバスのアドレス線をモニタせず、その代
わりに、ハンドシェイク・プロトコルを含む「ハンドシ
ェイク・データ転送」を要求する。更に、ある装置は６
４ビット幅のデータのデータ転送を行い、一方、別の装
置は３２ビット、１６ビットまたは８ビットものデータ
幅をとり扱う事ができるだけである。また、ある装置は
同期データ転送を要求し、一方、別の装置は非同期デー
タ転送を要求する。

【０００４】現在利用できるコンピュータバスはアドレ
スされたデータ転送とハンドシェイク・データ転送の両
方を行うことはできない。たとえば、アドレスされたデ
ータ転送を行うために構成されたバスは、ハンドシェイ
ク・データ転送を要求する周辺装置を含むことはできな
い。ハンドシェイク・データ転送を要求する周辺装置を
そのようなバスへ取り付けるためには、周辺装置のハン
ドシェイク・データ転送プロトコルをバスのアドレスさ
れたデータ転送プロトコルへインターフェイスするため
に、バスと周辺装置の間に特別の回路を設ける必要があ
る。同様に、ハンドシェイク・データ転送のために構成
されたバスは、周辺装置をそのバスへインターフェイス
するための付加回路なしには、アドレスされたデータ転
送を要求する周辺装置を含むことはできない。

【０００５】変化するデータ幅の装置の間でデータ転送
を行う現在利用できるバスは、適切なデータ幅に一致さ
せるために少なくとも１つの付加データ転送シーケンス
を要求するという欠点を有する。典型的には、バスマス
タはスレーブがとり扱うことができる幅より広い幅を有
するデータを転送しようとすると、スレーブはデータ転
送のためのそれの正しいポートサイズを示す肯定応答を
合図させられる。それからバスマスタはデータ転送シー
ケンスを早めに終わらせ、後でより狭いデータ幅で別の
シーケンスを試みる。不幸なことに、再試行が後に続く
早めに終わらされるデータ転送はバスを介するデータ通
信を遅くする。

【０００６】

【発明が解決しようとする課題】本発明は、アドレスさ
れたデータ転送とハンドシェイク・データ転送の間で
「処理中」に遷移できる改良したコンピュータ装置バス
を提供するものである。更に、本発明のコンピュータ装
置バスは、データ転送中に、データ転送シーケンスを早
めに終わらせることなしに、ダイナミック・サイジング
内のバーストを行い、かつ同期データ転送と非同期デー
タ転送を行う。

【０００７】

【発明の概要】この明細書では、中間再構成過程無し
に、アドレスされたデータ転送とハンドシェイク・デー
タ転送の間で「処理中」に遷移する改良したコンピュー
タ装置バスについて説明する。本発明の改良したコンピ
ュータ装置バスは、データ転送中に、データ転送シーケ
ンスを早めに終わらせることなしに、ダイナミック・サ
イジング内のバーストも行う。更に、本発明は処理中に
同期データ転送と非同期データ転送の間の変更を行う。
それらの性能は、行われる転送シーケンスの型に応じて
バス信号線の機能を変更する事により達成される。

【０００８】アドレスされたデータ転送とハンドシェイ
ク・データ転送の間の処理中の遷移は、肯定応答信号の
セットを提供し、それらの信号の機能を進行中のデータ
転送シーケンスの型に従って変更することにより行われ
る。アドレスされたデータ転送シーケンス中に、スレー
ブ装置を選択するためにアドレス線が用いられ、転送の
終わりを示すためにＤＭＡ肯定応答信号が用いられる。
ハンドシェイク・データ転送シーケンス中は、アドレス
線ではなくて、ＤＭＡ肯定応答信号がスレーブ装置を選
択するための装置選択信号として機能する。また、転送
サイズ信号がアドレスされたデータ転送シーケンスに対
するデータサイズを示すが、ハンドシェイク・データ転
送に対しては用いられない。

【０００９】処理中にデータ幅を変更するために、スレ
ーブ装置のバースト転送性能とマスタ装置の性能を利用
することにより、データ転送シーケンス中のダイナミッ
ク・データ・サイジング内のバーストが実行される。デ
ータの最初の部分をデータ線へドライブすることにより
マスタは開始する。スレーブ装置はバス肯定応答をドラ
イブすることにより応答して、スレーブにより受けられ
たデータのサイズを指示する。スレーブ装置はバースト
可能化線をアサートもして、それがバースト転送をサポ
ートできるかどうかを示す。スレーブがバースト転送を
サポートするならば、バスマスタはデータの残りの部分
に対してバースト転送シーケンスで進み、一方、データ
を桁送りしてスレーブ装置のデータ幅限界を克服する。

【００１０】バス肯定応答信号のタイミングを修正する
ことにより、処理中に同期データ転送シーケンスと非同
期データ転送シーケンスの間の遷移が行われる。同期デ
ータ転送シーケンス中に、バス肯定応答信号がスレーブ
装置により１バスクロック・サイクルの間ドライブされ
てデータ転送を肯定応答する。しかし、非同期データ転
送シーケンス中は、スレーブ装置は、１バスクロック・
サイクルより長い期間だけバス肯定応答信号をドライブ
して、マスタ装置がバス・クロックの立ち上がり縁部で
バス肯定応答をサイクルできるようにする。

【００１１】

【実施例】この明細書においては、アドレスされたデー
タ転送とハンドシェイク・データ転送を実行し、かつ処
理中にアドレスされたデータ転送とハンドシェイク・デ
ータ転送の間で遷移する改良したコンピュータ装置につ
いて説明する。本発明は、シーケンスを早めに終了させ
ることなしに、データ転送シーケンス中にダイナミック
・サイジング内のバーストも行う。更に、本発明は処理
中に同期データ転送シーケンスと非同期データ転送シー
ケンスの間で遷移する。以下の説明においては、本発明
を完全に理解できるようにするために、特定の回路部
品、特定の回路経路のような数多くの詳細事項について
述べる。しかし、本発明を実施するためにそれらの特定
の詳細を必要としないことが当業者には明らかであろ
う。他の場合には、本発明を不必要にあいまいにしない
ようにするために、周知の電気的構造および回路が示さ
れている。

【００１２】図１は、広範囲な装置の間で通信するため
に結合されている本発明のコンピュータ装置バスを示
す。本発明のコンピュータ装置バスはバス５０と、マス
タ制御器８０と、バス調停器８５とで構成される。図１
はバス５０を介して通信できる広範囲な装置の例を示
す。本発明は図示の型の装置に限定されないことに注目
すべきである。説明のために、バス５０は同期装置７１
と、非同期装置７２と、コプロセッサ７３と、ディスク
装置７４と、ネットワーク・サーバ７５と、ハンドシェ
イク装置７６と、８ビット装置７７とへ結合されている
様子が示されている。この実施例においては、３２ビッ
トデータ幅または６４ビットデータ幅を有するどのよう
な同期装置もバスマスタの役割をとることができる。

【００１３】マスタ制御器８０はバス５０上のバスマス
タの役割を取ることができる任意の装置の機能性を表す
ことを意図するものである。マスタ制御器８０はデータ
転送要求を装置７１〜７７から受けて、バス調停器８５
を介してバス５０の制御を要求する。バス調停器８５が
バス５０の制御をマスタ制御器８０に許すと、データ転
送シーケンスはマスタ制御器８０の制御の下に進む。マ
スタ制御器８０は、バスへ結合されている各装置に対す
るチャネル・パラメータのセットを定めるチャネル制御
テーブル７９を維持する。

【００１４】次に、チャネル制御テーブル７９の例が示
されている図５を参照する。バスマスタの役割をとるこ
とができる各装置は、本発明のコンピュータ装置バスに
より提供される各通信パラメータに対してチャネル・パ
ラメータを定めるチャネル制御テーブル７９を維持す
る。この実施例においては、チャネル制御テーブルは、
８つの通信チャネルのおのおのに対して１つのエント
リ、したがって８つのエントリを有する。チャネル制御
テーブル７９の１行目はチャネル０の発信元装置と宛先
装置へチャネル・パラメータを供給する。チャネル０パ
ラメータはＳＢ０、ＤＢ０、ＳＭ０、ＳＰ０、ＤＳ０、
ＤＭ０およびＤＰ０を含む。同様に、チャネル１パラメ
ータはＳＢ１、ＤＢ１、ＳＳ１、ＳＭ１、ＳＰ１、ＤＳ
１、ＤＭ１、ＤＰ１を含む。チャネル０〜７に対してチ
ャネル・パラメータは同様に含む。一般に、チャネルｘ
パラメータはＳＢｘ、ＤＢｘ、ＳＳｘ、ＳＭｘ、ＤＳ
ｘ、ＤＭｘ、ＤＰｘにより提供される。

【００１５】ＳＢｘは、チャネルｘ発信元装置に対する
データ転送シーケンスの型、アドレスされたデータ転送
またはハンドシェイク・データ転送、を示す１ビットで
ある。ＤＢｘは、チャネルｘ宛先装置に対するデータ転
送シーケンスの型、アドレスされたデータ転送またはハ
ンドシェイク・データ転送、を示す１ビットである。Ｓ
Ｓｘは、チャネルｘ発信元装置に対する同期データ転送
または非同期データ転送を選択する１ビットである。Ｓ
Ｍｘは、チャネルｘ発信元装置に対する多重化されたデ
ータ転送または多重化されないデータ転送を選択する１
ビットである。ＳＰｘはチャネルｘ発信元装置に対する
データポート・サイズの２ビット標識である。ＤＳｘ
は、チャネルｘ宛先装置に対する同期データ転送または
非同期データ転送を選択する１ビットである。ＤＭｘ
は、チャネルｘ宛先装置に対する多重化されたデータ転
送または多重化されないデータ転送を選択する１ビット
である。ＤＰｘはチャネルｘ宛先装置に対するデータポ
ート・サイズの２ビット標識である。

【００１６】本発明により提供される種々の転送シーケ
ンスの間の処理中遷移を実行するために、マスタ制御器
８０はチャネル制御テーブル７９をアクセスして、スレ
ーブ装置により要求される転送シーケンスの型を決定す
る。チャネル制御テーブル７９に含まれている情報を基
にして、マスタ制御器８０はバス５０を介して送られる
バス信号の機能とタイミングを修正する。

【００１７】図２は、アドレスされたデータ転送からハ
ンドシェイク・データ転送への処理中遷移に対するタイ
ミングを示す。この図は、コプロセッサ７３から同期装
置７１への同期アドレスされた書込みシーケンスと、そ
れに続くハンドシェイク装置７６からネットワーク・サ
ーバ７５への同期ハンドシェイク書込みシーケンスとを
示す。示されている装置は説明のためだけのものであ
る。広範囲な種類の装置が、本発明により行われるデー
タ転送シーケンスを実行するためにマスタの役割とスレ
ーブの役割をとることができる。本発明のここで説明し
ている実施例では、プログラムされたＩ／Ｏのような他
の型の転送シーケンスではなくて、ＤＭＡ転送に対し
て、アドレスされたデータ転送とハンドシェイク・デー
タ転送の間の処理中遷移を実行することが好ましい。

【００１８】ＤＭＡ肯定応答６２（ＤＡＣＫ）信号のセ
ットを供給し、かつ行われるデータ転送シーケンスの型
に応じてＤＭＡ肯定応答６２の機能を変更することによ
り、アドレスされたデータ転送とハンドシェイク・デー
タ転送の間の処理中遷移が行われる。アドレスされたデ
ータ転送シーケンス中は、データ５６（ＤＡＴＡ）上の
データは、有効なデータを知らせるデータ・ストローブ
５７（ＤＳ）へ同期させられる。ＤＭＡ肯定応答６２は
転送の終わりを指示するように機能する。ハンドシェイ
ク・データ転送シーケンス中は、データ５６上の有効な
データがデータ・ストローブ５７により知らせられる。
しかし、ＤＭＡ肯定応答６２は装置選択信号のセットと
して機能して、転送の終わりを知らせるのではなくて、
スレーブ装置を選択する。また、転送サイズ５９がアド
レスされたデータ転送に対するデータサイズを指示する
が、ハンドシェイク・データ転送のためには用いられな
い。

【００１９】本発明のここで説明している実施例におい
て供給される残りのバス信号は、バスクロック５１（Ｃ
ＬＫ）と、バス要求５２（ＢＲＥＱ）と、バス許可５３
（ＢＡＣＫ）と、読出し／書込み６０（Ｒ／Ｗ）と、Ｄ
ＭＡ要求６１（ＤＲＥＱ）と、ＤＭＡ受信６３（ＤＡＣ
Ｐ）とを含む。図２、図３および図４のタイミング図に
おいては、３つの異なるレベルを有する信号が示されて
いる。高いレベルは「論理１」を示し、低いレベルは
「論理０」を示す。高いレベルと低いレベルの中間のレ
ベルは、この実施例により行われる３状態制御に関連す
る高インピーダンス状態にあることを示す。

【００２０】図２を再び参照して、コプロセッサ７３か
ら同期装置７１へのアドレスされた書込みシーケンスに
ついて説明する。このシーケンスは時刻ｔ１で始まり、
同期装置７１はＤＭＡ要求６１をアサートすることによ
りデータ転送を要求する。この実施例においては、ＤＭ
Ａ要求６１は周辺装置を構成するために用いる４ビット
で構成される。ＤＭＡ要求６１の状態は、本発明のここ
で説明している実施例により供給される８つの通信チャ
ネルのうちどれが用いられるかを決定し、チャネル制御
テーブル７９へインデックスを供給する。コプロセッサ
７３は１クロック・サイクル後の時刻ｔ２に、バス要求
５２を低くアサートすることにより、ＤＭＡ要求６１に
応答する。バスマスタは、ＤＭＡ要求６１に応答するた
めに、少なくとも１クロック・サイクルを要求すること
に注目すべきである。バス５０が別の装置の制御の下に
無いと仮定すると、バス調停器８５は、時刻ｔ３に、バ
ス許可５３を低くアサートすることによりバス要求５０
に応答して、バス５０の制御をコプロセッサ７３に許可
する。このようにして、時刻ｔ３には、コプロセッサ７
３はバスマスタになる。コプロセッサ７３はデータ転送
シーケンス全体にわたってバス要求５２を低く保つ。時
刻ｔ４には、コプロセッサ７３はＤＭＡ受信６３を低く
アサートして、ＤＭＡ要求６１が受けられたことを同期
装置７１へ知らせる。ＤＭＡ受信６３は時刻ｔ５におい
て同期装置７１にＤＭＡ要求６１を終わらせる。

【００２１】データの第１の部分の転送は時刻ｔ５に始
まる。その時刻にはバスマスタ、この例ではコプロセッ
サ７３、が希望のアドレスをアドレス線５４へドライブ
し、転送サイズ５９をアサートして転送のためのデータ
サイズを指示し、読出し／書込み６０を低くアサートし
て書込みシーケンスを指示する。この実施例において
は、データ転送サイズは１バイトから１２８バイトの範
囲である。１クロック・サイクル後の時刻ｔ５において
は、バスマスタはアドレス・ストローブ５５の高から低
への遷移をアサートして、有効なアドレスがバス５０に
あることを指示する。時刻ｔ５にバスマスタはデータの
第１の部分をデータ線５６へドライブし、時刻ｔ６にデ
ータ・ストローブ５７をアサートして、データ線５６に
おけるデータが有効であることを指示する。この実施例
においては、データ線５６は３２ビットデータ値を取り
扱う事ができる３２の信号線を含む。スレーブ装置、こ
の例においては同期装置７１、はアドレス線５４を調
べ、時刻ｔ６にバス肯定応答５８をアサートすることに
よりデータの第１の部分を肯定応答する。それから、バ
スマスタはデータ線５６と、データ・ストローブ５７
と、アドレス線５４と、アドレス・ストローブ５５とを
時刻ｔ７にアサートする。時刻ｔ７においてアドレスさ
れた書込みシーケンスに対してデータの第１の部分の転
送の終了をマークする。それから、バスマスタはアドレ
ス線５４上の次の希望のアドレスを直ちにドライブして
データの次の部分の転送を開始する。時刻ｔ４から時刻
ｔ７までのタイミング・シーケンスは、アドレスされた
データ転送シーケンスの間に、転送されるデータの各部
分に対して繰り返される。時刻ｔ９においては、コプロ
セッサ７３はバス要求５２をデアサートする。それに応
答して、バス調停器８５は時刻ｔ１０にバス許可５３を
デアサートして、アドレスされたデータ転送シーケンス
を終わる。また、時刻ｔ９において、ＤＭＡ肯定応答６
２はアサートされて、データ転送シーケンスの終わりを
知らせる。時刻ｔ９においては、上記転送シーケンスが
終わらされる前に、新しい装置、この実施例においては
ハンドシェイク装置７６、がＤＭＡ６１をアサートする
ことによりデータ転送を要求する。

【００２２】ハンドシェイク装置７６からネットワーク
・サーバ７５へのハンドシェイク読出しシーケンスが時
刻ｔ１０に始まる。その時に、ネットワーク・サーバ７
５はバス要求５２を低くアサートする。それに応答し
て、バス調停器８５は１クロック・サイクル後の時刻ｔ
１１にバス許可５３を低くアサートすることにより、バ
ス５０の制御をネットワーク・サーバ７５に許可する。
したがって、ネットワーク・サーバ７５は時刻ｔ１１に
バスマスタの役割を取る。バスクロック５１の１サイク
ルの後で、ネットワーク・サーバ７５はＤＭＡ受信６３
を低くアサートしてＤＭＡ要求６１の受け取りを指示
し、ＤＭＡ肯定応答６２をアサートしてどのハンドシェ
イク装置が希望の装置であるかを指示する。ここで説明
している実施例では、ＤＭＡ肯定応答６２は４つの信号
線で構成される。また、時刻ｔ１１の１クロック・サイ
クル後に、バスマスタは読出し／書込み６０を高くアサ
ートして、読出し動作が行われていることをスレーブ装
置へ知らせる。時刻ｔ１２には、マスタ装置がＤＭＡ要
求６１をデアサートする。ハンドシェイク・データ転送
シーケンスに対してデータサイズ５９はアサートされな
い。

【００２３】時刻ｔ１２にバスマスタがデータ・ストロ
ーブ５７をドライブする時にデータ転送が始まる。スレ
ーブ装置、この実施例においてはハンドシェイク装置７
６、は時刻ｔ１３にデータの第１の部分をデータ線５６
へドライブする。時刻ｔ１４において、バスマスタはデ
ータ・ストローブ５７の立ち上がり縁部におけるデータ
を読出す。信号の遅延時間を考慮して、データは時刻ｔ
１４においてデータをデータ線５６で依然として利用で
きる。時刻ｔ１２からｔ１４までのハンドシェイク・シ
ーケンスが、ハンドシェイク読出しシーケンス中に転送
されたデータの各部分に対して繰り返される。時刻ｔ１
５においては、データの最後の部分がバスマスタにより
読出されるにつれて、ネットワーク・サーバ７５がバス
要求５２をデアサートする。それに応答して、バス調停
器器８５は時刻ｔ１６にバス許可５３をデアサートし、
同期ハンドシェイク読出しシーケンスの終わりを知らせ
る。

【００２４】図３は、動作中における同期転送シーケン
スと非同期転送シーケンスの間の遷移を示す。動作中遷
移は、要求している装置がサポートする転送シーケンス
の型を決定するためにチャネル転送制御テーブル７９を
アクセスすることにより及びバス肯定応答５８のタイミ
ングを変更することにより行われる。同期転送シーケン
ス中は、バス肯定応答５８はデータ転送を肯定応答する
ため、スレーブ装置によりバスクロック５１の１サイク
ルだけドライブされる。非同期データ転送シーケンス中
は、マスタ装置がバスクロック５１の立ち上がり縁部で
バス肯定応答をサンプルできるようにスレーブ装置はバ
スクロック５１の１サイクルより長い期間の間バス肯定
応答５８をドライブする。

【００２５】図３は同期書込みシーケンスと、それに続
く、コプロセッサ７３から非同期装置７２への非同期書
込みシーケンスとを示す。上記のように、装置の指定は
説明のためだけのものである。同期書込みシーケンスは
時刻ｔ２０で始まり、時刻ｔ２２で終わる。その時にＤ
ＭＡ肯定応答６２がアサートされて、前のデータ転送シ
ーケンスの終わりを知らせる。時刻ｔ２０からｔ２２ま
での転送シーケンスは、時刻ｔ１から時刻ｔ９までのシ
ーケンスにおいて先に説明したものと同じである。

【００２６】時刻ｔ２１には、非同期装置７２は、前の
シーケンスが終了する前でも、ＤＭＡ要求６１を要求す
ることにより転送の要求を開始する。時刻ｔ２３には、
コプロセッサ７３は、バス要求を低くアサートすること
により、要求されている転送を行えるようにするために
バスの制御を要求する。１クロック・サイクル後で、バ
ス調停器８５はバス許可５３を低くアサートすることに
よりバスの制御をコプロセッサ７３に許可する。時刻ｔ
２４においては、コプロセッサ７３はＤＭＡ受信６３を
低くアサートして、転送要求の受け取りを知らせる。ま
た、時刻ｔ２４においては、バスマスタ、この実施例に
おいてはコプロセッサ７３、はアドレス線５４における
希望のアドレスをドライブし、転送サイズ５９をアサー
トすることによりデータサイズを知らせ、読出し／書込
み６０を低くアサートすることにより書込みシーケンス
を知らせる。それから、時刻ｔ２５には、バスマスタは
アドレス・ストローブを低くアサートし、データの第１
の部分をデータ線５６へドライブする。

【００２７】この転送シーケンスは非同期であるから、
バスクロック５１はスレーブ装置、この実施例において
は非同期装置７２、によりサンプルされない。バスマス
タは、データを利用できることを、時刻ｔ２６に出たス
トローブ５７を低くアサートすることにより知らせる。
スレーブ装置は、時刻ｔ２７に、バス肯定応答５８をア
サートすることにより応答して、データの第１の部分が
受けられたことを示す。バスクロック５１の立ち上がり
縁部でバスマスタがバス肯定応答５８をサンプルするよ
うにするために、スレーブは１クロック・サンプルより
長い期間にわたってバス肯定応答５８をドライブする。
時刻ｔ２８においては、バスマスタはデータ線５６とデ
ータ・ストローブ５７をデアサートする。また、時刻ｔ
２８においては、バスマスタは次の希望のアドレスをア
ドレス線５４へドライブする。時刻ｔ２４からｔ２８ま
でのデータ書込みシーケンスは、非同期書込みシーケン
ス中に転送されたデータの各部分に対して繰り返され
る。時刻ｔ３０にＤＭＡ肯定応答６２はアサートされて
シーケンスの終わりを知らせる。

【００２８】図４は本発明のダイナミック・サイジング
機能内のバーストを示す。転送シーケンスのためのデー
タサイズを示す転送サイズ５９信号を供給し、スレーブ
装置のバースト転送性能と、処理中にデータ幅を変更す
るためにマスタ装置乗せ機能とを利用することにより、
転送シーケンス中のダイナミック・サイジング機能内の
バーストが実行される。マスタがデータの第１の部分を
データ５６へドライブすると、それは転送サイズ５９も
ドライブして転送シーケンスに対するデータのサイズを
示す。スレーブ装置はバス肯定応答５８をドライブする
ことにより応答して、スレーブ装置により受けられたデ
ータのサイズを指示する。また、スレーブ装置はバース
ト可能化６４（ＢＥＮＡ）をアサートして、バースト転
送をそれがサポートできるかどうかを指示する。スレー
ブ装置がバースト転送をサポートするものとすると、バ
スマスタはデータの残りの部分に対してバースト転送シ
ーケンスで進み、その間にデータを桁送りしてスレーブ
装置のデータ幅制限に対処する。

【００２９】図４の実施例においては、コプロセッサ７
３からのデータの３２ビットの書込みが８ビット装置に
対して試みられる。その８ビット装置は８ビット幅のデ
ータを受けるだけである。８ビット装置７７は、時刻ｔ
４０の前に、ＤＭＡ要求６１をアサートすることによ
り、データ転送を要求する。それは、時刻ｔ４１に、コ
プロセッサ７３にバス要求５２をアサートさせる。バス
５０が別の装置により制御されないと仮定すると、調停
器８５が時刻ｔ４２にバス許可５３を低くアサートする
ことにより、コプロセッサ７３がバス５０を制御するこ
とを許可する。そのコプロセッサはバスマスタになる。
時刻ｔ４３においては、コプロセッサ７３はＤＭＡ受信
６３を低くアサートして、転送要求が受けられたことを
知らせる。また、時刻ｔ４３においては、バスマスタは
希望のアドレスをアドレス線へアサートし、転送サイズ
５９をアサートして、データの３２ビットが転送されて
いることを知らせる。時刻ｔ４４においては、バスマス
タはアドレス・ストローブ５５を低くアサートし、デー
タをデータ線５６へドライブする。それから、バスマス
タは、時刻ｔ４５に、データストローブ５７を低くアサ
ートして、有効なデータを利用できることをスレーブ装
置へ指示する。スレーブ装置、この実施例においては８
ビット装置７７、はバス肯定応答５８をドライブするこ
とにより応答して、データの８ビットだけが受けられる
ことを指示する。また時刻ｔ４５においては、スレーブ
装置はバースト可能化６４（ＢＥＮＡ）を低くアサート
して、それがデータのバースト転送を取り扱うことがで
きることを指示する。時刻ｔ４５においてスレーブ装置
がバースト可能化６４を低くアサートしないとすると、
転送シーケンスは終了し、その結果として残りのデータ
を転送するデータ転送シーケンスが後で行われることに
なる。時刻ｔ４５にバースト可能化６４がアサートされ
ると、バスマスタは進んで、時刻ｔ４６と、時刻ｔ４７
と、時刻ｔ４８とで、データの残りの８ビット部分を転
送する。時刻ｔ４６〜ｔ４９において、８ビット幅デー
タがデータ線５６へドライブされていることを転送サイ
ズ５９が指示する。コプロセッサ７３は時刻ｔ４９にバ
ス要求をデアサートする。それはバス調停器８５にバス
許可５３をデアサートさせて、データ転送シーケンスを
終了させる。また、時刻ｔ４９においては、ＤＭＡ肯定
応答６２は転送シーケンスの終わりを知らせる。

【００３０】本発明は高速デジタルコンピュータ環境に
おいて使用され、各種の通信装置へ組込むことができ
る。以上、本発明を図１〜５に示されている実施例につ
いて説明したが、以上の説明から数多くの変更、代替、
および用途が当業者には明らかであろう。

【図面の簡単な説明】

【図１】種々の装置の間の通信のために用いられる本発
明の概略図示である。

【図２】アドレスされたデータ転送シーケンスおよびそ
れの後に続くハンドシェイク・プロトコル・データ転送
のタイミング図である。

【図３】同期データ転送シーケンスおよびそれの後に続
く非同期データ転送シーケンスのタイミング図である。

【図４】本発明のダイナミック・サイジング機能内のバ
ーストを示すタイミング図である。

【図５】バスマスタの役割をとることができる各装置に
より維持されるチャネル制御テーブルを示す。

【符号の説明】

５０ バス ７１ 同期装置 ７２ 非同期装置 ７３ コプロセッサ ７４ ディスク ７５ ネットワーク・サーバ ７６ ハンドシェイク装置 ７７ ８ビット装置 ８０ マスタ制御器 ８５ バス調停器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス・チャン アメリカ合衆国 95054 カリフォルニア 州・サンタ クララ・レジナ コート・ 2301

Claims (3)

【特許請求の範囲】
1. 【請求項１】 少なくとも１つのマスタ装置と少なくと
   も１つのスレーブ装置との間でデータを転送するための
   もので、前記スレーブをアドレスにより選択してアドレ
   スされたデータ転送を行うとともに選択信号により前記
   スレーブを選択してハンドシェイク・データ転送を行う
   ことができるコンピュータ装置バスにおいて、 前記マスタ装置へ結合されて前記スレーブ装置からデー
   タ転送要求を受け、データ転送シーケンス中に前記バス
   を要求してそのバスを制御し、前記データを前記バスの
   複数のデータ線を介して転送し、前記データ転送シーケ
   ンスがハンドシェイク・データ転送であるならば、前記
   選択信号を前記バスの複数のデータ肯定応答信号線を介
   して前記スレーブ装置へ送り、前記データ転送シーケン
   スがアドレスされたデータ転送であるならば、前記シー
   ケンス信号の終わりを前記複数のデータ肯定応答信号線
   を介して前記スレーブ装置へ送る制御器手段と、 この制御手段へ結合され、前記スレーブ装置がアドレス
   されたデータ転送またはハンドシェイク・データ転送の
   いずれを要求しているかを示す情報を記憶する制御テー
   ブル手段と、 前記制御器手段からバス要求信号を受け、前記バスが別
   の装置により制御されなければ前記バスの制御を前記制
   御器手段に認める調停器手段と、 前記制御器手段と前記スレーブ装置へ結合され、前記選
   択信号と前記シーケンス信号の終わりを前記スレーブ装
   置へ送る複数の肯定応答信号線と、 前記制御器手段と前記スレーブ装置へ結合され、前記デ
   ータ転送がアドレスされたデータ転送のとき前記アドレ
   スを送るための複数のアドレス信号線と、 前記制御器手段と前記スレーブ装置へ結合され、前記ス
   レーブがデータを肯定応答し、スレーブが肯定応答した
   データ・サイズを示す肯定応答信号を前記制御器手段へ
   送る複数のバス肯定応答信号線と、を備え、前記アドレ
   ス信号線および前記データ肯定応答信号線の機能が変化
   してアドレスされたデータ転送シーケンスおよびハンド
   シェイクデータ転送シーケンスを可能にするコンピュー
   タ装置バス。
2. 【請求項２】 バスへ選択的に結合される複数の装置を
   有するコンピュータ装置でアドレスを用いて第１のマス
   タ装置と第１のスレーブ装置の間で通信し、かつハンド
   シェイク・プロトコルを用いて第２のマスタ装置と第２
   のスレーブ装置の間で通信する方法において、 （ａ）前記第１のスレーブ装置からの第１のデータ転送
   要求を検出し、前記バスの制御を要求する過程と、 （ｂ）前記バスが前記装置の別のものにより制御されて
   いない時に前記バスの制御を前記第１のマスタ装置に許
   す過程と、 （ｃ）前記アドレスを前記第１のマスタ装置から前記第
   １のスレーブ装置へ送る過程と、 （ｄ）前記アドレスが送られていることを前記第１のス
   レーブ装置へ知らせる過程と、 （ｅ）データ値を前記バスへ送る過程と、 （ｆ）前記データ値が送られていることを示すデータ・
   ストローブ信号を送る過程と、 （ｇ）前記第１のスレーブ装置からの肯定応答信号を検
   出して前記第１のスレーブ装置が次のデータ値に対して
   レディであることを示す過程と、 （ｈ）前記第１のマスタ装置が前記第１のスレーブ装置
   との通信を終了したかどうかを判定する過程と、 （ｉ）前記第１のマスタ装置が前記第１のスレーブ装置
   との通信を終了しないとすると、次のアドレスに等しい
   前記アドレスと、前記次のデータ値に等しいデータ値と
   に対して過程（ｃ）〜（ｈ）を繰り返す過程と、 （ｊ）前記第１のマスタ装置による前記バスの制御を止
   める過程と、 （ｋ）前記第２のスレーブ装置からの第２のデータ転送
   要求を検出する過程と、 （ｌ）前記バスが前記装置の別のものにより使用されな
   い時に前記バスの制御を前記第２のマスタ装置へ許す過
   程と、 （ｍ）装置選択信号を前記第２のスレーブ装置へ送る過
   程と、 （ｎ）前記データ・スレーブ装置をアサートする過程
   と、 （ｏ）第２のデータ値を前記バスへ送る過程と、 （ｐ）前記データ・ストローブ信号をデアサートして前
   記第２のデータ値が送られていることを示す過程と、 （ｑ）前記第２のマスタ装置が前記第２のスレーブ装置
   との通信を終了したかどうかを判定する過程と、 （ｒ）前記第２のマスタ装置が前記第１のスレーブ装置
   との通信を終了しないとすると、次の第２のデータ値に
   等しい第２のデータ値に対して過程（ｎ）〜（ｑ）を繰
   り返す過程と、 （ｓ）前記第２のマスタ装置による前記バスの制御を止
   める過程と、 を備え、それにより前記バスはアドレスを用いて前記装
   置の間の通信を可能にし、かつハンドシェイク・プロト
   コルを用いて前記装置の間の通信を可能にするマスタ装
   置とスレーブ装置の間で通信する方法。
3. 【請求項３】 バスへ選択的に結合される複数の装置を
   有するコンピュータ装置でマスタ装置とスレーブ装置の
   間のデータのバースト転送中にデータ幅をダイナミック
   に調整する方法において、 （ａ）アドレスを前記マスタ装置から前記スレーブ装置
   へ送る過程と、 （ｂ）データのｍバイトを示すサイズ信号を前記マスタ
   装置から前記スレーブ装置へ送る過程と、 （ｃ）前記アドレスが送られていることを前記スレーブ
   装置へ知らせる過程と、 （ｄ）前記データを前記バスへ送る過程と、 （ｅ）前記データ値が送られていることを示すデータ・
   ストローブ信号を送る過程と、 （ｆ）前記スレーブ装置がデータのｓバイトを認識する
   事を示す前記スレーブ装置からの肯定応答信号を検出す
   る過程と、 （ｇ）ｓがｍに等しければ、過程（ｎ）へ進む過程と、 （ｈ）バースト可能化信号を検出し、そのバースト可能
   化信号がアサートされなければ、過程（ｎ）へ進む過程
   と、 （ｉ）前記データを最下位のバイトへ向かってｓバイト
   だけ桁送りする過程と、 （ｊ）前記アドレスを更新し、前記データと前記アドレ
   スを前記バスへ送る過程と、 （ｋ）データのｓバイトを示す前記サイズ信号を前記マ
   スタ装置から前記スレーブ装置へ送る過程と、 （ｌ）前記スレーブ装置からの前記肯定応答信号を検出
   する過程と、 （ｍ）過程（ｉ）〜（ｌ）を（ｍ／ｓ−２）回繰り返す
   過程と、 （ｎ）前記マスタ装置による前記バスの制御を止める過
   程と、 を備え、それにより前記バスは、前記マスタ装置と前記
   スレーブ装置の間の通信中にデータ幅のダイナミックな
   調整を可能にするデータ幅を調整する方法。