JPH04109351A - Dmaコントローラ - Google Patents
DmaコントローラInfo
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- JPH04109351A JPH04109351A JP2401775A JP40177590A JPH04109351A JP H04109351 A JPH04109351 A JP H04109351A JP 2401775 A JP2401775 A JP 2401775A JP 40177590 A JP40177590 A JP 40177590A JP H04109351 A JPH04109351 A JP H04109351A
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- 230000002093 peripheral effect Effects 0.000 abstract description 46
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000004044 response Effects 0.000 description 5
- 230000010365 information processing Effects 0.000 description 3
- 101000803307 Brassica napus BURP domain-containing protein BNM2A Proteins 0.000 description 2
- 101000581504 Arabidopsis thaliana Putative methyl-CpG-binding domain protein 12 Proteins 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
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- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
[0001]
本発明はDMAコントローラに関し、特に2バスサイク
ル転送力式によりDMA転送を実行するDMAコントロ
ーラに関する。 [0002]
ル転送力式によりDMA転送を実行するDMAコントロ
ーラに関する。 [0002]
よく知られているように、DMAコントローラは、磁気
ディスク装置9通信装置、デイスプレィ装置などの周辺
入出力装置(以下、周辺I10という)と主記憶装置(
以下、メモリという)間のデータ転送を中央処理装置(
CPU)に代わって実行するものである。 [0003] CPUの処理効率、速度の向上にともないそのデータバ
ス幅は例えば32ビツトのように大きくなっている。こ
のような大きなデータバス幅のCPUを用いて情報処理
システムを構築した場合、同システムに使用されるすべ
ての周辺■/○がCPUと同一のバス幅を有するとは限
らない。例えば32ビツト(1ワード)のCPUに対し
8ビツト(1バイト)や16ビツト(ハーフワード)の
周辺■10もシステムに使用され得る。このような場合
、バス幅が異なる!””Iloとメモリとの間のDMA
転送が要求される。 [0004] かかる要求のために2バスサイクル転送力式によるDM
Aコントローラが用いられている。2バスサイクル転送
力式とはリードバスサイクルとライトバスサイクルとの
二つのバスサイクルでDMA転送を行なうことである。 かかるDMAコントローラはまずリードバスサイクルを
実行してメモリ又は周辺■/○の転送元からデータを取
り込み、当該取り込んだデータを周辺■/○又はメモリ
の転送先のバス幅および/又は格納アドレスに応じて内
部で配列し、そしてライトバスサイクルを実行して転送
先に配列されたデータを書き込む。 [0005]
ディスク装置9通信装置、デイスプレィ装置などの周辺
入出力装置(以下、周辺I10という)と主記憶装置(
以下、メモリという)間のデータ転送を中央処理装置(
CPU)に代わって実行するものである。 [0003] CPUの処理効率、速度の向上にともないそのデータバ
ス幅は例えば32ビツトのように大きくなっている。こ
のような大きなデータバス幅のCPUを用いて情報処理
システムを構築した場合、同システムに使用されるすべ
ての周辺■/○がCPUと同一のバス幅を有するとは限
らない。例えば32ビツト(1ワード)のCPUに対し
8ビツト(1バイト)や16ビツト(ハーフワード)の
周辺■10もシステムに使用され得る。このような場合
、バス幅が異なる!””Iloとメモリとの間のDMA
転送が要求される。 [0004] かかる要求のために2バスサイクル転送力式によるDM
Aコントローラが用いられている。2バスサイクル転送
力式とはリードバスサイクルとライトバスサイクルとの
二つのバスサイクルでDMA転送を行なうことである。 かかるDMAコントローラはまずリードバスサイクルを
実行してメモリ又は周辺■/○の転送元からデータを取
り込み、当該取り込んだデータを周辺■/○又はメモリ
の転送先のバス幅および/又は格納アドレスに応じて内
部で配列し、そしてライトバスサイクルを実行して転送
先に配列されたデータを書き込む。 [0005]
このように、2バスサイクル転送力式によるDMAコン
トローラは、バス幅が異なる周辺■/○とメモリとの間
のDMA転送を実行するカミ転送元から取り込んだデー
タの配列処理を必要とする。当該配列処理は動作周波数
が低い場合はリードバスサイクル内で完了することがで
きる。しかしながら、転送スピードの向上のために動作
周波数を上げてバスサイクルを短かくすると、リードバ
スサイクル内に配列処理を完了することが不可能となり
、2つのバスサイクルの間に配列処理のための時間を設
ける必要がある。すなわち、リードバスサイクルとライ
トバスサイクルとを連続して実行することができず、転
送スピードの向上が制限されることになる。 [0006] したがって、本発明の目的は、改良されたDMAコント
ローラを提供することにある。 [0007] 本発明の他の目的は、リードバスサイクルとライトバス
サイクルとを連続して実行することができ2バスサイク
ル転送力式のDMAコントローラを提供することにある
。 [0008]
トローラは、バス幅が異なる周辺■/○とメモリとの間
のDMA転送を実行するカミ転送元から取り込んだデー
タの配列処理を必要とする。当該配列処理は動作周波数
が低い場合はリードバスサイクル内で完了することがで
きる。しかしながら、転送スピードの向上のために動作
周波数を上げてバスサイクルを短かくすると、リードバ
スサイクル内に配列処理を完了することが不可能となり
、2つのバスサイクルの間に配列処理のための時間を設
ける必要がある。すなわち、リードバスサイクルとライ
トバスサイクルとを連続して実行することができず、転
送スピードの向上が制限されることになる。 [0006] したがって、本発明の目的は、改良されたDMAコント
ローラを提供することにある。 [0007] 本発明の他の目的は、リードバスサイクルとライトバス
サイクルとを連続して実行することができ2バスサイク
ル転送力式のDMAコントローラを提供することにある
。 [0008]
本発明によるDMAコントローラは、第1および第2の
フィールドを有し転送すべきデータを一時ストアするデ
ータレジスタと、リードバスサイクルを実行してメモリ
又は周辺I10の転送元からデータを読み出し上記デー
タレジスタの第1および第2のフィールドの一方に書き
込む手段と、当該リードバスサイクルに続いてライI・
バスサイクルを実行して上記データレジスタの第1およ
び第2のフィールドの他方にストアされているデータを
メモリ又は周辺I10の転送先に書き込む手段とを備え
ている。 [00093 すなわち、本発明ではあるリードバスサイクルによって
転送元から読み出されたデータを当該リードバスサイク
ルに続くライトバスサイクルにより転送先に書き込むの
ではなくて、当該リードバスサイクルの前に実行された
リードバスサイクルによって読み出されたデータを上記
ライトバスサイクルで転送先に書き込んでいる。したが
って、リードバスサイクルにより読み出されていたデー
タに対する配列処理のための時間を特別に設ける必要が
なく、リードバスサイクルとライトバスサイクルとを連
続して実行できる。 [0010)
フィールドを有し転送すべきデータを一時ストアするデ
ータレジスタと、リードバスサイクルを実行してメモリ
又は周辺I10の転送元からデータを読み出し上記デー
タレジスタの第1および第2のフィールドの一方に書き
込む手段と、当該リードバスサイクルに続いてライI・
バスサイクルを実行して上記データレジスタの第1およ
び第2のフィールドの他方にストアされているデータを
メモリ又は周辺I10の転送先に書き込む手段とを備え
ている。 [00093 すなわち、本発明ではあるリードバスサイクルによって
転送元から読み出されたデータを当該リードバスサイク
ルに続くライトバスサイクルにより転送先に書き込むの
ではなくて、当該リードバスサイクルの前に実行された
リードバスサイクルによって読み出されたデータを上記
ライトバスサイクルで転送先に書き込んでいる。したが
って、リードバスサイクルにより読み出されていたデー
タに対する配列処理のための時間を特別に設ける必要が
なく、リードバスサイクルとライトバスサイクルとを連
続して実行できる。 [0010)
以下、図面を用いて本発明の実施例を詳細に説明する。
[0011]
図1は本発明の一実施例によるDMAコントローラ1を
用いた情報処理システムのブロック図である。本システ
ムは、DMAコントローラ1.CPU2.メモリ3およ
び複数の周辺l10(二つのl104および5のみが図
示されている)を含んで構成され、これらはシステムコ
ントロールバス6、システムアドレスバス7および32
ビツト(4バイト)幅のシステムデータバス8を介して
相互接続されている。メモリ3は1回のバスサイクルで
4バイト(1ワード)のデータをリード/ライトできる
ので、32ビツト幅の分岐データバス30を介して5D
B8に接続されている。一方、第1.第2の周辺工10
4,5のデータ幅、すなわちポート幅は本実施例では各
々1バイト、2バイトであるので、周辺■104は8ビ
ット幅の分岐データバス40を介して5DB8の最下位
の1バイトデータバスに、周辺■105は16ビツト幅
の分岐データバス40を介して5DB8の下位の2バイ
トデータバスにそれぞれ接続されている。DMAコント
ローラ1はメモリ3と第1周辺l104間、メモリ3と
第2周辺l105間、さらにはメモリ3と図示しない他
の周辺170間やメモリ3内の二つの領域間のデータ転
送を実行するので、32ビツト幅の分岐データバス10
を介して5DB8に接続されている。DMAコントロー
ラ1はDMA転送要求信号(DMAREQ)12−1゜
13−1により対応する周辺■104,5からのDMA
要求を検出する。当該要求を検出すると、ホールド要求
信号(HLDREQ)11−1によりCPU2に対しシ
ステムバス6−8の使用権を要求する。CPU2はHL
DREQ信号11−1を検出すると、実行中のプログラ
ム処理を中断しバス使用権をDMAコントローラ1に明
は渡す。このことをホールドアクルレッジ信号(HLD
ACK)11−2によってDMAコントローラ1に通知
する。かくして、DMAコントローラ1は要求があった
周辺I10に対しDMAアクルッジ信号(DMAACK
)12−2.13−2を返し、DMAデータ転送を実行
する。 [0012] 図2を参照すると、DMAコントローラ1は複数のDM
Aチャンネルの各々に対するデータ転送回路100−1
,100−2とリード/ライトコントローラ200とを
有する。第1.第2チャンネルデータ転送回路100−
1,100−2は第1.第2周辺l104.5にそれぞ
れ割当てられている。これらデータ転送回路は同一構成
であるので、回路100−1についてのみ示されている
。すなゎち、大力バッファ101はバス10からのデー
タを32本のデータ端子DTO−DT31を介して受は
レジスタ102に供給する。レジスタ102は、第2ク
ロツクφ2および第2ステート信号T2を受けるAND
ゲート103からラッチイネーブル信号に応答して大力
バッファ101からのデータを一時ストアする。当該デ
ータはリードアライナコントローラ105からの制御デ
ータにもとづきり−ドアライナ104によってバイト配
列(シフト)の処理を受はデータレジスタ106に供給
される。このレジスタ106は本発明に従って第1およ
び第2のフィールド106−1,106−2を有する。 第1フィールド106−1は4つの1バイト(8ビツト
)幅レジスタR10−Rl3を有し、第2フィールド1
06−2も4つの1バイト (8ビツト)幅レジスタR
20−R23を有し、リ−ドアライナ104からのデー
タが書き込まれるレジスタRIO−R23の位置および
数そしてライトアライナ108にそのストアデータが読
み出されるレジスタR10−R23の位置および数はレ
ジスタコントローラ107によって制御される。 ライトアライナ108はライトアライナコントローラ1
09からの制御データにもとづきレジスタ106からの
データの配列(シフト)処理を実行し、レジスタ110
に出力する。このレジスタ110は第1クロツクφ1お
よび第1ステート信号T1を受けるANDゲー1−11
1によってそのラッチタイミングが制御される。レジス
タ110の出力データは、第2クロツクφ2および第1
ステー1・信号T1を受けるANDゲート113の制御
のもとてレジスタ112に一時ストアされ、そのデータ
はライI・バスサイクル信号WCによって活性化される
出力バッファ114を介してデータ端子DTO−DT3
1 (バス10)に転送される。 [00131 リードライトコントローラ200は、各DMA転送チャ
ンネルに対応して設けられた複数のパラメータレジスタ
201,202とDMAデータ転送の動作シーケンス/
タイミングを制御するシーケンスコントローラ203を
有する。パラメータレジスタ201,202の各々は、
転送すべき)<イト数(BNM) メモリの領域のス
タートアドレス(MSTADD) メモリのバス幅(
B W) 周辺I10のアドレスを示すポートアドレ
ス(PADD) 周辺工/○のビット幅を示すポート
幅(PW)およびデータ転送がメモリから周辺■/○か
又はその逆を示す転送方向(TD)をストアし、これら
の情報はCPU2 (図1)によって設定される。シー
ケンスコントローラ203は供給される基本クロック信
号CLKに応答してDMA転送のための各種制御信号を
発生する力へ図ではデータ転送回路100へのタイミン
グ制御信号のみが示されている。φ1.φ2はクロック
信号を示しこれらは逆相関係にある。Tl、T2はステ
ート信号でありこれらも逆相関係にある。RCはリード
バスサイクル期間を示す信号で、WCはライトバスサイ
クル期間を示す。信号φ1とTl (φ2とT2)の
位相関係は図59図6を参照されたい。 [0014] 図3を参照すると、レジスタコントローラ107および
データレ、 り106の構成がより詳細に示されている
。レジスタコントローラ107は、ツー。バスサイクル
により転送元から読み出されたデータのデータレジスタ
106への書き込みを制御するライト制御回路1007
とライトバスサイクルによってデータレジスタ106か
らのデータの読み出しを制御するリード制御回路100
8を有する。ライト制御回路1007は、ライトポイン
ト(WP)1073、インクリメンタ(INC)107
2.マルチプレクサ(MPX)1071.ライトデコー
ダ1074、そしてデコーダ1074へのイネーブル信
号を発生するANDゲーI・1075、φ2デイレイ回
路1076およびANDゲート1077を有する。MP
X1071はデータ転送方向TDが’l” (すなわ
ち、周辺I10からメモリへの転送)のときポート幅P
Wを選択して出力し、TDが’o’ (メモリから周
辺■/○への転送)のときバス幅BWを出力する。ポー
ト幅PWおよびバス幅BWはそれぞれ2ビツトなり、
”oo”は8ビツト幅を、 01“′は16ビツト幅を
、”10”は32ビット幅をそれぞれ表わす。lNC1
072はMPX1071からの出力データに応じた数だ
けWP 1073の内容を増加し書き戻す。WP107
3は3ビツト構成である。MPX1071の出力が“’
oo”のとき、WP1073の内容は1つずつイン、ク
リメントされ、 01”′のときは2つずつ、10″の
ときは4つずつインクリメントされる。WP 1073
の内容およびMPX1071の出力データに応答してラ
イトデコーダ1074は図4に従って8つの書き込みイ
ネーブル信号WIO乃至W23のレベルを制御する。こ
れら信号W1O−W23はレジスタRIO−R23の書
き込みイネーブル端子WEにそれぞれ供給されている。 リード制御回路1008は、リードポインタ(RP)1
083、インクリメンタ(INC)1082.マルチプ
レクサ(MPX)1081、およびリードデコーダ10
84を有する。デコーダ1084は信号WCによって活
性化される。MPX1081は、データ転送方向TDの
反転データであるITDが” 1 ”のときはポート幅
PWを、 ” o ”のときはバス幅BWを選択する。 lNC1082のRP1083に対する更新動作はlN
C1072のWP 1073に対するそれと同一である
。RP1083およびMPX1081からのデータに応
答してリードデコーダ1084は図4に従って8つのり
−ドイネーブル信号R10−R23のレベルを制御する
。これらリードイネーブル信号RIO−R23はレジス
タRIO−R23のリードイネーブル端子REにそれぞ
れ供給される。 かくして、データレジスタ106における各レジスタR
はライトイネーブル信号Wが1“のときリードアライナ
104からのデータのうちの対応するバイトデータをス
トアし、リードイネーブル信号Rが1のときストアした
バイトデータをライトアライナ108に供給する。 [0015] 図示していないカミ リードアライナコントローラ10
5はWP1073の出力のうちの下位2ビツトを受け、
ライトアライナコントローラ109はRP1083の出
力のうち下位2ビツトを受ける。リードアライナコント
ローラ105はWP1073の下位2ビツトが”oo”
のときリードアライナ104にレジスタ102からのデ
ータをそのまま出力され、 ”01”のとき1バイトだ
け、 ’10’″ときは2バイトだけ、 ’11”のと
きは3バイトだけそれぞれ上位側にシフトして出力させ
る。ライトアライナコントローラ109はRP1083
の下位2ビツトが”oo”のときはデータレジスタ10
6からのデータをそのまま出力させ、’01”のときは
1バイト、 ”10”のときは2バイト、 ”11”の
ときは3バイトそれぞれ下位側にシフトして出力させる
。 [0016] 次に、DMAコントローラ1の第1チヤンネルが第1周
辺■104がらメモリ3へのデータ転送に、第2チヤン
ネルがメモリ3がら第2周辺■105へのデー夕転送に
それぞれ割当てられているとして動作を説明する。CP
U2はDMAコントローラ1に対する初期設定として、
パラメータレジスタ201に、転送スべきバイト数BN
MI、メモリ3の転送先領域の先頭アドレスMSTAD
DI、バス輻BW1としての”10” 周辺工104
のポートアドレスPADD1.ポート幅PSWIとして
の’oo” 転送方向TDIとしての” 1 ” を
それぞれ設定する。また、パラメータレジスタ201に
、転送すべきバイト数BNM2.メモリ3の転送元領域
の先頭アドレスMSTADD2.バス幅BW2としての
10″ 周辺工105のポートアドレスPADD2、ポ
ート幅PSW2としてのパ01パ、転送方向TD2とし
ての” o ” をそれぞれ設定する。かくして、DM
Aコントローラ1はDMA転送の実行可能状態となる。 [0017] まず、周辺■104からのデータ転送要求について説明
する。周辺工104がDMAREQ信号12−1をアク
ティブレベルにすると、DMAコントローラ1はHLD
REQ信号11−1をアクティブレベルにしてCPU2
にバス6−8の使用権を要求する。これに応答して、C
PU2は実行中のフログラム処理を中断し、その内部状
態をホールドしたままHLDACK信号11−2をアク
ティブレベルにすることでバスの使用権を明は渡したこ
とをDMAコントローラ1に通知する。 [0018] この結果、DMAコントローラ1は図5に示すタイミン
グチャートに従って周辺I 104からメモリ3へのデ
ータ転送を実行する。本DMAコントローラ1の単位バ
スサイクルはクロックφ1(φ2)の2クロック分、す
なわち夫々1つずつTI、T2ステートで実行され、T
1ステート期間でアドレスを出力し、T2ステートでデ
ータをリード/ライトする。また、T1ステートの始ま
りに同期して対応するDMAACK信号12−2 (1
3−2)を出力する。図1に示したシステムでは、DM
AACK信号12−2 (13−2)が周辺■104(
5)に供給されてアクセス指示に用いられているが、ポ
ートアドレスPADDI (PADD2)のデコード
によりアクセスを検出してもよい。 [0019] まず、DMAコントローラ1はリードバスサイクルを起
動する。したがって、シーケンスコントローラ203は
RC信号をアクティブ(ハイ)レベルに、WC信号をイ
ンアクティブ(ロウ)レベルにする。これによって周辺
■104からデータPDOOが読み出されバス40.8
および10を介してDMAコントローラ1のデータ端子
DTに供給される。このとき、周辺■104は8ビツト
であるので、データ端子DTO−7に読み出された有効
なデータPDOOが供給され、残りのデータ端子DT8
−31は意味のないものである。図32図4に関連した
説明から明らかなように、データPDOOはレジスタ1
02.アライナ104を介してデータレジスタRIOに
ストアされる。周辺■104からは1回のリードバスサ
イクルで8ビツト(1バイト)のデータが読み出される
のに対し、メモ゛3には1回のライトバスサイクルで3
2ビツト(4バイト)のデータを書き込むことができる
。したがって、DMAコントローラ1は転送元として指
定された周辺■104に対しリードモードでの単位バス
サイクルを4回連続して実行する。また、リードバスサ
イクルとライトバスサイクルを連続的に実行するために
、データレジスタ106は夫々が4バイト分の容量をも
つ二つのフィールド106−1106−2を有している
。したがって、周辺l104からのDMA要求にもとづ
いて初期動作では、図5に示すようにコントローラ1は
リードモードでの単位バスサイクルを8回続けて実行す
る。かくして、周辺■104からは8バイト分のデータ
PDOO乃至PDO7が読み出されデータ端子DTO−
7に順々に供給される。これらデータPDOO−PDO
7は図31図4で説明したようにデータレジスタ16内
のレジスタRIO−P23にそれそ゛れ一時ストアされ
る。 [0020] かかるリードバスサイクルに続いて、信号RC,WCを
それぞれロウ、ハイレベルとすることで単位バスサイク
ル1回によるライトバスサイクルが実行される。かかる
サイクルでは、リードデコーダ1084は4つのり−ド
イネーブル信号RIO−R13を′1″ とするので、
第1フイールド106−1におけるレジスタRIO−R
13からそのストアデータPDOI−PDO3が読み出
され、ライトアライナ108、レジスタ110,112
そして出力バッファ114を介してデータ端子DTO−
31から出力されメモリ3に書き込まれる。 [0021] 続いて単位バスサイクル4回によるリードバスサイクル
が実行され、周辺■104からの4つのバイトデータP
DO8−PDI 1は第」フィールド106−1のレジ
スタRIO−R13にそれぞれ一時ストアされる。これ
に続いて単位バスサイクル1回によるライトバスサイク
ルが実行され、第2フイールド106−2におけるレジ
スタR20−R23からストアデータPDO4−PDO
8から読み出されてメモリ3に書き込まれる。そして、
次のリードバスサイクルによって周辺■104から読み
出されf−,4つのバイトデータPD12−PD15は
第2フイールドのレジスタR20−R23にそれぞれス
トアされる。以後、かかる動作が転送バイト数情報BN
MIによって指定されたバイト数分のデータ転送が完了
するまで行なわれる。このように、データ取り込みおよ
び出力タイミング合2つせのためのレジスタ102,1
10,112およびデータ配列のためのアライナ104
.108の存在にもかかわらず、リードバスサイクルと
ライトバスサイクルの連続した実行を可能としている。 [0022] なお、リード/ライトコントローラ200は単位バスサ
イクルを実行する毎に周辺工104からのDMAREQ
信号12−1のレベルをチエツクしており、そのときD
MAREQ信号12−1がインアクティブレベルであれ
ばデータ転送処理を一時中断しHLDREQ信号11−
1をインアクティブレベルにしてバス使用権をCPU2
に戻す。例えば、データPDO9のためのリードバスサ
イクルの実行時にDMA RE Q信号12−1がイン
アクティブレベルになれば、データPDO9を取り込ん
だ時点で処理を中断しバス使用権をCPU2に戻す。周
辺■104が再びDMAREQ信号12−1をアクティ
ブにすると、CPU2からバス使用権を得て、データP
DIOのためのリードバスサイクルから処理を再開する
。また、情報BNMIによって示される転送バイト数が
6のときは、データPD05のためのリードバスサイク
ルに続いてライトバスサイクルが実行されてデータPD
OO−PDO3がメモリに書き込まれ、続いてライトバ
スサイクルが実行されてデータPDO4,PDO5がメ
モリに書き込まれる。 [0023] 一方、周辺■105からのDMA転送に対しては図6の
タイミングチャートに従って動作する。すなわち、DM
Aコントローラ1はまずリードバスサイクルを実行して
メモリ3から転送すべきデータを読み出す。メモリ3は
32ビット幅であるので、4バイトのデータMBDOO
−MBDO3が一度に読み出され、データ端子DTO−
31を介して第2チヤンネル転送回路100−2におけ
る第1フィールド106−1のレジスタRIO−R13
にそれぞれ一時ストアされる。前述のように初期動作で
はリードバスサイクルが再び実行され、メモリ3から読
み出された4バイトデ一タMBD10−MBD13が第
2フィールド106−2のレジスタR20−R23にそ
れぞれ一時ストアされる。続いてライトバスサイクルが
実行されるが、図32図4を用いて説明したように、レ
ジスタRIO,R11からのデータMBDOO,MBD
OIが読み出され周辺l105に転送される。ライトバ
スサイクルが再度実行され、レジスタR12,R13か
らのデータMBDO2,MBDO3が周辺l105に供
給される。続いてリードバスサイクルが実行され、メモ
リ3からの4バイトデ一タMBD20−MBD23が第
1フィールド106−1のレジスタRIO−R13に一
時ストアされる。続く単位バスサイクル2回のリードバ
スサイクルにより、第2フイールド106−2のレジス
タR20,R21からのデータMBD 10. MBD
11、そしてR22,R23からのデータMBD12
.MBD13が周辺■105に転送される。 [0024] 本動作においても、前述したように、周辺■105から
のDMAREQ信号13−1や情報BNM2によって示
される転送バイト数に応じて動作が制御される[002
5]
用いた情報処理システムのブロック図である。本システ
ムは、DMAコントローラ1.CPU2.メモリ3およ
び複数の周辺l10(二つのl104および5のみが図
示されている)を含んで構成され、これらはシステムコ
ントロールバス6、システムアドレスバス7および32
ビツト(4バイト)幅のシステムデータバス8を介して
相互接続されている。メモリ3は1回のバスサイクルで
4バイト(1ワード)のデータをリード/ライトできる
ので、32ビツト幅の分岐データバス30を介して5D
B8に接続されている。一方、第1.第2の周辺工10
4,5のデータ幅、すなわちポート幅は本実施例では各
々1バイト、2バイトであるので、周辺■104は8ビ
ット幅の分岐データバス40を介して5DB8の最下位
の1バイトデータバスに、周辺■105は16ビツト幅
の分岐データバス40を介して5DB8の下位の2バイ
トデータバスにそれぞれ接続されている。DMAコント
ローラ1はメモリ3と第1周辺l104間、メモリ3と
第2周辺l105間、さらにはメモリ3と図示しない他
の周辺170間やメモリ3内の二つの領域間のデータ転
送を実行するので、32ビツト幅の分岐データバス10
を介して5DB8に接続されている。DMAコントロー
ラ1はDMA転送要求信号(DMAREQ)12−1゜
13−1により対応する周辺■104,5からのDMA
要求を検出する。当該要求を検出すると、ホールド要求
信号(HLDREQ)11−1によりCPU2に対しシ
ステムバス6−8の使用権を要求する。CPU2はHL
DREQ信号11−1を検出すると、実行中のプログラ
ム処理を中断しバス使用権をDMAコントローラ1に明
は渡す。このことをホールドアクルレッジ信号(HLD
ACK)11−2によってDMAコントローラ1に通知
する。かくして、DMAコントローラ1は要求があった
周辺I10に対しDMAアクルッジ信号(DMAACK
)12−2.13−2を返し、DMAデータ転送を実行
する。 [0012] 図2を参照すると、DMAコントローラ1は複数のDM
Aチャンネルの各々に対するデータ転送回路100−1
,100−2とリード/ライトコントローラ200とを
有する。第1.第2チャンネルデータ転送回路100−
1,100−2は第1.第2周辺l104.5にそれぞ
れ割当てられている。これらデータ転送回路は同一構成
であるので、回路100−1についてのみ示されている
。すなゎち、大力バッファ101はバス10からのデー
タを32本のデータ端子DTO−DT31を介して受は
レジスタ102に供給する。レジスタ102は、第2ク
ロツクφ2および第2ステート信号T2を受けるAND
ゲート103からラッチイネーブル信号に応答して大力
バッファ101からのデータを一時ストアする。当該デ
ータはリードアライナコントローラ105からの制御デ
ータにもとづきり−ドアライナ104によってバイト配
列(シフト)の処理を受はデータレジスタ106に供給
される。このレジスタ106は本発明に従って第1およ
び第2のフィールド106−1,106−2を有する。 第1フィールド106−1は4つの1バイト(8ビツト
)幅レジスタR10−Rl3を有し、第2フィールド1
06−2も4つの1バイト (8ビツト)幅レジスタR
20−R23を有し、リ−ドアライナ104からのデー
タが書き込まれるレジスタRIO−R23の位置および
数そしてライトアライナ108にそのストアデータが読
み出されるレジスタR10−R23の位置および数はレ
ジスタコントローラ107によって制御される。 ライトアライナ108はライトアライナコントローラ1
09からの制御データにもとづきレジスタ106からの
データの配列(シフト)処理を実行し、レジスタ110
に出力する。このレジスタ110は第1クロツクφ1お
よび第1ステート信号T1を受けるANDゲー1−11
1によってそのラッチタイミングが制御される。レジス
タ110の出力データは、第2クロツクφ2および第1
ステー1・信号T1を受けるANDゲート113の制御
のもとてレジスタ112に一時ストアされ、そのデータ
はライI・バスサイクル信号WCによって活性化される
出力バッファ114を介してデータ端子DTO−DT3
1 (バス10)に転送される。 [00131 リードライトコントローラ200は、各DMA転送チャ
ンネルに対応して設けられた複数のパラメータレジスタ
201,202とDMAデータ転送の動作シーケンス/
タイミングを制御するシーケンスコントローラ203を
有する。パラメータレジスタ201,202の各々は、
転送すべき)<イト数(BNM) メモリの領域のス
タートアドレス(MSTADD) メモリのバス幅(
B W) 周辺I10のアドレスを示すポートアドレ
ス(PADD) 周辺工/○のビット幅を示すポート
幅(PW)およびデータ転送がメモリから周辺■/○か
又はその逆を示す転送方向(TD)をストアし、これら
の情報はCPU2 (図1)によって設定される。シー
ケンスコントローラ203は供給される基本クロック信
号CLKに応答してDMA転送のための各種制御信号を
発生する力へ図ではデータ転送回路100へのタイミン
グ制御信号のみが示されている。φ1.φ2はクロック
信号を示しこれらは逆相関係にある。Tl、T2はステ
ート信号でありこれらも逆相関係にある。RCはリード
バスサイクル期間を示す信号で、WCはライトバスサイ
クル期間を示す。信号φ1とTl (φ2とT2)の
位相関係は図59図6を参照されたい。 [0014] 図3を参照すると、レジスタコントローラ107および
データレ、 り106の構成がより詳細に示されている
。レジスタコントローラ107は、ツー。バスサイクル
により転送元から読み出されたデータのデータレジスタ
106への書き込みを制御するライト制御回路1007
とライトバスサイクルによってデータレジスタ106か
らのデータの読み出しを制御するリード制御回路100
8を有する。ライト制御回路1007は、ライトポイン
ト(WP)1073、インクリメンタ(INC)107
2.マルチプレクサ(MPX)1071.ライトデコー
ダ1074、そしてデコーダ1074へのイネーブル信
号を発生するANDゲーI・1075、φ2デイレイ回
路1076およびANDゲート1077を有する。MP
X1071はデータ転送方向TDが’l” (すなわ
ち、周辺I10からメモリへの転送)のときポート幅P
Wを選択して出力し、TDが’o’ (メモリから周
辺■/○への転送)のときバス幅BWを出力する。ポー
ト幅PWおよびバス幅BWはそれぞれ2ビツトなり、
”oo”は8ビツト幅を、 01“′は16ビツト幅を
、”10”は32ビット幅をそれぞれ表わす。lNC1
072はMPX1071からの出力データに応じた数だ
けWP 1073の内容を増加し書き戻す。WP107
3は3ビツト構成である。MPX1071の出力が“’
oo”のとき、WP1073の内容は1つずつイン、ク
リメントされ、 01”′のときは2つずつ、10″の
ときは4つずつインクリメントされる。WP 1073
の内容およびMPX1071の出力データに応答してラ
イトデコーダ1074は図4に従って8つの書き込みイ
ネーブル信号WIO乃至W23のレベルを制御する。こ
れら信号W1O−W23はレジスタRIO−R23の書
き込みイネーブル端子WEにそれぞれ供給されている。 リード制御回路1008は、リードポインタ(RP)1
083、インクリメンタ(INC)1082.マルチプ
レクサ(MPX)1081、およびリードデコーダ10
84を有する。デコーダ1084は信号WCによって活
性化される。MPX1081は、データ転送方向TDの
反転データであるITDが” 1 ”のときはポート幅
PWを、 ” o ”のときはバス幅BWを選択する。 lNC1082のRP1083に対する更新動作はlN
C1072のWP 1073に対するそれと同一である
。RP1083およびMPX1081からのデータに応
答してリードデコーダ1084は図4に従って8つのり
−ドイネーブル信号R10−R23のレベルを制御する
。これらリードイネーブル信号RIO−R23はレジス
タRIO−R23のリードイネーブル端子REにそれぞ
れ供給される。 かくして、データレジスタ106における各レジスタR
はライトイネーブル信号Wが1“のときリードアライナ
104からのデータのうちの対応するバイトデータをス
トアし、リードイネーブル信号Rが1のときストアした
バイトデータをライトアライナ108に供給する。 [0015] 図示していないカミ リードアライナコントローラ10
5はWP1073の出力のうちの下位2ビツトを受け、
ライトアライナコントローラ109はRP1083の出
力のうち下位2ビツトを受ける。リードアライナコント
ローラ105はWP1073の下位2ビツトが”oo”
のときリードアライナ104にレジスタ102からのデ
ータをそのまま出力され、 ”01”のとき1バイトだ
け、 ’10’″ときは2バイトだけ、 ’11”のと
きは3バイトだけそれぞれ上位側にシフトして出力させ
る。ライトアライナコントローラ109はRP1083
の下位2ビツトが”oo”のときはデータレジスタ10
6からのデータをそのまま出力させ、’01”のときは
1バイト、 ”10”のときは2バイト、 ”11”の
ときは3バイトそれぞれ下位側にシフトして出力させる
。 [0016] 次に、DMAコントローラ1の第1チヤンネルが第1周
辺■104がらメモリ3へのデータ転送に、第2チヤン
ネルがメモリ3がら第2周辺■105へのデー夕転送に
それぞれ割当てられているとして動作を説明する。CP
U2はDMAコントローラ1に対する初期設定として、
パラメータレジスタ201に、転送スべきバイト数BN
MI、メモリ3の転送先領域の先頭アドレスMSTAD
DI、バス輻BW1としての”10” 周辺工104
のポートアドレスPADD1.ポート幅PSWIとして
の’oo” 転送方向TDIとしての” 1 ” を
それぞれ設定する。また、パラメータレジスタ201に
、転送すべきバイト数BNM2.メモリ3の転送元領域
の先頭アドレスMSTADD2.バス幅BW2としての
10″ 周辺工105のポートアドレスPADD2、ポ
ート幅PSW2としてのパ01パ、転送方向TD2とし
ての” o ” をそれぞれ設定する。かくして、DM
Aコントローラ1はDMA転送の実行可能状態となる。 [0017] まず、周辺■104からのデータ転送要求について説明
する。周辺工104がDMAREQ信号12−1をアク
ティブレベルにすると、DMAコントローラ1はHLD
REQ信号11−1をアクティブレベルにしてCPU2
にバス6−8の使用権を要求する。これに応答して、C
PU2は実行中のフログラム処理を中断し、その内部状
態をホールドしたままHLDACK信号11−2をアク
ティブレベルにすることでバスの使用権を明は渡したこ
とをDMAコントローラ1に通知する。 [0018] この結果、DMAコントローラ1は図5に示すタイミン
グチャートに従って周辺I 104からメモリ3へのデ
ータ転送を実行する。本DMAコントローラ1の単位バ
スサイクルはクロックφ1(φ2)の2クロック分、す
なわち夫々1つずつTI、T2ステートで実行され、T
1ステート期間でアドレスを出力し、T2ステートでデ
ータをリード/ライトする。また、T1ステートの始ま
りに同期して対応するDMAACK信号12−2 (1
3−2)を出力する。図1に示したシステムでは、DM
AACK信号12−2 (13−2)が周辺■104(
5)に供給されてアクセス指示に用いられているが、ポ
ートアドレスPADDI (PADD2)のデコード
によりアクセスを検出してもよい。 [0019] まず、DMAコントローラ1はリードバスサイクルを起
動する。したがって、シーケンスコントローラ203は
RC信号をアクティブ(ハイ)レベルに、WC信号をイ
ンアクティブ(ロウ)レベルにする。これによって周辺
■104からデータPDOOが読み出されバス40.8
および10を介してDMAコントローラ1のデータ端子
DTに供給される。このとき、周辺■104は8ビツト
であるので、データ端子DTO−7に読み出された有効
なデータPDOOが供給され、残りのデータ端子DT8
−31は意味のないものである。図32図4に関連した
説明から明らかなように、データPDOOはレジスタ1
02.アライナ104を介してデータレジスタRIOに
ストアされる。周辺■104からは1回のリードバスサ
イクルで8ビツト(1バイト)のデータが読み出される
のに対し、メモ゛3には1回のライトバスサイクルで3
2ビツト(4バイト)のデータを書き込むことができる
。したがって、DMAコントローラ1は転送元として指
定された周辺■104に対しリードモードでの単位バス
サイクルを4回連続して実行する。また、リードバスサ
イクルとライトバスサイクルを連続的に実行するために
、データレジスタ106は夫々が4バイト分の容量をも
つ二つのフィールド106−1106−2を有している
。したがって、周辺l104からのDMA要求にもとづ
いて初期動作では、図5に示すようにコントローラ1は
リードモードでの単位バスサイクルを8回続けて実行す
る。かくして、周辺■104からは8バイト分のデータ
PDOO乃至PDO7が読み出されデータ端子DTO−
7に順々に供給される。これらデータPDOO−PDO
7は図31図4で説明したようにデータレジスタ16内
のレジスタRIO−P23にそれそ゛れ一時ストアされ
る。 [0020] かかるリードバスサイクルに続いて、信号RC,WCを
それぞれロウ、ハイレベルとすることで単位バスサイク
ル1回によるライトバスサイクルが実行される。かかる
サイクルでは、リードデコーダ1084は4つのり−ド
イネーブル信号RIO−R13を′1″ とするので、
第1フイールド106−1におけるレジスタRIO−R
13からそのストアデータPDOI−PDO3が読み出
され、ライトアライナ108、レジスタ110,112
そして出力バッファ114を介してデータ端子DTO−
31から出力されメモリ3に書き込まれる。 [0021] 続いて単位バスサイクル4回によるリードバスサイクル
が実行され、周辺■104からの4つのバイトデータP
DO8−PDI 1は第」フィールド106−1のレジ
スタRIO−R13にそれぞれ一時ストアされる。これ
に続いて単位バスサイクル1回によるライトバスサイク
ルが実行され、第2フイールド106−2におけるレジ
スタR20−R23からストアデータPDO4−PDO
8から読み出されてメモリ3に書き込まれる。そして、
次のリードバスサイクルによって周辺■104から読み
出されf−,4つのバイトデータPD12−PD15は
第2フイールドのレジスタR20−R23にそれぞれス
トアされる。以後、かかる動作が転送バイト数情報BN
MIによって指定されたバイト数分のデータ転送が完了
するまで行なわれる。このように、データ取り込みおよ
び出力タイミング合2つせのためのレジスタ102,1
10,112およびデータ配列のためのアライナ104
.108の存在にもかかわらず、リードバスサイクルと
ライトバスサイクルの連続した実行を可能としている。 [0022] なお、リード/ライトコントローラ200は単位バスサ
イクルを実行する毎に周辺工104からのDMAREQ
信号12−1のレベルをチエツクしており、そのときD
MAREQ信号12−1がインアクティブレベルであれ
ばデータ転送処理を一時中断しHLDREQ信号11−
1をインアクティブレベルにしてバス使用権をCPU2
に戻す。例えば、データPDO9のためのリードバスサ
イクルの実行時にDMA RE Q信号12−1がイン
アクティブレベルになれば、データPDO9を取り込ん
だ時点で処理を中断しバス使用権をCPU2に戻す。周
辺■104が再びDMAREQ信号12−1をアクティ
ブにすると、CPU2からバス使用権を得て、データP
DIOのためのリードバスサイクルから処理を再開する
。また、情報BNMIによって示される転送バイト数が
6のときは、データPD05のためのリードバスサイク
ルに続いてライトバスサイクルが実行されてデータPD
OO−PDO3がメモリに書き込まれ、続いてライトバ
スサイクルが実行されてデータPDO4,PDO5がメ
モリに書き込まれる。 [0023] 一方、周辺■105からのDMA転送に対しては図6の
タイミングチャートに従って動作する。すなわち、DM
Aコントローラ1はまずリードバスサイクルを実行して
メモリ3から転送すべきデータを読み出す。メモリ3は
32ビット幅であるので、4バイトのデータMBDOO
−MBDO3が一度に読み出され、データ端子DTO−
31を介して第2チヤンネル転送回路100−2におけ
る第1フィールド106−1のレジスタRIO−R13
にそれぞれ一時ストアされる。前述のように初期動作で
はリードバスサイクルが再び実行され、メモリ3から読
み出された4バイトデ一タMBD10−MBD13が第
2フィールド106−2のレジスタR20−R23にそ
れぞれ一時ストアされる。続いてライトバスサイクルが
実行されるが、図32図4を用いて説明したように、レ
ジスタRIO,R11からのデータMBDOO,MBD
OIが読み出され周辺l105に転送される。ライトバ
スサイクルが再度実行され、レジスタR12,R13か
らのデータMBDO2,MBDO3が周辺l105に供
給される。続いてリードバスサイクルが実行され、メモ
リ3からの4バイトデ一タMBD20−MBD23が第
1フィールド106−1のレジスタRIO−R13に一
時ストアされる。続く単位バスサイクル2回のリードバ
スサイクルにより、第2フイールド106−2のレジス
タR20,R21からのデータMBD 10. MBD
11、そしてR22,R23からのデータMBD12
.MBD13が周辺■105に転送される。 [0024] 本動作においても、前述したように、周辺■105から
のDMAREQ信号13−1や情報BNM2によって示
される転送バイト数に応じて動作が制御される[002
5]
以上述べたように、本発明によるDMAコントローラは
、リードバスサイクルとライトバスサイクルの2バスサ
イクル方式であって、両バスサイクルを連続的に実行し
て転送元から転送先のDMA転送を実行することができ
る。 [0026] 本発明は上記実施例に限定されず、単位バスサイクルの
クロック数の増加したリ、 バス幅を増加したりすることもできる。 また、 メモリ3のDMA転送領域の アドレス情報を、 コントローラ105゜ 107゜ 109への制御情報の一部とし てさらに使用することにより、 よりきめ細かなデータ転送が実行される。
、リードバスサイクルとライトバスサイクルの2バスサ
イクル方式であって、両バスサイクルを連続的に実行し
て転送元から転送先のDMA転送を実行することができ
る。 [0026] 本発明は上記実施例に限定されず、単位バスサイクルの
クロック数の増加したリ、 バス幅を増加したりすることもできる。 また、 メモリ3のDMA転送領域の アドレス情報を、 コントローラ105゜ 107゜ 109への制御情報の一部とし てさらに使用することにより、 よりきめ細かなデータ転送が実行される。
【回目
本発明の一実施例によるDMAコントローラを用いた情
報処理システムのブロック図である。 【図2】 図1に示したDMAコントローラの内部ブロック図であ
る。
報処理システムのブロック図である。 【図2】 図1に示したDMAコントローラの内部ブロック図であ
る。
【図3】
図2に示したレジスタコントローラおよびデータレジス
タを示すブロック図である。
タを示すブロック図である。
【図4】
図3に示した各デコーダの入力データに対する出力デー
タの関係を示す図である。
タの関係を示す図である。
【図5】
本実施例のDMAコントローラによるDMA転送動作の
一例を示すタイミングチャートである。
一例を示すタイミングチャートである。
【図6】
本実施例のDMAコントローラによるDMA転送動作の
他の例を示すタイミングチャートである。
他の例を示すタイミングチャートである。
図面
[図1]
【図2】
/
【図3】
【図4】
【図5】
t
【図6】
Claims (3)
- 【請求項1】第1および第2のフィールドを有し転送す
べきデータを一時ストアするデータレジスタと、リード
バスサイクルを実行してデータ転送元からデータを読み
出し前記データレジスタの前記第1および第2のフィー
ルドの一方に書き込む第1の手段と、当該リードバスサ
イクルに続いてライトバスサイクルを実行し前記データ
レジスタの前記第1および第2のフィールドの他方にス
トアされているデータをデータ転送先に転送する第2の
手段とを備えるとを特徴とするDMAコントローラ。 - 【請求項2】前記データレジスタの前記第1および第2
のフィールドの各々は複数のレジスタ領域を有し、前記
第1の手段は前記データ転送元から読み出されたデータ
の位置を配列して前記一方のフィールドの対応するレジ
スタ領域に書き込む手段を有し、前記第2の手段は前記
他方のフィールドの選択されたレジスタ領域からデータ
を読み出しその位置を配列して前記データ転送先に転送
する手段を有することを特徴とする請求項1のDMAコ
ントローラ。 - 【請求項3】前記リードバスサイクルおよび前記ライト
バスサイクルの少なくとも一方は複数回のデータアクセ
スで構成されることを特徴とする請求項1又は2のDM
Aコントローラ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP40177590A JP3151832B2 (ja) | 1989-12-15 | 1990-12-13 | Dmaコントローラ |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32689389 | 1989-12-15 | ||
JP1-326893 | 1989-12-15 | ||
JP40177590A JP3151832B2 (ja) | 1989-12-15 | 1990-12-13 | Dmaコントローラ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04109351A true JPH04109351A (ja) | 1992-04-10 |
JP3151832B2 JP3151832B2 (ja) | 2001-04-03 |
Family
ID=26572328
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP40177590A Expired - Fee Related JP3151832B2 (ja) | 1989-12-15 | 1990-12-13 | Dmaコントローラ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3151832B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007188357A (ja) * | 2006-01-13 | 2007-07-26 | Fujitsu Ltd | データ転送装置 |
JP2014501133A (ja) * | 2010-12-16 | 2014-01-20 | スパイナル・モデュレーション・インコーポレイテッド | ダイレクトメモリアクセス(dma)制御刺激 |
-
1990
- 1990-12-13 JP JP40177590A patent/JP3151832B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007188357A (ja) * | 2006-01-13 | 2007-07-26 | Fujitsu Ltd | データ転送装置 |
JP2014501133A (ja) * | 2010-12-16 | 2014-01-20 | スパイナル・モデュレーション・インコーポレイテッド | ダイレクトメモリアクセス(dma)制御刺激 |
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---|---|
JP3151832B2 (ja) | 2001-04-03 |
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