JPH04109351A - Ｄｍａコントローラ - Google Patents
ＤｍａコントローラInfo
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- JPH04109351A JPH04109351A JP2401775A JP40177590A JPH04109351A JP H04109351 A JPH04109351 A JP H04109351A JP 2401775 A JP2401775 A JP 2401775A JP 40177590 A JP40177590 A JP 40177590A JP H04109351 A JPH04109351 A JP H04109351A
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- 230000002093 peripheral effect Effects 0.000 abstract description 46
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000004044 response Effects 0.000 description 5
- 230000010365 information processing Effects 0.000 description 3
- 101000803307 Brassica napus BURP domain-containing protein BNM2A Proteins 0.000 description 2
- 101000581504 Arabidopsis thaliana Putative methyl-CpG-binding domain protein 12 Proteins 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
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- 238000005516 engineering process Methods 0.000 description 1
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１］
本発明はＤＭＡコントローラに関し、特に２バスサイク
ル転送力式によりＤＭＡ転送を実行するＤＭＡコントロ
ーラに関する。 ［０００２］
ル転送力式によりＤＭＡ転送を実行するＤＭＡコントロ
ーラに関する。 ［０００２］
よく知られているように、ＤＭＡコントローラは、磁気
ディスク装置９通信装置、デイスプレィ装置などの周辺
入出力装置（以下、周辺Ｉ１０という）と主記憶装置（
以下、メモリという）間のデータ転送を中央処理装置（
ＣＰＵ）に代わって実行するものである。 ［０００３］ ＣＰＵの処理効率、速度の向上にともないそのデータバ
ス幅は例えば３２ビツトのように大きくなっている。こ
のような大きなデータバス幅のＣＰＵを用いて情報処理
システムを構築した場合、同システムに使用されるすべ
ての周辺■／○がＣＰＵと同一のバス幅を有するとは限
らない。例えば３２ビツト（１ワード）のＣＰＵに対し
８ビツト（１バイト）や１６ビツト（ハーフワード）の
周辺■１０もシステムに使用され得る。このような場合
、バス幅が異なる！””Ｉｌｏとメモリとの間のＤＭＡ
転送が要求される。 ［０００４］ かかる要求のために２バスサイクル転送力式によるＤＭ
Ａコントローラが用いられている。２バスサイクル転送
力式とはリードバスサイクルとライトバスサイクルとの
二つのバスサイクルでＤＭＡ転送を行なうことである。 かかるＤＭＡコントローラはまずリードバスサイクルを
実行してメモリ又は周辺■／○の転送元からデータを取
り込み、当該取り込んだデータを周辺■／○又はメモリ
の転送先のバス幅および／又は格納アドレスに応じて内
部で配列し、そしてライトバスサイクルを実行して転送
先に配列されたデータを書き込む。 ［０００５］
ディスク装置９通信装置、デイスプレィ装置などの周辺
入出力装置（以下、周辺Ｉ１０という）と主記憶装置（
以下、メモリという）間のデータ転送を中央処理装置（
ＣＰＵ）に代わって実行するものである。 ［０００３］ ＣＰＵの処理効率、速度の向上にともないそのデータバ
ス幅は例えば３２ビツトのように大きくなっている。こ
のような大きなデータバス幅のＣＰＵを用いて情報処理
システムを構築した場合、同システムに使用されるすべ
ての周辺■／○がＣＰＵと同一のバス幅を有するとは限
らない。例えば３２ビツト（１ワード）のＣＰＵに対し
８ビツト（１バイト）や１６ビツト（ハーフワード）の
周辺■１０もシステムに使用され得る。このような場合
、バス幅が異なる！””Ｉｌｏとメモリとの間のＤＭＡ
転送が要求される。 ［０００４］ かかる要求のために２バスサイクル転送力式によるＤＭ
Ａコントローラが用いられている。２バスサイクル転送
力式とはリードバスサイクルとライトバスサイクルとの
二つのバスサイクルでＤＭＡ転送を行なうことである。 かかるＤＭＡコントローラはまずリードバスサイクルを
実行してメモリ又は周辺■／○の転送元からデータを取
り込み、当該取り込んだデータを周辺■／○又はメモリ
の転送先のバス幅および／又は格納アドレスに応じて内
部で配列し、そしてライトバスサイクルを実行して転送
先に配列されたデータを書き込む。 ［０００５］
このように、２バスサイクル転送力式によるＤＭＡコン
トローラは、バス幅が異なる周辺■／○とメモリとの間
のＤＭＡ転送を実行するカミ転送元から取り込んだデー
タの配列処理を必要とする。当該配列処理は動作周波数
が低い場合はリードバスサイクル内で完了することがで
きる。しかしながら、転送スピードの向上のために動作
周波数を上げてバスサイクルを短かくすると、リードバ
スサイクル内に配列処理を完了することが不可能となり
、２つのバスサイクルの間に配列処理のための時間を設
ける必要がある。すなわち、リードバスサイクルとライ
トバスサイクルとを連続して実行することができず、転
送スピードの向上が制限されることになる。 ［０００６］ したがって、本発明の目的は、改良されたＤＭＡコント
ローラを提供することにある。 ［０００７］ 本発明の他の目的は、リードバスサイクルとライトバス
サイクルとを連続して実行することができ２バスサイク
ル転送力式のＤＭＡコントローラを提供することにある
。 ［０００８］
トローラは、バス幅が異なる周辺■／○とメモリとの間
のＤＭＡ転送を実行するカミ転送元から取り込んだデー
タの配列処理を必要とする。当該配列処理は動作周波数
が低い場合はリードバスサイクル内で完了することがで
きる。しかしながら、転送スピードの向上のために動作
周波数を上げてバスサイクルを短かくすると、リードバ
スサイクル内に配列処理を完了することが不可能となり
、２つのバスサイクルの間に配列処理のための時間を設
ける必要がある。すなわち、リードバスサイクルとライ
トバスサイクルとを連続して実行することができず、転
送スピードの向上が制限されることになる。 ［０００６］ したがって、本発明の目的は、改良されたＤＭＡコント
ローラを提供することにある。 ［０００７］ 本発明の他の目的は、リードバスサイクルとライトバス
サイクルとを連続して実行することができ２バスサイク
ル転送力式のＤＭＡコントローラを提供することにある
。 ［０００８］
本発明によるＤＭＡコントローラは、第１および第２の
フィールドを有し転送すべきデータを一時ストアするデ
ータレジスタと、リードバスサイクルを実行してメモリ
又は周辺Ｉ１０の転送元からデータを読み出し上記デー
タレジスタの第１および第２のフィールドの一方に書き
込む手段と、当該リードバスサイクルに続いてライＩ・
バスサイクルを実行して上記データレジスタの第１およ
び第２のフィールドの他方にストアされているデータを
メモリ又は周辺Ｉ１０の転送先に書き込む手段とを備え
ている。 ［０００９３ すなわち、本発明ではあるリードバスサイクルによって
転送元から読み出されたデータを当該リードバスサイク
ルに続くライトバスサイクルにより転送先に書き込むの
ではなくて、当該リードバスサイクルの前に実行された
リードバスサイクルによって読み出されたデータを上記
ライトバスサイクルで転送先に書き込んでいる。したが
って、リードバスサイクルにより読み出されていたデー
タに対する配列処理のための時間を特別に設ける必要が
なく、リードバスサイクルとライトバスサイクルとを連
続して実行できる。 ［００１０）
フィールドを有し転送すべきデータを一時ストアするデ
ータレジスタと、リードバスサイクルを実行してメモリ
又は周辺Ｉ１０の転送元からデータを読み出し上記デー
タレジスタの第１および第２のフィールドの一方に書き
込む手段と、当該リードバスサイクルに続いてライＩ・
バスサイクルを実行して上記データレジスタの第１およ
び第２のフィールドの他方にストアされているデータを
メモリ又は周辺Ｉ１０の転送先に書き込む手段とを備え
ている。 ［０００９３ すなわち、本発明ではあるリードバスサイクルによって
転送元から読み出されたデータを当該リードバスサイク
ルに続くライトバスサイクルにより転送先に書き込むの
ではなくて、当該リードバスサイクルの前に実行された
リードバスサイクルによって読み出されたデータを上記
ライトバスサイクルで転送先に書き込んでいる。したが
って、リードバスサイクルにより読み出されていたデー
タに対する配列処理のための時間を特別に設ける必要が
なく、リードバスサイクルとライトバスサイクルとを連
続して実行できる。 ［００１０）
以下、図面を用いて本発明の実施例を詳細に説明する。
［００１１］
図１は本発明の一実施例によるＤＭＡコントローラ１を
用いた情報処理システムのブロック図である。本システ
ムは、ＤＭＡコントローラ１．ＣＰＵ２．メモリ３およ
び複数の周辺ｌ１０（二つのｌ１０４および５のみが図
示されている）を含んで構成され、これらはシステムコ
ントロールバス６、システムアドレスバス７および３２
ビツト（４バイト）幅のシステムデータバス８を介して
相互接続されている。メモリ３は１回のバスサイクルで
４バイト（１ワード）のデータをリード／ライトできる
ので、３２ビツト幅の分岐データバス３０を介して５Ｄ
Ｂ８に接続されている。一方、第１．第２の周辺工１０
４，５のデータ幅、すなわちポート幅は本実施例では各
々１バイト、２バイトであるので、周辺■１０４は８ビ
ット幅の分岐データバス４０を介して５ＤＢ８の最下位
の１バイトデータバスに、周辺■１０５は１６ビツト幅
の分岐データバス４０を介して５ＤＢ８の下位の２バイ
トデータバスにそれぞれ接続されている。ＤＭＡコント
ローラ１はメモリ３と第１周辺ｌ１０４間、メモリ３と
第２周辺ｌ１０５間、さらにはメモリ３と図示しない他
の周辺１７０間やメモリ３内の二つの領域間のデータ転
送を実行するので、３２ビツト幅の分岐データバス１０
を介して５ＤＢ８に接続されている。ＤＭＡコントロー
ラ１はＤＭＡ転送要求信号（ＤＭＡＲＥＱ）１２−１゜
１３−１により対応する周辺■１０４，５からのＤＭＡ
要求を検出する。当該要求を検出すると、ホールド要求
信号（ＨＬＤＲＥＱ）１１−１によりＣＰＵ２に対しシ
ステムバス６−８の使用権を要求する。ＣＰＵ２はＨＬ
ＤＲＥＱ信号１１−１を検出すると、実行中のプログラ
ム処理を中断しバス使用権をＤＭＡコントローラ１に明
は渡す。このことをホールドアクルレッジ信号（ＨＬＤ
ＡＣＫ）１１−２によってＤＭＡコントローラ１に通知
する。かくして、ＤＭＡコントローラ１は要求があった
周辺Ｉ１０に対しＤＭＡアクルッジ信号（ＤＭＡＡＣＫ
）１２−２．１３−２を返し、ＤＭＡデータ転送を実行
する。 ［００１２］ 図２を参照すると、ＤＭＡコントローラ１は複数のＤＭ
Ａチャンネルの各々に対するデータ転送回路１００−１
，１００−２とリード／ライトコントローラ２００とを
有する。第１．第２チャンネルデータ転送回路１００−
１，１００−２は第１．第２周辺ｌ１０４．５にそれぞ
れ割当てられている。これらデータ転送回路は同一構成
であるので、回路１００−１についてのみ示されている
。すなゎち、大力バッファ１０１はバス１０からのデー
タを３２本のデータ端子ＤＴＯ−ＤＴ３１を介して受は
レジスタ１０２に供給する。レジスタ１０２は、第２ク
ロツクφ２および第２ステート信号Ｔ２を受けるＡＮＤ
ゲート１０３からラッチイネーブル信号に応答して大力
バッファ１０１からのデータを一時ストアする。当該デ
ータはリードアライナコントローラ１０５からの制御デ
ータにもとづきり−ドアライナ１０４によってバイト配
列（シフト）の処理を受はデータレジスタ１０６に供給
される。このレジスタ１０６は本発明に従って第１およ
び第２のフィールド１０６−１，１０６−２を有する。 第１フィールド１０６−１は４つの１バイト（８ビツト
）幅レジスタＲ１０−Ｒｌ３を有し、第２フィールド１
０６−２も４つの１バイト （８ビツト）幅レジスタＲ
２０−Ｒ２３を有し、リ−ドアライナ１０４からのデー
タが書き込まれるレジスタＲＩＯ−Ｒ２３の位置および
数そしてライトアライナ１０８にそのストアデータが読
み出されるレジスタＲ１０−Ｒ２３の位置および数はレ
ジスタコントローラ１０７によって制御される。 ライトアライナ１０８はライトアライナコントローラ１
０９からの制御データにもとづきレジスタ１０６からの
データの配列（シフト）処理を実行し、レジスタ１１０
に出力する。このレジスタ１１０は第１クロツクφ１お
よび第１ステート信号Ｔ１を受けるＡＮＤゲー１−１１
１によってそのラッチタイミングが制御される。レジス
タ１１０の出力データは、第２クロツクφ２および第１
ステー１・信号Ｔ１を受けるＡＮＤゲート１１３の制御
のもとてレジスタ１１２に一時ストアされ、そのデータ
はライＩ・バスサイクル信号ＷＣによって活性化される
出力バッファ１１４を介してデータ端子ＤＴＯ−ＤＴ３
１ （バス１０）に転送される。 ［００１３１ リードライトコントローラ２００は、各ＤＭＡ転送チャ
ンネルに対応して設けられた複数のパラメータレジスタ
２０１，２０２とＤＭＡデータ転送の動作シーケンス／
タイミングを制御するシーケンスコントローラ２０３を
有する。パラメータレジスタ２０１，２０２の各々は、
転送すべき）＜イト数（ＢＮＭ） メモリの領域のス
タートアドレス（ＭＳＴＡＤＤ） メモリのバス幅（
Ｂ Ｗ） 周辺Ｉ１０のアドレスを示すポートアドレ
ス（ＰＡＤＤ） 周辺工／○のビット幅を示すポート
幅（ＰＷ）およびデータ転送がメモリから周辺■／○か
又はその逆を示す転送方向（ＴＤ）をストアし、これら
の情報はＣＰＵ２ （図１）によって設定される。シー
ケンスコントローラ２０３は供給される基本クロック信
号ＣＬＫに応答してＤＭＡ転送のための各種制御信号を
発生する力へ図ではデータ転送回路１００へのタイミン
グ制御信号のみが示されている。φ１．φ２はクロック
信号を示しこれらは逆相関係にある。Ｔｌ、Ｔ２はステ
ート信号でありこれらも逆相関係にある。ＲＣはリード
バスサイクル期間を示す信号で、ＷＣはライトバスサイ
クル期間を示す。信号φ１とＴｌ （φ２とＴ２）の
位相関係は図５９図６を参照されたい。 ［００１４］ 図３を参照すると、レジスタコントローラ１０７および
データレ、 り１０６の構成がより詳細に示されている
。レジスタコントローラ１０７は、ツー。バスサイクル
により転送元から読み出されたデータのデータレジスタ
１０６への書き込みを制御するライト制御回路１００７
とライトバスサイクルによってデータレジスタ１０６か
らのデータの読み出しを制御するリード制御回路１００
８を有する。ライト制御回路１００７は、ライトポイン
ト（ＷＰ）１０７３、インクリメンタ（ＩＮＣ）１０７
２．マルチプレクサ（ＭＰＸ）１０７１．ライトデコー
ダ１０７４、そしてデコーダ１０７４へのイネーブル信
号を発生するＡＮＤゲーＩ・１０７５、φ２デイレイ回
路１０７６およびＡＮＤゲート１０７７を有する。ＭＰ
Ｘ１０７１はデータ転送方向ＴＤが’ｌ” （すなわ
ち、周辺Ｉ１０からメモリへの転送）のときポート幅Ｐ
Ｗを選択して出力し、ＴＤが’ｏ’ （メモリから周
辺■／○への転送）のときバス幅ＢＷを出力する。ポー
ト幅ＰＷおよびバス幅ＢＷはそれぞれ２ビツトなり、
”ｏｏ”は８ビツト幅を、 ０１“′は１６ビツト幅を
、”１０”は３２ビット幅をそれぞれ表わす。ｌＮＣ１
０７２はＭＰＸ１０７１からの出力データに応じた数だ
けＷＰ １０７３の内容を増加し書き戻す。ＷＰ１０７
３は３ビツト構成である。ＭＰＸ１０７１の出力が“’
ｏｏ”のとき、ＷＰ１０７３の内容は１つずつイン、ク
リメントされ、 ０１”′のときは２つずつ、１０″の
ときは４つずつインクリメントされる。ＷＰ １０７３
の内容およびＭＰＸ１０７１の出力データに応答してラ
イトデコーダ１０７４は図４に従って８つの書き込みイ
ネーブル信号ＷＩＯ乃至Ｗ２３のレベルを制御する。こ
れら信号Ｗ１Ｏ−Ｗ２３はレジスタＲＩＯ−Ｒ２３の書
き込みイネーブル端子ＷＥにそれぞれ供給されている。 リード制御回路１００８は、リードポインタ（ＲＰ）１
０８３、インクリメンタ（ＩＮＣ）１０８２．マルチプ
レクサ（ＭＰＸ）１０８１、およびリードデコーダ１０
８４を有する。デコーダ１０８４は信号ＷＣによって活
性化される。ＭＰＸ１０８１は、データ転送方向ＴＤの
反転データであるＩＴＤが” １ ”のときはポート幅
ＰＷを、 ” ｏ ”のときはバス幅ＢＷを選択する。 ｌＮＣ１０８２のＲＰ１０８３に対する更新動作はｌＮ
Ｃ１０７２のＷＰ １０７３に対するそれと同一である
。ＲＰ１０８３およびＭＰＸ１０８１からのデータに応
答してリードデコーダ１０８４は図４に従って８つのり
−ドイネーブル信号Ｒ１０−Ｒ２３のレベルを制御する
。これらリードイネーブル信号ＲＩＯ−Ｒ２３はレジス
タＲＩＯ−Ｒ２３のリードイネーブル端子ＲＥにそれぞ
れ供給される。 かくして、データレジスタ１０６における各レジスタＲ
はライトイネーブル信号Ｗが１“のときリードアライナ
１０４からのデータのうちの対応するバイトデータをス
トアし、リードイネーブル信号Ｒが１のときストアした
バイトデータをライトアライナ１０８に供給する。 ［００１５］ 図示していないカミ リードアライナコントローラ１０
５はＷＰ１０７３の出力のうちの下位２ビツトを受け、
ライトアライナコントローラ１０９はＲＰ１０８３の出
力のうち下位２ビツトを受ける。リードアライナコント
ローラ１０５はＷＰ１０７３の下位２ビツトが”ｏｏ”
のときリードアライナ１０４にレジスタ１０２からのデ
ータをそのまま出力され、 ”０１”のとき１バイトだ
け、 ’１０’″ときは２バイトだけ、 ’１１”のと
きは３バイトだけそれぞれ上位側にシフトして出力させ
る。ライトアライナコントローラ１０９はＲＰ１０８３
の下位２ビツトが”ｏｏ”のときはデータレジスタ１０
６からのデータをそのまま出力させ、’０１”のときは
１バイト、 ”１０”のときは２バイト、 ”１１”の
ときは３バイトそれぞれ下位側にシフトして出力させる
。 ［００１６］ 次に、ＤＭＡコントローラ１の第１チヤンネルが第１周
辺■１０４がらメモリ３へのデータ転送に、第２チヤン
ネルがメモリ３がら第２周辺■１０５へのデー夕転送に
それぞれ割当てられているとして動作を説明する。ＣＰ
Ｕ２はＤＭＡコントローラ１に対する初期設定として、
パラメータレジスタ２０１に、転送スべきバイト数ＢＮ
ＭＩ、メモリ３の転送先領域の先頭アドレスＭＳＴＡＤ
ＤＩ、バス輻ＢＷ１としての”１０” 周辺工１０４
のポートアドレスＰＡＤＤ１．ポート幅ＰＳＷＩとして
の’ｏｏ” 転送方向ＴＤＩとしての” １ ” を
それぞれ設定する。また、パラメータレジスタ２０１に
、転送すべきバイト数ＢＮＭ２．メモリ３の転送元領域
の先頭アドレスＭＳＴＡＤＤ２．バス幅ＢＷ２としての
１０″ 周辺工１０５のポートアドレスＰＡＤＤ２、ポ
ート幅ＰＳＷ２としてのパ０１パ、転送方向ＴＤ２とし
ての” ｏ ” をそれぞれ設定する。かくして、ＤＭ
Ａコントローラ１はＤＭＡ転送の実行可能状態となる。 ［００１７］ まず、周辺■１０４からのデータ転送要求について説明
する。周辺工１０４がＤＭＡＲＥＱ信号１２−１をアク
ティブレベルにすると、ＤＭＡコントローラ１はＨＬＤ
ＲＥＱ信号１１−１をアクティブレベルにしてＣＰＵ２
にバス６−８の使用権を要求する。これに応答して、Ｃ
ＰＵ２は実行中のフログラム処理を中断し、その内部状
態をホールドしたままＨＬＤＡＣＫ信号１１−２をアク
ティブレベルにすることでバスの使用権を明は渡したこ
とをＤＭＡコントローラ１に通知する。 ［００１８］ この結果、ＤＭＡコントローラ１は図５に示すタイミン
グチャートに従って周辺Ｉ １０４からメモリ３へのデ
ータ転送を実行する。本ＤＭＡコントローラ１の単位バ
スサイクルはクロックφ１（φ２）の２クロック分、す
なわち夫々１つずつＴＩ、Ｔ２ステートで実行され、Ｔ
１ステート期間でアドレスを出力し、Ｔ２ステートでデ
ータをリード／ライトする。また、Ｔ１ステートの始ま
りに同期して対応するＤＭＡＡＣＫ信号１２−２ （１
３−２）を出力する。図１に示したシステムでは、ＤＭ
ＡＡＣＫ信号１２−２ （１３−２）が周辺■１０４（
５）に供給されてアクセス指示に用いられているが、ポ
ートアドレスＰＡＤＤＩ （ＰＡＤＤ２）のデコード
によりアクセスを検出してもよい。 ［００１９］ まず、ＤＭＡコントローラ１はリードバスサイクルを起
動する。したがって、シーケンスコントローラ２０３は
ＲＣ信号をアクティブ（ハイ）レベルに、ＷＣ信号をイ
ンアクティブ（ロウ）レベルにする。これによって周辺
■１０４からデータＰＤＯＯが読み出されバス４０．８
および１０を介してＤＭＡコントローラ１のデータ端子
ＤＴに供給される。このとき、周辺■１０４は８ビツト
であるので、データ端子ＤＴＯ−７に読み出された有効
なデータＰＤＯＯが供給され、残りのデータ端子ＤＴ８
−３１は意味のないものである。図３２図４に関連した
説明から明らかなように、データＰＤＯＯはレジスタ１
０２．アライナ１０４を介してデータレジスタＲＩＯに
ストアされる。周辺■１０４からは１回のリードバスサ
イクルで８ビツト（１バイト）のデータが読み出される
のに対し、メモ゛３には１回のライトバスサイクルで３
２ビツト（４バイト）のデータを書き込むことができる
。したがって、ＤＭＡコントローラ１は転送元として指
定された周辺■１０４に対しリードモードでの単位バス
サイクルを４回連続して実行する。また、リードバスサ
イクルとライトバスサイクルを連続的に実行するために
、データレジスタ１０６は夫々が４バイト分の容量をも
つ二つのフィールド１０６−１１０６−２を有している
。したがって、周辺ｌ１０４からのＤＭＡ要求にもとづ
いて初期動作では、図５に示すようにコントローラ１は
リードモードでの単位バスサイクルを８回続けて実行す
る。かくして、周辺■１０４からは８バイト分のデータ
ＰＤＯＯ乃至ＰＤＯ７が読み出されデータ端子ＤＴＯ−
７に順々に供給される。これらデータＰＤＯＯ−ＰＤＯ
７は図３１図４で説明したようにデータレジスタ１６内
のレジスタＲＩＯ−Ｐ２３にそれそ゛れ一時ストアされ
る。 ［００２０］ かかるリードバスサイクルに続いて、信号ＲＣ，ＷＣを
それぞれロウ、ハイレベルとすることで単位バスサイク
ル１回によるライトバスサイクルが実行される。かかる
サイクルでは、リードデコーダ１０８４は４つのり−ド
イネーブル信号ＲＩＯ−Ｒ１３を′１″ とするので、
第１フイールド１０６−１におけるレジスタＲＩＯ−Ｒ
１３からそのストアデータＰＤＯＩ−ＰＤＯ３が読み出
され、ライトアライナ１０８、レジスタ１１０，１１２
そして出力バッファ１１４を介してデータ端子ＤＴＯ−
３１から出力されメモリ３に書き込まれる。 ［００２１］ 続いて単位バスサイクル４回によるリードバスサイクル
が実行され、周辺■１０４からの４つのバイトデータＰ
ＤＯ８−ＰＤＩ １は第」フィールド１０６−１のレジ
スタＲＩＯ−Ｒ１３にそれぞれ一時ストアされる。これ
に続いて単位バスサイクル１回によるライトバスサイク
ルが実行され、第２フイールド１０６−２におけるレジ
スタＲ２０−Ｒ２３からストアデータＰＤＯ４−ＰＤＯ
８から読み出されてメモリ３に書き込まれる。そして、
次のリードバスサイクルによって周辺■１０４から読み
出されｆ−，４つのバイトデータＰＤ１２−ＰＤ１５は
第２フイールドのレジスタＲ２０−Ｒ２３にそれぞれス
トアされる。以後、かかる動作が転送バイト数情報ＢＮ
ＭＩによって指定されたバイト数分のデータ転送が完了
するまで行なわれる。このように、データ取り込みおよ
び出力タイミング合２つせのためのレジスタ１０２，１
１０，１１２およびデータ配列のためのアライナ１０４
．１０８の存在にもかかわらず、リードバスサイクルと
ライトバスサイクルの連続した実行を可能としている。 ［００２２］ なお、リード／ライトコントローラ２００は単位バスサ
イクルを実行する毎に周辺工１０４からのＤＭＡＲＥＱ
信号１２−１のレベルをチエツクしており、そのときＤ
ＭＡＲＥＱ信号１２−１がインアクティブレベルであれ
ばデータ転送処理を一時中断しＨＬＤＲＥＱ信号１１−
１をインアクティブレベルにしてバス使用権をＣＰＵ２
に戻す。例えば、データＰＤＯ９のためのリードバスサ
イクルの実行時にＤＭＡ ＲＥ Ｑ信号１２−１がイン
アクティブレベルになれば、データＰＤＯ９を取り込ん
だ時点で処理を中断しバス使用権をＣＰＵ２に戻す。周
辺■１０４が再びＤＭＡＲＥＱ信号１２−１をアクティ
ブにすると、ＣＰＵ２からバス使用権を得て、データＰ
ＤＩＯのためのリードバスサイクルから処理を再開する
。また、情報ＢＮＭＩによって示される転送バイト数が
６のときは、データＰＤ０５のためのリードバスサイク
ルに続いてライトバスサイクルが実行されてデータＰＤ
ＯＯ−ＰＤＯ３がメモリに書き込まれ、続いてライトバ
スサイクルが実行されてデータＰＤＯ４，ＰＤＯ５がメ
モリに書き込まれる。 ［００２３］ 一方、周辺■１０５からのＤＭＡ転送に対しては図６の
タイミングチャートに従って動作する。すなわち、ＤＭ
Ａコントローラ１はまずリードバスサイクルを実行して
メモリ３から転送すべきデータを読み出す。メモリ３は
３２ビット幅であるので、４バイトのデータＭＢＤＯＯ
−ＭＢＤＯ３が一度に読み出され、データ端子ＤＴＯ−
３１を介して第２チヤンネル転送回路１００−２におけ
る第１フィールド１０６−１のレジスタＲＩＯ−Ｒ１３
にそれぞれ一時ストアされる。前述のように初期動作で
はリードバスサイクルが再び実行され、メモリ３から読
み出された４バイトデ一タＭＢＤ１０−ＭＢＤ１３が第
２フィールド１０６−２のレジスタＲ２０−Ｒ２３にそ
れぞれ一時ストアされる。続いてライトバスサイクルが
実行されるが、図３２図４を用いて説明したように、レ
ジスタＲＩＯ，Ｒ１１からのデータＭＢＤＯＯ，ＭＢＤ
ＯＩが読み出され周辺ｌ１０５に転送される。ライトバ
スサイクルが再度実行され、レジスタＲ１２，Ｒ１３か
らのデータＭＢＤＯ２，ＭＢＤＯ３が周辺ｌ１０５に供
給される。続いてリードバスサイクルが実行され、メモ
リ３からの４バイトデ一タＭＢＤ２０−ＭＢＤ２３が第
１フィールド１０６−１のレジスタＲＩＯ−Ｒ１３に一
時ストアされる。続く単位バスサイクル２回のリードバ
スサイクルにより、第２フイールド１０６−２のレジス
タＲ２０，Ｒ２１からのデータＭＢＤ １０． ＭＢＤ
１１、そしてＲ２２，Ｒ２３からのデータＭＢＤ１２
．ＭＢＤ１３が周辺■１０５に転送される。 ［００２４］ 本動作においても、前述したように、周辺■１０５から
のＤＭＡＲＥＱ信号１３−１や情報ＢＮＭ２によって示
される転送バイト数に応じて動作が制御される［００２
５］
用いた情報処理システムのブロック図である。本システ
ムは、ＤＭＡコントローラ１．ＣＰＵ２．メモリ３およ
び複数の周辺ｌ１０（二つのｌ１０４および５のみが図
示されている）を含んで構成され、これらはシステムコ
ントロールバス６、システムアドレスバス７および３２
ビツト（４バイト）幅のシステムデータバス８を介して
相互接続されている。メモリ３は１回のバスサイクルで
４バイト（１ワード）のデータをリード／ライトできる
ので、３２ビツト幅の分岐データバス３０を介して５Ｄ
Ｂ８に接続されている。一方、第１．第２の周辺工１０
４，５のデータ幅、すなわちポート幅は本実施例では各
々１バイト、２バイトであるので、周辺■１０４は８ビ
ット幅の分岐データバス４０を介して５ＤＢ８の最下位
の１バイトデータバスに、周辺■１０５は１６ビツト幅
の分岐データバス４０を介して５ＤＢ８の下位の２バイ
トデータバスにそれぞれ接続されている。ＤＭＡコント
ローラ１はメモリ３と第１周辺ｌ１０４間、メモリ３と
第２周辺ｌ１０５間、さらにはメモリ３と図示しない他
の周辺１７０間やメモリ３内の二つの領域間のデータ転
送を実行するので、３２ビツト幅の分岐データバス１０
を介して５ＤＢ８に接続されている。ＤＭＡコントロー
ラ１はＤＭＡ転送要求信号（ＤＭＡＲＥＱ）１２−１゜
１３−１により対応する周辺■１０４，５からのＤＭＡ
要求を検出する。当該要求を検出すると、ホールド要求
信号（ＨＬＤＲＥＱ）１１−１によりＣＰＵ２に対しシ
ステムバス６−８の使用権を要求する。ＣＰＵ２はＨＬ
ＤＲＥＱ信号１１−１を検出すると、実行中のプログラ
ム処理を中断しバス使用権をＤＭＡコントローラ１に明
は渡す。このことをホールドアクルレッジ信号（ＨＬＤ
ＡＣＫ）１１−２によってＤＭＡコントローラ１に通知
する。かくして、ＤＭＡコントローラ１は要求があった
周辺Ｉ１０に対しＤＭＡアクルッジ信号（ＤＭＡＡＣＫ
）１２−２．１３−２を返し、ＤＭＡデータ転送を実行
する。 ［００１２］ 図２を参照すると、ＤＭＡコントローラ１は複数のＤＭ
Ａチャンネルの各々に対するデータ転送回路１００−１
，１００−２とリード／ライトコントローラ２００とを
有する。第１．第２チャンネルデータ転送回路１００−
１，１００−２は第１．第２周辺ｌ１０４．５にそれぞ
れ割当てられている。これらデータ転送回路は同一構成
であるので、回路１００−１についてのみ示されている
。すなゎち、大力バッファ１０１はバス１０からのデー
タを３２本のデータ端子ＤＴＯ−ＤＴ３１を介して受は
レジスタ１０２に供給する。レジスタ１０２は、第２ク
ロツクφ２および第２ステート信号Ｔ２を受けるＡＮＤ
ゲート１０３からラッチイネーブル信号に応答して大力
バッファ１０１からのデータを一時ストアする。当該デ
ータはリードアライナコントローラ１０５からの制御デ
ータにもとづきり−ドアライナ１０４によってバイト配
列（シフト）の処理を受はデータレジスタ１０６に供給
される。このレジスタ１０６は本発明に従って第１およ
び第２のフィールド１０６−１，１０６−２を有する。 第１フィールド１０６−１は４つの１バイト（８ビツト
）幅レジスタＲ１０−Ｒｌ３を有し、第２フィールド１
０６−２も４つの１バイト （８ビツト）幅レジスタＲ
２０−Ｒ２３を有し、リ−ドアライナ１０４からのデー
タが書き込まれるレジスタＲＩＯ−Ｒ２３の位置および
数そしてライトアライナ１０８にそのストアデータが読
み出されるレジスタＲ１０−Ｒ２３の位置および数はレ
ジスタコントローラ１０７によって制御される。 ライトアライナ１０８はライトアライナコントローラ１
０９からの制御データにもとづきレジスタ１０６からの
データの配列（シフト）処理を実行し、レジスタ１１０
に出力する。このレジスタ１１０は第１クロツクφ１お
よび第１ステート信号Ｔ１を受けるＡＮＤゲー１−１１
１によってそのラッチタイミングが制御される。レジス
タ１１０の出力データは、第２クロツクφ２および第１
ステー１・信号Ｔ１を受けるＡＮＤゲート１１３の制御
のもとてレジスタ１１２に一時ストアされ、そのデータ
はライＩ・バスサイクル信号ＷＣによって活性化される
出力バッファ１１４を介してデータ端子ＤＴＯ−ＤＴ３
１ （バス１０）に転送される。 ［００１３１ リードライトコントローラ２００は、各ＤＭＡ転送チャ
ンネルに対応して設けられた複数のパラメータレジスタ
２０１，２０２とＤＭＡデータ転送の動作シーケンス／
タイミングを制御するシーケンスコントローラ２０３を
有する。パラメータレジスタ２０１，２０２の各々は、
転送すべき）＜イト数（ＢＮＭ） メモリの領域のス
タートアドレス（ＭＳＴＡＤＤ） メモリのバス幅（
Ｂ Ｗ） 周辺Ｉ１０のアドレスを示すポートアドレ
ス（ＰＡＤＤ） 周辺工／○のビット幅を示すポート
幅（ＰＷ）およびデータ転送がメモリから周辺■／○か
又はその逆を示す転送方向（ＴＤ）をストアし、これら
の情報はＣＰＵ２ （図１）によって設定される。シー
ケンスコントローラ２０３は供給される基本クロック信
号ＣＬＫに応答してＤＭＡ転送のための各種制御信号を
発生する力へ図ではデータ転送回路１００へのタイミン
グ制御信号のみが示されている。φ１．φ２はクロック
信号を示しこれらは逆相関係にある。Ｔｌ、Ｔ２はステ
ート信号でありこれらも逆相関係にある。ＲＣはリード
バスサイクル期間を示す信号で、ＷＣはライトバスサイ
クル期間を示す。信号φ１とＴｌ （φ２とＴ２）の
位相関係は図５９図６を参照されたい。 ［００１４］ 図３を参照すると、レジスタコントローラ１０７および
データレ、 り１０６の構成がより詳細に示されている
。レジスタコントローラ１０７は、ツー。バスサイクル
により転送元から読み出されたデータのデータレジスタ
１０６への書き込みを制御するライト制御回路１００７
とライトバスサイクルによってデータレジスタ１０６か
らのデータの読み出しを制御するリード制御回路１００
８を有する。ライト制御回路１００７は、ライトポイン
ト（ＷＰ）１０７３、インクリメンタ（ＩＮＣ）１０７
２．マルチプレクサ（ＭＰＸ）１０７１．ライトデコー
ダ１０７４、そしてデコーダ１０７４へのイネーブル信
号を発生するＡＮＤゲーＩ・１０７５、φ２デイレイ回
路１０７６およびＡＮＤゲート１０７７を有する。ＭＰ
Ｘ１０７１はデータ転送方向ＴＤが’ｌ” （すなわ
ち、周辺Ｉ１０からメモリへの転送）のときポート幅Ｐ
Ｗを選択して出力し、ＴＤが’ｏ’ （メモリから周
辺■／○への転送）のときバス幅ＢＷを出力する。ポー
ト幅ＰＷおよびバス幅ＢＷはそれぞれ２ビツトなり、
”ｏｏ”は８ビツト幅を、 ０１“′は１６ビツト幅を
、”１０”は３２ビット幅をそれぞれ表わす。ｌＮＣ１
０７２はＭＰＸ１０７１からの出力データに応じた数だ
けＷＰ １０７３の内容を増加し書き戻す。ＷＰ１０７
３は３ビツト構成である。ＭＰＸ１０７１の出力が“’
ｏｏ”のとき、ＷＰ１０７３の内容は１つずつイン、ク
リメントされ、 ０１”′のときは２つずつ、１０″の
ときは４つずつインクリメントされる。ＷＰ １０７３
の内容およびＭＰＸ１０７１の出力データに応答してラ
イトデコーダ１０７４は図４に従って８つの書き込みイ
ネーブル信号ＷＩＯ乃至Ｗ２３のレベルを制御する。こ
れら信号Ｗ１Ｏ−Ｗ２３はレジスタＲＩＯ−Ｒ２３の書
き込みイネーブル端子ＷＥにそれぞれ供給されている。 リード制御回路１００８は、リードポインタ（ＲＰ）１
０８３、インクリメンタ（ＩＮＣ）１０８２．マルチプ
レクサ（ＭＰＸ）１０８１、およびリードデコーダ１０
８４を有する。デコーダ１０８４は信号ＷＣによって活
性化される。ＭＰＸ１０８１は、データ転送方向ＴＤの
反転データであるＩＴＤが” １ ”のときはポート幅
ＰＷを、 ” ｏ ”のときはバス幅ＢＷを選択する。 ｌＮＣ１０８２のＲＰ１０８３に対する更新動作はｌＮ
Ｃ１０７２のＷＰ １０７３に対するそれと同一である
。ＲＰ１０８３およびＭＰＸ１０８１からのデータに応
答してリードデコーダ１０８４は図４に従って８つのり
−ドイネーブル信号Ｒ１０−Ｒ２３のレベルを制御する
。これらリードイネーブル信号ＲＩＯ−Ｒ２３はレジス
タＲＩＯ−Ｒ２３のリードイネーブル端子ＲＥにそれぞ
れ供給される。 かくして、データレジスタ１０６における各レジスタＲ
はライトイネーブル信号Ｗが１“のときリードアライナ
１０４からのデータのうちの対応するバイトデータをス
トアし、リードイネーブル信号Ｒが１のときストアした
バイトデータをライトアライナ１０８に供給する。 ［００１５］ 図示していないカミ リードアライナコントローラ１０
５はＷＰ１０７３の出力のうちの下位２ビツトを受け、
ライトアライナコントローラ１０９はＲＰ１０８３の出
力のうち下位２ビツトを受ける。リードアライナコント
ローラ１０５はＷＰ１０７３の下位２ビツトが”ｏｏ”
のときリードアライナ１０４にレジスタ１０２からのデ
ータをそのまま出力され、 ”０１”のとき１バイトだ
け、 ’１０’″ときは２バイトだけ、 ’１１”のと
きは３バイトだけそれぞれ上位側にシフトして出力させ
る。ライトアライナコントローラ１０９はＲＰ１０８３
の下位２ビツトが”ｏｏ”のときはデータレジスタ１０
６からのデータをそのまま出力させ、’０１”のときは
１バイト、 ”１０”のときは２バイト、 ”１１”の
ときは３バイトそれぞれ下位側にシフトして出力させる
。 ［００１６］ 次に、ＤＭＡコントローラ１の第１チヤンネルが第１周
辺■１０４がらメモリ３へのデータ転送に、第２チヤン
ネルがメモリ３がら第２周辺■１０５へのデー夕転送に
それぞれ割当てられているとして動作を説明する。ＣＰ
Ｕ２はＤＭＡコントローラ１に対する初期設定として、
パラメータレジスタ２０１に、転送スべきバイト数ＢＮ
ＭＩ、メモリ３の転送先領域の先頭アドレスＭＳＴＡＤ
ＤＩ、バス輻ＢＷ１としての”１０” 周辺工１０４
のポートアドレスＰＡＤＤ１．ポート幅ＰＳＷＩとして
の’ｏｏ” 転送方向ＴＤＩとしての” １ ” を
それぞれ設定する。また、パラメータレジスタ２０１に
、転送すべきバイト数ＢＮＭ２．メモリ３の転送元領域
の先頭アドレスＭＳＴＡＤＤ２．バス幅ＢＷ２としての
１０″ 周辺工１０５のポートアドレスＰＡＤＤ２、ポ
ート幅ＰＳＷ２としてのパ０１パ、転送方向ＴＤ２とし
ての” ｏ ” をそれぞれ設定する。かくして、ＤＭ
Ａコントローラ１はＤＭＡ転送の実行可能状態となる。 ［００１７］ まず、周辺■１０４からのデータ転送要求について説明
する。周辺工１０４がＤＭＡＲＥＱ信号１２−１をアク
ティブレベルにすると、ＤＭＡコントローラ１はＨＬＤ
ＲＥＱ信号１１−１をアクティブレベルにしてＣＰＵ２
にバス６−８の使用権を要求する。これに応答して、Ｃ
ＰＵ２は実行中のフログラム処理を中断し、その内部状
態をホールドしたままＨＬＤＡＣＫ信号１１−２をアク
ティブレベルにすることでバスの使用権を明は渡したこ
とをＤＭＡコントローラ１に通知する。 ［００１８］ この結果、ＤＭＡコントローラ１は図５に示すタイミン
グチャートに従って周辺Ｉ １０４からメモリ３へのデ
ータ転送を実行する。本ＤＭＡコントローラ１の単位バ
スサイクルはクロックφ１（φ２）の２クロック分、す
なわち夫々１つずつＴＩ、Ｔ２ステートで実行され、Ｔ
１ステート期間でアドレスを出力し、Ｔ２ステートでデ
ータをリード／ライトする。また、Ｔ１ステートの始ま
りに同期して対応するＤＭＡＡＣＫ信号１２−２ （１
３−２）を出力する。図１に示したシステムでは、ＤＭ
ＡＡＣＫ信号１２−２ （１３−２）が周辺■１０４（
５）に供給されてアクセス指示に用いられているが、ポ
ートアドレスＰＡＤＤＩ （ＰＡＤＤ２）のデコード
によりアクセスを検出してもよい。 ［００１９］ まず、ＤＭＡコントローラ１はリードバスサイクルを起
動する。したがって、シーケンスコントローラ２０３は
ＲＣ信号をアクティブ（ハイ）レベルに、ＷＣ信号をイ
ンアクティブ（ロウ）レベルにする。これによって周辺
■１０４からデータＰＤＯＯが読み出されバス４０．８
および１０を介してＤＭＡコントローラ１のデータ端子
ＤＴに供給される。このとき、周辺■１０４は８ビツト
であるので、データ端子ＤＴＯ−７に読み出された有効
なデータＰＤＯＯが供給され、残りのデータ端子ＤＴ８
−３１は意味のないものである。図３２図４に関連した
説明から明らかなように、データＰＤＯＯはレジスタ１
０２．アライナ１０４を介してデータレジスタＲＩＯに
ストアされる。周辺■１０４からは１回のリードバスサ
イクルで８ビツト（１バイト）のデータが読み出される
のに対し、メモ゛３には１回のライトバスサイクルで３
２ビツト（４バイト）のデータを書き込むことができる
。したがって、ＤＭＡコントローラ１は転送元として指
定された周辺■１０４に対しリードモードでの単位バス
サイクルを４回連続して実行する。また、リードバスサ
イクルとライトバスサイクルを連続的に実行するために
、データレジスタ１０６は夫々が４バイト分の容量をも
つ二つのフィールド１０６−１１０６−２を有している
。したがって、周辺ｌ１０４からのＤＭＡ要求にもとづ
いて初期動作では、図５に示すようにコントローラ１は
リードモードでの単位バスサイクルを８回続けて実行す
る。かくして、周辺■１０４からは８バイト分のデータ
ＰＤＯＯ乃至ＰＤＯ７が読み出されデータ端子ＤＴＯ−
７に順々に供給される。これらデータＰＤＯＯ−ＰＤＯ
７は図３１図４で説明したようにデータレジスタ１６内
のレジスタＲＩＯ−Ｐ２３にそれそ゛れ一時ストアされ
る。 ［００２０］ かかるリードバスサイクルに続いて、信号ＲＣ，ＷＣを
それぞれロウ、ハイレベルとすることで単位バスサイク
ル１回によるライトバスサイクルが実行される。かかる
サイクルでは、リードデコーダ１０８４は４つのり−ド
イネーブル信号ＲＩＯ−Ｒ１３を′１″ とするので、
第１フイールド１０６−１におけるレジスタＲＩＯ−Ｒ
１３からそのストアデータＰＤＯＩ−ＰＤＯ３が読み出
され、ライトアライナ１０８、レジスタ１１０，１１２
そして出力バッファ１１４を介してデータ端子ＤＴＯ−
３１から出力されメモリ３に書き込まれる。 ［００２１］ 続いて単位バスサイクル４回によるリードバスサイクル
が実行され、周辺■１０４からの４つのバイトデータＰ
ＤＯ８−ＰＤＩ １は第」フィールド１０６−１のレジ
スタＲＩＯ−Ｒ１３にそれぞれ一時ストアされる。これ
に続いて単位バスサイクル１回によるライトバスサイク
ルが実行され、第２フイールド１０６−２におけるレジ
スタＲ２０−Ｒ２３からストアデータＰＤＯ４−ＰＤＯ
８から読み出されてメモリ３に書き込まれる。そして、
次のリードバスサイクルによって周辺■１０４から読み
出されｆ−，４つのバイトデータＰＤ１２−ＰＤ１５は
第２フイールドのレジスタＲ２０−Ｒ２３にそれぞれス
トアされる。以後、かかる動作が転送バイト数情報ＢＮ
ＭＩによって指定されたバイト数分のデータ転送が完了
するまで行なわれる。このように、データ取り込みおよ
び出力タイミング合２つせのためのレジスタ１０２，１
１０，１１２およびデータ配列のためのアライナ１０４
．１０８の存在にもかかわらず、リードバスサイクルと
ライトバスサイクルの連続した実行を可能としている。 ［００２２］ なお、リード／ライトコントローラ２００は単位バスサ
イクルを実行する毎に周辺工１０４からのＤＭＡＲＥＱ
信号１２−１のレベルをチエツクしており、そのときＤ
ＭＡＲＥＱ信号１２−１がインアクティブレベルであれ
ばデータ転送処理を一時中断しＨＬＤＲＥＱ信号１１−
１をインアクティブレベルにしてバス使用権をＣＰＵ２
に戻す。例えば、データＰＤＯ９のためのリードバスサ
イクルの実行時にＤＭＡ ＲＥ Ｑ信号１２−１がイン
アクティブレベルになれば、データＰＤＯ９を取り込ん
だ時点で処理を中断しバス使用権をＣＰＵ２に戻す。周
辺■１０４が再びＤＭＡＲＥＱ信号１２−１をアクティ
ブにすると、ＣＰＵ２からバス使用権を得て、データＰ
ＤＩＯのためのリードバスサイクルから処理を再開する
。また、情報ＢＮＭＩによって示される転送バイト数が
６のときは、データＰＤ０５のためのリードバスサイク
ルに続いてライトバスサイクルが実行されてデータＰＤ
ＯＯ−ＰＤＯ３がメモリに書き込まれ、続いてライトバ
スサイクルが実行されてデータＰＤＯ４，ＰＤＯ５がメ
モリに書き込まれる。 ［００２３］ 一方、周辺■１０５からのＤＭＡ転送に対しては図６の
タイミングチャートに従って動作する。すなわち、ＤＭ
Ａコントローラ１はまずリードバスサイクルを実行して
メモリ３から転送すべきデータを読み出す。メモリ３は
３２ビット幅であるので、４バイトのデータＭＢＤＯＯ
−ＭＢＤＯ３が一度に読み出され、データ端子ＤＴＯ−
３１を介して第２チヤンネル転送回路１００−２におけ
る第１フィールド１０６−１のレジスタＲＩＯ−Ｒ１３
にそれぞれ一時ストアされる。前述のように初期動作で
はリードバスサイクルが再び実行され、メモリ３から読
み出された４バイトデ一タＭＢＤ１０−ＭＢＤ１３が第
２フィールド１０６−２のレジスタＲ２０−Ｒ２３にそ
れぞれ一時ストアされる。続いてライトバスサイクルが
実行されるが、図３２図４を用いて説明したように、レ
ジスタＲＩＯ，Ｒ１１からのデータＭＢＤＯＯ，ＭＢＤ
ＯＩが読み出され周辺ｌ１０５に転送される。ライトバ
スサイクルが再度実行され、レジスタＲ１２，Ｒ１３か
らのデータＭＢＤＯ２，ＭＢＤＯ３が周辺ｌ１０５に供
給される。続いてリードバスサイクルが実行され、メモ
リ３からの４バイトデ一タＭＢＤ２０−ＭＢＤ２３が第
１フィールド１０６−１のレジスタＲＩＯ−Ｒ１３に一
時ストアされる。続く単位バスサイクル２回のリードバ
スサイクルにより、第２フイールド１０６−２のレジス
タＲ２０，Ｒ２１からのデータＭＢＤ １０． ＭＢＤ
１１、そしてＲ２２，Ｒ２３からのデータＭＢＤ１２
．ＭＢＤ１３が周辺■１０５に転送される。 ［００２４］ 本動作においても、前述したように、周辺■１０５から
のＤＭＡＲＥＱ信号１３−１や情報ＢＮＭ２によって示
される転送バイト数に応じて動作が制御される［００２
５］
以上述べたように、本発明によるＤＭＡコントローラは
、リードバスサイクルとライトバスサイクルの２バスサ
イクル方式であって、両バスサイクルを連続的に実行し
て転送元から転送先のＤＭＡ転送を実行することができ
る。 ［００２６］ 本発明は上記実施例に限定されず、単位バスサイクルの
クロック数の増加したリ、 バス幅を増加したりすることもできる。 また、 メモリ３のＤＭＡ転送領域の アドレス情報を、 コントローラ１０５゜ １０７゜ １０９への制御情報の一部とし てさらに使用することにより、 よりきめ細かなデータ転送が実行される。
、リードバスサイクルとライトバスサイクルの２バスサ
イクル方式であって、両バスサイクルを連続的に実行し
て転送元から転送先のＤＭＡ転送を実行することができ
る。 ［００２６］ 本発明は上記実施例に限定されず、単位バスサイクルの
クロック数の増加したリ、 バス幅を増加したりすることもできる。 また、 メモリ３のＤＭＡ転送領域の アドレス情報を、 コントローラ１０５゜ １０７゜ １０９への制御情報の一部とし てさらに使用することにより、 よりきめ細かなデータ転送が実行される。
【回目
本発明の一実施例によるＤＭＡコントローラを用いた情
報処理システムのブロック図である。 【図２】 図１に示したＤＭＡコントローラの内部ブロック図であ
る。
報処理システムのブロック図である。 【図２】 図１に示したＤＭＡコントローラの内部ブロック図であ
る。
【図３】
図２に示したレジスタコントローラおよびデータレジス
タを示すブロック図である。
タを示すブロック図である。
【図４】
図３に示した各デコーダの入力データに対する出力デー
タの関係を示す図である。
タの関係を示す図である。
【図５】
本実施例のＤＭＡコントローラによるＤＭＡ転送動作の
一例を示すタイミングチャートである。
一例を示すタイミングチャートである。
【図６】
本実施例のＤＭＡコントローラによるＤＭＡ転送動作の
他の例を示すタイミングチャートである。
他の例を示すタイミングチャートである。
図面
［図１］
【図２】
／
【図３】
【図４】
【図５】
ｔ
【図６】
Claims (3)
- 【請求項１】第１および第２のフィールドを有し転送す
べきデータを一時ストアするデータレジスタと、リード
バスサイクルを実行してデータ転送元からデータを読み
出し前記データレジスタの前記第１および第２のフィー
ルドの一方に書き込む第１の手段と、当該リードバスサ
イクルに続いてライトバスサイクルを実行し前記データ
レジスタの前記第１および第２のフィールドの他方にス
トアされているデータをデータ転送先に転送する第２の
手段とを備えるとを特徴とするＤＭＡコントローラ。 - 【請求項２】前記データレジスタの前記第１および第２
のフィールドの各々は複数のレジスタ領域を有し、前記
第１の手段は前記データ転送元から読み出されたデータ
の位置を配列して前記一方のフィールドの対応するレジ
スタ領域に書き込む手段を有し、前記第２の手段は前記
他方のフィールドの選択されたレジスタ領域からデータ
を読み出しその位置を配列して前記データ転送先に転送
する手段を有することを特徴とする請求項１のＤＭＡコ
ントローラ。 - 【請求項３】前記リードバスサイクルおよび前記ライト
バスサイクルの少なくとも一方は複数回のデータアクセ
スで構成されることを特徴とする請求項１又は２のＤＭ
Ａコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40177590A JP3151832B2 (ja) | 1989-12-15 | 1990-12-13 | Ｄｍａコントローラ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32689389 | 1989-12-15 | ||
| JP1-326893 | 1989-12-15 | ||
| JP40177590A JP3151832B2 (ja) | 1989-12-15 | 1990-12-13 | Ｄｍａコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04109351A true JPH04109351A (ja) | 1992-04-10 |
| JP3151832B2 JP3151832B2 (ja) | 2001-04-03 |
Family
ID=26572328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40177590A Expired - Fee Related JP3151832B2 (ja) | 1989-12-15 | 1990-12-13 | Ｄｍａコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3151832B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007188357A (ja) * | 2006-01-13 | 2007-07-26 | Fujitsu Ltd | データ転送装置 |
| JP2014501133A (ja) * | 2010-12-16 | 2014-01-20 | スパイナル・モデュレーション・インコーポレイテッド | ダイレクトメモリアクセス（ｄｍａ）制御刺激 |
-
1990
- 1990-12-13 JP JP40177590A patent/JP3151832B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007188357A (ja) * | 2006-01-13 | 2007-07-26 | Fujitsu Ltd | データ転送装置 |
| JP2014501133A (ja) * | 2010-12-16 | 2014-01-20 | スパイナル・モデュレーション・インコーポレイテッド | ダイレクトメモリアクセス（ｄｍａ）制御刺激 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3151832B2 (ja) | 2001-04-03 |
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| Date | Code | Title | Description |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001226 |
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