JP3516835B2 - 情報処理システム - Google Patents
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Information Transfer Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、概して情報処理シ
ステムに関し、詳細には、装置相互間で通信するための
システムに関する。
ステムに関し、詳細には、装置相互間で通信するための
システムに関する。
【０００２】
【従来の技術】情報処理システムでは、各装置は、シス
テム・バスを介して相互に情報を伝達することができ
る。典型的なシステム・バスは、アドレス／データ・バ
スおよび制御バスを含む。アドレス／データ・バスを介
したこれらの装置間の同期がとれた情報伝達を支援し、
支配するために、バス・プロトコルが確定されている。
テム・バスを介して相互に情報を伝達することができ
る。典型的なシステム・バスは、アドレス／データ・バ
スおよび制御バスを含む。アドレス／データ・バスを介
したこれらの装置間の同期がとれた情報伝達を支援し、
支配するために、バス・プロトコルが確定されている。
【０００３】ある技術に従い、アドレス情報およびデー
タ情報の双方が、アドレス／データ・バスを介して時分
割多重方式で装置間に転送される。一般には、まずアド
レス情報がアドレス／データ・バスを介して装置間に転
送され、次に続いてデータ情報がアドレス／データ・バ
スを介して装置間に転送される。転送されたアドレス情
報によりアドレスが指定され、続いて転送されたデータ
情報が、情報処理システムの記憶装置内のこの指定され
たアドレスに格納される。
タ情報の双方が、アドレス／データ・バスを介して時分
割多重方式で装置間に転送される。一般には、まずアド
レス情報がアドレス／データ・バスを介して装置間に転
送され、次に続いてデータ情報がアドレス／データ・バ
スを介して装置間に転送される。転送されたアドレス情
報によりアドレスが指定され、続いて転送されたデータ
情報が、情報処理システムの記憶装置内のこの指定され
たアドレスに格納される。
【０００４】複数の装置から送信され、衝突する可能性
のある複数信号間のアドレス／データ・バス上の競合を
回避するために、典型的なバス・プロトコルは、情報処
理システムのいずれの特定サイクル間においても、これ
ら装置のうち１つだけがアドレス／データ・バスに情報
を出力できるように規定する。この技術により、アドレ
ス／データ・バスの論理状態が不安定になる可能性、ま
たアドレス／データ・バスに接続される電子回路が損傷
を受ける可能性を減少させる。
のある複数信号間のアドレス／データ・バス上の競合を
回避するために、典型的なバス・プロトコルは、情報処
理システムのいずれの特定サイクル間においても、これ
ら装置のうち１つだけがアドレス／データ・バスに情報
を出力できるように規定する。この技術により、アドレ
ス／データ・バスの論理状態が不安定になる可能性、ま
たアドレス／データ・バスに接続される電子回路が損傷
を受ける可能性を減少させる。
【０００５】この目的を達するために、従来の典型的な
バス・プロトコルでは、１つの装置がアドレス／データ
・バスを介してデータ情報の出力を終了した後に、『空
白（ｎｕｌｌ）』サイクルを必要としている。この空白
サイクル間は、アドレス／データ・バスには次の行動は
何も実行されない。空白サイクル後に続く１つ目がそれ
以降のサイクルになって初めて、装置は、システム・バ
スを介してその後のアドレス情報を出力することができ
る。このような従来の技術の欠点は、空白サイクルによ
って待ち時間が生じ、それによりシステム・バスの全体
的な情報処理の容量が減少し、性能が低下することであ
る。
バス・プロトコルでは、１つの装置がアドレス／データ
・バスを介してデータ情報の出力を終了した後に、『空
白（ｎｕｌｌ）』サイクルを必要としている。この空白
サイクル間は、アドレス／データ・バスには次の行動は
何も実行されない。空白サイクル後に続く１つ目がそれ
以降のサイクルになって初めて、装置は、システム・バ
スを介してその後のアドレス情報を出力することができ
る。このような従来の技術の欠点は、空白サイクルによ
って待ち時間が生じ、それによりシステム・バスの全体
的な情報処理の容量が減少し、性能が低下することであ
る。
【０００６】
【発明が解決しようとする課題】したがって、バスの全
体的な情報処理容量および性能を改善する、装置相互間
通信のためのシステムを提供する必要性がある。
体的な情報処理容量および性能を改善する、装置相互間
通信のためのシステムを提供する必要性がある。
【０００７】
【課題を解決するための手段】第１のサイクル間に、バ
スを介してバスに結合された装置からデータ情報が出力
される。この第１のサイクル直後の第２のサイクル間
に、バスを介してこの装置からアドレス情報が出力され
る。
スを介してバスに結合された装置からデータ情報が出力
される。この第１のサイクル直後の第２のサイクル間
に、バスを介してこの装置からアドレス情報が出力され
る。
【０００８】バスの全体的な情報処理容量および性能が
改善されることは、技術的な利点である。
改善されることは、技術的な利点である。
【０００９】
【発明の実施の形態】説明する実施例およびその利点
は、図面の図１から図３を参照するとより良く理解でき
る。
は、図面の図１から図３を参照するとより良く理解でき
る。
【００１０】図１は、説明する実施例に従った情報処理
システムのブロック図であり、参照番号１００で全体を
示す。図１に示されるように、システム１００は、１０
２の点線の囲みによって示されるシステム・バスを含
む。またシステム１００は、複数のバス装置、すなわち
処理装置１０４および記憶装置１０６を含み、さらにバ
ス・アービトレーション回路１０８を含む。処理装置１
０４および記憶装置１０６は、システム・バス１０２を
介して相互に接続されており、これらの装置は、システ
ム・バス１０２を介して相互に情報を伝達する。
システムのブロック図であり、参照番号１００で全体を
示す。図１に示されるように、システム１００は、１０
２の点線の囲みによって示されるシステム・バスを含
む。またシステム１００は、複数のバス装置、すなわち
処理装置１０４および記憶装置１０６を含み、さらにバ
ス・アービトレーション回路１０８を含む。処理装置１
０４および記憶装置１０６は、システム・バス１０２を
介して相互に接続されており、これらの装置は、システ
ム・バス１０２を介して相互に情報を伝達する。
【００１１】システム・バス１０２は、アドレス／デー
タ情報（『ＡＤ』）バス１０３および制御バス１０５を
含む。図１に示されるように、ＡＤバス１０３および制
御バス１０５は、それぞれ一組の複数回線を含む。説明
する実施例では、ＡＤバス１０３は双方向６４ビット・
バスであり、このバスを介してアドレス情報およびデー
タ情報が、処理装置１０４と記憶装置１０６との間に転
送される。より詳細には、図２および図３に関して以下
に詳しく述べるように、３２ビットのアドレス情報およ
び６４ビットのデータ情報が、ＡＤバス１０３上で時分
割多重化される。
タ情報（『ＡＤ』）バス１０３および制御バス１０５を
含む。図１に示されるように、ＡＤバス１０３および制
御バス１０５は、それぞれ一組の複数回線を含む。説明
する実施例では、ＡＤバス１０３は双方向６４ビット・
バスであり、このバスを介してアドレス情報およびデー
タ情報が、処理装置１０４と記憶装置１０６との間に転
送される。より詳細には、図２および図３に関して以下
に詳しく述べるように、３２ビットのアドレス情報およ
び６４ビットのデータ情報が、ＡＤバス１０３上で時分
割多重化される。
【００１２】図２および図３に関して以下に詳しく述べ
るように、制御バス１０５は一組の複数回線を含むが、
これらの回線は、図１では図面の明瞭化のために示され
ていない。より詳細には制御バス１０５は、システム・
クロック（『ＳＹＳＣＬＫ』）、バス要求（『ＢＲ
＿』）、バス付与（『ＢＧ＿』）、転送開始（『ＴＳ
＿』）、バス使用中（『ＢＢ＿』）、および転送確認
（『ＴＡ＿』）回線を含む。ＢＲ＿、ＢＧ＿、ＴＳ＿、
ＢＢ＿、およびＴＡ＿はそれぞれ、アクティブ状態がロ
ー（ｌｏｗ）である個々の信号を送り、これによりこの
信号は、電圧ローの論理０の状態である場合に『真』と
なる。ＢＲ＿、ＢＧ＿、ＴＳ＿、ＢＢ＿、およびＴＡ＿
については、図２および図３を使って以下に詳しく述べ
る。
るように、制御バス１０５は一組の複数回線を含むが、
これらの回線は、図１では図面の明瞭化のために示され
ていない。より詳細には制御バス１０５は、システム・
クロック（『ＳＹＳＣＬＫ』）、バス要求（『ＢＲ
＿』）、バス付与（『ＢＧ＿』）、転送開始（『ＴＳ
＿』）、バス使用中（『ＢＢ＿』）、および転送確認
（『ＴＡ＿』）回線を含む。ＢＲ＿、ＢＧ＿、ＴＳ＿、
ＢＢ＿、およびＴＡ＿はそれぞれ、アクティブ状態がロ
ー（ｌｏｗ）である個々の信号を送り、これによりこの
信号は、電圧ローの論理０の状態である場合に『真』と
なる。ＢＲ＿、ＢＧ＿、ＴＳ＿、ＢＢ＿、およびＴＡ＿
については、図２および図３を使って以下に詳しく述べ
る。
【００１３】記憶装置１０６はシステム・メモリ１１
０、バス・インタフェース装置（『ＢＩＵ』）１１２、
および入出力（『Ｉ／Ｏ』）ドライバ１１４を含む。Ｉ
／Ｏドライバ１１４は、トライステート・ドライバ１１
６およびドライバ１１８を含む。図１に示されるよう
に、システム・メモリ１１０は、ＢＩＵ１１２を介して
システム・バス１０２に結合される。より詳細には、Ｂ
ＩＵ１１２は制御バス１０５に接続される。またＢＩＵ
１１２は、Ｉ／Ｏドライバ１１４を介してＡＤバス１０
３に結合される。したがって、ＢＩＵ１１２の情報出力
（『ＡＤ＿ＯＵＴ）』は、ドライバ１１６の情報入力に
接続され、ＢＩＵ１１２の使用可能出力（『ＴＡＲＧＥ
Ｔ＿ＯＥ＿』）は、ドライバ１１６の使用可能入力に接
続され、さらにＢＩＵ１１２の情報入力（『ＡＤ＿Ｉ
Ｎ』）は、ドライバ１１８の情報出力に接続される。Ａ
Ｄバス１０３は、ドライバ１１８の情報入力およびドラ
イバ１１６の出力に接続される。
０、バス・インタフェース装置（『ＢＩＵ』）１１２、
および入出力（『Ｉ／Ｏ』）ドライバ１１４を含む。Ｉ
／Ｏドライバ１１４は、トライステート・ドライバ１１
６およびドライバ１１８を含む。図１に示されるよう
に、システム・メモリ１１０は、ＢＩＵ１１２を介して
システム・バス１０２に結合される。より詳細には、Ｂ
ＩＵ１１２は制御バス１０５に接続される。またＢＩＵ
１１２は、Ｉ／Ｏドライバ１１４を介してＡＤバス１０
３に結合される。したがって、ＢＩＵ１１２の情報出力
（『ＡＤ＿ＯＵＴ）』は、ドライバ１１６の情報入力に
接続され、ＢＩＵ１１２の使用可能出力（『ＴＡＲＧＥ
Ｔ＿ＯＥ＿』）は、ドライバ１１６の使用可能入力に接
続され、さらにＢＩＵ１１２の情報入力（『ＡＤ＿Ｉ
Ｎ』）は、ドライバ１１８の情報出力に接続される。Ａ
Ｄバス１０３は、ドライバ１１８の情報入力およびドラ
イバ１１６の出力に接続される。
【００１４】記憶装置１０６は、システム・メモリ１１
０内のさまざまなアドレスに情報を格納する。図１に示
されるように、ＢＩＵ１１２およびＩ／Ｏドライバ１１
４は、記憶装置１０６に統合されている。
０内のさまざまなアドレスに情報を格納する。図１に示
されるように、ＢＩＵ１１２およびＩ／Ｏドライバ１１
４は、記憶装置１０６に統合されている。
【００１５】処理装置１０４は実行回路１２０、キャッ
シュ・メモリ１２２、ＢＩＵ１２４、およびＩ／Ｏドラ
イバ１２６を含む。Ｉ／Ｏドライバ１２６は、トライス
テート・ドライバ１２８およびドライバ１３０を含む。
図１に示されるように、実行回路１２０は、キャッシュ
・メモリ１２２に接続される。キャッシュ・メモリ１２
２は、ＢＩＵ１２４を介してシステム・バス１０２に結
合される。より詳細には、ＢＩＵ１２４は制御バス１０
５に接続される。またＢＩＵ１２４は、Ｉ／Ｏドライバ
１２６を介してＡＤバス１０３に結合される。したがっ
て、ＢＩＵ１２４の情報出力（『ＡＤ＿ＯＵＴ）』は、
ドライバ１２８の情報入力に接続され、ＢＩＵ１２４の
使用可能出力（『ＣＰＵ＿ＯＥ＿』）は、ドライバ１２
８の使用可能入力に接続され、さらにＢＩＵ１２４の情
報入力（『ＡＤ＿ＩＮ』）は、ドライバ１３０の情報出
力に接続される。ＡＤバス１０３は、ドライバ１３０の
情報入力およびドライバ１２８の出力に接続される。
シュ・メモリ１２２、ＢＩＵ１２４、およびＩ／Ｏドラ
イバ１２６を含む。Ｉ／Ｏドライバ１２６は、トライス
テート・ドライバ１２８およびドライバ１３０を含む。
図１に示されるように、実行回路１２０は、キャッシュ
・メモリ１２２に接続される。キャッシュ・メモリ１２
２は、ＢＩＵ１２４を介してシステム・バス１０２に結
合される。より詳細には、ＢＩＵ１２４は制御バス１０
５に接続される。またＢＩＵ１２４は、Ｉ／Ｏドライバ
１２６を介してＡＤバス１０３に結合される。したがっ
て、ＢＩＵ１２４の情報出力（『ＡＤ＿ＯＵＴ）』は、
ドライバ１２８の情報入力に接続され、ＢＩＵ１２４の
使用可能出力（『ＣＰＵ＿ＯＥ＿』）は、ドライバ１２
８の使用可能入力に接続され、さらにＢＩＵ１２４の情
報入力（『ＡＤ＿ＩＮ』）は、ドライバ１３０の情報出
力に接続される。ＡＤバス１０３は、ドライバ１３０の
情報入力およびドライバ１２８の出力に接続される。
【００１６】説明する実施例では、処理装置１０４は、
縮小命令セット・コンピューティング（『ＲＩＳＣ』）
技術に従って動作している。また説明する実施例では、
処理装置１０４は、単一集積回路のスーパースカラ型マ
イクロプロセッサである。したがって、処理装置１０４
の実行回路１２０はさまざまなユニット、レジスタ、バ
ッファ、メモリ、およびその他のセクションを含み、こ
れらはすべて集積回路によって形成される。図１に示さ
れるように、実行回路１２０、キャッシュ・メモリ１２
２、ＢＩＵ１２４、およびＩ／Ｏドライバ１２６は処理
装置１０４に統合され、これらはすべて単一集積回路の
一部として、集積回路によって形成される。
縮小命令セット・コンピューティング（『ＲＩＳＣ』）
技術に従って動作している。また説明する実施例では、
処理装置１０４は、単一集積回路のスーパースカラ型マ
イクロプロセッサである。したがって、処理装置１０４
の実行回路１２０はさまざまなユニット、レジスタ、バ
ッファ、メモリ、およびその他のセクションを含み、こ
れらはすべて集積回路によって形成される。図１に示さ
れるように、実行回路１２０、キャッシュ・メモリ１２
２、ＢＩＵ１２４、およびＩ／Ｏドライバ１２６は処理
装置１０４に統合され、これらはすべて単一集積回路の
一部として、集積回路によって形成される。
【００１７】ＴＡＲＧＥＴ＿ＯＥおよびＣＰＵ＿ＯＥ＿
はそれぞれ、アクティブ状態がローである個々の信号を
送り、したがってこの信号は、電圧ローの論理０の状態
である場合に『真』となる。記憶装置１０６のＢＩＵ１
１２はＴＡＲＧＥＴ＿ＯＥ＿を適切に有効にして、ドラ
イバ１１６がＡＤバス１０３を制御できるようにする。
同様に、処理装置１０４のＢＩＵ１２４はＣＰＵ＿ＯＥ
＿を適切に有効にして、ドライバ１２８がＡＤバス１０
３を制御できるようにする。ＣＰＵ＿ＯＥ＿およびＴＡ
ＲＧＥＴ＿ＯＥ＿のいずれも有効にされない場合には、
ＡＤバス１０３は高インピーダンス状態になり、処理装
置１０４および記憶装置１０６のいずれにも制御されな
い。説明する実施例の重要な点は、衝突する可能性のあ
る（ドライバ１１６を介した）ＢＩＵ１１２からの信号
と、（ドライバ１２８を介した）ＢＩＵ１２４からの信
号との間でのＡＤバス１０３上の競合を回避するため
に、システム１００におけるいずれの特定サイクル間で
も、ＣＰＵ＿ＯＥ＿およびＴＡＲＧＥＴ＿ＯＥ＿のうち
１つだけが有効にされる。これについては、図２および
図３を使って以下に詳しく述べる。
はそれぞれ、アクティブ状態がローである個々の信号を
送り、したがってこの信号は、電圧ローの論理０の状態
である場合に『真』となる。記憶装置１０６のＢＩＵ１
１２はＴＡＲＧＥＴ＿ＯＥ＿を適切に有効にして、ドラ
イバ１１６がＡＤバス１０３を制御できるようにする。
同様に、処理装置１０４のＢＩＵ１２４はＣＰＵ＿ＯＥ
＿を適切に有効にして、ドライバ１２８がＡＤバス１０
３を制御できるようにする。ＣＰＵ＿ＯＥ＿およびＴＡ
ＲＧＥＴ＿ＯＥ＿のいずれも有効にされない場合には、
ＡＤバス１０３は高インピーダンス状態になり、処理装
置１０４および記憶装置１０６のいずれにも制御されな
い。説明する実施例の重要な点は、衝突する可能性のあ
る（ドライバ１１６を介した）ＢＩＵ１１２からの信号
と、（ドライバ１２８を介した）ＢＩＵ１２４からの信
号との間でのＡＤバス１０３上の競合を回避するため
に、システム１００におけるいずれの特定サイクル間で
も、ＣＰＵ＿ＯＥ＿およびＴＡＲＧＥＴ＿ＯＥ＿のうち
１つだけが有効にされる。これについては、図２および
図３を使って以下に詳しく述べる。
【００１８】図２は、システム１００における読み取り
操作、およびそれに続く書き込み操作のタイミング図で
ある。読み取り操作は、処理装置１０４が記憶装置１０
６から情報を読み込む（すなわち『ロードする』、『受
信する』、あるいは『入力する』）情報転送イベントで
ある。これに対し書き込み操作は、処理装置１０４が記
憶装置１０６に情報を書き込む（すなわち『格納す
る』、『送信する』、あるいは『出力する』）情報転送
イベントである。
操作、およびそれに続く書き込み操作のタイミング図で
ある。読み取り操作は、処理装置１０４が記憶装置１０
６から情報を読み込む（すなわち『ロードする』、『受
信する』、あるいは『入力する』）情報転送イベントで
ある。これに対し書き込み操作は、処理装置１０４が記
憶装置１０６に情報を書き込む（すなわち『格納す
る』、『送信する』、あるいは『出力する』）情報転送
イベントである。
【００１９】図２を参照すると、ＳＹＳＣＬＫを介して
従来のシステム・クロック信号が配信される。サイクル
１の間に、処理装置１０４は最初にＢＲ＿を有効にし
（さらにサイクル３の初期まで連続してＢＲ＿を有効に
して）、バス・アービトレーション回路１０８に対して
システム・バス１０２の制御権を要求する。サイクル２
の間に、バス・アービトレーション回路１０８は最初に
ＢＧ＿を有効にし（さらにサイクル１１の初期まで連続
してＢＧ＿を有効にして）、システム・バス１０２の制
御権（すなわち『所有権』）を処理装置１０４に付与す
る。これは、（ａ）サイクル１の間の処理装置１０４に
よるＢＲ＿の有効化、さらに（ｂ）サイクル２の間にＢ
Ｂ＿が論理１の状態であることに応答したものであり、
後者は、ＡＤバス１０３上では情報転送イベントのデー
タ・フェーズがアクティブでないことを示す。
従来のシステム・クロック信号が配信される。サイクル
１の間に、処理装置１０４は最初にＢＲ＿を有効にし
（さらにサイクル３の初期まで連続してＢＲ＿を有効に
して）、バス・アービトレーション回路１０８に対して
システム・バス１０２の制御権を要求する。サイクル２
の間に、バス・アービトレーション回路１０８は最初に
ＢＧ＿を有効にし（さらにサイクル１１の初期まで連続
してＢＧ＿を有効にして）、システム・バス１０２の制
御権（すなわち『所有権』）を処理装置１０４に付与す
る。これは、（ａ）サイクル１の間の処理装置１０４に
よるＢＲ＿の有効化、さらに（ｂ）サイクル２の間にＢ
Ｂ＿が論理１の状態であることに応答したものであり、
後者は、ＡＤバス１０３上では情報転送イベントのデー
タ・フェーズがアクティブでないことを示す。
【００２０】サイクル３の間に、処理装置１０４は最初
にＣＰＵ＿ＯＥ＿を有効にし（さらにサイクル４の初期
まで連続してＣＰＵ＿ＯＥ＿を有効にして）、ドライバ
１２８を使用可能にする。一方、記憶装置１０６はＴＡ
ＲＧＥＴ＿ＯＥ＿を論理１の状態にして、ドライバ１１
６を使用不能にする。図２に示されるように、サイクル
３の前に先行するサイクル１の間に、記憶装置１０６
は、すでにドライバ１１６を使用不能にしているので、
記憶装置１０６は、サイクル１からサイクル５の初期ま
で連続してドライバ１１６を使用不能にする。
にＣＰＵ＿ＯＥ＿を有効にし（さらにサイクル４の初期
まで連続してＣＰＵ＿ＯＥ＿を有効にして）、ドライバ
１２８を使用可能にする。一方、記憶装置１０６はＴＡ
ＲＧＥＴ＿ＯＥ＿を論理１の状態にして、ドライバ１１
６を使用不能にする。図２に示されるように、サイクル
３の前に先行するサイクル１の間に、記憶装置１０６
は、すでにドライバ１１６を使用不能にしているので、
記憶装置１０６は、サイクル１からサイクル５の初期ま
で連続してドライバ１１６を使用不能にする。
【００２１】またサイクル３の間に、処理装置１０４
は、使用可能のドライバ１２８を介してＡＤバス１０３
に読み取りアドレスＲＡを出力する。さらに処理装置１
０４は最初にＴＳ＿を有効にし（さらにサイクル４の初
期まで連続してＴＳ＿を有効にして）、処理装置１０４
が、ドライバ１２８を介して有効なアドレスを出力して
いることを示す。やはりサイクル３の間に、記憶装置１
０６のＢＩＵ１１２は、ドライバ１１８を介してＡＤバ
ス１０３から（したがって処理装置１０４から）アドレ
スＲＡを受信する。さらにＢＩＵ１１２は、システム・
メモリ１１０内のアドレスＲＡに格納された情報を読み
取る操作を開始する。
は、使用可能のドライバ１２８を介してＡＤバス１０３
に読み取りアドレスＲＡを出力する。さらに処理装置１
０４は最初にＴＳ＿を有効にし（さらにサイクル４の初
期まで連続してＴＳ＿を有効にして）、処理装置１０４
が、ドライバ１２８を介して有効なアドレスを出力して
いることを示す。やはりサイクル３の間に、記憶装置１
０６のＢＩＵ１１２は、ドライバ１１８を介してＡＤバ
ス１０３から（したがって処理装置１０４から）アドレ
スＲＡを受信する。さらにＢＩＵ１１２は、システム・
メモリ１１０内のアドレスＲＡに格納された情報を読み
取る操作を開始する。
【００２２】サイクル４の間に、処理装置１０４は最初
にＢＢ＿を有効にし（さらにサイクル９の初期まで連続
してＢＢ＿を有効にして）、処理装置１０４が情報転送
イベントのデータ・フェーズにあり、この間、処理装置
１０４と記憶装置１０６との間に情報が転送されている
ことを示す。ＡＤバス１０３に関してはサイクル４は空
白期間であり、この間、ＡＤバス１０３上は、次の行動
は何も実行されない。このサイクル４の空白期間に、Ｂ
ＩＵ１１２には、システム・メモリ１１０内のアドレス
ＲＡに格納された情報を読み取る機会がある。一方、処
理装置１０４はＣＰＵ＿ＯＥ＿を論理１の状態にして、
サイクル４からサイクル１０の初期まで連続してドライ
バ１２８を使用不能にする。
にＢＢ＿を有効にし（さらにサイクル９の初期まで連続
してＢＢ＿を有効にして）、処理装置１０４が情報転送
イベントのデータ・フェーズにあり、この間、処理装置
１０４と記憶装置１０６との間に情報が転送されている
ことを示す。ＡＤバス１０３に関してはサイクル４は空
白期間であり、この間、ＡＤバス１０３上は、次の行動
は何も実行されない。このサイクル４の空白期間に、Ｂ
ＩＵ１１２には、システム・メモリ１１０内のアドレス
ＲＡに格納された情報を読み取る機会がある。一方、処
理装置１０４はＣＰＵ＿ＯＥ＿を論理１の状態にして、
サイクル４からサイクル１０の初期まで連続してドライ
バ１２８を使用不能にする。
【００２３】サイクル５の間に、記憶装置１０６はＴＡ
ＲＧＥＴ＿ＯＥ＿を有効にしてドライバ１１６を使用可
能にし、一方処理装置１０４は、ドライバ１２８を使用
不能にし続ける。前の段落で述べ、図２に示されるよう
に、サイクル４の間に処理装置１０４は、ドライバ１２
８をすでに使用不能にしている。これに対し記憶装置１
０６は、サイクル５になるまで待ってからドライバ１１
６を使用可能にする。このようにしてシステム１００
は、サイクル５の間には、ＣＰＵ＿ＯＥ＿およびＴＡＲ
ＧＥＴ＿ＯＥ＿のうち１つだけが有効にされる（すなわ
ち、サイクル５の間にはＴＡＲＧＥＴ＿ＯＥ＿だけが有
効にされる）ことを保証して、衝突する可能性のある
（ドライバ１１６を介した）ＢＩＵ１１２からの信号
と、（ドライバ１２８を介した）ＢＩＵ１２４からの信
号との間の、ＡＤバス１０３上での競合を回避する。
ＲＧＥＴ＿ＯＥ＿を有効にしてドライバ１１６を使用可
能にし、一方処理装置１０４は、ドライバ１２８を使用
不能にし続ける。前の段落で述べ、図２に示されるよう
に、サイクル４の間に処理装置１０４は、ドライバ１２
８をすでに使用不能にしている。これに対し記憶装置１
０６は、サイクル５になるまで待ってからドライバ１１
６を使用可能にする。このようにしてシステム１００
は、サイクル５の間には、ＣＰＵ＿ＯＥ＿およびＴＡＲ
ＧＥＴ＿ＯＥ＿のうち１つだけが有効にされる（すなわ
ち、サイクル５の間にはＴＡＲＧＥＴ＿ＯＥ＿だけが有
効にされる）ことを保証して、衝突する可能性のある
（ドライバ１１６を介した）ＢＩＵ１１２からの信号
と、（ドライバ１２８を介した）ＢＩＵ１２４からの信
号との間の、ＡＤバス１０３上での競合を回避する。
【００２４】またサイクル５の間に、記憶装置１０６の
ＢＩＵ１１２は、サイクル３の間に処理装置１０４によ
ってあらかじめ出力されたアドレスＲＡに応答して、使
用可能のドライバ１１６を介してＡＤバス１０３に情報
ＲＤ０を出力する。処理装置１０４が記憶装置１０６か
ら情報を読み取るこの情報転送イベント中、サイクル５
の間に記憶装置１０６は最初にＴＡ＿を有効にし（さら
にサイクル９の初期まで連続してＴＡ＿を有効にし
て）、記憶装置１０６のＢＩＵ１１２が、ドライバ１１
６を介して（処理装置１０４に）有効な情報を出力して
いることを示す。
ＢＩＵ１１２は、サイクル３の間に処理装置１０４によ
ってあらかじめ出力されたアドレスＲＡに応答して、使
用可能のドライバ１１６を介してＡＤバス１０３に情報
ＲＤ０を出力する。処理装置１０４が記憶装置１０６か
ら情報を読み取るこの情報転送イベント中、サイクル５
の間に記憶装置１０６は最初にＴＡ＿を有効にし（さら
にサイクル９の初期まで連続してＴＡ＿を有効にし
て）、記憶装置１０６のＢＩＵ１１２が、ドライバ１１
６を介して（処理装置１０４に）有効な情報を出力して
いることを示す。
【００２５】さらにサイクル５の間に、処理装置１０４
のＢＩＵ１２４は、ドライバ１３０を介してＡＤバス１
０３から（したがって記憶装置１０６から）情報ＲＤ０
を受信する。同様にサイクル６、７、８の間に、処理装
置１０４は、記憶装置１０６から情報ＲＤ１、ＲＤ２、
ＲＤ３をそれぞれ受信する。情報ＲＤ０、ＲＤ１、ＲＤ
２、ＲＤ３は、記憶装置１０６によって、システム・メ
モリ１１０内のアドレスＲＡ、ＲＡ＋８、ＲＡ＋１６、
ＲＡ＋２４にそれぞれ格納されている。ＲＤ０、ＲＤ
１、ＲＤ２、ＲＤ３の長さはそれぞれ６４ビット（すな
わち８バイト）である。
のＢＩＵ１２４は、ドライバ１３０を介してＡＤバス１
０３から（したがって記憶装置１０６から）情報ＲＤ０
を受信する。同様にサイクル６、７、８の間に、処理装
置１０４は、記憶装置１０６から情報ＲＤ１、ＲＤ２、
ＲＤ３をそれぞれ受信する。情報ＲＤ０、ＲＤ１、ＲＤ
２、ＲＤ３は、記憶装置１０６によって、システム・メ
モリ１１０内のアドレスＲＡ、ＲＡ＋８、ＲＡ＋１６、
ＲＡ＋２４にそれぞれ格納されている。ＲＤ０、ＲＤ
１、ＲＤ２、ＲＤ３の長さはそれぞれ６４ビット（すな
わち８バイト）である。
【００２６】サイクル９の間に、システム１００は読み
取り操作を終了する。より詳細には、サイクル９の間に
処理装置１０４はＢＢ＿を論理１の状態にして、処理装
置１０４が、もはや情報転送イベントのデータ・フェー
ズにはないことを示す。またサイクル９の間に、記憶装
置１０６はＴＡ＿を論理１の状態にして、記憶装置１０
６のＢＩＵ１１２が、もはやドライバ１１６を介して
（処理装置１０４に）有効な情報を出力しないことを示
す。
取り操作を終了する。より詳細には、サイクル９の間に
処理装置１０４はＢＢ＿を論理１の状態にして、処理装
置１０４が、もはや情報転送イベントのデータ・フェー
ズにはないことを示す。またサイクル９の間に、記憶装
置１０６はＴＡ＿を論理１の状態にして、記憶装置１０
６のＢＩＵ１１２が、もはやドライバ１１６を介して
（処理装置１０４に）有効な情報を出力しないことを示
す。
【００２７】ＡＤバス１０３に関してはサイクル９は空
白期間であり、この間、ＡＤバス１０３上では、次の行
動は何も実行されない。このサイクル９の空白期間に、
記憶装置１０６はＴＡＲＧＥＴ＿ＯＥ＿を論理１の状態
にして、サイクル９から短くてもサイクル１７以降まで
連続してドライバ１１６を使用不能にする。
白期間であり、この間、ＡＤバス１０３上では、次の行
動は何も実行されない。このサイクル９の空白期間に、
記憶装置１０６はＴＡＲＧＥＴ＿ＯＥ＿を論理１の状態
にして、サイクル９から短くてもサイクル１７以降まで
連続してドライバ１１６を使用不能にする。
【００２８】サイクル１０の間に、処理装置１０４は最
初にＣＰＵ＿ＯＥ＿を有効にし（さらにサイクル１７の
初期まで連続してＣＰＵ＿ＯＥ＿を有効にして）、ドラ
イバ１２８を使用可能にする。一方記憶装置１０６は、
ドライバ１１６を使用不能にし続ける。前の段落で述
べ、図２に示されるように、サイクル９の間に記憶装置
１０６は、すでにドライバ１１６を使用不能にしてい
る。これに対し処理装置１０４は、サイクル１０になる
まで待ってからドライバ１２８を使用可能にする。この
ようにしてシステム１００は、サイクル１０の間にはＣ
ＰＵ＿ＯＥ＿およびＴＡＲＧＥＴ＿ＯＥ＿のうち１つだ
けが有効にされる（すなわち、サイクル１０の間にはＣ
ＰＵ＿ＯＥ＿だけが有効にされる）ことを保証して、衝
突する可能性のある（ドライバ１１６を介した）ＢＩＵ
１１２からの信号と、（ドライバ１２８を介した）ＢＩ
Ｕ１２４からの信号との間のＡＤバス１０３上での競合
を回避する。
初にＣＰＵ＿ＯＥ＿を有効にし（さらにサイクル１７の
初期まで連続してＣＰＵ＿ＯＥ＿を有効にして）、ドラ
イバ１２８を使用可能にする。一方記憶装置１０６は、
ドライバ１１６を使用不能にし続ける。前の段落で述
べ、図２に示されるように、サイクル９の間に記憶装置
１０６は、すでにドライバ１１６を使用不能にしてい
る。これに対し処理装置１０４は、サイクル１０になる
まで待ってからドライバ１２８を使用可能にする。この
ようにしてシステム１００は、サイクル１０の間にはＣ
ＰＵ＿ＯＥ＿およびＴＡＲＧＥＴ＿ＯＥ＿のうち１つだ
けが有効にされる（すなわち、サイクル１０の間にはＣ
ＰＵ＿ＯＥ＿だけが有効にされる）ことを保証して、衝
突する可能性のある（ドライバ１１６を介した）ＢＩＵ
１１２からの信号と、（ドライバ１２８を介した）ＢＩ
Ｕ１２４からの信号との間のＡＤバス１０３上での競合
を回避する。
【００２９】またサイクル１０の間に、処理装置１０４
は、使用可能のドライバ１２８を介してＡＤバス１０３
に書き込みアドレスＷＡを出力する。さらに処理装置１
０４は最初にＴＳ＿を有効にし（さらにサイクル１１の
初期まで連続してＴＳ＿を有効にして）、処理装置１０
４が、ドライバ１２８を介して有効なアドレスを出力し
ていることを示す。やはりサイクル１０の間に、記憶装
置１０６のＢＩＵ１１２は、ドライバ１１８を介してＡ
Ｄバス１０３から（したがって処理装置１０４から）ア
ドレスＷＡを受信する。
は、使用可能のドライバ１２８を介してＡＤバス１０３
に書き込みアドレスＷＡを出力する。さらに処理装置１
０４は最初にＴＳ＿を有効にし（さらにサイクル１１の
初期まで連続してＴＳ＿を有効にして）、処理装置１０
４が、ドライバ１２８を介して有効なアドレスを出力し
ていることを示す。やはりサイクル１０の間に、記憶装
置１０６のＢＩＵ１１２は、ドライバ１１８を介してＡ
Ｄバス１０３から（したがって処理装置１０４から）ア
ドレスＷＡを受信する。
【００３０】サイクル１１の間に、処理装置１０４のＢ
ＩＵ１２４は、使用可能のドライバ１２８を介してＡＤ
バス１０３に情報ＷＤ０を出力する（さらにサイクル１
３の初期まで連続して情報ＷＤ０を出力する）。またサ
イクル１１の間に、処理装置１０４は最初にＢＢ＿を有
効にし（さらにサイクル１７の初期まで連続してＢＢ＿
を有効にして）、処理装置１０４が、情報転送イベント
のデータ・フェーズにあり、この間、処理装置１０４と
記憶装置１０６との間に情報が転送されることを示す。
さらにサイクル１１の間に、バス・アービトレーション
回路１０８は、ＢＧ＿を論理１の状態にして、処理装置
１０４からシステム・バス１０２の制御権を取り戻す。
しかしそれにもかかわらず、バス・アービトレーション
回路１０８は、ＢＢ＿が有効にされている間は、システ
ム・バス１０２の制御権を他の装置には付与しない。
ＩＵ１２４は、使用可能のドライバ１２８を介してＡＤ
バス１０３に情報ＷＤ０を出力する（さらにサイクル１
３の初期まで連続して情報ＷＤ０を出力する）。またサ
イクル１１の間に、処理装置１０４は最初にＢＢ＿を有
効にし（さらにサイクル１７の初期まで連続してＢＢ＿
を有効にして）、処理装置１０４が、情報転送イベント
のデータ・フェーズにあり、この間、処理装置１０４と
記憶装置１０６との間に情報が転送されることを示す。
さらにサイクル１１の間に、バス・アービトレーション
回路１０８は、ＢＧ＿を論理１の状態にして、処理装置
１０４からシステム・バス１０２の制御権を取り戻す。
しかしそれにもかかわらず、バス・アービトレーション
回路１０８は、ＢＢ＿が有効にされている間は、システ
ム・バス１０２の制御権を他の装置には付与しない。
【００３１】処理装置１０４が記憶装置１０６に情報を
書き込むこの情報転送イベント中、サイクル１２の間に
記憶装置１０６は最初にＴＡ＿を有効にする（さらにサ
イクル１４の初期まで連続してＴＡ＿を有効にする）。
ＴＡ＿がサイクル１３の開始時点で有効にされているの
で、記憶装置１０６のＢＩＵ１１２は、自身が、ドライ
バ１１８を介してＡＤバス１０３からの（したがって処
理装置１０４からの）情報ＷＤ０を正常に受信しつつあ
ることを示す。ＴＡ＿が有効にされている間に、ＢＩＵ
１１２は受信した情報ＷＤ０を格納する。サイクル１２
より後のサイクル間に、記憶装置１０６のＢＩＵ１１２
は、システム・メモリ１１０内の（サイクル１０の間に
処理装置１０４によってあらかじめ出力された）アドレ
スＷＡに、受信した情報ＷＤ０を格納する。
書き込むこの情報転送イベント中、サイクル１２の間に
記憶装置１０６は最初にＴＡ＿を有効にする（さらにサ
イクル１４の初期まで連続してＴＡ＿を有効にする）。
ＴＡ＿がサイクル１３の開始時点で有効にされているの
で、記憶装置１０６のＢＩＵ１１２は、自身が、ドライ
バ１１８を介してＡＤバス１０３からの（したがって処
理装置１０４からの）情報ＷＤ０を正常に受信しつつあ
ることを示す。ＴＡ＿が有効にされている間に、ＢＩＵ
１１２は受信した情報ＷＤ０を格納する。サイクル１２
より後のサイクル間に、記憶装置１０６のＢＩＵ１１２
は、システム・メモリ１１０内の（サイクル１０の間に
処理装置１０４によってあらかじめ出力された）アドレ
スＷＡに、受信した情報ＷＤ０を格納する。
【００３２】サイクル１３の開始時点で有効にされてい
るＴＡ＿に応答して、処理装置１０４のＢＩＵ１２４
は、サイクル１３の間に情報ＷＤ０の出力を終了し、そ
の代わりに情報ＷＤ１を、使用可能のドライバ１２８を
介してＡＤバス１０３に出力する。ＴＡ＿が有効にされ
ている間に、記憶装置１０６のＢＩＵ１１２は、受信し
た情報ＷＤ１を格納する。サイクル１３より後のサイク
ル間に、記憶装置１０６のＢＩＵ１１２は、システム・
メモリ１１０内のアドレスＷＡ＋８に受信した情報ＷＤ
１を格納する。
るＴＡ＿に応答して、処理装置１０４のＢＩＵ１２４
は、サイクル１３の間に情報ＷＤ０の出力を終了し、そ
の代わりに情報ＷＤ１を、使用可能のドライバ１２８を
介してＡＤバス１０３に出力する。ＴＡ＿が有効にされ
ている間に、記憶装置１０６のＢＩＵ１１２は、受信し
た情報ＷＤ１を格納する。サイクル１３より後のサイク
ル間に、記憶装置１０６のＢＩＵ１１２は、システム・
メモリ１１０内のアドレスＷＡ＋８に受信した情報ＷＤ
１を格納する。
【００３３】同様にサイクル１４の開始時点で有効にさ
れているＴＡ＿に応答して、処理装置１０４のＢＩＵ１
２４は、サイクル１４の間に情報ＷＤ１の出力を終了
し、その代わりに情報ＷＤ２を、使用可能のドライバ１
２８を介してＡＤバス１０３に出力する。サイクル１４
の間に、記憶装置１０６のＢＩＵ１１２はＴＡ＿を論理
１の状態にし、これによりＢＩＵ１１２が、ドライバ１
１８を介してＡＤバス１０３から（したがって処理装置
１０４から）もはや情報ＷＤ２を正常に受信していない
ことを示す。したがって処理装置１０４は、サイクル１
６の初期まで連続して情報ＷＤ２を出力する。
れているＴＡ＿に応答して、処理装置１０４のＢＩＵ１
２４は、サイクル１４の間に情報ＷＤ１の出力を終了
し、その代わりに情報ＷＤ２を、使用可能のドライバ１
２８を介してＡＤバス１０３に出力する。サイクル１４
の間に、記憶装置１０６のＢＩＵ１１２はＴＡ＿を論理
１の状態にし、これによりＢＩＵ１１２が、ドライバ１
１８を介してＡＤバス１０３から（したがって処理装置
１０４から）もはや情報ＷＤ２を正常に受信していない
ことを示す。したがって処理装置１０４は、サイクル１
６の初期まで連続して情報ＷＤ２を出力する。
【００３４】サイクル１５の間に、記憶装置１０６は最
初にＴＡ＿を有効にする（さらにサイクル１７の初期ま
で連続してＴＡ＿を有効にする）。ＴＡ＿がサイクル１
６の開始時点で有効にされているので、記憶装置１０６
のＢＩＵ１１２は、ドライバ１１８を介してＡＤバス１
０３からの（したがって処理装置１０４からの）情報Ｗ
Ｄ２を正常に受信しつつあることを示す。ＴＡ＿が有効
にされている間に、記憶装置１０６のＢＩＵ１１２は受
信した情報ＷＤ２を格納する。サイクル１５より後のサ
イクル間に、記憶装置１０６のＢＩＵ１１２は、システ
ム・メモリ１１０内のアドレスＷＡ＋１６に受信した情
報ＷＤ２を格納する。
初にＴＡ＿を有効にする（さらにサイクル１７の初期ま
で連続してＴＡ＿を有効にする）。ＴＡ＿がサイクル１
６の開始時点で有効にされているので、記憶装置１０６
のＢＩＵ１１２は、ドライバ１１８を介してＡＤバス１
０３からの（したがって処理装置１０４からの）情報Ｗ
Ｄ２を正常に受信しつつあることを示す。ＴＡ＿が有効
にされている間に、記憶装置１０６のＢＩＵ１１２は受
信した情報ＷＤ２を格納する。サイクル１５より後のサ
イクル間に、記憶装置１０６のＢＩＵ１１２は、システ
ム・メモリ１１０内のアドレスＷＡ＋１６に受信した情
報ＷＤ２を格納する。
【００３５】サイクル１６の開始時点で有効にされてい
るＴＡ＿に応答して、処理装置１０４のＢＩＵ１２４
は、サイクル１６の間に情報ＷＤ２の出力を終了し、そ
の代わりに情報ＷＤ３を、使用可能のドライバ１２８を
介してＡＤバス１０３に出力する。ＴＡ＿が有効にされ
ている間に、記憶装置１０６のＢＩＵ１１２は、受信し
た情報ＷＤ３を格納する。サイクル１６より後のサイク
ル間に、記憶装置１０６のＢＩＵ１１２は、システム・
メモリ１１０内のアドレスＷＡ＋２４に受信した情報Ｗ
Ｄ３を格納する。ＷＤ０、ＷＤ１、ＷＤ２、ＷＤ３の長
さは、それぞれ６４ビット（すなわち８バイト）であ
る。
るＴＡ＿に応答して、処理装置１０４のＢＩＵ１２４
は、サイクル１６の間に情報ＷＤ２の出力を終了し、そ
の代わりに情報ＷＤ３を、使用可能のドライバ１２８を
介してＡＤバス１０３に出力する。ＴＡ＿が有効にされ
ている間に、記憶装置１０６のＢＩＵ１１２は、受信し
た情報ＷＤ３を格納する。サイクル１６より後のサイク
ル間に、記憶装置１０６のＢＩＵ１１２は、システム・
メモリ１１０内のアドレスＷＡ＋２４に受信した情報Ｗ
Ｄ３を格納する。ＷＤ０、ＷＤ１、ＷＤ２、ＷＤ３の長
さは、それぞれ６４ビット（すなわち８バイト）であ
る。
【００３６】サイクル１７の開始時点で有効にされてい
るＴＡ＿に応答して、処理装置１０４のＢＩＵ１２４
は、情報ＷＤ３の出力を終了する。さらにサイクル１７
の間に、処理装置１０４は、ＢＢ＿およびＣＰＵ＿ＯＥ
＿のそれぞれを論理１の状態にする。やはりサイクル１
７の間に、記憶装置１０６のＢＩＵ１１２は、ＴＡ＿を
論理１の状態にする。
るＴＡ＿に応答して、処理装置１０４のＢＩＵ１２４
は、情報ＷＤ３の出力を終了する。さらにサイクル１７
の間に、処理装置１０４は、ＢＢ＿およびＣＰＵ＿ＯＥ
＿のそれぞれを論理１の状態にする。やはりサイクル１
７の間に、記憶装置１０６のＢＩＵ１１２は、ＴＡ＿を
論理１の状態にする。
【００３７】図３は、システム１００における書き込み
操作、およびそれに続く読み取り操作のタイミング図で
ある。図３を参照すると、ＳＹＳＣＬＫを介して従来の
システム・クロック信号が配信される。サイクル１の間
に、処理装置１０４は最初にＢＲ＿を有効にし（さらに
サイクル３の初期まで連続してＢＲ＿を有効にして）、
バス・アービトレーション回路１０８に対してシステム
・バス１０２の制御権を要求する。サイクル２の間に、
バス・アービトレーション回路１０８は最初にＢＧ＿を
有効にし（さらにサイクル１１の初期まで連続してＢＧ
＿を有効にして）、システム・バス１０２の制御権を処
理装置１０４に付与する。これは、（ａ）サイクル１の
間の処理装置１０４によるＢＲ＿の有効化、さらに
（ｂ）サイクル２の間にＢＢ＿が論理１の状態であるこ
とに応答したものであり、後者は、ＡＤバス１０３上で
情報転送イベントのデータ・フェーズがアクティブでな
いことを示す。
操作、およびそれに続く読み取り操作のタイミング図で
ある。図３を参照すると、ＳＹＳＣＬＫを介して従来の
システム・クロック信号が配信される。サイクル１の間
に、処理装置１０４は最初にＢＲ＿を有効にし（さらに
サイクル３の初期まで連続してＢＲ＿を有効にして）、
バス・アービトレーション回路１０８に対してシステム
・バス１０２の制御権を要求する。サイクル２の間に、
バス・アービトレーション回路１０８は最初にＢＧ＿を
有効にし（さらにサイクル１１の初期まで連続してＢＧ
＿を有効にして）、システム・バス１０２の制御権を処
理装置１０４に付与する。これは、（ａ）サイクル１の
間の処理装置１０４によるＢＲ＿の有効化、さらに
（ｂ）サイクル２の間にＢＢ＿が論理１の状態であるこ
とに応答したものであり、後者は、ＡＤバス１０３上で
情報転送イベントのデータ・フェーズがアクティブでな
いことを示す。
【００３８】サイクル３の間に、処理装置１０４は最初
にＣＰＵ＿ＯＥ＿を有効にし（さらにサイクル１０の初
期まで連続してＣＰＵ＿ＯＥ＿を有効にして）、ドライ
バ１２８を使用可能にする。一方記憶装置１０６は、Ｔ
ＡＲＧＥＴ＿ＯＥ＿を論理１の状態にして、ドライバ１
１６を使用不能にする。図３に示されるように、サイク
ル３の前に先行するサイクル１の間に、記憶装置１０６
は、すでにドライバ１１６を使用不能にしているので、
記憶装置１０６は、サイクル１からサイクル１１の初期
まで連続してドライバ１１６を使用不能にする。
にＣＰＵ＿ＯＥ＿を有効にし（さらにサイクル１０の初
期まで連続してＣＰＵ＿ＯＥ＿を有効にして）、ドライ
バ１２８を使用可能にする。一方記憶装置１０６は、Ｔ
ＡＲＧＥＴ＿ＯＥ＿を論理１の状態にして、ドライバ１
１６を使用不能にする。図３に示されるように、サイク
ル３の前に先行するサイクル１の間に、記憶装置１０６
は、すでにドライバ１１６を使用不能にしているので、
記憶装置１０６は、サイクル１からサイクル１１の初期
まで連続してドライバ１１６を使用不能にする。
【００３９】またサイクル３の間に、処理装置１０４
は、使用可能のドライバ１２８を介してＡＤバス１０３
に書き込みアドレスＷＡを出力する。さらに処理装置１
０４は最初にＴＳ＿を有効にし（さらにサイクル４の初
期まで連続してＴＳ＿を有効にして）、処理装置１０４
が、ドライバ１２８を介して有効なアドレスを出力して
いることを示す。やはりサイクル３の間に、記憶装置１
０６のＢＩＵ１１２は、ドライバ１１８を介してＡＤバ
ス１０３から（したがって処理装置１０４から）アドレ
スＷＡを受信する。
は、使用可能のドライバ１２８を介してＡＤバス１０３
に書き込みアドレスＷＡを出力する。さらに処理装置１
０４は最初にＴＳ＿を有効にし（さらにサイクル４の初
期まで連続してＴＳ＿を有効にして）、処理装置１０４
が、ドライバ１２８を介して有効なアドレスを出力して
いることを示す。やはりサイクル３の間に、記憶装置１
０６のＢＩＵ１１２は、ドライバ１１８を介してＡＤバ
ス１０３から（したがって処理装置１０４から）アドレ
スＷＡを受信する。
【００４０】サイクル４の間に、処理装置１０４のＢＩ
Ｕ１２４は、使用可能のドライバ１２８を介してＡＤバ
ス１０３に情報ＷＤ０を出力する（さらにサイクル６の
初期まで連続して情報ＷＤ０を出力する）。またサイク
ル４の間に、処理装置１０４は最初にＢＢ＿を有効にし
（さらにサイクル９の初期まで連続してＢＢ＿を有効に
して）、処理装置１０４が、情報転送イベントのデータ
・フェーズにあり、この間、処理装置１０４と記憶装置
１０６との間に情報が転送されることを示す。
Ｕ１２４は、使用可能のドライバ１２８を介してＡＤバ
ス１０３に情報ＷＤ０を出力する（さらにサイクル６の
初期まで連続して情報ＷＤ０を出力する）。またサイク
ル４の間に、処理装置１０４は最初にＢＢ＿を有効にし
（さらにサイクル９の初期まで連続してＢＢ＿を有効に
して）、処理装置１０４が、情報転送イベントのデータ
・フェーズにあり、この間、処理装置１０４と記憶装置
１０６との間に情報が転送されることを示す。
【００４１】処理装置１０４が記憶装置１０６に情報を
書き込むこの情報転送イベント中、サイクル５の間に記
憶装置１０６は最初にＴＡ＿を有効にする（さらにサイ
クル９の初期まで連続してＴＡ＿を有効にする）。ＴＡ
＿がサイクル６の開始時点で有効にされているので、記
憶装置１０６のＢＩＵ１１２は、ドライバ１１８を介し
てＡＤバス１０３からの（したがって処理装置１０４か
らの）情報ＷＤを正常に受信しつつあることを示す。Ｔ
Ａ＿が有効にされている間に、ＢＩＵ１１２は受信した
情報ＷＤ０を格納する。サイクル５より後のサイクル間
に、記憶装置１０６のＢＩＵ１１２は、システム・メモ
リ１１０内の（サイクル３の間に処理装置１０４によっ
てあらかじめ出力された）アドレスＷＡに、受信した情
報ＷＤ０を格納する。
書き込むこの情報転送イベント中、サイクル５の間に記
憶装置１０６は最初にＴＡ＿を有効にする（さらにサイ
クル９の初期まで連続してＴＡ＿を有効にする）。ＴＡ
＿がサイクル６の開始時点で有効にされているので、記
憶装置１０６のＢＩＵ１１２は、ドライバ１１８を介し
てＡＤバス１０３からの（したがって処理装置１０４か
らの）情報ＷＤを正常に受信しつつあることを示す。Ｔ
Ａ＿が有効にされている間に、ＢＩＵ１１２は受信した
情報ＷＤ０を格納する。サイクル５より後のサイクル間
に、記憶装置１０６のＢＩＵ１１２は、システム・メモ
リ１１０内の（サイクル３の間に処理装置１０４によっ
てあらかじめ出力された）アドレスＷＡに、受信した情
報ＷＤ０を格納する。
【００４２】サイクル６の開始時点で有効にされている
ＴＡ＿に応答して、処理装置１０４のＢＩＵ１２４は、
サイクル６の間に情報ＷＤ０の出力を終了し、その代わ
りに情報ＷＤ１を、使用可能のドライバ１２８を介して
ＡＤバス１０３に出力する。ＴＡ＿が有効にされている
間に、記憶装置１０６のＢＩＵ１１２は、受信した情報
ＷＤ１を格納する。サイクル６より後のサイクル間に、
記憶装置１０６のＢＩＵ１１２は、システム・メモリ１
１０内のアドレスＷＡ＋８に受信した情報ＷＤ１を格納
する。
ＴＡ＿に応答して、処理装置１０４のＢＩＵ１２４は、
サイクル６の間に情報ＷＤ０の出力を終了し、その代わ
りに情報ＷＤ１を、使用可能のドライバ１２８を介して
ＡＤバス１０３に出力する。ＴＡ＿が有効にされている
間に、記憶装置１０６のＢＩＵ１１２は、受信した情報
ＷＤ１を格納する。サイクル６より後のサイクル間に、
記憶装置１０６のＢＩＵ１１２は、システム・メモリ１
１０内のアドレスＷＡ＋８に受信した情報ＷＤ１を格納
する。
【００４３】同様にサイクル７の開始時点で有効にされ
ているＴＡ＿に応答して、処理装置１０４のＢＩＵ１２
４は、サイクル７の間に情報ＷＤ１の出力を終了し、そ
の代わりに情報ＷＤ２を、使用可能のドライバ１２８を
介してＡＤバス１０３に出力する。ＴＡ＿が有効にされ
ている間に、記憶装置１０６のＢＩＵ１１２は、受信し
た情報ＷＤ２を格納する。サイクル７より後のサイクル
間に、記憶装置１０６のＢＩＵ１１２は、システム・メ
モリ１１０内のアドレスＷＡ＋１６に受信した情報ＷＤ
２を格納する。
ているＴＡ＿に応答して、処理装置１０４のＢＩＵ１２
４は、サイクル７の間に情報ＷＤ１の出力を終了し、そ
の代わりに情報ＷＤ２を、使用可能のドライバ１２８を
介してＡＤバス１０３に出力する。ＴＡ＿が有効にされ
ている間に、記憶装置１０６のＢＩＵ１１２は、受信し
た情報ＷＤ２を格納する。サイクル７より後のサイクル
間に、記憶装置１０６のＢＩＵ１１２は、システム・メ
モリ１１０内のアドレスＷＡ＋１６に受信した情報ＷＤ
２を格納する。
【００４４】サイクル８の開始時点で有効にされている
ＴＡ＿に応答して、処理装置１０４のＢＩＵ１２４は、
サイクル８の間に情報ＷＤ２の出力を終了し、その代わ
りに情報ＷＤ３を、使用可能のドライバ１２８を介して
ＡＤバス１０３に出力する。ＴＡ＿が有効にされている
間に、記憶装置１０６のＢＩＵ１１２は、受信した情報
ＷＤ３を格納する。サイクル８より後のサイクル間に、
記憶装置１０６のＢＩＵ１１２は、システム・メモリ１
１０内のアドレスＷＡ＋２４に受信した情報ＷＤ３を格
納する。ＷＤ０、ＷＤ１、ＷＤ２、ＷＤ３の長さは、そ
れぞれ６４ビット（すなわち８バイト）である。
ＴＡ＿に応答して、処理装置１０４のＢＩＵ１２４は、
サイクル８の間に情報ＷＤ２の出力を終了し、その代わ
りに情報ＷＤ３を、使用可能のドライバ１２８を介して
ＡＤバス１０３に出力する。ＴＡ＿が有効にされている
間に、記憶装置１０６のＢＩＵ１１２は、受信した情報
ＷＤ３を格納する。サイクル８より後のサイクル間に、
記憶装置１０６のＢＩＵ１１２は、システム・メモリ１
１０内のアドレスＷＡ＋２４に受信した情報ＷＤ３を格
納する。ＷＤ０、ＷＤ１、ＷＤ２、ＷＤ３の長さは、そ
れぞれ６４ビット（すなわち８バイト）である。
【００４５】サイクル９の開始時点で有効にされている
ＴＡ＿に応答して、処理装置１０４のＢＩＵ１２４は、
情報ＷＤ３の出力を終了する。さらにサイクル９の間
に、処理装置１０４はＢＢ＿を論理１の状態にする。や
はりサイクル９の間に、記憶装置１０６のＢＩＵ１１２
は、ＴＡ＿を論理１の状態にする。
ＴＡ＿に応答して、処理装置１０４のＢＩＵ１２４は、
情報ＷＤ３の出力を終了する。さらにサイクル９の間
に、処理装置１０４はＢＢ＿を論理１の状態にする。や
はりサイクル９の間に、記憶装置１０６のＢＩＵ１１２
は、ＴＡ＿を論理１の状態にする。
【００４６】説明する実施例の重要な点は、サイクル９
の間に処理装置１０４は、ＣＰＵ＿ＯＥ＿を有効にし続
けて、ドライバ１２８を使用可能にし、その結果処理装
置１０４は、システム・バス１０２の制御権（すなわち
『所有権』）を保持し続ける（すなわち放棄しない）こ
とである。さらにバス・アービトレーション回路１０８
はこの事実を容認し、このことは、図３のサイクル９お
よびサイクル１０の間に、バス・アービトレーション回
路１０８が、ＢＧ＿を有効にし続けることによって示さ
れている。図３に示されるように、サイクル９の前に先
行するサイクル３の間に、処理装置１０４は、すでにド
ライバ１２８を使用可能にしているので、処理装置１０
４は、サイクル３からサイクル１０の初期まで連続して
ドライバ１２８を使用可能にする。同様に図３に示され
るように、サイクル９の前に先行するサイクル１の間
に、記憶装置１０６は、すでにドライバ１１６を使用不
能にしているので、記憶装置１０６は、サイクル１から
サイクル１１の初期まで連続してドライバ１１６を使用
不能にする。
の間に処理装置１０４は、ＣＰＵ＿ＯＥ＿を有効にし続
けて、ドライバ１２８を使用可能にし、その結果処理装
置１０４は、システム・バス１０２の制御権（すなわち
『所有権』）を保持し続ける（すなわち放棄しない）こ
とである。さらにバス・アービトレーション回路１０８
はこの事実を容認し、このことは、図３のサイクル９お
よびサイクル１０の間に、バス・アービトレーション回
路１０８が、ＢＧ＿を有効にし続けることによって示さ
れている。図３に示されるように、サイクル９の前に先
行するサイクル３の間に、処理装置１０４は、すでにド
ライバ１２８を使用可能にしているので、処理装置１０
４は、サイクル３からサイクル１０の初期まで連続して
ドライバ１２８を使用可能にする。同様に図３に示され
るように、サイクル９の前に先行するサイクル１の間
に、記憶装置１０６は、すでにドライバ１１６を使用不
能にしているので、記憶装置１０６は、サイクル１から
サイクル１１の初期まで連続してドライバ１１６を使用
不能にする。
【００４７】したがって、説明する実施例の重要な点
は、サイクル８直後のサイクル９の間に、処理装置１０
４はＣＰＵ＿ＯＥ＿を有効にし続けて、ドライバ１２８
を使用可能にし続けることである。さらに処理装置１０
４は、使用可能のドライバ１２８を介してＡＤバス１０
３に読み取りアドレスＲＡを出力する。またサイクル９
の間に、処理装置１０４は最初にＴＳ＿を有効にし（さ
らにサイクル１０の初期まで連続してＴＳ＿を有効にし
て）、処理装置１０４が、ドライバ１２８を介して有効
なアドレスを出力していることを示す。やはりサイクル
９の間に、記憶装置１０６のＢＩＵ１１２は、ドライバ
１１８を介してＡＤバス１０３から（したがって処理装
置１０４から）アドレスＲＡを受信する。さらにＢＩＵ
１１２は、システム・メモリ１１０内のアドレスＲＡに
格納された情報を読み取る操作を開始する。
は、サイクル８直後のサイクル９の間に、処理装置１０
４はＣＰＵ＿ＯＥ＿を有効にし続けて、ドライバ１２８
を使用可能にし続けることである。さらに処理装置１０
４は、使用可能のドライバ１２８を介してＡＤバス１０
３に読み取りアドレスＲＡを出力する。またサイクル９
の間に、処理装置１０４は最初にＴＳ＿を有効にし（さ
らにサイクル１０の初期まで連続してＴＳ＿を有効にし
て）、処理装置１０４が、ドライバ１２８を介して有効
なアドレスを出力していることを示す。やはりサイクル
９の間に、記憶装置１０６のＢＩＵ１１２は、ドライバ
１１８を介してＡＤバス１０３から（したがって処理装
置１０４から）アドレスＲＡを受信する。さらにＢＩＵ
１１２は、システム・メモリ１１０内のアドレスＲＡに
格納された情報を読み取る操作を開始する。
【００４８】サイクル１０の間に、処理装置１０４は最
初にＢＢ＿を有効にし（さらにサイクル１５の初期まで
連続してＢＢ＿を有効にして）、処理装置１０４が、情
報転送イベントのデータ・フェーズにあり、この間、処
理装置１０４と記憶装置１０６との間に情報が転送され
ることを示す。ＡＤバス１０３に関してはサイクル１０
は空白期間であり、この間、ＡＤバス１０３上では、次
の行動は何も実行されない。このサイクル１０の空白期
間の間にＢＩＵ１１２には、システム・メモリ１１０内
のアドレスＲＡに格納された情報を読み取る機会があ
る。一方処理装置１０４は、ＣＰＵ＿ＯＥ＿を論理１の
状態にして、サイクル１０から短くてもサイクル１７以
降まで連続してドライバ１２８を使用不能にする。
初にＢＢ＿を有効にし（さらにサイクル１５の初期まで
連続してＢＢ＿を有効にして）、処理装置１０４が、情
報転送イベントのデータ・フェーズにあり、この間、処
理装置１０４と記憶装置１０６との間に情報が転送され
ることを示す。ＡＤバス１０３に関してはサイクル１０
は空白期間であり、この間、ＡＤバス１０３上では、次
の行動は何も実行されない。このサイクル１０の空白期
間の間にＢＩＵ１１２には、システム・メモリ１１０内
のアドレスＲＡに格納された情報を読み取る機会があ
る。一方処理装置１０４は、ＣＰＵ＿ＯＥ＿を論理１の
状態にして、サイクル１０から短くてもサイクル１７以
降まで連続してドライバ１２８を使用不能にする。
【００４９】（サイクル９後の）サイクル１１の間に、
記憶装置１０６は最初にＴＡＲＧＥＴ＿ＯＥ＿を有効に
し（さらにサイクル１５の初期まで連続してＴＡＲＧＥ
Ｔ＿ＯＥ＿を有効にして）、ドライバ１１６を使用可能
にする。一方処理装置１０４は、ＣＰＵ＿ＯＥ＿を論理
１の状態にし続けて、ドライバ１２８を使用不能にし続
ける。前の段落で述べ、図３に示されるように、サイク
ル１１の前でサイクル９の後にあるサイクル１０の間
に、処理装置１０４は、すでにドライバ１２８を使用不
能にしているので、処理装置１０４は、サイクル１０と
サイクル１１との間、さらに短くてもサイクル１７以降
まで連続してドライバ１２８を使用不能にする。これに
対し記憶装置１０６は、サイクル１１になるまで待って
からドライバ１１６を使用可能にする。このようにして
システム１００は、サイクル１１の間にはＣＰＵ＿ＯＥ
＿およびＴＡＲＧＥＴ＿ＯＥ＿のうち１つだけが有効に
される（すなわち、サイクル１１の間にはＴＡＲＧＥＴ
＿ＯＥ＿だけが有効にされる）ことを保証して、衝突す
る可能性のある（ドライバ１１６を介した）ＢＩＵ１１
２からの信号と、（ドライバ１２８を介した）ＢＩＵ１
２４からの信号との間の、ＡＤバス１０３上での競合を
回避する。
記憶装置１０６は最初にＴＡＲＧＥＴ＿ＯＥ＿を有効に
し（さらにサイクル１５の初期まで連続してＴＡＲＧＥ
Ｔ＿ＯＥ＿を有効にして）、ドライバ１１６を使用可能
にする。一方処理装置１０４は、ＣＰＵ＿ＯＥ＿を論理
１の状態にし続けて、ドライバ１２８を使用不能にし続
ける。前の段落で述べ、図３に示されるように、サイク
ル１１の前でサイクル９の後にあるサイクル１０の間
に、処理装置１０４は、すでにドライバ１２８を使用不
能にしているので、処理装置１０４は、サイクル１０と
サイクル１１との間、さらに短くてもサイクル１７以降
まで連続してドライバ１２８を使用不能にする。これに
対し記憶装置１０６は、サイクル１１になるまで待って
からドライバ１１６を使用可能にする。このようにして
システム１００は、サイクル１１の間にはＣＰＵ＿ＯＥ
＿およびＴＡＲＧＥＴ＿ＯＥ＿のうち１つだけが有効に
される（すなわち、サイクル１１の間にはＴＡＲＧＥＴ
＿ＯＥ＿だけが有効にされる）ことを保証して、衝突す
る可能性のある（ドライバ１１６を介した）ＢＩＵ１１
２からの信号と、（ドライバ１２８を介した）ＢＩＵ１
２４からの信号との間の、ＡＤバス１０３上での競合を
回避する。
【００５０】またサイクル１１の間に、記憶装置１０６
のＢＩＵ１１２は、サイクル９の間に処理装置１０４に
よってあらかじめ出力されたアドレスＲＡに応答して、
使用可能のドライバ１１６を介してＡＤバス１０３に情
報ＲＤ０を出力する。処理装置１０４が記憶装置１０６
から情報を読み取るこの情報転送イベント中、サイクル
１１の間に記憶装置１０６は最初にＴＡ＿を有効にし
（さらにサイクル１５の初期まで連続してＴＡ＿を有効
にして）、記憶装置１０６のＢＩＵ１１２が、ドライバ
１１６を介して（処理装置１０４に）有効な情報を出力
していることを示す。
のＢＩＵ１１２は、サイクル９の間に処理装置１０４に
よってあらかじめ出力されたアドレスＲＡに応答して、
使用可能のドライバ１１６を介してＡＤバス１０３に情
報ＲＤ０を出力する。処理装置１０４が記憶装置１０６
から情報を読み取るこの情報転送イベント中、サイクル
１１の間に記憶装置１０６は最初にＴＡ＿を有効にし
（さらにサイクル１５の初期まで連続してＴＡ＿を有効
にして）、記憶装置１０６のＢＩＵ１１２が、ドライバ
１１６を介して（処理装置１０４に）有効な情報を出力
していることを示す。
【００５１】さらにサイクル１１の間に、バス・アービ
トレーション回路１０８は、ＢＧ＿を論理１の状態にし
て、処理装置１０４からシステム・バス１０２の制御権
を取り戻す。しかしそれにもかかわらず、バス・アービ
トレーション回路１０８は、ＢＢ＿が有効にされている
間にはシステム・バス１０２の制御権を他の装置には付
与しない。
トレーション回路１０８は、ＢＧ＿を論理１の状態にし
て、処理装置１０４からシステム・バス１０２の制御権
を取り戻す。しかしそれにもかかわらず、バス・アービ
トレーション回路１０８は、ＢＢ＿が有効にされている
間にはシステム・バス１０２の制御権を他の装置には付
与しない。
【００５２】さらにまたサイクル１１の間に、処理装置
１０４のＢＩＵ１２４は、ドライバ１３０を介してＡＤ
バス１０３から（したがって記憶装置１０６から）情報
ＲＤ０を受信する。同様にサイクル１２、１３、１４の
間に、処理装置１０４は、記憶装置１０６から情報ＲＤ
１、ＲＤ２、ＲＤ３をそれぞれ受信する。情報ＲＤ０、
ＲＤ１、ＲＤ２、ＲＤ３は、記憶装置１０６によってシ
ステム・メモリ１１０内のアドレスＲＡ、ＲＡ＋８、Ｒ
Ａ＋１６、ＲＡ＋２４にそれぞれ格納される。ＲＤ０、
ＲＤ１、ＲＤ２、ＲＤ３の長さはそれぞれ６４ビット
（すなわち８バイト）である。
１０４のＢＩＵ１２４は、ドライバ１３０を介してＡＤ
バス１０３から（したがって記憶装置１０６から）情報
ＲＤ０を受信する。同様にサイクル１２、１３、１４の
間に、処理装置１０４は、記憶装置１０６から情報ＲＤ
１、ＲＤ２、ＲＤ３をそれぞれ受信する。情報ＲＤ０、
ＲＤ１、ＲＤ２、ＲＤ３は、記憶装置１０６によってシ
ステム・メモリ１１０内のアドレスＲＡ、ＲＡ＋８、Ｒ
Ａ＋１６、ＲＡ＋２４にそれぞれ格納される。ＲＤ０、
ＲＤ１、ＲＤ２、ＲＤ３の長さはそれぞれ６４ビット
（すなわち８バイト）である。
【００５３】サイクル１５の間に、システム１００は読
み取り操作を終了する。より詳細には、サイクル１５の
間に処理装置１０４は、ＢＢ＿を論理１の状態にして、
処理装置１０４が、もはや情報転送イベントのデータ・
フェーズにはないことを示す。またサイクル１５の間
に、記憶装置１０６はＴＡ＿を論理１の状態にして、記
憶装置１０６のＢＩＵ１１２が、もはやドライバ１１６
を介して（処理装置１０４に）有効な情報を出力してい
ないことを示す。さらにサイクル１５の間に、記憶装置
１０６は、ＴＡＲＧＥＲ＿ＯＥ＿を論理１の状態にす
る。
み取り操作を終了する。より詳細には、サイクル１５の
間に処理装置１０４は、ＢＢ＿を論理１の状態にして、
処理装置１０４が、もはや情報転送イベントのデータ・
フェーズにはないことを示す。またサイクル１５の間
に、記憶装置１０６はＴＡ＿を論理１の状態にして、記
憶装置１０６のＢＩＵ１１２が、もはやドライバ１１６
を介して（処理装置１０４に）有効な情報を出力してい
ないことを示す。さらにサイクル１５の間に、記憶装置
１０６は、ＴＡＲＧＥＲ＿ＯＥ＿を論理１の状態にす
る。
【００５４】前に述べたことから、説明する実施例のシ
ステム１００には、重要な技術的利点があることは明ら
かである。 例えば、従来の典型的なバス・プロトコル
に従うと、１つの装置がアドレス／データ・バスを介し
てデータ情報の出力を終了した後に、空白サイクルが生
じる。この空白サイクル間は、アドレス／データ・バス
上では次の行動は何も実行されない。空白サイクル後に
続く１つ目かそれ以降のサイクルになって初めて、装置
は、システム・バスを介してその後のアドレス情報を出
力することができる。このような従来の技術の欠点は、
空白サイクルによって待ち時間が生じ、それによりシス
テム・バスの全体的な情報処理容量が減少し、性能が低
下することである。
ステム１００には、重要な技術的利点があることは明ら
かである。 例えば、従来の典型的なバス・プロトコル
に従うと、１つの装置がアドレス／データ・バスを介し
てデータ情報の出力を終了した後に、空白サイクルが生
じる。この空白サイクル間は、アドレス／データ・バス
上では次の行動は何も実行されない。空白サイクル後に
続く１つ目かそれ以降のサイクルになって初めて、装置
は、システム・バスを介してその後のアドレス情報を出
力することができる。このような従来の技術の欠点は、
空白サイクルによって待ち時間が生じ、それによりシス
テム・バスの全体的な情報処理容量が減少し、性能が低
下することである。
【００５５】図３の例では、システム１００はこの欠点
を克服する。図３を参照すると、例えばサイクル８直後
のサイクル９の間に、処理装置１０４はＣＰＵ＿ＯＥ＿
を有効にし続けて、ドライバ１２８を使用可能にし続け
る。さらに処理装置１０４は、使用可能のドライバ１２
８を介してＡＤバス１０３に読み取りアドレスＲＡを出
力する。これは、たとえ処理装置１０４が、直前のサイ
クル８の間にＡＤバス１０３を介してデータ情報ＷＤ３
の出力を終了する場合でも、サイクル９の間に実行され
る。したがって図３では、サイクル９は、都合の良いこ
とに空白サイクルではなく、これは、処理装置１０４
が、図３のサイクル９の間にＡＤバス１０３に（読み取
りアドレスＲＡではなく）別の書き込みアドレスを出力
する場合でも、同様に実現される。いずれの場合でも、
サイクル９の間に処理装置１０４は、システム・バス１
０２の制御権（すなわち『所有権』）を保持し続ける
（すなわち放棄しない）。バス・アービトレーション回
路１０８はこの事実を容認し、このことは、図３のサイ
クル９およびサイクル１０の間に、バス・アービトレー
ション回路１０８が、ＢＧ＿を有効にし続けることによ
って示されている。
を克服する。図３を参照すると、例えばサイクル８直後
のサイクル９の間に、処理装置１０４はＣＰＵ＿ＯＥ＿
を有効にし続けて、ドライバ１２８を使用可能にし続け
る。さらに処理装置１０４は、使用可能のドライバ１２
８を介してＡＤバス１０３に読み取りアドレスＲＡを出
力する。これは、たとえ処理装置１０４が、直前のサイ
クル８の間にＡＤバス１０３を介してデータ情報ＷＤ３
の出力を終了する場合でも、サイクル９の間に実行され
る。したがって図３では、サイクル９は、都合の良いこ
とに空白サイクルではなく、これは、処理装置１０４
が、図３のサイクル９の間にＡＤバス１０３に（読み取
りアドレスＲＡではなく）別の書き込みアドレスを出力
する場合でも、同様に実現される。いずれの場合でも、
サイクル９の間に処理装置１０４は、システム・バス１
０２の制御権（すなわち『所有権』）を保持し続ける
（すなわち放棄しない）。バス・アービトレーション回
路１０８はこの事実を容認し、このことは、図３のサイ
クル９およびサイクル１０の間に、バス・アービトレー
ション回路１０８が、ＢＧ＿を有効にし続けることによ
って示されている。
【００５６】これに対し図２を参照すると、ＡＤバス１
０３に関してはサイクル９は空白期間であり、この間、
ＡＤバス１０３上では次の行動は何も実行されない。こ
れは、サイクル９およびサイクル１０の間に、ＡＤバス
１０３の制御権が、記憶装置１０６から処理装置１０４
に移されるためである。この制御権の移管は、図２に示
されるように、記憶装置１０６が、サイクル９の間にＴ
ＡＲＧＥＴ＿ＯＥ＿を論理１の状態にする一方、処理装
置１０４が、サイクル１０の間にＣＰＵ＿ＯＥ＿を有効
にすることによって行われる。このことは、記憶装置１
０６が、先行のサイクル８の間にＡＤバス１０３を介し
てデータ情報ＲＤ３の出力を終了する装置であるのに対
し、処理装置１０４が、後続のサイクル１０の間にＡＤ
バス１０３を介して書き込みアドレスＷＡを出力する装
置であるという事実と矛盾しない。
０３に関してはサイクル９は空白期間であり、この間、
ＡＤバス１０３上では次の行動は何も実行されない。こ
れは、サイクル９およびサイクル１０の間に、ＡＤバス
１０３の制御権が、記憶装置１０６から処理装置１０４
に移されるためである。この制御権の移管は、図２に示
されるように、記憶装置１０６が、サイクル９の間にＴ
ＡＲＧＥＴ＿ＯＥ＿を論理１の状態にする一方、処理装
置１０４が、サイクル１０の間にＣＰＵ＿ＯＥ＿を有効
にすることによって行われる。このことは、記憶装置１
０６が、先行のサイクル８の間にＡＤバス１０３を介し
てデータ情報ＲＤ３の出力を終了する装置であるのに対
し、処理装置１０４が、後続のサイクル１０の間にＡＤ
バス１０３を介して書き込みアドレスＷＡを出力する装
置であるという事実と矛盾しない。
【００５７】したがって図２では、（サイクル８直後
の）サイクル９は空白サイクルである。これと対照的
に、前に述べたように、図３ではサイクル９は、都合の
良いことに空白サイクルではない。図３においてサイク
ル９が、都合の良いことに空白サイクルではないので、
説明する実施例のシステム１００では、システム・バス
１０２の全体的な情報処理容量および性能が改善され
る。
の）サイクル９は空白サイクルである。これと対照的
に、前に述べたように、図３ではサイクル９は、都合の
良いことに空白サイクルではない。図３においてサイク
ル９が、都合の良いことに空白サイクルではないので、
説明する実施例のシステム１００では、システム・バス
１０２の全体的な情報処理容量および性能が改善され
る。
【００５８】注意すべきことに、図３では、サイクル９
直後のサイクル１０の間に空白期間が生じる。しかし、
図３におけるサイクル１０の間のこの空白期間は、（図
２におけるサイクル９の間の空白期間に匹敵するのでは
なく）図２におけるサイクル４の間の空白期間に匹敵す
る。より詳細には、図３では、処理装置１０４はサイク
ル９の間に読み取りアドレスＲＡを出力し、サイクル１
０が空白期間である。同様に図２では、処理装置１０４
はサイクル３の間に読み取りアドレスＲＡを出力し、サ
イクル４が空白期間である。したがって、図２では２つ
の空白期間（すなわち、サイクル４およびサイクル９）
があるのに対し、図３では都合の良いことに空白期間は
１つ（すなわちサイクル１０）だけである。
直後のサイクル１０の間に空白期間が生じる。しかし、
図３におけるサイクル１０の間のこの空白期間は、（図
２におけるサイクル９の間の空白期間に匹敵するのでは
なく）図２におけるサイクル４の間の空白期間に匹敵す
る。より詳細には、図３では、処理装置１０４はサイク
ル９の間に読み取りアドレスＲＡを出力し、サイクル１
０が空白期間である。同様に図２では、処理装置１０４
はサイクル３の間に読み取りアドレスＲＡを出力し、サ
イクル４が空白期間である。したがって、図２では２つ
の空白期間（すなわち、サイクル４およびサイクル９）
があるのに対し、図３では都合の良いことに空白期間は
１つ（すなわちサイクル１０）だけである。
【００５９】説明した実施例およびその利点は前に詳細
に述べてきたが、これらは例として示したものであり、
限定するものとして述べているのではない。本発明の外
延、範囲、意図から離れることなく、さまざまな変更、
置換、修正が行われ得る。
に述べてきたが、これらは例として示したものであり、
限定するものとして述べているのではない。本発明の外
延、範囲、意図から離れることなく、さまざまな変更、
置換、修正が行われ得る。
【００６０】
【００６１】
【図１】説明する実施例に従った情報処理システムのブ
ロック図である。
ロック図である。
【図２】図１の情報処理システムにおける読み取り操
作、およびそれに続く書き込み操作のタイミング図であ
る。
作、およびそれに続く書き込み操作のタイミング図であ
る。
【図３】図１の情報処理システムにおける書き込み操
作、およびそれに続く読み取り操作のタイミング図であ
る。
作、およびそれに続く読み取り操作のタイミング図であ
る。
１００ 情報処理システム
１０２ システム・バス
１０３ アドレス／データ情報（ＡＤ）バ
ス １０４ 処理装置 １０５ 制御バス １０６ 記憶装置 １１６、１２８ トライステート・ドライバ １１８、１３０ ドライバ
ス １０４ 処理装置 １０５ 制御バス １０６ 記憶装置 １１６、１２８ トライステート・ドライバ １１８、１３０ ドライバ
フロントページの続き
(56)参考文献 特開 昭61−264463（ＪＰ，Ａ)
特開 昭61−199153（ＪＰ，Ａ)
特開 昭56−27429（ＪＰ，Ａ)
特開 平５−324544（ＪＰ，Ａ)
特開 平７−134675（ＪＰ，Ａ)
特開 平５−274253（ＪＰ，Ａ)
特開 昭60−59462（ＪＰ，Ａ)
特開 昭56−166530（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/36 520
G06F 13/362 520
G06F 13/42 310
G06F 13/16 520
Claims (6)
- 【請求項１】情報処理システムであって、 時分割多重化モードで動作するシステム・バスと、 入力および出力を有し、前記出力が前記システム・バス
に結合された第１のトライステート・ドライバと、 入力および出力を有し、前記出力が前記システム・バス
に結合された第２のトライステート・ドライバと、 前記システム・バスおよび前記第１のトライステート・
ドライバの前記入力に結合された記憶装置と、 （１）前記記憶装置にデータ情報を書き込むための第１
の情報転送イベントのデータ・フェーズ中に、前記第２
のトライステート・ドライバを使用可能にし、さらに前
記使用可能にされた第２のトライステート・ドライバを
介して前記システム・バスに書き込みアドレス情報に関
連する書き込みデータ情報を出力するため、（２）前記
第１の情報転送イベントのデータ・フェーズからその直
後の前記記憶装置からデータ情報を読み取るための第２
の情報転送イベントのアドレス・フェーズに遷移する間
に、前記第２のトライステート・ドライバを継続して使
用可能にして前記システム・バスの制御権を保持するた
め、および（３）前記第２の情報転送イベントのアドレ
ス・フェーズ中に、前記第２のトライステート・ドライ
バを使用可能にし、さらに前記使用可能にされた第２の
トライステート・ドライバを介して前記システム・バス
に読み取りアドレス情報を出力するために、前記システ
ム・バスおよび前記第２のトライステート・ドライバの
前記入力に結合された処理装置と、を含み、 前記第２の情報転送イベントのデータ・フェーズ中に、
前記記憶装置が、前記第１のトライステート・ドライバ
を使用可能にし、さらに前記出力された読み取りアドレ
ス情報に応答して、前記使用可能にされた第１のトライ
ステート・ドライバを介して前記システム・バスに前記
読み取りアドレス情報に関連する読み取りデータ情報を
出力するために作動可能であり、 前記第２の情報転送イベントのデータ・フェーズ中に、
前記処理装置が、前記第２のトライステート・ドライバ
を使用不能にし、さらに前記システム・バスから前記出
力された読み取りデータ情報を受信するために作動可能
である、情報処理システム。 - 【請求項２】前記第１の情報転送イベントのデータ・フ
ェーズ中に、前記記憶装置が、前記システム・バスから
前記書き込みデータ情報を受信し、さらに前記記憶装置
内に前記受信した書き込みデータ情報を格納するために
作動可能である、請求項１に記載の情報処理システム。 - 【請求項３】前記第１の情報転送イベントのアドレス・
フェーズと前記第１の情報転送イベントのデータ・フェ
ーズとの間で、前記第２のトライステート・ドライバが
継続して使用可能になるように、前記第１の情報転送イ
ベントのアドレス・フェーズ中に、前記処理装置が、前
記第２のトライステート・ドライバを使用可能にするた
めに作動可能である、請求項１に記載の情報処理システ
ム。 - 【請求項４】前記第２の情報転送イベントのアドレス・
フェーズと前記第２の情報転送イベントのデータ・フェ
ーズとの間に、前記記憶装置が、前記第１のトライステ
ート・ドライバを使用不能にするために作動可能であ
り、これにより、前記第２の情報転送イベントのアドレ
ス・フェーズと前記第２の情報転送イベントのデータ・
フェーズとの間で、前記第１のトライステート・ドライ
バが継続して使用不能になる、請求項１に記載の情報処
理システム。 - 【請求項５】前記第１のトライステート・ドライバが前
記記憶装置に統合されている、請求項１に記載の情報処
理システム。 - 【請求項６】前記第２のトライステート・ドライバが前
記処理装置に統合されている、請求項１に記載の情報処
理システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/673394 | 1996-06-28 | ||
| US08/673,394 US5784580A (en) | 1996-06-28 | 1996-06-28 | System and method for communicating between devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1091574A JPH1091574A (ja) | 1998-04-10 |
| JP3516835B2 true JP3516835B2 (ja) | 2004-04-05 |
Family
ID=24702480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16222197A Expired - Fee Related JP3516835B2 (ja) | 1996-06-28 | 1997-06-19 | 情報処理システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5784580A (ja) |
| JP (1) | JP3516835B2 (ja) |
| KR (1) | KR100240923B1 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5142689A (en) * | 1982-09-27 | 1992-08-25 | Siemens Nixdort Informationssysteme Ag | Process for the preparation of the connection of one of several data processor devices to a centrally synchronized multiple line system |
| US4622630A (en) * | 1983-10-28 | 1986-11-11 | Data General Corporation | Data processing system having unique bus control protocol |
| US5506968A (en) * | 1992-12-28 | 1996-04-09 | At&T Global Information Solutions Company | Terminating access of an agent to a shared resource when a timer, started after a low latency agent requests access, reaches a predetermined value |
| US5448703A (en) * | 1993-05-28 | 1995-09-05 | International Business Machines Corporation | Method and apparatus for providing back-to-back data transfers in an information handling system having a multiplexed bus |
-
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-
1997
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|---|---|
| KR100240923B1 (ko) | 2000-01-15 |
| KR980007176A (ko) | 1998-03-30 |
| US5784580A (en) | 1998-07-21 |
| JPH1091574A (ja) | 1998-04-10 |
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