JP2001142840A - Ｄｍａコントローラ回路およびメモリ制御方法 - Google Patents
Ｄｍａコントローラ回路およびメモリ制御方法Info
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- JP2001142840A JP2001142840A JP32365899A JP32365899A JP2001142840A JP 2001142840 A JP2001142840 A JP 2001142840A JP 32365899 A JP32365899 A JP 32365899A JP 32365899 A JP32365899 A JP 32365899A JP 2001142840 A JP2001142840 A JP 2001142840A
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Abstract
(57)【要約】
【課題】 メモリに対する無駄なコマンドの発生を防
ぎ、高速化を図る。 【解決手段】 ＣＰＵとＤＭＡアクセスを行うＤＭＡコ
ントローラ回路１がメモリを共通にリード／ライトする
という構成に対し、ＣＰＵ制御回路２とＤＭＡ制御回路
３とバス調停回路４とメモリ制御回路５を設けている。
ＣＰＵ８のメモリへのアクセス中にＤＭＡ制御回路３か
らバスリクエストが発生した場合、バス調停回路４は、
リクエスト検出信号を有効にし、それを受けたメモリ制
御回路５は、ＣＰＵ制御回路２とＤＭＡ制御回路３から
のアドレスを比較し、アドレスが一致しない場合に、メ
モリ９に対するプリチャージコマンドの発行をスタート
フラグの前に行う。
ぎ、高速化を図る。 【解決手段】 ＣＰＵとＤＭＡアクセスを行うＤＭＡコ
ントローラ回路１がメモリを共通にリード／ライトする
という構成に対し、ＣＰＵ制御回路２とＤＭＡ制御回路
３とバス調停回路４とメモリ制御回路５を設けている。
ＣＰＵ８のメモリへのアクセス中にＤＭＡ制御回路３か
らバスリクエストが発生した場合、バス調停回路４は、
リクエスト検出信号を有効にし、それを受けたメモリ制
御回路５は、ＣＰＵ制御回路２とＤＭＡ制御回路３から
のアドレスを比較し、アドレスが一致しない場合に、メ
モリ９に対するプリチャージコマンドの発行をスタート
フラグの前に行う。
Description
【０００１】
【発明の属する技術分野】この発明は、メモリに対して
データのリード、ライトを行うＤＭＡコントローラ回路
に関する。
データのリード、ライトを行うＤＭＡコントローラ回路
に関する。
【０００２】
【従来の技術】ＤＭＡ（ダイレクトメモリアクセス）コ
ントローラ回路は、ＩＯデバイスからのデータを高速に
メモリに書き込むために用いられている。従来のＤＭＡ
コントローラ回路について、図１の回路ブロック図およ
び図８のタイミング図を参照して説明する。図８は、Ｃ
ＰＵのメモリライト発生後にＩＯ ｔｏ メモリのＤＭＡ
が発生し、再びＣＰＵのメモリライトが発生する場合
で、ＣＰＵのアクセスとＤＭＡのアクセスのロウアドレ
スが一致しない場合の動作を説明するタイミング図であ
る。
ントローラ回路は、ＩＯデバイスからのデータを高速に
メモリに書き込むために用いられている。従来のＤＭＡ
コントローラ回路について、図１の回路ブロック図およ
び図８のタイミング図を参照して説明する。図８は、Ｃ
ＰＵのメモリライト発生後にＩＯ ｔｏ メモリのＤＭＡ
が発生し、再びＣＰＵのメモリライトが発生する場合
で、ＣＰＵのアクセスとＤＭＡのアクセスのロウアドレ
スが一致しない場合の動作を説明するタイミング図であ
る。
【０００３】まず、ＣＰＵのメモリへのライト要求が発
生後、ＣＰＵ制御回路は、ＣＰＵアクセススタートフラ
グを有効にする。また、同時にＣＰＵへのレディ信号を
無効にする（Ｔ５１）。
生後、ＣＰＵ制御回路は、ＣＰＵアクセススタートフラ
グを有効にする。また、同時にＣＰＵへのレディ信号を
無効にする（Ｔ５１）。
【０００４】メモリ制御回路は、スタート信号を確認
し、この場合初回のアクセスであるのでアクティブコマ
ンドを発行する（Ｔ５２）。同時にＤＭＡリクエストが
発生し、ＤＭＡ制御回路は、バスリクエストを有効に
し、バス調停回路は、ＣＰＵへのホールドリクエストを
有効にする（Ｔ５３）。
し、この場合初回のアクセスであるのでアクティブコマ
ンドを発行する（Ｔ５２）。同時にＤＭＡリクエストが
発生し、ＤＭＡ制御回路は、バスリクエストを有効に
し、バス調停回路は、ＣＰＵへのホールドリクエストを
有効にする（Ｔ５３）。
【０００５】ライトコマンド発行後、メモリ制御回路
は、メモリアクセス終了フラグ１を有効にする（Ｔ５
４）。それを確認したＣＰＵ制御回路は、レディ信号を
有効にする（Ｔ５５）。ＣＰＵからのホールドアクノリ
ッジが有効になったことを確認後、バス調停回路は、Ｄ
ＭＡ制御回路へのバスアクノリッジを有効にする（Ｔ５
６）。それを認識したＤＭＡ制御回路は、ＤＭＡアクセ
ススタートフラグを有効にする（Ｔ５７）。
は、メモリアクセス終了フラグ１を有効にする（Ｔ５
４）。それを確認したＣＰＵ制御回路は、レディ信号を
有効にする（Ｔ５５）。ＣＰＵからのホールドアクノリ
ッジが有効になったことを確認後、バス調停回路は、Ｄ
ＭＡ制御回路へのバスアクノリッジを有効にする（Ｔ５
６）。それを認識したＤＭＡ制御回路は、ＤＭＡアクセ
ススタートフラグを有効にする（Ｔ５７）。
【０００６】メモリ制御回路は、ここでロウアドレスが
一致していないことを認識し、プリチャージコマンドを
発行する。（Ｔ５８）。ライトコマンド発行後、メモリ
制御回路は、メモリアクセス終了フラグ２を有効にし
（Ｔ５９）、それを認識したバス調停回路は、ＣＰＵへ
のバスリクエストを無効にする（Ｔ５ａ）。
一致していないことを認識し、プリチャージコマンドを
発行する。（Ｔ５８）。ライトコマンド発行後、メモリ
制御回路は、メモリアクセス終了フラグ２を有効にし
（Ｔ５９）、それを認識したバス調停回路は、ＣＰＵへ
のバスリクエストを無効にする（Ｔ５ａ）。
【０００７】その直後、再びＣＰＵのメモリライト要求
が発生し、ＣＰＵ制御回路は、ＣＰＵアクセススタート
フラグを有効にする（Ｔ５ｂ）。ここでメモリ制御回路
は、ロウアドレスが一致していないことを確認し、プリ
チャージコマンドを発行する（Ｔ５ｃ）。ライトコマン
ド発行後、メモリ制御回路は、メモリアクセス終了フラ
グ１を有効にする（Ｔ５ｄ）。
が発生し、ＣＰＵ制御回路は、ＣＰＵアクセススタート
フラグを有効にする（Ｔ５ｂ）。ここでメモリ制御回路
は、ロウアドレスが一致していないことを確認し、プリ
チャージコマンドを発行する（Ｔ５ｃ）。ライトコマン
ド発行後、メモリ制御回路は、メモリアクセス終了フラ
グ１を有効にする（Ｔ５ｄ）。
【０００８】従来の動作では、ＤＭＡを行う際にＣＰＵ
をホールドするというデメリットがある。
をホールドするというデメリットがある。
【０００９】また、アドレスの比較を各スタートフラグ
が発生してから行うので、プリチャージコマンドの発行
がスタートフラグの後になってしまい、冗長的な動作を
してしまう。
が発生してから行うので、プリチャージコマンドの発行
がスタートフラグの後になってしまい、冗長的な動作を
してしまう。
【００１０】
【発明が解決しようとする課題】上述したように、従来
のＤＭＡコントローラ回路には、ＤＭＡ中はＣＰＵがホ
ールドされるため、ＣＰＵの処理が止められ、調停にも
時間がかかるという問題があった。
のＤＭＡコントローラ回路には、ＤＭＡ中はＣＰＵがホ
ールドされるため、ＣＰＵの処理が止められ、調停にも
時間がかかるという問題があった。
【００１１】また、ＣＰＵのメモリアクセスのアドレス
とＤＭＡアクセスのアドレスを比較する手段がなかった
ため、無駄なプリチャージコマンドの発行やコマンド発
行の遅れがあり、メモリのアクセス動作に冗長な部分が
あった。
とＤＭＡアクセスのアドレスを比較する手段がなかった
ため、無駄なプリチャージコマンドの発行やコマンド発
行の遅れがあり、メモリのアクセス動作に冗長な部分が
あった。
【００１２】さらに、ローカルバスとメモリバスの調停
を一括で行っていたために、ＣＰＵのアクセスとＤＭＡ
アクセスの処理は、並列には行われず排他的なものであ
った。
を一括で行っていたために、ＣＰＵのアクセスとＤＭＡ
アクセスの処理は、並列には行われず排他的なものであ
った。
【００１３】この発明の目的は、以上のような問題点を
解決する、ＤＭＡコントローラ回路を提供することにあ
る。
解決する、ＤＭＡコントローラ回路を提供することにあ
る。
【００１４】
【課題を解決するための手段】この発明は、ＤＭＡコン
トローラ回路内のメモリ制御回路における制御コマンド
発生手段の部分に、アドレス比較回路を設けることによ
りメモリアクセスを高速化し、バスの使用効率を高める
ことを特徴としている。
トローラ回路内のメモリ制御回路における制御コマンド
発生手段の部分に、アドレス比較回路を設けることによ
りメモリアクセスを高速化し、バスの使用効率を高める
ことを特徴としている。
【００１５】ＣＰＵとダイレクトメモリアクセス（ＤＭ
Ａ）を行うＤＭＡコントローラ回路がメモリを共通にリ
ード／ライトするという構成に対し、ＣＰＵ制御回路と
ＤＭＡ制御回路とバス調停回路とメモリ制御回路を設け
ている。
Ａ）を行うＤＭＡコントローラ回路がメモリを共通にリ
ード／ライトするという構成に対し、ＣＰＵ制御回路と
ＤＭＡ制御回路とバス調停回路とメモリ制御回路を設け
ている。
【００１６】バス調停回路は、ＣＰＵ制御回路とＤＭＡ
制御回路を介して、ＣＰＵとローカルバス上の動きを監
視し、ＤＭＡ中でもＣＰＵをホールドすることなくバス
の調停を行う。
制御回路を介して、ＣＰＵとローカルバス上の動きを監
視し、ＤＭＡ中でもＣＰＵをホールドすることなくバス
の調停を行う。
【００１７】ＣＰＵのメモリへのアクセス中にＤＭＡ制
御回路からバスリクエストが発生した場合、バス調停回
路は、リクエスト検出信号を有効にし、それを受けたメ
モリ制御回路は、ＣＰＵ制御回路とＤＭＡ制御回路から
のアドレスを比較し、メモリに対する無駄なコマンドの
発生を防ぎ、効率的な動作を実行する。
御回路からバスリクエストが発生した場合、バス調停回
路は、リクエスト検出信号を有効にし、それを受けたメ
モリ制御回路は、ＣＰＵ制御回路とＤＭＡ制御回路から
のアドレスを比較し、メモリに対する無駄なコマンドの
発生を防ぎ、効率的な動作を実行する。
【００１８】従って、バスの使用効率を向上させ、さら
に、メモリのアクセス時間を短縮させるという効果が得
られる。
に、メモリのアクセス時間を短縮させるという効果が得
られる。
【００１９】
【発明の実施の形態】次に、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２０】図１は、この発明のＤＭＡコントローラ回
路の実施の形態を示す回路ブロック図である。図１を参
照すると、ＤＭＡコントローラ回路１は、ＣＰＵ８とメ
モリ９に接続されている。ＣＰＵ８は、ＤＭＡコントロ
ーラ回路１内のＣＰＵ制御回路２を介してメモリ９への
アクセスを行い、ＤＭＡ制御回路３は、自らバスマスタ
となり、メモリ９へのアクセスを行う。メモリ９は、こ
こでは、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）で構成さ
れている。
路の実施の形態を示す回路ブロック図である。図１を参
照すると、ＤＭＡコントローラ回路１は、ＣＰＵ８とメ
モリ９に接続されている。ＣＰＵ８は、ＤＭＡコントロ
ーラ回路１内のＣＰＵ制御回路２を介してメモリ９への
アクセスを行い、ＤＭＡ制御回路３は、自らバスマスタ
となり、メモリ９へのアクセスを行う。メモリ９は、こ
こでは、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）で構成さ
れている。
【００２１】ＳＤＲＡＭには、ロウアドレスを設定する
コマンド（アクティブコマンド），カラムアドレスを設
定すると同時にリードであるかライトであるかを設定す
るコマンド（リードコマンドおよびライトコマンド）、
ロウアドレスをリセットするコマンド（プリチャージコ
マンド）があり、それらのコマンドを使用して、データ
のリード／ライトを行う。コマンドの識別は、ＲＡＳ，
ＣＡＳ，ＷＥＮの信号で行う。
コマンド（アクティブコマンド），カラムアドレスを設
定すると同時にリードであるかライトであるかを設定す
るコマンド（リードコマンドおよびライトコマンド）、
ロウアドレスをリセットするコマンド（プリチャージコ
マンド）があり、それらのコマンドを使用して、データ
のリード／ライトを行う。コマンドの識別は、ＲＡＳ，
ＣＡＳ，ＷＥＮの信号で行う。
【００２２】次に、ＤＭＡコントローラ回路１の内部の
構成についての説明をする。
構成についての説明をする。
【００２３】ＣＰＵ制御回路２は、他のブロックとの制
御信号によってＣＰＵ８のアクセスのタイミングを決定
し、ＣＰＵ８とメモリ９間のデータの授受を行う。ＣＰ
Ｕ８からアクセス要求が発生した場合、ＣＰＵ制御回路
２は、ＣＰＵ８からのアドレス、およびライトアクセス
の場合はライトデータを保持する。
御信号によってＣＰＵ８のアクセスのタイミングを決定
し、ＣＰＵ８とメモリ９間のデータの授受を行う。ＣＰ
Ｕ８からアクセス要求が発生した場合、ＣＰＵ制御回路
２は、ＣＰＵ８からのアドレス、およびライトアクセス
の場合はライトデータを保持する。
【００２４】同時に、バス調停回路４からのウエイト要
求信号の状態を確認し、ウエイト要求信号の状態が無効
であれば直ちにＣＰＵアクセススタートフラグを有効に
し、データの転送を行う。ウエイト要求信号の状態が有
効であれば、無効になるまでＣＰＵアクセススタートフ
ラグを有効にしないで、ＣＰＵ８に対してはウエイトを
挿入したようにする。
求信号の状態を確認し、ウエイト要求信号の状態が無効
であれば直ちにＣＰＵアクセススタートフラグを有効に
し、データの転送を行う。ウエイト要求信号の状態が有
効であれば、無効になるまでＣＰＵアクセススタートフ
ラグを有効にしないで、ＣＰＵ８に対してはウエイトを
挿入したようにする。
【００２５】メモリアクセスの終了は、メモリ制御回路
５からのメモリアクセス終了フラグ１をもって確認し、
ＣＰＵ８からの次の要求を受け付けられる状態に戻る
（レディ信号を有効にする）。
５からのメモリアクセス終了フラグ１をもって確認し、
ＣＰＵ８からの次の要求を受け付けられる状態に戻る
（レディ信号を有効にする）。
【００２６】ＤＭＡ制御回路３は、ローカルバス上のデ
バイスからの要求と他のブロックとの制御信号によっ
て、ローカルバスとメモリ９間のデータの授受を行う。
ＤＭＡ制御回路３には、メモリ９へのアクセスのための
アドレスと転送回数、転送方向を設定できるレジスタを
備えている。
バイスからの要求と他のブロックとの制御信号によっ
て、ローカルバスとメモリ９間のデータの授受を行う。
ＤＭＡ制御回路３には、メモリ９へのアクセスのための
アドレスと転送回数、転送方向を設定できるレジスタを
備えている。
【００２７】ＤＭＡ制御回路３は、ローカルバス上のデ
バイスからのＤＭＡリクエストを受けて、バス調停回路
４に対してバスリクエストを有効にする。バス調停回路
４からのバスアクノリッジが有効であることを確認した
後、ローカルバス上のデバイスへのＤＭＡアクノリッジ
信号を有効にする。その後、ＤＭＡアクセススタートフ
ラグを有効にし、データの転送を行う。転送の終了はメ
モリ制御回路５からのメモリアクセス終了フラグ２で確
認する。
バイスからのＤＭＡリクエストを受けて、バス調停回路
４に対してバスリクエストを有効にする。バス調停回路
４からのバスアクノリッジが有効であることを確認した
後、ローカルバス上のデバイスへのＤＭＡアクノリッジ
信号を有効にする。その後、ＤＭＡアクセススタートフ
ラグを有効にし、データの転送を行う。転送の終了はメ
モリ制御回路５からのメモリアクセス終了フラグ２で確
認する。
【００２８】バス調停回路４は、ＣＰＵ制御回路２とＤ
ＭＡ制御回路３メモリ制御回路５のスタートフラグや終
了フラグによってバスの使用状況を監視し、ＤＭＡ中に
ＣＰＵ８からのアクセス要求が発生した場合には、ＣＰ
Ｕ８のアクセスに対してウエイトを挿入するようにＣＰ
Ｕ制御回路２にウエイト要求する。
ＭＡ制御回路３メモリ制御回路５のスタートフラグや終
了フラグによってバスの使用状況を監視し、ＤＭＡ中に
ＣＰＵ８からのアクセス要求が発生した場合には、ＣＰ
Ｕ８のアクセスに対してウエイトを挿入するようにＣＰ
Ｕ制御回路２にウエイト要求する。
【００２９】また、ＣＰＵ８のアクセス中にＤＭＡが発
生した場合は、メモリ制御回路５に対して、ＤＭＡのバ
スリクエストが発生していることをリクエスト検出信号
によって通知する。
生した場合は、メモリ制御回路５に対して、ＤＭＡのバ
スリクエストが発生していることをリクエスト検出信号
によって通知する。
【００３０】メモリ制御回路５は、ＣＰＵ制御回路２と
ＤＭＡ制御回路３からスタートフラグを受け、メモリ９
へのアクセスを開始し、終了フラグによって、アクセス
が終了したことを通知する。
ＤＭＡ制御回路３からスタートフラグを受け、メモリ９
へのアクセスを開始し、終了フラグによって、アクセス
が終了したことを通知する。
【００３１】メモリ９へのアクセス方法としては、初回
はアクティブコマンド、リードあるいはライトコマンド
の発行で終了し、次回からはロウアドレスが前回のアク
セスと一致すれば、ロウアドレスを設定するアクティブ
コマンドは不要なので、リードあるいはライトコマンド
の発行のみとなる。
はアクティブコマンド、リードあるいはライトコマンド
の発行で終了し、次回からはロウアドレスが前回のアク
セスと一致すれば、ロウアドレスを設定するアクティブ
コマンドは不要なので、リードあるいはライトコマンド
の発行のみとなる。
【００３２】前回とロウアドレスが異なった場合には、
プリチャージコマンド、アクティブコマンド、リードあ
るいはライトコマンドの発行という順番で、コマンドの
発行を行う。ロウアドレスが変化しない場合が多いと考
えられるため、それぞれのアクセス毎にプリチャージコ
マンドを発行しないというアクセス方法が一般的に用い
られている。
プリチャージコマンド、アクティブコマンド、リードあ
るいはライトコマンドの発行という順番で、コマンドの
発行を行う。ロウアドレスが変化しない場合が多いと考
えられるため、それぞれのアクセス毎にプリチャージコ
マンドを発行しないというアクセス方法が一般的に用い
られている。
【００３３】しかし、ＣＰＵアクセスとＤＭＡのアクセ
スは、ロウアドレスが一致しない場合が多いと考えら
れ、ＣＰＵアクセスとＤＭＡアクセスが交互に発生した
場合には、無駄なプリチャージコマンドの発行がそれぞ
れのアクセスの先頭に発行されてしまい、性能の劣化に
繋がってしまう。
スは、ロウアドレスが一致しない場合が多いと考えら
れ、ＣＰＵアクセスとＤＭＡアクセスが交互に発生した
場合には、無駄なプリチャージコマンドの発行がそれぞ
れのアクセスの先頭に発行されてしまい、性能の劣化に
繋がってしまう。
【００３４】この発明のメモリ制御回路５は、性能の劣
化を防ぐために、それぞれのアクセスのアドレスを比較
することによって、メモリ９へのＣＰＵアクセスとＤＭ
Ａアクセスの切り替わりでの冗長なコマンドの発行を防
ぐことができる。アドレスの比較は、ＣＰＵアクセス中
は、バス調停回路４からのリクエスト検出信号が有効の
時のみ行う。ＤＭＡアクセス中は常に行う。
化を防ぐために、それぞれのアクセスのアドレスを比較
することによって、メモリ９へのＣＰＵアクセスとＤＭ
Ａアクセスの切り替わりでの冗長なコマンドの発行を防
ぐことができる。アドレスの比較は、ＣＰＵアクセス中
は、バス調停回路４からのリクエスト検出信号が有効の
時のみ行う。ＤＭＡアクセス中は常に行う。
【００３５】図２は、ＣＰＵ制御回路２の回路ブロック
図である。図２を参照すると、ＣＰＵ制御回路２は、Ｃ
ＰＵ８からのライトデータを保持するためのＣＰＵデー
タ保持手段２１と、アドレスを保持するためのＣＰＵア
ドレス保持手段２２と、システムバスへの出力データの
選択や、タイミング制御を行うシステムデータ制御回路
２３と、ＣＰＵ８のアクセスのスタートフラグを出力
し、終了フラグを受け取ることにより、ＣＰＵ８へのレ
ディ信号をレディ状態にするＣＰＵアクセス制御手段２
４で構成される。
図である。図２を参照すると、ＣＰＵ制御回路２は、Ｃ
ＰＵ８からのライトデータを保持するためのＣＰＵデー
タ保持手段２１と、アドレスを保持するためのＣＰＵア
ドレス保持手段２２と、システムバスへの出力データの
選択や、タイミング制御を行うシステムデータ制御回路
２３と、ＣＰＵ８のアクセスのスタートフラグを出力
し、終了フラグを受け取ることにより、ＣＰＵ８へのレ
ディ信号をレディ状態にするＣＰＵアクセス制御手段２
４で構成される。
【００３６】ＣＰＵアドレス保持手段２２から出力され
るアドレスは、メモリ制御回路５で行われるアドレスの
比較に使用され、次のＣＰＵ要求が発生するまでは更新
されない。ＣＰＵアクセス制御手段２４は、ＣＰＵ８か
らのアクセス要求で通常は直ちにＣＰＵアクセススター
トフラグを有効にするが、バス調停回路４からのウエイ
ト要求信号が有効である場合は、無効になるまでフラグ
を有効にしない。このようにして、前述した処理を実行
する。
るアドレスは、メモリ制御回路５で行われるアドレスの
比較に使用され、次のＣＰＵ要求が発生するまでは更新
されない。ＣＰＵアクセス制御手段２４は、ＣＰＵ８か
らのアクセス要求で通常は直ちにＣＰＵアクセススター
トフラグを有効にするが、バス調停回路４からのウエイ
ト要求信号が有効である場合は、無効になるまでフラグ
を有効にしない。このようにして、前述した処理を実行
する。
【００３７】図３は、メモリ制御回路５の回路ブロック
図である。図３を参照すると、メモリ制御回路５は、Ｃ
ＰＵアドレスとＤＭＡアドレスの比較を行うアドレス比
較手段５１と、スタートフラグによりメモリアクセスを
スタートさせ、メモリのアクセスタイミングに合わせ
て、コマンドやアドレスの切替タイミングを生成するタ
イミング制御手段５２と、アクティブコマンド等のコマ
ンドを制御するコマンド生成手段５３と、メモリアドレ
スの選択やロウ／カラムの切り替えを行うメモリアドレ
ス制御手段５４と、メモリ９へのライトデータの選択等
を行うメモリデータ制御手段５５で構成される。
図である。図３を参照すると、メモリ制御回路５は、Ｃ
ＰＵアドレスとＤＭＡアドレスの比較を行うアドレス比
較手段５１と、スタートフラグによりメモリアクセスを
スタートさせ、メモリのアクセスタイミングに合わせ
て、コマンドやアドレスの切替タイミングを生成するタ
イミング制御手段５２と、アクティブコマンド等のコマ
ンドを制御するコマンド生成手段５３と、メモリアドレ
スの選択やロウ／カラムの切り替えを行うメモリアドレ
ス制御手段５４と、メモリ９へのライトデータの選択等
を行うメモリデータ制御手段５５で構成される。
【００３８】アドレス比較手段は５１は、ＣＰＵアドレ
スとＤＭＡアドレスの比較を行い、さらに、バス調停回
路４からのリクエスト検出信号を確認し、各ブロックに
冗長なコマンドの発行を無くすように情報を提供する。
コマンド生成回路５３は、その情報を元に、ＲＡＳ，Ｃ
ＡＳ，ＷＥＮの信号を制御し、メモリ９へコマンドを発
行する。
スとＤＭＡアドレスの比較を行い、さらに、バス調停回
路４からのリクエスト検出信号を確認し、各ブロックに
冗長なコマンドの発行を無くすように情報を提供する。
コマンド生成回路５３は、その情報を元に、ＲＡＳ，Ｃ
ＡＳ，ＷＥＮの信号を制御し、メモリ９へコマンドを発
行する。
【００３９】次に、この実施の形態の動作について説明
する。
する。
【００４０】図１に示すこの発明の実施の形態では、従
来のＤＭＡコントローラ回路のデメリットを回避するた
めに、次のような動作を実行する。
来のＤＭＡコントローラ回路のデメリットを回避するた
めに、次のような動作を実行する。
【００４１】まず、従来の動作を説明したときと同様
に、ＣＰＵ８のアクセスとＤＭＡのアクセスのロウアド
レスが一致しない場合の動作の説明を図４のタイミング
図を用いて説明する。
に、ＣＰＵ８のアクセスとＤＭＡのアクセスのロウアド
レスが一致しない場合の動作の説明を図４のタイミング
図を用いて説明する。
【００４２】ＣＰＵ８のメモリ９へのライト要求が発生
後、ＣＰＵ制御回路２は、バス調停回路４からのウエイ
ト要求信号が無効であることを確認後、ＣＰＵアクセス
スタートフラグを有効にする。また、同時にＣＰＵ８へ
のレディ信号を無効にする（Ｔ１１）。
後、ＣＰＵ制御回路２は、バス調停回路４からのウエイ
ト要求信号が無効であることを確認後、ＣＰＵアクセス
スタートフラグを有効にする。また、同時にＣＰＵ８へ
のレディ信号を無効にする（Ｔ１１）。
【００４３】メモリ制御回路５は、スタート信号を確認
し、この場合、初回のアクセスであるのでアクティブコ
マンドを発行する（Ｔ１２）。同時にＤＭＡリクエスト
が発生したものとし、ＤＭＡ制御回路３は、バスリクエ
ストを有効にし（Ｔ１３）、バス調停回路４は、ウエイ
ト要求信号と、ＣＰＵアクセス中にバスリクエストが発
生したことを示すリクエスト検出信号を有効にする（Ｔ
１４）。
し、この場合、初回のアクセスであるのでアクティブコ
マンドを発行する（Ｔ１２）。同時にＤＭＡリクエスト
が発生したものとし、ＤＭＡ制御回路３は、バスリクエ
ストを有効にし（Ｔ１３）、バス調停回路４は、ウエイ
ト要求信号と、ＣＰＵアクセス中にバスリクエストが発
生したことを示すリクエスト検出信号を有効にする（Ｔ
１４）。
【００４４】メモリ制御回路５は、リクエスト検出信号
の有効であることを確認し、現在のＣＰＵアクセスと、
バスアクノリッジを待っているＤＭＡアクセスのアドレ
スの比較を開始する。ライトコマンド発行後、メモリ制
御回路５は、メモリアクセス終了フラグ１を有効にする
（Ｔ１５）。
の有効であることを確認し、現在のＣＰＵアクセスと、
バスアクノリッジを待っているＤＭＡアクセスのアドレ
スの比較を開始する。ライトコマンド発行後、メモリ制
御回路５は、メモリアクセス終了フラグ１を有効にする
（Ｔ１５）。
【００４５】終了フラグを確認したＣＰＵ制御回路２
は、ＣＰＵ８へのレディ信号を有効にし、次のＣＰＵの
要求を受け付けられるようにする。
は、ＣＰＵ８へのレディ信号を有効にし、次のＣＰＵの
要求を受け付けられるようにする。
【００４６】バス調停回路４は、ＤＭＡ制御回路３への
バスアクノリッジを有効にする。また、アドレスの比較
の結果、ロウアドレスが一致しないことがわかっている
ので、メモリ制御回路５は、プリチャージコマンドを発
行する（Ｔ１６）。
バスアクノリッジを有効にする。また、アドレスの比較
の結果、ロウアドレスが一致しないことがわかっている
ので、メモリ制御回路５は、プリチャージコマンドを発
行する（Ｔ１６）。
【００４７】バスアクノリッジを受けたＤＭＡ制御回路
３は、ＤＭＡアクセススタートフラグを有効にし（Ｔ１
７）、それを認識したメモリ制御回路５は、すでにプリ
チャージが実行されているので、アクティブコマンドを
発行し、リクエスト検出信号を無効にする（Ｔ１８）。
３は、ＤＭＡアクセススタートフラグを有効にし（Ｔ１
７）、それを認識したメモリ制御回路５は、すでにプリ
チャージが実行されているので、アクティブコマンドを
発行し、リクエスト検出信号を無効にする（Ｔ１８）。
【００４８】ここで、ＣＰＵ８からのメモリライト要求
が再び発生したものとする。ＣＰＵ８の要求を受けて、
ＣＰＵ制御回路２は、レディ信号は無効にするが、ウエ
イト要求信号がアクティブなので、ＣＰＵアクセススタ
ートフラグは有効にしない。ＣＰＵ８からのアドレスお
よびデータはラッチしておく（Ｔ１９）。
が再び発生したものとする。ＣＰＵ８の要求を受けて、
ＣＰＵ制御回路２は、レディ信号は無効にするが、ウエ
イト要求信号がアクティブなので、ＣＰＵアクセススタ
ートフラグは有効にしない。ＣＰＵ８からのアドレスお
よびデータはラッチしておく（Ｔ１９）。
【００４９】ライトコマンド発行後、メモリ制御回路５
は、メモリアクセス終了フラグ２を有効にし（Ｔ１
ａ）、それを受けたバス調停回路４は、ウエイト要求信
号とバスアクノリッジを無効にする。この時、現在のＤ
ＭＡアクセスのアドレスと、次のＣＰＵアクセスのアド
レスが一致していないことがわかっているので、メモリ
制御回路５は、プリチャージコマンドを発行する（Ｔ１
ｂ）。
は、メモリアクセス終了フラグ２を有効にし（Ｔ１
ａ）、それを受けたバス調停回路４は、ウエイト要求信
号とバスアクノリッジを無効にする。この時、現在のＤ
ＭＡアクセスのアドレスと、次のＣＰＵアクセスのアド
レスが一致していないことがわかっているので、メモリ
制御回路５は、プリチャージコマンドを発行する（Ｔ１
ｂ）。
【００５０】ウエイト要求信号の無効を確認すると、Ｃ
ＰＵ制御回路２は、ＣＰＵアクセススタートフラグを有
効にする（Ｔ１ｃ）。それを認識したメモリ制御回路５
は、すでにプリチャージが実行されているので、アクテ
ィブコマンドを発行する（Ｔ１ｄ）。以降は、従来と同
様な動作を実行し、終了する。
ＰＵ制御回路２は、ＣＰＵアクセススタートフラグを有
効にする（Ｔ１ｃ）。それを認識したメモリ制御回路５
は、すでにプリチャージが実行されているので、アクテ
ィブコマンドを発行する（Ｔ１ｄ）。以降は、従来と同
様な動作を実行し、終了する。
【００５１】次に、ＣＰＵ８のアクセスとＤＭＡのアク
セスのロウアドレスが一致している場合の動作の説明を
図５のタイミング図を用いて説明する。
セスのロウアドレスが一致している場合の動作の説明を
図５のタイミング図を用いて説明する。
【００５２】Ｔ２１からＴ２５までは、図４のＴ１１か
らＴ１５と同様の動作を行う。Ｔ２６では、アドレスの
比較の結果、ロウアドレスが一致することがわかってい
るので、メモリ制御回路５は、プリチャージコマンドを
発行しない。それ以外はＴ１６と同様の動作を行う。
らＴ１５と同様の動作を行う。Ｔ２６では、アドレスの
比較の結果、ロウアドレスが一致することがわかってい
るので、メモリ制御回路５は、プリチャージコマンドを
発行しない。それ以外はＴ１６と同様の動作を行う。
【００５３】Ｔ２８ではプリチャージコマンドが発行さ
れていないので、アクティブコマンドを発行する必要も
なく、直ちにライトコマンドの発行を行う。また、Ｔ２
ａについてもロウアドレスが一致することがわかってい
るので、メモリ制御回路５は、プリチャージコマンドを
発行しない。Ｔ２ｃではプリチャージコマンドが発行さ
れていないので、アクティブコマンドを発行する必要も
なく、直ちにライトコマンドの発行を行う。
れていないので、アクティブコマンドを発行する必要も
なく、直ちにライトコマンドの発行を行う。また、Ｔ２
ａについてもロウアドレスが一致することがわかってい
るので、メモリ制御回路５は、プリチャージコマンドを
発行しない。Ｔ２ｃではプリチャージコマンドが発行さ
れていないので、アクティブコマンドを発行する必要も
なく、直ちにライトコマンドの発行を行う。
【００５４】次に、この発明の他の実施の形態について
説明する。
説明する。
【００５５】図６は、この発明の他の実施の形態を示す
回路ブロック図である。その基本的構成は図１に示す実
施の形態と同様であるが、ローカルバスとメモリバスの
調停方法についてさらに工夫している。
回路ブロック図である。その基本的構成は図１に示す実
施の形態と同様であるが、ローカルバスとメモリバスの
調停方法についてさらに工夫している。
【００５６】図６を参照すると、ＤＭＡ制御回路３とバ
ス調停回路４の間のバスリクエストとアクノリッジがロ
ーカルバス用のローカルバスリクエストとローカルバス
アクノリッジ，メモリバス用のメモリバスリクエストと
メモリバスアクノリッジに分けられている。
ス調停回路４の間のバスリクエストとアクノリッジがロ
ーカルバス用のローカルバスリクエストとローカルバス
アクノリッジ，メモリバス用のメモリバスリクエストと
メモリバスアクノリッジに分けられている。
【００５７】また、ＣＰＵ制御回路２とバス調停回路４
の間のウエイト要求信号がメモリアクセス用のメモリウ
エイト要求信号とローカルアクセス用のローカルウエイ
ト要求信号に分けられている。
の間のウエイト要求信号がメモリアクセス用のメモリウ
エイト要求信号とローカルアクセス用のローカルウエイ
ト要求信号に分けられている。
【００５８】更に、ＣＰＵ制御回路２から出力されるア
クセススタートフラグがメモリアクセス用のＣＰＵメモ
リアクセススタートフラグとＣＰＵ ＩＯスタートフラ
グに分けられている。つまり、メモリバスとローカルバ
スを別々に調停する。
クセススタートフラグがメモリアクセス用のＣＰＵメモ
リアクセススタートフラグとＣＰＵ ＩＯスタートフラ
グに分けられている。つまり、メモリバスとローカルバ
スを別々に調停する。
【００５９】次に、図６に示す他の実施の形態の動作を
図７のタイミング図を用いて説明する。ＣＰＵ８のメモ
リライト要求と同時にＤＭＡリクエストによるローカル
バスリクエストが発生し、その後ＣＰＵ８のローカルバ
スへのＩＯアクセスがあった場合を示す。ここでＤＭＡ
はＩＯ ｔｏ メモリとする。
図７のタイミング図を用いて説明する。ＣＰＵ８のメモ
リライト要求と同時にＤＭＡリクエストによるローカル
バスリクエストが発生し、その後ＣＰＵ８のローカルバ
スへのＩＯアクセスがあった場合を示す。ここでＤＭＡ
はＩＯ ｔｏ メモリとする。
【００６０】まず、ＣＰＵ８のメモリアクセス要求とＤ
ＭＡリクエストによるローカルバスリクエストが同時に
発生する。ＣＰＵ制御回路２は、メモリウエイト要求信
号が無効であることを確認し、ＣＰＵメモリアクセスス
タートフラグを有効にする。また、バス調停回路４は、
ローカルウエイト要求信号を有効にする（Ｔ４１）。
ＭＡリクエストによるローカルバスリクエストが同時に
発生する。ＣＰＵ制御回路２は、メモリウエイト要求信
号が無効であることを確認し、ＣＰＵメモリアクセスス
タートフラグを有効にする。また、バス調停回路４は、
ローカルウエイト要求信号を有効にする（Ｔ４１）。
【００６１】ＣＰＵメモリアクセススタートフラグを受
けて、メモリ制御回路５は、アクティブコマンドを発行
する。同時にバス調停回路４は、ＣＰＵＩＯアクセスス
タートフラグとＩＯアクセス終了フラグの状態からＣＰ
Ｕ８のＩＯアクセスが発生していないことを確認し、ロ
ーカルバスアクノリッジを有効にする（Ｔ４２）。
けて、メモリ制御回路５は、アクティブコマンドを発行
する。同時にバス調停回路４は、ＣＰＵＩＯアクセスス
タートフラグとＩＯアクセス終了フラグの状態からＣＰ
Ｕ８のＩＯアクセスが発生していないことを確認し、ロ
ーカルバスアクノリッジを有効にする（Ｔ４２）。
【００６２】ＩＯ制御回路７は、ローカルバスより転送
データを受け取り保持する（Ｔ４３）。その後、ＤＭＡ
制御回路３は、ローカルバスリクエストを無効にする
（Ｔ４４）。メモリ制御回路５は、ライトコマンド発行
後、メモリアクセス終了フラグ１を有効にする。その時
ＤＭＡ制御回路３は、メモリバスリクエストを有効にす
る（Ｔ４５）。
データを受け取り保持する（Ｔ４３）。その後、ＤＭＡ
制御回路３は、ローカルバスリクエストを無効にする
（Ｔ４４）。メモリ制御回路５は、ライトコマンド発行
後、メモリアクセス終了フラグ１を有効にする。その時
ＤＭＡ制御回路３は、メモリバスリクエストを有効にす
る（Ｔ４５）。
【００６３】それを受けてバス調停回路４は、メモリウ
エイト要求信号を有効にする（Ｔ４６）。そして、ＣＰ
Ｕメモリスタートフラグと終了フラグの状態からＣＰＵ
８のメモリアクセスが発生していないことを確認し、メ
モリバスアクノリッジを有効にする（Ｔ４７）。それを
受けてＤＭＡ制御回路３は、ＤＭＡアクセススタートフ
ラグを有効にする。
エイト要求信号を有効にする（Ｔ４６）。そして、ＣＰ
Ｕメモリスタートフラグと終了フラグの状態からＣＰＵ
８のメモリアクセスが発生していないことを確認し、メ
モリバスアクノリッジを有効にする（Ｔ４７）。それを
受けてＤＭＡ制御回路３は、ＤＭＡアクセススタートフ
ラグを有効にする。
【００６４】ここで、ＣＰＵ８のローカルバスへのＩＯ
アクセス要求が発生したとする（Ｔ４８）。ＤＭＡアク
セススタートフラグを受けてメモリ制御回路５は、ライ
トコマンドを発行する。同時に、ＣＰＵ制御回路は、ロ
ーカルウエイト要求信号が無効であることを確認し、Ｃ
ＰＵＩＯアクセススタートフラグを有効にし、ＩＯアク
セスを開始する（Ｔ４９）。その後、ＤＭＡのメモリア
クセスとＣＰＵ８のＩＯアクセスは、それぞれ終了す
る。
アクセス要求が発生したとする（Ｔ４８）。ＤＭＡアク
セススタートフラグを受けてメモリ制御回路５は、ライ
トコマンドを発行する。同時に、ＣＰＵ制御回路は、ロ
ーカルウエイト要求信号が無効であることを確認し、Ｃ
ＰＵＩＯアクセススタートフラグを有効にし、ＩＯアク
セスを開始する（Ｔ４９）。その後、ＤＭＡのメモリア
クセスとＣＰＵ８のＩＯアクセスは、それぞれ終了す
る。
【００６５】従って、ＤＭＡをローカルバスとメモリバ
スで別に調停することにより、ＣＰＵ８のアクセスと並
列に処理することが可能になる。よって、ＤＭＡによる
ＣＰＵアクセスの停止期間が最小限にできるという相乗
的（格別）な効果を奏することができる。
スで別に調停することにより、ＣＰＵ８のアクセスと並
列に処理することが可能になる。よって、ＤＭＡによる
ＣＰＵアクセスの停止期間が最小限にできるという相乗
的（格別）な効果を奏することができる。
【００６６】なお、特開平１１−１６３３９号公報に
は、ＳＤＲＡＭのオートプリチャージ機能を使用して、
メモリアクセスの高速化を図るメモリ制御回路が記載さ
れている。特開平１１−１６３３９号公報に記載の発明
は、この発明と異なり、メモリに対すロウアドレスの記
憶手段がないため、複数のメモリアクセス源からのメモ
リアクセスリクエストが重ならないとロウアドレスの比
較ができない。また、オートプリチャージ付きリードコ
マンドを使用するため、リードライトコマンドを発行す
るよりも以前に、後続のメモリリクエストが発生し、ア
ドレスの比較が終了していなければならない。
は、ＳＤＲＡＭのオートプリチャージ機能を使用して、
メモリアクセスの高速化を図るメモリ制御回路が記載さ
れている。特開平１１−１６３３９号公報に記載の発明
は、この発明と異なり、メモリに対すロウアドレスの記
憶手段がないため、複数のメモリアクセス源からのメモ
リアクセスリクエストが重ならないとロウアドレスの比
較ができない。また、オートプリチャージ付きリードコ
マンドを使用するため、リードライトコマンドを発行す
るよりも以前に、後続のメモリリクエストが発生し、ア
ドレスの比較が終了していなければならない。
【００６７】これに対し、この発明は、通常のプリチャ
ージコマンドを使用するので、リードライトコマンド発
行後にメモリリクエストが発生しても、プリチャージが
実行可能である。
ージコマンドを使用するので、リードライトコマンド発
行後にメモリリクエストが発生しても、プリチャージが
実行可能である。
【００６８】
【発明の効果】以上説明したように、この発明は、ＣＰ
Ｕアクセス時のアドレスと、ＤＭＡアクセス時のアドレ
スを予め比較しているため、メモリに対する無駄なコマ
ンドの発行を省き、システムの高速化を図ることができ
る。
Ｕアクセス時のアドレスと、ＤＭＡアクセス時のアドレ
スを予め比較しているため、メモリに対する無駄なコマ
ンドの発行を省き、システムの高速化を図ることができ
る。
【００６９】また、この発明は、ＣＰＵをホールドする
ことなく、バスの調停を行うことができるため、ＣＰＵ
アクセスとＤＭＡの切り替え（調停）を高速化すること
ができる。
ことなく、バスの調停を行うことができるため、ＣＰＵ
アクセスとＤＭＡの切り替え（調停）を高速化すること
ができる。
【図面の簡単な説明】
【図１】この発明のＤＭＡコントローラ回路の実施の形
態を示す回路ブロック図である。
態を示す回路ブロック図である。
【図２】ＣＰＵ制御回路の回路ブロック図である。
【図３】メモリ制御回路の回路ブロック図である。
【図４】ＣＰＵのアクセスとＤＭＡのアクセスのロウア
ドレスが一致していない場合の動作を説明するタイミン
グ図である。
ドレスが一致していない場合の動作を説明するタイミン
グ図である。
【図５】ＣＰＵのアクセスとＤＭＡのアクセスのロウア
ドレスが一致している場合の動作を説明するタイミング
図である。
ドレスが一致している場合の動作を説明するタイミング
図である。
【図６】この発明の他の実施の形態を示す回路ブロック
図である。
図である。
【図７】図６に示す他の実施の形態の動作を説明するタ
イミング図である。
イミング図である。
【図８】従来の動作を説明するタイミング図である。
１ ＤＭＡコントローラ回路 ２ ＣＰＵ制御回路 ３ ＤＭＡ制御回路 ４ バス調停回路 ５ メモリ制御回路 ６ デコーダ ７ ＩＯ制御回路 ８ ＣＰＵ ９ メモリ ２１ ＣＰＵデータ保持手段 ２２ ＣＰＵアドレス保持手段 ２３ システムデータ制御回路 ２４ ＣＰＵアクセス制御手段 ５１ アドレス比較手段 ５２ タイミング制御手段 ５３ コマンド生成手段 ５４ メモリアドレス制御手段 ５５ メモリデータ制御手段
Claims (7)
- 【請求項１】ＣＰＵとメモリに接続され、ローカルバス
上のデバイスから前記メモリに対してダイレクトメモリ
アクセス（ＤＭＡ）を行うＤＭＡコントローラ回路にお
いて、 前記ＣＰＵのメモリアクセスとＤＭＡのアクセスのアド
レスを比較する比較手段を備え、前記ＣＰＵのメモリア
クセスとＤＭＡのアクセスのアドレスが一致しない場合
に、前記メモリに対するプリチャージコマンドの発行を
スタートフラグの前に行うことを特徴とするＤＭＡコン
トローラ回路。 - 【請求項２】前記アドレスの比較を、前記ＤＭＡのバス
リクエストが発生していることを示すリクエスト検出信
号が有効である時に行うことを特徴とする請求項１に記
載のＤＭＡコントローラ回路。 - 【請求項３】前記ＣＰＵからのメモリアクセスのアドレ
スを保持する手段を備え、前記アドレスの比較を、ＣＰ
Ｕからのアクセス中は前記リクエスト検出信号が有効で
ある時のみ行い、ＤＭＡのアクセス中は常に行うことを
特徴とする請求項１に記載のＤＭＡコントローラ回路。 - 【請求項４】前記ＣＰＵをＤＭＡのアクセス中にホール
ドすることなく、ＣＰＵからのアクセスを受け付けてお
いて、ウエイトさせることを特徴とする請求項３に記載
のＤＭＡコントローラ回路。 - 【請求項５】前記ローカルバスとメモリバスの調停を別
々に行うことにより、ＣＰＵとＤＭＡの処理を並列に行
うことを特徴とする請求項１〜４に記載のＤＭＡコント
ローラ回路。 - 【請求項６】ＣＰＵとメモリに接続され、ローカルバス
上のデバイスから前記メモリに対してＤＭＡのアクセス
を行うＤＭＡコントローラ回路のメモリ制御方法におい
て、前記ＣＰＵのメモリアクセスとＤＭＡのアクセスの
アドレスを比較し、前記ＣＰＵのメモリアクセスとＤＭ
Ａのアクセスのアドレスが一致しない場合には、前記メ
モリに対するプリチャージコマンドの発行をスタートフ
ラグの前に行うことを特徴とするメモリ制御方法。 - 【請求項７】前記アドレスの比較を、前記ＤＭＡのバス
リクエストが発生していることを示すリクエスト検出信
号が有効である時に行うことを特徴とする請求項６に記
載のメモリ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32365899A JP3838830B2 (ja) | 1999-11-15 | 1999-11-15 | Ｄｍａコントローラ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32365899A JP3838830B2 (ja) | 1999-11-15 | 1999-11-15 | Ｄｍａコントローラ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001142840A true JP2001142840A (ja) | 2001-05-25 |
| JP3838830B2 JP3838830B2 (ja) | 2006-10-25 |
Family
ID=18157175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32365899A Expired - Fee Related JP3838830B2 (ja) | 1999-11-15 | 1999-11-15 | Ｄｍａコントローラ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3838830B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7380076B2 (en) | 2004-01-27 | 2008-05-27 | Seiko Epson Corporation | Information processing apparatus and method of accessing memory |
| JP2009205601A (ja) * | 2008-02-29 | 2009-09-10 | Yokogawa Electric Corp | メモリアクセス制御装置 |
| US7716392B2 (en) | 2004-07-14 | 2010-05-11 | Oki Semiconductor Co., Ltd. | Computer system having an I/O module directly connected to a main storage for DMA transfer |
-
1999
- 1999-11-15 JP JP32365899A patent/JP3838830B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7380076B2 (en) | 2004-01-27 | 2008-05-27 | Seiko Epson Corporation | Information processing apparatus and method of accessing memory |
| US7716392B2 (en) | 2004-07-14 | 2010-05-11 | Oki Semiconductor Co., Ltd. | Computer system having an I/O module directly connected to a main storage for DMA transfer |
| JP2009205601A (ja) * | 2008-02-29 | 2009-09-10 | Yokogawa Electric Corp | メモリアクセス制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3838830B2 (ja) | 2006-10-25 |
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|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050311 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060626 |
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