JP2002334050A - メモリ制御回路およびメモリ制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 比較的簡素な回路でアクセス時間の冗長性を
無くし、スループットの向上を図ることができるメモリ
制御回路を提供する。 【解決手段】 ＤＭＡコントローラ２は、複数のＤＭＡ
源６から出力されるＤＭＡ要求信号（ＲＥＱ）を受信
し、選択したＤＭＡ源のＤＭＡ要求信号を出力するアー
ビタ回路３、およびＳＤＲＡＭ５へのデータアクセスを
実行するＳＤＲＡＭメモリコントローラ４を内蔵する。
ＳＤＲＡＭコントローラ４からアービタ回路３に出力さ
れるデータアクセス信号が有効でなくなった後、アービ
タ回路３がＤＭＡ源６のアービトレーション動作を行っ
てＤＭＡ処理を続行する際、ＳＤＲＡＭコントローラ４
は、ＳＤＲＡＭ５へのデータアクセスの終了時にアクセ
ス終了信号（ＢＳＴＥＮＤ）を出力すると、アービタ回
路３は、このアクセス終了信号（ＢＳＴＥＮＤ）を検知
して、次の調停および選択を開始する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＤＲＡＭ（Ｓｙ
ｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のメモリを制御するメ
モリ制御回路およびメモリ制御方法に関する。

【０００２】

【従来の技術】従来、ＳＤＲＡＭは、非同期ＤＲＡＭを
高速に動作させるために開発された比較的新しいデバイ
スである。ＳＤＲＡＭの制御方法は、従来の非同期ＤＲ
ＡＭの制御方法と似ているが、同期用にＣＬＫ信号を
使用し、ＳＤＲＡＭへのアクセスをコマンドによって
行い、連続してリード／ライトが実行可能である（バ
ーストモード）などを有する点が特徴である。

【０００３】図４は従来の標準的なＳＤＲＡＭへのデー
タアクセスを示すタイミングチャートである。ここで
は、バースト長（ＢＬ）＝２である場合を示す。ＳＤＲ
ＡＭへの実際のデータアクセス方法において、ＳＤＲＡ
Ｍコントローラは、まず、ＡＣＴＶコマンドの発行と同
時にローアドレス（ＲＡＳ）を出力し、次にＷＲＩＴＡ
コマンドまたはＲＥＡＤＡコマンドの発行と同時にカラ
ムアドレス（ＣＡＳ）を出力する。尚、特に断らない限
り、ＡＣＴＶコマンド後の１クロック（ＣＬＫ）で、Ｓ
ＤＲＡＭは次のコマンドを受付可能とする。

【０００４】ＷＲＩＴＡコマンドである場合、ＣＡＳの
出力と同時にデータバスライン（ＤＱ）に書き込むべき
データを出力してライト動作を行う。一方、ＲＥＡＤＡ
コマンドである場合、固有のディレイ値（ＣＡＳ ＬＡ
ＴＥＮＣＹ ＝ ＣＬ）分遅れた後、ＳＤＲＡＭからリ
ードデータが出力されるので、このデータを取り込む。

【０００５】ところで、ＷＲＩＴＡ／ＲＥＡＤＡコマン
ドを利用する場合、バースト回数がバースト長（ＢＵＲ
ＳＴ ＬＥＮＧＴＨ：ＢＬ）で指定される値に固定され
ているので、任意の回数を実行しようとした場合、ＭＲ
Ｓコマンドを発行してＢＬ値を変更し、所望のバースト
回数に到達するように、コマンドを組み合わせて制御す
る必要があり、バースト回数を変更する場合、トータル
のスループットが低下してしまう。

【０００６】これに対し、ＷＲＩＴＡ／ＲＥＡＤＡコマ
ンドを使用せず、ＳＤＲＡＭコントローラが所望のバー
スト回数に到達した場合、バースト動作を中断させる方
法が知られている。

【０００７】図５は一般的なＤＭＡコントローラの構成
を示すブロック図である。ＤＭＡコントローラ２ａは、
アービタ回路３ａおよびＳＤＲＡＭコントローラ４ａを
内蔵する。また、アービタ回路３ａには、複数のＤＭＡ
源６ａが接続され、ＳＤＲＡＭコントローラ４ａには、
ＳＤＲＡＭ５ａが接続されている。一般に、ＤＭＡ源６
ａはアプリケーションによってその構成が異なり、ま
た、メモリコントローラ部はメモリの種類によってその
回路構成が異なるので、図５に示すように、様々なアプ
リケーションやメモリへの対応を容易にするため、アー
ビトレーション部（アービタ回路３ａ）およびメモリコ
ントローラ部（ＳＤＲＡＭコントローラ４ａ）は独立に
構成されることが望ましい。

【０００８】この場合、各ＤＭＡ源６ａ（ＤＭＡ源１、
ＤＭＡ源２、…、ＤＭＡ源Ｎ）からアービタ回路３ａに
は、それぞれＤＭＡ要求信号（ＤＲＥＱ＿１、ＤＲＥＱ
＿２、…、ＤＲＥＱ＿Ｎ）、アドレス信号（ＡＤＤＲＥ
ＳＳ＿１、ＡＤＤＲＥＳＳ＿２、…、ＡＤＤＲＥＳＳ＿
Ｎ）、リード／ライトのどちらの要求であるかを示す信
号（Ｒ−ＷＸ＿１、Ｒ−ＷＸ＿２、…、Ｒ−ＷＸ＿
Ｎ）、バースト回数を示す信号（ＢＳＴＮＵＭ＿１、Ｂ
ＳＴＮＵＭ＿２、…、ＢＳＴＮＵＭ＿Ｎ）、およびライ
ト用データバス信号（ＷＲＤＡＴＡ＿１、ＷＲＤＡＴＡ
＿２、…、ＷＲＤＡＴＡ＿Ｎ）が出力される。

【０００９】一方、アービタ回路３ａから各ＤＭＡ源６
ａには、それぞれ負論理のＤＭＡ要求受諾信号（ＤＲＥ
ＱＡＣＫＸ＿１、ＤＲＥＱＡＣＫＸ＿２、…、ＤＲＥＱ
ＡＣＫＸ＿Ｎ）、リード用データバス信号（ＲＤＤＡＴ
Ａ＿１、ＲＤＤＡＴＡ＿２、…、ＲＤＤＡＴＡ＿Ｎ）、
負論理のデータアクセス信号（ＤＴＡＣＫＸ＿１、ＤＴ
ＡＣＫＸ＿２、…、ＤＴＡＣＫＸ＿Ｎ）が出力される。

【００１０】尚、図５では、全てのＤＭＡ源にライト用
データバスおよびリード用データバスが接続されている
が、実際、ＤＭＡ源によってはリードまたはライトのど
ちらか一方しか行わない場合があり、その場合、使用し
ないデータバスは接続しなくてもよい。また、図５にお
いては、ＳＤＲＡＭのリフレッシュを制御する回路が省
略されている。

【００１１】さらに、アービタ回路３ａからＳＤＲＡＭ
コントローラ４ａへは、調停後のＤＭＡ要求信号（ＲＥ
Ｑ）、調停後のアドレス信号（ＡＤＲＳ）、調停後のリ
ード／ライト識別信号（Ｒ−ＷＸ）、バースト回数を表
す信号（ＢＳＴＮＵＭ）、ライト用データバス信号（Ｗ
ＲＤＡＴＡ）等の信号が出力される。

【００１２】一方、ＳＤＲＡＭコントローラ４ａからア
ービタ回路３ａには、リード用データバス信号（ＲＤＤ
ＡＴＡ）、および負論理のデータアクセス信号（ＯＲＧ
＿ＤＴＡＣＫＸ）が出力される。

【００１３】このように、アービタ回路３ａおよびＳＤ
ＲＡＭコントローラ４ａを独立の構成にすることで、ア
ービトレーション部（アービタ回路３ａ）およびメモリ
コントローラ部（ＳＤＲＡＭコントローラ４ａ）間のイ
ンターフェースを統一することができ、さまざまなアプ
リケーションやメモリへの対応が容易になる。

【００１４】つぎに、上記構成を有するＤＭＡコントロ
ーラ２ａの動作を示す。図６はＤＭＡコントローラ２ａ
の各部の信号の変化を示すタイミングチャートである。
ここでは、バースト長は初期ＭＲＳコマンド発行時に最
大値８に設定されている。また、最初にＤＭＡ源１が単
独でバーストリードのＤＭＡ要求を発し、このＤＭＡ処
理中に、ＤＭＡ源２がバーストライトのＤＭＡ要求を発
する場合を示す。

【００１５】まず、タイミングＴ０において、アービタ
回路３ａは、アービトレーション動作の許可状態にあ
り、各ＤＭＡ源６ａからのＤＭＡ要求を待っている。タ
イミングＴ１において、ＤＭＡ源１は、ＤＭＡ制御情報
（アドレス信号ＡＤＤＲＥＳＳ＿１、バースト回数を表
す信号ＢＳＴＮＵＭ＿１）を出力すると同時に、ＤＭＡ
要求信号（ＤＲＥＱ＿１）を有効にする。尚、ここで
は、バースト長「２」のリードである場合を示す。

【００１６】アービタ回路３ａは、ＤＭＡ要求信号（Ｄ
ＲＥＱ＿１）の受信をタイミングＴ２中に確認すると、
他のＤＭＡ要求信号（ＤＲＥＱ）が出力されていないか
を検知する。さらに、他のＤＭＡ要求信号（ＤＲＥＱ）
が出力されている場合、予め定められた優先順位に基づ
いて調停および選択を行い、選択されたＤＭＡ源からの
ＤＭＡ制御情報をラッチする。

【００１７】その後、タイミングＴ３において、選択さ
れたＤＭＡ源６ａ（ここでは、ＤＭＡ源１）に対してＤ
ＭＡ要求受諾信号（ＤＲＥＱＡＣＫＸ＿１）を返送す
る。同時に、ＳＤＲＡＭコントローラ４ａに対し、ラッ
チしたＤＭＡ制御情報を出力すると同時に、ＤＭＡ要求
信号（ＲＥＱ）を有効にする。そして、アービタ回路３
ａは、ＤＭＡ要求の受付、調停および選択の禁止状態に
入る。この結果、タイミングＴ６において、ＤＭＡ源２
からＤＭＡ要求が出されているが、アービタ回路３ａは
これを受け付けない。

【００１８】一方、ＤＭＡ要求信号（ＲＥＱ）を受けた
ＳＤＲＡＭコントローラ４ａは、タイミングＴ４におい
て、ＡＣＴＶコマンドの発行によってローアドレス（Ｒ
ＡＳ）を出力し、続くタイミングＴ５において、ＲＥＡ
Ｄコマンドの発行と同時にカラムアドレス（ＣＡＳ）を
出力する。ＲＥＡＤコマンドの場合、タイミングＴ４以
降、ディレイ値（ＣＬ＝２）分遅れた後、ＳＤＲＡＭ５
ａからリードデータがデータバスライン（ＤＱ）上に出
力されるので、ＳＤＲＡＭコントローラ４ａはこのデー
タを取り込む。尚、ここでは、コマンドを発行しない場
合、ＮＯＰ状態としているが、これ以外にＤＥＳＬ、Ｐ
Ｄなどの状態で待ってもよい。

【００１９】取り込まれたデータは、一度、ＳＤＲＡＭ
コントローラ４ａでラッチされ、各ＤＭＡ源６ａに返送
される。データアクセス中、各ＤＭＡ源６ａがこのデー
タを読み込めるように、データアクセス信号（ＯＲＧ＿
ＤＴＡＣＫＸ）を有効にする。このデータアクセス信号
（ＯＲＧ＿ＤＴＡＣＫＸ）はアービタ回路３ａに返送さ
れる。アービタ回路３ａは、選択されたＤＭＡ源６ａ
（ここでは、ＤＭＡ源１）だけに、データアクセス信号
（ＤＴＡＣＫＸ＿１）を有効（ローレベル）にする。Ｄ
ＭＡ源６ａは、データアクセス信号（ＤＴＡＣＫＸ＿
１）が有効になると、そのタイミングでリード用データ
バスからデータであるデータバス信号（ＲＤＤＡＴＡ＿
１）を読み込む。

【００２０】一方、ＳＤＲＡＭコントローラ４ａは、所
望の回数分（２回分）のデータアクセスを要求した後、
タイミングＴ７において、プリチャージコマンド（ＰＲ
Ｅ）コマンドの発行によってバースト動作を中止させ
る。また、所望の回数分（２回分）のデータを読み込ん
だ後、タイミングＴ９において、データアクセス信号
（ＯＲＧ＿ＤＴＡＣＫＸ）を無効（ハイレベル）にす
る。

【００２１】アービタ回路３ａは、タイミングＴ１０に
おいて、データアクセス信号（ＯＲＧ＿ＤＴＡＣＫＸ）
の立ち上がりを検出すると、タイミングＴ１１におい
て、ＤＭＡ要求の受付、調停および選択の禁止状態を、
解除する。

【００２２】この結果、タイミングＴ１２において、ア
ービタ回路３ａは、ＤＭＡ源２のＤＭＡ要求信号（ＤＲ
ＥＱ＿２）を認識し、他のＤＭＡ要求信号（ＤＲＥＱ）
が出力されていないかを検知し、さらに、他のＤＭＡ要
求信号ＤＲＥＱが出力されている場合、予め定められた
優先順位に基づいて調停および選択を行い、選択された
ＤＭＡ源からのＤＭＡ制御情報をラッチする。

【００２３】この後、タイミングＴ１３において、選択
されたＤＭＡ源６ａ（ここでは、ＤＭＡ源２）に対し、
ＤＭＡ要求受諾信号（ＤＲＥＱＡＣＫＸ＿２）を返送す
る。同時に、ＳＤＲＡＭコントローラ４ａに対し、ラッ
チしたＤＭＡ制御情報を出力し、ＤＭＡ要求信号（ＲＥ
Ｑ）を有効にする。そして、アービタ回路３ａは、再び
ＤＭＡ要求の受付、調停および選択の禁止状態に入る。

【００２４】ＤＭＡ要求信号（ＲＥＱ）を受けたＳＤＲ
ＡＭコントローラ４ａは、タイミングＴ１４において、
ＡＣＴＶコマンドの発行によってローアドレス（ＲＡ
Ｓ）を出力し、タイミングＴ１５において、ＷＲＩＴコ
マンドの発行と同時にカラムアドレス（ＣＡＳ）を出力
する。ＷＲＩＴコマンドの場合、ＤＭＡ源２は、ＷＲＩ
Ｔコマンドの発行と同じタイミングでライト用データバ
スにデータであるライト用データバス信号（ＷＲＤＡＴ
Ａ＿２）を出力する。

【００２５】このデータは、ＳＤＲＡＭコントローラ４
ａ経由でデータバスライン（ＤＱ）に出力され、実際に
メモリであるＳＤＲＡＭ５ａに書き込まれる。メモリに
書き込まれている間、データアクセス信号（ＯＲＧ＿Ｄ
ＴＡＣＫＸ）が有効になる。このデータアクセス信号
（ＯＲＧ＿ＤＴＡＣＫＸ）はアービタ回路３ａに返送さ
れる。アービタ回路３ａは、選択されたＤＭＡ源６ａ
（ここでは、ＤＭＡ源２）だけに、データアクセス信号
（ＤＴＡＣＫＸ＿２）を有効にする。

【００２６】ここでは、３回のバーストライトであるの
で、ＳＤＲＡＭコントローラ４ａは、３回分のデータを
書き込むと、ＰＲＥコマンドを発行し、バーストライト
を中断するとともに、データアクセス信号（ＯＲＧ＿Ｄ
ＴＡＣＫＸ）を無効にする。アービタ回路３ａは、タイ
ミングＴ１８において、データアクセス信号（ＯＲＧ＿
ＤＴＡＣＫＸ）の立ち上がりを検出すると、タイミング
Ｔ１９において、ＤＭＡ要求の検出、調停および選択の
禁止状態を解除する。

【００２７】このように、従来のメモリ制御方法では、
アービタ回路３ａは、データアクセス信号（ＯＲＧ＿Ｄ
ＴＡＣＫＸ）の無効（＝ＯＲＧ＿ＤＴＡＣＫＸの立ち上
がり）を検出してから次のアービトレーション動作を開
始していた。

【００２８】

【発明が解決しようとする課題】しかしながら、上記従
来のメモリ制御方法では、以下に掲げる点において猶一
層の改善が要望されていた。すなわち、バーストリード
を行った場合、データアクセス信号（ＯＲＧ＿ＤＴＡＣ
ＫＸ）が無効になった次のクロックから次のＡＣＴＶコ
マンドが発行可能であるにもかかわらず、この動作が行
われておらず、データアクセスが冗長であった。

【００２９】また、バーストライトの場合、必ずＰＲＥ
コマンドの発行で終了する。一般に、ＰＲＥコマンドか
ら次のＡＣＴＶコマンドの受信までは、ＳＤＲＡＭの仕
様として一定時間待機する必要がある。しかし、その値
は３０ｎＳ程度であり、３０ＭＨｚ以下で駆動される低
速の回路では、事実上、ＳＤＲＡＭは次のクロックでＡ
ＣＴＶコマンドを受信可能である。このため、ＳＤＲＡ
ＭコントローラがＰＲＥコマンド発行中、アービタ回路
は、次のアービトレーション動作が開始可能であるにも
かかわらず、従来では、この動作が行われておらず、や
はりデータアクセスが（１ＣＬＫ分）冗長であった。

【００３０】複数のＤＭＡ源からの各ＤＭＡ要求が離散
的に行われる場合、これらの冗長性はさほど問題となら
ないが、複数のＤＭＡ要求が重複する場合、後に要求さ
れたＤＭＡの開始が無駄に待たされることになり、更な
るスループットの向上にとってこれらの問題は弊害とな
っていた。

【００３１】これらの問題に対し、冗長される部分を無
くすために、データアクセスの終了を待たずにアービト
レーション処理を実行する、いわゆる先読み制御は、従
来から行われてきたが、この場合、回路が複雑になって
しまうという問題があった。

【００３２】また、ＤＭＡの高速化に関し、特開２００
０−０１０９０９号公報では、連続した転送（１サイク
ルがリード−ライトである処理）を行うＤＭＡの最後の
サイクルにおいて、ライト終了まで待たずに、リード終
了時に割り込みを発生させる制御方法が示されている。
しかし、この制御方法は、各サイクルにおける高速性に
ついて解決するものではない。

【００３３】そこで、本発明は、標準動作クロックより
遅いクロックでＳＤＲＡＭを動作させる場合、比較的簡
素な回路でアクセス時間の冗長性を無くし、スループッ
トの向上を図ることができるメモリ制御回路およびメモ
リ制御方法を提供することを目的とする。

【００３４】

【課題を解決するための手段】上記目的を達成するため
に、本発明のメモリ制御回路は、複数のＤＭＡ源から出
力されるＤＭＡ要求信号を受信し、該ＤＭＡ要求信号を
出力したＤＭＡ源より１つのＤＭＡ源を選択し、選択し
た前記ＤＭＡ源からのＤＭＡ要求信号を後段に出力する
選択回路と、前記選択回路から出力されたＤＭＡ要求信
号にしたがって、メモリへのデータアクセスを実行する
メモリコントローラとを備え、前記選択回路および前記
メモリコントローラ間におけるハンドシェーク信号とし
て、前記メモリコントローラから前記選択回路に出力さ
れるデータアクセス信号が有効でなくなった後、前記選
択回路が前記ＤＭＡ源の選択動作を行ってＤＭＡ処理を
続行するメモリ制御回路において、前記メモリコントロ
ーラは、前記メモリへのデータアクセス終了時に前記デ
ータアクセス信号とは別に、アクセス終了信号を前記選
択回路に出力する終了信号出力回路を備え、前記選択回
路は、前記アクセス終了信号に応じて、次のＤＭＡ源の
選択動作を開始することを特徴とする。

【００３５】また、前記メモリコントローラは、プリチ
ャージコマンドを実行した後、前記データアクセスを終
了することを特徴とする。

【００３６】さらに、前記アクセス終了信号のタイミン
グは、前記データアクセス信号に対して可変であること
を特徴とする。

【００３７】本発明のメモリ制御方法は、複数のＤＭＡ
源から出力されるＤＭＡ要求信号を受信し、該ＤＭＡ要
求信号を出力したＤＭＡ源より１つのＤＭＡ源を選択
し、選択した前記ＤＭＡ源からのＤＭＡ要求信号を後段
に出力する選択回路と、前記選択回路から出力されたＤ
ＭＡ要求信号にしたがって、メモリへのデータアクセス
を実行するメモリコントローラとの間におけるハンドシ
ェーク信号として、前記メモリコントローラから前記選
択回路に出力されるデータアクセス信号が有効でなくな
った後、前記選択回路が前記ＤＭＡ源の選択動作を行っ
てＤＭＡ処理を続行するメモリ制御方法において、前記
メモリへのデータアクセス終了時に前記データアクセス
信号とは別に、アクセス終了信号を、前記メモリコント
ローラから前記選択回路に出力する工程と、前記アクセ
ス終了信号に応じて、前記選択回路が次のＤＭＡ源の選
択動作を開始する工程とを有することを特徴とする。

【００３８】

【発明の実施の形態】本発明のメモリ制御回路およびメ
モリ制御方法の実施の形態について図面を参照しながら
説明する。図１は実施の形態におけるメモリ制御回路と
してのＤＭＡコントローラの構成を示すブロック図であ
る。ＤＭＡコントローラ２は、アービタ回路３およびＳ
ＤＲＡＭコントローラ４を内蔵する。また、アービタ回
路３には、複数のＤＭＡ源６が接続され、ＳＤＲＡＭコ
ントローラ４には、ＳＤＲＡＭ５が接続されている。

【００３９】各ＤＭＡ源（１、２、…、Ｎ）１からアー
ビタ回路３には、ＤＭＡ要求信号（ＤＲＥＱ#１、２、
…、Ｎ）、アドレス信号（ＡＤＤＲＥＳＳ#１、２、
…、Ｎ）、リード／ライトのどちらの要求であるかを示
す信号（Ｒ−ＷＸ#１、２、…、Ｎ）、バースト回数を
表す信号（ＢＳＴＮＵＭ#１、２、…、Ｎ）、およびラ
イト用データバス信号（ＤＷＲＤＡＴＡ#１、２、…、
Ｎ）信号が出力される。ここで、Ｎは値２以上の任意の
数である。

【００４０】一方、アービタ回路３から各ＤＭＡ源６に
は、ＤＭＡ要求受諾信号（ＤＲＥＱＡＣＫＸ#１、２、
…、Ｎ）、リード用データバス信号（ＲＤＤＡＴＡ#
１、２、…、Ｎ）、およびデータアクセス信号（ＤＴＡ
ＣＫＸ#１、２、…、Ｎ）が出力される。

【００４１】尚、本実施形態では、全てのＤＭＡ源にラ
イト用データバスおよびリード用データバスが接続され
ているが、実際、各ＤＭＡ源は、リードまたはライトの
どちらか一方しか行わない場合があり、その場合、使用
しないデータバスは接続しなくてもよい。また、図１で
は、ＳＤＲＡＭ５のリフレッシュを制御する回路が省略
されている。

【００４２】また、アービタ回路３からＳＤＲＡＭコン
トローラ４には、調停後のＤＭＡ要求信号（ＲＥＱ）、
調停後のアドレス信号（ＡＤＲＳ）、調停後のリード／
ライト識別信号（Ｒ−ＷＸ）、バースト回数を表す信号
（ＢＳＴＮＵＭ）、およびライト用データバス信号（Ｗ
ＲＤＡＴＡ）が出力される。一方、ＳＤＲＡＭコントロ
ーラ４からアービタ回路３には、リード用データバス信
号（ＲＤＤＡＴＡ）、データアクセス信号（ＤＴＡＣＫ
Ｘ）、およびアクセス終了信号（ＢＳＴＥＮＤ）が出力
される。

【００４３】図２はＤＭＡコントローラ２の各部の信号
の変化を示すタイミングチャートである。ここでは、本
実施形態の特徴を分かり易くするため、従来例と諸条件
を同じにする。即ち、予め、バースト長を初期ＭＲＳコ
マンド発行時に最大値８に設定しておく。また、最初に
ＤＭＡ源１が単独で２回分のバーストリードのＤＭＡ要
求を発し、このＤＭＡ処理中、ＤＭＡ源２が３回分のバ
ーストライトＤＭＡ要求を発する場合を示す。

【００４４】まず、タイミングＴ０において、アービタ
回路３は、アービトレーション動作の許可状態にあり、
各ＤＭＡ源６からのＤＭＡ要求を待っている。タイミン
グＴ１において、ＤＭＡ源１は、ＤＭＡ制御情報（アド
レス信号ＡＤＤＲＥＳＳ＿１、バースト回数を表す信号
ＢＳＴＮＵＭ＿１）を出力すると同時に、ＤＭＡ要求信
号（ＤＲＥＱ＿１）を有効にする。

【００４５】タイミングＴ２において、アービタ回路３
は、ＤＭＡ要求信号（ＤＲＥＱ＿１）の受信を確認する
と、他のＤＭＡ要求信号（ＤＲＥＱ）が出力されていな
いかを検知し、さらに他のＤＭＡ要求信号（ＤＲＥＱ）
が出力されている場合、予め定められた優先順位に基づ
いて調停および選択を行い、選択されたＤＭＡ源に関す
るＤＭＡ制御情報をラッチする。

【００４６】その後、タイミングＴ３において、アービ
タ回路３は、選択されたＤＭＡ源（ここでは、ＤＭＡ源
１）に対し、ＤＭＡ要求受諾信号（ＤＲＥＱＡＣＫＸ＿
１）を返送する。同時に、ＳＤＲＡＭコントローラ４に
対し、ラッチしたＤＭＡ制御情報を出力すると同時に、
ＤＭＡ要求信号（ＲＥＱ）を有効にする。そして、アー
ビタ回路３はＤＭＡ要求の受付、調停および選択の禁止
状態に入る。この結果、ここでは、タイミングＴ６にお
いて、ＤＭＡ源２からＤＭＡ要求（ＤＲＥＱ＿２）が出
力されているが、これを受け付けない。

【００４７】ＤＭＡ要求信号（ＲＥＱ）を受けたＳＤＲ
ＡＭコントローラ４は、タイミングＴ４において、ＡＣ
ＴＶコマンドの発行によってローアドレス（ＲＡＳ）を
出力し、続くタイミングＴ５において、ＲＥＡＤコマン
ドの発行と同時にカラムアドレス（ＣＡＳ）を出力す
る。ＲＥＡＤコマンドの場合、ディレイ値ＣＬ（ここで
は、ＣＬ＝２）分遅れた後、タイミングＴ７において、
ＳＤＲＡＭ５からリードデータ（Ｄ０）が出力されるの
で、ＳＤＲＡＭコントローラ４はこのデータを取り込
む。取り込まれたデータは、一度、ＳＤＲＡＭコントロ
ーラ４でラッチされ、ＤＭＡ源１に返送される。

【００４８】データアクセス中、ＳＤＲＡＭコントロー
ラ４は、各ＤＭＡ源がデータを読み込めるように、デー
タアクセス信号（ＯＲＧ＿ＤＴＡＣＫＸ）を有効にす
る。このデータアクセス信号（ＯＲＧ＿ＤＴＡＣＫＸ）
は、アービタ回路３に返送される。アービタ回路３は、
これに応じて、選択されたＤＭＡ源（ここでは、ＤＭＡ
源１）に対してだけ、データアクセス信号（ＤＴＡＣＫ
Ｘ＿１）を有効（ローレベル）にする。ＤＭＡ源１は、
データアクセス信号（ＤＴＡＣＫＸ＿１）が有効になる
と、そのタイミングＴ８において、リード用データバス
からリード用データバス信号（ＲＤＤＡＴＡ＿１）であ
るデータを読み込む。

【００４９】一方、ＳＤＲＡＭコントローラ４は、所望
の回数分（２回分）、データアクセスを要求した後、タ
イミングＴ７において、プリチャージコマンド（ＰＲ
Ｅ）コマンドの発行によってバースト動作を中止させ
る。さらに、所望の回数分、データアクセスを要求した
ことを示すために、最後のデータアクセス信号（ＯＲＧ
＿ＤＴＡＣＫＸ）と同じタイミングＴ９において、アク
セス終了信号（ＢＳＴＥＮＤ信号）を有効にする。その
後、ＳＤＲＡＭコントローラ４は、所望の回数分（２回
分）のデータを読み込むと、タイミングＴ１０におい
て、データアクセス信号（ＯＲＧ＿ＤＴＡＣＫＸ）を無
効（ハイレベル）にする。

【００５０】アービタ回路３は、タイミングＴ９におい
て、アクセス終了信号（ＢＳＴＥＮＤ信号）を検出する
と、タイミングＴ１０において、ＤＭＡ要求の受付、調
停および選択の禁止状態を解除する。この結果、タイミ
ングＴ１１において、ＤＭＡ源２からのＤＭＡ要求信号
（ＤＲＥＱ＿２）を認識し、他のＤＭＡ要求信号（ＤＲ
ＥＱ）が出力されていないかを検知し、さらに他のＤＲ
ＥＱが出力されている場合、予め定められた優先順位に
基づいて調停および選択を行い、選択されたＤＭＡ源か
らのＤＭＡ制御情報をラッチする。

【００５１】その後、タイミングＴ１２において、アー
ビタ回路３は、選択されたＤＭＡ源（ここでは、ＤＭＡ
源２）に対し、ＤＭＡ要求受諾信号（ＤＲＥＱＡＣＫＸ
＿２）を返送する。同時に、ＳＤＲＡＭコントローラ４
に対し、ラッチしたＤＭＡ制御情報（アドレス信号ＡＤ
ＤＲＥＳＳ＿２、バースト回数を表す信号ＢＳＴＮＵＭ
＿２）を出力し、ＤＭＡ要求信号（ＲＥＱ）を有効にす
る。そして、アービタ回路３は、再びＤＭＡ要求の受
付、調停および選択の禁止状態に入る。

【００５２】ＤＭＡ要求信号（ＲＥＱ）を受けたＳＤＲ
ＡＭコントローラ４は、タイミングＴ１３において、Ａ
ＣＴＶコマンドの発行によってローアドレス（ＲＡＳ）
を出力し、続くタイミングＴ１４において、ＷＲＩＴコ
マンドの発行と同時にカラムアドレス（ＣＡＳ）を出力
する。ＷＲＩＴコマンドの場合、ＤＭＡ源２は、ＷＲＩ
Ｔコマンドの発行と同じタイミングで、ライト用データ
バスにライト用データバス信号（ＷＲＤＡＴＡ＿２）で
あるデータ（Ｄ２）を出力する。このデータは、ＳＤＲ
ＡＭコントローラ４経由でデータバスライン（ＤＱ）に
出力され、実際にメモリ（ＳＤＲＡＭ５）に書き込まれ
る。メモリ（ＳＤＲＡＭ５）に書き込まれている間、デ
ータアクセス信号（ＯＲＧ＿ＤＴＡＣＫＸ）が有効にな
る。このデータアクセス信号（ＯＲＧ＿ＤＴＡＣＫＸ）
はアービタ回路３に返送される。

【００５３】アービタ回路３は、これに応じて、選択さ
れたＤＭＡ源（ここでは、ＤＭＡ源２）に対してだけ、
データアクセス信号（ＤＴＡＣＫＸ＿２）を有効にす
る。ここでは、３回のバーストライトであるので、３回
分のデータを書き込み、最後のデータアクセス信号（Ｏ
ＲＧ＿ＤＴＡＣＫＸ）と同じタイミングＴ１６におい
て、アクセス終了信号（ＢＳＴＥＮＤ信号）を発行す
る。

【００５４】その後、タイミングＴ１７において、ＰＲ
Ｅコマンドを発行し、バーストライトを中断するととも
に、データアクセス信号（ＯＲＧ＿ＤＴＡＣＫＸ）を無
効にする。一方、アービタ回路３は、タイミングＴ１６
において、アクセス終了信号（ＢＳＴＥＮＤ信号）を検
出すると、タイミングＴ１７において、ＤＭＡ要求の受
付、調停および選択の禁止状態を解除する。

【００５５】図３はアクセス終了信号（ＢＳＴＥＮＤ）
発生回路の構成を示す図である。このアクセス終了信号
（ＢＳＴＥＮＤ）発生回路は、ＳＤＲＡＭコントローラ
４内に設けられており、カウンタ２１、ＪＫフリップフ
ロップ２２、ＯＲゲート２３およびＮＡＮＤゲート２４
から構成される。図示するように、アクセス終了信号
（ＢＳＴＥＮＤ）は、データアクセス信号（ＯＲＧ＿Ｄ
ＴＡＣＫＸ）の立ち上がり信号を入力とするカウンタ２
１の出力を用いて生成されており、ＳＤＲＡＭコントロ
ーラ４側に新たな回路を付加することなく生成可能であ
る。

【００５６】このように、本実施形態によれば、データ
アクセス信号（ＯＲＧ＿ＤＴＡＣＫＸ）とは別に、デー
タアクセス信号の最後にアクセス終了用のパルス信号と
してのアクセス終了信号（ＢＳＴＥＮＤ）を出力し、こ
の信号を基に、次のアービトレーション動作を開始させ
ることにより、ＳＤＲＡＭ５の標準動作クロックよりも
遅いクロックで動作させる場合、比較的簡素な回路によ
ってアクセス時間の冗長性を無くし、スループットの向
上を図ることができる。

【００５７】すなわち、前述したように、一般に、ＰＲ
Ｅコマンドから次のＡＣＴＶコマンドの受信までは、Ｓ
ＤＲＡＭの仕様として一定時間待機する必要があるが、
その値は３０ｎＳ程度であり、３０ＭＨｚ以下で駆動さ
れる低速の回路では、事実上、ＳＤＲＡＭは次のクロッ
クでＡＣＴＶコマンドを受信可能である。したがって、
ＳＤＲＡＭコントローラ４によるＰＲＥコマンド発行
中、アービタ回路３は、次のアービトレーション動作を
開始することができ、従来に比べ、１ＣＬＫ分アクセス
時間を短縮できる。

【００５８】以上が本発明の実施の形態の説明である
が、本発明は、この実施の形態の構成に限られるもので
はなく、特許請求の範囲で示した機能、または実施の形
態の構成が持つ機能が達成できる構成であればどのよう
なものであっても適用可能である。

【００５９】例えば、上記実施形態では、アクセス終了
信号（ＢＳＴＥＮＤ）のデータアクセス信号（ＯＲＧ＿
ＤＴＡＣＫＸ信号）に対するタイミングは、固定されて
しまっていたが、これを可変にすることで、システムの
クロックが速くなっても対応可能なＤＭＡコントローラ
にすることが可能である。この場合、リードとライトと
で、アクセス終了信号（ＢＳＴＥＮＤ）のタイミングを
別々に設定するようにしてもよく、より適応範囲の広い
ＤＭＡコントローラに得ることが可能である。

【００６０】

【発明の効果】本発明によれば、データアクセス信号と
は別に、アクセス終了信号を出力し、この信号を基に、
次のアービトレーション動作を開始させることにより、
標準動作クロックより遅いクロックでＳＤＲＡＭを動作
させる場合、比較的簡素な回路でアクセス時間の冗長性
を無くし、スループットの向上を図ることができる。

【図面の簡単な説明】

【図１】実施の形態におけるメモリ制御回路としてのＤ
ＭＡコントローラの構成を示すブロック図である。

【図２】ＤＭＡコントローラの各部の信号の変化を示す
タイミングチャートである。

【図３】アクセス終了信号（ＢＳＴＥＮＤ）発生回路の
構成を示す図である。

【図４】従来の標準的なＳＤＲＡＭへのデータアクセス
を示すタイミングチャートである。

【図５】一般的なＤＭＡコントローラの構成を示すブロ
ック図である。

【図６】ＤＭＡコントローラ２ａの各部の信号の変化を
示すタイミングチャートである。

【符号の説明】

２ ＤＭＡコントローラ ３ アービタ回路 ４ ＳＤＲＡＭコントローラ ５ ＳＤＲＡＭ ６ ＤＭＡ源 ２１ カウンタ ２２ ＪＫフリップフロップ ２３ ＯＲゲート ２４ ＮＡＮＤゲート

フロントページの続き (72)発明者 勝 拓二 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 田中 壮平 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 鈴木 範之 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 綿谷 雅文 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 Ｆターム(参考） 5B060 CD12 KA03 5B061 BA03 BB03 DD11 DD17

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数のＤＭＡ源から出力されるＤＭＡ要
   求信号を受信し、該ＤＭＡ要求信号を出力したＤＭＡ源
   より１つのＤＭＡ源を選択し、選択した前記ＤＭＡ源か
   らのＤＭＡ要求信号を後段に出力する選択回路と、 前記選択回路から出力されたＤＭＡ要求信号にしたがっ
   て、メモリへのデータアクセスを実行するメモリコント
   ローラとを備え、 前記選択回路および前記メモリコントローラ間における
   ハンドシェーク信号として、前記メモリコントローラか
   ら前記選択回路に出力されるデータアクセス信号が有効
   でなくなった後、前記選択回路が前記ＤＭＡ源の選択動
   作を行ってＤＭＡ処理を続行するメモリ制御回路におい
   て、 前記メモリコントローラは、前記メモリへのデータアク
   セス終了時に前記データアクセス信号とは別に、アクセ
   ス終了信号を前記選択回路に出力する終了信号出力回路
   を備え、 前記選択回路は、前記アクセス終了信号に応じて、次の
   ＤＭＡ源の選択動作を開始することを特徴とするメモリ
   制御回路。
2. 【請求項２】 前記メモリコントローラは、プリチャー
   ジコマンドを実行した後、前記データアクセスを終了す
   ることを特徴とする請求項１記載のメモリ制御回路。
3. 【請求項３】 前記アクセス終了信号のタイミングは、
   前記データアクセス信号に対して可変であることを特徴
   とする請求項１記載のメモリ制御回路。
4. 【請求項４】 複数のＤＭＡ源から出力されるＤＭＡ要
   求信号を受信し、該ＤＭＡ要求信号を出力したＤＭＡ源
   より１つのＤＭＡ源を選択し、選択した前記ＤＭＡ源か
   らのＤＭＡ要求信号を後段に出力する選択回路と、前記
   選択回路から出力されたＤＭＡ要求信号にしたがって、
   メモリへのデータアクセスを実行するメモリコントロー
   ラとの間におけるハンドシェーク信号として、前記メモ
   リコントローラから前記選択回路に出力されるデータア
   クセス信号が有効でなくなった後、前記選択回路が前記
   ＤＭＡ源の選択動作を行ってＤＭＡ処理を続行するメモ
   リ制御方法において、 前記メモリへのデータアクセス終了時に前記データアク
   セス信号とは別に、アクセス終了信号を、前記メモリコ
   ントローラから前記選択回路に出力する工程と、 前記アクセス終了信号に応じて、前記選択回路が次のＤ
   ＭＡ源の選択動作を開始する工程とを有することを特徴
   とするメモリ制御方法。
5. 【請求項５】 前記メモリコントローラは、プリチャー
   ジコマンドを実行した後、前記データアクセスを終了す
   ることを特徴とする請求項４記載のメモリ制御方法。
6. 【請求項６】 前記アクセス終了信号のタイミングは、
   前記データアクセス信号に対して可変であることを特徴
   とする請求項４記載のメモリ制御方法。