CN105304128A - 储存数据数值在存储单元的方法及存储器 - Google Patents

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Abstract

本发明公开了一种储存数据数值在存储单元的方法及存储器，数据数值包含一第一数据数值和一第二数据数值其中之一，第一数据数值和第二数据数值分别由第一及一第二可编程电阻值范围(programmable？resistance？ranges)所表示。此方法包括：在一写入周期(cycle)，应用具有一第一验证周期的一第一验证操作及具有一第一写入周期的一第一写入操作以储存第一数据数值在存储单元，或应用具有一第二验证周期的一第二验证操作及具有一第二写入周期的第二写入操作以储存第一数据数值在存储单元，第二验证周期长于第一验证周期，第二写入周期短于第一写入周期。写入周期是短于该第一写入周期及该第二验证周期之和。

Description

储存数据数值在存储单元的方法及存储器
技术领域
本发明是有关于一种包含相变化存储器的可编程电阻值存储器，且特别是有关于一种存储器装置的写入周期，用于相变化存储器的交错式写入与验证。
背景技术
有关相变化存储器及其他可编程电阻存储器(programmableresistancememory)，为了将由电阻值范围所代表的数据数值写入存储单元(memorycell)之中，一串的交替验证操作与写入操作可应用于此存储单元。相变化存储器可为位交替(bit-alternative)存储器，其中将第一存储单元设定在第一电阻值范围的验证操作与写入操作，可与将第二存储单元设定在第二电阻值范围的第二验证操作与第二写入操作属于同一个写入周期。为了将由两不同电阻值范围代表的两笔数据数值写入两存储单元之中，两存储单元的验证操作可皆起始于一初始时间，而对此两存储单元的后续写入操作可皆起始于一第二时间，并位于相同的写入周期。然而，依据数据数值，验证操作不是长于就是短于写入操作。如此，对第一存储单元进行较长写入操作之后才进行较短验证操作，需等待对第二存储单元的较长的验证操作结束后，才能起始第一存储单元的较长的写入操作。相仿地，对第二存储单元进行较长验证操作之后才进行较短写入操作，需等待第一存储单元的较长的写入操作结束后，才能起始第二存储单元的较长的写入操作。如此的等待会降低整体的存储器效能。
因此，需要能提供一种方法，当在相同的写入周期之中针对由不同电阻值范围代表的数据数值进行写入时，其能改进整体的存储器效能。
发明内容
提供一种储存数据数值在存储单元之中的方法。此存储单元可在存储器中，例如是相变化存储器，其中多个存储单元储存由不同可编程电阻值范围(programmableresistanceranges)所代表的数据数值。数据数值包含第一数据数值和一第二数据数值其中之一，其分别由一第一及一第二可编程电阻值范围而表示。
本案一实施例中，在一写入周期(cycle)，应用具有一第一验证周期的一第一验证操作及具有一第一写入周期的一第一写入操作以储存第一数据数值在该存储单元，或应用具有一第二验证周期的一第二验证操作及具有一第二写入周期的第二写入操作以储存该第一数据数值在该存储单元，该第二验证周期长于该第一验证周期，该第二写入周期短于该第一写入周期。写入周期是短于第一写入周期及第二验证周期之和。
第一验证周期起始于该写入周期的一初始时间之后而结束于一第一时间延迟之后。该第一写入周期起始于一第二时间延迟之后而结束于一终了时间延迟之前。该第二验证周期起始于该初始时间之后而结束于一第三时间延迟之后，该第三时间延迟长于该第二时间延迟。该第二写入周期起始于一第四时间延迟之后而结束于该终了时间延迟之前。
第一验证周期及第一写入周期是有关于该第一可编程电阻值范围。第二验证周期及第二写入周期是有关于该第二可编程电阻值范围。
包含第一存储单元的多个存储单元被耦接至多条位线，其中该第一验证操作及该第一写入操作是经由这些位线之中的一第一位线(耦接至该第一存储单元)而应用至该第一存储单元。在写入周期，当第一数据数值被储存在第一存储单元之中，通过应用一第二验证操作及一第二写入操作并经由这些位线之中的一第二位线而储存该第二数据数值在这些存储单元之中的一第二存储单元，该第二验证操作具有该第二验证周期，该第二写入操作具有该第二写入周期。
第一电阻值范围的电阻值数值是低于第二电阻值范围的电阻值数值，该第一写入操作的电压振幅低于该第二写入操作的电压振幅但高于该第一验证操作与该第二验证操作的电压振幅。
在本案另一实施例中，第一写入周期起始于该写入周期的一初始时间之后而结束于一第三时间延迟之后。该第一验证周期起始于一第四时间延迟之后而结束于一终了时间延迟之前。该第二写入周期起始于该初始时间之后而结束于一第一时间延迟之后。该第二验证周期起始于一第二时间延迟之后而结束于该终了时间延迟之前，该第二时间延迟短于该第三时间延迟。
存储器装置可用于执行如上所述的方法。
本发明的其他方面与优点可参阅后述的图式、细详说明、及权利要求范围。
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：
附图说明
图1绘示的波形图显示当写入由编程电阻值范围所表示的数据数值时，在验证及写入操作之间的等待时间。
图2绘示的波形图显示将数据数值写入在存储单元之中的方法实施例，其中数据数值由第一及第二可编程电阻值范围所表示。
图3绘示的波形图显示第一及第二串(sequence)的操作，其用于写入由第一及第二可编程电阻值范围所表示的数据数值。
图4绘示的波形图显示另一种将数据数值写入在存储单元之中的方法实施例，其中数据数值由第一及第二可编程电阻值范围所表示。
图5绘示的波形图显示另一种将数据数值写入在存储单元之中的方法实施例，其中用于写入由第一及第二可编程电阻值范围所表示的数据数值的写入操作可具有不同电压振幅。
图6绘示的流程图显示一种将数据数值写入在存储单元之中的方法实施例，其中数据数值由第一及第二可编程电阻值范围所表示。
图7绘示的流程图显示另一种将数据数值写入在存储单元之中的方法实施例，其中数据数值由第一及第二可编程电阻值范围所表示。
图8绘示集成电路存储器的简化方块图，集成电路存储器所包含的控制器能执行上述方法。
【符号说明】
110、210、410：较短的验证操作
115：第一等待时间
120、220、420：较长的验证操作
130、230、430、530：较长的写入操作
140、240、440：较短的写入操作
145：第二等待时间
370：第一电阻值范围
380：第二电阻值范围
600：方法
610～640：步骤
800：集成电路存储器
810：控制器
820：偏压安排供应电压单元
830：总线
840：列译码器
845：字线
860：存储器阵列
865：全局位线
870：页缓冲器
875：数据总线
880：行译码器
890：其他电路
T0：初始时间
T1：第一时间延迟
T2：第二时间延迟
T3：第三时间延迟
T4：第四时间延迟
TX：终了时间延迟
具体实施方式
各种实施例的详细说明将并配合图式作说明。以下说明将特别参照至特定的结构实施例与方法。请了解本发明并非限制在特定揭露的实施例与方法，而可使用其他特征、元件、方法、及实施例予以实作。较佳的实施例是被说明以描述本发明，而非限制由权利要求项所定义的范围。此技艺中的具有通常知识者应可知晓此说明可有多种等效变异。相仿的元件相各种实施例中可共同参考至相仿的参考符号。
图1绘示的波形图显示当写入由编程电阻值范围所表示的数据数值时，在验证及写入操作之间的等待时间。在图1中，第一串的交替验证操作与写入操作，是用于写入由第一可编程电阻值范围表示的数据数值，并显示为应用至第一位线(BL1电压)的波形。第二串的交替验证操作与写入操作，是用于写入由第二可编程电阻值范围表示的数据数值，并显示为应用至第二位线(BL2电压)的波形。验证操作用于验证存储单元是否被设定为所需的电阻值范围。若存储单元没有被设定为所需的电阻值范围，后续的写入操作会被应用。
针对位交替存储器，例如是相变化存储器，在写入周期之中，存储单元可被写入由低电阻值所表示的数据数值，此时另一存储单元可被写入由高电阻值所表示的另一数据数值。对于各个数据数值，写入周期可包含验证操作并伴随写入操作。依据数据数值，验证操作可长于或短于写入操作。
高电阻值的验证操作可以是慢于低电阻值的验证操作，因为高电阻值相关于较低的晶胞电流，相较于低电阻值相关于较高的晶胞电流。对于相变化存储器，高电阻值的写入操作是快于低电阻值的写入操作，因为高电阻值相关于较快的抑制(quench)时间，相较于低电阻值相关于较慢的抑制时间。
如图1所示，在第一写入周期，为了写入由低电阻值代表的数据数值，较短的验证操作110之后有较长的写入操作130，以及第一等待时间115位于其间；而为了写入由高电阻值代表的数据数值，较长的验证操作120之后有较短的写入操作140，以及一第二等待时间145位在较短的写入操作140之后。
较短的验证操作110及较长的验证操作120皆起始于第一写入周期的初始时间T0之后。较短的验证操作110结束在一第一时间延迟T1，之后较长的验证操作120结束在第二时间延迟T2。较长的写入操作130等待了第一等待时间115直至较长的验证操作结束。
较长的写入操作130及较短的写入操作140接着皆起始于第三时间延迟T3之后。较长的写入操作130结束在终了时间延迟TX之前。较短的写入操作140结束在第四时间延迟T4，其在较长的写入操作130之前。用于写入由高电阻值表示的数据数值的下一个较长的验证操作120，在第一写入周期内等待第二等待时间145，并起始在第一写入周期的终了时间延迟TX或第二写入周期的初始时间T0之后。
如此，终了时间延迟TX是相等或大于较长写入操作130与较长验证操作120之和。
图2绘示的波形图显示将数据数值写入在存储单元之中的方法实施例，其中数据数值由第一及第二可编程电阻值范围所表示。举例来说，第一电阻值范围的电阻值数值可低于第二电阻值范围的电阻值数值。数据数值在写入周期之中被写入。写入周期包含第一串的交替验证操作与写入操作以用于写入由第一可编程电阻值范围表示的数据数值、以及第二串的交替验证操作与写入操作以用于写入由第二可编程电阻值范围表示的数据数值。验证操作是在写入操作之后被应用。若验证操作判定存储单元没有被前次写入操作设定为所需的电阻值范围，另一个写入操作会接着被应用。如图2所示的第一及第二验证操作与第一及第二写入操作为第一串操作及第二串操作的例子。
如图2所示的范例，写入周期起始于初始时间(如T0)并结束于终了时间延迟(如TX)。为了写入由第一电阻值范围(如低电阻值或低R)表示的第一数据数值，第一验证操作(如210)被应用至存储单元。第一验证操作具有第一验证周期。第一验证周期起始于初始时间(如T0)之后而结束在第一时间延迟(如T1)之后。第一写入操作(如230)被接续地应用至存储单元。第一写入操作具有第一写入周期。第一写入周期起始在第二时间延迟(如T2)之后而结束在终了时间延迟(如TX)之前。
为了并行地(inparallel)写入由第二电阻值范围(如高电阻值或高R)表示的第二数据数值在第二存储单元之中，第二验证操作(如220)被应用至存储单元。第二验证操作具有的第二验证周期长于第一验证周期。第二验证周期起始于初始时间(如T0)之后而结束在第三时间延迟(如T3)之后，第三时间延迟(如T3)长于第二时间延迟(如T2)。第二写入操作(如240)是接续地应用至第二存储单元。第二写入操作具有的第二写入周期短于第一写入周期。第二写入周期起始在第四时间延迟(如T4)之后而结束在终了时间延迟(如TX)之前。如此，如图2的例子所示的方法并不使用如图1所示的例的第一及第二等待时间(如115、145)。
在此方法实施例中，终了时间延迟是短于第一写入周期及第二验证周期之和。相较之下，有关图1所述的写入周期是相等于或大于较长写入操作及较长验证操作之和。如此，有关图2所述的方法可缩短写入周期，并增进存储器装置的操作速度。
如图2所述的例中，用于写入由第一及第二可编程电阻值范围表示的数据数值的第一及第二写入操作，可具有相同的电压振幅。在另一实施例中，用于编程低电阻值的第一写入操作(如230)的电压振幅，可低于用于编程高电阻值的第二写入操作(如240)的电压振幅，并高于第一验证操作与第二验证操作(如210、220)的电压振幅。
存储器的多个存储单元被耦接至多条位线。在一写入周期之中，第一验证操作与第一写入操作可经由多条位线的第一位线(耦接至第一存储单元)而应用至第一存储单元；第二验证操作与第二写入操作可经由多条位线的第二位线(耦接至第二存储单元)而应用至第二存储单元。
图3绘示的波形图显示第一串的交替验证及写入操作以用于写入由第一可编程电阻值范围所表示的第一数据数值，及第二串的交替验证及写入操作以用于写入由第二可编程电阻值范围所表示的第二数据数值。应用至第一位线的电压(BL1电压)的波形对应至第一串操作。应用至第二位线的电压(BL2电压)的波形对应至第二串操作。第一及第二串操作的验证操作及写入操作是如图2所述。第一及第二写入周期是作为范例，实际上，在第一及第二串操作中可以有更多的写入周期。
验证操作是验证存储单元是否被设定在所需的电阻值范围。若存储单元没有被设定在所需的电阻值范围，后续的写入操作会被应用，直至存储单元位在所需的电阻值范围、或直至验证/写入操作已执行预设次数。当字节(byte)(如8位)、字组(word)(如16位)、页(page)(如多个字组)、或整个存储器装置内的存储单元已设定至所需电阻值范围或已达到验证/写入操作的预设次数，终了验证被执行以验证已预期被设定至第一电阻值范围(如370，低电阻值)或第二电阻值范围(如380，高电阻值)的存储单元。终了验证的结果可用于有关存储器装置的数据保存(dataretention)的说明。
图4绘示的波形图显示将数据数值写入在存储单元之中的另一方法实施例，其中数据数值由第一及第二可编程电阻值范围所表示。此另一方法实施例可应用于，写入操作可执行在验证操作之前的例子中。举例来说，第一写入操作用于将由第一电阻值范围表示的第一数据数值写入至第一存储单元，及/或第二写入操作用于将由第二电阻值范围表示的第二数据数值写入至第二存储单元，两者可应用在写入周期的初始时间之后，但早于任一验证操作在写入周期之中被应用。
如图4所示的例中，写入周期起始于初始时间(如T0)并结束于终了时间延迟(如TX)。为了写入由第一电阻值范围(如低电阻值或低R)表示的第一数据数值至存储单元，第一写入操作(如430)被应用至第一存储单元。第一写入操作具有第一写入周期。第一写入周期起始于初始时间(如T0)之后而结束在第三时间延迟(如T3)之后。第一验证操作(如410)被接续地应用至存储单元。第一验证操作具有第一验证周期。第一验证周期起始在第四时间延迟(如T4)之后而结束在终了时间延迟(如TX)之前。在第一写入操作与第一验证操作之间，可包括第一验证操作所需的最小设定时间。
为了并行地写入由第二电阻值范围(如高电阻值或高R)表示的第二数据数值在第二存储单元之中，第二写入操作(如440)被应用至第二存储单元。第二写入操作具有短于第一写入周期的第二写入周期。第二写入周期起始于初始时间(如T0)之后而结束在第一时间延迟(如T1)之后。第二验证操作(如420)被接续地应用至此存储单元。第二验证操作具有长于第一验证周期的第二验证周期。第二验证周期起始在第二时间延迟(如T2)之后而结束在终了时间延迟(如TX)之前，第二时间延迟短于第三时间延迟。在第二写入操作与第二验证操作之间，可以包括第二验证操作所需要的最小设定时间。
在此实施例中，用于写入由第一及第二可编程电阻值范围表示的数据数值的第一及第二写入操作，可具有相同的电压振幅。终了时间延迟是短于第一写入周期与第二写入周期之和。如此，相较于图1所述的方法，有关图4所述的方法可缩短写入周期，并增进存储器装置的操作速度。
图5绘示的波形图显示另一种将数据数值写入在存储单元之中的方法实施例，其中用于写入由第一及第二可编程电阻值范围所表示的数据数值的写入操作可具有不同电压振幅。图5之中相仿的元件是参照至图4之中相仿的参考数字。
如图5所示的例中，为了写入由第一电阻值范围(如低电阻值或低R)表示的第一数据数值，第一写入操作(如530)被应用至存储单元。第一写入操作的第一写入周期长于第二写入操作(如440)的第二写入周期。第一写入周期起始于初始时间(如T0)之后而结束在第三时间延迟(如T3)之后，第三时间延迟(如T3)长于第二时间延迟(如T2)。第一验证操作(如410)被接续地使用至存储单元。第一验证操作的第一验证周期短于第二验证操作的第二验证周期。第一验证周期起始在第四时间延迟(如T4)之后而结束在终了时间延迟(如TX)之前。在第一写入操作与第一验证操作之间，可以包括第一验证操作所需的最小设定时间。
如图5所示的例中，用于编程低电阻值的第一写入操作(如530)的电压振幅V2，是低于用于编程高电阻值的第二写入操作(如440)的电压振幅V3，但高于第一验证操作与第二验证操作(如420、410)的电压振幅V1。举例来说，电压振幅V1、V2、与V3分别可为0.4V、2V、2.5V。相较之下，如图2-图4所示的实施例中，用于编程低电阻值的电压振幅与用于编程高电阻值的电压振幅可以相等，例如是2.5V。如图2-图4所示的本实施例中，用于验证操作的电压振幅可以是0.4V。
图6绘示的流程图显示一种将数据数值写入在存储单元之中的方法实施例，其中数据数值由第一及第二可编程电阻值范围所表示。举例来说，第一电阻值范围的电阻值数值低于第二电阻值范围的电阻值数值。数据数值是在写入周期之中被写入。写入周期起始于初始时间(步骤610)，并终止于终了时间延迟(步骤640)。
为了写入由第一电阻值范围表示的第一数据数值，第一验证操作被应用至存储单元(步骤620)。第一验证操作具有第一验证周期。第一验证周期起始于写入周期的初始时间之后而结束在第一时间延迟之后。第一写入操作被接续地应用至存储单元(步骤630)。第一写入操作具有第一写入周期。第一写入周期起始在第二时间延迟之后而结束在终了时间延迟之前。
为了写入由第二电阻值范围表示的第二数据数值，第二验证操作是被应用(步骤625)。第二验证操作具有长于第一验证周期的第二验证周期。第二验证周期起始于初始时间之后而结束在第三时间延迟之后，第三时间延迟长于第二时间延迟。第二写入操作被接续地应用至存储单元(步骤635)。第二写入操作具有短于第一写入周期的第二写入周期。第二写入周期起始在第四时间延迟之后而结束在终了时间延迟之前。
在本方法实施例中，终了时间延迟是短于第一写入周期与第二验证周期之和。
由第一电阻值范围表示的第一数据数值可被写入至第一存储单元，由第二电阻值范围表示的第二数据数值可被写入至第二存储单元，并位在相同的写入周期。写入周期的初始时间是相同于终了时间延迟，以利分别地将第一及第二电阻值范围所表示的写入数据数值写入至第一存储单元及第二存储单元。
图7绘示的流程图显示另一种将数据数值写入在存储单元之中的方法实施例，其中数据数值由第一及第二可编程电阻值范围所表示。数据数值是在写入周期之中被写入。写入周期起始于初始时间(步骤710)，并终止于终了时间延迟(步骤740)。
为了写入由第一电阻值范围表示的第一数据数值，第一写入操作是被应用(步骤720)。第一写入操作的第一写入周期长于第二写入操作的第二写入周期(如图4的440)。第一写入周期起始于初始时间之后而结束在第三时间延迟(长于第二时间延迟)之后。第一验证操作被接续地应用至存储单元(步骤730)。第一验证操作的第一验证周期短于第二验证操作的第二验证周期(如图4的420)。第一验证周期起始在第四时间延迟之后而结束在终了时间延迟之前。
为了写入由第二电阻值范围表示的第二数据数值，第二写入操作是被应用。第二写入操作具有第二写入周期。第二写入周期起始于初始时间之后而结束在第一时间延迟(短于第二时间延迟)之后(步骤725)。第二验证操作被接续地被应用(步骤735)。第二验证操作具有第二验证周期。第二验证周期起始在第二时间延迟之后而结束在终了时间延迟之前。
在本方法实施例中，终了时间延迟是短于第一写入周期及第二验证周期之和。
图8绘示集成电路存储器的简化方块图。集成电路存储器800所包含的控制器810是被配置以实现能操作集成电路存储器800的方法。控制器810被耦接至存储器阵列860。此方法可包含写入数据数值至存储单元，其中数据数值是由第一及第二可编程电阻值范围表示。为了写入由第一电阻值范围表示的第一数据数值，第一验证操作及后续的第一写入操作是被应用至存储单元。第一验证操作具有第一验证周期，第一验证周期起始于写入周期的初始时间之后而结束在第一时间延迟之后。第一写入操作具有第一写入周期。第一写入周期起始在第二时间延迟之后而结束在终了时间延迟之前。
为了写入由第二电阻值范围表示的第二数据数值，第二验证操作及后续的第二写入操作是被应用。第二验证操作具有长于第一验证周期的第二验证周期。第二验证周期起始于初始时间之后而结束在第三时间延迟(长于第二时间延迟)之后。第二写入操作具有短于第一写入周期的第二写入周期。第二写入周期起始在第四时间延迟之后而结束在终了时间延迟之前。终了时间迟延是短于第一写入周期与第二验证周期之和。
在此处所述的替代性实施例中，此方法可包含：应用具有第一验证周期的第一验证操作及后续的具有第一写入周期的第一写入操作，以写入由第一电阻值范围表示的第一数据数值；应用具有第二验证周期的第二验证操作及后续的具有第二写入周期的第二写入操作，以写入由第二电阻值范围表示的第二数据数值，第二写入周期长于该第一写入周期，第二验证周期短于第一验证周期。如此，终了时间延迟是短于第一验证周期与第二写入周期之和。
控制器810例如可实作为状态机(statemachine)，控制器810提供讯号以控制方块820之中的一或多个电压供应器来产生或提供偏压安排供应电压(biasarrangementsupplyvoltage)，从而完成此处所述的各种操作。此些操作包含读取、写入、及更新(refresh)操作。控制器可使用如技艺中所知悉的特别用途逻辑电路(special-purposelogiccircuitry)而被实现。在替代性的实施例中，控制器包含一般用途(general-purpose)处理器，此控制器可被实现在相同的集成电路上，并执行计算机程序以控制装置的操作。在另一实施例中，特别用途逻辑电路与一般用途处理器的组合可被使用于实现控制器。
在一些实施例中，存储器阵列860可包含单阶储存单元(Singlelevelofcells，SLC)。在其他实施例中，存储器阵列860可包含多阶储存单元(multiplelevelsofcells，MLC)。列译码器(rowdecoder)840被耦接至沿存储器阵列860的列而排列的多个字线845。行译码器(columndecoder)880于此例中是经由数据总线875耦接至一组页缓冲器870。全局(global)位线865被耦接至沿着存储器阵列860的行而排列的区域(local)位线(未绘示)。地址是提供在总线830上以送至行译码器880与列译码器840。数据是从集成电路上的其他电路890(包含如输入/输出端)所提供至走线885上，如一般用途处理器或特别用途应用电路、或存储器阵列860可支持的提供系统单芯片(System-on-chip，SoC)的模块组合。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (16)

1.一种储存一数据数值在一存储单元(memorycell)的方法，该数据数值包含一第一数据数值和一第二数据数值其中之一，该第一数据数值和该第二数据数值分别由一第一及一第二可编程电阻值范围(programmableresistanceranges)所表示，该方法包括：
在一写入周期(cycle)，应用具有一第一验证周期的一第一验证操作及具有一第一写入周期的一第一写入操作以储存该第一数据数值在该存储单元，或应用具有一第二验证周期的一第二验证操作及具有一第二写入周期的一第二写入操作以储存该第二数据数值在该存储单元，该第二验证周期长于该第一验证周期，该第二写入周期短于该第一写入周期；
其中，该写入周期是短于该第一写入周期及该第二验证周期之和。
2.根据权利要求1所述的方法，其中该第一验证周期起始于该写入周期的一初始时间之后而结束于一第一时间延迟之后；该第一写入周期起始于一第二时间延迟之后而结束于一终了时间延迟之前；该第二验证周期起始于该初始时间之后而结束于一第三时间延迟之后，该第三时间延迟长于该第二时间延迟；及该第二写入周期起始于一第四时间延迟之后而结束于该终了时间延迟之前。
3.根据权利要求1所述的方法，其中该第一验证周期及该第一写入周期是有关于该第一可编程电阻值范围，及该第二验证周期及该第二写入周期是有关于该第二可编程电阻值范围。
4.根据权利要求1所述的方法，一存储器包含：
多个存储单元，这些存储单元包含该存储单元，这些存储单元耦接至多条位线，其中该第一验证操作及该第一写入操作是经由这些位线之中的一第一位线而应用至该存储单元，该第一位线耦接至该存储单元。
5.根据权利要求4所述的方法，更包含，在该写入周期，该第一数据数值是储存在该存储单元之中，且在该写入周期，通过应用一第二验证操作及一第二写入操作并经由这些位线之中的一第二位线而储存该第二数据数值在这些存储单元之中的一第二存储单元，该第二验证操作具有该第二验证周期，该第二写入操作具有该第二写入周期。
6.根据权利要求1所述的方法，其中该第一电阻值范围的多个电阻值数值是低于第二电阻值范围的多个电阻值数值，该第一写入操作的一电压振幅低于该第二写入操作的一电压振幅并高于该第一验证操作与该第二验证操作的一电压振幅。
7.根据权利要求1所述的方法，其中该第一写入周期起始于该写入周期的一初始时间之后而结束于一第三时间延迟之后；该第一验证周期起始于一第四时间延迟之后而结束于一终了时间延迟之前；该第二写入周期起始于该初始时间之后而结束于一第一时间延迟之后；及该第二验证周期起始于一第二时间延迟之后而结束于该终了时间延迟之前，该第二时间延迟短于该第三时间延迟。
8.一种存储器，包含：
多个存储单元，用于储存数据数值，这些数据数值由一第一及一第二可编程电阻值范围所表示；以及
一控制器，耦接至这些存储单元，包含一逻辑以写入一数据数值至这些存储单元之中的一存储单元，该逻辑包含：
写入由一第一电阻值范围表示的一第一数据数值的逻辑、应用具有一第一验证周期的一第一验证操作的逻辑、以及应用具有一第一写入周期的一第一写入操作的逻辑；以及
写入由一第二电阻值范围表示的一第二数据数值的逻辑、应用具有一第二验证周期的一第二验证操作的逻辑、以及应用具有一第二写入周期的一第二写入操作的逻辑，其中该第二验证周期长于该第一验证周期，该第二写入周期短于该第一写入周期；
其中，用于写入该第一及该第二数据数值的该写入周期是短于该第一写入周期及该第二验证周期之和。
9.根据权利要求8所述的存储器，其中该第一验证周期起始于该写入周期的一初始时间之后而结束于一第一时间延迟之后；该第一写入周期起始于一第二时间延迟之后而结束于一终了时间延迟之前；该第二验证周期起始于该初始时间之后而结束于一第三时间延迟之后，该第三时间延迟长于该第二时间延迟；及该第二写入周期起始于一第四时间延迟之后而结束于该终了时间延迟之前。
10.根据权利要求8所述的存储器，其中该第一验证周期及该第一写入周期是有关于该第一可编程电阻值范围，及该第二验证周期及该第二写入周期是有关于该第二可编程电阻值范围。
11.根据权利要求8所述的存储器，其中：
这些多个存储单元耦接至多条位线，其中该第一验证操作及该第一写入操作是经由这些位线之中的一第一位线而应用至该存储单元，该第一位线耦接至该存储单元；
其中该第二验证操作及该第二写入操作是经由这些位线之中的一第二位线而并行地(inparallel)应用于一第二存储单元，该第二位线耦接至该第二存储单元。
12.根据权利要求8所述的存储器，其中第一电阻值范围的多个电阻值数值是低于第二电阻值范围的多个电阻值数值，该第一写入操作的一电压振幅低于该第二写入操作的一电压振幅并高于该第一验证操作与该第二验证操作的一电压振幅。
13.一种存储器，包含：
多个存储单元，用于储存数据数值，这些数据数值由一第一及一第二可编程电阻值范围所表示；以及
一控制器，耦接至这些存储单元，包含逻辑以写入一数据数值至这些存储单元之中的一存储单元，该逻辑包含：
写入由一第一电阻值范围表示的一第一数据数值的逻辑、应用具有一第一写入周期的一第一写入操作的逻辑、以及应用具有一第一验证周期的一第一验证操作的逻辑；以及
写入由一第二电阻值范围表示的一第二数据数值的逻辑、应用具有一第二写入周期的一第二写入操作的逻辑，其中该第二写入周期短于该第一写入周期、以及应用具有一第二验证周期的一第二验证操作的逻辑，其中该第二验证周期长于该第一验证周期；
其中，用于写入该第一及该第二数据数值的一写入周期是短于该第一写入周期及该第二验证周期之和。
14.根据权利要求13所述的存储器，其中该第一写入周期起始于该写入周期的一初始时间之后而结束于一第三时间延迟之后；该第一验证周期起始于一第四时间延迟之后而结束于一终了时间延迟之前；该第二写入周期起始于该初始时间之后而结束于一第一时间延迟之后；及该第二验证周期起始于一第二时间延迟之后而结束于该终了时间延迟之前，该第二时间延迟短于该第四时间延迟。
15.根据权利要求13所述的存储器，其中：
这些多个存储单元耦接至多条位线，其中该第一验证操作及该第一写入操作是经由这些位线之中的一第一位线而应用至该存储单元，该第一位线耦接至该存储单元；
其中该第二验证操作及该第二写入操作是经由这些位线之中的一第二位线而并行地应用于一第二存储单元，该第二位线耦接至该第二存储单元。
16.根据权利要求13所述的存储器，其中该第一电阻值范围的多个电阻值数值是低于第二电阻值范围的多个电阻值数值，该第一写入操作的一电压振幅低于该第二写入操作的一电压振幅并高于该第一验证操作与该第二验证操作的一电压振幅。
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