JP2007199765A - 半導体記憶装置 - Google Patents

Abstract

【課題】容易に多値ＮＡＮＤ型フラッシュメモリ（１つのメモリセルに複数のデータを記録することが可能な不揮発性メモリ）を使用することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１外部インターフェイスを有し１つのメモリセルに１ビットのデータを記録することが可能な第１不揮発性メモリ１４と、テスト端子インターフェイスを有し１つのメモリセルに複数のデータを記録することが可能な第２不揮発性メモリ１２と、第２外部インターフェイスを有し前記第２不揮発性メモリ内部の物理状態を制御するように構成された制御手段１３とを具備する。
【選択図】図１

Description

この発明は、半導体記憶装置に関し、例えば、ＮＡＮＤ型フラッシュメモリを搭載した半導体チップ等に使用されるものである。

従来より、ＮＡＮＤ型フラッシュメモリと呼ばれる不揮発性メモリが使用され、販売されている。

このＮＡＮＤ型フラッシュメモリには、１つのメモリセルに１ビットのデータを記録することが可能な２値ＮＡＮＤ型フラッシュメモリ（１つのメモリセルに１ビットのデータを記録することが可能な不揮発性メモリ）がある。さらに、１つのメモリセルに複数のデータを記録することが可能な多値ＮＡＮＤ型フラッシュメモリ（１つのメモリセルに複数のデータを記録することが可能な不揮発性メモリ）がある。多値ＮＡＮＤ型フラッシュメモリは、１つのメモリセルの面積に複数のデータを記録することが可能なため、同面積の２値ＮＡＮＤ型フラッシュメモリに対して２倍以上の容量を実現することが可能である。このため、近年のフラッシュメモリの大容量化に伴って、チップ面積、及びコスト削減の観点から多値ＮＡＮＤ型フラッシュメモリが注目されている。

しかしながら、多値ＮＡＮＤ型フラッシュメモリは、２値ＮＡＮＤ型フラッシュメモリに比べて、下記１乃至３等に示す使用上の制限がある。

１．データの書込み時間、及び消去時間が長くなる。

セルへデータを書込む時間は、現状２値ＮＡＮＤ型に比べ、多値ＮＡＮＤ型は、３倍程度の時間がかかる。またセルのデータを消去する時間は、現状では２値ＮＡＮＤ型に比べ多値ＮＡＮＤ型は２倍程度の時間がかかるという点で問題がある。

２．より強力なデータ誤りの訂正能力を必要とする。

２値ＮＡＮＤ型では、例えば、５１２バイトのデータあたり１ビットのデータ誤りを訂正できる能力が必要とされる。一方、多値ＮＡＮＤ型では、例えば、５１２バイトのデータあたり４ビットのデータ誤りを訂正できる能力が必要とされる。

３．書き換え可能回数が少なくなる。

２値ＮＡＮＤ型では、１０万回程度の書き換えが可能であるが、多値ＮＡＮＤ型では１万回程度である。

尚、ＮＡＮＤ型フラッシュメモリでは、一部のメモリセルに書込みが集中をすることを避けるために、書込みをなるべく各セルに分散させる手法（Wear Leveling）が用いられている。しかし、２値ＮＡＮＤ型に比べ、多値ＮＡＮＤ型では開発に高度な技術が必要となるため、プログラム等の開発にもさらに多くの時間および費用等が必要となる。

ここで、ＮＡＮＤ型フラッシュメモリを記憶媒体して使用する場合、データの入出力制御、データの管理、及びデータを書き込む際には誤り訂正符号（ＥＣＣ: Error Correction Code）を付加し、読み出す際には誤り訂正符号（ＥＣＣ）を解析・処理するために制御手段が必要となるが、通常の多値ＮＡＮＤ型フラッシュメモリでは、このような制御手段が同一パッケージ内に搭載されていない。従って、この制御手段を使用者側で別途用意する必要がある。

一方、多値ＮＡＮＤ型フラッシュメモリに関しては上記１乃至３の使用上の制限があるため、制御手段を設けるためには、上記１乃至３の使用上の制限を回避し得る一定の技術が必要となる。その結果、容易に多値ＮＡＮＤ型フラッシュメモリを使用することができないという問題点がある。

上記のように、従来の半導体記憶装置は、容易に多値ＮＡＮＤ型フラッシュメモリ（１つのメモリセルに複数のデータを記録することが可能な不揮発性メモリ）を使用することができないという事情があった。
特開２００２−０１６１５４号公報 明細書

この発明は、容易に多値ＮＡＮＤ型フラッシュメモリ（１つのメモリセルに複数のデータを記録することが可能な不揮発性メモリ）を使用することができる半導体記憶装置を提供する。

この発明の一態様によれば、第１外部インターフェイスを有し、１つのメモリセルに１ビットのデータを記録することが可能な第１不揮発性メモリと、テスト端子インターフェイスを有し、１つのメモリセルに複数のデータを記録することが可能な第２不揮発性メモリと、第２外部インターフェイスを有し、前記第２不揮発性メモリ内部の物理状態を制御するように構成された制御手段とを具備する半導体記憶装置を提供できる。

この発明によれば、容易に多値ＮＡＮＤ型フラッシュメモリ（１つのメモリセルに複数のデータを記録することが可能な不揮発性メモリ）を使用することができる半導体記憶装置が得られる。

以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。

[第１の実施形態]
まず、図１乃至図７を用いて、この発明の第１の実施形態に係る半導体記憶装置を説明する。図１は、この実施形態に係る半導体記憶装置を説明するためのブロック図である。この実施形態では、複数のＮＡＮＤ型フラッシュメモリ１２、１４等を１つの半導体チップ１０に実装したマルチ・チップ・パッケージ（ＭＣＰ：Multi-Chip-Package）を例に挙げて説明する。上記ＭＣＰは、例えば、携帯電話用のメモリ等として使用される。

図示するように、半導体チップ１０は、ＲＡＭ（Random Access Memory）１１、多値ＮＡＮＤ型フラッシュメモリ１２、コントローラ（制御手段）１３、２値ＮＡＮＤ型フラッシュメモリ１４、および発振回路３３を同一のパッケージ内に搭載している。半導体チップ１０は、プリント基板に半田実装され、図示しない携帯電話等のホスト装置とデータ転送等を行う。

ＲＡＭ１１は、ホスト装置がファームウェア等のプログラムコードを使用する際に、このＲＡＭ１１上に一時的に展開（保持）する（shadowing）ように構成されている。ＮＯＲ型フラッシュメモリと異なり、本例のようなＮＡＮＤ型フラッシュメモリ１４は、アドレスを指定してアクセスできず、シリアルにデータを読み出す。そのため、ホスト装置がファームウェア等のプログラムコードを読み込む際には、ランダムアクセスできるようにこのＲＡＭ１１上に一時的に展開する必要があるからである。ＲＡＭ１１は、例えば、擬似スタティックＲＡＭ（Pseudo ＳＲＡＭ）よりも容量の大きいＳＤＲＡＭ等が望ましい。

多値ＮＡＮＤ型フラッシュメモリ１２は、１つのメモリセルに多ビットの複数データを記憶することが可能なＮＡＮＤ型フラッシュメモリであり、テスト端子インターフェイス（テスト端子Ｉ／Ｆ）１５を備えている。多値ＮＡＮＤ型フラッシュメモリ１２は、コントローラ１３にその物理状態を制御され、コントローラ内のＳＤカードＩ／Ｆ１８を介してホスト装置とデータ等の送受信を行う。

２値ＮＡＮＤ型フラッシュメモリ１４は、１つのメモリセルに１ビットのデータを記録することが可能なＮＡＮＤ型フラッシュメモリである。２値ＮＡＮＤ型フラッシュメモリ１４は、ホスト装置と直接にコマンドやデータ等の送受信を行う。

また、テスト端子Ｉ／Ｆ１５に電気的に接続され、半導体チップ１０の外側に引き出されたテスト端子１６（信号ピンＴＰ）が設けられている。このテスト端子１６は、例えば、半導体チップ１０を製造した後の出荷の際等に、製造者が多値ＮＡＮＤ型フラッシュメモリ１２が正常に機能するか否かの機能テストを行うために設けられるものである。

コントローラ１３は、多値ＮＡＮＤ型フラッシュメモリ１２内部の物理状態（例えば、何処の物理ブロックアドレスに、何番目の論理セクタアドレスデータが含まれているか、あるいは、何処のブロックが消去状態であるか）を管理するように構成されている。また、コントローラ１３は、多値ＮＡＮＤ型フラッシュメモリ１２に対してデータの入出力制御、データの管理、及びデータを書き込む際には誤り訂正符号（ＥＣＣ）を付加し、読み出す際にも誤り訂正符号（ＥＣＣ）の解析・処理を行う。

コントローラ１３は、メモリインターフェイス（本例では、ＮＡＮＤＩ／Ｆ）１７、ＳＤカードＩ／Ｆ１８、ＭＰＵ（micro processing unit）２０、およびＲＡＭ（random access memory）２１を備えている。

メモリＩ／Ｆ１７は、多値ＮＡＮＤ型フラッシュメモリ１２とデータやコントロール信号等を交換するために設けられる。

ＳＤカードＩ／Ｆ１８は、コントローラ１３とホスト装置（図示せず）と間のデータの転送を行うために設けられ、ＳＤ^ＴＭメモリカードに基づいて形成されたホストインターフェイスである。

また、ＳＤカードＩ／Ｆ１８に電気的に接続され、半導体チップ１０の外側に引き出されたＳＤカード用インターフェイス端子１９（信号ピンＤＡＴ０〜ＤＡＴ３、ＣＭＤ等）が設けられている。

ＭＰＵ２０は、多値ＮＡＮＤ型フラッシュメモリ１２全体の動作を制御するように構成されている。また、ＭＰＵ２０は、ホスト装置（図示ぜず）から書き込みコマンド、読み出しコマンド、消去コマンドを受け取り、多値ＮＡＮＤ型フラッシュメモリ１２に対して所定の処理を実行したり、ＲＡＭ２１を通じたデータ転送処理を制御する。

コントローラ１３内のＲＡＭ２１は、例えば、ホスト装置から送られてくるデータを多値ＮＡＮＤ型フラッシュメモリ１２へ書き込む際に、一定量のデータ（例えば、１ページ分）を一時的に記憶するように構成される。

発振回路３３は、クロック信号（ＣＬＫ信号）を生成し、コントローラ１３にこのクロック信号を送信するように構成されている。外付けＣＲ回路２２は、上記クロック信号の発振周波数を決定するように構成されている。

ここで、コントローラ１３と多値ＮＡＮＤ型フラッシュメモリ１２との間、およびホスト装置と２値ＮＡＮＤ型フラッシュメモリ１４との間でやりとりされる信号は、以下の通りである。

レディ（READY）／ビジィ（BUSY）信号（以下、Ｒ／Ｂ１信号、Ｒ／Ｂ２信号）は、メモリ１２、１４のデバイスの内部動作状態を外部に知らせるための信号である。メモリ１２、１４が動作実行中の場合、メモリ１２、１４は“ビジィ状態”のＲ／Ｂ１信号、Ｒ／Ｂ２信号を送信する。一方、メモリ１２、１４が動作完了の場合、メモリ１２、１４は“レディ状態”のＲ／Ｂ１信号、Ｒ／Ｂ２信号を送信する。

Ｒ／Ｂ１信号は、多値ＮＡＮＤ型フラッシュメモリ１２とコントローラ１３との間で独立に送受信される。Ｒ／Ｂ２信号は、２値ＮＡＮＤ型フラッシュメモリ１４とホスト装置（図示せず）との間で独立に送受信される。

チップイネーブル信号ＣＥ１、ＣＥ２は、ＮＡＮＤ型フラッシュメモリ１２、１４のモード選択信号であり、コントローラ１３またはホスト装置（図示せず）から送信される。例えば、ＣＥ１が“Ｈレベル”とされるとＮＡＮＤ型フラッシュメモリ１２がリード／ライト不可能であるスタンバイモードとなる。ＣＥ２が“Ｌレベル”とされると、ＮＡＮＤ型フラッシュメモリ１４がリード／ライト可能であるオペレーションモードとなる。

コントロール信号は、ＮＡＮＤ型フラッシュメモリ１２、１４に対して送信される信号が、アドレス、コマンド、データなのかを判別するための制御信号であり、端子２３−１、２３−２により送受信される。

Ｉ／Ｏ信号は、コマンド、アドレス、データの信号であり、Ｉ／Ｏバス２４−１、２４−２により送受信される。

＜読み出し・書き込み動作＞
この実施形態に係るＮＡＮＤ型フラッシュメモリ１２、１４の読み出し、書き込み動作は、上記信号を用いて、以下のように行われる。

２値ＮＡＮＤ型フラッシュメモリ１４の書き込み動作を例に挙げて説明する。この２値ＮＡＮＤ型フラッシュメモリ１４に対しての書き込み動作は、ホスト装置と２値ＮＡＮＤ型フラッシュメモリ１４との間でやりとりがなされる。まず、ホスト装置は、ＣＥ２信号が“Ｌレベル”の状態（オペレーションモード）で、Ｒ／Ｂ２信号が“レディ状態”であることを確認する。

続いて、ホスト装置は、Ｉ／Ｏバス２４−２により、アドレス、書き込みコマンド、および所望のデータからなるＩ／Ｏ信号２をメモリ１４に送信する。メモリ１４は、このＩ／Ｏ信号２を受け取ると、“ビジィ状態”のＲ／Ｂ２信号をホスト装置に送信する。

続いて、データの書き込みが終了すると、メモリ１４は、“レディ状態”のＲ／Ｂ２信号をホスト装置に送信し、書き込み動作が終了する。

ここで、この２値ＮＡＮＤ型フラッシュメモリ１４に書き込まれるデータは、信頼性が必要となる基本プログラムコード、および読み出し書き込みの性能が必要な一部のアプリケーション用データ等である。このように、信頼性の必要なデータにつき、２値ＮＡＮＤ型フラッシュメモリ１４に記憶する。

また、多値ＮＡＮＤ型フラッシュメモリ１２に対しての書き込み動作は、コントローラ１３を介してなされる点を除いて上記と同様に行われる。ここで、多値ＮＡＮＤ型フラッシュメモリ１２に書き込まれるデータは、音楽データや画像データ等の一般的なアプリケーション用データである。このように、より大容量が必要なデータにつき、多値ＮＡＮＤ型フラッシュメモリ１２に記憶する。

一方、２値ＮＡＮＤ型フラッシュメモリ１４に対しての読み出し動作は、ホスト装置と２値ＮＡＮＤ型フラッシュメモリ１４との間でなされる。まず、ホスト装置は、ＣＥ２信号が“Ｌレベル”の状態（オペレーションモード）で、Ｒ／Ｂ２信号が“レディ状態”であることを確認する。

続いて、ホスト装置は、Ｉ／Ｏバス２４−２により、アドレス、読み出しコマンドからなるＩ／Ｏ信号２をメモリ１４に送信する。メモリ１４は、このＩ／Ｏ信号２を受け取ると、“ビジィ状態”のＲ／Ｂ２信号をホスト装置に送信する。

続いて、メモリ１４からのデータの読み出しが終了すると、メモリ１４が“レディ状態”のＲ／Ｂ２信号をホスト装置に送信し、読み出し動作が終了する。

多値ＮＡＮＤ型フラッシュメモリ１２に対しての読み出し動作は、コントローラ１３を介してなされる点を除いて、上記２値ＮＡＮＤ型フラッシュメモリ１４と同様に行われる。

さらに、ホスト装置は、上記読み出し動作により、２値ＮＡＮＤフラッシュメモリ１４から読み出したデータのうち、ランダムアクセスが必要なファームウェアのコード等のデータをＲＡＭ１１に一時的に展開（保持）しておく（shadowing）。そして、ホスト装置は、所定のデータにつき、ＲＡＭ１１から読み出す。

次に、図２乃至図４を用いて、半導体チップ１０の平面構造および断面構造についてより詳しく説明する。図２は、この実施形態に係る半導体チップの平面図である。図３は、図２中のIII−III線に沿った断面図である。図４は、図２中のIV−IV線に沿った断面図である。

図示するように、半導体チップ１０は、基板３１上に順次積層された２値ＮＡＮＤ型フラッシュメモリ１４、スペーサ２７−１、多値ＮＡＮＤ型フラッシュメモリ１２、スペーサ２７−２、ＲＡＭ１１、およびコントローラ１３を同一パッケージ内に搭載している。

ＲＡＭ１１は、ワイヤ２５により基板３１にボンディングされ、基板３１の裏面に設けられ後述する信号ピン（３０−１、３０−２）に導通され、半田ボール２８によって実装されている。

多値ＮＡＮＤ型フラッシュメモリ１２は、ワイヤ２５により基板３１にボンディングされ、基板３１の裏面に設けられ後述する信号ピン（ＴＰ）に導通され、半田ボール２８によって実装されている。

２値ＮＡＮＤ型フラッシュメモリ１４は、ワイヤ２５により基板３１にボンディングされ、基板３１の裏面に設けられ後述する信号ピン（３０−１、３０−２）に導通され、半田ボール２８によって実装されている。

コントローラ１３は、ワイヤ２６により基板３１にボンディングされ、基板３１の裏面に設けられ後述する信号ピン（ＤＡＴ０〜ＤＡＴ３、ＣＭＤ等）に導通され、半田ボール２８よって実装されている。

次に、図５乃至図７を用いて、信号ピンの配置および信号の割り当て、外付けＣＲ回路２２について説明する。図５は、半導体チップの裏面の信号ピンのピン配置の一例を示す平面図である。図６は、外付けＣＲ回路２２の一構成例を示す回路図である。図７は、信号の割り当てを説明するための図である。

本例では、図５に示す配置により、半導体チップ１０の裏面に複数の信号ピン（ＤＡＴ０等）が設けられている。ここで、図示する信号ピンのうち、ＳＤカードＩ／Ｆ１８は、信号ピンＤＡＴ０〜ＤＡＴ３、Ｖｓｓ、Ｖｄｄ、ＣＬＫ、およびＣＭＤである。２値ＮＡＮＤ型フラッシュメモリ１４およびＲＡＭ１１のホストインターフェイスは、図５中の破線３０−１、３０−２で囲む信号ピンである。

図示するように、外付けＣＲ回路２２用の信号ピンＸ１、Ｘ２、Ｘ３は、半導体チップ１０の裏面の一辺近傍の位置（Ｉ，１３）、（Ｊ，１３）、（Ｊ，１２）にそれぞれ配置されている。上記信号ピンＸ１、Ｘ２、Ｘ３は、信号配線２９−１〜２９−３により、外付けＣＲ回路２２の信号ピンＣ１、Ｒ１、Ｒ３にそれぞれ接続されている。

発振回路３３は、クロック信号（ＣＬＫ信号）を生成し、コントローラ１３にこのクロック信号を送信する。発振回路３３の出力は、コントローラ１３に接続されている。この発振回路３３は、例えば、インバータ等により構成されている。

外付けＣＲ回路２２は、抵抗素子Ｒ２、Ｒ３、キャパシタＣ１を備え、抵抗素子Ｒ２、Ｒ３の抵抗値およびキャパシタＣ１の容量値を所定の値に選択することにより、クロック信号の発振周波数を決定する。キャパシタＣ１の一方の電極は、発振回路３３の出力に接続され、他方の電極は抵抗素子Ｒ２、Ｒ３の一端に接続されている。抵抗素子Ｒ２、Ｒ３の他端は発振回路３３の入力に接続されている。

続いて、上記複数の信号ピンに対する信号の割り当ては、例えば、図７に示すようになっている。

信号ピンＤＡＴ０、ＤＡＴ１、ＤＡＴ２、およびＤＡＴ３は、データ０乃至データ３にそれぞれ割り当てられている。また、信号ピンＤＡＴ０は、カード検出信号に対しても割り当てられている。

信号ピンＶｓｓは接地電圧に、信号ピンＶｄｄは電源電圧に割り当てられている。信号ピンＴＰ（テスト端子１６）は、テスト信号に割り当てられている。信号ピンＣＬＫは、クロック信号に割り当てられている。信号ピンＸ１〜Ｘ２は、上記外付けＣＲ回路２２の信号ピンＣ１、Ｒ１、Ｒ３にそれぞれ接続されている。信号ピンＮＵは、非使用の信号ピンである。

この実施形態に係る半導体記憶装置によれば、下記（１）乃至（４）に示す効果が得られる。

（１）容易に多値ＮＡＮＤ型フラッシュメモリ（１つのメモリセルに複数のデータを記録することが可能な不揮発性メモリ）１２を使用することができる。

上記のように、従来の半導体記憶装置では、多値ＮＡＮＤ型フラッシュメモリを制御するように構成された制御手段については、同一パッケージ内に搭載されておらず、使用者側で別途用意する必要があった。しかし、この実施形態に係る半導体記憶装置では、多値ＮＡＮＤ型フラッシュメモリ１２の制御に対応したコントローラ（制御手段）１３が、同一の半導体チップ１０内にあらかじめ搭載されている。そのため、使用者は前述の多値ＮＡＮＤ型フラッシュメモリに関する１乃至３等の使用上の制限を意識することなく、多値ＮＡＮＤ型フラッシュメモリ１２を記憶媒体として使用することができる。

このように、使用者が多値ＮＡＮＤ型フラッシュメモリに関する制限を意識する必要がなく、容易に多値ＮＡＮＤ型フラッシュメモリ１２（１つのメモリセルに複数のデータを記録することが可能な不揮発性メモリ）を記憶媒体として使用できる点で有利である。

（２）利便性を向上できる。

半導体チップ１０は、多値ＮＡＮＤ型フラッシュメモリ１２および２値ＮＡＮＤ型フラッシュメモリ１４を同一チップ内に搭載している。そして、２値ＮＡＮＤ型フラッシュメモリ１４に書き込むデータは、信頼性が必要となる基本プログラムコード、および読み出し書き込みの性能が必要な一部のアプリケーション用データ等である。このように、信頼性の必要なデータにつき、２値ＮＡＮＤ型フラッシュメモリ１４に記憶する。一方、多値ＮＡＮＤ型フラッシュメモリ１２に書き込むデータは、音楽データや画像データ等の一般的なアプリケーション用データである。このように、より大容量が必要なデータにつき、多値ＮＡＮＤ型フラッシュメモリ１２に記憶する。

そのため、データの信頼性やデータ容量により、２値または多値ＮＡＮＤ型フラッシュメモリ１４、１２のいずれかに選択的に記憶することができる。その結果、データの種類・用途に応じて選択的に記憶することができるため、利便性を向上できる点で有利である。

さらに、半導体チップ１０は、ＲＡＭ１１を同一チップ内に搭載している。そのため、ホスト装置は、２値ＮＡＮＤ型フラッシュメモリ１４から読み出したデータのうち、ランダムアクセスが必要なファームウェアのコード等のデータについては、ＲＡＭ１１上に一時的に展開（shadowing）する。そのため、所定のデータにつき、ＲＡＭ１１から読み出すことができる点で利便性を向上することができる。

（３）製造効率を向上することができる。

上記のように、多値ＮＡＮＤ型フラッシュメモリ１２のテスト端子Ｉ／Ｆ１５に電気的に接続され、半導体チップ１０の外側に引き出されたテスト端子１６（信号ピンＴＰ）が設けられている。

このテスト端子１６（信号ピンＴＰ）によって、例えば、半導体チップ１０を製造した後の出荷の際等に、製造者が多値ＮＡＮＤ型フラッシュメモリ１２が正常に機能するか否かの機能テストを行うことができる。そのため、出荷の際に正常に機能しない多値ＮＡＮＤ型フラッシュメモリ１２を有する半導体チップ１０を除去することができ、半導体チップ１０の製造効率を向上できる点で有利である。

（４）外付けＣＲ回路２２の信号遅延を防止できる。

上記のように、外付けＣＲ回路２２用の信号ピンＸ１、Ｘ２、Ｘ３は、半導体チップ１０の裏面の一辺近傍の位置（Ｉ，１３）、（Ｊ，１３）、（Ｊ，１２）にそれぞれ配置され、信号配線２９−１〜２９−３により、外付けＣＲ回路２２の信号ピンＣ１、Ｒ１、Ｒ３にそれぞれ接続されている。そのため、信号配線２９−１〜２９−３の配線長を低減でき、配線長の増大に伴う信号遅延を防止できる点で有利である。

［第２の実施形態（複数の多値ＮＡＮＤ型フラッシュメモリを搭載する一例）］
次に、第２の実施形態に係る半導体記憶装置について、図８を用いて説明する。この実施形態は、半導体チップ１０が、複数の多値ＮＡＮＤ型フラッシュメモリ１２−１、１２−２を更に搭載する例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

図示するように、半導体チップ１０は、多値ＮＡＮＤ型フラッシュメモリ１２−２を同一のチップ内に更に搭載している。

多値ＮＡＮＤ型フラッシュメモリ１２−２は、上記多値ＮＡＮＤ型フラッシュメモリ１２−１と同様に、テスト端子Ｉ／Ｆ１５−２を備えている。テスト端子Ｉ／Ｆ１５−２に電気的に接続され、半導体チップ１０の外側に引き出されたテスト端子１６−２（信号ピンＴＰ）が設けられている。

コントロール信号１は、多値ＮＡＮＤ型フラッシュメモリ１２−１、１２−２とコントローラ１３との間で、共通端子２３−３により共通に送受信される。

Ｉ／Ｏ信号１は、多値ＮＡＮＤ型フラッシュメモリ１２−１、１２−２とコントローラ１３との間で、共通Ｉ／Ｏバス２４−３により共通に送受信される。

ＣＥ１信号、ＣＥ３信号は、多値ＮＡＮＤ型フラッシュメモリ１２−１、１２−２とコントローラ１３との間で、それぞれ独立に送受信される。

Ｒ／Ｂ１信号、Ｒ／Ｂ３信号は、多値ＮＡＮＤ型フラッシュメモリ１２−１、１２−２とコントローラ１３との間で、それぞれ独立に送受信される。

多値ＮＡＮＤ型フラッシュメモリ１２−１、１２−２のデバイス選択は、以下のように行われる。例えば、多値ＮＡＮＤ型フラッシュメモリ１２−２を選択する場合を例に挙げて説明する。

まず、コントローラ１３は、ＣＥ１信号およびＣＥ３信号が“Ｌレベル”の状態（オペレーションモード）で、Ｒ／Ｂ１信号およびＲ／Ｂ３信号いずれもが“レディ状態”であることを確認する。

続いて、コントローラ１３からメモリ１２−１に対して“Ｈレベル”のＣＥ１信号が送信され、メモリ１２−１が非選択（スタンバイモード）となる。

以後、上記の状態でメモリ１２−２に対して上記第１の実施形態で説明した書き込み・読み出し動作を同様に行う。

このように、Ｒ／Ｂ１信号、Ｒ／Ｂ３信号によりメモリ１２−１、１２−２の動作モードを判断した後、ＣＥ１信号、ＣＥ２信号をそれぞれ切り替えることで、メモリ１２−１、１２−２の動作モードを切り替え、デバイス選択をすることができる。

この実施形態に係る半導体記憶装置によれば、上記第１の実施形態に示した（１）乃至（４）と同様の効果を得ることができる。

さらに、本例に係る半導体チップ１０は、多値ＮＡＮＤ型フラッシュメモリ１２−２を同一のチップ内に更に搭載している。そのため、半導体チップ１０のデータ容量を増大できる点で有利である。

また、コントロール信号１は、多値ＮＡＮＤ型フラッシュメモリ１２−１、１２−２とコントローラ１３との間で、共通端子２３−３により共通に送受信される。Ｉ／Ｏ信号１は、多値ＮＡＮＤ型フラッシュメモリ１２−１、１２−２とコントローラ１３との間で、共通Ｉ／Ｏバス２４−３により共通に送受信される。そのため、複数の多値ＮＡＮＤ型フラッシュメモリ１２−１、１２−２を単一のコントローラ１３にて制御できるため、半導体チップ１０の小スペース化に対して有利である。

さらに、多値ＮＡＮＤ型フラッシュメモリ１２−１、１２−２に記憶させる音楽データや画像データ等の一般的なアプリケーション用データにつき、いずれかのメモリ１２−１、１２−２に選択的に記憶することができる。そのため、データの種類・用途に応じてさらに細分化して記憶させることができる点で有利である。

尚、この実施形態では、半導体チップ１０は、２つの多値ＮＡＮＤ型フラッシュメモリ１２−１、１２−２を同一チップ内に搭載する例を説明した。しかし、半導体チップ１０は、更に２つ以上の複数の多値ＮＡＮＤ型フラッシュメモリを同一チップ内に搭載することも可能である。この場合には、より記憶容量を増大でき、データの種類・用途に応じてさらに細分化して記憶できる点で有利である。

［第３の実施形態（ＳＴＢに適用した一例）］
次に、第３の実施形態に係る半導体記憶装置について、図９を用いて説明する。この実施形態は、上記第１の実施形態に係る半導体チップ１０をセット・トップ・ボックス（ＳＴＢ）に適用した一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

図示するように、セット・トップ・ボックスＳＴＢは、半導体チップ１０、チューナＩ／Ｆ５０、映像処理部５１、音声処理部５２、チャンネル切替部５３、Ｓ−ＶＩＤＥＯ６１を備えている。

映像処理部５１は、ケーブルテレビＣＡＴＶからチューナＩ／Ｆ５０を介して受信された映像データに所定の処理を行い、システムバス５５に送信する。

音声処理部５２は、ケーブルテレビＣＡＴＶからチューナＩ／Ｆ５０を介して受信された音声データに所定の処理を行い、システムバス５５に送信する。

チャンネル切替部５３は、映像処理部５１および音声処理部５２から送信された映像・音声データをシステムバス５５から受信し、所定のチャンネルに合わせて選択し、Ｓ−ＶＩＤＥＯ６１を介してテレビ受像装置ＴＶに出力する。

半導体チップ１０は、システムバス５５を介して送信された所定の番組表等の番組情報や映像・音声データ等を多値ＮＡＮＤ型フラッシュメモリ１２中に記憶したり、多値ＮＡＮＤ型フラッシュメモリ１２中に記憶された上記番組表等の番組情報や映像・音声データ等をシステムバス５５に送信する。

半導体チップ１０は、システムバスＩ／Ｆ７８を有したプロセッサ（ＭＣＵ: Micro Controller Unit）７７を備えている点で上記第１の実施形態と相違している。システムバスＩ／Ｆ７８は、システムバス５５の転送プロトコルに準じたインターフェイスである。

上記のような構成によれば、上記第１の実施形態に示した（１）乃至（４）と同様の効果を得ることができる。

さらに、本例では、システムバス５５の転送プロトコルに準じたシステムバスＩ／Ｆ７８を有したプロセッサ７７を備えているため、半導体チップ１０がシステムバス５５を通じて映像処理部５１、音声処理部５２、およびチャンネル切替部５３を制御できる点で有利である。また、必要に応じて、半導体チップ１０をＳＴＢに適用することが可能である。

さらに、ＳＴＢに対して本例に係る半導体チップ１０を適用することにより、ますます膨大となると予想される番組表等の番組情報や映像・音声データ等の録画データを記憶容量の大きい多値ＮＡＮＤ型フラッシュメモリ１２に記憶することができる。そのため、記憶容量を増大できる点で有利である。

この実施形態では、セット・トップ・ボックスＳＴＢを例に挙げたが、これに限らず、例えば、デジタル家電等にも同様に適用可能である。

尚、上記第１乃至第３の実施形態では、ＮＡＮＤ型フラッシュメモリ１２、１４を例に挙げて説明したが、本発明はこれらに限らず、例えば、ＡＮＤ型フラッシュメモリ等のその他の不揮発性メモリであっても同様に適用することが可能である。

以上、第１乃至第３の実施形態を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の第１の実施形態に係る半導体記憶装置を説明するためのブロック図。 第１の実施形態に係る半導体記憶装置の平面構造を示す平面図。 図２中のIII−III線に沿った断面図。 図２中のIV−IV線に沿った断面図。 第１の実施形態に係る半導体記憶装置の信号ピン配置を示す平面図。 第１の実施形態に係る半導体記憶装置の外付けＣＲ回路を示す回路図。 第１の実施形態に係る半導体記憶装置の信号ピンの信号割り当てを示す図。 第２の実施形態に係る半導体記憶装置を説明するための平面図。 第３の実施形態に係る半導体記憶装置を説明するための平面図。

符号の説明

１０…半導体チップ、１１…ＲＡＭ、１２…多値ＮＡＮＤ型フラッシュメモリ、１３…コントローラ（制御手段）、１５…テスト端子Ｉ／Ｆ、１６…テスト端子、１７…メモリＩ／Ｆ、１８…ＳＤカードＩ／Ｆ、１９…ＳＤカード用インターフェイス端子、２０…ＭＰＵ、２１…ＲＡＭ、ＣＥ１，ＣＥ２…チップイネーブル信号、Ｒ／Ｂ１，Ｒ／Ｂ２…レディ信号／ビジィ信号、３３…発振回路、２２…外付けＣＲ回路、２３−１…端子、２４−１…Ｉ／Ｏバス。

Claims (5)

1. 第１外部インターフェイスを有し、１つのメモリセルに１ビットのデータを記録することが可能な第１不揮発性メモリと、
   テスト端子インターフェイスを有し、１つのメモリセルに複数のデータを記録することが可能な第２不揮発性メモリと、
   第２外部インターフェイスを有し、前記第２不揮発性メモリ内部の物理状態を制御するように構成された制御手段とを具備すること
   を特徴とする半導体記憶装置。
2. テスト端子インターフェイスを有し、１つのメモリセルに複数のデータを記録することが可能な第３不揮発性メモリを更に具備し、
   前記制御手段は、前記第２不揮発性メモリおよび前記第３不揮発性メモリに対して、データを入出力するＩ／Ｏバスが共通し、前記制御手段からのコントロール信号を入力するための信号端子が共通すること
   を特徴とする請求項１に記載の半導体記憶装置。
3. 前記制御手段に送信されるクロック信号を生成する発振回路と、
   前記クロック信号の発振周波数を決定するための外付け回路と前記発振回路とを電気的に接続する信号ピンとを更に具備すること
   を特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記発振回路と前記外付け回路を電気的に接続する信号ピンは、裏面の一辺近傍の位置に配置されること
   を特徴とする請求項３に記載の半導体記憶装置。
5. 前記第１不揮発性メモリから読み出した一部のデータを一時的に展開するように構成されたＲＡＭを更に具備すること
   を特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。

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