JPH11134884A

JPH11134884A - 半導体装置

Info

Publication number: JPH11134884A
Application number: JP30086997A
Authority: JP
Inventors: Yoshio Onozuka; 芳夫小野塚
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-10-31
Filing date: 1997-10-31
Publication date: 1999-05-21

Abstract

(57)【要約】【課題】外部から設定可能なレジスタの制御データに
応じて、書き込みおよび読み出し動作時のパラメータを
制御でき、動作条件、チップ特性などに応じたしきい値
電圧を設定でき、動作マージンの改善と高精度の読み出
しを実現する。【解決手段】半導体チップ上にＭＰＵ１０、インター
フェースブロック２０およびフラッシュメモリ３０を設
けて、インターフェースブロック２０に、書き込みおよ
び読み出し動作を制御するための制御データを記憶する
レジスタを設ける。書き込み動作時にＭＰＵ１０はレジ
スタからの制御データおよび書き込みデータに応じて、
選択メモリセルのしきい値電圧のシフト量を算出し、選
択メモリセルのしきい値電圧が算出した値に達するまで
書き込みおよびベリファイを繰り返し行い、読み出し時
にレジスタの記憶データに応じて選択メモリセルに印加
する読み出し電圧を設定し、選択メモリセルの記憶デー
タを読み出す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性メモリを
有し、当該不揮発性メモリの書き込み、読み出しまたは
消去動作を制御するＣＰＵおよびＣＰＵに上記各動作を
制御するための制御データを保持して提供するデータ保
持手段、例えば、レジスタを持つ半導体装置に関するも
のである。

【０００２】

【従来の技術】従来の不揮発性メモリにおいては、書き
込み時メモリセルのしきい値電圧のシフト量が設計時に
回路の動作条件などに基づき定められた値である。例え
ば、ＤＩＮＯＲ方式の不揮発性メモリにおいて、ＦＮト
ンネリングによりメモリセルの電荷蓄積層であるフロー
ティングゲートに電荷を注入したり、フローティングゲ
ートから電荷を放出させたりすることによって、メモリ
セルのしきい値電圧をシフトさせ、当該しきい値電圧の
シフト量に応じたデータをメモリセルに記憶させる。こ
の場合に、半導体チップの動作電源電圧が例えば、３．
０Ｖの場合に、消去動作時にフローティングゲートに電
荷を注入し、メモリセルのしきい値電圧を高いレベル、
例えば、３．０Ｖ以上に設定する。書き込み時に、書き
込みデータに応じて、選択メモリセルに対して電荷を放
出させるか否かが決定される。電荷を放出させた場合
に、メモリセルのしきい値電圧が低下し、例えば、１．
０Ｖになり、それ以外の場合に、メモリセルのしきい値
電圧が変化せず、消去後のままに保持される。図８は、
例えば、書き込み動作により、データ“０”およびデー
タ“１”を記憶するメモリセルのそれぞれのしきい値電
圧の分布例を示している。

【０００３】読み出し時に、選択メモリセルのコントロ
ールゲート（制御ゲート）に、例えば、電源電圧を印加
することにより、当該選択メモリセルのしきい値電圧に
応じた読み出し電流がそれに接続されているビット線に
出力される。例えば、選択メモリセルのしきい値電圧消
去後の状態、即ち、３．０Ｖ以上にある場合に、当該選
択メモリセルがオフ状態に保持され、読み出し電流がビ
ット線に出力されず、逆に、選択メモリセルのしきい値
電圧が書き込み動作により１．０Ｖに設定された場合
に、読み出し時に当該選択メモリセルがオン状態にな
り、ビット線に読み出し電流が出力される。このため、
ビット線に接続されているセンスアンプにより、ビット
線の読み出し電流を検出することにより、選択メモリセ
ルの記憶データを読み出すことができる。

【０００４】さらに、一つのメモリセルに２つの値を記
憶する、いわゆる多値メモリの場合に、書き込み動作に
よりメモリセルのしきい値電圧を複数の段階に分けて設
定する。即ち、しきい値電圧が複数の異なるレベルに設
定さえる。それぞれレベルに応じたデータがメモリセル
に記憶される。これにより、メモリセルに記憶可能なデ
ータ量（データビット数）が増え、メモリセルの数を増
加させることなく、大容量化を実現できる。

【０００５】

【発明が解決しようとする課題】ところで、上述した従
来の不揮発性メモリにおいて、書き込みによるメモリセ
ルのしきい値電圧のシフト量が回路設定の段階で予め定
められ、設計時に用いた設計データと実際のメモリチッ
プ特性との間に誤差が生じた場合に、書き込みおよび読
み出し時に誤動作が生じるおそれがあるという不利益が
ある。

【０００６】例えば、書き込みが浅すぎて動作電圧範囲
が狭くなってしまうか、逆に書き込みが深すぎて書き込
み時間が長く設定された場合に、不揮発性メモリの特性
上重要な非選択メモリディスターブマージンの低下を招
くことがしばしばある。また、読み出し時にセンスアン
プなどのデータ判定の値も設計時に定められた値に固定
されるため、“１”または“０”のどちらかの読み出し
マージン、例えば、アクセス時間および電圧範囲などの
狭い方の特性が律則されてしまう欠点がある。

【０００７】さらに、不揮発性メモリの特性の経時変化
により、しきい値電圧が遷移することがあり、読み出し
時選択メモリセルに印加される読み出し電圧が固定のま
まにすると、読み出しデータに誤りが生じてしまうこと
がある。特に、多値メモリの場合に、各しきい値電圧の
間にマージンが少なく、しきい値電圧の微小の遷移によ
り読み出しデータが誤る可能性がある。読み出し時に、
しきい値電圧の変化に応じて読み出し電圧を設定する必
要がある。

【０００８】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、不揮発性メモリチップ上に書き
込みおよび読み出し動作を制御するための制御データを
記憶する記憶手段およびＣＰＵを設け、当該制御データ
に応じて、ＣＰＵは書き込みおよび読み出し動作を制御
でき、動作条件、チップ特性などに応じた書き込みおよ
び読み出しを可能であり、高精度の多値メモリを提供す
ることにある。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、電荷蓄積層への電荷の授受
によりしきい値電圧が変化し、当該しきい値電圧に応じ
て所定のデータを記憶する少なくとも一つの不揮発性メ
モリセルからなる不揮発性メモリと、上記不揮発性メモ
リセルのしきい値電圧を制御するための制御データを記
憶するデータ保持手段と、上記データ保持手段からの上
記制御データに応じて、書き込み時に書き込み対象であ
るメモリセルのしきい値電圧を制御し、読み出し時に読
み出し対象であるメモリセルのしきい値電圧に応じた記
憶データを出力する制御手段とを有する。

【００１０】また、本発明では、好適には上記不揮発性
メモリセルは、少なくとも二つ以上のしきい値電圧を書
き込みデータに応じて選択して設定可能である、いわゆ
る多値メモリセルからなる。上記不揮発性メモリ、デー
タ保持手段および制御手段は、一つのチップ上に集積化
されている。

【００１１】また、本発明の半導体装置は、電荷蓄積層
への電荷の授受によりしきい値電圧が変化し、当該しき
い値電圧に応じて所定のデータを記憶する少なくとも一
つのメモリセルからなる不揮発性メモリと、上記不揮発
性メモリセルのしきい値電圧に応じた制御データを保持
し、且つ当該制御データを外部から設定可能なデータ保
持手段と、上記データ保持手段に保持されている上記制
御データおよび書き込みデータに応じて、書き込み時に
上記不揮発性メモリのしきい値電圧のシフト量を求め、
書き込み対象のメモリセルのしきい値電圧が上記シフト
量とほぼ一致した状態に達するまで書き込みおよび書き
込み後のしきい値電圧の検証を繰り返して行い、読み出
し時に上記データ保持手段に保持されている上記制御デ
ータに応じて、上記不揮発性メモリのしきい値電圧のシ
フト量を求め、当該シフト量に応じて、読み出し対象の
選択メモリセルのしきい値電圧と比較することにより、
当該選択メモリセルの記憶データを読み出す制御手段と
を有する。

【００１２】さらに、本発明では、好適には上記制御手
段は、ＣＰＵ（中央処理装置）により構成され、上記デ
ータ保持手段は、レジスタにより構成されている。

【００１３】本発明によれば、半導体装置チップ上にＣ
ＰＵ、レジスタなどからなる記憶手段および不揮発性メ
モリをそれぞれ配置され、レジスタに不揮発性メモリの
書き込みおよび読み出し動作を制御するための制御デー
タが格納され、ＣＰＵにより当該制御データに基づき、
書き込みおよび読み出し時に必要なパラメータ、例え
ば、不揮発性メモリセルのしきい値電圧のシフト量など
が算出され、当該算出した値に応じて書き込みおよび読
み出し動作が制御される。この結果、書き込みおよび読
み出し時の動作パラメータが動作条件、チップの特性な
どに合わせて設定することが可能であり、不揮発性メモ
リの特性の経時変化に対応でき、さらに、多値メモリの
場合においてもしきい値電圧の遷移に応じて読み出し時
の読み出し電圧を設定することができ、読み出し時の誤
動作によりデータエラーを防止できる。

【００１４】

【発明の実施の形態】図１は本発明に係る半導体装置の
一実施形態を示す構成図である。図示のように、本実施
形態の半導体装置は、ＣＰＵを含むＭＰＵ１０、レジス
タを含むインターフェースブロック（Interface-Block
）２０および不揮発性メモリであるフラッシュメモリ
ブロック（Flash-Block ）３０により構成されている。

【００１５】インターフェースブロック２０に、フラッ
シュメモリ３０における書き込みおよび読み出し動作を
制御するための制御データを格納するレジスタが設けら
れている。これらのレジスタは、端子Ｔ₁から入力され
た複数ビットのアドレス信号Ａ１６〜Ａ０により指定さ
れ、指定されたレジスタに端子Ｔ₂から入力されたデー
タＤ７〜Ｄ０が記憶される。また、指定されたレジスタ
の格納データが端子Ｔ₂を介して外部に出力することも
可能である。

【００１６】端子Ｔ₃により、外部のクロック信号ＣＬ
Ｋがインターフェースブロック２０に入力される。ま
た、インターフェースブロック２０は、ＭＰＵ１０から
システムクロック信号ＳＹＣＫを受ける。インターフェ
ースブロック２０は、これらのクロック信号に応じて、
動作のタイミングが制御される。インターフェースブロ
ック２０は、ＭＰＵ１０から複数の制御信号、例えば、
ＢＡ，ＷＢ，ＲＷ，…，ＬＢＰＺを受けて、さらに入力
端子Ｔ₄〜Ｔ₇からモード信号ＩＥＺ，ＥＥＺ，ＷＥＺ
およびＶＥＺを受ける。インターフェースブロック２０
は、これらの制御信号およびモード信号に応じて、動作
が制御される。

【００１７】また、インターフェースブロック２０は、
ＭＰＵ１０から複数のビットのアドレス信号ＡＢ２２〜
ＡＢ０を受けて、これらのアドレス信号に応じて、例え
ば、レジスタを指定し、指定したレジスタにデータを格
納したり、格納データを読みだしたりする。さらにま
た、インターフェースブロック２０とＭＰＵ１０との間
に、データの授受が行われる。図示のように、８ビット
のデータＤＢ７Ｚ〜ＤＢ０Ｚおよび８ビットのデータＤ
Ｂ１５Ｚ〜ＤＢ８Ｚ、計１６ビットのデータがＭＰＵ１
０からインターフェースブロック２０に転送されたり、
インターフェースブロック２０からＭＰＵ１０に転送さ
れたりする。

【００１８】ＭＰＵ１０は、インターフェースブロック
２０のレジスタに格納されている制御データに応じて、
所定の演算処理を行い、演算結果に応じて制御信号Ｂ
Ａ，ＷＢ，ＲＷ，…，ＬＢＰＺを出力する。インターフ
ェースブロック２０は、これらの制御信号に応じて、フ
ラッシュメモリ３０に書き込みおよび読み出し動作を制
御するための制御信号ＦＩＥＺ，ＦＥＥＺ，…，ＥＶＥ
ＮＤを出力する。

【００１９】フラッシュメモリ３０は、ＭＰＵ１０およ
びインターフェースブロック２０からの制御信号ＦＩＥ
Ｚ，ＦＥＥＺ，…，ＥＶＥＮＤ、インターフェースブロ
ック２０のレジスタに保持されている制御データＬＶＳ
ＥＮＳＥ０，ＬＶＳＥＮＳＥ１に応じて、書き込みおよ
び読み出し動作を行う。書き込み時に、インターフェー
スブロック２０から入力される１６ビットのアドレス信
号Ａ１６〜Ａ１により指定された一つまたは複数のメモ
リセルに、インターフェースブロック２０から入力され
た１６ビットの書き込みデータＤＩＮ１５〜ＤＩＮ０を
記憶させる。読み出し時に上記アドレス信号Ａ１６〜Ａ
１により指定されたメモリセルから、例えば、１６ビッ
トの記憶データＤＯＵＴ１５〜ＤＯＵＴ０を読み出し、
インターフェースブロック２０に出力する。

【００２０】また、フラッシュメモリ３０は、端子Ｔ₈
から電源電圧ＶＰＰを受けて、これを動作電源電圧とし
て用いる。さらに、インターフェースブロック２０から
システムクロック信号ＳＹＣＫを受けて、これに応じて
動作タイミングを制御し、外部からテストモード信号Ｅ
ＴＭ０，ＥＴＭ１，ＥＴＭ２，ＥＴＭ３を受けて、これ
らの信号に応じて動作モードを設定する。

【００２１】図２は、フラッシュメモリ３０の構成を示
すブロック図である。以下、図２を参照しつつ、本実施
形態のフラッシュメモリ３０の構成および動作について
さらに詳細に説明する。

【００２２】図２において、３０１はコントロールバッ
ファ、３０２はカラムアドレスバッファ、３０３はロウ
アドレスバッファ、３０４はＰ４Ｖステイタス回路、３
０５はベリファイステイタス回路、３０６はカラムデコ
ーダ、３０７は昇圧回路、３０８はプリロウデコーダ、
３０９はカラムデコーダ、３１０はデータ変換回路、３
１１はデータラッチ、３１２はロウデコーダ、３１３は
センスアンプ、３１４はデータ入力バッファ、３１５は
パワーオンリセット回路、３１６は冗長回路、３１７は
データ出力バッファ、３１８はメモリアレイをそれぞれ
示している。なお、本例のフラッシュメモリ３０におい
ては、メモリアレイ３１８は、例えば、１２８ＫＢｙｔ
ｅの記憶容量を有する不揮発性メモリアレイである。

【００２３】コントロールバッファ３０１は、インター
フェースブロック２０からの制御信号ＦＩＥＺ，ＦＥＥ
Ｚ，…，ＥＶＥＮＤ、システムクロック信号ＳＹＣＫ、
２ビットの制御データＬＶＳＥＮＳＥ０，ＬＶＳＥＮＳ
Ｅ１、外部から入力されたテストモード信号ＥＴＭ０，
ＥＴＭ１，ＥＴＭ２，ＥＴＭ３を受けて、フラッシュメ
モリ３０の各部分回路の動作を制御するための制御信号
を出力する。

【００２４】カラムアドレスバッファ３０２およびロウ
デコーダ３０３は、インターフェースブロック２０から
の１６ビットのアドレス信号を保持し、保持したアドレ
ス信号をカラムデコーダ３０６，３０９およびプリロウ
デコーダ３０８に出力する。例えば、カラムアドレスバ
ッファ３０２は、入力アドレス信号の内、６ビットのカ
ラムアドレスＡ１〜Ａ６を保持し、カラムデコーダ３０
６，３０９に出力する。ロウアドレスバッファ３０３
は、入力アドレス信号の内、１０ビットのロウアドレス
Ａ７〜Ａ１６を保持し、プリロウデコーダ３０８に出力
する。

【００２５】カラムデコーダ３０６は、入力されるカラ
ムアドレスＡ１〜Ａ６に応じて、カラム選択信号を発生
し、データ変換回路３１０およびデータラッチ３１１に
出力し、これらの回路における選択ゲートのオン／オフ
状態を制御し、データ選択を行う。カラムデコーダ３０
９は、入力されるカラムアドレスＡ１〜Ａ６に応じて、
カラム選択信号を発生し、センスアンプ３１３に出力
し、センスアンプ３１３における選択ゲートのオン／オ
フ状態を制御し、データ選択を行う。

【００２６】プリロウデコーダ３０８は、ロウアドレス
バッファ３０３からのロウアドレスＡ７〜Ａ１６に応じ
て、ワード線選択信号を発生し、ロウデコーダ３１２に
出力する。ロウデコーダ３１２は、プリロウデコーダ３
０８からのワード線選択信号に応じて、ロウアドレスに
より指定したワード線のみを選択し、活性化する。

【００２７】カラムデコーダ３０６，３０９、プリロウ
デコーダ３０８およびロウデコーダ３１２により、入力
された１６ビットのアドレス信号Ａ１〜Ａ１６により指
定したメモリセルを選択し、例えば、選択メモリセルの
制御ゲートに接続されているワード線を活性化し、さら
に選択メモリセルに接続されているビット線をセンスア
ンプ３１３またはデータラッチ３１１に接続させる。

【００２８】昇圧回路３０７は、コントロールバッファ
３０１からの制御信号に応じて、昇圧動作を行い、電源
電圧と異なる電圧を発生する。例えば、昇圧回路３０７
により、電源電圧ＶＣＣより高い正の高電圧を発生し、
これを活性化電圧としてロウデコーダ３１２により選択
したワード線に印加する。なお、メモリアレイ３１８が
多値メモリセルにより構成された場合、昇圧回路３０７
は、複数の異なるレベルの高電圧を発生する。書き込み
時に、書き込みデータに応じて、昇圧回路３０７により
発生される高電圧の内一つを選択して、選択メモリセル
に印加することにより、選択メモリセルのしきい値電圧
を書き込みデータに応じたレベルに設定する。

【００２９】Ｐ４Ｖステイタス３０４は、昇圧回路３０
７により発生される高電圧の状態を検出し、検出の結果
に応じた信号ＦＶＳを出力する。ベリファイステイタス
回路３０５は、メモリセルのしきい値電圧を検証する、
いわゆるベリファイ動作時に、データ変換回路３１０か
らの出力データを検証し、それに応じてメモリセルのし
きい値電圧が所望の値に達しているか否かを判定し、し
きい値電圧が所望の値に達したとき、それを示す信号Ｆ
ＶＥＮＤ出力する。

【００３０】データ変換回路３１０は、データラッチ３
１１で選択したデータを変換して、変換結果をベリファ
イステイタス回路３０５に出力する。データラッチ３１
１は、メモリアレイ３１８から読み出したデータを保持
し、保持データをデータ変換回路３１０に出力する。ま
た、データ入力バッファ３１４からの入力データを受け
て、それをメモリアレイ３１８に格納可能な形式に変換
してメモリアレイ３１８に入力する。

【００３１】センスアンプ３１３は、読み出し時に、選
択メモリセルに接続されたビット線の出力電流を増幅
し、当該出力電流に応じて選択メモリセルの記憶データ
を読み出して、出力バッファ３１７に出力する。

【００３２】データ入力バッファ３１４は、インターフ
ェースブロック２０からの１６ビットの入力データＤＩ
Ｎ１５〜ＤＩＮ０を保持して、保持したデータのデータ
ラッチ３１１に出力する。

【００３３】パワーオンリセット回路３１５は、メモリ
チップに電源が投入した後、状態の初期状態となるよう
に、初期設定信号を発生し、例えば、冗長回路３１６な
どの回路に供給する。

【００３４】冗長回路３１６は、メモリアレイ３１８を
構成するメモリセルと同じメモリセルからなる冗長メモ
リセルが設けてられており、メモリアレイ３１８に不良
メモリセルが検出された場合に、当該不良メモリセルの
代わりに、上記冗長メモリセルへのアクセスが実行され
る。冗長回路３１８により、メモリアレイ３１８の欠陥
を救済することができ、メモリチップの歩留りの向上を
実現できる。

【００３５】データ出力バッファは、読み出し時にセン
スアンプ３１３から読み出したデータを保持し、保持デ
ータを出力データＤＯＵＴ１５〜ＤＯＵＴ０として、イ
ンターフェースブロック２０に出力する。

【００３６】上述したように構成されたフラッシュメモ
リ３０において、書き込み時にインターフェースブロッ
ク２０からのアドレス信号Ａ１〜Ａ１６に応じて、カラ
ムデコーダ３０６，３０９、プリロウデコーダ３０８お
よびロウデコーダ３１２により、指定されたメモリセル
が選択される。選択メモリセルに昇圧回路３０７により
発生した複数の高電圧の内、書き込みデータおよび制御
データＬＶＳＥＮＳＥ０，ＬＶＳＥＮＳＥ１に応じて、
一つのみを選択して、所定の時間印加する。

【００３７】電圧印加後、選択メモリセルのしきい値電
圧に応じたデータがデータラッチ３１１に読み出され、
さらにデータ変換回路３１０により変換した後、ベリフ
ァイステイタス回路３０５に入力される。ベリファイス
テイタス回路３０５により、入力データに応じて選択メ
モリセルのしきい値電圧が所望の値に達したか否かを判
定し、選択メモリセルのしきい値電圧が所望値に達した
場合、それを示す判定結果信号ＦＶＥＮＤを出力する。
ＭＰＵ１０は、この判定結果信号ＦＶＥＮＤに応じて、
書き込み動作を制御する。例えば、書き込み後の判定結
果は、選択メモリセルのしきい値電圧が所望値に達して
いないことを示した場合に、書き込み動作を繰り返して
行う。このように、ＭＰＵ１０の制御によって、書き込
み後選択メモリセルのしきい値電圧が上記所望値に達し
た判定結果を得るまで、選択メモリセルに対して書き込
み動作を繰り返して行われる。

【００３８】読み出し時に、インターフェースブロック
２０からのアドレス信号Ａ１〜Ａ１６に応じて、カラム
デコーダ３０６，３０９、プリロウデコーダ３０８およ
びロウデコーダ３１２により、指定されたメモリセルが
選択される。選択メモリセルのしきい値電圧に応じた読
み出し電流が、それに接続されているビット線に出力さ
れる。センスアンプ３１３により、選択メモリセルに接
続されたビット線の出力電流が増幅され、それに応じて
選択メモリセルの記憶データが読み出され、データ出力
バッファ３１７を介して、読み出しデータＤＯＵＴ１５
〜ＤＯＵＴ０として出力される。

【００３９】図３は、フラッシュベリファイコントロー
ル・ステイタス・レジスタ２２に記憶されている制御デ
ータを示している。インターフェースブロック２０にあ
る複数のレジスタの内、フラッシュベリファイコントロ
ール・ステイタス・レジスタ２２はフラッシュメモリ３
０のしきい値電圧のシフト量を制御するための制御デー
タが保持されている。以下、図３を参照しつつ、フラッ
シュベリファイコントロール・ステイタス・レジスタ２
２に記憶されている制御データについて説明する。

【００４０】図示のように、フラッシュベリファイコン
トロール・ステイタス・レジスタ２２には、８ビットの
制御データＤＢ７〜ＤＢ０を保持している。上位ビット
ＤＢ７は、ページ内ベリファイ結果判定フラグＰＡＧＥ
ＶＦＹであり、下位の２ビットＤＢ１，ＤＢ０は、それ
ぞれセンスアンプレベル設定データＬＶＳＥＮＳＥ１，
ＬＶＳＥＮＳＥ０である。なお、他の５ビットＤＢ６〜
ＤＢ２は未定義のデータである。

【００４１】図示のように、ページ内ベリファイ結果判
定フラグＰＡＧＥＶＦＹが“０”のとき、ページ内ベリ
ファイ結果が不良（ＮＧ）を示しており、“１”のと
き、ページ内ベリファイ結果が正常（ＯＫ）を示してい
る。

【００４２】センスアンプレベル設定データＬＶＳＥＮ
ＳＥ１，ＬＶＳＥＮＳＥ０は、二ビットのデータの組み
合わせにより、四つのベリファイレベルＶＦＬ１〜ＶＦ
Ｌ４をそれぞれ示している。例えば、センスアンプレベ
ル設定データＬＶＳＥＮＳＥ１，ＬＶＳＥＮＳＥ０は
“００”のとき、ベリファイレベルＶＦＬ１を示し、セ
ンスアンプレベル設定データＬＶＳＥＮＳＥ１，ＬＶＳ
ＥＮＳＥ０は“０１”のとき、ベリファイレベルＶＦＬ
２を示し、センスアンプレベル設定データＬＶＳＥＮＳ
Ｅ１，ＬＶＳＥＮＳＥ０は“１０”のとき、ベリファイ
レベルＶＦＬ３を示し、センスアンプレベル設定データ
ＬＶＳＥＮＳＥ１，ＬＶＳＥＮＳＥ０は“１１”のと
き、ベリファイレベルＶＦＬ４を示している。

【００４３】図４は、ベリファイレベルＶＦＬ１，ＶＦ
Ｌ２，ＶＦＬ３，ＶＦＬ４の内容について説明するため
の図である。また、図５は、センスアンプ３１３の一構
成例を示す回路図である。図示のように、ベリファイレ
ベルに応じて、メモリセルおよびリファレンスセルのし
きい値電圧が変わる。なお、図４における数字は、電源
電圧ＶＣＣが１００％とした場合のそれぞれのベリファ
イレベルに応じて設定されたしきい値電圧のレベルを示
している。また、使用トランジスタの欄は、それぞれの
ベリファイレベルに応じて、図５に示すセンスアンプの
回路図において使用されるトランジスタのことを示して
いる。

【００４４】以下、図４および図５を参照しつつ、本実
施形態におけるセンスアンプの構成およびベリファイレ
ベルによりメモリセルのしきい値電圧の設定について説
明する。まず、図５を参照しながら、センスアンプ３１
３の構成を説明する。本例のセンスアンプ３１３は、外
部から入力された４ビットの選択制御信号ＴＳＡ０Ｚ，
ＴＳＡ１Ｚ，ＴＳＡ２Ｚ，ＴＳＡ３Ｚに応じて、ｐＭＯ
ＳトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４のオン／オフ状
態を制御し、それに応じてｐＭＯＳトランジスタＣ，
Ｄ，Ｅ，Ｆがセンシング動作に寄与するか否かが決定さ
れる。例えば、選択制御信号ＴＳ０Ｚがローレベルに保
持されているとき、トランジスタＰ１がオン状態にあ
り、これに応じてトランジスタＣがセンシング動作に寄
与する。同様に、例えば、選択制御信号ＴＳ３Ｚがロー
レベルに保持されているとき、トランジスタＰ４がオン
状態にあり、これに応じてトランジスタＦがセンシング
動作に寄与する。

【００４５】センシング動作に使用されるトランジスタ
の違いに応じて、センスアンプの検出感度が変化するの
で、ベリファイ動作のとき、これに応じて選択メモリセ
ルのしきい値電圧がそれぞれ図４に示すレベルに設定さ
れる。

【００４６】図６は、書き込みおよびベリファイによ
り、書き込みデータに応じて設定された複数のしきい値
電圧レベルを示している。なお、本図の例では、各メモ
リセルに２ビットのデータを書き込み可能である、いわ
ゆる４値メモリセルを例として示しており、書き込みお
よびベリファイにより、４組の書き込みデータ“０
０”，“０１”，“１０”，“１１”に応じて、メモリ
セルのしきい値電圧がそれぞれ四つのレベルを中心に分
布される。ここで、例えば、書き込みデータ“０１”に
応じて設定されたしきい値電圧の分布中心は、図４の１
００％とすると、消去状態、即ち、データ“００”に対
応するしきい値電圧の分布中心は、１０６％である。ま
た、データ“１０”、“１１”に対応する分布中心は、
それぞれ９４％および８９％である。

【００４７】それぞれのしきい値電圧を設定するため、
図４に示すように、ベリファイ動作時にセンスアンプ３
１３に使用されるトランジスタが異なる。例えば、消去
時、即ち、１０６％のしきい値電圧を設定するために、
トランジスタＢ，Ｃ，ＤおよびＥが使用され、１００％
のしきい値電圧を設定するために、トランジスタＢ，
Ｃ，ＤおよびＦが使用される。

【００４８】図７は、多値メモリセルからなるメモリア
レイ１００を有する半導体装置の一構成例を示してい
る。図示のように、本例の半導体装置は、メモリアレイ
１００、データラッチおよびデータ変換回路１１０、セ
ンスアンプ１２０、アナログ／ディジタル変換回路（Ａ
ＤＣ）１３０およびロウデコーダ１４０により構成され
ている。

【００４９】図７に示すメモリアレイ１００は、例え
ば、各メモリセルに４ビットのデータ“００００”，
“０００１”，…，“１１１１”を書き込み可能なメモ
リセルにより構成されている。このため、各メモリセル
のしきい値電圧がそれぞれ異なる１６段階に設定するこ
とが必要である。このような異なるレベルのしきい値電
圧に対応するため、ロウデコーダに供給電位を設定する
ためのレジスタが必要である。このレジスタが、少なく
とも４ビットを有し、４ビットに必要なしきい値電圧に
応じて、データ“００００”，“０００１”，…，“１
１１１”を格納する。

【００５０】さらに、しきい値電圧を例えば、２Ｖから
５．２Ｖまで、０．２Ｖ間隔に設定する。読み出し時
に、レジスタの格納データが“００００”のとき、ロウ
デコーダ１４０に２Ｖの電圧を出力し、レジスタの格納
データが“１１１１”のとき、ロウデコーダ１４０に
５．２Ｖの電圧を出力する。書き込みベリファイ時に、
レジスタの格納データが“００００”のとき、２．１Ｖ
のベリファイ電圧を設定し、レジスタの格納データの
“１１１１”のとき、５．３Ｖのベリファイ電圧を設定
する。これによって、１６値の多値に対応して各メモリ
セルのしきい値電圧を設定することができる。

【００５１】図７において、ＡＤＣ１３０は、ロウデコ
ーダ１４０に読み出し電圧を設定するために設けられて
いる。例えば、読み出し時に、ソフトプログラムによる
レジスタの設定で、“００００”から“１１１１”まで
の１６通りのデータを設定し、当該レジスタのデータに
応じて、ＡＤＣ１３０から所定の電圧を発生し、これに
よりロウデコーダにより選択されたワード線への駆動電
圧を設定する。読み出しは、複数回の読み出し、例え
ば、本例の場合に１６回の読み出しの結果の演算によっ
て選択メモリセルの記憶データを求めることができる。

【００５２】以上説明したように、本実施形態によれ
ば、半導体チップ上にＭＰＵ１０、インターフェースブ
ロック２０およびフラッシュメモリ３０を設けて、イン
ターフェースブロック２０に、フラッシュメモリ３０の
書き込みおよび読み出し動作を制御するための制御デー
タを記憶するレジスタを設ける。書き込み動作時にＭＰ
Ｕ１０はレジスタに記憶されている制御データおよび書
き込みデータに応じて、選択メモリセルのしきい値電圧
のシフト量を算出し、選択メモリセルのしきい値電圧が
算出した値に達するまで書き込みおよびベリファイ動作
を繰り返し行い、読み出し時に、レジスタの記憶データ
に応じて選択メモリセルに印加する読み出し電圧を設定
し、選択メモリセルのしきい値電圧に応じて記憶データ
を読み出すので、レジスタの記憶データを動作条件、チ
ップ特性などに応じて任意に設定することが可能であ
り、それに応じてしきい値電圧を最適に設定でき、特に
多値メモリにおいて、動作マージンを適切に設定するこ
とができ、半導体装置の経時的特性変化により影響を回
避でき、高精度な読み出しを実現できる。

【００５３】さらに、本実施形態によれば、一つのチッ
プ上に２値と多値メモリを混在して搭載することが可能
である。ソフトウエア処理のみで通常のアクセス速度が
要求される場合とアクセス速度が要求しないデータの記
憶に２値メモリと多値メモリを使い分けることができ
る。例えば、信頼性、速度が要求されるプログラムコー
ドを、２値メモリで記憶し、逆に長期保持の信頼性や読
み出し速度が要求されないデータを、多値メモリで記憶
することが可能である。

【００５４】

【発明の効果】以上説明したように、本発明の半導体装
置によれば、不揮発性メモリ、レジスタおよびＣＰＵな
どの制御手段を一つの半導体チップ上に集積し、書き込
み時のしきい値電圧のシフト量を設定プログラムでレジ
スタの格納データに応じた値でベリファイしながら、書
き込みを行うことによりしきい値電圧が所定の範囲内に
分布させることができ、動作マージンの設定を適切に設
定可能である。また、読み出し時に、レジスタの格納デ
ータに応じて読み出し電圧を設定でき、それに応じて読
み出し時の誤動作の発生を防止でき、高精度な読み出し
を実現できる利点がある。

【００５５】さらに、回路設計時点のシミュレーション
と実際に製造プログラムを経て作られたＬＳＩの特性上
のずれをソフトプログラムで吸収することができ、また
信頼性試験評価後の動作マージンの最適な設定や動作電
源電圧範囲に適したレベルの設定も可能となる。さらに
また、プログラムを外部からロードできるようにすれ
ば、リアルタイムに対応できる柔軟性がある。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の一実施形態を示す回
路図である。

【図２】フラッシュメモリの構成を示すブロック図であ
る。

【図３】フラッシュベリファイコントロール・ステイタ
ス・レジスタの記憶データを示す図である。

【図４】ベリファイレベルの内容を示す図である。

【図５】センスアンプの構成を示す回路図である。

【図６】４値メモリセルのしきい値電圧の一分布例を示
す図である。

【図７】多値メモリの一構成例を示すブロック図であ
る。

【図８】通常の２値メモリセルのしきい値電圧の一分布
例を示す図である。

【符号の説明】

３０１はコントロールバッファ、３０２…カラムアドレ
スバッファ、３０３…ロウアドレスバッファ、３０４…
Ｐ４Ｖステイタス回路、３０５…ベリファイステイタス
回路、３０６…カラムデコーダ、３０７…昇圧回路、３
０８…プリロウデコーダ、３０９…カラムデコーダ、３
１０…データ変換回路、３１１…データラッチ、３１２
…ロウデコーダ、３１３…センスアンプ、３１４…デー
タ入力バッファ、３１５…パワーオンリセット回路、３
１６…冗長回路、３１７…データ出力バッファ、３１８
…メモリアレイＶＣＣ…電源電圧、ＧＮＤ…接地電位。

Claims

【特許請求の範囲】

【請求項１】電荷蓄積層への電荷の授受によりしきい値
電圧が変化し、当該しきい値電圧に応じて所定のデータ
を記憶する少なくとも一つの不揮発性メモリセルからな
る不揮発性メモリと、上記不揮発性メモリセルのしきい値電圧を制御するため
の制御データを記憶するデータ保持手段と、上記データ保持手段からの上記制御データに応じて、書
き込み時に書き込み対象であるメモリセルのしきい値電
圧を制御し、読み出し時に読み出し対象であるメモリセ
ルのしきい値電圧に応じた記憶データを出力する制御手
段とを有する半導体装置。
【請求項２】上記不揮発性メモリセルは、少なくとも二
つ以上のしきい値電圧を書き込みデータに応じて選択し
て設定可能である請求項１記載の半導体装置。
【請求項３】上記不揮発性メモリ、データ保持手段およ
び制御手段は、一つのチップ上に集積化されている請求
項１記載の半導体装置。
【請求項４】上記データ保持手段に記憶された上記制御
データを外部から変更することが可能である請求項１記
載の半導体装置。
【請求項５】上記制御手段は、上記書き込み時に、上記
データ保持手段に保持された上記制御データおよび書き
込みデータに基づき、上記不揮発性メモリのしきい値電
圧のシフト量を算出し、書き込み対象である選択メモリ
セルのしきい値電圧が上記シフト量とほぼ一致する状態
に達するまで書き込みと、書き込み後しきい値電圧を確
認する検証動作とを繰り返して行う請求項１記載の半導
体装置。
【請求項６】上記制御手段は、上記読み出し時に、上記
データ保持手段に保持された上記制御データに基づき、
上記不揮発性メモリセルのしきい値電圧のシフト量を算
出し、当該シフト量に応じた読み出し電圧を読み出し対
象である選択メモリセルの制御ゲートに印加する請求項
１記載の半導体装置。
【請求項７】読み出し時に、選択メモリセルにより当該
選択メモリセルの記憶データおよび当該選択メモリセル
の制御ゲートに印加される上記読み出し電圧に応じて、
所定の読み出し電流が出力される請求項６記載の半導体
装置。
【請求項８】上記選択メモリセルの読み出し電流に応じ
て、当該選択メモリセルの記憶データを検出するセンス
アンプを有する請求項７記載の半導体装置。
【請求項９】上記制御手段は、ＣＰＵ（中央処理装置）
により構成されている請求項１記載の半導体装置。
【請求項１０】上記データ保持手段は、レジスタにより
構成されている請求項１記載の半導体装置。
【請求項１１】電荷蓄積層への電荷の授受によりしきい
値電圧が変化し、当該しきい値電圧に応じて所定のデー
タを記憶する少なくとも一つのメモリセルからなる不揮
発性メモリと、上記不揮発性メモリセルの所望のしきい値電圧に応じた
制御データを保持し、且つ当該保持データを外部より設
定可能なデータ保持手段と、上記データ保持手段に保持されている上記制御データお
よび書き込みデータに応じて、書き込み時に上記不揮発
性メモリのしきい値電圧のシフト量を求め、書き込み対
象のメモリセルのしきい値電圧が上記シフト量とほぼ一
致した状態に達するまで書き込みおよび書き込み後のし
きい値電圧の検証を繰り返して行い、読み出し時に上記
データ保持手段に保持されている上記制御データに応じ
て、上記不揮発性メモリのしきい値電圧のシフト量を求
め、当該シフト量に応じて、読み出し対象の選択メモリ
セルのしきい値電圧と比較することにより、当該選択メ
モリセルの記憶データを読み出す制御手段とを有する半
導体装置。
【請求項１２】上記不揮発性メモリ、データ保持手段お
よび制御手段は、一つのチップ上に集積化されている請
求項１１記載の半導体装置。
【請求項１３】上記不揮発性メモリセルに、少なくとも
二つ以上のしきい値電圧を書き込みデータに応じて選択
して設定することが可能である請求項１１記載の半導体
装置。
【請求項１４】上記制御手段は、読み出し時に読み出し
対象である選択メモリセルの制御ゲートに上記算出した
シフト量に応じた読み出し電圧を印加する請求項１１記
載の半導体装置。
【請求項１５】読み出し時に、上記選択メモリセルにお
いて、当該選択メモリセルの記憶データおよび当該選択
メモリセルの制御ゲートに印加された上記読み出し電圧
に応じて、所定の読み出し電流が出力される請求項１４
記載の半導体装置。
【請求項１６】上記選択メモリセルの上記読み出し電流
に応じて上記選択メモリセルの記憶データを検出するセ
ンスアンプを有する請求項１５記載の半導体装置。
【請求項１７】上記制御手段は、ＣＰＵ（中央処理装
置）により構成されている請求項１１記載の半導体装
置。
【請求項１８】上記データ保持手段は、レジスタにより
構成されている請求項１１記載の半導体装置。