TW201921374A - 一種檢查錯誤位元組方案 - Google Patents

一種檢查錯誤位元組方案

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Abstract

本文所揭示之各種實施例可包含用於在一記憶體裝置之程式化中執行一種檢查錯誤位元組(CFBYTE)方案之設備及方法。在程式化其中各記憶體單元可儲存多個位元之記憶體單元時，多個位元係一組n元組位元之一n元組位元，其中該組之各n元組與記憶體單元之臨限電壓之一組位準之一位準相關聯。一程式演算法之驗證可藉由每次放置一位準/分佈之一臨限電壓以基於依一漸進方式進行之一程式設計演算法而結構化。此過程之常式可僅用於執行特定目標分佈之一錯誤位元組檢查，因此消除在程式演算法之每個階段期間檢查所有後續目標分佈之錯誤位元組之需要。本發明揭示額外設備、系統及方法。

Description

一種檢查錯誤位元組方案
本發明係關於一種記憶體裝置，且更特定言之，本發明係關於一種具有一檢查錯誤位元組方案之記憶體裝置。
記憶體裝置通常提供為電腦或其他電子裝置中之內部、半導體、積體電路。存在許多不同類型之記憶體，包含揮發性及非揮發性記憶體。揮發性記憶體需要電力以維持其資料，且(尤其)包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)及同步動態隨機存取記憶體(SDRAM)。非揮發性記憶體可在未被供電時保持所儲存之資料，且(尤其)包含快閃記憶體、唯讀記憶體(ROM)、電可擦除可程式化ROM (EEPROM)、可擦除可程式化ROM (EPROM)、諸如相變隨機存取記憶體(PCRAM)之電阻可變記憶體、電阻隨機存取記憶體(RRAM)及磁阻隨機存取記憶體(MRAM)。
記憶體裝置通常可包含一電晶體、允許高記憶體密度、高可靠性及低電力消耗之電荷儲存記憶體單元之一或多個群組。兩個普通類型之快閃記憶體陣列架構包含以各者之基本記憶體單元組態配置於其中之邏輯形式命名之「反及」及「反或」架構。電荷儲存記憶體單元可配置為一記憶體陣列，其通常配置於一矩陣中。一列記憶體陣列中之各基於電晶體之記憶體單元之閘極耦合至一存取線(例如在一些結構中係一字線)。在一典型「反或」架構中，一行陣列中之各記憶體單元之汲極耦合至一資料線(例如在一些結構中係一位元線)。在一典型「反及」架構中，一行陣列中之各記憶體單元之汲極串聯耦合在一起、源極至汲極、介於一源極線與一資料線之間。
「反及」架構半導體記憶體陣列及「反或」架構半導體記憶體陣列兩者透過藉由選擇耦合至其閘極之存取線而啟動特定記憶體單元之解碼器存取。在一「反或」架構半導體記憶體陣列中，一旦啟動，選定記憶體單元即將其資料值放置於資料線上以引起不同電流取決於程式化一特定單元之狀態而流動。在一典型「反及」架構半導體記憶體陣列中，一高偏壓電壓施加於一汲極側選擇閘極(SGD)線。一信號施加於一源極選擇閘極(SGS)線以啟動(接通)選擇電晶體以將串電耦合至一源極線。耦合至各群組之未選定記憶體單元之閘極之存取線在一指定通過電壓(Vpass)下驅動以操作各群組之未選定記憶體單元作為通過電晶體以(例如)依一未受其所儲存之資料值限制之方式傳遞電流。接著，電流流經僅受各群組之選定記憶體單元限制之各串聯耦合之群組以將選定記憶體單元之列之當前編碼資料值放置於資料線上。
一「反及」或「反或」架構半導體記憶體陣列中之各電荷儲存記憶體單元可個別或共同程式化為一或若干程式化狀態。例如，一單層級單元(SLC)可表示兩個程式化狀態(例如表示一位元之資料之一「1」或一「0」)之一者。然而，一些記憶體單元亦可表示兩個以上程式化狀態之一者以允許在不增加記憶體單元之數目之情況下製造較高密度記憶體，因為各單元可表示一個以上二進位數字(即，一個以上位元)。此等單元可指稱多狀態記憶體單元、多數位單元或多層級單元(MLC)。在特定實例中，MLC可係指可每單元儲存兩個位元之資料之一記憶體單元，其表示四個程式化狀態之一者，且一三層級單元(TLC)可係指可每單元儲存三個位元之資料之一記憶體單元，其表示八個程式化狀態之一者。在其他實例中，MLC可係指可每單元儲存一個以上位元之資料之任何記憶體單元，或可表示兩個以上程式化狀態之一者。此等程式化狀態之各者可與電荷儲存記憶體單元之一臨限電壓(Vt )相關以界定程式化狀態之各者之一層級。各單元之Vt 指示儲存於單元中之資料。此等層級亦可指稱一分佈，其中該分佈具有依其設定與特定程式化狀態相關之電荷儲存記憶體單元之若干不同臨限層級。
在(例如)一「反及」組件中之一程式演算法期間，一習知程式演算法藉由每次放置多個層級/分佈之一層級之一Vt 而依一漸進方式進行。在此一設計中，在每個程式脈衝/階段處執行錯誤位元組之多個評估以檢查經程式化之單元之Vt 。此導致無效率及程式效能減少，其可由程式化之一時間(tPROG)表示。
在一些實施例中，一種設備包括：一記憶體單元陣列；及一控制器，其可操作以將各記憶體單元程式化為一組n元組位元之一n元組位元，其中各n元組與該等記憶體單元之臨限電壓之一組位準之一位準相關聯，該位準不同於該組n元組之其他n元組之該等位準，該程式化藉由將該臨限電壓放置於對應於各自記憶體單元組之該等記憶體單元經程式化之該n元組之一值而在記憶體單元組上以每次一層級進行，其中各組對應於一不同層級，對於除最後一層級之外之各層級，該控制器可操作以僅針對對應於該一層級執行一驗證作為一單一錯誤位元組檢查。
在一些實施例中，一種記憶體裝置包括：一記憶體單元陣列；感測線，其等耦合至該陣列之該等記憶體單元；存取線，其等耦合至該陣列之該等記憶體單元；一控制器，其可操作以將各記憶體單元程式化為一組n元組位元之一n元組位元，其中各n元組與該等記憶體單元之臨限電壓之一組位準之一位準相關聯，該位準不同於該組n元組之其他n元組之該等位準，該程式化藉由將該臨限電壓放置於對應於各自記憶體單元組之該等記憶體單元經程式化之該n元組之一值而在記憶體單元組上以每次一層級進行，其中各組對應於一不同層級，對於除最後一層級之外之各層級，該控制器可操作以僅針對該一層級執行一驗證作為一單一錯誤位元組檢查；及一計數器，其計數一迴路中所產生之程式脈衝之一數目直至一層級處之程式化通過一對應驗證。
在一些實施例中，一種系統包括：一處理器；及一記憶體裝置，其耦合至該處理器，該記憶體裝置具有一記憶體單元陣列及可操作以回應於自該處理器接收之一程式命令而程式化一組該等記憶體單元之一控制器，該控制器可操作以將各記憶體單元程式化為一組n元組位元之一n元組位元，其中該組之各n元組與該等記憶體單元之臨限電壓之一組位準之一位準相關聯，該位準不同於該組n元組之其他n元組之該等位準，該程式化藉由將該臨限電壓放置於對應於各自記憶體單元組之該等記憶體單元經程式化之該n元組之一值而在記憶體單元組上以每次一層級進行，其中各組對應於一不同層級，對於除最後一層級之外之各層級，該控制器可操作以僅針對該一層級執行一驗證作為一單一錯誤位元組檢查。
在一些實施例中，一種方法包括：將一程式脈衝施加於一記憶體裝置之一記憶體陣列之一選定存取線以程式化一組n元組位元之一n元組位元，其中該組之各n元組與該等記憶體單元之臨限電壓之一組位準之一位準相關聯，該位準不同於該組n元組之其他n元組之該等位準；回應於針對該n元組施加該程式脈衝而感測對應於該選定存取線之一感測線；及若層級不同於該組層級之一最高層級，則僅針對對應於該n元組之該層級執行一驗證作為一單一錯誤位元組檢查。
以下詳細描述係指以繪示之方式展示本發明之各種實施例之附圖。此等實施例以足夠細節描述以使得熟習技術者能夠實踐此等及其他實施例。可利用其他實施例，且可對此等實施例進行結構、邏輯及電氣改變。各種實施例不必要互斥，因為一些實施例可與一或多個其他實施例組合以形成新實施例。因此，以下詳細描述不具限制性。
在各種實施例中，提供用於一記憶體裝置之一程式化操作之依一最佳化方式錯誤位元組之一統一漸進檢查。此方法藉此改良記憶體裝置之總程式效能。記憶體裝置可為(例如)一「反及」記憶體裝置，但此一技術可適用於其他記憶體裝置。一程式演算法之驗證可藉由每次將記憶體裝置放置於一層/分佈之Vt 以基於依一漸進方式進行之一程式化演算法而結構化。此過程之常式可僅用於執行特定目標分佈之一錯誤位元組檢查，因此消除在程式演算法之每個階段期間檢查所有後續目標分佈之錯誤位元組之需要。
在一實施例中，一程序可包含對於除最後一層級之外之各層級，僅針對經程式化之該一層級執行一驗證程序作為一單一錯誤位元組檢查。可回應於該最後層級處程式化而針對所有層級執行一錯誤位元組檢查。此程序提供一種針對所有層級消除除一錯誤位元組檢查之外之所有錯誤位元組檢查之方法。可以調整錯誤位元組之容限層級之一基本方式及藉由減少程式化操作之其他區段而進行tPROG之減少。此程序可減少tPROG，此係由於在一程式脈衝階段中之每個階段除檢查錯誤位元組添加約10 μs至15 μs之邏輯負擔。此程序可應用於所有程式化類型之分佈，包含(但不限於)一二分佈(1個位元)、一四分佈(2個位元)、一八分佈(三個位元)、一十六分佈(四個位元)及其他分佈。此一程序亦可簡化檢查錯誤位元組之使用模型且有助於單獨管理各階段之容限。
一n位元記憶體單元係可儲存表示2n 個狀態之n個位元之資料，其中各狀態可由一n元組表示，其指派一組2n 個n元組作為n位元記憶體單元之可能狀態。一n元組係n個元件之一序化群組。例如，一1位元記憶體單元具有21 個狀態(0)及(1)，其係一組21 個n元組。一2位元記憶體單元具有22 個狀態(0, 0)、(0, 1)、(1, 0)及(1, 1)，其係一組22 個n元組。一3位元記憶體單元具有23 個狀態(0, 0, 0)、(0, 0, 1)、(0, 1, 0)、(0, 1, 1)、(1, 0, 0)、(1, 0, 1)、(1, 1, 0)及(1, 1, 1, 1)，其係一組23 個n元組。一4位元記憶體單元具有24 個狀態(0, 0, 0, 0)、(0, 0, 0, 1)、(0, 0, 1, 0)、(0, 0, 1, 1)、(0, 1, 0, 0)、(0, 1, 0, 1)、(0, 1, 1, 0)、(0, 1, 1, 1)、(1, 0, 0, 0)、(1, 0, 0, 1)、(1, 0, 1, 0)、(1, 0, 1, 1)、(1, 1, 0, 0)、(1, 1, 0, 1)、(1, 1, 1, 0)及(1, 1, 1, 1)，其係一組24 個n元組。對於n大於4，出現類似組。在一n位元記憶體單元中，存在形成一組2n 個n元組之2n 個狀態，其中不同於與該組2n 之其他狀態相關之一Vt 之值之一Vt 之一值與各狀態相關。就n位元記憶體單元而言，此等Vt 形成一組臨限值，其係一組2n 個值。為將一n位元記憶體單元設定為一特定狀態，設定給定n位元記憶體單元之電荷儲存裝置以儲存設定將電荷儲存裝置之Vt 設定為與特定狀態相關之值之一電荷。該組Vt 可為一組離散值或其中Vt 之範圍由足以減少一範圍之一較高電壓Vt 與下一較高範圍之一較低Vt 重疊之可能性之量分離之值之一範圍。
圖1係與一記憶體陣列之一程式化/寫入操作相關聯之檢查錯誤位元組之一實例性方法100之一實施例之特徵之一流程圖。方法100透過對應於記憶體陣列之n位元記憶體單元組之臨限電壓組之位準之階段步進。一程式化程序可包含若干程式化迴路以程式化一組單元。一程式迴路可包含一程式脈衝其後接著一或多個驗證脈衝之一組合。程式脈衝電壓可在每個後續程式迴路中步進較高以允許或輔助較低單元程式化以達到其各自目標電壓位準。在驗證脈衝期間判定之達到其各自目標位準之單元可在所有後續程式脈衝中抑制。此操作可繼續直至頁面中之所有單元達到其目標臨限電壓。然而，大多數記憶體允許單元之一特定小部分保持在相對於一檢查錯誤位元組(CFBYTE)之一未程式化狀態中，其亦可指稱一計數錯誤位元組。CFBYTE及其程序提供一種方法以計數或檢查一特定層級之錯誤位元組之數目，使得經程式化之一記憶體裝置組件內部之一微控制器可追蹤程式演算法之過程且最終判定記憶體裝置之程式之通過/錯誤狀態。記憶體裝置可為(例如)一「反及」組件。判定一特定層級已通過/失效，CFBYTE準則涉及一計數程序。只要一給定層級之總錯誤單元低於該層級之CFBYTE準則，允許無法程式化此等記憶體單元且進一步抑制記憶體單元在所有後續程式脈衝中進一步程式化。再者，記憶體控制器亦可停止針對所有後續程式迴路中之層級發佈驗證脈衝。
在110處，將一程式脈衝施加於一選定存取線。在120處，在給定該程式脈衝之後感測該選定存取線。可藉由相對於臨限電壓之一預期值而將一電壓放置於耦合至該選定存取線之一電荷儲存裝置之閘極上而感測存取線且對於耦合至該選定存取線之一組記憶體單元之各者，一電流可自耦合至該電荷儲存裝置之一導線讀取。
在130處，判定階段1是否等於1。階段1可對應於一程式狀態之臨限電壓之最低值。若130處之判定係是，則程序在階段1處且假設達到層級一之所有記憶體單元未達到層級一，且在140處，進行錯誤位元組之一階段特定檢查，其包含在一迴路中返回至110以執行一程式脈衝。若130處之判定係否，階段1不等於一且程序超出階段1。在150處，判定階段2是否等於1。階段2可對應於大於對應於一程式狀態之臨限電壓之最低值之該組臨限電壓值之第一值。若150處之判定係是，則程序在階段2處且假設達到層級二之所有記憶體單元未達到層級二，且在160處，進行錯誤位元組之一階段特定檢查，其包含在一迴路中返回至110以執行一程式脈衝。若150處之判定係否，則階段2不等於一且程序超出階段2。
方法100依相同於判定假設達到一後續層級之所有單元已達到該後續層級之方式繼續且若否，則執行錯誤位元組之一層級特定檢查。在170處，判定最後階段是否等於1。最後階段可對應於對應於一程式狀態之該組臨限電壓值之最高值。若170處之判定係是，則程序在假設達到最後層級之所有記憶體單元未達到最後層級之最後階段處，且在180處，針對所有位元組進行錯誤位元組之一檢查，其包含在一迴路中返回至110以執行一程式脈衝。最後階段中之檢查錯誤位元組包含自先前階段累積錯誤位元組。若脈衝針對脈衝計數且驗證迴路達到所設定之最大準則或若檢查錯誤位元組在最後階段中通過，則程序完成。
方法100或類似於方法100之方法提供一種技術以相對於提供一種機構以減少與程式化相關聯之操作時間之程式化檢查錯誤位元組。檢查對應於一特定臨限電壓之之特定於一特定層級之錯誤位元組或取決於程式演算法之階段而執行錯誤位元組之一全檢查。在此等方法中，若程式演算法不在一最後階段中且若當前階段中之所有位元組在程式脈衝之後通過檢查，則程式演算法移動至下一階段。若程式演算法在最後階段中，則可檢查所有位元組而不考慮用於指示程式演算法之一成功狀態之程式化階段。在任何階段處，若檢查失效，則可再次給定一程式脈衝且再次處理驗證直至階段通過，或若包含程式脈衝之迴路達到一極限。若達到一迴路中之程式脈衝之數目之一極限，則可指示程式之一錯誤狀態且演算法退出。
圖2係包含一檢查錯誤位元組方案之一實例性記憶體200之一實施例之一方塊圖。記憶體200可包含在一記憶體單元陣列215中之記憶體單元之程式化中使用一CFBYTE模組210操作之一記憶體控制器205。記憶體控制器可包含一位址解碼器206、一程式演算法微碼207、一迴路控制器208及狀態邏輯209。位址解碼器206可經配置以判定待程式化之記憶體陣列215之記憶體單元之存取線及資料線位置。可實施程式演算法微碼207以判定基於一給定目標層級而待程式化或抑制之記憶體單元。一組記憶體單元可根據對應於各自之單元程式化之一特定n元組之群組之一目標層級而在單元之群組中程式化。迴路控制器208提供其中基於CBYTE結果而判定一目標層級之程式脈衝及驗證之一計數器。狀態邏輯209可經配置以提供通過/失效資訊。
記憶體控制器205通信地耦合至CFBYTE模組210以提供關於待程式化為記憶體陣列215之記憶體單元之記憶體單元之層級資訊。CFBYTE模組210可提供資料程式完成(DPC)(亦展示為分佈程式完成)，其中DPC CFBYTE計數目標為程式化記憶體單元之一特定層級之單元上之錯誤位元組之數目。可藉由將一脈衝施加於一選定存取線(WL)及使用一SGD線、一SGS線及一組感測放大器218之一感測放大器讀取一資料線(BL)中之電流而判定錯誤單元。圖2中所展示之結構可在一「反及」架構中實施，但如本文所教示，使用一檢查錯誤位元組方案之記憶體裝置不受限於「反及」記憶體。CFBYTE模組210使錯誤位元組之數目自判定返回至記憶體控制器205，其可包含一特定層級處之若干錯誤位元組。錯誤位元組之數目可由記憶體控制器205之一或多個組件使用。若錯誤位元組之數目大於一可接受數目，則記憶體200可提供一程式錯誤狀態至記憶體200外部之一處理器或控制器。
圖3A及圖3B係使用一記憶體裝置中之一CFBYTE方案之一程式化/驗證程序之一實例性方法300之一實施例之一流程圖。在此實例中，操作具有2位元記憶體單元之一記憶體裝置，其中由於每單元兩個位元，因此存在與臨限電壓相關之四個位準。此等四個位準可指稱L0、L1、L2及L3。伴隨L0作為最低位準，脈衝及驗證之一迴路程序可應用於位準L1、L2及L3。在302處，在起始程序之後，一迴路計數初始化為零。在304處，程序初始化為階段1。此初始化為階段1可包含藉由將一電壓放置於存取線上而將一脈衝L1、L2及L3施加於待程式化為L1、L2及L3位準之各者之記憶體單元之群組。由於L2及L3處於比L1高之臨限位準，因此將記憶體單元移動至較高臨限位準花費較長時間，且在階段1處之初始化處施加電壓減少在L2及L3之稍後階段處程式化之時間。在308處，施加一脈衝程序，其包含將一給定位準之一適當電壓施加於對應於此位準之一組選定記憶體單元。
在310處，判定是否已通過一DPC。DPC提供用於檢查程式層級之一通過/失效準則，其中各層級亦指稱一分佈。DPC亦可指稱分佈程式檢查。若在310處判定DPC為一通過狀態下，則檢查當前階段。在312處，在判定DPC在一通過狀態下之後，判定程序是否在階段1下。若程序在階段1下，則其不在階段2及階段3下。若312處之判定相對於階段1係是，則在314處，DPC增量至階段2，因為程序相對於L1記憶體單元完成。依位準L2及L3將一電壓施加於記憶體單元之存取線以提供一程式脈衝。若312處之判定係否，則在316處，判定程序是否在階段2下。若316處之判定相對於階段2係是，則在318處，DPC增量至階段3，因為除相對於階段L1記憶體單元完成之外，程序相對於L2記憶體單元完成。依位準L3將一電壓施加於記憶體單元之存取線以提供一程式脈衝。若316處之判定係否，則所有位準L1、L2及L3已相對於DPC通過，且在320處，將程序設定為一通過狀態使得程序可在370處退出。
若310處之判定係否，因為DPC不在一通過狀態下或在314處DPC已增量至階段2或在318處DPC已增量至階段3，則在322處，在位準L1、L2及L3處程式化之記憶體單元之驗證由DPC控制且略過未驗證之記憶體單元。在324處，增量迴路計數。在326處，判定迴路計數是否大於一設定最大值。若326處之判定係是(迴路計數大於所設定之最大值)，則在328處，錯誤之一最終計數由CFBYTE進行。在330處，判定328處之CFBYTE是否通過。若錯誤之數目小於可允許錯誤之數目之一預設定臨限值，則CFBYTE是通過。若CFBYTE通過之判定係否，則在322處，設定一錯誤狀態且程序在370處退出。若CFBYTE通過之判定係是，則在334處，設定一通過狀態且程序在370處退出。在370處退出之後，經程式化之記憶體裝置之一記憶體控制器或其他組件可產生一適當訊息至程式程序基於來自330之結果而通過或失效之一外部處理裝置。
若326處之判定係否(迴路計數大於所設定之最大值)，則程式脈衝迴路常式可相對於程序當前在該處處理之各自階段而繼續。在336處，判定程序是否在階段1下。若336處之判定係是(程序在階段1下)，則在338處，判定用於試圖程式化驗證/程式化在該處停止之L1處之位元之驗證之迴路之數目是否大於當前迴路計數。存在若干時間以在程序針對L1處之記憶體單元放棄之前嘗試一程式脈衝，其在圖3A中展示為GiveupL1。就係(01)之L1處之位元而言，GiveupL1可指稱Giveup01。若338處之判定係否(GiveupL1數目不大於迴路計數)，則針對一全部通過條件之零容限在342處將L1之DPC設定為零，且在344處，程序進入一跳至脈衝常式狀態。若338處之判定係是(GiveupL1數目大於迴路計數)，則針對一非零容限條件在340處將L1之DPC設定為L1之CFBYTE，且在344處，程序進入一跳至脈衝常式狀態。自344處之跳至脈衝常式狀態，在306處，進入另一迴路之脈衝常式。若336處之判定係否(程序不在階段1下)，則在346處，進入一階段2考量。
自346處之階段2考量，在348處，判定程序是否在階段2下。若348處之判定係是(程序在階段2下)，則在350處，判定GiveupL2數目是否大於當前迴路計數。就係(00)之L2處之位元而言，GiveupL2可指稱Giveup00。若350處之判定係否(GiveupL2數目不大於迴路計數)，則針對零容限條件，在354處將L2之DPC設定為零，且在356處，程序進入一跳至脈衝常式狀態。自356處之跳至脈衝常式狀態，在306處，進入另一迴路之脈衝常式。若350處之判定係是(GiveupL2數目大於迴路計數)，則針對一非零容限條件，在352處將L2之DCP設定為L2之CFBYTE，且在356處，程序進入一跳至脈衝常式狀態。自356處之跳至脈衝常式狀態，在306處，進入另一迴路之脈衝常式。
自348處之判定(程序不在階段2中而在階段3中)，在358處，將L3之DPC設定為L3之CFBYTE。自程序中之358，在360處，判定GiveupL3數目是否大於當前迴路計數。就係(10)之L3處之位元而言，GiveupL3可指稱Giveup10。若360處之判定係否(GiveupL3數目不大於迴路計數)，則針對零容限條件，在364處將L3之DPC設定為零，且在366處，程序進入一跳至脈衝常式狀態。若360處之判定係是(GiveupL3數目大於迴路計數)，則針對一非零容限條件，在362處將L3之DPC設定為CFBYTE，且在366處，程序進入一跳至脈衝常式狀態。自366處之跳至脈衝常式狀態，在306處，進入另一迴路之脈衝常式。
上文所討論之方法300提供應用於具有記憶體單元之一記憶體裝置之一CFBYTE方案之一實例，其中各記憶體單元可儲存兩個位元使得各記憶體單元對應於四個不同n元組之一者。方法300包含三個階段：階段1、階段2及階段3。在階段1中，脈衝對應於分佈L1、L2及L3之經程式化之記憶體單元。在階段2中，程式化對應於L1之記憶體單元，且脈衝對應於L2及L3之記憶體單元。在階段3中，程式化對應於L1之記憶體單元，程式化對應於L2之記憶體單元及脈衝對應於L3之記憶體單元。在一些情況中，DPC可在一晶種程序期間運行。在階段3中，L3之DPC等於全CFBYTE準則，因為僅留下對應於L3之記憶體單元以針對兩位元實例程式化。在一兩位元實例中，L3將招致全CFBYTE。此包含自先前層級累積錯誤位元組。方法300之程序提供助於驗證之一簡化。就具有儲存多個位元之記憶體單元之記憶體裝置而言，可執行類似於方法300之一程序。
圖4係與程式化一記憶體裝置之一記憶體單元中之多個位元之資料相關聯之一實例性方法400之一實施例之特徵之一流程圖。在410處，將一程式脈衝施加於記憶體裝置之一記憶體陣列之一選定存取線以程式化一組n元組位元之一n元組位元，其中該組之各n元組與記憶體單元之臨限電壓之一組位準之一位準相關聯。n元組之位準不同於該組n元組之其他n元組之位準。在420處，回應於針對該n元組施加該程式脈衝而感測對應於該選定存取線之一感測線。在430處，若層級不同於該組層級之一最高層級，則僅針對對應於該n元組之該層級執行一驗證作為一單一錯誤位元組檢查。將程式脈衝施加於對應於最高層級之各記憶體單元可接著針對該組層級之所有層級之錯誤位元組檢查。
方法400或類似於方法400之方法之變體可包含取決於應用此等方法及/或其中實施此等方法之系統之架構而可或可不組合之若干不同實施例。此等方法可包含將程式脈衝施加於不同選定記憶體單元之該組n元組之各n元組，其中該等不同選定記憶體單元由對應於該組層級之一層級分組。依自一最低層級至該最高層級之層級之順序程式化該等不同選定記憶體單元。就指示經程式化之一層級處之一程式錯誤之一錯誤位元組檢查而言，此等方法可包含在一迴路中產生若干程式脈衝及對應驗證直至指示先前已失效之該層級處之程式化通過其對應驗證或該迴路達到一極限。此等方法可包含當程式脈衝之數目在不通過一驗證之情況下達到該極限時，自該記憶體裝置產生一錯誤狀態。
一記憶體裝置內之一非暫時性機器可讀媒體(諸如韌體)可包括指令(諸如一微碼)，當由該記憶體裝置中之一控制器執行時，該等指令可引起該記憶體裝置執行包括以下之操作：將一程式脈衝施加於該記憶體裝置之一記憶體陣列之一選定存取線以程式化一組n元組位元之一n元組位元，其中該組之各n元組與該等記憶體單元之臨限電壓之一組位準之一位準相關聯，該位準不同於該組n元組之其他n元組之該等位準；回應於針對該n元組施加該程式脈衝而感測對應於該選定存取線之一感測線；及若層級不同於該組層級之一最高層級，則僅針對對應於該n元組之該層級執行一驗證作為一單一錯誤位元組檢查。微碼指令可包含將程式脈衝施加於不同選定記憶體單元之該組n元組之各n元組，其中該等不同選定記憶體單元由對應於該組層級之一層級分組。可依自一最低層級至該最高層級之層級之順序程式化該等不同選定記憶體單元。將程式脈衝施加於對應於該最高層級之各記憶體單元可接著針對該組層級之所有層級之錯誤位元組檢查。就指示經程式化之一層級處之一程式錯誤之一錯誤位元組檢查而言，可在一迴路中產生若干程式脈衝及對應驗證直至指示先前已失效之該層級處之程式化通過其對應驗證或該迴路達到一極限。當程式脈衝之數目在不通過一驗證之情況下達到該極限時，自該記憶體裝置產生一錯誤狀態。
在各種實施例中，一種設備可包括：一記憶體單元陣列；及一控制器，其可操作以將各記憶體單元程式化為一組n元組位元之一n元組位元，其中各n元組與該等記憶體單元之臨限電壓之一組位準之一位準相關聯，其中該位準不同於該組n元組之其他n元組之該等位準。該程式化可藉由將該臨限電壓放置於對應於各自記憶體單元組之該等記憶體單元經程式化之該n元組之一值而在記憶體單元組上以每次一層級進行，其中各組對應於一不同層級。對於除最後一層級之外之各層級，該控制器可操作以僅針對對應於該一層級執行一驗證作為一單一錯誤位元組檢查。該組n元組可為一組序化n元組，其中一最低位準與該臨限電壓之一最低值相關聯且該最後位準與該臨限電壓之一最高值相關聯。該控制器經配置以回應於在該最後層級處程式化而針對所有層級執行一錯誤位元組檢查。就指示經程式化之一層級處之一程式錯誤之一錯誤位元組檢查而言，該控制器可經配置以在一迴路中產生若干程式脈衝及對應驗證直至指示該層級處之程式化通過其對應驗證或該迴路達到一極限。該控制器可經配置以當若干程式脈衝達到該極限時產生一錯誤狀態及退出經程式化之該層級處之該等記憶體單元之程式化及驗證。
在各種實施例中，一種記憶體裝置包括：一記憶體單元陣列；感測線，其等耦合至該陣列之該等記憶體單元；存取線，其等耦合至該陣列之該等記憶體單元；一控制器；及一計數器。該控制器可操作以將各記憶體單元程式化為一組n元組位元之一n元組位元，其中各n元組與該等記憶體單元之臨限電壓之一組位準之一位準相關聯，該位準不同於該組n元組之其他n元組之該等位準。該程式化可藉由將該臨限電壓放置於對應於各自記憶體單元組之該等記憶體單元經程式化之該n元組之一值而在記憶體單元組上以每次一層級進行，其中各組對應於一不同層級。對於除最後一層級之外之各層級，該控制器可操作以僅針對該一層級執行一驗證作為一單一錯誤位元組檢查。該計數器可經配置以計數一迴路中所產生之程式脈衝之一數目直至一層級處之程式化通過一對應驗證。該控制器可操作以將不同選定記憶體單元程式化為不同層級，其中該等不同選定記憶體單元由對應於該組層級之一層級分組。該控制器可操作以依自一最低層級至該最高層級之層級之順序程式化該等不同選定記憶體單元。該控制器可經配置以可操作以將程式脈衝施加於對應於該組之一最高層級之各記憶體單元，其後接著針對該組層級之所有層級應用錯誤位元組檢查。
在各種實施例中，一種系統可包括：一處理器；及一記憶體裝置，其耦合至該處理器。該記憶體裝置可具有一記憶體單元陣列及可操作以回應於自該處理器接收之一程式命令而程式化一組該等記憶體單元之一控制器。該控制器可操作以將各記憶體單元程式化為一組n元組位元之一n元組位元，其中該組之各n元組與該等記憶體單元之臨限電壓之一組位準之一位準相關聯。該n元組之該位準不同於該組n元組之其他n元組之該等位準。該程式化可藉由將該臨限電壓放置於對應於各自記憶體單元組之該等記憶體單元經程式化之該n元組之一值而在記憶體單元組上以每次一層級進行，其中各組對應於一不同層級。對於除最後一層級之外之各層級，該控制器可操作以僅針對該一層級執行一驗證作為一單一錯誤位元組檢查。
該控制器可經配置以回應於該最後層級處程式化而針對所有層級執行一錯誤位元組檢查。就指示在經程式化之一層級處之一程式化錯誤之該錯誤位元組檢查而言，該控制器可經配置以在一迴路中產生若干程式脈衝及對應驗證直至在該層級處程式化通過其對應驗證或直至該迴路達到一極限。該控制器可經配置以當若干程式脈衝達到該極限時產生一錯誤狀態至該處理器。該記憶體單元陣列可配置為各區塊內具有頁面之一組區塊，且該控制器可經配置以每次一頁面程式化該組記憶體單元。
圖5繪示經配置以提供多個電子組件之一晶圓500之一實例之一實施例。晶圓500可提供為其中可製造若干晶粒505之一晶圓。替代地，晶圓500可提供為其中晶粒505之數目已經處理以提供電子功能性且等待自晶圓分割以封裝之一晶圓。晶圓500可提供為一半導體晶圓、一絕緣體上覆半導體晶圓或用於處理諸如一積體電路晶片之電子裝置之其他適當晶圓。
使用各種遮蔽及處理技術，各晶粒505可經處理以包含功能電路使得各晶粒505製造為具有相同於晶圓500上之其他晶粒之功能性及封裝結構之一積體電路。替代地，使用各種遮蔽及處理技術，各種晶粒505組可經處理以包含功能電路使得並非所有晶粒505製造為具有相同於晶圓500上之其他晶粒之功能性及封裝結構之一積體電路。提供電子能力之具有整合於其上之電路之一封裝晶粒在本文中指稱一積體電路(IC)。
晶圓500可包括多個晶粒505。多個晶粒之各晶粒505可結構化為具有一控制器及韌體以實施一CFBYTE方案之一記憶體裝置，如本文所教示。記憶體裝置可結構化以具有類似或相同於與圖1至圖4相關聯之記憶體裝置之功能性。
圖6係包含具有一控制器及韌體以實施一CFBYTE方案之一記憶體裝置663之一實例性系統600之一實施例之一方塊圖，如本文所教示。系統600可包含操作性耦合至記憶體663之一處理器662。系統600亦可包含一電子設備667及周邊裝置669。處理器662、記憶體663、電子設備667或周邊裝置669之一或多者可呈一或多個IC之形式。
一匯流排666可在系統600之各者組件之間就/或中提供導電性。在一實施例中，匯流排666可包含各經獨立組態之一位址匯流排、一資料匯流排及一控制匯流排。在一替代實施例中，匯流排666可使用用於提供位址、資料或控制之一或多者之共同導線，其用途由處理器662調節。處理器662可呈一或多個處理器之形式。
電子設備667可包含額外記憶體。系統600中之記憶體可構造為諸如(但不限於)動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、同步動態隨機存取記憶體(SDRAM)、同步圖形隨機存取記憶體(SGRAM)、雙倍資料速率動態ram (DDR)、雙倍資料速率SDRAM及基於磁性之記憶體之一或多個類型之記憶體。
周邊裝置669可包含可結合處理器662操作之顯示器、成像裝置、印刷裝置、無線裝置、額外儲存記憶體及控制器裝置。在各種實施例中，系統600包含(但不限於)光纖系統或裝置、電光學系統或裝置、光學系統或裝置、成像系統或裝置及諸如無線系統或裝置、電信系統或裝置及電腦之資訊處置系統或裝置。
儘管本文已繪示及描述特定實施例，但熟習技術者應瞭解自本文之教示導出之其他配置可替代所展示之特定實施例。各種實施例使用排列及/或本文所描述之實施例之組合。應理解以上描述意欲具繪示性而非限制性，且本文所採用之成語或術語係為了描述。熟習技術者將在學習以上描述之後明白以上實施例及其他實施例之組合。
110‧‧‧將一程式脈衝施加於一選定存取線
120‧‧‧在給定該程式脈衝之後感測該選定存取線
130‧‧‧判定階段1是否等於1
140‧‧‧進行錯誤位元組之一階段特定檢查
150‧‧‧判定階段2是否等於1
160‧‧‧進行錯誤位元組之一階段特定檢查
170‧‧‧判定最後階段是否等於1
180‧‧‧針對所有位元組進行錯誤位元組之一檢查
200‧‧‧記憶體
205‧‧‧記憶體控制器
206‧‧‧位址解碼器
207‧‧‧程式演算法微碼
208‧‧‧迴路控制器
209‧‧‧狀態邏輯
210‧‧‧檢查錯誤位元組(CFBYTE)模組
215‧‧‧記憶體陣列
218‧‧‧感測放大器
302‧‧‧在起始程序之後，一迴路計數初始化為零
304‧‧‧程序初始化為階段1
306‧‧‧進入另一迴路之脈衝常式
308‧‧‧施加一脈衝程序
310‧‧‧判定是否已通過一DPC
312‧‧‧在判定DPC在一通過狀態下之後，判定程序是否在階段1下
314‧‧‧DPC增量至階段2
316‧‧‧判定程序是否在階段2下
318‧‧‧DPC增量至階段3
320‧‧‧將程序設定為一通過狀態
322‧‧‧在位準L1、L2及L3處程式化之記憶體單元之驗證由DPC控制且略過未驗證之記憶體單元
324‧‧‧增量迴路計數
326‧‧‧判定迴路計數是否大於一設定最大值
328‧‧‧錯誤之一最終計數由CFBYTE進行
330‧‧‧判定CFBYTE是否通過
332‧‧‧設定一錯誤狀態
334‧‧‧設定一通過狀態
336‧‧‧判定程序是否在階段1下
338‧‧‧判定用於試圖程式化驗證/程式化在該處停止之L1處之位元之驗證之迴路之數目是否大於當前迴路計數
344‧‧‧程序進入一跳至脈衝常式狀態
346‧‧‧進入階段2考量
348‧‧‧判定程序是否在階段2下
350‧‧‧判定GiveupL2數目是否大於當前迴路計數
356‧‧‧程序進入一跳至脈衝常式狀態
358‧‧‧將L3之DPC設定為L3之CFBYTE
360‧‧‧判定GiveupL3數目是否大於當前迴路計數
366‧‧‧程序進入一跳至脈衝常式狀態
370‧‧‧退出程序
400‧‧‧方法
410‧‧‧步驟
420‧‧‧步驟
430‧‧‧步驟
500‧‧‧晶圓
505‧‧‧晶粒
600‧‧‧系統
662‧‧‧處理器
663‧‧‧記憶體
666‧‧‧匯流排
667‧‧‧電子設備
669‧‧‧周邊裝置
圖1係根據各種實施例之與一記憶體陣列之一程式化/寫入操作相關聯之檢查錯誤位元組之一實例性方法之特徵之一流程圖。
圖2係根據各種實施例之包含一檢查錯誤位元組方案之一實例性記憶體之一方塊圖。
圖3A及圖3B係根據各種實施例之使用一CFBYTE方案之一程式化/驗證程序之一實例性方法之一流程圖。
圖4係根據各種實施例之與程式化一記憶體裝置之一記憶體單元中之多個位元之資料相關聯之一實例性方法之特徵之一流程圖。
圖5繪示根據各種實施例之具有包含經配置以進行一檢查錯誤位元組方案之記憶體裝置之晶粒之一晶圓之一實例。
圖6係根據各種實施例之包含具有一控制器及韌體以實施一檢查錯誤位元組方案之一記憶體裝置之一實例性系統之一方塊圖。

Claims (20)

  1. 一種設備，其包括： 一記憶體單元陣列；及 一控制器，其可操作以將各記憶體單元程式化為一組n元組位元之一n元組位元，其中各n元組與該等記憶體單元之臨限電壓之一組位準之一位準相關聯，該位準不同於該組n元組之其他n元組之該等位準，該程式化係藉由將該臨限電壓放置於對應於各自記憶體單元組之該等記憶體單元經程式化之該n元組之一值而在記憶體單元組上以每次一層級進行，其中各組對應於一不同層級，對於除最後一層級之外之各層級，該控制器可操作以僅針對對應於該一層級執行一驗證作為一單一錯誤位元組檢查。
  2. 如請求項1之設備，其中該組n元組係一組序化n元組，其中一最低位準與該臨限電壓之一最低值相關聯且該最後位準與該臨限電壓之一最高值相關聯。
  3. 如請求項1之設備，其中該控制器經配置以回應於在該最後層級處程式化而針對所有層級執行一錯誤位元組檢查。
  4. 如請求項1之設備，其中就指示在經程式化之一層級處之一程式化錯誤之該錯誤位元組檢查而言，該控制器經配置以在一迴路中產生若干程式脈衝及對應驗證直至在該層級處程式化通過其對應驗證或直至該迴路達到一極限。
  5. 如請求項4之設備，其中該控制器經配置以當若干程式脈衝達到該極限時產生一錯誤狀態且退出經程式化之該層級處之該等記憶體單元之程式化及驗證。
  6. 一種記憶體裝置，其包括： 一記憶體單元陣列； 感測線，其等耦合至該陣列之該等記憶體單元； 存取線，其等耦合至該陣列之該等記憶體單元； 一控制器，其可操作以將各記憶體單元程式化為一組n元組位元之一n元組位元，其中各n元組與該等記憶體單元之臨限電壓之一組位準之一位準相關聯，該位準不同於該組n元組之其他n元組之該等位準，該程式化藉由將該臨限電壓放置於對應於各自記憶體單元組之該等記憶體單元經程式化之該n元組之一值而在記憶體單元組上以每次一層級進行，其中各組對應於一不同層級，對於除最後一層級之外之各層級，該控制器可操作以僅針對該一層級執行一驗證作為一單一錯誤位元組檢查；及 一計數器，其計數一迴路中所產生之程式脈衝之一數目直至一層級處之程式化通過一對應驗證。
  7. 如請求項6之記憶體裝置，其中該控制器可操作以將不同選定記憶體單元程式化為不同層級，該等不同選定記憶體單元係由對應於該組層級之一層級分組。
  8. 如請求項7之記憶體裝置，其中該控制器可操作以依自一最低層級至一最高層級之層級之順序程式化該等不同選定記憶體單元。
  9. 如請求項7之記憶體裝置，其中該控制器可操作以將程式脈衝施加於對應於該組之一最高層級之各記憶體單元，接著針對該組層級之所有層級應用一錯誤位元組檢查。
  10. 一種系統，其包括： 一處理器；及 一記憶體裝置，其耦合至該處理器，該記憶體裝置具有一記憶體單元陣列及可操作以回應於自該處理器接收之一程式命令而程式化一組該等記憶體單元之一控制器，該控制器可操作以將各記憶體單元程式化為一組n元組位元之一n元組位元，其中該組之各n元組與該等記憶體單元之臨限電壓之一組位準之一位準相關聯，該位準不同於該組n元組之其他n元組之該等位準，該程式化藉由將該臨限電壓放置於對應於各自記憶體單元組之該等記憶體單元經程式化之該n元組之一值而在記憶體單元組上以每次一層級進行，其中各組對應於一不同層級，對於除最後一層級之外之各層級，該控制器可操作以僅針對該一層級執行一驗證作為一單一錯誤位元組檢查。
  11. 如請求項10之系統，其中該控制器經配置以回應於在該最後層級處程式化而針對所有層級執行一錯誤位元組檢查。
  12. 如請求項11之系統，其中就指示經程式化之一層級處之一程式錯誤之該錯誤位元組檢查而言，該控制器經配置以在一迴路中產生若干程式脈衝及對應驗證直至該層級處之程式化通過其對應驗證或該迴路達到一極限。
  13. 如請求項12之系統，其中該控制器經配置以當若干程式脈衝達到該極限時產生一錯誤狀態至該處理器。
  14. 如請求項10之系統，其中該記憶體單元陣列配置為各區塊內具有頁面之一組區塊，且該控制器經配置以每次一頁面程式化該組記憶體單元。
  15. 一種方法，其包括： 將一程式脈衝施加於一記憶體裝置之一記憶體陣列之一選定存取線以程式化一組n元組位元之一n元組位元，其中該組之各n元組與該等記憶體單元之臨限電壓之一組位準之一位準相關聯，該位準不同於該組n元組之其他n元組之該等位準； 回應於針對該n元組施加該程式脈衝而感測對應於該選定存取線之一感測線；及 若層級不同於該組層級之一最高層級，則僅針對對應於該n元組之該層級執行一驗證作為一單一錯誤位元組檢查。
  16. 如請求項15之方法，其中該方法包含將程式脈衝施加於不同選定記憶體單元之該組n元組之各n元組，該等不同選定記憶體單元係由對應於該組層級之一層級分組。
  17. 如請求項16之方法，其中以依自一最低層級至該最高層級之層級之順序程式化該等不同選定記憶體單元。
  18. 如請求項16之方法，其中將程式脈衝施加於對應於該最高層級之各記憶體單元，其後接著針對該組層級之所有層級之錯誤位元組檢查。
  19. 如請求項16之方法，其中就指示經程式化之一層級處之一程式錯誤之一錯誤位元組檢查而言，在一迴路中產生若干程式脈衝及對應驗證直至指示先前已失效之該層級處之程式化通過其對應驗證或該迴路達到一極限。
  20. 如請求項19之方法，其中該方法包含當程式脈衝之數目在不通過一驗證之情況下達到該極限時，自該記憶體裝置產生一錯誤狀態。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10762974B2 (en) 2017-09-27 2020-09-01 Micron Technology, Inc. One check fail byte (CFBYTE) scheme

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000011684A (ja) * 1998-06-18 2000-01-14 Mitsubishi Electric Corp 入力保護回路、アンチフューズアドレス検出回路および半導体集積回路装置
JP2001067884A (ja) * 1999-08-31 2001-03-16 Hitachi Ltd 不揮発性半導体記憶装置
US7602650B2 (en) * 2006-08-30 2009-10-13 Samsung Electronics Co., Ltd. Flash memory device and method for programming multi-level cells in the same
ITRM20070167A1 (it) * 2007-03-27 2008-09-29 Micron Technology Inc Non-volatile multilevel memory cell programming
KR101322378B1 (ko) * 2007-07-09 2013-10-30 삼성전자주식회사 불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
US7813188B2 (en) * 2007-09-10 2010-10-12 Hynix Semiconductor Inc. Non-volatile memory device and a method of programming a multi level cell in the same
US7633798B2 (en) 2007-11-21 2009-12-15 Micron Technology, Inc. M+N bit programming and M+L bit read for M bit memory cells
KR100965029B1 (ko) * 2008-05-13 2010-06-21 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 프로그램 검증 방법
US7800945B2 (en) 2008-06-12 2010-09-21 Sandisk Corporation Method for index programming and reduced verify in nonvolatile memory
KR101532754B1 (ko) * 2008-09-22 2015-07-02 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
US7821840B2 (en) * 2008-11-24 2010-10-26 Spansion Llc Multi-phase programming of multi-level memory
US8077532B2 (en) 2009-09-02 2011-12-13 Micron Technology, Inc. Small unit internal verify read in a memory device
KR101653206B1 (ko) * 2010-01-19 2016-09-02 삼성전자주식회사 프로그램 검증 회로 및 이를 포함하는 비휘발성 메모리 장치
KR101676816B1 (ko) * 2010-02-11 2016-11-18 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
US8233324B2 (en) * 2010-03-25 2012-07-31 Sandisk Il Ltd. Simultaneous multi-state read or verify in non-volatile storage
US8472256B2 (en) * 2010-05-12 2013-06-25 Micron Technology, Inc. Non-volatile memory programming
KR20120059035A (ko) * 2010-11-30 2012-06-08 에스케이하이닉스 주식회사 반도체 메모리 장치의 프로그램 방법
US8681562B2 (en) 2011-01-10 2014-03-25 Micron Technology, Inc. Memories and methods of programming memories
KR101787612B1 (ko) * 2011-07-12 2017-10-19 삼성전자주식회사 비휘발성 메모리 장치의 데이터 저장 방법 및 구동 방법
KR20130016619A (ko) * 2011-08-08 2013-02-18 삼성전자주식회사 불휘발성 메모리 장치의 프로그램 방법
US9036415B2 (en) * 2011-12-21 2015-05-19 Sandisk Technologies Inc. Mitigating variations arising from simultaneous multi-state sensing
KR101942863B1 (ko) * 2012-06-19 2019-01-28 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US9032264B2 (en) * 2013-03-21 2015-05-12 Kabushiki Kaisha Toshiba Test method for nonvolatile memory
US9019780B1 (en) * 2013-10-08 2015-04-28 Ememory Technology Inc. Non-volatile memory apparatus and data verification method thereof
KR20160075064A (ko) * 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20160102738A (ko) * 2015-02-23 2016-08-31 에스케이하이닉스 주식회사 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법
US9842655B2 (en) 2015-12-08 2017-12-12 Intel Corporation Reducing verification checks when programming a memory device
US10141071B2 (en) 2015-12-26 2018-11-27 Intel Corporation Predictive count fail byte (CFBYTE) for non-volatile memory
US10354738B2 (en) 2017-09-27 2019-07-16 Micron Technology, Inc. One check fail byte (CFBYTE) scheme

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10762974B2 (en) 2017-09-27 2020-09-01 Micron Technology, Inc. One check fail byte (CFBYTE) scheme

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