JPH10510656A

JPH10510656A - メモリ制御パラメータ用の不揮発性データ記憶構造を有するメモリ・システム及びその方法

Info

Publication number: JPH10510656A
Application number: JP9507600A
Authority: JP
Inventors: ルーパーバー、フランキー・エフ
Original assignee: マイクロン・クォンタム・デバイセズ・インコーポレイテッド
Priority date: 1994-08-15
Filing date: 1996-07-09
Publication date: 1998-10-13
Also published as: WO1996005191A1; US6150402A; DE69530701D1; AU3327795A; US6083982A; ATE239465T1; EP0792270A1; EP0792270B1; JPH10506383A

Abstract

(57)【要約】最適に動作するように、製造後に構成できるメモリ・システム（１０）及びこのシステムを制御する方法。このシステムは、多数の行及び多数の列の形態で配列された複数のメモリ・セルから成るアレイであり、前記行の内の各１行内に配置さた各セルが共通ワード線に結合され、前記列の各１列内に配置さた各セルが共通ビット線に結合されていることから成るアレイを含む。メモリ・セルをプログラムする動作、メモリ・セルを読み出す動作を含むメモリ動作（１６）を制御し、好ましくはメモリ・セルをプログラムする制御回路（１９）が含まれる。メモリ動作を制御する制御手段が使用する制御パラメータ・データを記憶するために、複数の不揮発性のデータ記憶ユニット（１２Ａ）が提供される。このような制御パラメータには例えば、プログラム動作及び消去動作を実行するためにメモリ（１０）に印加される電圧パルスの大きさ及び持続時間を調整するパラメータが含まれる。

Description

【発明の詳細な説明】メモリ制御パラメータ用の不揮発性データ記憶構造を有するメモリ・システム及びその方法発明の背景１．発明の分野本発明は、一般にメモリ・システムに関し、特に、メモリ・システムの製造後にプログラムし直すことができるメモリ動作制御用のプログラマブル制御パラメータを有するメモリ・システムに関する。２．背景技術開発が進み、集積回路メモリ・システムは、非常に大きな記憶容量を有するようになってきている。歩留まりを向上させるために、これらのメモリ・システムの製造を綿密に制御する努力が続けられてきているが、たとえ同じ設計を利用したメモリ・システムであっても、その特性に差異が生じることは避けられない。これらの特性の差異は多くの要因から生じるが、そのほとんどは、プロセスのばらつきによるものである。このように、１つの半導体ウェーハから取り出された複数のメモリ・システムが、別のウェーハから取り出された複数のメモリ・システムと著しく異なることがある。メモリ・システムの製造が完了する前に該メモリ・システムを完全に特性付けることは通常、不可能である。メモリ・システムの製造が完了した時点で、そのメモリの特性を考慮してメモリ・システムを修正することはできない。例えば、フラッシュ・メモリ・システムでは、フラッシュ・セルを電気的にプログラムし、読出し、消去することができる。セルの論理状態は、セルの閾電圧を変更するプログラム及び消去機能を使って、セルをプログラムするか或いは消去するかによって設定される。セルを読み出す際には、セルの論理状態を確認するためにセルの閾電圧が決定される。しかし、プログラミング・パルス或いは消去パルスにフラッシュ・セルが応答する細部の様子などのフラッシュ・セルの特性を確かめるのは容易ではない。１つのプログラミング・パルスが印加された後に、ある１つのメモリ・システムのセルの閾電圧がある量変化し、全く同じと考えられるもう１つのメモリ・システムでは、同じプログラミング・パルスが印加された後に先のものとは異なる量変化することがある。メモリ・システムの特性におけるこれらのばらつきに対応するために、最悪のケースを仮定してシステムを設計することが一般に必要である。その場合、システム全体の性能は略必然的に低下する。また、関連されたメモリとともに動作する多くのプロセッサ・システムは、適正に動作するのに特定のメモリ構成を必要とする。例えば、あるシステムは、ワード長が８ビットであることを要求し、他のシステムはワード長が１６ビットであることを要求する。エンド・ユーザがワードの大きさをある程度まで制御できるメモリ・システムは従来からある。しかしながら、これは、ワード長を制御するのに必要な信号をエンド・ユーザがメモリに与えなければならないので、複雑さがいくぶん増し、メモリのエンド・ユーザの負担となる。別の例では、殆どのプロセッサ・システムは、電源投入時にブート・データ用のメモリのある部分に参照する。このようなブート・データは、プロセッサが系統的に機能するのに必要である。ブート・データが、特定のメモリ・アドレスにあることを期待するように、プロセッサは実装されることとなる。プロセッサには、ブート・データが、メモリの低位アドレス（ボトム・ブート）にあることを期待するものや、ブート・データが、メモリの高位アドレス（トップ・ブート）にあることを期待するものがある。異なる種類のプロセッサ・システムに対応した機能を提供するために、異なるメモリ・システムを用途ごとに製造することも可能である。しかし、製造しなければならないメモリの種類数を制限することは、どんな場合にも望ましい。望ましいメモリ・システムは、製造後にそのシステムが完全に特性付けられることができ、次いで、そのシステムの特定の特性を考慮するように最適化されているメモリ・システムを提供すべく、特定の動作パラメータが恒久的に調整されるようなメモリ・システムである。製造しなければならないメモリの種類数を低減すべく、製造後に、メモリ・システムの構成を修正する機能が提供されることが望ましい。本発明が提供するこれらの特徴及びその他の改良された特徴は、当業者が、図面に参照して『発明の詳細な説明』を読むことにより明らかとなるであろう。発明の概要最適に動作するように製造後に構成できるメモリ・システムを開示する。このシステムは多数の行と多数の列の形態で配列された複数のメモリ・セルから成るアレイを含み、任意の行内に配置された各セルが共通ワード線に結合されており、任意の列内に配置された各セルが共通ビット線に結合されている。制御手段が含まれて、メモリ・セルの読み出し及び好ましくはそれらメモリ・セルのプログラミング等のメモリ・セルのプログラムを伴う複数のメモリ動作を制御する。このシステムは、メモリ動作を制御する前記制御手段が使用する制御パラメータ・データを記憶する複数の不揮発性データ記憶ユニットを更に含む。このような制御パラメータには、プログラム動作及び消去動作を実行するためにメモリに印加される電圧パルスの大きさ及び持続時間を調整するためのパラメータが含まれる。それらパラメータには、読み出されてメモリにプログラムされるワードの長さ（ビット数）を制御するパラメータが更に含まれる。また、制御パラメータは、メモリ・システムのアドレス指定を制御し、例えば、外部アドレスが変更されて、メモリに与えられる実アドレスが反転されるように為すパラメータが含まれる。制御パラメータは、メモリ・セルのアレイとは別のデータ記憶構造中に記憶される。データ記憶構造は、好ましくは、個々の制御パラメータを記憶するデータ記憶ユニットを含む。各データ記憶ユニットは、揮発性記憶要素及び不揮発性記憶要素を含む。電源投入時、制御パラメータ・データが、不揮発性記憶要素から揮発性記憶要素に自動的に転送され、制御手段が、揮発性記憶ユニット中の制御パラメータ・データに応答する。最初に、揮発性記憶要素に制御パラメータ・データをロードし、次いで、このデータを、揮発性記憶要素から不揮発性記憶要素に転送することによって、該制御パラメータ・データがデータ記憶ユニットに記憶される。図面の簡単な説明第１図は、ワード長制御機能のある態様を示す、本発明に基づくメモリ・システムの全体ブロック図である。第２図は、記憶された制御パラメータに基づく、ワード長の制御に関係する回路を示す、このメモリ・システムの部分概略図である。第３図は、記憶された制御パラメータに基づきく、アドレス指定極性の制御に関係する回路を示す、このメモリ・システムの部分概略図である。第４Ａ図及び第４Ｂ図は、メモリ・システムの状態機械の動作を示す流れ図である。第５図は、記憶された制御パラメータに基づく、センス増幅器の基準の制御に関係する回路を示す、このメモリ・システムの部分概略図である。第６図は、記憶された制御パラメータに基づく、メモリ動作に使用される高電圧の大きさの制御に関係する回路を示す、このメモリ・システムの部分概略図である。第７図は、メモリ動作に使用されるパルスの持続時間を変えるために選択されるタイミング・デコードを生成すべく使用される回路の部分ブロック図である。第８図は、記憶された制御パラメータに基づき、パルス持続時間の差異を生じさせる第７図の線図で生成されたデコードを選択すべく用いられる回路を示す概略図である。第９図は、第７図で生成されたデコードを論理的に結合する回路の概略図である。第１０図は、第８図で使用されたマルチプレクサのうちの１つの回路詳細を示す概略図である。第１１図は、例示的なプログラミング・パルスが生成される様子を示すタイミング図である。第１２図は、制御パラメータを記憶するのに使用されるデータ記憶ユニットの概略図である。第１３図は、第１２図のデータ記憶ユニットが実行できる各種機能を示すタイミング図である。第１４図は、このメモリ・システムがテスト・モードに置かれたことを検出し、どのテスト・モードが検出されたかを決定するのに使用する回路のブロック図である。第１５Ａ図乃至第１５Ｃ図は、例示的な９つのデータ記憶ユニット及びこれらの記憶ユニットを制御する関連回路を示す概略図である。第１６図は、データ記憶ユニットをプログラミングするための高電圧パルスの生成、及びその他のデータ記憶ユニット動作に使用される回路の概略図である。第１７図は、データ記憶ユニット上で各種機能が実行される様子をさらに示すタイミング図である。発明の詳細な説明図面で参照されるように、図１は、本発明の各種態様を含むフラッシュ・メモリ・システム１０を示す図である。このシステムの中心は、行及び列に配置されたフラッシュ・メモリ・セルのアレイ１２である。このメモリ・システムの動作は、該メモリ・システム製造後いつでも変更できる記憶済み制御パラメータＣＰＮを介して変更することができる。このようにして制御できる各種の異なるタイプの例示的な動作を次に説明する。ワード長（バス・サイズ）メモリ・システム１０は、記憶したプログラマブル制御パラメータＣＰ１を使用して永続的に構成可能で、全体で２５６ｋの８ビット・ワード或いは全体で１２８ｋの１６ビット・ワードを提供する。制御パラメータＣＰ１を含む制御パラメータ・ビットの状態は不揮発性データ記憶ユニット１４Ａに記憶される。データ記憶ユニットは、本願の基礎となる米国出願と同日に提出された「NON-VOLATILE DATA STORAGE UNITAND METHOD OF CONTROLLING SA ME」という名称の米国出願第０８／５０８，８６４号に説明されているものと同じ種類のものとすることができ、ここに引用することによってその内容を本明細書に合体する。この出願は、メモリ・システムの製造が完了した後に、パラメータＣＰＩなどの制御パラメータを所望の状態にプログラムすることができるフラッシュ・メモリ・セルを有する不揮発性データ記憶ユニットを開示している。データ記憶ユニットの構造及び動作に関する詳細を以下に更に説明する。したがって、制御パラメータＣＰ１は、このメモリ・システムのデータ・バスの大きさ、即ちメモリのデータ・ワードの大きさを制御するのに使用される。この例では、この大きさは、８ビット・ワード或いは１６ビット・ワードである。記憶ユニット１４Ａの出力は、１６ビット・ワード動作成いは８ビット・ワード動作を提供するためにメモリ・システムの入出力機能を制御する入出力制御論理ユニット（又は入出力制御論理演算装置）１５に接続される。プログラミング、読出し、消去を含むメモリ動作は様々な方法で開始される。にされなければならない。また、読出し動作を実行するためには、書込みイネータが偶発的に修正される可能性を低減するために、消去動作及びプログラム動作では、連続する２つのコマンドを受け取り、コマンド実行論理ユニット（又はコマンド実行論理演算装置）１６で処理する必要がある。プログラム・コマンド及び消去コマンドは、関連されたプロセッサによってデータ入出力端子ＤＱ０〜ＤＱ７に供給され、次いで入力バッファ１３に送られ、さらにコマンド実行論理演算装置１６に転送されて処理される。メモリが、２５６Ｋの８ビット・ワードを提供するように構成されている場合には、合計１９個のアドレス・ビットが関連されたプロセッサによって供給される。１８個のアドレス・ビットは、アドレス端子Ａ０〜Ａ１７、次いでアドレス・バッファ１７に送られる。最後のアドレスはＡ−１／ＤＱ１５端子に供給される。この端子は、メモリが８ビット・ワード構成の場合には最下位のアドレスＡ −１として、メモリが１６ビット・ワード構成の場合には１６個のデータ入出力（ＤＱ０〜ＤＱ１５）のうちの入出力ＤＱ１５として使用される。アドレスＡ０〜Ａ１７は、Ｘデコーダ２０及びＹデコーダ２２に転送され、アレイ１２の中から１つの１６ビット・ワードが選択される。読出し動作を実行中の場合には、アレイ１２から読み出された１６ビットはデータ・マルチプレクサ２４に転送される。入出力制御論理ユニット１５はアドレスＡ−１をマルチプレクサ２４に転送するよう入力バッファ１８に指示し、マルチプレクサ２４はこれに応答して、メモリから読出した１６ビットの中から、アドレス・ビットＡ−１の状態に応じて下位或いは上位いずれかの８ビット・ワードを選択する。８ビットの出力データは出力バッファ２６に転送され、出力バッファ２６は次いで、この出力データをメモリ端子ＤＱ０〜ＤＱ７に結合する。このモード（８ビット・モード）では、端子ＤＱ８〜ＤＱ１４に接続されたデータ出力バッファ２８の出力は、高インピーダンス状態に設定されている。メモリ・システムが８ビット・モードであるときにメモリのプログラム動作が実行される場合には、関連されたプロセッサが、１８個の最上位アドレス・ビットを端子Ａ０〜Ａ１７に、最下位ビットを端子ＤＱ１５／Ａ−１に供給する。そのアドレスでプログラムされる８個のデータ・ビットはプロセッサによって端子ＤＱ０〜ＤＱ７に転送され、次いでデータ入力バッファ１３に転送される。この８個のデータ・ビットは次いで、入力データ・ラッチ／マルチプレクサ３０に供給される。入力データ・ラッチ／マルチプレクサ３０は、アドレスＡ−１に基づいて、Ｙ選択ゲート・ユニット３２に提供された１６個のビットの上半分或いは下半分の何れかにビットに書き込むべき８個のデータ・ビットを入力バッファ１３から選択する。アドレスＡ０〜Ａ１７の１８個のビットは、Ｘデコーダ２０及びＹデコーダ２２によって使用され、アレイ１２中の１つの１６ビット・ワードが選択される。ラッチ／マルチプレクサ３０はさらに、その出力の選択されなかった８ビットを使用禁止状態又はディスネーブル状態とするように働き、これらのビットはプログラムされなくなる。このように、デコーダ２０及び２２によってアドレスされた１６ビット・ワードの上位或いは下位の半分のビットが、ラッチ／マルチプレクサ３０によって提供された８データ・ビットでプログラムされる。選択されなかった半分のビットはプログラムされない。制御パラメータＣＰ１が、１６ビット・ワードを供給するように設定されている場合には、関連されたプロセッサは、１８個のアドレス・ビットを供給するだけでよい。これらのアドレス・ビットは端子Ａ０〜Ａ１７に印加される。読出し動作が実行される場合には、この１８個のアドレス・ビットは、Ｘデコーダ２０及びＹデコーダ２２によって使用され、アレイ１２中の１つの１６ビット・ワードが選択される。このワードの８個のビットはマルチプレクサ２４に転送され、マルチプレクサ２４はこれらのビットを、出力バッファ２６、次いで端子ＤＱ０〜ＤＱ７に転送する。アレイ１２から読み出された７個の追加データ・ビットが、出力バッファ２８、次いで端子ＤＱ８〜ＤＱ１４に転送される。ワードの１６番目のデータ・ビットＤＱ１５は、出力バッファ３４、次いで二機能端子ＤＱ１５／Ａ−１に転送される。システムが１６ビット・モードであるときにメモリのプログラム動作が実行される場合には、関連されたプロセッサによって端子Ａ０〜Ａ１７に供給された１８個のアドレス・ビットが、プログラムすべき１つの１６ビット・ワードをアレイ１２から選択する。関連されたプロセッサが、プログラムすべき１６ビットを端子ＤＱ０〜ＤＱ７、ＤＱ８〜ＤＱ１４及びＤＱ１５／Ａ−１に送る。うち１５個のデータ・ビットを入力バッファ１３及び３６が受け取る。１６番目のビットは、入力バッファ１８によって受け取られる。バッファ１３、３６並びに１８の出力が、ラッチ／マルチプレクサ３０に供給され、次いで、Ｙ選択ゲート・ユニット３２に転送されて、１８個のアドレス・ビットによって選択されたワードにプログラムされる。第２図に、読出し動作中における本発明のワード・サイズ制御機能に関する詳細をさらに示す。データ記憶ユニット１４Ａは、ワード・サイズを制御する制御パラメータＣＰＩを記憶している。ＣＰＩの値「１」は、ワード・サイズが８ビットであることを示し、値「０」は、ワード・サイズが１６ビットであることよってバッファされ、その出力はＮＯＲゲート４２の入力に供給される。ゲート４２の出力はインバータ４４によって反転され、インバータ４４の出力は、デーは非アクティブ状態、即ち高インピーダンス状態になる。インバータ４４の出力はまた、ＮＯＲゲート４６の一方の入力にも接続される。ＮＯＲゲート４６の第２の入力は、制御パラメータＣＰ１の値を表すデータ記憶ユニット１４Ａの出力に接続される。ゲート４６の出力はインバータ４８によって反転され、インバータ４８は、出力バッファ３４及び出力バッファ２８のイネーブル入力に結合される。したがって、読出し動作が実行中であって、ＣＰ１が、８ビット・ワード長を示す「１」であるときには、バッファ２８及び３４は使用禁止となり、これらの出力は、高インピーダンスとなる。よって、前述のとおり、８個のデータ・ビットがバッファ２６によって供給される。ＣＰ１が「０」、したがって１６ビット・ワードを指示しているときには、３つのバッファ２６、２８、並びに３４が全て使用可能となり（イネーブルと為され）、１６個のビット全てが出力される。メモリ・システム１０は、第１図のブロック３３で表された全体で１６個のセンス増幅器をメモリの読出し動作に利用する。後に述べるようにこれらの増幅器はまた、プログラムの検証及び消去の検証にも使用される。第２図の線図から分ＤＱ７と関連された８つのセンス増幅器は、インバータ５２の出力「１」によって指示されるとおりにアクティブとなる。記憶ユニット１４Ａの出力はインバータ５０に供給され、インバータ５０の出力はＮＡＮＤゲート５４の１つの入力に供給される。ゲート５４のもう一方の入力にはインバータ５２の出力が供給される。ゲート５４の出力はインバータ５６によって反転される。したがってＣＰ１が、８ビット動作を指示する「１」に設定されているときには、インバータ５６の出力は「０」となり、したがって、ＤＱ８〜ＤＱ１５と関連されたセンス増幅器は使用禁止となる。ＣＰ１が、１６ビット動作を指示する「０」であるときには、１６個のセンス増幅器が全て、使用可能となる。トップ／ボトム・アドレス指定第１図のシステム図から分かるようにメモリ・アレイ１２は、いくつかのメモリ・ブロックに分割されている。このシステムが実施されると、メモリは、メモリ全体が消去されるバルク消去ではなく、ブロック単位で消去される。アレイ１２は、ブート・ブロック１２Ａと一般に呼ばれるものを含む。このブロックは、電源投入時にシステムを初期状態にするカーネル・コードを含むことが企図されている。ブート・ブロック１２Ａは一般に、ハードウェア保護されており、そのため、特別な段階を踏まない限り消去することができない。電源投入時、関連されたプロセッサが、ブート・ブロック１２Ａに記憶されたデータの読出しを自動的に指示し、その結果システムが初期設定される。プロセッサには、アドレス３ＦＦＦＦ（Ｈ）（Ａ０〜Ａ１７が全て「１」）からブート・ブロック・データの読出しの開始を試みるものや、アドレス０００００（Ｈ）（Ａ０〜Ａ１７が全て「０」）からブート・ブロック・データの読出しの開始を試みるものがある。これらの２つの方法はそれぞれ、トップ・アドレス指定及びボトム・アドレス指定と呼ばれることがある。本発明は、メモリ・システムを、トップ・アドレス指定或いはボトム・アドレス指定を実行するように製造した後で構成することを可能とする機構を含む。これによって、両方の種類のメモリ・システムを製造する必要がなくなる。第３図は、トップ・アドレス指定及びボトム・アドレス指定の両方を提供するように製造した後でメモリ・システムを構成することができる方法を示す第１図のメモリ・システムのより詳細な線図である。単一の制御パラメータＣＰ２が、アドレス指定の種類を制御するのに使用される。パラメータＣＰ２は、プログラマブル・データ記憶ユニット１４Ｂに記憶される。これは、パラメータＣＰ１を記憶するのに使用する記憶ユニット１４Ａと同様のものである。ＣＰ２が「０」の場合は、外部アドレスＡＯ〜ＡＮは変化しない。したがって、プロセッサが最初に、アドレス０００００（Ｈ）からブート・ブロック・データの探索を開始し、このアドレスが、ブート・ブロックの内部アドレスである場合には、外部アドレスは一切変更されない。したがって、Ｘ及びＹデコーダ２０、２２に与えられる内部アドレスは外部アドレスと同じである。この場合、制御パラメータＣＰ２は「０」に設定される。プロセッサが最初にアドレス３ＦＦＦＦ（Ｈ）を探索し、これが実際、ブート・ブロックの内部アドレスである場合も、ＣＰ２は「０」となる。プロセッサが最初に、アドレス３ＦＦＦＦ（Ｈ）からブート・ブロック・データを探索し、実際のブート・ブロックの位置が、０００００（Ｈ）から始まる場合には、パラメータＣＰ２は「１」に設定される。プロセッサが最初に参照するアドレスが０００００（Ｈ）で、実際の開始アドレスが３ＦＦＦＦ（Ｈ）である場合も、パラメータＣＰ２は「１」に設定される。第３図について説明する。外部アドレスＡ０〜ＡＮがそれぞれ、アドレス・バッファ／ラッチ１７、次いで別々のＸＯＲ（排他的ＯＲ）ゲート５８の１つの入力に転送される。各ＸＯＲゲート５８の残りの入力は、パラメータＣＰ２が記憶されているデータ記憶ユニット１４Ｂに接続される。ＣＰ２が「０」にプログラムされている場合には、ＸＯＲゲートは外部アドレスを単に、Ｘ及びＹデコーダ２０、２２に転送する。したがって、内部アドレスと外部アドレスは同じである。ＣＰ２が「１」にプログラムされている場合には、ＸＯＲゲート５８は、Ｘ及びＹデコーダ２０、２２に与える内部アドレスを生成するために外部アドレスを反転する。センス増幅器基準電圧第１図ではブロック３３で表されているセンス増幅器は前述のように各種メモリ機能に使用される。これらは、メモリの読出し動作に使用され、アレイ１２のセルのプログラム状態を確かめることができる。これらはまた、セルの適正なプログラムの検証及びセルの適正な消去の検証にも使用される。これらの全ての動作で、感知しているセルを通る電流フローを示す電圧が発生する。その感知電圧はセンス増幅器によって基準電圧と比較される。一般に、読出し動作及びプログラム検証動作に使用される１つの基準電圧、及び消去検証動作に使用されるもう１つの基準電圧がある。この発明の理解を深めるため、第１図のメモリ・システムの動作をさらに説明する。メモリ・システム１０は、プログラム動作、読出し動作、消去動作を実施するのに必要な個別の各種段階などのシステムの詳細動作を制御する内部状態機械１９を含む種類のものである。状態機械１９は、メモリ・システム１０とともに一般に使用されるプロセッサ（図示せず）が要求するオーバヘッドを低減する機能を有する。例えば、メモリ・セル・アレイ１２が消去される（バルク消去或いはブロックセットアップ・コマンドと一般に呼ばれる８ビット・コマンド２０Ｈ（００１０００００）をデータ入出力端子ＤＱ０〜ＤＱ７上に発行する。次に、消去確認コマンドと一般に呼ばれる第２の８ビット・コマンドＤＯＨ（１１０１００００）が発行される。この個別の２つのコマンドは、不注意な消去動作の可能性を最小にするために使用される。これらのコマンドは、データ入力バッファ１３に送られ、次いで、コマンド実行論理演算装置１６に転送される。次いで、論理演算装置１６が状態機械１９に、アレイ１２を消去する数多くの周知の階段をすべて実行するように命令する。消去シーケンスの完了後、状態機械１９は、８ビット状態レジスタ２５を更新する。このレジスタの内容は、メモリ・システムのデータ入出力端子ＤＱ０〜ＤＱ７に接続されたデータ出力バッファ２６に送られる。消去シーケンスが完了したかどうか、及び、それが成功したかどうかを決定するために、プロセッサは、データ入出力端子を定期的にポーリングし、状態レジスタ２５の内容を読み出す。第４Ａ図及び第４Ｂ図は、状態機械１９によって実行される一般的な消去シーケンスを示す流れ図である。どんな消去動作であってもその間に、アレイ１２の１つ或いは複数のセルがいわゆる「過消去（overerased）」される可能性があることを最初に指摘しておかなくてはならない。消去シーケンスの目的は、メモリ・アレイ１２の全てのセルを消去し、閾電圧を全て、指定の電圧範囲内に収めることである。その範囲は一般に、＋１．５〜＋３．０ボルト等の小さい正電圧範囲である。消去されたセルがこの範囲内に収まる場合には、選択された目標セル、即ち読み出すべきセルが読出し動作時にセル電流を生じる。セル電流フローの存在は、そのセルが、プログラム状態（論理「０」）ではなく、消去状態（論理「１」）にあることを示す。セル電流が、消去されたセルで生じるのは、Ｘデコーダ２０に接続されたアレイからワード線を介して制御ゲートに印加された電圧が消去されたセルの閾電圧より十分大きいからである。さらに、選択されなかったセル、即ち読み出されていないセルは、消去されて、低閾電圧状態にある場合であっても、七ル電流の発生が妨害されている。例えば、選択されたセルと同じ行に位置するセルは定義によって、選択されたセルと同じワード線を共有する。しかしドレインは浮遊し、これによって、セル電流の発生を防止している。同じ列の選択されていないセルにはセル電流は流れない。このような選択されていないセルのワード線は一般に、接地されているからである。これらのセルのゲートーソース電圧は、これらの選択されていないセルが消去された状態にある場合であっても、これらのセルをターン・オンするには不十分である。アレイ１２が消去されると、セルの大部分は適正な消去閾電圧を有するようになる。しかし、１つ或いは少数のセルが、消去シーケンスに対して異なる応答をして、これらのセルが過消去される可能性がある。セルが過消去された場合には、フローティング・ゲート上の正味電荷は正となる。その結果、閾電圧はある程度まで負になる。したがって、このような過消去された選択されていないセルに接続したワード線が接地されている場合であっても、選択されていないセルに電流が流れる。この電流は、選択されたセルの読出しを妨害し、適正なメモリ動作を妨げる。第４Ａ図及び第４Ｂ図の消去シーケンスの主要な目的は過消去状態の発生を防ぐことにある。第４Ａ図及び第４Ｂ図の流れ図に戻る。消去シーケンスは、前述の２つの消去コマンドの発行から開始される（要素６４）。これらのコマンドをコマンド実行論理１６が受け取ると、内部状態機械１９がまず、アレイ１２の全てのセルをプログラムする。これが実施されるため、セルが続いて消去されるときには、全てのセルが必ず同じ条件になる。これにより、次の消去シーケンスで全てのセルが同じように応答する傾向が増すので、１つ或いは複数のセルが過消去される可能性が低くなる。ブロック６６に示すように、アドレス・カウンタ２３（第１図）が、メモリの第１アドレスに初期設定される。次に、ブロック６８に示すように、高電圧Ｖ_ppを＋１２ボルトに設定する（第１図の要素２１）ことを含め、プログラミングに使用する電圧が適正なレベルに設定される。電圧設定後、ブロック７０に示すように、内部プログラム・パルス・カウンタ（図示せず）が初期設定される。このカウンタは、プログラム中のワード（バイト）のセルに印加されたプログラミング・パルスの数を追跡し続ける。次に、ブロック７２に示すように、プログラミング・パルスが１つ、メモリの第１アドレスに位置するワードのセルに印加される。次いで、パルス・カウンタが増分され（ブロック７４）、所定の最大数のパルスがセルに印加されたかどうかの決定がなされる（要素７６）。所定数のパルスが印加された場合には、セルが読み出され、実際にセルがプログラムされたかどうかが決定される（７８）。これは、第１図のブロック３３に示したセンス増幅器及び関連された関連構成要素を使用して実施される。この時点でセルがまだプログラムされていない場合には、プログラミング・パルスの最大数を超過しているので失敗である。具体的なメモリに基づいて、このシーケンスは終了となるか、或いは失敗したワードの記録が作成され、継続されるかする。この情報は、状態レジスタ２５（第１図）に転送され、その結果、プロセッサがこの情報を読むことが可能となる。このような失敗の１つの潜在的な原因としては、メモリの耐久性を上まわったことが考えられる。言い換えると、メモリが、余りにも多くの回数にわたって反復使用されたということである。最大数を超えていないと仮定すると、要素８０に示すように、バイトが検証される。バイトがプログラムされなかった場合には、プログラミング・パルスが１つさらに印加され（ブロック７２）、カウンタが増分される（ブロック７４）。それでも最大数を超えていないと仮定すると、バイトは再び検証される（要素８０）。このシーケンスは、最終的にバイトが検証試験に通るか、或いはパルス・カウンタが最大になるまで継続される。最初のバイトのプログラミングが最終的に成功したと仮定すると、アレイ１２の最終アドレスがプログラムされたかどうかの決定が実施される（要素８２）。プログラミングされていない場合には、アドレス・カウンタ２３（第１図）が第２アドレスに増分され（ブロック８４）、内部パルス・カウンタがリセットされる（ブロック７０）。第１のプログラミング・パルスが第２アドレスのバイトに印加され（ブロック７２）、前述のシーケンスが繰り返される。このプロセスは、プログラミングが失敗したと決定されるか、或いはアレイ１２の全てのセルがプログラムされるまで継続される。全てのセルのプログラミング及び検証に成功したと仮定すると、状態機械１９は、アドレス・カウンタ２３の初期設定（第４図のブロック８６）及び電圧Ｖ_pp 等の消去に適当な電圧のセットアップ（ブロック８８）を含む、消去に使用する適当な電圧の設定を実施することによって消去シーケンスを継続する。次に、内部消去パルス・カウンタがリセットされ（ブロック９０）、単一の消去パルスが、アレイの全てのセル（或いはアレイの消去中のブロック）に印加される。次いで、全てのセルの消去が成功したかどうかを決定するために、アレイのセルが逐次的に読み出される。まず、消去の検証に必要な条件、即ちセルの読出しに必要な条件がセットアップされ（ブロック９４）、アレイの最初のセルが読み出される。消去を完了させるのに１つの消去パルスで十分なことはほとんどないので、この試験（要素９６）はたいてい失敗する。次いで、消去パルス・カウンタの状態が調べられ（要素９８）、最大数を超過していないことが決定される。これに応じて、第２の消去パルスがアレイ１２全体に印加され（要素９２）、最初のバイトが再び試験される（要素９６）。そのバイトが、十分な数の消去パルスを受け取り、さらに、検証試験に通ると（要素９６）、アドレスは増分され（ブロック１０２）、第２のバイトが試験されて（要素９４及び９６）、第２のバイトの消去が成功したかどうかが決定される。セルが均一であるとは限らないので、第１のバイトが受け取ったと同じ数の消去パルスを受け取ったとしても、第２のバイトが消去されないこともあり得る。この場合、アレイ１２全体に１つの消去パルスがさらに与えられ、第２のバイトが適正に消去されたかどうかが再び試験される。既に消去されたこれらのバイトを再試験する必要性がないので、アドレスは、この時点ではリセットされないことに留意されたい。しかし、後に説明するように、初期に消去されたこれらのバイトが過消去される可能性がある。第２のバイトが適正に消去されたことが確認されると、アレイの最終アドレスが検証されたかどうかが決定される（要素１００）。検証されていない場合には、アドレス・カウンタ２３が増分され（要素１０２）、第３のバイトが試験される。必要に応じて消去パルスがさらに印加される。内部消去パルス・カウンタ（要素９８）は、消去シーケンス中に印加された消去パルスの合計数を監視する。最大数を超過した場合には、シーケンスは終了となり、状態レジスタ２５の１つのビットが、消去エラーの発生を反映させて設定される。セルの第２のバイトが適正に消去されたと仮定すると、残りのバイトが検証され、必要な全ての消去パルスがさらに印加される。最終アドレスが検証されると、消去シーケンスは終了し、状態レジスタ２５は更新されて、消去シーケンスが成功裏に完了したことを示すようになる。第４図の流れ図には示されていないが、多くのメモリ・システムが、消去閾電圧の分布を狭くする動作及び過消去されたセルを修正する動作を提供する。これは、ヒール（heal）動作と時に呼ばれるプロセスによって実施される。ヒール動作では、アレイのビット線は開放され、ソース線は接地される。アレイ１２の全てのワード線には高電圧、一般には＋１２ボルトの電圧が印加される。この高電圧は、パルスの形態で印加される。ヒール動作では一般に、複数のパルスが必要である。これらの条件によって、電子が、アレイの全てのセルのフローティング・ゲートに運ばれ、その結果、閾電圧が高くなる。過消去されたセルには、その他のセルよりも多くの電荷が転送されるので、閾電圧が他のセルよりも高くなる。このプロセスによって、過消去閾電圧が負の値から正の値に変化する。負の閾電圧を有するセル（過消去されたセル）及び小さな正の閾電圧を有するセルは、その他のセルよりも影響を受けるため、このプロセスは、全てのセルの電圧分布を狭くし、過消去されたセルを修正する傾向がある。前述のように、センス増幅器は、さまざまな動作条件下でのフラッシュ・メモリのセル電流を示す電圧を感知するのに使用される。本発明は、感知電圧との比較のためにセンス増幅器によって使用されるこれらの各種基準電圧を、メモリの製造が完了した後に調整、或いはトリミングすることを可能とする。したがって、製造後に判定又は決定されたメモリ・システムの特定の特性を考慮してこれらの基準電圧を最適化することができる。第５図で参照されるように、図示の線図は第１図のメモリ・システムの基準電圧を最適化する例示的な回路を示す。センス増幅器によって使用されるべき２つの基準電圧が生成され、その一方の電圧が、通常の読出し動作でメモリ・セルの読出しが実施されているときに、セルが適正にプログラムされたことを確認するプログラミング動作の一部（プログラム検証）として使用される。この電圧は、センス・トリム基準電圧と呼ばれ、センス増幅器１２０の反転入力に印加される。第２の基準電圧は、後に説明するように消去動作で使用されるもので、消去トリム基準電圧と呼ばれる。読出しモードにおいて、読出し中のセル１２２のゲートに接続されたワード線が＋５．５ボルトに接続される。このセルが既にプログラムされている場合には、このワード線の電圧は、このセルのプログラム閾電圧より低く、セル電流が流れることは一切ない。このセルが消去状態にある場合には、ワード線の電圧は閾電圧を上まわり、かなりのセル電流が流れる。後に説明するように、このセル電流は、対応する電圧に変換され、センス・トリム基準電圧と比較される。セル１２２（セル１２２は、アドレス・カウンタ２３によってアドレスされるアレイ１２中のセルである）がプログラム検証の一部として読み出されている場合は、センス・トリム基準電圧はまた、センス増幅器１２０の反転入力にも印加される。だだし、読出し中のセルに印加されたワード線電圧は、約＋７．５ボルトに高められる。この電圧レベルは、プログラム閾電圧を上まわる。これによって、検証中のセル１２２に、プログラム閾電圧レベルを示す電流が流れる。このセル電流は電圧に変換され、センス増幅器１２０の非反転入力に印加される。消去検証が実施される場合には、消去トリム基準電圧は、センス増幅器１２０の反転入力に印加される。一般に＋５．５ボルトであるワード線電圧が、検証中のセル１２２の制御ゲートに印加される。この結果、セルの消去閾電圧を示すセル電流が生じる。このセル電流は電圧に変換され、消去トリム基準電圧と比較される。消去トリム基準電圧及びセンス・トリム基準電圧は、それぞれの電圧に対して、２つのプログラマブル制御パラメータの状態を制御することによって調整することができる。センス・トリム基準電圧の電圧レベルは、不揮発性データ記憶ユニット１４Ｃ及び１４Ｄにそれぞれ記憶された制御パラメータＣＰ３及びＣＰ４（第５図）を使用して調整される。消去トリム基準電圧は、不揮発性データ記憶ユニット１４Ｅ及び１４Ｆにそれぞれ記憶された制御パラメータＣＰ５及びＣＰ６を使用して調整される。パラメータＣＰ３及びＣＰ４は、センス・トリム・マルチプレクサ１０９に結合される。センス・トリム・マルチプレクサ１０９は、読出し検証及びプログラム検証動作中に使用可能となったときに、２つの入力ビットＣＰ３及びＣＰ４を使用して４つの可能な出力のうちから１つの出力を使用可能とする。マルチプレクサの使用可能な出力はハイ・レベルに設定され、使用禁止の出力はロー・レベルに設定される。したがって、読出し検証或いはプログラム検証の実施中は、消去トリム・マルチプレクサ１１１は使用禁止になり、その結果、マルチプレクサ１１１の４つの出力すべてがロー・レベル、即ち使用禁止状態になる。４つのＮチャネル・トランジスタ１１２Ａ〜１１２Ｄから選択された１つのトランジスタが、パラメータＣＰ３及びＣＰ４の状態に応じて選択されたマルチプレクサ１０９の１つの出力によってターン・オンされる。トランジスタ１１２Ａ〜１１２Ｄは、電源電圧Ｖ_ccとメモリ共通との間に直列に接続された抵抗体１１０Ａ〜１１０Ｆを含む抵抗分割器の異なるノードに接続される。したがって、抵抗分割器のノード１１５における電圧の大きさを、制御パラメータＣＰ３及びＣＰ４が、トランジスタ１１２Ａ〜１１２Ｄのうちのどのトランジスタを導通させるかに基づいて変更することが可能である。抵抗体１１０Ａ〜１１０Ｆの相対的な大きさに従って、制御パラメータは、ノード１１５における電圧に、非常に小さいが正確なトリム、或いは大きいが正確さに劣るトリムを実施するように機能する。ノード１１５における電圧は、基準フラッシュ・セル１１６の制御ゲートに接続される。フラッシュ・セル１１６は紫外線消去された状態に設定されるので、このセルのフローティング・ゲート上には正味電荷は存在しない。負荷１１８が、基準セル１１６のドレインと電圧Ｖ_Dの間に接続される。セル１１６のドレインと負荷１１８の間のノード１１７は、センス増幅器１２０の反転入力に接続される。選択されたセル１２２が読み出されているときには、制御ゲート（ワード線）の電圧は＋５．５ボルトに設定される。この電圧値は、消去されたセルの閾電圧より大きいが、プログラムされたセルの閾電圧を超えない。ノード１２３における電圧は、セル１２２が消去されているか或いはプログラムされているかに従って２つの電圧レベルうちの１つの電圧レベルをとる。センス増幅器１２０によってこのセルが読み出される際のエラー・マージンを最少とするために、ノード１１７における基準電圧は、制御パラメータＣＰ３及びＣＰ４を利用してこれら２つの電圧レベルの中間に設定される。選択されたセル１２２がプログラム検証されているときのノード１１７におけるセンス電圧は読出し動作時と同じである。しかし、前述のとおり、セル１２２に印加されたワード線電圧は大きな値（＋７．５ボルト）に設定されるので、高い閾電圧を有するプログラムされたセルに電流が流れる。この電流の結果、このセルのプログラム閾電圧に応じてノード１２３における電圧が変化する。ノード１１７における基準トリム・センス電圧は、プログラムされたセル１２２の電流のある最大量に対応する電圧レベルに設定される。したがって、検証中のセルが適正にプログラムされていない場合には、センス増幅器１２０の出力はハイ・レベルとなる。消去検証動作が実施されているときには、センス・トリム・マルチプレクサは使用禁止となり、４つのトランジスタ１１２Ａ〜１１２Ｄは全てターンオフされる。消去トリム・マルチプレクサ１１１の出力の選択された１つの出力が、制御パラメータＣＰ５及びＣＰ６の状態に基づいてターン・オンされる。これによって、４つのＮチャネル・トランジスタ１１４Ａ〜１１４Ｄから選択された１つのトランジスタがターン・オンし、その結果、抵抗分割器のノード１１５における電圧が変化する。これによって、ノード１１７における消去トリム電圧が、パラメータＣＰ５及びＣＰ６に基づいて変更される。ワード線に印加された＋５．５ボルトの電圧が消去閾電圧を上まわるため、検証中の消去されたセル１２２にはセル電流が流れる。結果として生じたセル電流は、セルの消去閾電圧を示し、このような電流は、ノード１２３上のドロップイン電圧を生じる。ノード１２３が、ノード１１７における消去トリム基準電圧より低下する場合は、セルは適切に消去されており、センス増幅器１２０の出力はロー・レベルになる。センス・トリム基準電圧を調整するのには２つの制御パラメータが使用されるが、３つ以上のパラメータを使用して調整範囲を大きくすることができる。電圧調整一般的なメモリ・システムの一次電源電圧Ｖ_ccの公称値は＋５ボルトである。しかし、各種メモリ動作を実施するためにこれより大きな電圧が生成される。例えば、セルのブロックが消去されるときには、ブロック内に位置するセルのソースに接続されたソース線は、大きな正電圧、一般には＋１２ボルトに引き上げられる。別の例をあげると、セルのプログラム中には、そのセルと関連されたワード線が＋１２ボルトに引き上げられる。前述のように、プログラム検証動作の実施中には、ワード線は、一般に＋７．５ボルトに引き上げられる。この電圧トリム機能を他のメモリ用途に使用することができる。例えば、前述のヒール・サイクルに使用される公称＋１２ボルトのワード線電圧を、制御パラメータを使用して調整できるようにすることができる。他の例をあげると、プログラム動作時にビット線に印加される一般に＋６ボルトの電圧を調整可能とすることができる。本発明は、製造後に決定されたメモリの特定の特性を補償するためにこれらの電圧の大きさを調整することを可能とする。例えば、複数の集積メモリ回路のある１つのウェーハが、消去動作時にソース領域に＋１０．５ボルトの電圧を印加する必要のあるセルを含み、別のウェーハの回路が、その部分のタイミング仕様を満足するために消去動作に＋１１．５ボルトの電圧を必要とすることがある。第６図に、記憶された制御パラメータに応答してメモリの各種電圧の大きさを制御するのに使用することができる１つの回路を示す。これらの電圧には例えば、プログラム動作中にアレイのワード線に印加される電圧パルス、ヒール動作中にアレイのワード線に印加される電圧パルス、消去動作中にアレイ・ブロックのソース線に印加される電圧パルスが含まれる。図示の例では、記憶されたパラメータはＣＰ７及びＣＰ８であり、これらはそれぞれ、データ記憶ユニット１４Ｇ及び１４Ｈに記憶されている。これらのパラメータを使用して、電圧トリム・マルチプレクサ１２６を制御する。電圧トリム・マルチプレクサ１２６は４つの出力を有し、うち１つの出力が、パラメータＣＰ７及びＣＰ８の状態に従ってアクティブ（ハイ・レベル）にされる。トリム範囲を大きくしたい場合には、制御パラメータの数を４以上に増やすことができる。マルチプレクサ１２６の４つの出力は、別々の４つのＮチャネル・トランジスタ１３０Ａ〜１３０Ｄに結合される。トランジスタ１３０Ａ〜１３０Ｄは、抵抗体１２８Ａ〜１２８Ｄを含む抵抗分割器の異なるノードに接続される。抵抗分割器は、コンパレータ回路１３２の非反転入力に接続される。コンパレータ回路１３２の反転入力は基準電圧Ｖ_REFに接続される。コンパレータ回路１３２の出力は、レベル・シフティング回路１３４を介してＰチャネル・トランジスタ１３６のゲートに接続される。帰還抵抗１２８Ｆが、トランジスタ１３６のドレインとコンパレータ回路１３２の非反転入力の間に接続される。トランジスタ１３６のドレインは回路の電圧出力Ｖ_OUTとしても機能し、トランジスタのソースは、一般に＋１２ボルトである電圧Ｖ_ppに接続される。動作時、コンパレータ回路１３２、レベル・シフタ１３４及びＰチャネル・トランジスタ１３６が帰還回路を形成し、ノード１３８における電圧、即ちコンパレータ回路１３２の非反転入力は、電圧Ｖ_REFに接続した非反転入力の電圧と等しくなる。トランジスタ１３６のドレインの出力電圧Ｖ_OUTが＋１２ボルトの電圧Ｖ_ppに接近し、レベル・シフティング回路１３４があるため、コンパレータ回路１３２の低電圧出力でトランジスタ１３６のゲートを駆動することができる。マルチプレクサ１２６が使用可能となると、トランジスタ１３０Ａ〜１３０Ｄから選択された１つのトランジスタが、制御パラメータＣＰ７及びＣＰ８の値に基づいてターン・オンされる。前述のように、フィードバックが提供され、ノード１３８における電圧を電圧Ｖ_REFと同じに維持するように働く。抵抗分割器１２８Ａ〜１２８Ｅ両端の電圧がＶ_REFに固定されるため、抵抗分割器を通る電流フローは、どのトランジスタ１３０Ａ〜１３０Ｄがターン・オンされるかによってある程度決定される抵抗分割器の実効抵抗の関数となる。したがって、トランジスタ１３０Ａがオンのときには、トランジスタ１３０Ｂがターン・オンされたときに比べて電流フローは大きくなる。抵抗分割器１２８Ａ〜１２８Ｅを通る電流は、帰還抵抗１２８Ｆにも流れ、そのため、電圧Ｖ_OUTは、電圧Ｖ_REFに抵抗１２８Ｆ両端の電圧降下を加えたものに等しくなる。トランジスタ１３６が、十分な電流駆動性能を提供するので、相当な電流を必要とする各種メモリ動作が実行可能となる。メモリ・システムの要件に従って、製造完了後にメモリ電圧を制御することが望ましい第６図の回路が提供される。パルス幅調整前述のとおり、プログラミング動作、消去動作を含む各種メモリ動作を実行するために、フラッシュ・メモリのセルに電圧が印加される。このような電圧の大きさの制御に加えて、本発明は、印加電圧の持続時間の調整を可能とする。例えば、プログラム動作では、一般に＋１２ボルトの大きな正電圧Ｖ_ppが、プログラムされるセルのワード線に印加される。プログラミングは、周期的なパルスの形態で電圧を印加することによって実施される。各パルスの持続時間は、一般に数マイクロ秒である。セルをプログラムするのに必要なプログラミング・パルスの大きさ及び持続時間は、セルの特定の特性に従って変化する。記憶された制御パラメータを使用して電圧の大きさを調整する回路については既に説明した。この項では、メモリ動作に使用する、プログラミング・パルスを含むパルスの持続時間を調整する回路を説明する。第７図に、電圧パルスの持続時間の制御に使用することができる各種デコードを生成するタイミング回路を示す。タイミング回路に関する詳細は、本願の基礎となる米国出願と同日に提出された「ADJUSTABLE TIMER CIRCUIT」という名称の米国出願第０８／５０９，０３５号に開示されている。この出願の内容は全て、引用することによって本明細書に合体される。第７図の回路は、イネーブル信号リセット（ＲＥＳＥＴ）によってトリガーされた後の一定時間１つの出力パルスを提供するタイマ要素１４０を含む。タイマ要素１４０の出力はワン・ショット回路１４４に送られる。ワン・ショット回路１４４は、タイマ要素１４０が供給した前記一定時間の終わりに幅狭い出力パルスＳ₀を１つ生成する。出力Ｓ₀は、ＮＯＲゲート１４５を介してタイマ要素１４０のイネーブル入力にフィードバックされ、そのため、この回路は、自体を再びトリガーし、一定の時間間隔をあけた連続する出力パルスＳ₀を出力する。プログラム信号ＰＧＭが、タイマ要素１４０に供給され、出力Ｓ₀間の時間間隔を、プログラム動作以外のメモリ動作を実行するときには約１／２ミリ秒のより長い持続時間に、メモリのプログラム動作を実行するときには１マイクロ秒程度のより短い持続時間に切り換えるのに使用される。ワン・ショット回路１４４の出力信号Ｓ₀は、９つの段１４２Ａ〜１４２Ｉを有するカウンタ１４２の入力にも結合される。各段は、出力が入力に再び接続され２による除算を実施するＤ型フリップフロップを含む。したがってカウンタ１４２は、各種デコード回路に送られる９つのタイミング出力Ｓ₁〜Ｓ₉を生成する。カウンタ１４２の各段は、信号Ｒｅｓｅｔ（リセット）によってリセットされる。このデコード論理回路は、５つのタイミング信号（Ｓ₁、Ｓ₂、Ｓ₃、Ｓ₈、Ｓ₉ ）をカウンタ１４２から受け取る論理ブロック１４６を含む。論理ブロック１４６（＊＝論理積）を含むデコードされた３つの出力を提供する。後に、さらに詳細に説明するように、これらの出力は、プログラミングなどのメモリ動作を実施するための所望の所定出力パルス幅を提供するために選択される。第９図に、論理ブロック１４６の実現化の詳細を示す。この論理ブロックは、３つのＮＯＲゲート１４８，１５０，１５２と、３つのインバータ１５４，１５６，１５８を含む。６つのタイミング信号Ｓ_Nは論理ゲートの該当する入力に結合され、３つの出力が供給される。例えば、タイミング信号Ｓ₂はインバータ１５４に接続され、インバータ１５４の出力は、ＮＯＲゲート１４８の１つの入力に接続される。タイミング信号Ｓ₁は、ＮＯＲゲート１４８の第２の入力に接続される。第１図のメモリ・システム１０は、メモリ動作に使用される合計３種類のパルスを利用する。それらパルスは、プログラム動作、消去動作、並びにヒール動作に提供される。ヒール動作では、メモリの消去動作に使用されるものと同じ程度の持続時間の電圧パルスがワード線に印加されることが必要である。したがって、ヒール動作が実行されるときには、タイマ要素１４０は非プログラム状態（ＰＧＭが非アクティブ）に置かれる。第８図に、メモリのプログラム動作、消去動作、並びにヒール動作に使用される特定のパルスを生成する回路を示す。この例の消去パルスの持続時間は固定されている。メモリ消去動作のタイミング信号は、この開示された例示的な実施例では調整できない。カウンタ１４２の段１４２Ｅから直接に取り出したデコードＳ₅が、二入力ＮＡＮＤゲート１６６の１つの入力に接続される。第２の入力は、メモリ消去動作が実行されるときにアクティブとなる信号ＥＲＡＳＥ（消去）に接続される。ゲート１６６の出力は、三入力ＮＡＮＤゲート１７０の１つの入力に接続される。ゲート１７０の立下がり出力が、ワン・ショット回路１７２をトリガーし、持続時間の短いパルス（５０ナノ秒）を生成させ、これによって消去パルスの終了を指示する。消去動作中、信号ＰＧＭは非アクティブなので、タイマ要素１４０は、持続時間が０．４ミリ秒のパルスＳ₀を出力する。デコード出力Ｓ₅は、０．４ミリ秒である出力パルスＳ₀の継続時間の２⁵（３２）倍の持続時間を有する出力を提供する。ヒール動作で使用される個々のパルスの持続時間は、データ記憶ユニット１４Ｉ及び１４Ｊにそれぞれ記憶された制御パラメータＣＰ９及びＣＰ１０を介して制御される。プログラム動作で使用されるパルスの持続時間は、データ記憶ユニット１４Ｋ、１４Ｌ、並びに１４Ｍにそれぞれ記憶された制御パラメータＣＰ１１、ＣＰ１２、並びにＣＰ１３を介して制御される。ヒール・パルスの幅は調整可能であり、５０ミリ秒から２００ミリ秒の範囲をとることができる。特定のパルス幅は、記憶された制御パラメータＣＰ９及びＣＰ１０の２つのビットの値に基づく。第１表に、パラメータＣＰ９及びＣＰ１０の４つの組合わせと、対応するデコード及びパルス持続時間とを示す。ヒール・マルチプレクサ１６０は、２つのパラメータＣＰ９及びＣＰ１０に基づいた４つの可能なデコードの中から１つのデコードを選択するのに使用される。ヒール・マルチプレクサ１６０の出力ＨＤは、二入力ＮＡＮＤゲート１６４の１つの入力に接続される。ＮＡＮＤゲート１６４の第２の入力は、メモリ・システムがヒール動作を実行しているときにメモリ・システムによって生成される信号ＨＥＡＬ（ヒール）である。ゲート１６４の出力は、三入力ＮＡＮＤゲート１７０の第２入力に接続されている。こうして、信号ＨＥＡＬがアクティブであるとき、ワンショット回路１７２は４つの可能なヒール・デコーダの内の選択された１つによってトリガーされる。このデコード回路はさらに、プログラム・マルチプレクサ１６２を含み、これがメモリ・プログラム動作に用いられる８つの可能なデコードの内から１つを選択するために使用される。その選択されたデコードは、データ記憶ユニット１４Ｋ、１４Ｌ、並びに１４Ｍにそれぞれ記憶されたパラメータＣＰ１１、ＣＰ１２、ＣＰ１３に基づく。第２表に、パラメータＣＰ１１、ＣＰ１２及びＣＰ１３の８つの組合わせと、これに対応する、メモリ・プログラム動作に使用される出力パルス幅を示す。プログラム・マルチプレクサ１６２の出力ＰＤは、二入力ＮＡＮＤゲート１６８の１つの入力に接続されており、その第２の入力が、メモリがプログラム動作を実行するときにアクティブな信号ＰＧＭを受け取るように接続される。このデコードは、ゲート１７０を介してワン・ショット回路１７２に転送され、その立下りエッジでワン・ショット回路をトリガーする。したがって、記憶されたパラメータＣＰ１１、ＣＰ１２、並びにＣＰ１３に応じて、プログラム・パルス出力は第２表の記載のとおりに変化する。第１０図は、ヒール・マルチプレクサ１６０の概略図である。プログラム・マルチプレクサ１６２は同様の方法で実現されている。マルチプレクサ１６０は、選択されたデコードをマルチプレクサの出力ＨＤに渡すために、記憶されたパラメータＣＰ９及びＣＰ１０に応じて選択的に使用可能となる４つのＰチャネル・パス・トランジスタ１７４，１７６，１７８，１８０を含む。４つのＮＡＮＤゲート１８２，１８４，１８６，１８８と、２つのインバータ１９０，１９２とが、パラメータＣＰ９及びＣＰ１０をデコードし、これらのパラメータに基づいて、４つのＮＡＮＤゲート１８２，１８４，１８６，１８８の内の１つのゲートを使用可能にするために使用される。例えば、パラメータＣＰ９及びＣＰ１０がそれぞれ、論理値「０」及び論理値「１」である場合には、ＮＡＮＤゲート１８６の両方の入力が論理値「１」となり、その結果、論理値「０」（ロー・レベル）のゲート１８６の出力がパス・トランジスタ１７６をターン・オンする。トランジスタ１７６はデコード出力Ｓ₇をマルチプレクサの出力ＨＤに転送する。これらの条件下では、他のＮＡＮＤゲート１８２，１８６，１８８の出力は全て、ハイ・レベル（論理値「１」）となる。パス・トランジスタが、Ｐチャネル・デバイスのみを含み、Ｐチャネル及びＮチャネルの両方のデバイスを含むわけではないことから、マルチプレクサ１６０及び１６２の一方或いは両方が、ロー・レベル論理信号を結合しているときには、マルチプレクサの出力（ＨＤ或いはＰＤ）は接地より高いある１つの閾電圧にある。小さい幾何形状のトランジスタ１７４及び１７６（第８図）が、これらの条件下でマルチプレクサの出力をほぼ接地のレベルに引き下げるために提供され、そのため、マルチプレクサの出力ＨＤ及びＰＤは適正な低いレベルとなる。トランジスタ１７４及び１７６はそれぞれ、ＮＡＮＤゲート１６８及び１６４のハイ・レベル出力によって導通し、それぞれのマルチプレクサ１６２及び１６０の出力が接地電位より高い１つの閾電圧となる時、これらのゲートの出力はハイ・レベルとなる。ヒール制御パラメータＣＰ９及びＣＰ１０と、プログラム制御パラメータＣＰ１１、ＣＰ１２、並びにＣＰ１３との選択は、メモリ・システムの製造が完了して特性付けられた後に、メモリ・システムの性能を最適化すべく行われる。例えば、メモリ集積回路のあるロットは、メモリ・アレイのフラッシュ・メモリ・セルが、持続時間が９マイクロ秒の１つのパルスの印加によって非常に効率的にプログラムされるようなものとすることが可能である。これは一般に、メモリ試験装置で決定される。その場合、パラメータＣＰ１１、ＣＰ１２、並びにＣＰ１３は第２表に示すようにそれぞれ、「１」、「０」、並びに「０」に選択される。これらの値は製造施設で、データ記憶ユニット１４Ｋ、１４Ｌ、並びに１４Ｍの３つの不揮発性フラッシュ・メモリ・セルに永続的にプログラムされる。例えば、メモリ集積回路の次のロットの事前評価が、プログラミング・パルスの最適な持続時間が１００マイクロ秒であることを示す場合には、第２表に示すように、パラメータＣＰ１１、ＣＰ１２、並びにＣＰ１３をそれぞれ１、１、並びに１にプログラムしさえすればよい。第１１図は、この発明の動作をさらに示すタイミング図である。この線図は、プログラム動作時に４．５マイクロ秒のパルスが生成される様子を示すものである。第２表に示すように、この持続時間のプログラミング・パルスを生成する記憶されたパラメータＣＰ１１、ＣＰ１２、並びにＣＰ１３はそれぞれ「０」、「０」、並びに「１」である。時刻Ｔ₀で信号ＰＧＭはアクティブとなり、第２表のプログラミング出力の１つが生成されようとしていることを示している。記憶されたパラメータ（第８図のブロック１６２）によって、マルチプレクサ１６２時刻Ｔ₁で、リセット信号ＲＥＳＥＴの発生によって信号ＥＮがアクティブ（ハイ・レベル）になる（第７図）。タイマ要素１４０は、この時点で充電を始めるタイミング・キャパシタを含む。これが、４．５マイクロ秒のタイミング・パルスの生成の開始であり、この時、プログラム中のフラッシュ・メモリ・セルにプログラミング電圧が印加される。時刻Ｔ₂で、タイミング・キャパシタが最終的な値に達し、これによって、ワン・ショット回路１４４に信号Ｓ₀の形態のパルスを発行させる出力をタイマ要素１４０に発行させる。信号Ｓ₀は、ＮＯＲゲート１４５を介してタイマ要素にフィードバックされ、次の信号ＥＮを生成する。時刻Ｔ₀におけるＥＮの立ち下がりエッジから次の信号ＥＮの立ち上がりエッジ（或いは信号Ｓ₀の立上がりエッジ）までの時間は１．５マイクロ秒である。このシーケンスは周期的に繰り返され、続く信号Ｓ₀が時刻Ｔ₃、Ｔ₄、．．．に生成される。信号Ｓ₀がカウンタ１４２を刻時し、カウンタ出力Ｓ₁が、信号Ｓ₀の立下りエッジで状態を変え、第１１図の線図に見られるように、公称継続時間３マイクロ秒の信号を供給する。同様に、カウンタ出力Ｓ₂が、出力Ｓ₁の立下りエッジで状態マイクロ秒（信号Ｓ₂）から１．５マイクロ秒（信号Ｓ₁）を引いて最終的な４．５マイクロ秒の値となることと等価である。マルチプレクサ１６２からのデコー回路１７２をトリガーする。したがって、ワン・ショット回路１７２の立上がり終了を表す。データ記憶ユニット制御パラメータＣＰを記憶する不揮発性データ記憶ユニット１４は、多くの形態で実現することができる。データ記憶ユニットを実現する１つの方法が、本願の基礎となる米国出願と同日の米国出願日に提出された「NON-VOLATILE DATA STORAGE UNIT AND METHOD OF CONTROLLING SAME」という名称の前掲の米国出願第０８／５０８，８６４号に開示されている。第１２図に、本発明に関連して使用されるに適した制御パラメータＣＰを記憶するためのデータ記憶ユニット１４の詳細概略図を示す。このデータ記憶ユニットは、１ビットの制御パラメータ・データを記憶する能力を有する。複数ビットの記憶は単純に、各ビットに対して別々の記憶ユニット１４を提供することによって実現される。記憶ユニットは、不揮発性メモリであるフラッシュ・セクション２００、揮発性のラッチ・セクション２０２、並びにコンパレータ・セクション２０１を含む。フラッシュ・セクションは、１ビットの制御パラメータ・データを相補的な形態で記憶する一対のフラッシュ・メモリ・セルＣ及びＣを含む。周知のとおり、フラッシュ・セルは、ドレイン、ソース、フローティング・ゲート、並びに制御ゲートを有するフローティング・ゲート・トランジスタを利用する。データは、フローティング・ゲートに電荷を付加するか、或いはこのゲートから除去することによって記憶される。消去は、フローティング・ゲートとセル・チャネルとの間に配置された薄いゲート酸化物を通じて該フローティング・ゲートからファウラー−ノルトハイム・トンネル（トンネル効果）を介して電荷を除去することによって実施される。各フラッシュ・セルは、信号Ｓ_Lを受け取る共通ソース線に接続されたそれぞれの共通ソース領域と、信号Ｗ_Lを受け取る共通ワード線に接続されたそれぞれの制御ゲートを有する。ラッチ・セクション２０２は、ラッチ回路を形成する交差結合された一対のインバータを含む。第１のインバータ２０５は、Ｎチャネル・トランジスタ２０８に直列接続されたＰチャネル・トランジスタ２０６を有する。トランジスタ２０６及び２０８の共通ドレイン接続がこのインバータの出力を形成し、共通ゲート接続が入力を形成する。第２のインバータ２０９は、Ｎチャネル・トランジスタ２１２に直列接続されたＰチャネル・トランジスタ２１０を有する。トランジスタ２１０及び２１２の共通ドレイン接続が第２のインバータ２０９の出力を形成し、共通ゲート接続が入力を形成する。前述のように、ラッチ・セクション２０２の２つのインバータはラッチ回路を形成するように接続される。特に、第１のインバータ２０５の出力であるトランジスタ２０６及び２０８の共通ドレイン接続が、第２のインバータ２０９の入力であるトランジスタ２１０及び２１２の共通ゲート接続に接続される。第２のインバータ２０９の出力であるトランジスタ２１０及び２１２の共通ドレイン接続は、第１のインバータ２０５の出力であるトランジスタ２０６及び２０８のゲートに再び接続される。ラッチ・セクション２０２の第１のインバータ２０５の出力は、Ｎチャネル・インバータ２０９の出力は、Ｎチャネル・トランジスタ２１４を介してフラッシュ・セルＣのドレインに接続される。２つの接続トランジスタ２１４及び２１６のゲートは、信号Ｃ_Nを運ぶ共通制御線に接続される。ラッチ・セクション２０２は、トランジスタ２０６及び２１０のソースに電圧Ｆ_supを印加することによって電力供給される。後に説明するように、電圧Ｆ_sup の大きさは従来の回路によって制御することが可能であり、これらが従来のものであり、本発明の部分を形成するものでもないため、これらの詳細は説明しない。ラッチ・セクション２０２にロードされるデータは、Ｎチャネル・トランジス２０３及び２０４の共通ゲートはロード信号Ｌ_Dを受け取る１本の線に接続される。トランジスタ２０３は、ラッチ・セクション２０２の第１のインバータ２０５の入力にデータ入力Ａを結合すべく機能し、トランジスタ２０４は、第２のインラッチ・セクション２０２の２つの相補出力は、それぞれのインバータ２２８及び２３０に結合される。インバータ２２８及び２３０の出力は、このデータ記力はまた、コンパレータ回路２０１のそれぞれの入力にも結合される。データ入後に説明するように、コンパレータ回路２０１は、ラッチ・セクション２０２にクションの状態が検証され得ることになる。一般に、コンパレータ・セクションして、この記憶ユニットのラッチ・セクション２０２の内容とその他の複数の記ことができる。コンパレータ・セクション２０１は、５つのＮチャネル・トランジスタ２１８、２２０、２２４、２２２、並びに、２２６を有する。トランジスタ２１８は、コに結合される。さらに、トランジスタ２１８のゲートは、コンパレータ・セクション２０１の状態がサンプリングされるときにアクティブとなる信号Ｆ_vを受け取るように接続される。トランジスタ２２０と２２４は直列に接続され、トランジスタ２２４のゲートはデータ入力Ａを受け取るように接続され、トランジスタ２２４のゲートは、ラッチ・セクション２０２の第１のインバータ２０５の出力を受け取るように接続される。同様に、トランジスタ２２２と２２６は直列に接トランジスタ２２６のゲートは、ラッチ・セクション２０２の第２のインバータ２０９の出力を受け取るように接続される。後に説明するように、相補データ入合はこの出力はロー・レベルになる。この記憶ユニット１４は、ロード、消去、プログラム、リコール、検証を含む合計５つの動作を実行できる。これらそれぞれの動作を、第１２図の概略図及び第１３図のタイミング図に関して説明する。後に、さらに詳しく説明するように、ション２０２にロードすることによってプログラムされる。また、フラッシュ・送することによって読み出される。チ・セクション２０２を周知の状態に設定することである。ロード動作にプログラム動作の前に要求されることは、ラッチ回路２０２を所望の状態にあるように確保することである。ロード・サイクルの開始を時刻Ｔ₀で表す。時刻Ｔ₀以後、トランジスタ２０３後、ロード信号Ｌ_Dがアクティブにされ、これによって、トランジスタ２０３及び２０４がターン・オンする。また、ラッチ・セクション２２の電源電圧Ｆ_sup は、その公称一次電源電圧Ｖ_ccである＋５ボルトに維持される。例えばＡがハイ・レベルであると仮定すると、第１のインバータ２０５の入力であるトランジスタ２０６及び２０８の共通ゲートはハイ・レベルに引き上げられる。同時に、相補信トランジスタ２１０の及び２１２のゲートをロード・トランジスタ２０４を介してロー・レベルに引き下げる働き傾向がある。２つのインバータの入力におけるこの結合された反対の作用によって、第１のインバータ２０５の出力はロー状態に、第２のインバータ２０９の出力はハイ状態になる。ラッチ・セクション２０２はこのデータを、このデータが次のロード動作によって変更されるか、このデータがリコール動作（後に説明する）によって変更されるか、或いはシステムの電源が切られるかするまで保持、即ち記憶する。ロード・トランジスタは、ラッチ・セクション２０２のトランジスタを所望の状態に強制できるように為すべく、十分な大きさのものでなければならない。ルは、ラッチ・セクション２０２を介さずにセルに対して直接的に実行される。この動作では接続信号Ｃ_Nが非アクティブなので、両方の接続トランジスタ２１４である。また、これら２つのセルのワード線に接続された信号Ｗ_Lは接地され、２つのセルのソースに接続された信号Ｓ_Lは＋１２ボルト等の大きな正電圧に引き上憶するためには次いで、フラッシュ・セクション２００が適正にプログラムされなければならない。プログラムプログラム・サイクルは時刻Ｔ₂で始まる。前述のように、ラッチ・セクション２０２は事前に、フラッシュ・セクション１０の所望のプログラム状態に設定されていなければならない。ロード信号Ｌ_Dが非アクティブなので、トランジスタ２０３及び２０４はオフになっている。電源電圧Ｆ_supは公称値＋６ボルトである。例えば、ラッチ・セクション２０２が事前に、インバータ２０５の出力がロー・レベル、インバータ２０９の出力がハイ・レベルとなるように設定されていると仮定する。この場合、トランジスタ２１４のドレインは電源電圧Ｆ_supに近く、トランジスタ２１６のドレインは回路共通に近い。時刻Ｔ₂から少しして接続信号Ｃ_Nがアクティブ（ハイ・レベル）にされ、これによって、トランジスタ２１４及び２１６がターン・オンし、電源電圧Ｖ_sup及びログラム・サイクルにおいてハイ・レベルである＋１２ボルトに切り換わるため、トランジスタ２１４及び２１６は、ラッチに記録されたデータに従って＋６ボル分なゲート−ソース電圧を得る。この場合はセルＣが、そのドレインにＦ_supを得ド線信号Ｗ_Lに接続される。実際上、多くの場合に、Ｃ_NとＷ_Lを同じ信号にするこれる。この組合わせの電圧がセルＣに印加されることによってセルＣはプログラには、プログラミング・サイクルを実行する前に、消去サイクルにおいて両方のセルを消去する必要がある。前述のように、プログラミング・サイクルを実行するためにはさらに、ラッチ・セクション２０２が事前に設定されていなければならない。インバータ回路２０９のトランジスタ２１０は、一般に５００マイクロアンペるのであれば、このプログラミング電流は、インバータ回路２０５のトランジスタ２０６によって供給される。したがって、ラッチ・セクション２０２のトランジスタ２０６及び２１０は、これらのプログラミング電流を通すことができる十分な大きさのものでなければならない。前述のように、トランジスタ２０３及び２０４も、トランジスタ２０６及び２１０をロード・サイクル中の所望の状態にするのに十分な強さを有するような大きさでなければならない。プログラム電圧は一般に、数百マイクロ秒から１ミリ秒の範囲の比較的長い時間持続して印加さに説明するように差動的な方法で読み出されるため、エラー許容マージンが大きい。したがって、データが適正にプログラムされたことを確認するためにフラッシュ・メモリ・システムで頻繁に実行されるような如何なるタイプのプログラム検証をも実行する必要性がない。リコールリコール・サイクルを時刻Ｔ₃に始まる第１３図の線図に示す。この動タ記憶ユニット１４の電力が切られているときには、揮発性のラッチ・セクション２０２にはデータが保持されない。そのため、電源を再投入したときに、初期クション２０２に転送される。０２のトランジスタを所望の状態に強制するのに十分な強さを通常は持たないので、電源電圧Ｖ_supは、リコール動作の初期段階で接地電位に近い低いレベルに瞬間的に低下する。また、接続信号Ｃ_Nがアクティブにされ、これによって、トランジスタ２１４及び２１６を介してフラッシュ・セクション２００がラッチ・セク電源電圧Ｖ_ccと等しい大きさの信号Ｗ_Lに接続される。この動作に対しても、信号Ｗ_LとＣ_Nとは同じ信号でよい。リコール・サイクルの開始は、好ましくは、電源が投入されて、一次電源電圧Ｖ_ccが、ラッチ・セクション２０２の状態に影響を及ぼす可能性のある所定の電圧レベルに低下したときに、リコール・サイクルを実行するある形態のパワー・オン・リセット回路によって行われる。最初の電源投入後に一次電源電圧Ｖ_ccが約＋３ボルトに上昇したこと、或いは電圧Ｖ_ccが約＋３ボルトのレベルより低下した後に約＋３ボルトに上昇したことをパワー・オン・リセット回路が検出したときに、リコール・サイクルがこの回路によって開始される。リコール・サイクル中、共通ソース線Ｓ_L信号も接地電位に設定される。セルＣ不導通となるため、ラッチ・セクション２０２のインバータ２０５の入力は影響入力を接地電位まで引き下げる傾向がある。ラッチ・セクション２０２はこの時点で電源が供給されていないため、これらロー・レベルに引き下げることができる。第１３図のタイミング図から分かるように、電圧Ｖ_SUPは瞬間的に低い値に維持され、次いで、通常の動作レベルに引き上げられる。この電圧は、ゆっくりとした速度で上昇させることが好ましい。ロー・レベルに維持し続け、そのため、Ｐチャネル・トランジスタ２１０はターン・オンし続ける。これによって、インバータ２０９の出力がハイ・レベルとなり、これによってさらに、インバータ２０５の入力もハイ・レベルとなる。したがって、インバータ２０５のトランジスタ２０８がターン・オンし始め、これによって、インバータ２０５の出力がロー・レベルになり、さらにこれによって、源電圧Ｖ_SUPが、Ｖ_CCの通常の高電圧、即ち一般に＋５ボルトとなり、ラッチ・セクション２０２は、フラッシュ・セクション２００の状態を示す所望の状態になる。することによって、セルは、ラッチ・セクション２０２を所望の状態にすることができる。プログラムされたセルＣがインバータ２０５の入力を引き下げる性質最大のセル電流を有するセルが、ラッチ・セクション２０２の状態をそれまで通りに制御することができることが分かる。この差動作用によって、主題のデータ記憶ユニットの動作信頼性が強化される。インバータ２０５及び２０９の出力が、それぞれのインバータ２２８及び２３０に結合されるので、ラッチ・セクションの出力上のローディングは等しくなることにも留意されたい。したがってラッ態にする機能を強化するために、容量的に平衡であり続ける。検証前述のように、検証サイクルは、ラッチ・セクション２０２の状態を決定するために使用される。リコール・サイクル後にこの動作を使用して、フラッシュ・セクション２００の状態を決定することができる。検証サイクルでは、相と比較される。コンパレータ・セクション２０１は本来、排他的ＮＯＲ回路とし例として、検証サイクルが実施されるため検証信号Ｆ_Vがアクティブになったと仮定する。これによって、コンパレータ・セクション２０１のトランジスタ２１８が導通する。さらに、データ入力Ａが論理値「１」（ハイ・レベル）、したチ・セクション２０２のインバータ２０５の出力が論理値「０」、したがってインバータ２０９の出力が論理値「１」であると仮定する。入力Ａがハイ・レベルで、インバータ２０５の出力がロー・レベルなので、コンパレータ・セクション２０１のトランジスタ２２０が導通し、トランジスタ２２４がオフとなる。同様トランジスタ２２２はオフで、トランジスタ２２６がオンとなる。プルアップ・デバイス（図示せず）が、コンパレータ・セクション２０１の出力と電圧Ｖ_CCの間に接続されてある。トランジスタ２２４及び２２２がオフとなった結果、トランジスタ２１８のソースと回路共通の間には導通経路がなくなる。したがって出インバータ２０５及び２０９の出力がそれぞれ、論理値「１」及び「０」で、２２４は両方とも導通する。したがって、トランジスタ２１８が信号Ｆ_Vによってターン・オンされると、出力Ｖ_ERは、非比較条件を示す論理値「０」に引き下げられる。２０５及び２０９の出力がそれぞれ、論理値「１」及び「０」である場合には、トランジスタ２２０及び２２６がオフになる。したがって、信号Ｖ_ERは論理値論理値「０」及び「１」であり、インバータ２０５及び２０９がそれぞれ、論理値「０」及び「１」である場合には、トランジスタ２２２及び２２６が導通し、データ記憶ユニット１４中の制御パラメータＣＰをプログラムする各種動作は一般に、メモリ・システムがテスト動作モードなどの非ユーザ動作モードに置かれたときに実行される。メモリ・システムがテスト動作モードに置かれたことを検知し、また、システムを動作モードに置く回路が、１９９５年２月１０日に提出された「APPARATUS FOR ENTERING AND EXECUTING TEST MODE OPERATIONS FOR MEMORY」という名称の米国出願第０８／３８６，７０４号に開示されている。この出願の全ての内容は、引用することによって本願に合体されるものとする。第１４図に、テスト・モード動作に入って、これを実行するための回路の一実施例を示す。特に、各種テスト・モードのどの１つのモードに入るかを指示するために、テスト・モード・コマンドが、メモリのデータ入出力端子に与えられなければならない。メモリ・システムのエンド・ユーザが、メモリ・システムをテスト・モードに入れる理由は一般にはない。このモードは、メモリ製造施設で使用されることが意図されているからである。さらに、このモードでメモリが永久に動作不能になることがあるので、偶発的にテスト・モードに入ることは回避されなければならない。したがって、テスト・モード回路は、メモリ・システムの複数の端子に高い電圧を同時に印加することを要求することによって、偶発的にテスト・モードに入る可能性を具体的に低減させるように設計される。第１４図の回路は、メモリ・システムの２つ以上の端子２４０及び２４２に外部電源から高電圧を印加することによって起動される。これらの端子は、通常のメモリ動作中に使用される汎用端子である。端子２４０及び２４２は例えば、ア端子２４０及び２４２に印加される高電圧の大きさは、メモリ・システムの通常動作（非テスト・モード）でこれらの端子が使用されるときにこれらの端子に一般に印加される電圧の範囲外の電圧から選択される。これは、エンド・ユーザが誤ってテスト・モードに入ることを防ぐためである。端子２４０及び２４２に印加された高電圧は、検出器２４４及び２４６によって検出される。該当する検出回路が、１９９５年６月２１日に提出された「INTEGRATED CIRCUIT HAVING HIGH VOLTAGE DETECTION CIRCUIT」という名称の米国出願第０８／４９３，１６２号に開示されている。この米国出願の全ての内容は、引用することによって本願に合体されるものとする。端子２４０及び２４２に高電圧が印加された後、この場合はチップ・イネーブる。いくつかの可能な試験モードの１つに対応する試験コード・データが、メモリのデータ入出力端子２５０上に置かれ、入出力バッファ２５２に送られる。高電圧検出器２４４及び２４６の両方の出力が、２つの端子２４０及び２４２に高電圧が印加されていることを示したときに、ＡＮＤゲート２５４が、試験モード・ロード・イネーブル信号を供給する。このロード・イネーブル信号は、結合する。これによって、ＡＮＤゲート２５６がパス・トランジスタ２５８をターン・オンし、パス・トランジスタ２５８は、コード・データをバッファ２５２に、次いで試験モード・コード・ラッチ２６０に送ることになる。入力した試験モード・データの各ビットに対して別々の入出力端子及びパス・トランジスタ２５８が使用されるため、このデータはラッチ２６０に並行してロードされる。試験コード・データは一般に合計８個のビットを有するので、ラッチ２６０は８コード・データがラッチ２６０にラッチされる。ラッチ２６０に、試験コード・データがロードされた後、アドレスＡ１０端子２４２に対する入力等の高電圧の１つが外され、検出器２４６の出力がロー・レベルとなって、インバータ２６６を介してＡＮＤゲート２６８にハイ・レベル入力が供給される。ゲート２６８の残りの入力である第２の高電圧検出器２４４の出力が依然としてハイ・レベルであるため、ゲート２６８は、試験モード・イネーブル信号を生成する。特に、この信号が、試験モード・フォーマット検査・デコード論理ユニット２６２を使用可能とし、このユニットが、ラッチ２６０中のデータが、適正な各種試験モードのうちの１つのモードに対応することを検証することになる。さらに、ユニット２６２は、この試験モード・コードをデコードし、約１５個ある各種メモリ試験モードのどの１つのモードに入ったかを決定する。これらの試験モードはそれぞれ、関連した試験モード信号を有する。この信号は、試験モード・フォーマット検査・デコード論理ユニット２６２によって生成され、各種試験モード機能を実行するためにその他の信号とともにメモリ・システムによって使用される。端子２４０に印加された電圧がハイ・レベルである限り、システムは、選択された電圧がハイ・レベルである限り、検出器アクティブ化論理回路２７０が検出回路２４４及び２４６を使用可能に維持する。各種試験モード動作の実行中には、線２４２上のアドレスＡ１０がロー状態にシフトされているため、ＡＮＤゲート２５６のロー・レベル出力によって、試験モード・コード・ラッチの内容の変更は全て阻止される。試験モード動作完了後、端子２４０に印加された高電圧が除かれ、これによって、ＡＮＤゲート２６８の出力がロー・レベルとなり、試験モード動作が終了する。ラッチ２６０にロードされる試験モード・コードは、偶発的に試験モードに入る可能性をさらに低減させる特定のフォーマットを有するものであることが好ましい。試験モード・コードは一般に、２グループのビットに分割される。ビットの第１のグループであるフォーマット・ビットは、試験モード動作を表し、残りのビットは特定の１つの試験モードを表す。この例示的な実施例は、データ記憶ユニット１４の制御に関する３つの試験モードを有する。これらの試験モードは、ラッチ２６０に記憶された試験モード・コード中に定義されている。これらの試験モードのうちの第１の試験モードは、状態機械１９（第１図）の動作の制御に使用される制御パラメータに関する。状態機械動作を制御する方法に関する詳細は、本願の基礎となる米国出願と同日に提出された「MEMORY SYSTEM HAVING PRO GRAMMABLE FLOW CONTROL REGISTER」という名称の特許米国出願第０８／５０８，９２１号に記載されている。この米国出願の全ての内容は、引用することによって本願に完全に合体されるものとする。これらの記憶ユニット試験モードの第２のカテゴリーは、第３図に関連して先に説明したメモリのアドレス指定の制御と、第１図に関連して先に説明したメモリのワード幅（バス幅）の制御とに関する。記憶ユニット試験モードの第３のカテゴリーは、第５図乃至第１１図に関連して先に説明したトリム機能に関する。このトリム機能によって、メモリ動作に使用される各種電圧パルスの大きさ及び持続時間を、記憶された制御パラメータを使用して変更することが可能となる。一般的なメモリ・システムは、メモリ動作の各種態様を制御する多数のデータ記憶ユニットを利用することができる。一般に、約２４個の記憶ユニットがトリム機能のカテゴリーに関連してある。第１２図及び第１３図に関連して先に説明したように、各データ記憶ユニットは、５種類の基本サイクル、即ち（１）ロード、（２）消去、（３）プログラム、（４）リコール、並びに（５）検証を実行することができる。汎用メモリ端子を使用してこれらのデータ記憶ユニットを効果的に制御するためには、以下に説明する専用の回路が必要である。以下の例示的な説明は、制御パラメータのトリム機能カテゴリーの動作に関し、また、その他の制御パラメータ機能の動作にも関連している。第１５Ａ図乃至第１５Ｃ図に、メモリ動作に使用される各種電圧パルスの大きさを設定する制御パラメータを記憶するのに用いられる合計９つのデータ記憶ユニット１４Ｎ〜１４Ｖを示す。その内の３つのデータ記憶ユニットが、プログラム動作中にアレイのワード線に印加される電圧パルスの大きさに関係する。これらの記憶ユニット１４Ｎ、１４Ｏ、１４Ｐを第１５Ａ図に示す。その他の３つのデータ記憶ユニットは、プログラム動作中にアレイ１２のビット線に印加される電圧パルスの大きさに関係する。これらの記憶ユニット１４Ｑ、１４Ｒ、１４Ｓを第１５Ｂ図に示す。最後に第１５Ｃ図の３つのデータ記憶ユニット１４Ｔ、１４Ｕ、１４Ｖは、消去動作中に各種アレイ・ブロックのソース線に印加される電圧パルスの大きさに関係する。したがってこれらのトリム機能はそれぞれ、異なる８つの大きさ（２³）の電圧パルスを、関連された記憶ユニット１４に記憶された３つの制御パラメータに従って供給する。トリム機能データ記憶ユニットが、ロード、消去、プログラム、リコール、或いは検証のいずれかのサイクルを使用するある方法で操作されると仮定する。第１７図は、これらの中のあるサイクルを実施するときに生成される主要な信号を示すタイミング図である。後に説明するように、リコール・サイクルは、電源投入時及びメモリ電圧があるレベルまで低下した時に自動的に開始するので、試験ル・サイクルを開始するために用いることができる。第１の階段は、メモリ・システム１０を適当な試験モードに置くことである。電圧はともに、第１７図のタイミング図から分かるように最初の時刻Ｔ₀で＋１２ボルトに上げられる。さらに、データ入出力端子には、所望の試験モードに対応するデータが提供されている。これが、第１４図の試験モード・コード・ラッチ２６０に入れられる試験モード・データである。データ入出力端子に印加された試験モード・データは、（１）メモリが、試験モードに置かれること、（２）その試験モードが、データ記憶ユニットに関係するものであること、並びに、（３）データ記憶ユニットが、先に論じた記憶ユニットの他の２つのカテゴリーとは異なるトリム・ユニットであることを示す。試験モード・コードは、トリム・データ記憶ユニットの３つのカテゴリーの内のどのカテゴリーを動作させるかは指定しない。これは、試験モードに入るときに、メモリ・システムのアドレス端子を使用して指定される。この時、アドレスＡ１０が、メモリ・システムを試験モードに入れる働きをする。従ってそれは有効ではない。アドレス端子Ａ１５及びＡ１６が、トリム・データ記憶ユニットの３つのカテゴリーの内のどのカテゴリーを動作させるかを指定するのに使用される。第３表から分かるように、Ａ１５及びＡ１６がそれぞれ、「１」及び「０」に設定されると、高電圧トリム試験モードが指定される。アドレス端子はまた、トリム制御パラメータの３つのカテゴリーのそれぞれに含まれるデータ記憶ユニットのグループを指定するのにも使用される。アドレス端子には、第４表に記載された、高電圧のトリム・カテゴリーに使用される９つのデータ記憶ユニットに対する機能が割り当てられる。第４表から分かるように、高電圧トリム機能用の９つのデータ記憶ユニットにはそれぞれ１つのアドレス端子が関連されてある。例えば、プログラム時にワード線に印加される高電圧に関連された３つのデータ記憶ユニット１４Ｎ，１４Ｏ，１４Ｐは、関連されたアドレスＡ１，Ａ２，Ａ３を有する。さらに、高電圧トリム機能の３グループのデータ記憶ユニットにはそれぞれ１つのイネーブル・アドレス端子が関連されている。例えば、アドレス端子Ａ４が、３つのワード線プログラム・データ記憶ユニット１４Ｎ，１４Ｏ，１４Ｐに対して後述のイネーブル機能を実行する。以上の例にさらに、ワード線プログラム電圧に関係するデータ記憶ユニット１４Ｎ，１４Ｏ，１４Ｐの揮発性ラッチ・セクション２０２に、ある特定のデータがロードされると仮定する。前述のように、このようなロード・サイクルは、データ記憶ユニットをプログラムする最初の階段として実行される。時刻Ｔ₀（第１７図）或いはこれより前に、ユーザは、記憶ユニットに記憶されるデータをアドレス端子Ａ１，Ａ２，Ａ３に設定する。さらに、関連されたイネーブル・アドレス端子Ａ４が「１」に設定される。残りの６つのデータ記憶ユニット１４Ｑ，１４Ｒ，１４Ｓ，１４Ｔ，１４Ｕ，１４Ｖは変更されないので、関連されたイネーブル・アドレス端子Ａ８及びＡ１３は「０」に設定される。この場合、アドレス端子の状態Ａ５，Ａ６，Ａ７，Ａ９，Ａ１１，Ａ１２は「ドントケア(don't care)」なので、これらの端子は如何なる状態でもよい。ティブ又はハイ状態に戻される。これによって試験モード・データが、試験モー０に印加された電圧が高電圧ならば、この場合に該当して、状態機械１９は、れる。さらに、試験モード・フォーマット検査及びデコード論理ユニット２６２が、データ記憶ユニットと関連した３つの試験モードの１つに入ったことを示すデコード出力テスト信号ＴＭを生成する。アドレスＡ１５及びＡ１６は、３つのモードの内のどのモードが選択されたかを第３表に示すように示す。ロードされるデータ記憶ユニット１４Ｎを含む第１５Ａ図を参照すると、アド残りの入力には、時刻Ｔ₀でハイ・レベルになるテスト信号ＴＭが結合されている。従って、ゲート２７６の出力は、アクティブ即ちロー・レベルとなり、高電圧ト４表の記載のようにデータ記憶ユニット１４を操作することができる。インバータ２７８が、信号ＴｒｉｍＶを生成するために提供されている。信号Ｔｒｉｍ使用される。信号ＴｒｉｍＶ、高イネーブル・アドレスＡ４、並びにＴ_LOAD信号を受け取るＡＮＤゲート２８０が提供されている。これらの信号は全て、時刻Ｔ₁でハイ・レベルであるので、ゲート２８０の出力であるロード信号Ｌ_D1はハイ・レベルになる。信号Ｌ_D1は、３つのデータ記憶ユニット１４Ｎ，１４Ｏ，１４Ｐのロード入力Ｌ_Dに接続される。アドレスＡ１，Ａ２，Ａ３上のデータ及び補数（図示せず）が、データ・ユニット１４Ｎ，１４Ｏ，１４Ｐのデータ入力にそれぞれ接続される。第１２図及び第１３図に関連して先に説明したように、これによってこれら入力データが、各データ・ユニットのラッチ・セクション２０２にロードされる。イネーブル・アドレスＡ８及びＡ１３がともにロー・レベルなので、対応するＡＮＤゲート２８２（第１５Ｂ図）及びＡＮＤゲート２８４（第１５Ｃ図）は、対応するロード信号Ｌ_D2及びＬ_D3を生成しない。さらにこの例で、どのデータ記憶ユニットにもデータをロードしないと仮定すると、イネーブル・アドレスＡ４，Ａ８，Ａ１３が全て試験モードに入った後で「０」に設定される。アドレスＡ１５及びＡ１６は前と同じようにそれぞれ、「１」及び「０」に設定されるので、その試験モードは、第１５Ａ図乃至第１５Ｃ図の９つの高電圧トリム記憶ユニットと関連して継続する。時刻Ｔ₂で、アドレス端子Ａ１０に印加された電圧が、ロー・レベルとなり、以降のチップ・イネーない。更なる例として、ユーザが、全ての９つのデータ記憶ユニット１４Ｎ，１４Ｏ，１４Ｐ，１４Ｑ，１４Ｒ，１４Ｓ，１４Ｔ，１４Ｕ，１４Ｖの揮発性ラッチ・セクション２０２の内容を検証したいと仮定する。２つの方法を説明する。データ記憶ユニット１４の動作に関連して先に説明したように、各ユニット１４（第１０２の内容を比較する内部コンパレータ２０１を有する。一致した場合には信号Ｖ_ERはハイ・レベルを維持する。一致しなかった場合には信号Ｖ_ERはロー・レベルに引き下げられる。全てのデータ記憶ユニット検証出力が相互にＯＲ結線されるので、検証中の記憶ユニットの内のどのユニットの出力が一致しない場合でも、ロー・レベルの信号Ｖ_ERが生成され、検証サイクルの終わりにメモリの入出力端子の１つに現れる。一般的な検証動作では、適当なアドレス端子に第１の試験データ・セットを置き、検証サイクルを実行することによって、記憶ユニット１４の状態が定期的に試験される。どの特定の１つの記憶ユニットが一致しないかを直接に識別することはできないので、入力データが変更されて、検証サイクルが繰り返される。これは、アドレス端子に印加されたある１つの入力データ・セットと一致する（ハイ・レベルＶ_ER信号）まで継続される。第１の検証方法では、第１の試験データ・セットが、アドレス端子Ａ１，Ａ２，Ａ３，Ａ５，Ａ６，Ａ７，Ａ９，Ａ１１，Ａ１２に印加される。これは、時刻Ｔ₃付近で生ずる。そのデータは、初期的には全て「０」であってよいが、９つの高電圧トリム機能データ記憶ユニット１４Ｎ乃至１４Ｖのデータ入力Ａに印加される。さらに、３つのイネーブル・アドレスＡ４，Ａ８，Ａ１３の入力がハイ・レベルにされ、その結果、９つのデータ記憶ユニット全てが同時に検証される。され、その結果、メモリ・システムの各種要素が使用可能となる。アクティブ信その結果、特に、メモリ・システムのデータ入出力端子の１つに信号Ｖ_ERに対応するビットを読み出すことができるようになる。これらのデータ入出力端子や、信号Ｖ_ERの供給等の代替機能のための他のメモリ・システム端子を利用する回路が、本願の基礎となる米国出願と同日に提出された「MEMORY HAVING INTERNAL S TATE MONITORING CIRCUIT」という名称の米国出願第０８／５０８，９２４号に開示されている。ここで、この出願の全ての内容は、引用することによって本願に合体されるものとする。ＮＯＲゲート２８６（第１５Ａ図）は、高電圧トリム機能試験モードを示すルなので、ゲート２８８及び２９０によって生成された信号Ｆ_V2及びＦ_V3もハイ・レベルになる。従って、データ記憶ユニット１４Ｎ乃至１４Ｖの９つのコンパレータ回路全てが、それぞれのラッチ・セクション２０２の内容を、関連されたアドレス端子上の対応する入力データＡと比較する。何れかの記憶ユニットで比較されない場合には、時刻Ｔ₄で、データ入出力端子の１つ端子上で信号Ｖ_ERがロー・レベルになる。その場合、一般に２進値を増分することによってアドレス端子上の入力データが変更され、試験が繰り返される。想像するに、この手順は５１２（２⁹）回くり返す必要がある場合がある。第２の方法は、９つの記憶ユニットの状態を検証するために、３階段の試験を記憶ユニットに実施するものである。まず、イネーブル・アドレスＡ４が「１」に、イネーブル・アドレスＡ８及びＡ１３が「０」に設定される。検証するのは、記憶ユニット１４Ｎ，１４Ｏ，１４Ｐのみなので、次に、アドレス端子Ａ１，Ａ２，Ａ３だけに試験データが供給される。入力データのこれらの３つのビットは、ハイ・レベル信号Ｖ_ERによって示される比較が現れるまで変更される。ユニット１４Ｎ，１４Ｏ，１４Ｐの状態を決定した後、イネーブル・アドレスＡ８を「１」に、他のイネーブル・アドレスＡ４及びＡ１３を「０」に設定することによって、３つの記憶ユニット１４Ｑ，１４Ｒ，１４Ｓが試験される。次いで、イネーブル・アドレスＡ１３を「１」に、他のイネーブル・アドレスを「０」に設定することによってユニット１４Ｔ，１４Ｕ，１４Ｖが試験される。イネーブル・アドレスを選択的にアクティブ化することによって小さなグループごとに記憶ユニットを検証するこの方法は、全ての記憶ユニットを検証する必要がないときに特に有効である。第２の方法を使用すると、２４サイクル（２³×３ユニット群）のみで全ての記憶ユニットを検証することができる。前述のように、リコール・サイクルは、フラッシュ・セクション２００（第１２図）に記憶された不揮発性データを揮発性ラッチ・セクション２０２へ転送させるべく機能する。メモリ・システムの電源が切れるか、或いは電源供給が乱されると、フラッシュ・セクションのデータが失われるため、これらのことが検出されると、リコール・サイクルが自動的に開始される。第１３図のタイミング図に示すように、リコール・サイクルは、データ記憶ユニットのソース線Ｓ_Lを接地し、接続信号Ｃ_N及びワード線信号Ｗ_Lを印加することによって実行される。さらに、ラッチ・セクション２０２を、フラッシュ・セクション２００の状態に設定できるように、Ｆ_SUPが通常の高電圧値に戻るときに、ラッチ・セクション２０２の電源Ｆ_SUPが瞬間的に接地される。第１６図に、リコール・サイクル中及びプログラム・サイクル中に各データ記憶ユニットの結合ワード線・接続入力Ｗ_L／Ｃ_Nに印加される信号Ｖ_WLを生成する回路を示す。電源が投入されたとき、そして電源供給が乱されたときに、ＮＯＲゲート２９２は、パワー・アップ信号を受け取る。これによって、ゲート２９２の出力がロー・レベルとなり、これが、Ｎチャネル・パス・トランジスタ２９６を介してインバータ回路（要素２９８及び３００によって形成される）の入力をロー・レベルに引き下げる。ゲートが主電源電圧Ｖ_CCに接続されているため常にオンであるトランジスタ２９６は、レベル・シフティング回路の一部を構成する。レベル・シフティング回路は、ゲート２９２の出力を、Ｖ_CC（＋５ボルト）と接地との間を切り換わるものからＶ_PP（＋１２ボルト）と接地との間を切り換わるものに変換する回路である。Ｐチャネル・トランジスタ２９８及びＮチャネル・トランジスタ３００はインバータをそれぞれ形成し、この回路の出力Ｖ_WLは、２つのトランジスタの共通ドレインに接続される。フィードバック・トランジスタ３０２が含まれているのは、ゲート２９２がインバータの入力をＶ_PPに近い十分に高いレベルに引き上げるのを助け、ゲート２９２の出力がハイ・レベルになったときにトランジスタ２９８をターン・オフするためである。データ記憶ユニット１４の全てのワード線入力Ｗ_L及び接続入力Ｃ_Nが１つの入力Ｗ_L／Ｃ_Nとして結合される。これは、前述のように記憶ユニットは、これらを結合した入力で動作可能なためである。第１６図において、端子Ｖ_PPは、プログラム動作中のみ＋１２ボルトになり、その他の時間は、Ｖ_CCのレベルである+５ボルトを維持する。電源投入時、パワー・アップ信号によって、データ記憶ユニットの結合入力Ｗ_L ／Ｃ_Nに印加された信号Ｖ_WLはＶ_CCの電圧レベルである+５ボルトなる。また、図示しない回路によって、入力Ｆ_SUPに印加された信号Ｖ_SUPが瞬間的にロー・レベルに送され、リコール・サイクルが実行させられる。データ記憶ユニット１４をプログラムする場合には最初に、このユニットを消去する必要がある。記憶ユニットの消去は、通常のメモリ動作に使用されるものと同じ種類の消去コマンドを発行することによって実行される。ただし、メモリ・システムが、通常の動作モードとは異なる試験モードにあるため、この消去コマンドは、メモリ・アレイ１２のフラッシュ・セルではなく、フラッシュ・セ消去動作の後にはプログラム動作が実行されなければならないので、消去を記憶ユニットの制限された数に制限する試みは為されない。この要件の１つの理由が、記憶ユニットの動作では、相補的な形態でセルがデータを記憶する必要があることによる。特定の記憶ユニットをそのまま元の状態にしておく場合には、フラッシュ・セクション２００に消去前に記憶された元のデータは、ラッチ・セクション２０２に記憶されたデータと同じものになる。したがって消去後に、次のプログラム・シーケンスによってフラッシュ・セクション２００は、消去されたばかりのデータと同じデータでプログラムされる。消去動作は、一対の消去コマンドをメモリに提供することによって実施される。これらのコマンドは、時刻Ｔ₅に、第１の消去コマンド（２０Ｈ）をデータ入出力消去コマンド（Ｄ０Ｈ）が時刻Ｔ₆に提供される。これらの２つの標準消去コマンドは、コマンド実行論理回路１６（第１図）に送られて、通常の消去コマンドと同様に処理される。消去動作中に、メモリ・アレイ１２のソース線に印加される正電圧を生成するメモリ中の回路が、信号Ｖ_SLの形態で同じ＋１２ボルトの電圧を代わりに生成する。次いで信号Ｖ_SLは、全てのデータ記憶ユニット１４の全てのソース線入力Ｓ_Lに印加される。入力Ｗ_L／Ｃ_Nがロー・レベルなので、全てのトリム試験モードに入った後、プログラム・サイクルは、通常のメモリのプログラム動作に使用するものと同じ一対のコマンドを発行することによって開始される。このサイクルによって、揮発性ラッチ・セクション２０２に記憶されたデータが不揮発性フラッシュ・セクション２００に転送される。２つのセクション２０２及び２００は通常、同じデータを含むので、ロード・サイクルを最初に実行して、フラッシュ・セクション２００にプログラムされる新しいデータをラッチ・セクション２０２にロードする必要がある。後に説明するように、プログラム動作は、３つのトリム試験モードから選択された１つのモード内になるデータ記憶ユニット１４に限定される。したがって、高電圧トリム機能に使用される９つのデータ記憶ユニットをプログラムする場合には、メモリ・システムが、その特定の試験モードに置かれなければならない。９つのユニットのうちのそのグループに含まれないデータ記憶ユニットはその試験モードではプログラムされない。９つのデータ記憶ユニット１４Ｎ乃至１４Ｖのフラッシュ・セクション２００をプログラムする第１のコマンド（４０Ｈ）は、セットアップ・コマンドであり、この後に、通常のメモリ動作に使用されるアドレス及びデータの情報を含むコマンドが続く。メモリのデータ入出力端子及びアドレス端子に与えられるアドレス及びデータが「ドントケア」であっても、第２のコマンドは発行されなければならない。時刻Ｔ₅及びＴ₆に示す消去動作の他に、第１７図のタイミング図を使用して、同じ時間のプログラム動作を示すことができる。時刻Ｔ₅で、メモリ・システムが、高電圧トリム機能試験モードにあるときに、第１のプログラム・コマンド（４０Ｈ）がデータ入出力端子を使用して送られる。同時に、チップ・イネーたとえ「ドントケア」であってもデータ入出力端子の状態をある状態にする必要がある。第２のコマンドによって、状態機械１９（第１図）が、ワード線イネーブル信号Ｗ_LENを発行する。通常の動作モードではこの信号によって、データ入出力端子上のデータが、アドレス端子上のアドレスにプログラムされる。しかし試験モードでは、代わりとして信号Ｗ_LENによって、データ記憶ラッチ・セクション２０２の内容が関連されたフラッシュ・セクション２００にプログラムされる。第１６図から分かるように、信号Ｗ_LENは、ＡＮＤゲート２９４の１つの入力に印加される、第２の入力は、メモリ・システムが高電圧トリム試験モードにあることを示すＴｒｉｍＨｖ信号を受け取る。ゲート２９４からのハイ・レベル出力によってゲート２９２はロー・レベルとなり、その結果、リコール・サイクルに関して先に論じたハイ・レベル（＋１２ボルト）の信号Ｖ_WLが生成される。ハイ・レベルのＶ_WL信号は、９つのデータ記憶ユニット１４Ｎ乃至１４Ｖの全てのＷ_L／Ｃ_N入力に印加される。さらに、ソース線入力Ｓ_Lが全て接地され、電源入力Ｆ_SUPが全てハイ・レベルとなる。第１３図のタイミング図から分かるように、これらの条件では、関連されたラッチ・セクション２０２のデータでフラッシュ・セクション２００がプログラムされることになる。これによって、試験信号ＴＭの立下りエッジによって示されるようにメモリ・システムは試験モードから出る。例えばアドレス端子Ａ４，Ａ８，Ａ１３を使用したイネーブル機能（第４表）が提供する性能によって、柔軟性が増すことが分かる。合計９つのデータ記憶ユニットが選択されているが、一度に３つだけの記憶ユニットのためにトリム機能を制御することができる。したがって、９つの記憶ユニット１４Ｎ乃至１４Ｖ全ての状態を、５１２サイクルではなく僅か２４サイクルで検証することができる。さらに、３セットの記憶ユニット全てではなく、そのうちの１セットだけに新しい制御パラメータ・データをロードすることができる。例えば、ユニット１４Ｎ乃至１４Ｐ等の１セットのみを変更する場合には、ユニット１４Ｑ乃至１４Ｖの内容を乱す必要がない。したがって、ユニット１４Ｑ乃至１４Ｖの状態を決定する必要がなく、セル１４Ｎ乃至１４Ｐに新しいデータをロードするためにこれらには、以前のデータが再ロードされる。以上に、最適な性能とするために、製造後に調整することができる制御パラメータを有する新規なメモリ・システムを説明した。このシステムの一実施例をある程度詳細に説明してきたが、添付の請求の範囲に定義された本発明の趣旨及び範囲から逸脱することなくある種の変更を当業者が実施できることを理解されたい。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ

Claims

【特許請求の範囲】１．メモリ・システムであって、多数の行及び多数の列の形態で配列された複数のメモリ・セルから成るアレイであり、各セルが前記行の内の１行内に配置されると共に前記列の１列内に配置されていることから成るアレイと、複数のメモリ動作を制御するための制御手段であり、該複数のメモリ動作が、前記メモリ・セルのプログラミング及び前記メモリ・セルの読取りを含んで、複数の制御パラメータに応じて制御されることから成る制御手段と、前記複数の制御パラメータを不揮発性状態で記憶するためのデータ記憶構造手段であり、前記メモリ・セルから成るアレイとは分離されているデータ記憶構造手段と、を備えるメモリ・システム。２．データを、前記メモリ・セルのアレイにプログラムできると共に、該メモリ・セルのアレイから読み取ることができる通常動作モードと、前記データ記憶構造手段内の前記制御パラメータを変更することができる代替動作モードとの間で前記メモリ・システムを切り換えるためのモード手段を含む、請求項１に記載のメモリ・システム。３．前記制御手段が、複数の主要機能から成る複数のグループを提供でき、該主要機能の各グループが複数の制御パラメータの関連された主要グループによって制御可能であり、前記データ記憶構造手段が、前記制御パラメータの前記複数の主要グループの内の選択された１つを、前記メモリ・システムが前記代替試験モードにある際、ユーザによって該メモリ・システムへ提供された機能選択データに基づき変更できる、請求項２に記載のメモリ・システム。４．前記モード手段が、前記メモリ・システムを、前記選択データの受領に応じて、前記代替動作モードへ切り換えるべく機能する、請求項３に記載のメモリ・システム。５．前記メモリ・システムと該メモリ・システムの外部環境との間にインタフェースを提供する複数のメモリ端子であり、前記メモリが前記通常動作モードである際に通常機能を有し、前記メモリが前記代替試験モードである際に代替機能を有する複数のメモリ端子を含む、請求項３に記載のメモリ・システム。６．前記データ記憶構造が、前記複数の制御パラメータの各々を記憶するための個々別々のデータ記憶ユニットを含み、該データ記憶ユニットの各々が前記制御パラメータ・データを受け取る入力を有し、前記メモリ端子が、前記メモリ・システムが前記代替動作モードである際に前記データ記憶ユニットの選択されたものの入力と結合されている、請求項５に記載のメモリ・システム。７．前記データ記憶ユニット入力と結合された前記メモリ端子が、前記メモリ・システムが前記通常動作モードである際に、アドレス端子として機能する、請求項６に記載のメモリ・システム。８．前記複数の主要機能から成るグループ各々が、複数の二次的機能から成るグループを含み、前記二次的機能から成る各グループが前記複数の制御パラメータから成る関連の二次的グループによって制御可能である、請求項６に記載のメモリ・システム。９．複数の制御パラメータから成る前記主要グループの選択されたものを含んでいる前記複数のデータ記憶ユニットの複数のデータ入力が、前記メモリ・システムのそれぞれの端子に結合されており、前記データ記憶構造が、前記結合されたデータ記憶ユニット内に記憶されたデータを該結合されたデータ記憶ユニットの前記データ入力に提供されたデータと比較して、その比較に基づき前記端子の他のものに対して比較出力を提供する比較手段を含み、前記データ記憶構造が、前記比較手段を前記制御パラメータから成る二次的グループの内の選択された１つを含むデータ記憶ユニット入力のみの比較に制限する第１イネーブル手段を含む、請求項８に記載のメモリ・システム。１０．前記第１イネーブル手段が、前記端子の更なる他のものに付与されたイネーブル信号に応答する、請求項９に記載のメモリ・システム。１１．前記制御手段が、前記メモリ・セルから成るアレイに複数の電圧パルスを印加することによって、前記複数のメモリ動作の内の幾つかを実行し、該複数の電圧パルスが大きさ及び持続期間を有し、前記制御パラメータから成る二次的グループの内の１つが前記電圧パルスの前記大きさを調整するための大きさ制御パラメータを含み、前記主要グループの他のものが前記電圧パルスの持続期間を制御するための持続期間制御パラメータを含む、請求項１０に記載のメモリ・システム。１２．前記データ記憶ユニットの各々が、揮発性記憶要素及び不揮発性記憶要素を含み、前記不揮発性記憶要素が前記制御パラメータの内の１つを記憶し、前記比較手段が前記揮発性記憶要素内に記憶されたデータを前記データ入力に提供された前記データと比較する、請求項１０に記載のメモリ・システム。１３．前記制御パラメータを前記データ記憶ユニット内に記憶するために、先ず、データを前記揮発性記憶要素内にロードし、次いで該ロードされたデータを前記不揮発性記憶要素へ転送することによって行われる、請求項１２に記載のメモリ・システム。１４．前記データ記憶構造が、前記データのロードを、前記制御パラメータから成る二次的グループの内の選択された１つを含む記憶ユニットに制限するための第２イネーブル手段を含む、請求項１３に記載のメモリ・システム。１５．前記第２イネーブル手段が、前記端子の内の１つに対して付与された第２イネーブル信号に応答する、請求項１４に記載のメモリ・システム。１６．多数の行及び多数の列の形態で配列された複数のメモリ・セルから成るアレイであり、前記行の内の各１行内に配置さた各セルが共通ワード線に結合され、前記列の各１列内に配置さた各セルが共通ビット線に結合されていることから成るアレイを含むメモリ・システムの動作を制御する方法であって、複数の制御パラメータを前記アレイと分離した複数の不揮発性データ記憶ユニット内に記憶するステップと、前記制御パラメータを利用して、前記アレイ内へデータをプログラムするステップと、前記制御パラメータを利用して、前記アレイからデータを読み取るステップと、前記記憶された制御パラメータを変更するステップと、の諸ステップを含む方法。１７．前記不揮発性データ記憶ユニットの各々が、揮発性データ記憶要素及び不揮発性データ記憶要素を含み、前記制御パラメータを変更する前記ステップが、制御パラメータ・データを前記揮発性データ記憶要素内へロードして、該ロードされたデータを該揮発性データ記憶要素から前記不揮発性記憶要素へ転送するステップを含む、請求項１６に記載の方法。１８．制御パラメータ・データをロードする前記ステップが、複数のデータ記憶ユニットから成る第１グループの複数の入力を、複数のメモリ・システム端子に結合して、次いで前記複数のデータ記憶ユニットから成る前記第１グループの決して全てではないものにデータをロードするステップを含む、請求項１６に記載の方法。１９．前記不揮発性データ記憶ユニットの各々が、揮発性データ記憶要素及び不揮発性データ記憶要素を含み、前記制御パラメータを変更する前記ステップが、複数のデータ記憶ユニットから成る第１グループの入力をメモリ・システム端子に結合し、次いで、該端子に結合された前記データ記憶ユニットの決して全てではないものに制御パラメータ・データをロードし、次いで、前記揮発性記憶要素から前記データ記憶ユニットから成る第１グループの全ての前記不揮発性記憶要素へ前記制御パラメータ・データを転送するステップを含む、請求項１６に記載の方法。