JPWO2006046282A1 - 不揮発性記憶装置 - Google Patents

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Abstract

読み出しセンスアンプ１９により読み出された動作情報は、データ線ＤＢを介して揮発性記憶部に転送される。揮発性記憶部は、ＳＲＡＭ構成を有する第１揮発性記憶部２１と、ラッチ回路にて構成される第２揮発性記憶部２３とで構成されており、各々、データ線ＤＢに並列に接続されている。ワード線ＷＬＷＰに選択される不揮発性メモリセルＭＣに格納されているライトプロテクト情報等の動作状態に応じて提供されればよい動作情報は、アドレス等の動作情報に関連付けられている識別情報に応じて、第１揮発性記憶部２１に対して、書き込みおよび読み出しが行われる。トリミング情報等の常時参照可能であることが必要な動作情報は、識別情報に応じて第２揮発性記憶部２３に書き込まれた後は、常時出力される状態とされる。動作情報の属性に応じた記憶形態とすることができる。

Description

本発明は、動作情報が格納されている不揮発性記憶装置に関するものであり、特に、予め格納されている動作情報を初期化動作に応じて読み出し、参照可能に保持する不揮発性記憶装置に関するものである。
特許文献１に開示されている不揮発性半導体記憶装置では、図９に示すように、メモリセルアレイ１１０の初期設定データ領域１３０は、データ消去の最小単位となるセルブロックに設定されており、メモリの動作条件を決定するための初期設定データを書き込む領域として予め定められている。
電源を投入すると、パワーオンリセット回路２７０が動作し、制御回路２１０がこれを検出する。電源安定化のための一定の待ち時間の後、読み出しモードに設定される。アドレスレジスタ２２０から、内部アドレスが順次インクリメントされて出力される。そして、ロウデコーダ１４０およびカラムデコーダ１７０により選択された初期設定データ領域１３０のデータは、センスアンプ回路１５０により読み出されてデータレジスタ１６０に転送保持され、更にデータバスを介して、初期設定データラッチ回路２３０、２５０およびチップ情報データラッチ回路２８０に転送されて保持される。
初期設定データラッチ回路２３０は例えば、図１０に示すように、記憶に必要な個数のラッチ回路ＬＡ１〜ＬＡｍにより構成される。各ラッチ回路ＬＡは、ラッチ本体４２０と、データを取り込むためのクロックトインバータ４１０を有する。 初期設定データラッチ回路２５０およびチップ情報データラッチ回路２８０も同様に構成される。
２００１−１７６２９０号公報
しかしながら、不揮発性記憶装置では、上記特許文献１で示されている、例えば、冗長情報やトリミング情報といった初期設定データのほかに、例えば、セクターやセクター群といったメモリセル群に対する書き換えの可否を設定するライトプロテクト情報も、予め不揮発性記憶領域に格納されており、電源投入に応じて読み出され、利用可能に揮発性記憶領域に保持される必要がある。
ここで、冗長情報やトリミング情報といった初期設定データは、工場出荷時に不揮発性記憶装置ごとに設定される動作情報である。冗長情報とは、不良メモリセルのアドレス情報であり、外部より入力されるアドレス情報が冗長情報と一致する場合に、アクセス対象を冗長メモリセルに切り替えるための情報である。トリミング情報とは、内部回路の動作状態を調整するための情報である。内部電圧発生回路から出力される電圧値の調整や、各種の制御回路における動作タイミングの調整等が行なわれる。これらの動作情報は、電源投入や初期化時に、不揮発性メモリセルで構成されるメモリセルアレイ１１０の初期設定データ領域１３０から読み出された後、不揮発性記憶装置が活性状態にある間は、常時、内部回路において利用可能に出力されている必要がある。このため、初期設定データラッチ回路２３０、２５０およびチップ情報データラッチ回路２８０では、ラッチ回路ＬＡにより構成される揮発性記憶領域に、読み出された動作情報が保持され、常に参照可能な状態される。
これに対して、ライトプロテクト機能は、セクター等の一纏まりのメモリセル群ごとに、書き換えの可否が設定される機能であり、ライトプロテクト情報は、ユーザーにより設定変更可能に保持される動作情報である。この場合、個々のメモリセルに対して書き換えアクセスが入力されることに応じて、アクセス対象のメモリセルが書き換え可能なメモリセル群に属するか否かの情報が必要となる場合に応じて読み出されればよく、不揮発性記憶装置に電源が投入されて活性状態になっている間、常時、参照可能に備えられている必要はない。書き換えアクセスの入力に応じて、書き換え可否の判断のために参照されれば足りる。
従って、ライトプロテクト情報等の特定の条件においてのみ必要となる動作情報を、初期設定データラッチ回路２３０、２５０およびチップ情報データラッチ回路２８０等と同様な構成を有する揮発性記憶領域に保持することは、ラッチ回路ＬＡ等を備えて構成される初期設定データラッチ回路２３０等の回路規模から考慮して不適当である。すなわち、内部回路において常に参照可能とするため、初期設定データラッチ回路２３０等の回路構成は、電流駆動能力を確保した上で構成されるところ、ライトプロテクト情報等の動作情報は、常に参照可能に出力されている必要がないためである。電流駆動能力を確保した分、回路が大規模化してしまい問題である。
不揮発性記憶装置における大容量化が進展する場合、書き換えの可否が制御されるセクター等のメモリセル群は増大することが考えられる。この場合、ライトプロテクト情報も増大する。増大するライトプロテクト情報を保持しておく揮発性記憶領域については、今後益々、省スペース化が要求されるところ、上記背景技術による揮発性記憶領域の回路構成では、占有面積の増大が避けられず問題である。
本発明は前記背景技術の少なくとも１つの問題点を解消するためになされたものであり、不揮発性記憶領域と揮発性記憶領域とを備えて、予め不揮発性記憶領域に格納されている動作情報を、電源投入時または初期化時に、不揮発性記憶領域から読み出し揮発性記憶領域に保持する際、動作情報の属性に応じて、動作情報が好適に参照される形態で保持することが可能な揮発性記憶領域を備える不揮発性記憶装置を提供することを目的とする。
前記目的を達成するためになされた本発明の不揮発性記憶装置は、給電中、動作情報を記憶しておく揮発性記憶部を備える不揮発性記憶装置において、揮発性記憶部は、記憶されている動作情報を、動作情報ごとに関連付けられている識別情報に応じて読み出す第１揮発性記憶部と、記憶されている動作情報を、識別情報に関わらず、常時、論理処理可能に出力してなる第２揮発性記憶部と、を備えることを特徴とする。
本発明の不揮発性記憶装置では、給電中、動作情報が記憶される揮発性記憶部を備えて構成されている。揮発性記憶部は、第1揮発性記憶部と第２揮発積記憶部とを備えており、第1揮発性記憶部からは、記憶されている動作情報が、動作情報ごとに関連付けられている識別情報に応じて読み出される。第２揮発性記憶部では、記憶されている動作情報は、識別情報に関わらず、常時、論理処理可能に出力されている。
これにより、不揮発性記憶装置が活性状態にある期間に、動作情報を揮発性記憶部に記憶するにあたり、読み出し特性の異なる第１または第２揮発性記憶部のうち、動作情報が参照される形態に応じて好適な揮発性記憶部を選択して記憶することができる。すなわち、動作状態に応じて提供されればよい動作情報については、動作情報ごとに関連付けられている識別情報に応じて読み出し動作が行われて、該当する動作情報が読み出される第１揮発性記憶部に記憶することができる。また、回路動作上、給電中、常時、参照可能であることが必要な動作情報については、論理処理可能な状態で出力がされている第２揮発性記憶部に記憶することができる。
また、第１揮発性記憶部は、識別情報に応じて選択される動作情報を出力する構成であるので、動作情報の論理値を記憶しておくだけの電流駆動能力を有していれば十分である。論理処理可能な電流駆動能力で記憶しておく必要はない。選択された動作情報を読み出す際に必要とされる出力回路等の制御回路や駆動回路を共用とすることができる。このため、第１揮発性記憶部はコンパクトな回路規模で構成することができる。また、大量の動作情報を記憶しておく場合に好都合である。
また、第２揮発性記憶部は、常時、論理処理が可能なように、充分な電流駆動能力が確保された上で動作情報が出力されているので、不揮発性記憶装置において参照する場合、第２揮発性記憶部からの出力をそのまま使用して内部動作を行うことができる。第２揮発性記憶部から動作情報を取り出すための特別な選択動作、増幅や波形整形といった事前処理は必要ではなく、高速に動作情報を提供することができる。
本発明によれば、予め格納されている動作情報を読み出し、揮発性記憶部に転送して保持する不揮発性記憶装置に関して、識別情報に応じて選択されるコンパクトな回路規模で構成された第１揮発性記憶部と、常時、論理処理が可能なように、充分な電流駆動能力が確保された第２揮発性記憶部とを備えているので、動作情報の属性に応じて好適な揮発性記憶部に記憶することが可能となる。また、全動作情報を記憶する揮発性記憶部の面積の大幅な縮小が可能となる。
実施形態の回路ブロック図である。 第１揮発性記憶部についてのデコード回路（ｉ＝０〜７）を示す回路例である。 第２揮発性記憶部についてのデコード回路（ｉ＝０〜７）を示す回路例である。 プリデコード回路を示す回路例である。 識別情報に対応するアドレス情報の割り付け表である。 電源投入に伴う、不揮発性記憶部からの動作情報の転送のタイミングチャートである。 ライトプロテクトされているセクターへのプログラム動作の際に、ライトプロテクト情報の読み出しを行うタイミングチャートである。 ライトプロテクトされていないセクターへのプログラム動作の際に、ライトプロテクト情報の読み出しを行うタイミングチャートである。 特許文献１の回路ブロック図である。 特許文献１のデータラッチ回路である。 本発明を適用した不揮発性記憶装置である。
符号の説明
１１ 不揮発性記憶部
１３ ワードドライバ
１５ Ｙデコーダ
１９ 読み出しセンスアンプ
２１ 第１揮発性記憶部
２３ 第２揮発性記憶部
Ｂ（ｊ）、／Ｂ（ｊ） ビット線対（第１揮発性記憶部内）
ＢＦ（ｊ） トライステートバッファ回路
ＢＬ（ｉ） ビット線群（不揮発性記憶部内）
Ｃ（ｉ、ｊ） 記憶回路
ＤＢ データ線
ＤＢＩ 内部データ線
Ｌ（ｉ、ｊ） ラッチ回路
ＭＣ 不揮発性メモリセル
Ｓ１（ｉ、ｊ）、Ｓ２（ｉ、ｊ） 書き込み選択スイッチ
Ｓ３（ｉ、ｊ） ローレベル補償スイッチ
ＳＡ（ｉ、ｊ）、ＳＢ（ｉ、ｊ） 選択スイッチ対
ＳＬＡ（ｊ）、ＳＬＢ（ｊ） 選択スイッチ
ＳＲＡＭ_ＷＬ（ｉ）、ＴＲＩＭ_ＷＬ（ｉ）、ＷＬＴＲ、ＷＬＷＰ ワード線
ＰＯＲ パワーオン信号
ＰＲＥＣ プリチャージ信号
ＳＡ０乃至ＳＡ（６） アドレス信号
ＳＥＬ_Ｇ（ｊ）、ＳＥＬ_ＴＲ、ＳＥＬ_ＷＰ 選択信号
ＳＥＬ_Ｙ（ｉ） Ｙデコ−ド信号２
ＳＥＬ_Ｙ（ｉ） Ｙデコ−ド信号
ＴＲ（ｉ、ｊ） トリミング信号
ＷＰＰ ライトプロテクト信号
（ただし、ｉ＝０乃至Ｍ−１、ｊ＝０乃至Ｎ−１）
以下、本発明の不揮発性記憶装置について具体化した実施形態を図１乃至図８に基づき図面を参照しつつ詳細に説明する。
不揮発性記憶装置では、回路動作を行う際、様々な動作情報に応じて動作条件が設定される。動作情報は、大きく２種類に分類される。
第１の動作情報は、製品出荷前にベンダーにより設定される情報である。不揮発性記憶装置に所定の動作を行わせるために必要となる情報である。例えば、プログラム動作、消去動作、読み出し動作等の各種動作において使用されるバイアス電圧値の調整、各種動作における動作タイミングの調整、内蔵発振器の発振周波数の調整、また、不良メモリセルを冗長救済する際の冗長アドレス情報等が考えられる。これらの動作情報は、出荷前のテスト工程にて決定される。
第２の動作情報は、ユーザーにより使用状況に応じて設定される情報である。組み込まれたシステムの機能に応じて不揮発性記憶装置をカスタマイズするために必要となる情報である。例えば、不揮発性記憶装置におけるメモリセルアレイを所定領域ごとに区画し、区画された各々の領域に対して書き換えの可否を設定する場合、いわゆるセクターまたはセクター群ごとのメモリセル群に対して、ライトプロテクト機能を設定する場合が考えられる。また、不揮発性記憶部に予め格納されている動作情報の書き換えの可否を設定することも可能である。書き換えの自由度を制限したい場合には、所定コードの入力を受け付けた場合にのみ書き換えを可能とする機能を設定することが考えられる。これらの機能や所定コードの設定をユーザーにて行う場合である。
不揮発性記憶装置では、上記の動作情報が電源遮断後も保持されていることが必要である。第１の動作情報が保持されなければ、工場出荷時に設定された回路動作を維持することはできず、動作性能の低下や動作不能といった不具合を招来してしまうおそれがあるからである。また、第２の動作情報が保持されなければ、不揮発性記憶装置が搭載されているシステムに応じた性能、機能を維持することはできないおそれがあるからである。従って、ベンダーまたは／およびユーザーにより設定された動作情報は、不揮発性記憶装置の内部に備えられている不揮発性記憶部に格納される必要がある。
不揮発性記憶部に格納された動作情報は、不揮発性記憶装置の動作状態に応じて適宜に参照されることにより、所望の回路動作が実現される。
第１の動作情報は、電源投入に応じて直ちに参照されるべき情報であり、これにより不揮発性記憶装置において所望の動作条件が確定される。内部電圧発生回路、各種タイミング回路、および内蔵発振器等は、調整された、電圧値、動作タイミング、および発振周波数が備えられるように、電源投入に応じて遅滞なく各種の回路定数が提供される必要がある。また、冗長アドレス情報については、入力されるアドレス情報に対して遅滞なく冗長救済の要否が判断されることが好ましく、電源投入に応じて遅滞なく不良メモリセルについての冗長アドレス情報が提供される必要がある。
第２の動作情報は、動作状態に応じて遅滞なく設定されるべき情報である。内部動作に応じて適宜に設定され、所定の回路動作が行われる。
上記の事情により、不揮発性記憶装置では、動作情報を保持しておくために、不揮発性記憶部と揮発性記憶部との２段構造を採る場合がある。電源の遮断後も動作情報が消失しないように不揮発性記憶部が備えられ、動作情報が格納される。電源投入期間中は、内部動作に対して遅滞なく動作情報が供給されるように、動作情報は、不揮発性記憶部から揮発性記憶部に転送され記憶される。この転送は、電源投入、または不揮発性記憶装置を初期化するリセット動作に応じて行われ、電源投入期間中は、揮発性記憶部に記憶されている動作情報に基づいて各種の動作条件が決定される。また、電源投入期間中に不揮発性記憶部に格納されている動作情報の更新（変更）が行われる際も、不揮発性記憶装置の外部などから入力された動作情報（更新情報）は、揮発性記憶部の内容が更新されるに先立ち、不揮発性記憶部に格納される。従って、電源投入期間中に動作情報が更新される場合も、更新された揮発性記憶部の動作情報に基づいて各種の動作条件が決定される。
更に、揮発性記憶部については、記憶される動作情報の属性に応じて、下記の２種類で構成されることが好ましい。すなわち、電源投入に応じて直ちに参照されて、不揮発性記憶装置における動作条件を確定するために必要とされる第１の動作情報は、常時参照可能な状態で記憶されていることが好ましい。これに対して、動作状態に応じて設定されて所定の内部動作を行う際に必要とされる第２の動作情報は、必要に応じて読み出されることが好ましい。
そこで、第１の動作情報を記憶しておく揮発性記憶部を、ラッチ回路やレジスタ回路等を使用して構成された第２揮発性記憶部に記憶する。ラッチ回路やレジスタ回路等で構成すれば、動作情報が必要とされる回路ブロックに近接して配置することができると共に、動作情報を、常時、高速に読み出すことが可能となる。また、第２の動作情報を、揮発性メモリセルがアレイ状に配置され、アドレス指定に応じてデータの読み出しと書き込みが行われるＲＡＭ構成とされた第１揮発性記憶部に記憶する。動作状態に応じて必要とされる動作情報を読み出すことができる。
図１に示す実施形態では、不揮発性記憶部１１に格納されている動作情報を、動作情報に応じて、２種類の揮発性記憶部に転送して記憶する回路構成を示している。電源投入に応じて直ちに参照され不揮発性記憶装置における動作条件を確定するための第１の動作情報については、ラッチ回路等で構成された第２揮発性記憶部２３に記憶され、動作状態に応じて設定され所定の内部動作を行うための第２の動作情報については、揮発性メモリセルがアレイ状に配置されアドレス指定に応じて、読み出し／書き込みが行われる第１揮発性記憶部２１に記憶される。ここで、アレイ状とは、後述する不揮発性記憶部１１と同様に、ワード線方向およびビット線方向の各々の方向にマトリクス状に展開され、ワード線とビット線との交点ごとに配置される揮発性メモリセルを備えた構成である。個々の揮発性メモリセルは、アドレスにより選択される。また、ワード線方向、またはビット線方向の何れか一つの方向に揮発性メモリセルが配置される場合も含む。
不揮発性記憶部１１には、ロウ方向／カラム方向にマトリクス状に不揮発性メモリセルＭＣが配置されている。ロウ方向は、ワードドライバ１３、１３により駆動されるワード線ＷＬＴＲ、ＷＬＷＰごとに、選択制御される複数の不揮発性メモリセルＭＣが整列して配置されている。実施形態では、ワードドライバ１３、１３は、選択信号ＳＥＬ_ＴＲ、ＳＥＬ_ＷＰに応じて制御される。例えば、選択信号ＳＥＬ_ＴＲによりワード線ＷＬＴＲが活性化され、ワード線ＷＬＴＲに選択される不揮発性メモリセルＭＣには、内部回路の動作条件を調整するトリミング情報が格納されているものとする。同様に、選択信号ＳＥＬ_ＷＰによりワード線ＷＬＷＰが活性化され、ワード線ＷＬＷＰに選択される不揮発性メモリセルＭＣには、ユーザーがアクセス可能な不揮発性メモリセルアレイ（通常のユーザーが求める記憶領域としてのアドレス空間の不揮発性メモリセル）において、セクター等で構成されるメモリセルアレイの所定領域（不図示）ごとに、書き換えの可否を設定するライトプロテクト情報が格納されているものとする。選択信号ＳＥＬ_ＴＲ、ＳＥＬ_ＷＰは、不揮発性記憶部１１の不揮発性メモリセルＭＣに対してアクセスする際に活性化される信号である。
カラム方向には、同一カラムの不揮発性メモリセルＭＣがビット線で接続されている。ビット線は、Ｎ本ごとにビット線群ＢＬ（０）乃至ＢＬ（Ｍ−１）として、アクセスの基本単位を構成している。ビット線群ＢＬ（０）乃至ＢＬ（Ｍ−１）は、Ｙデコーダ１５を介して、Ｎビット幅の内部データ線ＤＢＩに接続される。Ｙデコーダ１５は、ビット線群ＢＬ（０）乃至ＢＬ（Ｍ−１）ごとに、Ｎビット幅の内部データ線ＤＢＩとの間にＮＭＯＳトランジスタ群を備えて構成されている。Ｙデコーダ１５のＮＭＯＳトランジスタ群は、ＮＭＯＳトランジスタ群ごとにＹデコ−ド信号ＳＥＬ_Ｙ（０）乃至ＳＥＬ_Ｙ（Ｍ−１）により導通制御される。何れか一組のビット線群ＢＬ（０）乃至ＢＬ（Ｍ−１）を内部データ線ＤＢＩに接続する。
内部データ線ＤＢＩは読み出しセンスアンプ１９に接続され、データの読み出しアクセスが行われる。また、不図示のバイアス制御回路を介して、不図示のデータ端子から入力されるデータの書き込みが行われる。
バイアス制御回路は、不図示のコマンドデコーダから出力されるプログラム指示信号あるいは消去指示信号（何れも不図示）に応じて、書き換え時の動作モードがプログラム動作か消去動作かの指示が行われ、該当する不揮発性メモリセルＭＣにバイアス印加を行うための制御回路である。外部から入力される不図示のコマンド信号がコマンドデコーダに入力されることに応じて、コマンド信号がデコードされて、プログラム指示信号、消去指示信号が出力される。ここでは図示されてはいないが、前述のユーザーがアクセス可能な不揮発性メモリセルアレイは、動作情報が格納されている不揮発性記憶部１１と同じビット線群ＢＬ（ｉ）（ｉ＝０乃至Ｍ−１）を含んでアレイ構成されているものとする。不揮発性記憶部１１は、ユーザーによるデータの書き換えアクセスや読み出しアクセスに対してはアドレスが割り当てられていない。
プログラム動作では、入力されるアドレス信号に対してプログラム動作を行うべきビット位置が確定され、対応する内部データ線ＤＢＩに対してバイアス印加が行われる。消去動作では、入力されるアドレス信号に対応するセクター等に対して一括消去が行われる。例えば、Ｎビット幅の内部データ線ＤＢＩに対して共通にバイアス印加が行われる。ここで、ライトプロテクト機能を有する場合には、後述するように、プログラム動作や消去動作によるバイアス印加に先立ち、入力されたアドレス信号の指示する領域の書き込み可否が判断される。
読み出しセンスアンプ１９により読み出された動作情報のデータは、データ線ＤＢを介して揮発性記憶部に転送される。揮発性記憶部は、前記アレイ構成を有する第１揮発性記憶部２１と、ラッチ回路にて構成される第２揮発性記憶部２３とで構成されており、各々、データ線ＤＢに対して並列に接続されている。第１揮発性記憶部２１には、ワード線ＷＬＷＰに選択される不揮発性メモリセルＭＣに格納されている第２の動作情報であるライトプロテクト情報が転送され、第２揮発性記憶部２３には、ワード線ＷＬＴＲに選択される不揮発性メモリセルＭＣに格納されている第１の動作情報であるトリミング情報が転送される。
前記アレイ構成を有する第１揮発性記憶部２１は、Ｍ本のワード線ＳＲＡＭ_ＷＬ（ｉ）（ｉ＝０乃至Ｍ−１）と、Ｎ本のデータ線ＤＢの各々に対応して、Ｎ対のビット線対Ｂ（ｊ）、／Ｂ（ｊ）（ｊ＝０乃至Ｎ−１）とを備えて構成されている。
ワード線ＳＲＡＭ_ＷＬ（ｉ）とビット線対Ｂ（ｊ）、／Ｂ（ｊ）との各々の交点には、揮発性メモリセルが配置されている。揮発性メモリセルは、ビットデータを記憶するラッチ回路構成の記憶回路Ｃ（ｉ、ｊ）（（ｉ＝０乃至Ｍ−１、ｊ＝０乃至Ｎ−１）と、記憶回路Ｃ（ｉ、ｊ）とビット線対Ｂ（ｊ）、／Ｂ（ｊ）との間に備えられ、ワード線ＳＲＡＭ_ＷＬ（ｉ）により導通制御される選択スイッチ対ＳＡ（ｉ、ｊ）、ＳＢ（ｉ、ｊ）（（ｉ＝０乃至Ｍ−１、ｊ＝０乃至Ｎ−１）とを備えて構成されている。
データ線ＤＢは、一対の選択スイッチＳＬＡ（ｊ）、ＳＬＢ（ｊ）（ｊ＝０乃至Ｎ−１）を介して、ビット線Ｂ（ｊ）に対してはそのまま、ビット線／Ｂ（ｊ）に対してはインバータゲートにより反転されて接続される。選択スイッチＳＬＡ（ｊ）、ＳＬＢ（ｊ）は、選択信号ＳＥＬ_ＷＰにより導通される。不揮発性記憶部１１において、選択信号ＳＥＬ_ＷＰに応じて、ワード線ＷＬＷＰに接続されている不揮発性メモリセルＭＣから、ライトプロテクト情報がビット線群ＢＬ（ｉ）（ｉ＝０乃至Ｍ−１）に読み出される。この状態で、何れか一つのＹデコ−ド信号ＳＥＬ_Ｙ（ｉ）（ｉ＝０乃至Ｍ−１）が活性化され、何れか一つのビット線群ＢＬ（ｉ）に読み出されているライトプロテクト情報が、内部データ線ＤＢＩと読み出しセンスアンプ１９を介してデータ線ＤＢに読み出される。第１揮発性記憶部２１では、選択信号ＳＥＬ_ＷＰにより選択スイッチＳＬＡ（ｊ）、ＳＬＢ（ｊ）が導通するので、何れか一つのＹデコ−ド信号ＳＥＬ_Ｙ（ｉ）により選択される、何れか一つのビット線群ＢＬ（ｉ）が選択され、対応する不揮発性メモリセルＭＣに格納されているライトプロテクト情報が第１揮発性記憶部２１へ転送される。
後述するデコード回路（図２）により、アドレスデコード信号ＳＥＬ＿Ｓ（ｉ）は、ワード線ＳＲＡＭ_ＷＬ（ｉ）に対応する。何れか一つのアドレスデコード信号ＳＥＬ＿Ｓ（ｉ）に対して、対応する何れか一つのワード線ＳＲＡＭ_ＷＬ（ｉ）が活性化されて、ビット線対Ｂ（ｊ）、／Ｂ（ｊ）に転送されたライトプロテクト情報が、対応する揮発性の記憶回路Ｃ（ｉ、ｊ）（ｊ＝０乃至Ｎ−１）に書き込まれて記憶される。
第１揮発性記憶部２１に記憶されているライトプロテクト情報は、外部アクセスによりアクセス対象となった前述のユーザーがアクセス可能な不揮発性メモリセルアレイについてのアドレス信号が入力される際に読み出される。アクセス対象の不揮発性メモリセルについてのアドレス信号のうち、同不揮発性メモリセルが属するセクター等を示すアドレス部分が、後述する図２のデコード回路によりデコードされる。デコードにより、何れか一つのワード線ＳＲＡＭ_ＷＬ（ｉ）が選択され、更に、選択信号ＳＥＬ_Ｇ（ｊ）が選択される。ワード線ＳＲＡＭ_ＷＬ（ｉ）の選択により、各ビット線対Ｂ（ｊ）、／Ｂ（ｊ）の各々に情報が読み出された後、選択信号ＳＥＬ_Ｇ（ｊ）が選択されて、何れか一対のビット線対が選択されて、該当するライトプロテクト情報が読み出される。読み出されたライトプロテクト情報は、ワイヤードオア構成により論理和された上で、ライトプロテクト信号ＷＰＰとして出力される。
具体的には、各ビット線／Ｂ（ｊ）は、トライステートバッファ回路ＢＦ（ｊ）（ｊ＝０乃至Ｎ−１）に入力されており、選択信号ＳＥＬ_Ｇ（ｊ）の活性化に応じて、ビット線／Ｂ（ｊ）に読み出されている情報が反転されて出力される。
また、電源電圧ＶＣＣと各ビット線Ｂ（ｊ）、／Ｂ（ｊ）との間に、各々備えられているＮＭＯＳトランジスタは、プリチャージ信号ＰＲＥＣで導通制御される。プリチャージ信号ＰＲＥＣに応じてビット線対をショートすると共に、電源電圧ＶＣＣ近傍に接続するプリチャージ回路である。尚、このプリチャージ方式に限られず、データ線ＤＢのプリチャージ電圧にあわせることも可能である。
第１揮発性記憶部２１は前述のアレイ構成を有しており、不揮発性記憶装置への書き換えアクセスの際に入力されるアクセス対象の不揮発性メモリセルを示すアドレス信号に応じて、ワード線ＳＲＡＭ_ＷＬ（ｉ）および選択信号ＳＥＬ_Ｇ（ｊ）が選択され、対応するアドレスを含むセクター等についてのライトプロテクト情報が、ライトプロテクト信号ＷＰＰとして読み出される。読み出されたライトプロテクト信号ＷＰＰに応じて、書き換えアクセスの可否が判断される。
ラッチ回路構成を有する第２揮発性記憶部２３は、Ｍ本のワード線ＴＲＩＭ_ＷＬ（ｉ）（ｉ＝０乃至Ｍ−１）と、Ｎ本のデータ線ＤＢの各々に対応して、ラッチ回路Ｌ（ｉ、ｊ）（ｉ＝０乃至Ｍ−１、ｊ＝０乃至Ｎ−１）を備えて構成されている。
また、ラッチ回路Ｌ（ｉ、ｊ）のうち、０乃至Ｍ−１の各々のｉ値を有するラッチ回路は各々Ｎ個で構成されているが、それぞれ、０乃至Ｍ−１の各々のｉ値を有するワード線ＴＲＩＭ_ＷＬ（ｉ）に接続されている書き込み選択スイッチＳ１（ｉ、ｊ）を介して、Ｎ本のデータ線ＤＢに接続されている。
ラッチ回路Ｌ（ｉ、ｊ）を挟んで書き込み選択スイッチＳ１（ｉ、ｊ）とは反対側の反転ノードは、インバータゲートを介して反転されてトリミング信号ＴＲ（ｉ、ｊ）（ｉ＝０乃至Ｍ−１、ｊ＝０乃至Ｎ−１）が出力されている。また、書き込み選択スイッチＳ１（ｉ、ｊ）と同じワード線ＴＲＩＭ_ＷＬ（ｉ）に接続されている書き込み選択スイッチＳ２（ｉ、ｊ）、および対応するデータ線ＤＢに接続制御されるローレベル補償スイッチＳ３（ｉ、ｊ）が直列に接続され、接地電位に接続されている。尚、パワーオン信号による第１の動作情報の読み出し動作が不安定にならないために、電源起動時に前記ラッチ回路Ｌ（ｉ、ｊ）の反転方向を安定させる必要がある。その方法として、前記ラッチ回路Ｌ（ｉ、ｊ）の入力側又は出力側のどちらか一方にリセット素子を追加してもよいし、ラッチ回路のレシオを安定方向に調整しても良い。
後述するデコード回路（図３）により、Ｙデコード信号ＳＥＬ_Ｙ（Ｉ）に応じて、対応するワード線ＴＲＩＭ_ＷＬ（ｉ）が活性化される。何れか一つのＹデコ−ド信号ＳＥＬ_Ｙ（ｉ）に対してデータ線ＤＢに読み出されたトリミング情報は、対応して活性化されるワード線ＴＲＩＭ_ＷＬ（ｉ）により導通される書き込み選択スイッチＳ１（ｉ、ｊ）を介してラッチ回路Ｌ（ｉ、ｊ）に書き込まれて記憶される。
このとき、同時に、書き込み選択スイッチＳ２（ｉ、ｊ）も導通状態とされる。ハイレベルのトリミング情報が、ＮＭＯＳトランジスタで構成されている書き込み選択スイッチＳ１（ｉ、ｊ）を介して入力されると、ＮＭＯＳトランジスタの動作特性により、ラッチ回路Ｌ（ｉ、ｊ）に入力される電圧値が、閾値電圧に相当する電圧値の降下を生じてしまう。この電圧降下を補償し、ラッチ回路Ｌ（ｉ、ｊ）におけるラッチを加速するために、書き込み選択スイッチＳ２（ｉ、ｊ）とローレベル補償スイッチＳ３（ｉ、ｊ）とが直列に接続されている。ハイレベルのトリミング情報に対してローレベル補償スイッチＳ３（ｉ、ｊ）が導通し、ワード線ＴＲＩＭ_ＷＬ（ｉ）により導通状態とされている書き込み選択スイッチＳ２（ｉ、ｊ）と相俟って、ラッチ回路Ｌ（ｉ、ｊ）の反転ノードをローレベルに引き抜くことができ、書き込み選択スイッチＳ１（ｉ、ｊ）を介してハイレベルにされるノードと共に、ラッチ動作を加速することができる。
尚、書き込み選択スイッチＳ１（ｉ、ｊ）を、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの並列接続構成である、いわゆるトランスファゲート構成としてやれば、書き込み選択スイッチＳ２（ｉ、ｊ）およびローレベル補償スイッチＳ３（ｉ、ｊ）は不要である。
第２揮発性記憶部２３の各ラッチ回路Ｌ（ｉ、ｊ）に書き込まれたトリミング情報は、インバータゲートを介して、常時、トリミング情報ＴＲ（ｉ、ｊ）が出力された状態で記憶されることとなる。ラッチ回路Ｌ（ｉ、ｊ）、または／およびその後段のインバータゲートが充分な電流駆動能力を備えていることにより、不揮発性記憶装置の内部回路において、常にトリミング情報を利用可能とすることができる。
ここで、図１中、ｉ（＝０乃至Ｍ−１）は、ビット線群ＢＬ（ｉ）の数を示す。例えば、８群（Ｍ＝８）として構成することができる。また、ｊ（＝０乃至Ｎ−１）は、ビット線群を構成するビット線のビット幅であり、内部データ線ＤＢＩおよびデータ線ＤＢのビット幅である。例えば、１６ビット幅（Ｎ＝１６）として構成することができる。
図２乃至図４は、デコーダ回路の具体例である。Ｍ＝８の場合を示している。図１におけるワード線ＳＲＡＭ_ＷＬ（Ｉ）、ＴＲＩＭ_ＷＬ（Ｉ）（Ｉ＝０乃至７）を出力する回路である。第１揮発性記憶部２１に対して、ライトプロテクト情報を書き込みまたは／および読み出す際に、活性化されるワード線ＳＲＡＭ_ＷＬ（Ｉ）は、図２のデコード回路で出力される。第２揮発性記憶部２３に対して、トリミング情報を書き込む際に活性化されるワード線ＴＲＩＭ_ＷＬ（Ｉ）は、図３のデコード回路で出力される。
図２のデコード回路は、３つのナンドゲート回路Ｎ１１０乃至Ｎ１３０を備えており、各々には、ハイレベルでプリチャージ状態を示すプリチャージ信号ＰＲＥＣの反転信号、およびアドレスデコード信号ＳＥＬ＿Ｓ（Ｉ）が入力される。更に、ナンドゲート回路Ｎ１１０、Ｎ１３０には選択信号ＳＥＬ_ＷＰが入力され、ナンドゲート回路Ｎ１２０には選択信号ＳＥＬ_ＷＰの反転信号が入力される。加えて、ナンドゲート回路Ｎ１１０には、パワーオン時にハイレベルとなるパワーオン信号ＰＯＲが入力される。また、ナンドゲート回路Ｎ１３０には、不揮発性記憶部１１の不揮発性メモリセルＭＣへの書き換え時に行われるベリファイ動作を示すベリファイ信号ＶＥＲＩＦＹと、ベリファイ動作により書き換えの期待値と格納されている情報とが一致する場合に出力される一致信号ＭＡＴＣＨとが、ナンドゲートＮ１４０に入力された上でインバータゲートにより反転された論理積信号が入力される。ナンドゲート回路Ｎ１１０乃至Ｎ１３０の出力信号は、ナンドゲート回路Ｎ１５０に入力される。
各ナンドゲート回路Ｎ１１０乃至Ｎ１３０は、入力される全ての信号がハイレベルの際、ローレベルの出力信号が出力される。ナンドゲート回路Ｎ１１０乃至Ｎ１３０のうち少なくとも一つの出力信号がローレベルの場合に、ナンドゲート回路Ｎ１５０からハイレベルの信号がワード線ＳＲＡＭ_ＷＬ（Ｉ）に伝播される。
ナンドゲート回路Ｎ１１０乃至Ｎ１３０の少なくとも何れか一つが活性化され、ローレベル信号が出力されるためには、各ナンドゲート回路Ｎ１１０乃至Ｎ１３０に入力されているプリチャージ信号ＰＲＥＣの反転信号がハイレベル、すなわち、プリチャージ信号ＰＲＥＣがローレベルであることが必要である。非プリチャージ状態において動作する。
ナンドゲート回路Ｎ１１０では、電源電圧が投入されてパワーオン信号ＰＯＲがハイレベルとなる際、後述（図４）するプリデコード回路により出力されるアドレスデコード信号ＳＥＬ＿Ｓ（Ｉ）と、ライトプロテクト情報を指定する選択信号ＳＥＬ_ＷＰとが、共にハイレベルである場合に、活性化されてローレベルの出力信号が出力される。これにより、ナンドゲート回路Ｎ１５０を介してワード線ＳＲＡＭ_ＷＬ（Ｉ）がハイレベルに活性化される。
これにより、第１揮発性記憶部２１において、選択信号ＳＥＬ_ＷＰに応じて選択スイッチＳＬＡ（ｊ）、ＳＬＢ（ｊ）が導通すると共に、アドレスデコード信号ＳＥＬ＿Ｓ（Ｉ）に対応してワード線ＳＲＡＭ_ＷＬ（Ｉ）がハイレベルに活性化されて、対応する選択スイッチ対ＳＡ（Ｉ、ｊ）、ＳＢ（Ｉ、ｊ）（Ｉ＝０乃至７）を介して、記憶回路Ｃ（Ｉ、ｊ）（Ｉ＝０乃至７）にライトプロテクト情報が書き込まれる。
ナンドゲート回路Ｎ１１０は、電源投入時に、予め格納されている不揮発性記憶部１１からライトプロテクト情報を読み出し、第１揮発性記憶部２１の対応する記憶回路に書き込む際に動作する。
ナンドゲート回路Ｎ１２０では、選択信号ＳＥＬ_ＷＰがローレベルである状態で、アドレスデコード信号ＳＥＬ＿Ｓ（Ｉ）がハイレベルである場合に、活性化されてローレベルの出力信号が出力される。これにより、ナンドゲート回路Ｎ１５０を介してワード線ＳＲＡＭ_ＷＬ（Ｉ）がハイレベルに活性化される。
これにより、第１揮発性記憶部２１において、選択信号ＳＥＬ_ＷＰがローレベルを維持して、選択スイッチＳＬＡ（ｊ）、ＳＬＢ（ｊ）は非導通に維持される。すなわち、不揮発性記憶部１１から第１揮発性記憶部２１へのライトプロテクト情報の転送は行われない。一方、アドレスデコード信号ＳＥＬ＿Ｓ（Ｉ）に対応してワード線ＳＲＡＭ_ＷＬ（Ｉ）がハイレベルに活性化されて、対応する選択スイッチ対ＳＡ（Ｉ、ｊ）、ＳＢ（Ｉ、ｊ）（Ｉ＝０乃至７）を介して、記憶回路Ｃ（Ｉ、ｊ）（Ｉ＝０乃至７）に記憶されているライトプロテクト情報がビット線対Ｂ（ｊ）、／Ｂ（ｊ）に読み出される。この場合、後述する図５にて、ビット線群ＢＬ（Ｊ）（Ｊ＝０乃至１５）が１６ビットのビット幅を有するとして例示するように、アドレス信号ＳＡ０乃至ＳＡ（３）によりデコードされる選択信号ＳＥＬ_Ｇ（Ｊ）に応じて、ビット線対Ｂ（ｊ）、／Ｂ（ｊ）のうち、何れか一対が選択されて出力される。ワイヤードオアによりライトプロテクト信号ＷＰＰが出力される。ここで、図５に示す、アドレス信号ＳＡ（０）乃至ＳＡ（３）は、アドレス信号ＳＡ（４）乃至ＳＡ（６）と共に、書き換えアクセス時に外部より入力される、書き換え対象の不揮発性メモリセルに関して、ライトプロテクト機能が設定される領域のアドレスである。
ナンドゲート回路Ｎ１２０は、電源投入の後、不揮発性記憶装置が活性状態にある期間に、外部から前述のユーザーがアクセス可能な不揮発性メモリセルアレイへの書き換えアクセスに応じて、書き換え対象の不揮発性メモリセルがライトプロテクトされている領域にあるメモリセルか否かを判断するために、第１揮発性記憶部２１に記憶されているライトプロテクト情報を読み出す際に動作する。
ナンドゲート回路Ｎ１３０では、不揮発性記憶装置の活性状態の期間中に、不揮発性記憶部１１に格納されているライトプロテクト情報が変更される際に動作する。不揮発性記憶部１１に格納されている情報の変更に当たっては、選択信号ＳＥＬ_ＷＰをハイレベルとし、不揮発性メモリセルＭＣを選択すると共に、ベリファイ信号ＶＥＲＩＦＹがハイレベルとなり書き換え動作に応じてベリファイ動作が行われる。書き換え対象の不揮発性メモリセルＭＣに格納されている情報を読み出し、書き換えすべき期待値との比較を行ない、書き換えが完了したか否かの判断をする。書き換えが完了したと判断されるに応じてハイレベルの一致信号ＭＡＴＣＨが出力される。ナンドゲートＮ１４０では、ハイレベルのベリファイ信号ＶＥＲＩＦＹとハイレベルの一致信号ＭＡＴＣＨとに加えて、選択されているアドレスデコード信号ＳＥＬ＿Ｓ（Ｉ）とにより、出力信号が活性化されてローレベルが出力される。これにより、ナンドゲート回路Ｎ１５０を介してワード線ＳＲＡＭ_ＷＬ（Ｉ）がハイレベルに活性化される。
これにより、第１揮発性記憶部２１において、選択信号ＳＥＬ_ＷＰに応じて選択スイッチＳＬＡ（ｊ）、ＳＬＢ（ｊ）が導通すると共に、アドレスデコード信号ＳＥＬ＿Ｓ（Ｉ）に対応してワード線ＳＲＡＭ_ＷＬ（Ｉ）がハイレベルに活性化されて、対応する選択スイッチ対ＳＡ（Ｉ、ｊ）、ＳＢ（Ｉ、ｊ）（Ｉ＝０乃至７）を介して、記憶回路Ｃ（Ｉ、ｊ）（Ｉ＝０乃至７）にライトプロテクト情報が書き込まれる。
ナンドゲート回路Ｎ１３０は、電源投入後の不揮発性記憶装置が活性状態にある場合、不揮発性記憶部１１へのライトプロテクト情報の変更に応じて、変更されたライトプロテクト情報を読み出し、第１揮発性記憶部２１にも転送して、不揮発性記憶部１１の内容と第１揮発性記憶部２１の内容との整合をとるために動作する。
図２のデコード回路では、ナンドゲート回路Ｎ１１０およびＮ１３０は、不揮発性記憶部１１から読み出されるライトプロテクト情報を、第１揮発性記憶部２１に書き込む際の書き込み先をデコードする機能を奏する構成であり、ナンドゲート回路Ｎ１２０は、不揮発性記憶装置（前述のユーザーがアクセス可能な不揮発性メモリセルアレイ）への書き換えアクセスが行われる際、入力されたアドレスに応じたライトプロテクト情報を読み出すためのデコード機能を奏する構成である。
図３のデコード回路は、２つのナンドゲート回路Ｎ１００乃至Ｎ１０２を備えており、各々には、ハイレベルで選択状態とされる、選択信号ＳＥＬ_ＴＲ、およびＹデコ−ド信号ＳＥＬ_Ｙ（Ｉ）が入力される。更に、ナンドゲート回路Ｎ１００には、パワーオン信号ＰＯＲが入力され、ナンドゲート回路Ｎ１０２には、ベリファイ信号ＶＥＲＩＦＹと一致信号ＭＡＴＣＨとが、ナンドゲートＮ１０１に入力された上でインバータゲートにより反転された論理積信号が入力される。ナンドゲート回路Ｎ１００およびＮ１０２の出力信号は、ナンドゲート回路Ｎ１０３に入力される。
各ナンドゲート回路Ｎ１００およびＮ１０２は、入力される全ての信号がハイレベルの際、ローレベルの出力信号が出力される。ナンドゲート回路Ｎ１００およびＮ１０２のうち少なくとも一つの出力信号がローレベルの場合に、ナンドゲート回路Ｎ１０３からハイレベルの信号が出力され、ワード線ＴＲＩＭ_ＷＬ（Ｉ）が活性化される。
ナンドゲート回路Ｎ１００では、電源電圧が投入されてパワーオン信号ＰＯＲがハイレベルとなる際、後述（図４）するプリデコード回路により出力されるＹデコ−ド信号ＳＥＬ_Ｙ（Ｉ）と、トリミング情報を指定する選択信号ＳＥＬ_ＴＲとが、共にハイレベルである場合に、活性化されてローレベルの出力信号が出力される。これにより、ナンドゲート回路Ｎ１０３を介してワード線ＴＲＩＭ_ＷＬ（Ｉ）がハイレベルに活性化される。
これにより、第２揮発性記憶部２３において、Ｙデコ−ド信号ＳＥＬ_Ｙ（Ｉ）に対応してワード線ＴＲＩＭ_ＷＬ（Ｉ）がハイレベルに活性化されて、対応する書き込み選択スイッチＳ１（Ｉ、ｊ）（Ｉ＝０乃至７）を介して、ラッチ回路Ｌ（Ｉ、ｊ）（Ｉ＝０乃至７）にトリミング情報が書き込まれる。
ナンドゲート回路Ｎ１００は、電源投入時に、予め格納されている不揮発性記憶部１１からトリミング情報を読み出し、第２揮発性記憶部２３の対応するラッチ回路に書き込む際に動作する。
ナンドゲート回路Ｎ１０２では、不揮発性記憶装置の活性状態の期間中に、不揮発性記憶部１１に格納されているトリミング情報が変更される際に動作する。不揮発性記憶部１１に格納されている情報の変更に当たっては、格納された情報と期待値とが一致するまで書き込み動作とベリファイ動作とが繰り返される。選択信号ＳＥＬ_ＴＲをハイレベルとし、不揮発性メモリセルＭＣを選択すると共に、ナンドゲートＮ１０１では、ハイレベルのベリファイ信号ＶＥＲＩＦＹとハイレベルの一致信号ＭＡＴＣＨとに加えて、選択されているＹデコ−ド信号ＳＥＬ_Ｙ（Ｉ）とにより、出力信号が活性化されてローレベルが出力される。これにより、ナンドゲート回路Ｎ１０３を介してワード線ＴＲＩＭ_ＷＬ（Ｉ）がハイレベルに活性化される。
これにより、第２揮発性記憶部２３において、Ｙデコ−ド信号ＳＥＬ_Ｙ（Ｉ）に対応してワード線ＴＲＩＭ_ＷＬ（Ｉ）がハイレベルに活性化されて、対応する書き込み選択スイッチＳ１（Ｉ、ｊ）（Ｉ＝０乃至７）を介して、ラッチ回路Ｌ（Ｉ、ｊ）（Ｉ＝０乃至７）にトリミング情報が書き込まれる。
ナンドゲート回路Ｎ１０２は、電源投入後の不揮発性記憶装置が活性状態にある場合、不揮発性記憶部１１へのトリミング情報の変更に応じて、変更されたトリミング情報を読み出し、第２揮発性記憶部２３にも転送して、不揮発性記憶部１１の内容と第２揮発性記憶部２３の内容との整合をとるために動作する。尚、不揮発性記憶部１１へのトリミング情報の変更は、ベンダーが特殊な試験工程で使用する。
図３のデコード回路では、ナンドゲート回路Ｎ１００およびＮ１０２は共に、不揮発性記憶部１１から読み出されるトリミング情報を、第２揮発性記憶部２３に書き込む際の書き込み先をデコードする機能を奏する構成である。図３のデコード回路では、図２のデコード回路のナンドゲート回路Ｎ１２０に対応する構成は備えていない。第２揮発性記憶部２３は、不揮発性記憶部１１からトリミング情報が書き込まれれば、トリミング情報は、ラッチ回路Ｌ（Ｉ、ｊ）からインバータゲートを介して、常時、出力される構成であり、読み出しの際にトリミング情報を個別に選択して読み出す等の制御は不要だからである。
図４は、Ｙデコ−ド信号ＳＥＬ_Ｙ（Ｉ）およびアドレスデコード信号ＳＥＬ＿Ｓ（Ｉ）を出力するためのプリデコード回路例である。図５に示すアドレス割り付けに従い、３ビットのアドレス信号ＳＡ（４）乃至ＳＡ（６）の各論理組み合わせが入力されるナンドゲート回路Ｎ２００により、アドレス信号ＳＡ（４）乃至ＳＡ（６）がデコードされてローレベル信号が出力される。ノアゲートＮ２０２には、選択信号ＳＥＬ_ＷＰおよびＳＥＬ_ＴＲが入力され、何れか一方の選択信号がハイレベルである場合にローレベル信号が出力される。ナンドゲート回路Ｎ２００の出力信号とノアゲート回路Ｎ２０２の出力信号とは、ナンドゲート回路Ｎ２０４に入力される。ナンドゲート回路Ｎ２０４からは、デコードされた場合にハイレベル信号として、Ｙデコード信号ＳＥＬ_Ｙ（Ｉ）が出力される。ナンドゲート回路Ｎ２００の出力はインバータ回路Ｎ２０５にも入力されアドレスデコード信号ＳＥＬ＿Ｓ（Ｉ）を出力する。出力されたＹデコ−ド信号ＳＥＬ_Ｙ（Ｉ）とアドレスデコード信号ＳＥＬ＿Ｓ（Ｉ）は、図２、図３のデコード回路で処理される。
図５には、アドレスの割り付け表を示す。ライトプロテクト情報やトリミング情報を不揮発性記憶部１１、および第１／第２揮発性記憶部２１／２３に格納し、また第１揮発性記憶部２１から読み出す際の識別情報を提供するものである。ライトプロテクト情報については、書き換え対象の不揮発性メモリセルに対するアドレス情報のうち、セクター等のライトプロテクト機能が設定される基本領域を示すアドレス信号ＳＡ（０）乃至ＳＡ（６）が識別情報となる。トリミング情報に関しては、不揮発性記憶部１１に格納される際の不揮発性メモリセルＭＣのアドレス情報が識別情報となる。
図５は、Ｎ＝１６として、１６ビット幅のビット線群ＢＬ（Ｉ）が８組で構成される場合（Ｍ＝８）の例である。１６×８＝１２８で識別される識別情報０乃至１２７は、アドレス信号ＳＡ（４）乃至ＳＡ（６）の３ビットアドレス信号により識別される。この識別により、ビット線群ＢＬ（Ｉ）が区別される。不揮発性記憶部１１からの転送は、１６ビット幅のデータ線ＤＢにより、ビット線群（Ｉ）ごとに行われる。従って、不揮発性記憶部１１から読み出されたライトプロテクト情報／トリミング情報を、第１／第２揮発性記憶部２１／２３に書き込む際には、図４に示したように、アドレス信号ＳＡ（４）乃至ＳＡ（６）をデコードして得られるＹデコード信号ＳＥＬ_Ｙ（Ｉ）およびアドレスデコード信号ＳＥＬ＿Ｓ（Ｉ）により行うことができる。
更に、アドレス信号ＳＡ（０）乃至ＳＡ（３）の４ビットアドレス信号により、１６ビット幅のビット線群ＢＬ（Ｉ）のうちの個々のビットが識別される。個別のビット情報が必要とされる際に必要となる。外部から前述のユーザーがアクセス可能な不揮発性メモリセルアレイへの書き換えアクセスに応じて、第１揮発性記憶部２１から個別のライトプロテクト情報を読み出す場合、アドレス信号ＳＡ（４）乃至ＳＡ（６）をデコードすることに加えて、アドレス信号ＳＡ（０）乃至ＳＡ（３）をデコードする必要がある。アドレスデコード信号ＳＥＬ＿Ｓ（Ｉ）に加えて、選択信号ＳＥＬ_Ｇ（Ｊ）によりデコードされてライトプロテクト情報が読み出される。
図６は、電源投入に応じて、不揮発性記憶部１１から、トリミング情報、およびライトプロテクト情報を読み出し、対応する第２揮発性記憶部２３、第１揮発性記憶部２１に書き込む際のタイミングチャートである。パワーオン信号ＰＯＲは、不揮発性記憶装置に電源が投入され起動されるに応じて、不揮発性記憶部１１に格納されているトリミング情報やライトプロテクト情報といった動作情報を、第２揮発性記憶部２３、第１揮発性記憶部２１に格納する際にハイレベルとなる。電源が投入されると、先ず、選択信号ＳＥＬ_ＴＲがハイレベルとなり、選択信号ＳＥＬ_ＴＲに接続されている不揮発性メモリセルＭＣからビット線にトリミング情報が読み出される。その後、Ｙデコード信号ＳＥＬ_Ｙ（Ｉ）（Ｉ＝０乃至７）が順次選択され、対応するビット線群ＢＬ（Ｉ）に読み出されているトリミング情報を、内部データ線ＤＢＩに読み出し、センスアンプ１９において増幅され、データ線ＤＢに読み出される。このとき、Ｙデコード信号ＳＥＬ_Ｙ（Ｉ）に応じてワード線ＴＲＩＭ_ＷＬ（Ｉ）が順次ハイレベルとされ選択されるので、第２揮発性記憶部２３において対応するラッチ回路Ｌ（Ｉ，ｊ）にトリミング情報が書き込まれる。
Ｙデコード信号ＳＥＬ_Ｙ（Ｉ）の選択が終了し、トリミング情報が第２揮発性記憶部２３に書き込まれると、選択信号ＳＥＬ_ＴＲがローレベルとなり、選択信号ＳＥＬ_ＷＰがハイレベルとなる。同様に、不揮発性メモリセルＭＣからビット線にライトプロテクト情報が読み出される。Ｙデコード信号ＳＥＬ_Ｙ（Ｉ）（Ｉ＝０乃至７）が順次選択され、対応するビット線群ＢＬ（Ｉ）に読み出されているライトプロテクト情報が、内部データ線ＤＢＩからセンスアンプ１９を経て、データ線ＤＢに読み出される。アドレスデコード信号ＳＥＬ＿Ｓ（Ｉ）に応じてワード線ＳＲＡＭ_ＷＬ（Ｉ）が順次ハイレベルとなり選択されるので、第１揮発性記憶部２１において対応する記憶回路Ｃ（Ｉ，ｊ）にライトプロテクト情報が書き込まれる。
図７および図８は、外部から前述のユーザーがアクセス可能な不揮発性メモリセルアレイへの書き換えアクセス動作のうち、プログラムコマンドが入力された際のライトプロテクト情報の確認を行うタイミングチャートである。図７では、読み出されたライトプロテクト情報がプロテクト状態を示す場合であり、図８は、非プロテクト状態の場合である。
プログラムコマンドの入力と共に、プログラム対象となる不揮発性メモリセルのアドレスが入力される。プリチャージ信号ＰＲＥＣがハイレベルとなりプリチャージ動作が行われた後、入力されたアドレスのうち、ライトプロテクト機能が設定されるセクター等のメモリセル領域を示すアドレス信号ＳＡ（０）乃至ＳＡ（６）に対してデコードが行われる。これにより、アドレスデコード信号ＳＥＬ＿Ｓ（Ｉ）および選択信号ＳＥＬ_Ｇ（Ｊ）が選択される。選択された、アドレスデコード信号ＳＥＬ＿Ｓ（Ｉ）および選択信号ＳＥＬ_Ｇ（Ｊ）に応じて、第１揮発性記憶部２１からライトプロテクト情報が読み出され、ライトプロテクト信号ＷＰＰが出力される。出力されたライトプロテクト信号ＷＰＰがハイレベルであり、プロテクト状態を示せば（図７の場合）、プログラム動作は行われない。出力されたライトプロテクト信号ＷＰＰがローレベルであり、非プロテクト状態を示せば（図８の場合）、プログラム動作が行われる。
以上の説明から明らかなように本実施形態によれば、不揮発性記憶装置が活性状態にある期間に、揮発性記憶部に記憶するにあたり、読み出し特性の異なる第１揮発性記憶部２１または第２揮発性記憶部２３のうち、動作情報が参照される形態に応じて好適な揮発性記憶部を選択することができる。すなわち、動作状態に応じて提供されればよい、ライトプロテクト情報等の第２の動作情報については、動作情報ごとに関連付けられている、アドレス等の識別情報に応じて読み出し動作が行われる第１揮発性記憶部２１に記憶することができる。また、回路動作上、常時、参照可能であることが必要な、トリミング情報や冗長アドレス情報といった第１の動作情報については、論理処理可能な状態で出力がされている第２揮発性記憶部２３に記憶することができる。
また、第１揮発性記憶部２１は、識別情報に応じて選択される動作情報を出力する構成であるので、動作情報の論理値を記憶しておくだけの電流駆動能力を有していれば十分であり、論理処理可能な電流駆動能力で記憶しておく必要はない。選択された動作情報を読み出す際に必要とされる出力回路等の制御回路や駆動回路を共用とすることができる。このため、第１揮発性記憶部２１はコンパクトな回路規模で構成することができる。また、大量の動作情報を記憶しておく場合に好都合である。
また、第２揮発性記憶部２３は、常時、論理処理が可能なように、充分な電流駆動能力が確保された上で動作情報が出力されているので、不揮発性記憶装置において参照する場合、第２揮発性記憶部２３からの出力をそのまま使用して内部動作を行うことができる。増幅や波形整形といった事前処理は必要ではなく、高速に動作情報を提供することができる。
ここで、不揮発性記憶装置には、ユーザーがアクセスする領域（通常のユーザーが求める記憶領域としてのアドレス空間の不揮発性メモリセル）とは別に、不揮発性記憶部１１を備えており、動作情報は、予め不揮発性記憶部１１に格納されていることが好ましい。これにより、電源の遮断後も動作情報を保持しておくことができる。また、不揮発性記憶部１１に格納されている動作情報は、電源投入、初期化、または／および不揮発性記憶部に格納されている前記動作情報の変更に応じて、第１揮発性記憶部２１および第２揮発性記憶部２３に転送されることが好ましい。これにより、格納されている動作情報と内部動作において使用される動作情報との整合を採ることができる。
また、第１揮発性記憶部２１は、識別情報の一例であるアドレスに応じて、複数の揮発性の記憶セルから、書き込み動作、読み出し動作を行うメモリセルが選択される。そして、所定数の記憶セルごとに、共通に接続される一対の共通ディジット線の一例である、ビット線対Ｂ（ｊ）、／Ｂ（ｊ）とを備えるＲＡＭ構成を有している。このとき、記憶セルに記憶されているライトプロテクト情報は、入力されたアドレスに応じて選択される記憶セルからビット線対Ｂ（ｊ）、／Ｂ（ｊ）を介して、読み出されることが好ましい。これにより、コンパクトな回路構成で多数の情報を記憶することができ、必要に応じて読み出すことができる。
ここで、記憶セルは、記憶部の一例として、ラッチ回路で構成される記憶回路Ｃ（ｉ、ｊ）と、入力されるアドレスに応じて選択され、記憶回路Ｃ（ｉ、ｊ）とビット線対Ｂ（ｊ）、／Ｂ（ｊ）とを接続制御する選択スイッチ対ＳＡ（ｉ、ｊ）、ＳＢ（ｉ、ｊ）とを備えて構成されている。選択スイッチ対ＳＡ（ｉ、ｊ）、ＳＢ（ｉ、ｊ）が選択スイッチ部の一例である。これにより、第１揮発性記憶部２１の一例として前述のアレイ構成を適用することができる。
また、電源投入、初期化、または／および不揮発性記憶部に格納されている動作情報の変更に応じて、転送されるライトプロテクト情報は、入力されるアドレスに応じて、ビット線対Ｂ（ｊ）、／Ｂ（ｊ）と選択スイッチ対ＳＡ（ｉ、ｊ）、ＳＢ（ｉ、ｊ）とを介して、書き込まれる。
また、第１揮発性記憶部２１に記憶される動作情報に関連付けられているアドレスとは、書き換えアクセスを一例とする外部アクセス動作に応じて設定される。これにより、書き換えアクセスされるメモリセルに対するライトプロテクト情報を選択することができる。
また、第２揮発性記憶部は、ラッチ部の一例であるラッチ回路Ｌ（ｉ、ｊ）と、書き込み選択スイッチ部の一例である書き込み選択スイッチＳ１（ｉ、ｊ）、Ｓ２（ｉ、ｊ）とにより、書き込みが行われる。ここで、書き込み選択スイッチＳ１（ｉ、ｊ）は、トリミング情報をラッチ回路Ｌ（ｉ、ｊ）に伝播する制御を行うと共に、書き込み選択スイッチＳ２（ｉ、ｊ）は、ローレベル補償スイッチＳ３（ｉ、ｊ）と相俟って、ローレベルのトリミング情報のラッチを高速且つ確実に行うために機能する。
ここで、第２揮発性記憶部２３に記憶されるトリミング情報は、不揮発性記憶部１１への格納の際に、格納される不揮発性メモリセルＭＣを特定するアドレスが識別情報とされる。
また、不揮発性記憶部１１に格納されている全ての動作情報は、電源投入、初期化、または／および不揮発性記憶部に格納されている動作情報の変更の際、動作情報の属性に応じて、第１揮発性記憶部２１、または第２揮発性記憶部２３の何れか一方に転送される。動作情報の属性に応じて記憶することができる。
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第１の動作情報としてトリミング情報を例にとり、第２の動作情報としてライトプロテクト情報をれいにとり説明したが、本発明はこれに限定されるものでないことはいうまでもない。トリミング情報に代えて、またはトリミング情報と共に、冗長アドレス情報を第１の動作情報として第２揮発性記憶部２３に記憶することが好ましい。また、ライトプロテクト情報に代えて、またはライトプロテクト情報と共に、リードプロテクト情報、読出し制限情報、読出し許可を与えるための指定コード情報等のセキュリティー情報を第２の動作情報として第１揮発性記憶部２１に記憶することが好ましい。
ここで、動作情報が格納される不揮発性記憶部は、ユーザーが求める記憶領域としてのアドレス空間を示す不揮発性記憶装置のメモリセルアレイと同様の不揮発性メモリセル構造を有して構成することができる。この場合、不揮発性記憶部は、前述の不揮発性記憶装置のメモリセルアレイと同じ領域に配置する構成とすることも異なる領域に配置することも可能である。同じ領域とは、例えば、ウェル領域を共有することである。配置領域を共通とすることにより、不揮発性記憶部と不揮発性記憶装置のメモリセルアレイとの境界領域を特に設ける必要なく、コンパクトな領域に無駄なく配置することができる。また、不揮発性記憶部の不揮発性メモリセルとメモリセルアレイの不揮発性メモリセルとにおいて、ビット線または／およびワード線を分離する構成、または共有とする構成の何れの構成とすることも可能である。分離する構成とする場合には、不揮発性記憶部とメモリセルアレイとは、各々独立して並列アクセスをすることができる。通常の、ユーザーが求める記憶領域としてのアドレス空間のアクセス動作を止めることなく不揮発性記憶部への動作情報の更新を行うことができる。また、共有する構成とする場合には、不揮発性記憶部とメモリセルアレイとで、ロウ／カラムデコーダや読み出し／書き換えの制御部等を共有することと相俟って、集積度の向上を図ることができる。
また、不揮発性記憶装置に備えられる、不揮発性記憶部と揮発性記憶部との２段階のメモリ構成は、以下に示す特徴を有するものである。コンピュータシステムにおいて、主メモリとキャッシュメモリとで構成される多階層のメモリ構成であるキャッシュシステムとは異なる目的をもって構成されるものであり、異なる作用・効果を奏するものである。尚、ここで、主メモリはＤＲＡＭ等のメモリで構成され、キャッシュメモリはＳＲＡＭ等のメモリで構成されることが一般的である。何れも揮発性メモリで構成されることが一般的である。
コンピュータシステムにおける多階層のメモリシステムは、高速なメモリアクセスを実現するために構成されている。主メモリの一部領域に対して、ＳＲＡＭ等の高速アクセスが可能なキャッシュメモリが備えられ、キャッシュメモリに対して高速なデータ読み出し／書き込みが行われる。アクセス領域の移動やキャッシュメモリへの書き込み量が所定レベルに達することに応じて、適宜なタイミングにより、主メモリの新たなデータ領域からキャッシュメモリにデータの読み出しが行われ、またキャッシュメモリの内容が主メモリに書き込まれる。また、メモリデバイス外部からのアクセス要求時に、キャッシュメモリが保持するアドレス空間と一致すれば、キャッシュメモリは外部Ｉ／Ｏと接続され、高速なアクセスを提供する。故に、キャッシュメモリは外部Ｉ／Ｏに接続される。
これに対して、不揮発性記憶装置に備えられる２段階のメモリ構成は、下記の特徴を有している。
先ず、電源遮断後も動作情報を保持しておくために不揮発性記憶部を備えているところ、電源投入期間中には高速動作が必要とされ、不揮発性記憶部におけるアクセススピードでは充分な回路動作を確保できない場合がある。これを補うために揮発性記憶部を備え、不揮発性記憶部におけるアクセススピードの制限を補っている。動作情報の電源遮断後の保持を可能とする不揮発性記憶部と、電源投入期間中の高速動作による内部回路への動作情報の提供を可能とする揮発性記憶部との、２段階のメモリ構成を備えている。
また、同じ動作情報が、電源投入の有無に関わらず不揮発性記憶部に格納されると共に、電源投入後は、揮発性記憶部に転送されて揮発性記憶部の動作情報が回路動作上の動作条件を決定するために使用される。従って、動作情報を格納する不揮発性記憶部と動作情報を格納する揮発性記憶部とは、同じ記憶容量を備えている。
更に、動作情報が新たに設定あるいは更新される動作情報の流れは、不揮発性記憶部に格納された後に揮発性記憶部に記憶されるという方向に固定されている。不揮発性記憶部における動作情報の書き換え時間は、例えば、不揮発性メモリセルのフローティングゲートへの電荷の注入・放出というデータ記憶の物理的なメカニズムにより、電気的なメカニズムである揮発性記憶部の書き換え時間に比して長時間を必要とする。上記の設定あるいは更新の一方向の流れに従えば、不揮発性記憶部への格納が完了した後に、設定あるいは更新された揮発性記憶部の動作情報を回路動作に適用することとなり、不揮発性記憶部の内容と揮発性記憶部の内容とが不一致である期間を無くすことができ、誤った回路動作を防止することができるからである。よって、上記の設定あるいは更新の一方向の流れに従うことから、揮発性記憶部は外部Ｉ／Ｏとは接続されず、揮発性記憶部の設定あるいは更新の情報はすべて不揮発性記憶部から受け取る。そして、動作情報が必要な内部回路は、揮発性記憶部の出力から動作情報を受け取る。
不揮発性記憶部と揮発性記憶部との２段階のメモリ構成を備えている点が、共に揮発性メモリで構成されるキャッシュシステムとは異なっている。また、不揮発性記憶部と揮発性記憶部とで同じ記憶容量を備えている点が、主メモリの一部領域のキャッシュメモリを備えるキャッシュシステムとは異なっている。更に、設定あるいは更新される動作情報の流れが、不揮発性記憶部から揮発性記憶部に向かう方向に固定されている点が、主メモリとキャッシュメモリとの間で双方向に転送されるキャッシュシステムとは異なっている。更に、不揮発性記憶部が外部Ｉ／Ｏと接続され、揮発性記憶部は外部Ｉ／Ｏとは接続されない点が、キャッシュが外部Ｉ／Ｏに接続されるキャッシュシステムとは異なっている。
第２揮発性記憶部２３のラッチ回路やレジスタ回路は、不揮発性記憶装置のメモリセルアレイを制御する論理制御回路などで構成される回路ブロックを配置する所謂、周辺回路領域に配置される。周辺回路領域の素子のレイアウトパターンは、メモリセルよりも緩いライン幅とスペース幅である。これは、メモリセルが冗長機能を有するのに対して論理制御回路は冗長機能を備えないからである。故に、ラッチ回路やレジスタ回路も緩いライン幅とスペース幅でレイアウトされる。
前記アレイ構成の第１揮発性記憶部２１は、前記周辺回路に配置され、前記識別情報などによるアドレッシングによりランダムアクセス可能な機能を備え、前記第２の動作情報が必要なときにのみ随時アクセスを行う制御方法である。
また、前記アレイ構成は、第２揮発性記憶部２３のレイアウトパターンに比して微細なデザインルールでレイアウトされたレイアウトパターン（それは不揮発性記憶装置のメモリセルアレイと同等程度）とすることが好ましく、トランジスタ素子能力もメモリセルアレイと同等程度であればよい。動作情報のビット数は、前述のユーザーがアクセス可能な不揮発性メモリセル数よりも遥かに少ないので、欠陥密度などから実質的にＳＲＡＭに冗長機能は不要である。更に前記アレイ構成の第１揮発性記憶部２１を周辺回路に配置することで、前記第２の動作情報を必要とする回路へ高速に動作情報を与えることが出来る。緩いライン幅とスペース幅でレイアウトされる前記ラッチ回路や前記レジスタ回路よりも非常に小さな素子面積なのでダイサイズの縮小が図れる。
本発明を適用した不揮発性記憶装置の例を図１１に示す。通常のユーザーが求める記憶領域としてのアドレス空間の不揮発性メモリセルである不揮発性メモリセルアレイが４つのバンク構成をとり、任意１つのバンク内に不揮発性記憶部１１が配置される。第１揮発性記憶部２１と第２揮発性記憶部２３とは、前記周辺回路内に配置され、第１揮発性記憶部２１の出力信号ＷＰＰと第２揮発性記憶部２３の出力信号ＴＲとが、前記周辺回路内の制御回路へ入力される。不揮発性記憶部１１と第１揮発性記憶部２１、第２揮発性記憶部２３間はデータ線ＤＢで接続される。尚、内部データ線ＤＢＩとセンスアンプは省略している。前述のように、第１揮発性記憶部２１は前記周辺回路の領域内に配置されながらも、前記周辺回路のその他のトランジスタ素子や配線のレイアウトパターンよりも小さなライン幅とスペース幅で構成される。好ましくは、前記不揮発性記憶部１１と同程度ののライン幅とスペース幅で構成される。
また、不揮発性メモリセルＭＣの書き換えは、プログラム動作または消去動作を含む。これらの書き換え動作は、例えば不揮発性メモリセルＭＣのフローティングゲートへ電荷の放出／注入は、ＦＮトンネル現象／ホットエレクトロン現象といった物理現象により、不揮発性メモリセルの閾値電圧の変動により行われる。しかし、本発明での書き換えは、これに限定されない。

Claims (18)

  1. 給電中、動作情報を記憶しておく揮発性記憶部を備える不揮発性記憶装置において、
    前記揮発性記憶部は、
    記憶されている前記動作情報を、前記動作情報ごとに関連付けられている識別情報に応じて読み出す第１揮発性記憶部と、
    記憶されている前記動作情報を、前記識別情報に関わらず、常時、論理処理可能に出力してなる第２揮発性記憶部と、
    を備えることを特徴とする不揮発性記憶装置。
  2. 前記動作情報を格納する不揮発性記憶部を備え、
    前記揮発性記憶部へは、電源投入、初期化、または／および前記不揮発性記憶部に格納されている前記動作情報の変更に応じて、前記不揮発性記憶部から前記動作情報に転送されることを特徴とする請求項１に記載の不揮発性記憶装置。
  3. 前記第１揮発性記憶部に記憶される前記動作情報は、前記動作情報が必要とされる内部動作に応じて読み出されることを特徴とする請求項１に記載の不揮発性記憶装置。
  4. 前記第１揮発性記憶部に記憶される前記動作情報に関連付けられている前記識別情報は、前記動作情報が必要とされる内部動作に応じて設定されることを特徴とする請求項１に記載の不揮発性記憶装置。
  5. 前記動作情報を格納する不揮発性記憶部を備え、
    前記第１揮発性記憶部に記憶される前記動作情報は、電源投入、初期化、または／および前記不揮発性記憶部に格納されている前記動作情報の変更に応じて、前記不揮発性記憶部から前記第１揮発性記憶部に転送されることを特徴とする請求項４に記載の不揮発性記憶装置。
  6. 前記第１揮発性記憶部は、
    前記識別情報に応じて選択される複数の記憶セルと、
    前記複数の記憶セルのうち所定数の前記記憶セルごとに、共通に接続される少なくとも１本の共通ディジット線とを備え、
    前記記憶セルに記憶されている前記動作情報は、前記識別情報に応じて選択される前記記憶セルから前記共通ディジット線を介して、読み出されることを特徴とする請求項１に記載の不揮発性記憶装置。
  7. 前記記憶セルは、
    前記動作情報を記憶する記憶部と、
    前記識別情報に応じて選択され、前記記憶部と前記共通ディジット線とを接続制御する選択スイッチ部とを備え、
    前記選択スイッチ部は、前記共通ディジット線に共通に接続される所定数の前記記憶セルに関して、前記記憶セルごとに異なる前記識別情報に応じて接続制御されることを特徴とする請求項６に記載の不揮発性記憶装置。
  8. 前記動作情報は、前記識別情報に応じて、前記不揮発性記憶部に格納されており、
    電源投入、初期化、または／および前記不揮発性記憶部に格納されている前記動作情報の変更に応じて、
    前記識別情報に応じて前記選択スイッチ部が接続制御され、前記不揮発性記憶部から前記共通ディジット線を介して、前記記憶セルに前記動作情報が書き込まれることを特徴とする請求項７に記載の不揮発性記憶装置。
  9. 前記第１揮発性記憶部に記憶される前記動作情報に関連付けられている前記識別情報は、外部アクセス動作に応じて設定されることを特徴とする請求項１に記載の不揮発性記憶装置。
  10. 前記第１揮発性記憶部に記憶される前記動作情報は、セキュリティー情報であることを特徴とする請求項９に記載の不揮発性記憶装置。
  11. 前記第１揮発性記憶部に記憶される前記動作情報は、ライトプロテクト情報であり、
    前記識別情報は、ライトプロテクト制御が行われる領域を指示するアドレス情報に基づく情報であることを特徴とする請求項９に記載の不揮発性記憶装置。
  12. 前記第２揮発性記憶部は、
    前記動作情報が記憶されるラッチ部と、
    前記識別情報に応じて選択され、前記ラッチ部と前記不揮発性記憶部とを接続制御する書き込み選択スイッチ部と、
    を備えることを特徴とする請求項１に記載の不揮発性記憶装置。
  13. 前記動作情報は、前記識別情報に応じて、前記不揮発性記憶部に格納されており、
    電源投入、初期化、または／および前記不揮発性記憶部に格納されている前記動作情報の変更に応じて、
    前記識別情報に応じて前記書き込み選択スイッチ部が接続制御され、前記不揮発性記憶部から前記記憶セルに前記動作情報が書き込まれることを特徴とする請求項１２に記載の不揮発性記憶装置。
  14. 前記不揮発性記憶部に格納されている全ての前記動作情報は、
    電源投入、初期化、または／および前記不揮発性記憶部に格納されている前記動作情報の変更に応じて、
    前記第１揮発性記憶部、または前記第２揮発性記憶部の何れか一方に転送されることを特徴とする請求項１に記載の不揮発性記憶装置。
  15. 前記第１揮発性記憶部は、周辺回路領域に配置されることを特徴とする請求項１に記載の不揮発性記憶装置。
  16. 前記第１揮発性記憶部は、
    複数の記憶セルと、
    前記複数の記憶セルが共通に接続される少なくとも１本の共通ディジット線とを備え、
    前記複数の記憶セルは、少なくとも、前記ディジット線の延伸方向に配置されていることを特徴とする請求項１に記載の不揮発性記憶装置。
  17. 前記第１揮発性記憶部は、前記第２揮発性記憶部よりも微細なデザインルールでレイアウトされたレイアウトパターンであることを特徴とする請求項１に記載の不揮発性記憶装置。
  18. 前記第１揮発性記憶部の記憶セルのトランジスタ素子は、前記第２揮発性記憶部の記憶セルのトランジスタ素子よりも小さいことを特徴とする請求項１に記載の不揮発性記憶装置。
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