DE112004003005T5 - Nicht-Flüchtiges Speicherbauelement - Google Patents

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Abstract

Nicht-flüchtiges Speicherbauelement mit einem flüchtigen Speicherabschnitt, der Operationsinformation bei Anliegen einer Versorgungsspannung aufzeichnet, wobei der flüchtige Speicherabschnitt umfasst:
einen ersten flüchtigen Speicherabschnitt, der die aufgezeichnete Operationsinformation abhängig von einer Identifizierungsinformation, die mit jeder Operationsinformation verknüpft ist, ausliest; und
einen zweiten flüchtigen Speicherabschnitt, der ständig die aufgezeichnete Operationsinformation in einer logisch verarbeitbaren Form unabhängig von der Identifizierungsinformation ausgibt.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft ein nicht-flüchtiges Speicherbauelement, in welchem eine Betriebs- bzw. Operationsinformation gespeichert ist, und betrifft insbesondere ein nicht-flüchtiges Speicherbauelement, wobei die zuvor gespeicherte Operationsinformation gemäß einer Initialisierung ausgelesen und in einem abrufbaren Zustand bewahrt wird.
  • HINTERGRUND DER ERFINDUNG
  • In dem im Patentdokument 1 offenbarten nicht-flüchtigen Halbleiterspeicherbauelement, das in 9 gezeigt ist, ist ein Initialisierungsdatengebiet 130 eines Speicherzellenarrays 110 auf einen Zellenblock festgelegt, d. h. es ist eine minimale Einheit für die Datenlöschung, und ist vorbestimmt als ein Gebiet, um Initialisierungsdaten zu schreiben, um Arbeitsbedingungen für den Speicher festzulegen.
  • Eine Einschaltresetschaltung 270 wird in Reaktion auf das Einschalten aktiviert, was dann durch eine Steuerschaltung 210 erkannt wird. Der Betriebsablauf wird in einen Auslesemodus nach einer gewissen Wartezeit für die Stabilisierung der Versorgungsspannung versetzt. Es werden interne Adressen sequenziell von einem Adressenregister 220 erhöht und anschließend ausgegeben. Danach werden Daten in dem Initialisierungsdatengebiet 130 durch einen Reihendekodierer 140 und einen Spaltendekodierer 170 ausgewählt, von einer Fühlerverstärkerschaltung 150 ausgelesen, in ein Datenregister 160 übertragen und dort bewahrt. Die Daten werden ferner über den Datenbus zu Initialisierungsdaten-Zwischenspeicherschaltungen 230 und 250 und zu einer Chip-Informationsdaten-Zwischenspeicherschaltung 280 übertragen und dort bewahrt.
  • Die Initialisierungsdaten-Zwischenspeicherschaltung 230 ist mit Zwischenspeicher- bzw. Latch-Schaltungen LA1 bis LAm in einer Anzahl versehen, die beispielsweise zum Aufzeichnen erforderlich ist, wie in 10 gezeigt ist. Die entsprechenden Zwischenspeicherschaltungen LA sind einzeln mit einem getakteten Inverter 410 versehen, um einen Zwischenspeicheranhang 420 und Daten aufzunehmen. Die Initialisierungsdaten-Zwischenspeicherschaltung 250 und die Chip-Informationsdaten-Zwischenspeicherschaltung 280 sind ebenso in ähnlicher Weis aufgebaut.
  • [Patentdokument 1] Japanische ungeprüfte Patentoffenlegungsschrift 2001-176290
  • ÜBERBLICK ÜBER DIE ERFINDUNG
  • PROBLEME, DIE VON DER ERFINDUNG ZU LÖSEN SIND
  • Jedoch wird in den nicht-flüchtigen Speicherbauelementen die Schreibschutzinformation zum Einstellen, ob Speicherzellengruppen, beispielsweise Sektoren und Sektorgruppen, erneut beschreibbar sind oder nicht, im Voraus in einem nicht-flüchtigen Speichergebiet zusätzlich zu Initialisierungsdaten, etwa einer Redundanzinformation und Einstellinformation gespeichert, wie dies in dem obigen Patentdokument 1 gezeigt ist, und diese Informationen müssen in Reaktion auf das Einschalten ausgelesen und in einem verfügbaren Zustand in einem flüchtigen Speichergebiet bewahrt werden.
  • Hierbei sind Initialisierungsdaten, etwa die Redundanzinformation und die Einstellinformation, eine in der Fabrik installierte Betriebs- bzw. Operationsinformation, die für jedes nicht-flüchtige Speicherbauelement festgelegt wird. Die Redundanzinformation ist eine Adresseninformation von defekten Speicherzellen oder Information zum Umschalten eines Zugriffs auf Redundanzspeicherzellen, wobei die Adresseninformation, die extern einzuspeisen ist, mit der Redundanzinformation übereinstimmt. Die Einstellinformation ist eine Information zum Einstellen eines Betriebszustands einer internen Schaltung. Das heißt, es werden Einstellungen für die Spannung, die von einer internen Spannungserzeugungsschaltung erzeugt wird, und für den Funktionszeitablauf diverser Steuerschaltungen vorgenommen. Eine derartige Operationsinformation wird aus einem Initialisierungsdatengebiet 120 eines Speicherzellenarrays 110, das mit nicht-flüchtigen Speicherzellen versehen ist, beim Einschalten oder Initialisieren ausgelesen, und diese Information muss dann ständig in einem verfügbaren Zustand durch die interne Schaltung ausgegeben werden, während das nicht-flüchtige Speicherbauelement in einem aktiven Zustand ist. Daher wird die ausgelesene Operationsinformation in einem flüchtigen Speichergebiet, das mit einer Zwischenspeicherschaltung LA versehen ist, bewahrt und bleibt ständig in den Initialisierungsdaten-Zwischenspeicherschaltungen 230 und 250 und in der Chip-Informationsdaten-Zwischenspeicherschaltung 280 abrufbar.
  • Im Gegensatz dazu ist die Schreibschutzinformation eine Funktion zum Einstellen, ob jede Speicherzellengruppe, etwa Sektoren, wiederbeschreibbar ist oder nicht, und die Schreibschutzinformation ist eine Operationsinformation, die von Anwendern bereitgestellt wird, so dass diese beim Einstellen des Bauelements geändert werden kann. Hier ist es ausreichend, dass Information darüber, ob auf eine Speicherzelle zugegriffen wird, zu einer wiederbeschreibbaren Speicherzellengruppe gehört oder nicht, ausgelesen wird, wann immer dies notwendig ist, entsprechend dem Einspeisen eines Wiederbeschreibungszugriffs für jede Speicherzelle, und es ist nicht notwenig, dass die Information ständig abrufbar ist, wenn ein nicht-flüchtiges Speicherbauelement im Betrieb ist. Es ist daher ausreichend, dass eine derartige Information nur dann abgerufen wird, wenn beurteilt wird, ob das Bauelement wiederbeschreibbar ist oder nicht, wenn ein Wiederbeschreibungszugriff eingegeben wird.
  • Es ist daher nicht angemessen, die Operationsinformation, etwa die Schreibschutzinformation, die lediglich unter speziellen Bedingungen erforderlich ist, in einem flüchtigen Speichergebiet, das eine ähnliche Konfiguration wie die Initialisierungsdaten-Zwischenspeicherschaltungen 230 und 250 und die Chip-Informationsdaten-Zwischenspeicherschaltung 280 aufweist, zu bewahren, wenn die Schaltungsgröße der Initialisierungsdaten-Zwischenspeicherschaltung 230 etc. betrachtet wird, die mit der Zwischenspeicherschaltung LA, etc. versehen ist. Das heißt, die Initialisierungsdaten-Zwischenspeicherschaltung 230 und dergleichen sind ausgebildet, dass nachdem die Stromspeicherkapazität sichergestellt ist, interne Schaltungen ständig ansprechbar sind, und daher muss die Operationsinformation, etwa die Schreibschutzinformation, nicht in einer ständig abrufbaren Weise ausgegeben werden. Die Schaltung wird aufgrund der Gewährleistung der Stromspeisekapazität in der Bauweise größer, woraus sich Probleme ergeben.
  • Wenn die Kapazität des nicht-flüchtigen Speicherbauelements vergrößert werden soll, kann auch eine Speicherzellengruppe in Bezug auf die Anzahl an Sektoren, in denen die Wiederbeschreibfähigkeit zu steuern ist, zunehmen. Dabei wird auch die Schreibschutzinformation im Umfang zunehmen. Es wird ein flüchtiges Speichergebiet zum Bewahren der entsprechenden größeren Schreibschutzinformation unter Einsparung von Bauvolumen erforderlich. Jedoch können Schaltungen, die in dem flüchtigen Speichergebiet entsprechend dem zuvor beschriebenen Stand der Technik vorgesehen ist, dieses Problem des zunehmenden Platzbedarfs nicht lösen.
  • MITTEL ZUM LÖSEN DER PROBLEME
  • Die vorliegende Erfindung wurde erdacht, um mindestens ein Problem in dem zuvor beschriebenen Stand der Technik zu lösen und um ein nicht-flüchtiges Speicherbauelement bereitzustellen mit einem nicht-flüchtigen Speichergebiet und einem flüchtigen Speichergebiet und insbesondere mit einem flüchtigen Speichergebiet, in welchem Operationsinformation, die im Voraus in dem nicht-flüchtigen Speichergebiet enthalten ist, aus dem nicht-flüchtigen Speichergebiet in Reaktion auf das Einschalten oder das Initialisieren ausgele sen werden kann und in dem flüchtigen Speichergebiet bewahrt werden kann, wobei zu diesem Zeitpunkt die Operationsinformation so bewahrt werden kann, dass sie vorzugsweise in Abhängigkeit von den Eigenschaften der Operationsinformation abgerufen werden kann.
  • Das nicht-flüchtige Speicherbauelement der vorliegenden Erfindung umfasst zum Erreichen des zuvor genannten Ziels einen flüchtigen Speicherabschnitt, der Operationsinformation aufzeichnet, während die Versorgungsspannung zugeführt wird, wobei der flüchtige Speicherabschnitt aufweist: einen ersten flüchtigen Speicherabschnitt, der die aufgezeichnete Operationsinformation in Abhängigkeit von einer Identifizierungsinformation ausliest, die mit jeder der Operationsinformationen verknüpft ist; und einen zweiten flüchtigen Speicherabschnitt, der ständig die in logisch verarbeitbarer Form aufgezeichnete Operationsinformation ausgibt, unabhängig von der Identifizierungsinformation.
  • Das nicht-flüchtige Speicherbauelement der vorliegenden Erfindung ist mit einem flüchtigen Speicherabschnitt versehen, in welchem eine Operationsinformation während des Anliegens der Versorgungsspannung aufgezeichnet wird. Der flüchtige Speicherabschnitt ist mit einem ersten flüchtigen Speicherabschnitt und einem zweiten flüchtigen Speicherabschnitt versehen, und die aufgezeichnete Operationsinformation wird aus dem ersten flüchtigen Speicherabschnitt in Abhängigkeit von der Identifizierungsinformation ausgelesen, die mit jeder Operationsinformation verknüpft ist. In dem zweiten flüchtigen Speicherabschnitt wird die aufgezeichnete Operationsinformation ständig in einer logisch verarbeitbaren Form unabhängig von der Identifizierungsinformation ausgegeben.
  • Daher wird die Operationsinformation in dem flüchtigen Speicherabschnitt aufgezeichnet, während das nicht-flüchtige Speicherbauelement sich in einem aktiven Zustand befindet und es kann ein bevorzugter flüchtiger Speicherabschnitt aus dem ersten oder dem zweiten flüchtigen Speicherabschnitt, die sich in den Ausleseeigenschaften unterscheiden, ausgewählt werden und die Information kann entsprechend dem Modus aufgezeichnet werden, der durch die Operationsinformation festgelegt ist. Das heißt, es ist ausreichend, die Operationsinformation, sofern diese entsprechend dem jeweiligen Betriebszustand bereitgestellt wird, auszulesen und in Abhängigkeit von der Identifizierungsinformation, die mit jeder Operationsinformation verknüpft ist, zu verarbeiten, und diese kann in dem ersten flüchtigen Speicherabschnitt aufgezeichnet werden, aus dem die betreffende Operationsinformation ausgelesen wird. Ferner kann diejenige Operationsinformation, die ständig abrufbar sein muss im Hinblick auf den Betrieb der entsprechenden Schaltung, wenn die Versor gungsspannung anliegt, in dem zweiten flüchtigen Speicherabschnitt aufgezeichnet werden, wobei die Information in einer logisch verarbeitbaren Form ausgegeben wird.
  • Da ferner der erste flüchtige Speicherabschnitt ausgebildet ist, um die Operationsinformation, die in Abhängigkeit von der Identifizierungsinformation ausgewählt ist, auszugeben, ist eine Stromtreiber- bzw. Stromspeisekapazität zum Aufzeichnen von lediglich dem logischen Wert der Operationsinformation ausreichend und es besteht nicht die Notwendigkeit, die Stromspeisekapazität für die logische Verarbeitung in dem ersten flüchtigen Speicherabschnitt aufrecht zu erhalten. Es ist möglich, gemeinsame Ausgangsschaltungen zu verwenden, die zum Auslesen der auf diese Weise ausgewählten Operationsinformation, etwa Steuerschaltungen und Treiberschaltungen, erforderlich sind. Daher kann der erste flüchtige Speicherabschnitt mittels kompakter Schaltungen aufgebaut werden. Ferner ergeben sich Vorteile im Hinblick auf das Aufzeichnen großer Mengen an Operationsinformation.
  • Da ferner der zweite flüchtige Speicherabschnitt die Operationsinformation ausgibt, nachdem für eine ausreichende Stromtreiberkapazität gesorgt ist, um damit eine ständige logische Verarbeitung beizubehalten, ist es möglich, die Ausgabe aus dem zweiten flüchtigen Speicherabschnitt in unveränderter Form zu verwenden und eine interne Betriebsweise auszuführen, in der das nicht-flüchtige Speicherbauelement angesprochen wird. Da keine vorhergehende Verarbeitung, etwa eine spezielle Auswahloperation, eine Verstärkung oder eine Signalformanpassung für das Verwenden der Operationsinformation aus dem zweiten flüchtigen Speicherabschnitt erforderlich ist, kann die Operationsinformation unmittelbar bereitgestellt werden.
  • WIRKUNGEN DER ERFINDUNG
  • Gemäß der vorliegenden Erfindung ist das nicht-flüchtige Speicherbauelement zum Auslesen der zuvor gespeicherten Operationsinformation und zum Übertragen dieser Information an den flüchtigen Speicherabschnitt zur Aufbewahrung mit dem ersten flüchtigen Speicherabschnitt, der mit Schaltungen kompakter Größe versehen ist, und in Abhängigkeit von der Identifizierungsinformation ausgewählt wird, und dem zweiten flüchtigen Speicherabschnitt versehen, in welchem eine ausreichende Stromtreiberkapazität sichergestellt ist, so dass ständig eine logische Verarbeitung erfolgen kann, wodurch es somit möglich ist, die Operationsinformation in einem gewünschten flüchtigen Speicherabschnitt in Abhängigkeit von den Eigenschaften der Operationsinformation aufzuzeichnen. Es ist ferner möglich, das Gebiet des flüchtigen Speicherabschnitts zum Aufzeichnen der gesamten Betriebsinformation deutlich in der Größe zu reduzieren.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine Blockansicht der Schaltung der vorliegenden Ausführungsform;
  • 2 ist ein Schaltungsbeispiel, in dem die Dekodierschaltungen (i = 0 bis 7) in dem ersten flüchtigen Speicherabschnitt dargestellt sind;
  • 3 ist ein Schaltungsbeispiel, in welchem die Dekodierschaltungen (i = 0 bis 7) in dem zweiten flüchtigen Speicherabschnitt gezeigt sind;
  • 4 ist ein Schaltungsbeispiel, in welchem die Vordekodierschaltungen gezeigt sind;
  • 5 ist eine Zuordnungstabelle der Adresseninformation in Abhängigkeit von der Identifizierungsinformation;
  • 6 ist ein Zeitablauf zum Übertragen der Operationsinformation von dem nicht-flüchtigen Speicherabschnitt in Verbindung mit dem Einschaltvorgang;
  • 7 ist ein Zeitablauf zum Auslesen der Schreibschutzinformation beim Programmieren von Sektoren, die schreibgeschützt sind;
  • 8 ist ein Zeitablauf zum Auslesen der Schreibschutzinformation bei Programmiervorgängen von Sektoren, die nicht schreibgeschützt sind;
  • 9 ist eine Blockansicht der Schaltung in dem Patentdokument 1;
  • 10 zeigt die Datenzwischenspeicherschaltung in dem Patentdokument 1; und
  • 11 zeigt das nicht-flüchtige Speicherbauelement der vorliegenden Erfindung.
  • BESTE ART ZUM AUSFÜHRUNG DER ERFINDUNG
  • Im Weiteren wird eine detaillierte Erläuterung der speziellen Ausführungsformen des nicht-flüchtigen Speicherbauelements der vorliegenden Erfindung angegeben, wobei auf die Zeichnungen, etwa die 1 bis 8, verwiesen wird.
  • In dem nicht-flüchtigen Speicherbauelement werden Betriebsbedingungen entsprechend den diversen Arten der Operationsinformation in aktiven Schaltungen festgelegt. Die Operationsinformation kann im Wesentlichen in zwei Arten eingeteilt werden.
  • Die erste Betriebs- bzw. Operationsinformation ist eine Information, die von den Herstellern vor dem Ausliefern der Produkte festgelegt wird. Diese Information ist notwendig, damit das nicht-flüchtige Speicherbauelement gewisse Funktionen ausführen kann, und diese Information enthält Informationen zum Einstellen der Vorspannungswerte, die in diversen Funktionen, etwa dem Programmieren, dem Löschen und dem Auslesen verwendet werden, und enthält Information zum Einstellen des Funktionsablaufs diverser Operationen, Informationen zum Einstellen der Schwingfrequenz eingebauter Oszillatoren und Informationen für redundante Adressen zum Überbrücken defekter Speicherzellen in redundanter Weise. Diese Arten an Operationsinformation werden bei Testvorgängen vor der Auslieferung der Produkte festgelegt.
  • Die zweite Operationsinformation ist eine Information, die von Anwendern in Abhängigkeit von ihren Betriebsbedingungen festgelegt wird. Diese Informationen sind notwendig, um eine kundenspezifische Anpassung eines nicht-flüchtigen Speicherbauelements entsprechend den Funktionen des gesamten Systems beispielsweise anzupassen, wobei Speicherzellenarrays eines nicht-flüchtigen Speicherbauelements für jedes vorbestimmte Gebiet partitioniert werden, um einzustellen, ob jedes partitionierte Gebiet wiederbeschreibbar ist oder nicht, und wobei die Schreibschutzfunktion für sogenannte Speicherzellengruppen, etwa einen Sektor und eine Sektorgruppe, festgelegt wird. Es ist auch möglich einzustellen, ob die Operationsinformation, die im Voraus in einem nicht-flüchtigen Speicherabschnitt gespeichert ist, wiederbeschreibbar ist oder nicht. Wenn gewünscht ist, das Maß an Wiederbeschreibungsfähigkeit zu beschränken, kann die Funktion festgelegt werden, so dass die Information nur durch die Einspeisung einer gewissen Kodierung wiederbeschreibbar ist. Dies ist ein Fall, in welchem Anwender diese Funktion und die vorbestimmte Kodierung festlegen.
  • In einem nicht-flüchtigen Speicherbauelement ist es notwendig, dass die zuvor beschriebene Operationsinformation nach dem Ausschalten bewahrt werden. Wenn die erste Operationsinformation nicht bewahrt wird, können fabrikeingestellte Schaltungsvorgänge nicht beibehalten werden und es können Defekte zu einem geringeren Leistungsvermögen und zu einem Funktionsausfall führen. Wenn die zweite Operationsinformation nicht bewahrt wird, kann es unter Umständen unmöglich sein, das Leistungsverhalten und die Funktion, wie sie für ein System mit dem nicht-flüchtigen Speicherbauelement erwartet werden, aufrecht zu halten. Daher muss die von den Herstellern und/oder Anwendern festgelegte Operationsinformation in einem nicht-flüchtigen Speicherabschnitt gespeichert werden, der innerhalb des nicht-flüchtigen Speicherbauelements vorgesehen ist.
  • Die in dem nicht-flüchtigen Speicherabschnitt gespeicherte Operationsinformation wird in geeigneter Weise, entsprechend dem Betriebszustand des nicht-flüchtigen Speicherbauelements abgerufen, um ein gewünschtes Verhalten der Schaltung zu realisieren.
  • Die erste Operationsinformation ist eine Information, die unmittelbar in Reaktion auf das Einschalten abgerufen werden sollte, wobei durch diese Information ein gewünschter Betriebszustand in dem nicht-flüchtigen Speicherbauelement festgelegt wird. Eine konstante Anzahl an diversen Schaltungen muss ohne Verzögerung in Reaktion auf das Einschalten mit dieser Information versorgt werden, so dass interne Spannungserzeugungsschaltungen, diverse Zeitablaufschaltungen, eingebaute Oszillatoren, etc. mit einem eingestellten Spannungswert, Reaktionszeitpunkten und Oszillatorfrequenzen versehen werden. Es ist ferner vorteilhaft, dass die Redundanzadresseninformation ohne Verzögerung eine Bewertung darüber abgibt, ob eine Redundanz in Reaktion auf die einzuspeisende Adresseninformation anzuwenden ist oder nicht, und es ist notwendig, dass die Redundanzadresseninformation für defekte Speicherzellen in der Reaktion auf das Einschalten ohne Verzögerung bereitgestellt wird.
  • Die zweite Operationsinformation ist eine Information, die in Abhängigkeit von einem Betriebszustand festgelegt werden sollte. Diese Information wird in geeigneter Weise entsprechend den inneren Betriebszuständen eingestellt, um damit ein vorbestimmtes Schaltungsverhalten bereitzustellen.
  • Aufgrund der zuvor beschriebenen Umstände kann ein nicht-flüchtiges Speicherbauelement eine zweistufige Struktur mit einem nicht-flüchtigen Speicherabschnitt und einem flüchtigen Speicherabschnitt aufweisen, um die Operationsinformation zu bewahren. Der nicht-flüchtige Speicherabschnitt ist vorgesehen, um die Operationsinformation so zu speichern, dass die Operationsinformation nach dem Ausschalten der Versorgungsspannung nicht verlorengeht. Die Operationsinformation wird von dem nicht-flüchtigen Speicherabschnitt in den flüchtigen Speicherabschnitt zum Aufzeichnen übertragen, derart, dass die Operationsinformation ohne Verzögerung bereitgestellt werden kann, um während des Einschaltens mit dem internen Funktionsablauf konsistent zu sein. Ein derartiger Informationstransfer wird in Reaktion auf das Einschalten oder auf einen Reset-Vorgang zum Initialisieren des nicht-flüchtigen Speicherbauelements ausgeführt und während des Einschaltens werden diverse Betriebsbedingungen auf der Grundlage der Operationsinformation, die in dem flüchtigen Speicherabschnitt aufgezeichnet ist, festgelegt. Wenn die in dem nicht-flüchtigen Speicherabschnitt abgelegte Operationsinformation aktualisiert (geändert) wird während des Einschaltens, muss die Operationsinformation (aktualisierte Information), die von anderen Quellen als dem nicht-flüchtigen Speicherbauelement eingespeist wird, in dem nicht-flüchtigen Speicherabschnitt vor dem Aktualisieren des Inhalts des flüchtigen Speicherabschnitts gespeichert werden. Daher werden, wenn die Operationsinformation während des Einschaltens aktualisiert wird, diverse Betriebsbedingungen auf der Grundlage der Operationsinformation in dem auf diese Weise aktualisierten flüchtigen Speicherabschnitt festgelegt.
  • Ferner ist es vorteilhaft, dass der flüchtige Speicherabschnitt aus den folgenden zwei Arten an Strukturen in Abhängigkeit von den Eigenschaften der aufzuzeichnenden Operationsinformation aufgebaut ist. Das heißt, es ist vorteilhaft, dass die erste Operationsinformation, die unmittelbar in der Reaktion auf das Einschalten abgerufen wird und für das Festlegen von Betriebsbedingungen des nicht-flüchtigen Speicherbauelements erforderlich ist, konstant in einem abrufbaren Zustand aufgezeichnet wird. Im Gegensatz dazu ist es vorteilhaft, dass die zweite Operationsinformation, die abhängig von der Funktionsweise festgelegt ist und die zum Ausführen vorbestimmter inneren Abläufe erforderlich ist, bei Bedarf ausgelesen wird.
  • Daher wird der flüchtige Speicherabschnitt zum Aufzeichnen der ersten Operationsinformation in dem zweiten flüchtigen Speicherabschnitt aufgezeichnet, der mit einer Zwischenspeicherschaltung, einer Registerschaltung, etc. versehen ist. Eine derartige Konfiguration ermöglicht es, dass die Zwischenspeicherschaltung und die Registerschaltung in unmittelbarer Nähe zu dem Schaltungsblock angeordnet sind, der ein ständiges Auslesen der Operationsinformation mit hoher Geschwindigkeit erfordert. Ferner wird die zweite Operationsinformation in dem ersten flüchtigen Speicherabschnitt aufgezeichnet, wobei flüchtige Speicherzellen in einer Arrayform vorgesehen sind und eine RAM-Konfiguration ist vorgesehen, so dass die Daten entsprechend einer Adressenzuordnung ausgelesen und geschrieben werden. Es ist daher möglich, die Operationsinformation so auszulesen, wie sie in Abhängigkeit von einem Betriebszustand erforderlich ist.
  • Die Ausführungsform aus 1 zeigt eine Schaltungskonfiguration, in der die in dem nicht-flüchtigen Speicherabschnitt 11 abgelegte Operationsinformation in zwei Arten von flüchtigen Speicherabschnitten zum Aufzeichnen der Operationsinformation übertragen wird. Die erste Operationsinformation, die unmittelbar in Reaktion auf das Einschalten abgerufen wird und zum Festlegen von Betriebsbedingungen des nicht-flüchtigen Speicherbauelements erforderlich ist, wird in dem zweiten flüchtigen Speicherabschnitt 23 aufgezeichnet, der mit einer Zwischenspeicher- bzw. Latch-Schaltung, etc. versehen ist, und die zweite Operationsinformation zum Ausführen vorbestimmter innerer Abläufe in Abhängigkeit von einem Betriebszustand wird in dem ersten flüchtigen Speicherabschnitt 21 aufgezeichnet, in welchem flüchtige Speicherzellen in einer Arrayform vorgesehen sind, und das Auslesen/Beschreiben wird entsprechend der Adressenzuordnung ausgeführt. Hierbei ist die Arrayform eine Konfiguration, die mit flüchtigen Speicherzellen aufgebaut ist und die in einer Matrixform in den einzelnen Richtungen, etwa einer Wortleitungsrichtung und einer Bitleitungsrichtung, aufgebaut sind und an jedem Punkt angeordnet sind, an welchem eine Wortleitung eine Bitleitung schneidet, wie dies auch in dem nicht-flüchtigen Speicherabschnitt 11 der Fall ist. Individuelle flüchtige Speicherzellen werden durch Bezugnahme auf die entsprechende Adresse ausgewählt. Dabei ist ein Fall mit eingeschlossen, in welchem flüchtige Speicherzellen in nur einer Richtung, d. h. der Wortleitungsrichtung oder der Bitleitungsrichtung, angeordnet sind.
  • Ein nicht-flüchtiger Speicherabschnitt 11 ist aufgebaut durch Anordnen in Arrayform von nicht-flüchtigen Speicherzellen MC in einer Matrixform entsprechend der Reihenrichtung/Spaltenrichtung. Mehrere nicht-flüchtige Speicherzellen MC, die durch Wortleitungen WLTR und WLWP ausgewählt und gesteuert sind, die wiederum von den Worttreibern 13 und 13 angesteuert werden, sind in der Reihenrichtung ausgerichtet und entsprechend angeordnet. In der Ausführungsform werden die Worttreiber 13 und 13 gemäß den Auswahlsignalen SEL_TR und SEL_WP gesteuert. Zum Beispiel wird die Wortleitung WLTR durch das Auswahlsignal SEL_TR aktiviert, und die Einstellinformation zum Einstellen der Betriebsbedingungen interner Schaltungen ist in der nicht-flüchtigen Speicherzelle MC zu speichern, die durch die Wortleitung WLTR ausgewählt ist. In ähnlicher Weise wird die Wortleitung WLWP durch das Auswahlsignal SEL_WP aktiviert, und die Schreibschutzinformation, die festlegt, ob die Information wiederbeschreibbar ist oder nicht für jedes vorbestimmte Gebiet (nicht gezeigt) des Speicherzellenarrays, das aus Sektoren, etc. aufgebaut ist, in dem nicht-flüchtigen Speicherzellenarray gespeichert (nicht-flüchtige Speicherzelle in dem Adressengebiet eines Speichergebiets, das von einem gewöhnlichen Anwender angefordert wird), auf das Anwender Zugriff haben, wobei die Information in der nicht-flüchtigen Speicherzelle MC zu speichern ist, die durch die Wortleitung WLWP ausgewählt ist. Die Auswahlsignale SEL_TR und SEL_WP sind Informationen, die bei Zugriff auf die nicht-flüchtige Speicherzelle MC in dem nicht-flüchtigen Speicherabschnitt 11 aktiviert werden.
  • Nicht-flüchtige Speicherzellen MC der gleichen Spalte sind durch eine der Bitleitungen in der Spaltenrichtung verbunden. Diese Bitleitungen bilden eine Basiseinheit für den Zugriff für jede von N Leitungen in Form von Bitleitungsgruppen BL(0) bis BL(M-1). Die Bitleitungsgruppen BL(0) bis BL(M-1) sind mit internen Datenleitungen DBI mit einer Breite von N Bits über einen Y-Dekodierer 15 verbunden. Der Y-Dekodierer 15 ist mit NMOS- Transistorgruppen zwischen den internen Datenleitungen mit einer Breite von N Bits DBI für jede der Bitleitungsgruppen BL(0) bis BL(M-1) versehen. Der Leitzustand von NMOS-Transistorgruppen des Y-Dekodierers 15 wird durch die Y-Dekodiersignale SEL_Y(0) bis SEL_Y(M-1) für jede NMOS-Transistorgruppe gesteuert. Jede der Bitleitungsgruppen BL(0) bis BL(M-1) ist mit der internen Datenleitung DBI verbunden.
  • Die interne Datenleitung DBI ist mit dem Auslesefühlerverstärker 19 verbunden, um einen Zugriff zum Auslesen von Daten durchzuführen und um auch Daten zu schreiben, die von einem Datenanschluss (nicht gezeigt) über eine Vorspannungssteuerschaltung (nicht gezeigt) eingespeist werden.
  • Die Vorspannungssteuerschaltung ist eine Steuerschaltung zur Angabe, ob der Betriebsmodus beim Wiederbeschreiben auf der Programmieroperation oder der Löschoperation, entsprechend den Programmierangabesignalen oder Löschangabesignalen (keines von diesen ist dargestellt) basiert, die von einem Befehlsdekodierer (nicht gezeigt) ausgegeben werden, wobei eine Vorspannung an die nicht-flüchtige Speicherzelle MC angelegt wird. Extern eingespeiste Befehlssignale (nicht gezeigt) werden einem Befehlsdekodierer eingespeist, mit dem die Befehlssignale dekodiert werden, um die Programmierangabe- bzw. Programmierbefehlssignale und die Löschbefehlssignale auszugeben. Das nicht-flüchtige Speicherzellenarray (nicht gezeigt), auf das die zuvor beschriebenen Anwender Zugriff haben, beinhaltet die Bitleitungsgruppe BL(i) (i = 0 oder M-1), die die gleiche ist wie in dem nicht-flüchtigen Speicherabschnitt 11, in welchem die Operationsinformation gespeichert ist und die in einer Arrayform ausgebildet ist. Der nicht-flüchtige Speicherabschnitt 11 wird keiner Adresse in Reaktion auf einen neuen Schreibzugriff oder einem Auslesezugriff für Daten durch Anwender zugewiesen.
  • Die Programmieroperation bestimmt eine Bitposition zum Ausführen des Programmiervorgangs in Reaktion auf Adressensignale, die eingespeist werden, und dabei wird eine Vorspannung an die entsprechende interne Datenleitung DBI angelegt. Bei der Löschoperation wird ein gemeinsamer Löschvorgang an Sektoren, etc. in Reaktion auf das Adressensignal, das einzuspeisen ist, durchgeführt. Beispielsweise wird die Vorspannung gemeinsam an die internen Datenleitungen DBI mit einer Breite von N Bits angelegt. Wenn dabei die Schreibschutzfunktion vorgesehen ist, wird beurteilt, ob ein durch das eingespeiste Adressensignal angegebenes Gebiet wiederbeschreibbar ist oder nicht, bevor die Vorspannung beim Programmiervorgang oder bei dem Löschvorgang angelegt wird, wie dies nachfolgend beschrieben ist.
  • Daten der Operationsinformation, die von dem Lesefühlerverstärker 19 ausgelesen werden, werden in den flüchtigen Speicherabschnitt über die Datenleitung DB übertragen. Der flüchtige Speicherabschnitt ist aus dem ersten flüchtigen Speicherabschnitt 21, der in der zuvor beschriebenen Arrayform aufgebaut ist, und dem zweiten flüchtigen Speicherabschnitt 23 aufgebaut, der mit Zwischenspeicherschaltungen versehen ist, die entsprechend parallel mit der Datenleitung DB verbunden sind. Schreibschutzinformationen oder die zweite Operationsinformation, die in der durch die Wortleitung WLWP ausgewählten nicht-flüchtigen Speicherzelle MC abgelegt sind, werden in den ersten flüchtigen Speicherabschnitt 21 übertragen, und Einstellinformation, die die erste Operationsinformation ist und in der durch die Wortleitung WLTR ausgewählten nicht-flüchtigen Speicherzelle MC abgelegt ist, wird in den zweiten flüchtigen Speicherabschnitt 23 übertragen.
  • Der erste flüchtige Speicherabschnitt 21, der in einer Arrayform ausgebildet ist, wie dies zuvor beschrieben ist, ist mit N Paaren aus Bitleitungspaaren B(j), /B(j) (j = 0 bis N-1) entsprechend zu N Datenleitungen DB und M Wortleitungen SRAM_WL(i) (i = 0 bis M-1) versehen.
  • Flüchtige Speicherzellen sind an jedem Punkt angeordnet, an welchem Wortleitungen SRAM_WL(i) sich mit Bitleitungspaaren B(j) und /B(j) schneiden. Flüchtige Speicherzellen sind zwischen Speicherschaltungen C(i,j) ((i = 0 bis M-1, j = 0 bis N-1) vorgesehen, die aus Zwischenspeicherschaltungen zum Aufzeichnen von Bitdaten, Speicherschaltungen C(i,j) und Bitleitungspaaren B(j) und /B(j) aufgebaut sind. Diese Speicherzellen sind ferner mit Auswahlschalterpaaren SA(i,j), SB(i,j) ((i = 0 bis M-1 und j = 0 bis N-1), deren Leitzustand durch die Wortleitung SRAM_WL(i) gesteuert ist, versehen.
  • Die Datenleitung DB ist ein Paar aus Auswahlschaltern SLA(j) und SLB(j) (j = 0 bis N-1), das mit der Bitleitung B(j) in unveränderter Form und mit der Bitleitung /B(j) durch einen Inverter verbunden ist. Auswahlschalter SLA(j) und SLB(j) werden durch das Auswahlsignal SEL_WP gesteuert. Die Schreibschutzinformation wird auf die Bitleitungsgruppe BL(i) (i = 0 bis M-1) aus der nicht-flüchtigen Speicherzelle MC, die mit der Wortleitung WLWP verbunden ist, in Abhängigkeit von dem Auswahlsignal SEL_WP in dem nicht-flüchtigen Speicherabschnitt 11 ausgelesen. Eines der Y-Dekodiersignale SEL_Y(i) (i = 0 bis M-1) wird in diesem Zustand aktiviert und die auf eine der Bitleitungsgruppen BL(i) ausgelesene Schreibschutzinformation wird auf die Datenleitung DB über die interne Datenleitung DBI und den Lesefühlerverstärker 19 ausgelesen. Da die Auswahlschalter SLA(j) und SLB(j) durch das Auswahlsignal SEL_WP über den ersten flüchtigen Speicherabschnitt 21 angesteuert werden, wird eine der Bitleitungsgruppen BL(i), die durch eines der Y-Dekodiersignal SEL_Y(i) ausgewählt wird, angesteuert, und die in den entsprechenden nicht-flüchtigen Speicherzellen MC gespeicherte Schreibschutzinformation wird in den ersten flüchtigen Speicherabschnitt 21 übertragen.
  • In der Dekodierschaltung (2), die nachfolgend beschrieben ist, entsprechen Adressendekodiersignale SEL_S(i) den Worleitungen SRAM_WL(i). Es wird eine der entsprechenden Wortleitungen SRAM_WL(i) in Reaktion auf eines der Adressendekodiersignale SEL_S(i) aktiviert, und die Schreibschutzinformation, die auf den Bitleitungspaaren B(j) und /B(j) übertragen wird, wird in die entsprechende flüchtige Speicherschaltung C(i,j) (j = 0 bis N-1) geschrieben und gespeichert.
  • Die in dem ersten flüchtigen Speicherabschnitt 21 aufgezeichnete Schreibschutzinformation wird ausgelesen, wenn Adressensignale in das nicht-flüchtige Speicherzellenarray, auf das durch einen externen Zugriff zugegriffen werden soll, und zu welchem die zuvor beschriebenen Anwender Zugriff haben, eingespeist werden. Von den Adressensignalen der nicht-flüchtigen Speicherzelle, auf die zuzugreifen ist, wird ein Abschnitt der Adresse, die Sektoren, etc. angibt, zu der die betreffende nicht-flüchtige Speicherzelle gehört, von der Dekodierschaltung dekodiert, die nachfolgend in 2 beschrieben wird. Eine der Wortleitungen SRAM_WL(i) wird durch dieses Dekodieren ausgewählt und es wird ferner das Auswahlsignal SEL_G(j) festgelegt. Durch Auswählen der Wortleitung SRAM_WL(i) wird die Information auf jedes Bitleitungspaar B(j) und /B(j) ausgegeben. Danach wird das Auswahlsignal SEL_G(j) ausgewählt und es wird eines der Bitleitungspaare ausgewählt, durch das die entsprechende Schreibschutzinformation ausgelesen wird. Diese ausgelesene Schreibschutzinformation wird einer verdrahteten ODER-Funktion und einer logischen und (ODER-Operation) unterzogen, und wird dann als das Schreibschutzsignal WPP ausgegeben.
  • Das heißt, jede Bitleitung /B(j) mündet in einer Tri-Zustandspufferschaltung BF(j) (j = 0 bis N-1) und die in der Bitleitung /B(j) ausgelesene Information wird invertiert und entsprechend der Aktivierung des Auswahlsignals SEL_G(j) ausgegeben.
  • Ferner werden NMOS-Transistoren, die einzeln zwischen der Versorgungsspannung VCC und den Bitleitungen B(j) und /B(j) angeordnet sind, in ihrem Leitzustand durch ein Vorspannungssignal PREC gesteuert. Die Vorspannungsschaltung ist in der Nähe der Versorgungsspannung VCC angeordnet, wobei die Bitleitungspaare in Reaktion auf das Vorspannungssignal PREC durchgeschaltet werden. Die vorliegende Erfindung ist nicht auf das Vorspannungssystem beschränkt, sondern kann ein System mit einschließen, in welchem die Vorspannung der Datenleitung DB eingestellt wird.
  • Der erste flüchtige Speicherabschnitt 21 ist mit der zuvor beschriebenen Arraykonfiguration ausgestattet, und die Wortleitung SRAM_WL(i) und das Auswahlsignal SEL_G(j) werden in Abhängigkeit von Adressensignalen ausgewählt, die die nicht-flüchtige Speicherzellen angeben, auf die zuzugreifen ist, wobei diese Signale eingespeist werden, wenn ein Wiederbeschreibungszugriff auf ein nicht-flüchtiges Speicherbauelement ausgeführt wird, und es wird eine Schreibschutzinformation für Sektoren etc., einschließlich entsprechender Adressen als das Schreibschutzsignal WPP ausgegeben. Es wird beurteilt, ob ein Wiederbeschreibungszugriff akzeptiert wird, abhängig von dem auf diese Weise ausgegebenen Schreibschutzsignal WPP.
  • Der zweite flüchtige Speicherabschnitt 23 mit der Zwischenspeicherschaltungs-Konfiguration ist mit den Zwischenspeicherschaltungen L(i,j) (i = 0 bis M-1 und j = 0 bis N-1) entsprechend den M Wortleitungen TRIM_WO(i) (i = 0 bis M-1) und den N Datenleitungen DB versehen.
  • Ferner sind von den Zwischenspeicherschaltungen L(i,j) die Zwischenspeicherschaltungen mit den entsprechenden i-Werten von 0 bis M-1 mit der Anzahl N vorgesehen und mit N Datenleitungen DB über Schreibauswahlschalter S1(i,j) verbunden, die mit den Wortleitungen TRIM_WL(i) mit den entsprechenden i-Werten von 0 bis M-1 verbunden sind.
  • Ein Invertierknoten gegenüberliegend zu dem Schreibauswahlschalter S1(i,j), der zwischen der Zwischenspeicherschaltung L(i,j) vorgesehen ist, wird mit einem Inverter invertiert und mit dem Ausgabeeinstellsignal TR(i,j) (i = 0 bis M-1 und j = 0 bis N-1) versorgt. Ferner sind ein Auswahlschalter S2(i,j), der mit der Wortleitung TRIM_WL(i) verbunden ist, die die gleiche ist wie für den Schreibauswahlschalter S1(i,j), und der Niedrigpegel-Kompensierschalter S3(i,j), der durch die Datenleitung DB gesteuert und mit dieser verbunden ist, in Reihe mit Massepotential angeschlossen. Die Zwischenspeicherschaltungen L(i,j) müssen zuverlässig in Reaktion auf das Einschalten invertiert werden, so dass das Einschaltsignal den Vorgang des Auslesens der ersten Operationsinformation nicht destabilisiert, wobei dieser Vorgang das Hinzufügen von Reset-Elementen zumindest auf der Eingangsseite oder der Ausgangsseite der Zwischenspeicherschaltungen L(i,j) oder ein stabiles Einstellen des Verhältnisses der Zwischenspeicherschaltungen mit einschließt.
  • Die später zu beschreibende Dekodierschaltung (3) aktiviert die entsprechende Wortleitung TRIM_WL(i) in Reaktion auf Y-Dekodiersignale SEL_Y(i). Die Einstellinformation, die auf der Datenleitung DB in Abhängigkeit eines der Y-Dekodiersignale SEL_Y(i) ausgelesen wird, wird in die Zwischenspeicherschaltungen L(i,j) geschrieben und darin aufgezeichnet mittels des Schreibauswahlschalters S1(i,j), der von der entsprechenden aktivierten Wortleitung TRIM_WL(i) angesteuert wird.
  • Zu diesem Zeitpunkt befindet sich auch der Schreibauswahlschalter S2(i,j) im leitenden Zustand. Wenn eine hochpegelige Einstellinformation über den Schreibauswahlschalter S1(i,j), der mit einem NMOS-Transistor versehen ist, eingespeist wird, wird die Spannung, die in die Zwischenspeicherschaltung L(i,j) einzuspeisen ist, auf einen Pegel, der der Schwellwertspannung entspricht, aufgrund der Funktionseigenschaften eines NMOS-Transistors abgesenkt. Um eine derartige Spannungsabsenkung zu kompensieren und das Zwischenspeichern in der Zwischenspeicherschaltung L(i,j) zu beschleunigen, ist der Schreibauswahlschalter S2(i,j) in Reihe mit dem Niedrigpegel-Kompensierschalter S3(i,j) verbunden. Der Niedrigpegel-Kompensierschalter S3(i,j) wird gemäß der hochpegeligen Einstellinformation in den leitenden Zustand versetzt, wobei ein Inversionsknoten der Zwischenspeicherschaltungen L(i,j) auf niedrigem Pegel zusammen mit dem Schreibauswahlschalter S2(i,j), der sich in dem leitenden Zustand befindet, durch die Wortleitung TRIM_WL(i) gezogen wird, und es kann auch die Zwischenspeicherung beschleunigt werden, wobei gleichzeitig der Knoten durch den Schreibauswahlschalter S1(i,j) auf hohen Pegel gebracht wird.
  • Wenn der Schreibauswahlschalter S1(i,j) mit einem PMOS-Transistor versehen ist, der parallel zu einem NMOS-Transistor geschaltet ist, d. h. eine sogenannte Transfergatterkonfiguration, sind der Schreibauswahlschalter S2(i,j) und der Niedrigpegel-Kompensierschalter S3(i,j) nicht erforderlich.
  • Die in jede Zwischenspeicherschaltung L(i,j) des zweiten flüchtigen Speicherabschnitts 23 geschriebene Einstellinformation ist zu speichern, während die Einstellinformation TR(i,j) ständig über einen Inverter ausgegeben wird. Da die Zwischenspeicherschaltung L(i,j) und/oder der nachfolgende Inverter mit einer ausreichenden Stromtreiberkapazität ausgestattet sind, sind interne Schaltungen des nicht-flüchtigen Speicherbauelements in der Lage, die Einstellinformation ständig zu verwenden.
  • Hier präsentiert i (= 0 bis M-1), wie in 1 gezeigt ist, die Anzahl an Bitleitungsgruppen BL(i). Die Konfiguration kann beispielsweise mit 8 Gruppen (M = 8) aufgebaut werden. j (= 0 bis N-1) repräsentiert eine Bitbreite der Bitleitungen, die die Bitleitungsgruppen bilden, oder eine Bitbreite der internen Datenleitung DBI und der Datenleitung DB. Beispielsweise kann die Konfiguration eine Breite von 16 Bits (N = 16) aufweisen.
  • 2 bis 4 zeigen Beispiele der Dekodierschaltung (im Falle von M = 8). 1 zeigt eine Schaltung zum Ausgeben der Wortleitungssignale SRAM_WL(I) und TRIM_WL(I) (I = 0 bis 7). Die Wortleitung SRAM_WL(I), die beim Schreiben von Schreibschutzinformation und/oder beim Auslesen der Schreibschutzinformation in bzw. aus dem ersten flüchtigen Speicherabschnitt 21 aktiviert ist, wird von der Dekodierschaltung, die in 2 gezeigt ist, mit einem Ausgangssignal versehen. Die Wortleitung TRIM_WL(I), die beim Schreiben von Einstellinformation für den zweiten flüchtigen Speicherabschnitt 23 aktiviert ist, wird von der Dekodierschaltung, die in 3 gezeigt ist, mit einem Ausgangssignal versehen.
  • Die in 2 gezeigte Dekodierschaltung ist mit drei NAND-Gatterschaltungen (N110 bis N130) versehen, an die ein invertiertes Signal des Vorspannungssignals PREC, das einen Vorspannungszustand bei hohem Pegel angibt, und ein Adressendekodiersignal SEL_S(I) individuell angelegt werden. Ferner wird das Auswahlsignal SEL_WP den NAND-Gatterschaltungen N110 und N130 eingespeist, während ein invertiertes Signal des Auswahlsignals SEL_WP der NAND-Gatterschaltung N120 eingespeist wird. Des Weiteren wird das Einschaltsignal POR, das bei anliegender Versorgungsspannung auf hohem Pegel ist, der NAND-Gatterschaltung N110 eingespeist. Des Weiteren wird ein Verifiziersignal VERIFY bzw. „verifizieren", das einen Verifiziervorgang beim Ausführen eines Neubeschreibungsvorgangs angibt, an die nicht-flüchtige Speicherzelle MC in dem nicht-flüchtigen Speicherabschnitt 11, und ein Übereinstimmungssignal MATCH, das ausgegeben wird, wenn ein erwarteter Schreibwert beim Verifizieren mit der gespeicherten Information übereinstimmt, dem NAND-Gatter N140 eingespeist und durch den Inverter invertiert, um ein UND-Signal zu ergeben, das der NAND-Gatterschaltung N130 eingespeist wird. Die Ausgangssignale aus dem NAND-Gatterschaltungen N110 bis N130 werden der NAND-Gatterschaltung N150 eingespeist.
  • Es werden tiefpegelige Ausgangssignale von diesen NAND-Gatterschaltungen N110 bis N130 ausgegeben, wenn alle Eingangssignale auf hohem Pegel sind. Wenn mindestens eines der Ausgangssignale aus den NAND-Gatterschaltungen (N110 bis N130) auf einem tiefen Pegel ist, wird ein hochpegeliges Signal von der NAND-Gatterschaltung N150 auf die Wortleitung SRAM_WL(I) ausgegeben.
  • Um zumindest eine der NAND-Gatterschaltungen N110 bis N130 zu aktivieren und ein tiefpegeliges Signal auszugeben, ist es notwendig, das ein invertiertes Signal des Vorspan nungssignals PREC, das jeder der NAND-Gatterschaltungen N110 bis N130 eingespeist wird, auf hohem Pegel ist. Das heißt, das Vorspannungssignal PREC muss auf tiefem Pegel sein. Dieser Vorgang wird in einem nicht-vorgespannten Zustand ausgeführt.
  • Wenn das Adressendekodiersignal SEL_S(I), das von der später beschriebenen Vordekodierschaltung (4) ausgegeben wird, und das Auswahlsignal SEL_WP, das die Schreibschutzinformation spezifiziert, beide auf hohem Pegel sind, wenn die Versorgungsspannung an der NAND-Gatterschaltung N110 anliegt, so dass das Einschaltsignal POR auf hohem Pegel ist, werden nach der Aktivierung tiefpegelige Ausgangssignale ausgegeben. Daher wird die Wortleitung SRAM_WL(I) mit hohem Pegel mittels der NAND-Gatterschaltung N150 aktiviert.
  • In dem ersten flüchtigen Speicherabschnitt 21 werden die Auswahlschalter SLA(j) und SLB(j) in Reaktion auf das Auswahlsignal SEL_WP leitend, und die Wortleitung SRAM_WL(I) wird ebenso mit hohem Pegel in Reaktion auf das Adressendekodiersignal SEL_S(I) aktiviert. Danach wird die Schreibschutzinformation in die Speicherschaltung C(I,j) (I = 0 bis 7) über das entsprechende Auswahlschalterpaar SA(I,j) und SB(I,j) (I = 0 bis 7) geschrieben.
  • Die NAND-Gatterschaltung N110 liest die Schreibschutzinformation aus dem nicht-flüchtigen Speicherabschnitt 11 aus, wie sie zuvor beim Einschalten gespeichert wurde, so dass die Information beim Schreiben in die entsprechende Speicherschaltung des ersten flüchtigen Speicherabschnitts 21 verfügbar ist.
  • Wenn das Auswahlsignal SEL_WP auf tiefem Pegel ist und das Adressendekodiersignal SEL_S(I) auf hohem Pegel ist, wird die NAND-Gatterschaltung N120 zum Ausgeben von tiefpegeligen Signalen aktiviert. Daher wird die Wortleitung SRAM_WL(I) mittels der NAND-Gatterschaltung N150 mit hohem Pegel aktiviert.
  • Folglich wird das Auswahlsignal SEL_WP auf tiefem Pegel gehalten und die Auswahlschalter SLA(j) und SLB(j) bleiben in dem ersten flüchtigen Speicherabschnitt 21 nicht-leitend. Das heißt, es wird keine Schreibschutzinformation von dem nicht-flüchtigen Speicherabschnitt 11 zu dem ersten flüchtigen Speicherabschnitt 21 übertragen. Ferner wird die Wortleitung SRAM_WL(I) mit hohem Pegel in Abhängigkeit von dem Adressendekodiersignal SEL_S(I) aktiviert, und die in der Speicherschaltung C(I,j) (I = 0 bis 7) gespeicherte Schreibschutzinformation wird auf die Bitleitungspaare B(j) und /B(j) über die entsprechenden Auswahlschalterpaare SA(I,j) und SB(I,j) (I = 0 bis 7) ausgegeben. Wie in 5 gezeigt ist, die nachfolgend beschrieben wird, wobei die Bitleitungsgruppen BL(J) (J = 0 bis 15) eine Breite von 16 Bits aufweisen, wird eines der Bitleitungspaare aus B(J) und /B(J) ausgewählt und es erfolgt eine Ausgabe abhängig von dem Auswahlsignal SEL_G(J), das durch die Adressensignale SA(0) bis SA(3) dekodiert wird. Das Schreibschutzsignal WPP wird durch eine verdrahtete ODER-Funktion ausgegeben. Hier sind die Adressensignale SA(0) bis SA(3), die in 5 gezeigt sind, Adressen in dem Gebiet, für das die Schreibschutzfunktion in Bezug auf die nicht-flüchtigen Speicherzellen festgelegt ist, die neu zu beschreiben sind, wobei die Adressen beim Neubeschreibungszugriff zusammen mit den Adressensignalen SA(4) bis SA(6) extern eingespeist werden.
  • Die NAND-Gatterschaltung N120 wird beim Auslesen der Schreibschutzinformation, die in dem ersten flüchtigen Speicherabschnitt 21 gespeichert ist, aktiviert, um zu beurteilen, ob nicht-flüchtige Speicherzellen, die neu zu beschreiben sind, Speicherzellen in dem Gebiet sind oder nicht, in welchem der Schreibschutz auszuführen ist entsprechend dem Neubeschreibungszugriff auf ein nicht-flüchtiges Speicherzellenarray, auf das die Anwender von außen Zugriff haben, während das nicht-flüchtige Speicherbauelement nach dem Einschalten aktiviert ist.
  • Die NAND-Gatterschaltung N130 ist zu der Zeit aktiv, wenn die in dem nicht-flüchtigen Speicherabschnitt 11 gespeicherte Schreibschutzinformation geändert wird, während das nicht-flüchtige Speicherbauelement aktiv ist. Beim Ändern der in der nicht-flüchtigen Speicherabschnitt 11 gespeicherten Information ist das Auswahlsignal SEL_WP auf hohem Pegel, die nicht-flüchtige Speicherzelle MC wird ausgewählt und das Verifiziersignal VERIFY ist ebenso auf hohem Pegel, wodurch die Verifizieroperation entsprechend einem Neubeschreibungsvorgang ausgeführt wird. Die in der nicht-flüchtigen Speicherzelle MC, die neu zu beschreiben ist, gespeicherte Information wird ausgelesen, um einen Vergleich mit einem erwarteten neu zu beschreibenden Wert durchzuführen, auf dessen Grundlage beurteilt wird, ob die Neubeschreibungsoperation abgeschlossen ist oder nicht. Das hochpegelige Übereinstimmungssignal MATCH wird ausgegeben, wenn die Neubeschreibungsoperation als abgeschlossen beurteilt wird. In dem NAND-Gatter N140 werden Ausgangssignale durch das ausgewählte Adressendekodiersignal SEL_S(I) aktiviert und mit tiefem Pegel ausgegeben zusammen mit hochpegeligen Verifiziersignal VERIFY und dem hochpegeligen Übereinstimmungssignal MATCH. Daher wird die Wortleitung SRAM_WL(I) mit hohem Pegel mittels der NAND-Gatterschaltung N150 aktiviert.
  • In dem ersten flüchtigen Speicherabschnitt 21 werden die Auswahlschalter SLA(j) und SLB(j) in Reaktion auf das Auswahlsignal SEL_WP in den leitenden Zustand versetzt, und die Wortleitung SRAM_WL(I) wird mit hohem Pegel abhängig von dem Adressendekodiersignal SEL_S(I) aktiviert, wodurch die Schreibschutzinformation in die Speicherschaltung C(I,j) (I = 0 bis 7) über das entsprechende Auswahlschalterpaar SA(I,j) und SB(I,j) (I = 0 bis 7) geschrieben wird.
  • Wenn das nicht-flüchtige Speicherbauelement nach dem Einschalten aktiv ist, liest die NAND-Gatterschaltung N130 die Schreibschutzinformation, die entsprechend der Änderung in der Schreibschutzinformation aktualisiert ist, in den nicht-flüchtigen Speicherabschnitt 11 aus und überträgt die Information auch an den ersten flüchtigen Speicherabschnitt 21, der so arbeitet, dass der Inhalt des nicht-flüchtigen Speicherabschnitts 11 an den Inhalt des ersten flüchtigen Speicherabschnitts 21 angepasst wird.
  • In der in 2 gezeigten Dekodierschaltung sind die NAND-Gatterschaltung N110 und N130 so ausgebildet, dass diese die Funktion des Dekodierens einer Schreibposition zum Schreiben der Schreibschutzinformation, die aus dem nicht-flüchtigen Speicherabschnitt 11 ausgelesen wird, in den ersten flüchtigen Speicherabschnitt 21 ausführen, wohingegen die NAND-Gatterschaltung N120 ausgebildet ist, eine Dekodierfunktion zum Auslesen der Schreibschutzinformation entsprechend der eingespeisten Adresse bereitzustellen, die für einen Neubeschreibungszugriff auf das nicht-flüchtige Speicherpaarelement eingespeist wurde (nicht-flüchtiges Speicherzellenarray, auf die die Anwender Zugriff besitzen).
  • Die in 3 gezeigte Dekodierschaltung ist mit zwei NAND-Gatterschaltungen N100 und N102 versehen, denen das Auswahlsignal SEL_TR, das bei hohem Pegel ausgewählt wird, und das Y-Dekodiersignal SEL_Y(I) entsprechend eingespeist werden. Ferner wird das Einschaltsignal POR der NAND-Gatterschaltung N100 eingespeist, und das Verifiziersignal VERIFY und das Übereinstimmungssignal MATCH werden dem NAND-Gatter N101 eingespeist und durch den Inverter invertiert, um eine UND-Operation zu realisieren, wobei das Ergebnis der NAND-Gatterschaltung N102 eingespeist wird. Ausgangssignale aus der NAND-Gatterschaltung N100 und der Schaltung N102 werden der NAND-Gatterschaltung N103 eingespeist.
  • Wenn alle Eingangssignale auf hohem Pegel sind, werden tiefpegelige Ausgangssignale von der entsprechenden NAND-Gatterschaltung N100 und der Schaltung N102 ausgegeben. Wenn mindestens eines der Ausgangssignale aus der NAND-Gatterschaltung N100 und N102 auf tiefem Pegel ist, wird ein hochpegeliges Signal von der NAND-Gatterschaltung N103 zum Aktivieren der Wortleitung TRM_WL(I) ausgegeben.
  • Wenn das Y-Dekodiersignal SEL_Y(I), das von der Vordekodierschaltung, die nachfolgend zu beschreiben ist (4), ausgegeben wird, und das Auswahlsignal SEL_TR, das die Einstellinformation angibt, beide auf hohem Pegel sind bei Anliegen der Versorgungsspan nung, um damit das Einschaltsignal POR auf hohem Pegel zu bringen, wird die NAND-Gatterschaltung N100 aktiviert, um ein tiefpegeliges Ausgangssignal auszugeben. Daher wird die Wortleitung TRIM_WL(I) mittels der NAND-Gatterschaltung N103 mit hohem Pegel aktiviert.
  • In dem zweiten flüchtigen Speicherabschnitt 23 wird die Wortleitung TRIM_WL(I) mit hohem Pegel in Reaktion auf das Y-Dekodiersignal SEL_Y(I) aktiviert, wodurch die Einstellinformation in die Zwischenspeicherschaltung L(I,j) (I = 0 bis 7) über den entsprechenden Schreibauswahlschalter S1(I,j) (I = 0 bis 7) geschrieben wird.
  • Die NAND-Gatterschaltung N100 liest die Einstellinformation aus dem nicht-flüchtigen Speicherabschnitt 11 aus, wobei diese Information zuvor während des Einschaltens gespeichert wurde, wodurch die Information in die entsprechende Zwischenspeicherschaltung in dem zweiten flüchtigen Speicherabschnitt 23 geschrieben wurde.
  • Die NAND-Gatterschaltung N102 arbeitet, wenn die in der nicht-flüchtigen Speicherabschnitt 11 gespeicherte Einstellinformation geändert wird, während das nicht-flüchtige Speicherbauelement aktiv ist. Beim Ändern der in dem nicht-flüchtigen Speicherabschnitt 11 gespeicherten Information werden die Schreiboperation und die Verifizieroperation solange wiederholt bis die gespeicherte Information mit dem erwarteten Wert übereinstimmt. Das Auswahlsignal SEL_TR ist auf hohem Pegel und es wird die nicht-flüchtige Speicherzelle MC ausgewählt. Das Ausgangssignal wird durch das ausgewählte Y-Dekodiersignal SEL_Y(I) aktiviert, das gespeichert und bei tiefem Pegel ausgegeben wird, zusammen mit dem hochpegeligen Verifiziersignal VERIFY und dem hochpegeligen Übereinstimmungssignal MATCH in dem NAND-Gatter N101. Daher wird die Wortleitung TRIM_WL(I) bei hohem Pegel über die NAND-Gatterschaltung N103 aktiviert.
  • In dem zweiten flüchtigen Speicherabschnitt 23 wird die Wortleitung TRIM_WL(I) bei hohem Pegel entsprechend dem Y-Dekodiersignal SEL_Y(I) aktiviert, und die Einstellinformation wird in die Zwischenspeicherschaltung L(I,j) (I = 0 bis 7) über den entsprechenden Schreibauswahlschalter S1(I,j) (I = 0 bis 7) geschrieben.
  • Wenn das nicht-flüchtige Speicherbauelement nach dem Einschalten aktiv ist, liest die NAND-Gatterschaltung N102 die Einstellinformation, die entsprechend einer Änderung in der Einstellinformation aktualisiert wird, in der nicht-flüchtigen Speicherabschnitt 11 aus, und die Information wird auch an den zweiten flüchtigen Speicherabschnitt 23 übertragen, der so arbeitet, dass der Inhalt des nicht-flüchtigen Speicherabschnitts 11 mit dem des zweiten flüchtigen Speicherabschnitts 23 übereinstimmt. Die Einstellinformation, die in dem nicht-flüchtigen Speicherabschnitt 11 geändert wird, wird von Herstellern in speziellen Testvorgängen verwendet.
  • In der in 3 gezeigten Dekodierschaltung sind die NAND-Gatterschaltungen N100 und N102 so ausgebildet, dass sie die Funktion des Dekodierens einer Schreibposition zum Schreiben der Einstellinformation, die aus dem nicht-flüchtigen Speicherabschnitt 11 ausgelesen wird, in den zweiten flüchtigen Speicherabschnitt 23 ausführen. Die in 3 gezeigte Dekodierschaltung besitzt nicht den Aufbau entsprechend der NAND-Gatterschaltung N102 in der in 2 gezeigten Dekodierschaltung. Der zweite flüchtige Speicherabschnitt 23 ist ausgebildet, um ständig die Einstellinformation aus der Zwischenschaltung L(I,j) über den Inverter auszulesen, wenn die Einstellinformation aus der nicht-flüchtigen Speicherabschnitt 11 geschrieben wird, wodurch eine Steuerung, dass die Einstellinformation individuell ausgewählt und ausgelesen wird, unnötig ist.
  • 4 zeigt eine beispielhafte Vordekodierschaltung zum Ausgeben des Y-Dekodiersignals SEL_Y(I) und des Adressendekodiersignals SEL_S(I). Die NAND-Gatterschaltung N200, in der entsprechend die logischen Kombinationen von drei Bitadressensignalen SA(4) bis SA(6) in Abhängigkeit der Adressenzuordnung, wie es in 5 gezeigt ist, eingespeist werden, wird verwendet, um die Adressensignale SA(4) bis SA(6) zu dekodieren und tiefpegelige Signale auszugeben. Die Auswahlsignale SEL_WP und SEL_TR werden in das NOR-Gatter N202 eingespeist, und wenn eines der Auswahlsignale auf hohem Pegel ist, wird ein tiefpegeliges Signal ausgegeben. Das Ausgangssignal der NAND-Gatterschaltung N200 und der NOR-Gatterschaltung N202 werden der NAND-Gatterschaltung N204 eingespeist. Das Y-Dekodiersignal SEL_Y(I) wird als ein hochpegeliges Signal von der NAND-Gatterschaltung N204 ausgegeben, wo dieses Signal dekodiert wird. Das Ausgangssignal der NAND-Gatterschaltung N200 wird auch der Inverterschaltung N205 eingespeist, um das Adressendekodiersignal SEL_S(I) auszugeben. Das entsprechende ausgegebene Y-Dekodiersignal SEL_Y(I) und das Adressendekodiersignal SEL_S(I) werden von den in den 2 und 3 gezeigten Dekodierschaltungen verarbeitet.
  • 5 zeigt eine Tabelle der Adressenzuordnung, die zum Speichern der Schreibschutzinformation und der Einstellinformation in dem nicht-flüchtigen Speicherabschnitt und dem ersten/zweiten flüchtigen Speicherabschnitt 21/23 dient und auch zum Bereitstellen der Identifizierungsinformation beim Auslesen der Information aus dem ersten flüchtigen Speicherabschnitt 21 dient. Die Schreibschutzinformation wird durch Adressensignale SA(0) bis SA(6) gekennzeichnet, die Basisgebiete zum Festlegen der Schreibschutzfunktion, etwa von Sektoren, und diverse Arten von Adresseninformationen entsprechend den zu beschreibenden nicht-flüchtigen Speicherzellen festzulegen. Die Einstellinformation wird durch die Adresseninformation der nicht-flüchtigen Speicherzelle MC gekennzeichnet, wenn die Information in dem nicht-flüchtigen Speicherabschnitt 11 gespeichert wird.
  • 5 zeigt einen Fall, in welchem die Bitleitungsgruppe BL(I) mit einer Breite von 16 Bits mit 8 Paaren (M = 8) und mit N = 16 vorgesehen ist. Die Identifizierungsinformation von 0 bis 127, die durch 16 × 8 = 128 festgelegt ist, wird durch 3-Bit-Adressensignale der Adressensignale SA(4) bis SA(6) gekennzeichnet. Die Bitleitungsgruppe BL(I) wird entsprechend dieser Identifizierung festgelegt. Der Transfer von dem nicht-flüchtigen Speicherabschnitt 11 wird durch die Datenleitung DB mit einer Breite von 16 Bit für jede Bitleitungsgruppe (I) ausgeführt. Daher werden, wie in 4 gezeigt ist, das Y-Dekodiersignal SEL_Y(I) und das Adressendekodiersignal SEL_S(I), die durch das Dekodieren der Adressensignale SA(4) bis SA(6) erhalten werden, verwendet, um die Schreibschutzinformation/Einstellinformation, die aus dem nicht-flüchtigen Speicherabschnitt 11 ausgelesen wurde, in den ersten/zweiten flüchtigen Speicherabschnitt 21/23 zu schreiben.
  • Ferner werden 4-Bit-Adressensignale der Adressensignale von SA(0) bis SA(3) verwendet, um einzelne Bits in der Bitleitungsgruppe BL(I) mit einer Breite von 16 Bits zu identifizieren.
  • Diese Signale werden benötigt, wenn Information über einzelne Bits erforderlich ist. Wenn eine spezielle Schreibschutzinformation aus dem ersten flüchtigen Speicherabschnitt 21 entsprechend einem Schreibzugriff auf das nicht-flüchtige Speicherzellenarray ausgelesen wird, zu welchem Anwender extern Zugriff haben, ist es erforderlich, die Adressensignale SA(0) bis SA(3) zusätzlich zu den Adressensignalen SA(4) bis SA(6) zu dekodieren. Die Schreibschutzinformation wird durch das Adressendekodiersignal SEL_S(I) und auch durch das Auswahlsignal SEL_G(J) dekodiert und damit ausgelesen.
  • 6 zeigt ein Zeitablaufdiagramm, das verwendet wird, wenn die Einstellinformation und die Schreibschutzinfonnation aus dem nicht-flüchtigen Speicherabschnitt 11 in Reaktion auf das Einschalten ausgelesen werden und entsprechend in den zweiten flüchtigen Speicherabschnitt 23 und den ersten flüchtigen Speicherabschnitt 21 geschrieben werden. Das Einschaltsignal POR ist auf hohem Pegel, wenn diverse Arten an Operationsinformationen, etwa die Einstellinformation, die in dem nicht-flüchtigen Speicherabschnitt 11 gespeichert ist, und die Schreibschutzinformation in dem zweiten flüchtigen Speicherabschnitt 23 und dem ersten flüchtigen Speicherabschnitt 21 in Reaktion auf das Einschalten zum Aktivieren des nicht-flüchtigen Speicherbauelements gespeichert werden. Wenn die Versorgungsverspannung eingeschaltet wird, ist zunächst das Auswahlsignal SEL_TR auf hohem Pegel und die Einstellinformation wird aus den Bitleitungen aus dem nicht-flüchtigen Speicherzellen MC, die mit dem Auswahlsignal SEL_TR verbunden sind, ausgelesen. Danach werden Y-Dekodiersignale SEL_Y(I) (I = 0 bis 7) sequentiell ausgewählt, wodurch die Einstellinformation, die von der entsprechenden Bitleitungsgruppe BL(I) ausgelesen wird, in die internen Datenleitungen DBI ausgegeben, durch den Fühlerverstärker 19 verstärkt und von den Datenleitungen DB ausgelesen wird. Da die Wortleitungen TRIM_WL(I) sequentiell auf hohem Pegel gebracht werden und abhängig von dem Y-Dekodiersignal SEL_Y(I) ausgewählt werden, wird die Einstellinformation in die entsprechenden Zwischenspeicherschaltungen L(I,j) in dem zweiten flüchtigen Speicherabschnitt 23 geschrieben.
  • Wenn das Y-Dekodiersignal SEL_Y(I) vollständig ausgewählt ist und die Einstellinformation in den zweiten gültigen Speicherabschnitt 23 geschrieben ist, geht das Auswahlsignal SEL_TR auf tiefen Pegel und das Auswahlsignal SEL_WP ist dann auf hohem Pegel. In ähnlicher Weise wird die Schreibschutzinformation aus den Bitleitungen aus dem nicht-flüchtigen Speicherzellen MC ausgelesen. Die Y-Dekodiersignale SEL_Y(I) (I = 0 bis 7) werden sequentiell ausgelesen und die Schreibschutzinformation, die aus der entsprechenden Bitleitungsgruppe BL(I) ausgelesen wird, wird auf die Datenleitungen DB von den internen Datenleitungen DBI über den Fühlerverstärker 19 ausgegeben. Da die Wortleitungen SRAM_WL(I) sequentiell auf hohem Pegel gehalten werden und in Abhängigkeit von dem Adressendekodiersignal SEL_S(I) ausgewählt werden, wird die Schreibschutzinformation in die entsprechenden Speicherschaltungen C(I,j) in dem ersten flüchtigen Speicherabschnitt 21 geschrieben.
  • 7 und 8 zeigen Zeitablaufdiagramme, die verwendet werden, wenn die Schreibschutzinformation, für die ein Programmierbefehl eingespeist wird, für die Schreibzugriffsvorgänge auf das nicht-flüchtige Speicherzellenarray durchgeführt werden, auf das Anwender externen Zugriff besitzen, bestätigt wird. 7 zeigt einen Fall, in welchem eine ausgelesene Schreibschutzinformation in einem geschützten Zustand ist, und 8 zeigt einen Fall, in welchem ein nicht-geschützter Zustand vorliegt.
  • Adressen der nicht-flüchtigen Speicherzellen, die zu programmieren sind, werden zusammen mit dem Programmierbefehl eingespeist. Nachdem das Vorspannungssignal PREC auf hohem Pegel ist und der Vorgang des Vorspannes für die eingespeisten Adressen ausgeführt wird, werden die Adressensignale SA(0) bis SA(6) dekodiert, die ein Speicherzellengebiet angeben, etwa einen Sektor, für den eine Schreibschutzfunktion festgelegt ist, wodurch das Adressendekodiersignal SEL_S(I) und das Auswahlsignal SEL_G(J) ausgewählt werden. Gemäß den ausgewählten Adressendekodiersignalen SEL_S(I) und dem Auswahlsignal SEL_G(J) wird die Schreibschutzinformation aus dem ersten flüchtigen Speicherabschnitt 21 ausgelesen, um das Schreibschutzsignal WPP auszugeben. Wenn das ausgegebene Schreibschutzsignal WPP auf hohem Pegel ist und ein geschützter Zustand (im Falle der 7) vorliegt, wird keine Programmierfunktion ausgeführt. Wenn das ausgegebene Schreibschutzsignal WPP auf tiefem Pegel ist und ein nicht-geschützter Zustand vorliegt (im Falle der 8), wird der Programmiervorgang ausgeführt.
  • Wie aus der obigen Erläuterung hervorgeht, kann gemäß der vorliegenden Ausführungsform ein bevorzugter flüchtiger Speicherabschnitt in Abhängigkeit der Art der Operationsinformation, auf die Bezug genommen wird, aus dem ersten flüchtigen Speicherabschnitt 21 oder dem zweiten flüchtigen Speicherabschnitt 23 ausgewählt werden, die sich in den ausgewählten Eigenschaften beim Speichern in dem flüchtigen Speicherabschnitt unterscheiden, wenn sich der nicht-flüchtige Speicherbauelement in einem aktiven Zustand befindet. Das heißt, der Speicherabschnitt kann entsprechend dem Betriebszustand bereitgestellt werden. Die zweite Operationsinformation, etwa die Schreibschutzinformation, kann in dem ersten flüchtigen Speicherabschnitt 21 gespeichert werden, wobei diese Information mit jeder Operationsinformation verknüpft ist und in Abhängigkeit von der Identifizierungsinformation, etwa der Adresse, ausgelesen wird. Die erste Operationsinformation, etwa die Einstellinformation, die ständig im Hinblick auf die Schaltungsfunktion abrufbar sein muss, und die Redundanzadresseninformation können in dem zweiten flüchtigen Speicherabschnitt 23 aufgezeichnet werden, wobei diese Information in einer logisch verarbeitbaren Form ausgegeben wird.
  • Da der erste flüchtige Speicherabschnitt 21 so ausgebildet ist, dass er die Operationsinformation, die abhängig von der Identifizierungsinformation ausgewählt wird, ausgibt, ist es ausreichend, dass dieser eine Stromtreiberkapazität aufweist, um damit lediglich logische Werte der Operationsinformation zu speichern, so dass es nicht erforderlich ist, eine Treiberstromkapazität für die logische Verarbeitung bereitzustellen. Steuerschaltungen und Treiberschaltungen, etwa Ausgabeschaltungen, die zum Auslesen der ausgewählten Operationsinformation erforderlich sind, können gemeinsam verwendet werden. Somit kann der erste flüchtige Speicherabschnitt 21 in Form einer kompakten Schaltung vorgesehen werden. Dies ist auch beim Speichern einer großen Menge an Operationsinformation vorteilhaft.
  • Der zweite flüchtige Speicherabschnitt 23 dient zum Ausgeben der Operationsinformation in einer Weise, dass die logische Verarbeitung bereitgestellt werden kann, nachdem eine ausreichende Stromtreiberkapazität sichergestellt ist. Wenn daher das nicht-flüchtige Speicherbauelement angesprochen wird, kann die Ausgabe aus dem zweiten flüchtigen Speicherabschnitt 23 in nicht geänderter Form verwendet werden, um damit innere Funktionen auszuführen. Da keine vorhergehende Verarbeitung, etwa eine Verstärkung oder eine Signalformanpassung erforderlich ist, kann die Operationsinformation mit hoher Geschwindigkeit bereitgestellt werden.
  • Das nicht-flüchtige Speicherbauelement ist mit dem nicht-flüchtigen Speicherabschnitt 11 versehen, der separat zu einem Gebiet ist, auf das der Anwender Zugriff besitzt (nicht-flüchtige Speicherzelle des Adressenraumes als Speichergebiet, wie es von gewöhnlichen Anwendern benötigt wird). Es ist vorteilhaft, dass die Operationsinformation im Voraus in der nicht-flüchtigen Speicherabschnitt 11 gespeichert wird, wodurch die Operationsinformation nach dem Ausschalten gewahrt wird. Es ist ferner vorteilhaft, dass die in dem nicht-flüchtigen Speicherabschnitt 11 gespeicherte Operationsinformation in den ersten flüchtigen Speicherabschnitt 21 und in den zweiten flüchtigen Speicherabschnitt 23 in Reaktion auf das Einschalten, eine Initialisierung und/oder eine Aktualisierung der in dem nicht-flüchtigen Speicherabschnitt gespeicherten Operationsinformation übertragen wird, wodurch es möglich ist, die gespeicherte Operationsinformation der Operationsinformation anzupassen, die für die internen Funktionen verwendet wird.
  • Ferner werden in dem ersten flüchtigen Speicherabschnitt 21 Speicherzellen für die Schreiboperation und die Leseoperation aus mehreren flüchtigen Speicherzellen in Abhängigkeit von der Adresse ausgewählt, die ein Beispiel der Identifizierungsinformation ist. Der erste flüchtige Speicherabschnitt ist mit einer RAM-Konfiguration mit dem Bitleitungspaar aus B(j) und /B(j) aufgebaut, das ein Beispiel für das Paar gemeinsamer digitaler Leitungen ist, die gemeinsam mit ihrer Speicherzelle, die in vorbestimmter Anzahl verfügbar sind, verbunden werden. Es ist hierbei vorteilhaft, dass die in Speicherzellen abgelegte Schreibschutzinformation über das Bitleitungspaar B(j) und /B(j) aus den Speicherzellen ausgelesen wird, die auf der Grundlage der eingespeisten Adresse ausgewählt werden. Daher kann eine große Menge an Informationen in einer kompakt aufgebauten Schaltung aufgezeichnet und bei Bedarf ausgelesen werden.
  • Hier sind die Speicherzellen mit der Speicherzelle C(i,j) versehen, die aus Zwischenspeicherschaltungen als Beispiel des Speicherabschnitts und zum Auswahlschalterpaar SA(i,j) und SB(i,j) aufgebaut, die in Abhängigkeit von der eingespeisten Adresse und dem Verbin dungszustand der Speicherschaltung C(i,j) mittels dem Bitleitungspaar B(j) und /B(j) zur Ansteuerung ausgewählt werden. Das Auswahlschalterpaar SA(i,j) und SB(i,j) sind ein Beispiel für den Bereich der Auswahlschalter. Daher kann die zuvor beschriebene Arraykonfiguration als ein Beispiel des ersten flüchtigen Speicherabschnitts 21 verwendet werden.
  • Die Schreibschutzinformation, die in Reaktion auf das Einschalten, Initialisieren und/oder Aktualisieren der in dem nicht-flüchtigen Speicherabschnitt gespeicherten Operationsinformation übertragen wird, wird über das Bitleitungspaar B(j) und /B(j) und das Auswahlschalterpaar SA(i,j) und SB(i,j) in Abhängigkeit von der eingespeisten Adresse geschrieben.
  • Die Adresse, die mit der in dem ersten flüchtigen Speicherabschnitt 21 gespeicherten Operationsinformation verknüpft ist, wird in Abhängigkeit von einer externen Zugriffsoperation als Beispiel eines Wiederbeschreibungszugriffs festgelegt, wodurch die Schreibschutzinformation in Bezug auf Speicherzellen für den Schreibzugriff ausgewählt werden kann.
  • Der zweite flüchtige Speicherabschnitt wird durch die Zwischenspeicherschaltung L(i,j) als ein Beispiel für Zwischenspeicher und die Schreibauswahlschalter S1(i,j) und S2(i,j) als Beispiel für Auswahlschalter beschrieben. Dabei steuert der Schreibauswahlschalter S1(i,j) die Weiterleitung der Einstellinformation an die Zwischenspeicherschaltung L(i,j), und der Schreibauswahlschalter S2(i,j) dient zum Zwischenspeichern der tiefpegeligen Einstellinformation mit hoher Geschwindigkeit und in zuverlässiger Weise zusammen mit dem Niedrigpegel-Kompensierschalter S3(i,j).
  • Die in dem zweiten flüchtigen Speicherabschnitt 23 abgelegte Einstellinformation wird als die Identifizierungsinformation definiert, die die Adresse der nicht-flüchtigen Speicherzelle für die MC für die Speicherung angibt, wenn ein Abspeichern in dem nicht-flüchtigen Speicherabschnitt 11 erfolgt.
  • Die gesamte in dem nicht-flüchtigen Speicherabschnitt 11 abgelegte Operationsinformation wird in dem ersten flüchtigen Speicherabschnitt 21 oder dem zweiten flüchtigen Speicherabschnitt 23 abhängig von den Eigenschaften der Operationsinformation in Reaktion auf das Einschalten, Initialisieren und/oder Aktualisieren der in dem nicht-flüchtigen Speicherabschnitt enthaltenen Operationsinformation übertragen. Es ist auch möglich, die Operationsinformation abhängig von den Eigenschaften der Information aufzuzeichnen.
  • Die vorliegende Erfindung ist nicht auf die oben beschriebenen Ausführungsformen beschränkt, sondern sie kann innerhalb des Schutzbereichs auf diverse Arten verbessert und modifiziert werden, ohne von der Aufgabe der vorliegenden Erfindung abzuweichen.
  • Die Erläuterungen wurden unter Bezugnahme auf die Einstellinformation als ein Beispiel der ersten Operationsinformation und unter Bezugnahme auf die Schreibschutzinformation als ein Beispiel der zweiten Operationsinformation angegeben. Die vorliegende Erfindung ist nicht darauf festgelegt. Es ist vorteilhaft, die Redundanzadresseninformation in dem zweiten flüchtigen Speicherabschnitt 23 als die erste Operationsinformation an Stelle der Einstellinformation oder in Verbindung mit der Einstellinformation zu speichern. Es ist auch vorteilhaft, die Sicherheitsinformation, etwa Leseschutzinformation, Lesebeschränkungsinformation und zugehörige Kodierungsinformation für eine gegebene Leseerlaubnis in dem ersten flüchtigen Speicherabschnitt 21 als die zweite Operationsinformation an Stelle der Schreibschutzinformation oder in Verbindung mit der Schreibschutzinformation zu speichern.
  • Hier kann der nicht-flüchtige Speicherabschnitt, in welchem die Operationsinformation gespeichert wird, mit einem nicht-flüchtigen Speicherzellenaufbau ähnlich zum Aufbau eines Speicherzellenarrays des nicht-flüchtigen Speicherbauelements versehen sein, die einen Adressenraum aus einem Speichergebiet ist, das von Anwendern benutzt wird. In diesem Falle kann der nicht-flüchtige Speicherabschnitt in dem gleichen Gebiet vorgesehen sein, in welchem das Speicherzellenarray des nicht-flüchtigen Speicherbauelements angeordnet ist oder es kann in einem anderen Gebiet angeordnet sein. Das gleiche Gebiet bedeutet, dass beispielsweise ein gemeinsames Wannengebiet bzw. Potentialtopfgebiet vorliegt. Das Vorsehen eines gemeinsamen Gebiets kann die Notwendigkeit vermeiden, dass ein Grenzgebiet des Speicherzellenarrays zwischen dem nicht-flüchtigen Speicherabschnitt und dem nicht-flüchtigen Speicherbauelement bereitgestellt wird, wodurch es möglich ist, diese Bereiche in kompakter Weise ohne Platzvergeudung vorzusehen. Ferner können die nicht-flüchtigen Speicherzellen des nicht-flüchtigen Speicherabschnitts und jene des Speicherzellenarrays mit einem Aufbau vorgesehen werden, in welchem die Bitleitung und/oder die Wortleitung separat oder gemeinsam vorhanden sind. Ein getrennter Aufbau ermöglicht es, dass der nicht-flüchtige Speicherabschnitt und das Speicherzellenarray voneinander unabhängig sind und einen parallelen Zugriff ermöglichen, oder es ist möglich, die Operationsinformation in dem nicht-flüchtigen Speicherabschnitt zu aktualisieren, ohne dass ein Zugriff auf den Adressenraum des Speichergebiets, der von gewöhnlichen Anwendern benötigt wird, unterbrochen wird. Ferner ermöglicht es eine gemeinsame Konfiguration, dass Reihen/Spaltendekodierer und Lese/Neubeschreibungssteuerabschnitte gemeinsam in der nicht-flüchtigen Speicherabschnitt und dem Speicherzellenarray vorgesehen werden, um damit den Grad der Integration zu verbessern.
  • Ferner ist eine zweistufige Speicherkonfiguration vorgesehen, in der das nicht-flüchtige Speicherbauelement mit dem nicht-flüchtigen Speicherabschnitt und mit dem flüchtigen Speicherabschnitt versehen ist, wobei das Bauelement die folgenden Eigenschaften besitzt. Ein Computersystem ist mit einem anderen Objekt als einem Cache-System ausgestattet, das eine Mehrebenen-Speicherkonfiguration ist, die einen Hauptspeicher und einen Cache-Speicher aufweist, wodurch unterschiedliche Aktivitäten und Wirkungen erreicht werden. Dabei ist es üblich, dass der Hauptspeicher mit Speichern aufgebaut ist, etwa einem DRAM und der Cache-Speicher ist mit Speichern aufgebaut, etwa einem SRAM. Im Allgemeinen sind diese Systeme mit flüchtigen Speichern aufgebaut.
  • Das Mehrebenen-Speichersystem in einem Computersystem ist dafür ausgelegt, Speicherzugriffe mit hoher Geschwindigkeit zu ermöglichen. Ein gewisses Gebiet des Hauptspeichers ist mit einem Cache-Speicher, etwa einem SRAM, ausgestattet, der in der Lage ist, einen Zugriff mit hoher Geschwindigkeit zu ermöglichen, und Lese/Schreiboperationen werden aus und in den Cache-Speicher mit hoher Geschwindigkeit vollzogen. Daten werden mit einem geeigneten Zeitablauf aus dem neuen Datengebiet des Hauptspeichers in den Cache-Speicher eingelesen und der Inhalt des Cache-Speichers wird in den Hauptspeicher geschrieben, entsprechend einer Verschiebung in einem Zugriffsgebiet oder beim Erreichen eines vorbestimmten Pegels des beschriebenen Cache-Speichers. Wenn ferner der Cache-Speicher mit dem bewahrten Adressenraum zum Zeitpunkt einer Zugriffsanforderung von außerhalb des Speicherbauelements übereinstimmt, wird der Cache-Speicher mit einem externen I/O (Eingang/Ausgang) verbunden, um einen Zugriff mit hoher Geschwindigkeit zu ermöglichen. Daher ist der Cache-Speicher mit dem externen I/O verbunden.
  • Im Gegensatz dazu besitzt die zweistufige Speicherkonfiguration, die in dem nicht-flüchtigen Speicherbauelement, verwirklicht ist, die folgenden Eigenschaften.
  • Es gibt einen Fall, in welchem ein nicht-flüchtiger Speicherabschnitt vorgesehen ist, um die Operationsinformation nach dem Abschalten der Versorgungsspannung zu bewahren, wobei aber Zugriffsgeschwindigkeit auf den nicht-flüchtigen Speicherabschnitt nicht ausreichend ist, die Schaltungsfunktion aufrechtzuerhalten, da eine Aktivität mit hoher Geschwindigkeit während des Einschaltens erforderlich ist. Daher wird ein flüchtiger Speicherabschnitt vorgesehen, um die begrenzte Zugriffsgeschwindigkeit auf den nicht-flüchtigen Speicherabschnitt zu kompensieren. Das heißt, eine zweistufige Speicherkonfiguration ist verfügbar, die einen nicht-flüchtigen Speicherabschnitt für das Beibehalten der Operationsinformation nach dem Abschalten der Versorgungsspannung und einen flüchtigen Spei cherabschnitt zur Bereitstellung der Operationsinformation für interne Schaltungen mit hoher Arbeitsgeschwindigkeit während des Einschaltens aufweist.
  • Die gleiche Operationsinformation wird in dem nicht-flüchtigen Speicherabschnitt gespeichert, unabhängig davon, ob das Bauelement eingeschaltet oder ausgeschaltet ist, und die Information wird in den flüchtigen Speicherabschnitt nach dem Einschalten übertragen und verwendet, so dass die Operationsinformation des flüchtigen Speicherabschnitts verwendet werden kann, die Betriebsbedingung für die Schaltungsfunktionen zu bestimmen. Somit besitzt der nicht-flüchtige Speicherabschnitt, in welchem die Operationsinformation gespeichert ist, die gleiche Speicherkapazität wie der flüchtige Speicherabschnitt, in welchem die Operationsinformation gespeichert wird.
  • Ferner ist der Ablauf für die Operationsinformation, wenn diese neu eingestellt oder aktualisiert wird, so festgelegt, dass die Information in dem flüchtigen Speicherabschnitt gespeichert wird, nachdem diese in dem nicht-flüchtigen Speicherabschnitt abgelegt ist. Die Wiederbeschreibung für die Operationsinformation in dem nicht-flüchtigen Speicherabschnitt, wobei ein physikalischer Mechanismus für die Datenspeicherung, etwa der Einführen elektrischer Ladungen und das Abführen von einem schwebendem Gate einer nicht-flüchtigen Speicherzelle verwendet ist, um ein Beispiel zu nennen, erfordert eine längere Zeitdauer als das Wiederbeschreiben des flüchtigen Speicherabschnitts, wobei ein elektrischer Mechanismus verwendet wird. Gemäß dem Ablauf zum Festlegen oder Aktualisieren wird damit die eingestellte oder aktualisierte Operationsinformation des flüchtigen Speicherabschnitts den Schaltungsfunktionen nach Beendigung der Speicherung in dem nicht-flüchtigen Speicherabschnitt entsprechend dem zuvor beschriebenen Ablauf oder bidirektionale Ablauf für die Aktualisierung zur Verfügung gestellt, wobei die Phase vermieden wird, wenn der Inhalt des nicht-flüchtigen Speicherabschnitts nicht mit jenem des flüchtigen Speicherabschnitts übereinstimmt, wodurch fehlerhafte Schaltungsfunktionen verhindert werden. Da die Einstellung oder der bidirektionale Ablauf zum Aktualisieren so durchgeführt wird, wie dies zuvor beschrieben ist, ist der flüchtige Speicherabschnitt nicht mit einem externen I/O verbunden und gesamte Information beim Einstellen oder Aktualisieren des flüchtigen Speicherabschnitts wird von dem nicht-flüchtigen Speicherabschnitt empfangen. Dann erhalten interne Schaltungen, die die Operationsinformation benötigen, diese über den Ausgang des flüchtigen Speicherabschnitts.
  • Das vorliegende System unterscheidet sich in dem Punkt, dass es mit einer zweistufigen Speicherkonfiguration mit dem nicht-flüchtigen Speicherabschnitt und dem flüchtigen Speicherabschnitt vorgesehen ist, im Unterschied zu dem Cache-System, das mit zwei Spei chern, die beide flüchtig sind, versehen ist. Es unterscheidet sich auch von dem Cache-System dahingehend, dass das vorliegende System die gleiche Speicherkapazität für den nicht-flüchtigen Speicherabschnitt und den flüchtigen Speicherabschnitt aufweist, wohingegen das Cache-System den Cache-Speicher in einem gewissen Gebiet des Hauptspeichers aufweist. Ferner unterscheidet sich der Cache-Speicher dahingehend, dass in dem vorliegenden System ein Ablauf zum Einstellen oder Aktualisieren von Operationsinformationen in der Richtung von dem nicht-flüchtigen Speicherabschnitt zu dem flüchtigen Speicherabschnitt festgelegt ist, wohingegen in dem Cache-System die Information in beiden Richtungen zwischen dem Hauptspeicher und dem Cache-Speicher ausgetauscht wird. Wiederum unterscheidet sich das vorliegende System von dem Cache-System dahingehend, dass in dem vorliegenden System der nicht-flüchtige Speicherabschnitt mit dem externen I/O verbunden ist und der flüchtige Speicherabschnitt nicht mit dem externen I/O verbunden ist, wohingegen in dem Cache-System der Cache-Speicher mit dem externen I/O verbunden ist.
  • Zwischenspeicherschaltungen und Registerschaltungen des zweiten flüchtigen Speicherabschnitts 23 sind auf einem so genannten peripherem Schaltungsgebiet angeordnet, in welchem ein Schaltungsblock angeordnet ist, der logische Steuerschaltungen zum Steuern des Speicherzellenarrays für das nicht-flüchtige Speicherbauelement aufweist. Strukturelle Elemente des peripheren Schaltungsgebiets besitzen ein Layout-Muster, dessen Linienbereite und Abstandsbreite größer ist als in den Speicherzellen. Dies liegt daran, dass die Speicherzellen mit einer redundanten Funktion versehen sind, wohingegen die logischen Steuerschaltungen keine Redundanz aufweisen. Daher besitzen die Zwischenspeicherschaltungen und Registerschaltungen ebenfalls ein Layout, dessen Linienbereite und Abstandbreite größer ist.
  • Der erste flüchtige Speicherabschnitt 21 mit der zuvor beschriebenen Arraykonfiguration ist in der peripheren Schaltung angeordnet und mit einer Funktion für das wahlfreie Zugreifen versehen, in dem die Identifizierungsinformation adressiert wird, wodurch ein Steuerverfahren zum Gewähren von Zugriff lediglich dann bereitgestellt wird, wenn die zweite Operationsinformation erforderlich ist.
  • Ferner ist es vorteilhaft, dass die zuvor beschriebene Arraykonfiguration ein Layout-Muster aufweist, das detaillierter gestaltet ist als jenes des zweiten flüchtigen Speicherabschnitts 23 (der im Wesentlichen gleich dem Speicherzellenarray des nicht-flüchtigen Speicherbauelements ist). Es ist ferner ausreichend, dass die Transistorelemente in ihrem Leistungsvermögen im Wesentlichen gleich sind zu jenen in dem Speicherzellenarray. Da die Anzahl der Bits der Operationsinformation wesentlich kleiner ist als die Anzahl der nicht-flüchtigen Speicherzellen, auf die der Anwender Zugriff hat, ist es praktisch unnötig, für den SRAM im Hinblick auf die Defektdichte eine Redundanz vorzusehen. Der Aufbau des ersten flüchtigen Speicherabschnitts 21 mit der zuvor beschriebenen Arraykonfiguration in einer peripheren Schaltung ermöglicht es, die Operationsinformation mit höherer Geschwindigkeit an eine Schaltung auszugeben, die die zweite Operationsinformation erfordert, wodurch die Chipgröße aufgrund des wesentlich kleineren Flächenbedarfs für die Strukturelemente im Vergleich zu der Zwischenspeicherschaltung und der Registerschaltung, die eine größere Linienbreite und Abstandsbreite aufweisen, verringert wird.
  • 11 zeigt ein Beispiel des nicht-flüchtigen Speicherbauelements der vorliegenden Erfindung. Das nicht-flüchtige Speicherzellenarray, das eine nicht-flüchtige Speicherzelle des Adressenraumes als Speichergebiet, wie es von gewöhnlichen Anwendern benötigt wird, repräsentiert, ist mit einer Konfiguration mit vier Bänken vorgesehen, und der nicht-flüchtige Speicherabschnitt 11 ist in einer der vier Bänke vorgesehen. Der erste flüchtige Speicherabschnitt 21 und der zweite flüchtige Speicherabschnitt 23 sind in der peripheren Schaltung angeordnet, und das Ausgangssignal WPP des ersten flüchtigen Speicherabschnitts 21 und das Ausgangssignal TR des zweiten flüchtigen Speicherabschnitts 23 werden der Steuerschaltung in der peripheren Schaltung eingespeist. Der nicht-flüchtige Speicherabschnitt 11, der erste flüchtige Speicherabschnitt 21 und der zweite flüchtige Speicherabschnitt 23 sind mit der Datenleitung DB verbunden. Die interne Datenleitung DBI und der Fühlerverstärker sind weggelassen. Wie zuvor beschrieben ist, ist der erste flüchtige Speicherabschnitt 21 in dem peripheren Schaltungsgebiet angeordnet, weist aber eine Linienbreite und eine Abstandsbreite auf, die wesentlich geringer ist als in dem Layout-Muster anderer Transistor-Elemente und Verdrahtungselemente in der peripheren Schaltung. Vorzugsweise ist dieser Abschnitt so gemäß der Linienbreite und der Abstandsbreite ausgebildet, dass diese ähnlich zu dem nicht-flüchtigen Speicherabschnitt 11 sind.
  • Das Neubeschreiben der nicht-flüchtigen Speicherzelle MC umfasst eine Programmieroperation oder eine Löschoperation. Eine derartige Neubeschreibung wird ausgeführt, indem die Schwellwertspannung der nicht-flüchtigen Speicherzelle beispielsweise durch ein physikalisches Phänomen, etwa das Abführen/Einführen elektrischer Ladungen in das schwebende Gate der nicht-flüchtigen Speicherzelle MC oder durch das FN-Tunneln/Einfangen heißer Elektronen geändert wird. Jedoch ist das Wiederbeschreiben gemäß der vorliegenden Erfindung nicht darauf beschränkt.
  • ZUSAMMENFASSUNG
  • NICHT-FLÜCHTIGES SPEICHERBAUELEMENT
  • Die Operationsinformation wird durch einen Lesefühlerverstärker 19 ausgelesen und über die Datenleitung DB in einen flüchtigen Speicherabschnitt übertragen. Der flüchtige Speicherabschnitt ist aus dem flüchtigen Speicherabschnitt 21 mit einer SRAM-Konfiguration und dem zweiten flüchtigen Speicherabschnitt 23 aufgebaut, der Zwischenspeicherschaltungen aufweist, die jeweils parallel mit der Datenleitung DB verbunden sind. Die Operationsinformation, die in Abhängigkeit vom Zustand der Schreibschutzinformation, etc. bereit gestellt wird und in der nicht-flüchtigen Speicherzelle MC gespeichert ist, die durch die Wortleitung WLWP ausgewählt wird, wird bezüglich des ersten flüchtigen Speicherabschnitts 21 in Reaktion auf die Identifizierungsinformation, die mit der Operationsinformation verknüpft ist, etwa in Form der Adresse, geschrieben und ausgelesen. Die Operationsinformation, etwa die Einstellinformation, etc., die stets abrufbar ist, wird in den zweiten flüchtigen Speicherabschnitt 23 in Abhängigkeit von der Identifizierungsinformation geschrieben, die in konstanter Weise ausgegeben werden kann. Somit ist die Operationsinformation im Speichermodus in Abhängigkeit von den Eigenschaften der Operationsinformation verfügbar.

Claims (18)

  1. Nicht-flüchtiges Speicherbauelement mit einem flüchtigen Speicherabschnitt, der Operationsinformation bei Anliegen einer Versorgungsspannung aufzeichnet, wobei der flüchtige Speicherabschnitt umfasst: einen ersten flüchtigen Speicherabschnitt, der die aufgezeichnete Operationsinformation abhängig von einer Identifizierungsinformation, die mit jeder Operationsinformation verknüpft ist, ausliest; und einen zweiten flüchtigen Speicherabschnitt, der ständig die aufgezeichnete Operationsinformation in einer logisch verarbeitbaren Form unabhängig von der Identifizierungsinformation ausgibt.
  2. Nicht-flüchtiges Speicherbauelement nach Anspruch 1, das ferner einen nicht-flüchtigen Speicherabschnitt aufweist, der die Operationsinformation speichert, wobei der nicht-flüchtige Speicherabschnitt die darin gespeicherte Operationsinformation an den flüchtigen Speicherabschnitt in Reaktion auf das Einschalten, das Initialisieren und/oder das Ändern der in dem nicht-flüchtigen Speicherabschnitt gespeicherten Operationsinformation übermittelt.
  3. Nicht-flüchtiges Speicherbauelement nach Anspruch 1, wobei der erste flüchtige Speicherabschnitt die in dem ersten flüchtigen Speicherabschnitt aufzuzeichnende Operationsinformation in Reaktion auf eine interne Operation, die die Operationsinformation erfordert, ausliest.
  4. Nicht-flüchtiges Speicherbauelement nach Anspruch 1, wobei die Identifizierungsinformation, die mit der in dem ersten flüchtigen Speicherabschnitt aufzuzeichnenden Operationsinformation verknüpft ist, in Reaktion auf eine interne Operation festgelegt ist, die die Operationsinformation erfordert.
  5. Nicht-flüchtiges Speicherbauelement nach Anspruch 4, das ferner einen nicht-flüchtigen Speicherabschnitt aufweist, der die Operationsinformation speichert, wobei der nicht-flüchtige Speicherabschnitt die in dem ersten flüchtigen Speicherabschnitt aufzuzeichnende Operationsinformation an den ersten flüchtigen Speicher abschnitt in Reaktion auf das Einschalten, Initialisieren und/oder Ändern der in dem nicht-flüchtigen Speicherabschnitt gespeicherten Operationsinformation überträgt.
  6. Nicht-flüchtiges Speicherbauelement nach Anspruch 1, wobei der erste flüchtige Speicherabschnitt umfasst: mehrere Speicherzellen, die in Abhängigkeit von der Identifizierungsinformation ausgewählt sind; und mindestens eine gemeinsame digitale Leitung, die gemeinsam mit jeder von einer vorbestimmten Anzahl aus Speicherzellen der mehreren Speicherzellen verbunden ist, und wobei die in der Speicherzelle aufgezeichnete Operationsinformation aus der Speicherzelle, die in Abhängigkeit von der Identifizierungsinformation ausgewählt ist, durch die mindestens eine gemeinsame digitale Leitung ausgelesen wird.
  7. Nicht-flüchtiges Speicherbauelement nach Anspruch 6, wobei jede der mehreren Speicherzellen umfasst: einen Speicherabschnitt, der die Operationsinformation aufzeichnet; und einen Auswahlschalterabschnitt, der in Abhängigkeit von der Identifizierungsinformation ausgewählt ist und eine Steuerung der Verbindung zwischen dem Speicherabschnitt und der mindestens einen gemeinsamen digitalen Leitung ausführt, wobei der Auswahlschalterabschnitt die Steuerung der Verbindung in Bezug auf die vorbestimmte Anzahl an Speicherzellen, die gemeinsam mit der mindestens einen gemeinsamen digitalen Leitung verbunden sind, in Abhängigkeit von der Identifizierungsinformation ausführt, die für jede der Speicherzellen unterschiedlich ist.
  8. Nicht-flüchtiges Speicherbauelement nach Anspruch 7, wobei die Operationsinformation in dem nicht-flüchtigen Speicherabschnitt in Abhängigkeit von der Identifizie rungsinformation und in Reaktion auf das Einschalten, Initialisieren und/oder Ändern der in dem nicht-flüchtigen Speicherabschnitt gespeicherten Operationsinformation gespeichert wird, und wobei der Auswahlschalterabschnitt die Steuerung der Verbindung in Abhängigkeit von der Identifizierungsinformation ausführt, wodurch die Operationsinformation in die vorbestimmte Anzahl an Speicherzellen aus dem nicht-flüchtigen Speicherabschnitt über die mindestens eine gemeinsame digitale Leitung geschrieben wird.
  9. Nicht-flüchtiges Speicherbauelement nach Anspruch 1, wobei die Identifizierungsinformation, die mit der in dem ersten flüchtigen Speicherabschnitt aufzuzeichnenden Operationsinformation verknüpft ist, in Abhängigkeit von einem externen Zugriff festgelegt ist.
  10. Nicht-flüchtiges Speicherbauelement nach Anspruch 9, wobei die in dem ersten flüchtigen Speicherabschnitt aufzuzeichnende Operationsinformation eine Sicherheitsinformation ist.
  11. Nicht-flüchtiges Speicherbauelement nach Anspruch 9, wobei die in dem ersten flüchtigen Speicherabschnitt aufzuzeichnende Operationsinformation eine Schreibschutzinformation ist, und die Identifizierungsinformation eine Information auf der Grundlage einer Adresseninformation ist, die ein Gebiet kennzeichnet, das einer Schreibschutzsteuerung unterliegt.
  12. Nicht-flüchtiges Speicherbauelement nach Anspruch 1, wobei der zweite flüchtige Speicherabschnitt umfasst: einen Zwischenspeicherabschnitt, in welchem die Operationsinformation aufgezeichnet wird; und einen Schreibauswahlschalterabschnitt, der in Abhängigkeit von der Identifizierungsinformation ausgewählt ist und eine Steuerung der Verbindung zwischen dem Zwischenspeicherabschnitt und dem nicht-flüchtigen Speicherabschnitt ausführt.
  13. Nicht-flüchtiges Speicherbauelement nach Anspruch 12, wobei die Operationsinformation in dem nicht-flüchtigen Speicherabschnitt in Abhängigkeit von der Identifizierungsinformation und in Reaktion auf das Einschalten, Initialisieren und/oder Ändern der in dem nicht-flüchtigen Speicherabschnitt gespeicherten Operationsinformation gespeichert wird, und wobei der Schreibauswahlschalterabschnitt die Steuerung der Verbindung in Abhängigkeit von der Identifizierungsinformation ausführt, wodurch die Operationsinformation aus dem nicht-flüchtigen Speicherabschnitt in die Speicherzellen geschrieben wird.
  14. Nicht-flüchtiges Speicherbauelement nach Anspruch 1, wobei die gesamte in dem nicht-flüchtigen Speicherabschnitt gespeicherte Operationsinformation in den ersten flüchtigen Speicherabschnitt oder den zweiten flüchtigen Speicherabschnitt in Reaktion auf das Einschalten, Initialisieren und/oder Ändern der in dem nicht-flüchtigen Speicherabschnitt gespeicherten Operationsinformation übertragen wird.
  15. Nicht-flüchtiges Speicherbauelement nach Anspruch 1, wobei der erste flüchtige Speicherabschnitt in einem peripheren Schaltungsgebiet angeordnet ist.
  16. Nicht-flüchtiges Speicherbauelement nach Anspruch 1, wobei der erste flüchtige Speicherabschnitt umfasst: mehrere Speicherzellen; und mindestens eine gemeinsame digitale Leitung, die gemeinsam mit den mehreren Speicherzellen verbunden ist, und wobei die mehreren Speicherzellen zumindest in einer Richtung angeordnet sind, in der die digitale(n) Leitung(en) verläuft bzw. verlaufen.
  17. Nicht-flüchtiges Speicherbauelement nach Anspruch 1, wobei der zweite flüchtige Speicherabschnitt durch ein Layout-Muster auf Grundlage einer zweiten Entwurfsregel aufgebaut ist, und wobei der erste flüchtige Speicherabschnitt durch ein Layout-Muster auf der Grundlage einer ersten Entwurfsregel aufgebaut ist, die feinere Strukturen als die zweite Entwurfsregel, mit der der zweite flüchtige Speicherabschnitt aufgebaut ist, aufweist.
  18. Nicht-flüchtiges Speicherbauelement nach Anspruch 1, wobei ein Transistorelement einer Speicherzelle des ersten flüchtigen Speicherabschnitts kleiner ist als ein Transistorelement einer Speicherzelle des zweiten flüchtigen Speicherabschnitts.
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