DE19615956C2 - Ein nicht-flüchtiger, an einen DRAM-Bus anschließbarer Halbleiterspeicher und Verfahren zu dessen Betrieb - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf elektrisch lösch­ bare und programmierbare Nur-Lesespeicher (im folgenden als EEPROMS bezeichnet), und besonders auf nicht-flüchtige Halb­ leiterspeicher, die unmittelbar an einem Bus für dynamische Speicher mit wahlfreiem Zugriff betrieben werden können.

Die vorliegende Anmeldung für elektrisch löschbare und programmierbare Nur-Lesespeicher basiert auf der koreanischen Anmeldung Nr. 9972/1995.

Generell benötigen Computer- oder Mikroprozessor-gesteuerte Vorrichtungen die Entwicklung von EEPROM hoher Speicherdichte. Ferner haben Festplatten mit einer magnetischen Scheibe als einer zusätzlichen Speichervorrichtung in einem tragbaren Computer oder einem batterie-betriebenen System von der Größe eines Laptops (Notebooks) einen relativ großen Raum belegt. So wurden Anstrengungen für die Entwicklung von EEPROM hoher Spei­ cherdichte und hoher Leistung beim Entwurf solcher Systeme unternommen, um den durch die Festplatte belegten Raum zu verringern. Um zu solchen EEPROM hoher Speicherdichte und hoher Leistung zu gelangen, ist es ein wichtiger Punkt, den durch die Speicherzellen belegten Platz zu verringern. Kürzlich ist eine der Techniken zur Reduktion des durch die Speicher­ zellen belegten Raums in der EEPROM-Technik mit NAND-struktu­ rierten Speicherzellen entwickelt worden, wobei die Anzahl der Auswahltransistoren jeder Zelle und die Anzahl der mit den Bit­ leitungen verbundenen Öffnungen verringert werden kann. Die NAND-strukturierten Speicherzellen haben eine verbesserte Vor­ richtung, auf der ein Grabenbereich vom P-Typ gebildet ist, der auf einem Halbleitersubstrat vom N-Typ gebildet ist. Die von der verbesserten Vorrichtung benutzte Lösch- und Programmiertechnik ist in einer Schrift mit dem Titel "A NAND Structured Cell With A New Programming Technology For Highly Reliable 5V-Only Flash EEPROM" auf den Seiten 129 bis 130 einer Veröffentlichung "Sym­ posium an VLSI Technology" in 1990 offengelegt worden.

Dazu hat das EEPROM mit den NAND-strukturierten Speicherzel­ len, wie oben erwähnt, einen Betriebsmode, der in der Lage ist, simultan die Speichertransistoren innerhalb des Speicherzellen­ felds zu löschen, was ein Flash-Speicher genannt wird.

Typisch wird in stärker miniaturisierten Informationsverar­ beitungssystemen eine Anwendungssoftware in den Flash-Speicher einprogrammiert und während einer Operation heruntergeladen und in ein typisches DRAM mit Refresh-Mode gespeichert. Dann werden die programmierten Operationen ausgeführt. Kürzlich entwickelte Flash-Speicher mit DRAM-Schnittstelle haben eine Stiftanordnung, die auf eine Schnittstelle mit einem DRAM anwendbar sind, was in einem Datenbuch veröffentlicht ist, das ein Produkt "28FO16XD Flash Memory" einführt und im Oktober 1994 durch die INTEL Corp. in den U.S.A. veröffentlicht wurde.

Fig. 1 veranschaulicht die Belegungskonfiguration der Anschluss­ stifte, die im folgenden durchgängig als "Stifte" bezeichnet werden, für einen konventionellen Flash-Speicher mit DRAM- Schnittstelle.

Der Flash-Speicher in Fig. 1 verwendet einen Ein-/Ausgabebus mit × 16-Architektur, die Stifte RAS und CAS als Steuerungssignale für die Freigabe der Erzeugung einer Reihenadresse und einer Spaltenadresse, und die Stifte RP, WP und RY/BY (R/B) für die Betriebsmodes des Flash-Speichers. Das RP bewirkt, daß der Flash-Speicher in einen Schlafmodus versetzt wird, um so den Stromverbrauch während eines Bereitschaftszustands des Systems zu verringern; das WP hat die Funktion, den Verlust von im Speicher gespeicherten Daten bei Hochfahren oder Herunterfahren des Systems zu verhindern, und das R/B wird benutzt, um eine Zeitspanne von mehreren Mikrosekunden µs und Millisekunden ms zu erkennen, die erforderlich ist für die Programmierung und das Löschen in einer charakteristischen, nicht-flüchtigen Speicher­ vorrichtung.

Um die konventionelle Technik zu verstehen, werden die für Lese-, Programmier- und Löschmodes des Flash-Speichers relevan­ ten Operationen mit der in Fig. 1 gezeigten Stiftbelegungsanord­ nung im folgenden beschrieben. Ein existierendes DRAM hat im allgemeinen gewöhnliche Lese- und Schreibmodes, die durch entgegengesetzte Logikzustände des Schreibfreigabesignals WE bestimmt werden (ein logisch "hoch"-Pegel von WE steht für den Lese-Mode, ein "niedrig" steht für den Schreibmode). Der Flash-Speicher kann Lese-, Schreib-, Lösch- und Programmiermodes durch Setzen geeigneter, den I/O-Stiften zugeführter Kommandosignale ausfüh­ ren. Mit anderen Worten gesagt und wie in der folgenden Tabelle 1 gezeigt, erkennt der Speicher, falls das mit "FFh" in hexade­ zimaler Notation kodierte Kommandosignal an die I/O-Stifte ange­ legt wird, das Kommando als Information zur Freigabe einer Aus­ führung der Leseoperation und führt dann die Leseoperation aus. Und die hexadezimalen Signale "40h" bzw. "20h" veranlassen die Speichervorrichtung, in dem Schreib- bzw. Löschmode zu arbeiten.

Tabelle 1

Unter Bezug auf Fig. 2A und 2B wird eine Erläuterung einer typischen Operation, d. h. einer Lese-/Schreiboperation in dem Flash-Speicher gegeben, der die obigen Kommandos empfängt. Fig. 2A ist ein Zeitablaufdiagramm, das den Betrieb des Flash- Speichers für den Lese-Mode veranschaulicht. Falls zuerst das oben erwähnte Kommandosignal "FFh" an die I/O-Stifte des Flash- Speichers angelegt wird, sind die an die Adressenstifte A0 bis A9 von Fig. 1 angelegten Adressensignale irrelevant. Wenn das Spaltenadressenstrobesignal CAS und das Schreibfreigabesignal WE in den logisch "niedrig"-Pegel in dem Intervall wechseln, in dem das Reihenadressenstrobesignal RAS auf logisch "niedrig"-Pegel liegt, und falls die den I/O-Stiften des Speichers zugeführten Daten A5 den Wert "FFh" haben, dann wird der Lesekommandoeingabezyklus ausgeführt. D. h., der Speicher beginnt den Lesemode der Operation. Danach hat der Lesezyklus, in dem eine tatsäch­ liche Leseoperation durchgeführt wird, denselben Zeitablauf wie der des konventionellen DRAM. Mit anderen Worten erkennt der Speicher die Adresseneingabe an die Adressenleitung als Reihen­ adresse A1, wenn das RAS zum logisch "niedrig"-Pegel wechselt, und der Speicher erkennt die Adresseneingabe an die Adressen­ leitung als Spaltenadresse A1, wenn das CAS zum logisch "nie­ drig"-Pegel wechselt. Dementsprechend gibt der Speicher die gespeicherten Daten im Intervall A4 über die I/O-Stifte an seine Umgebung ab. Wenn die Ausgabe der Daten vollständig ist, wird der Zyklus beendet. Ein A3 zeigt das Intervall mit dem Zustand hoher Impedanz an.

Fig. 2B ist ein Zeitablaufdiagramm, das den Betrieb des Flash-Speichers für den Schreibmode veranschaulicht. Dieser Zeitablauf von Fig. 2B ist derselbe wie in Fig. 2A, außer daß das Kommando und das Schreibfreigabesignal die zu Fig. 2A entge­ gengesetzten Logikzustände haben. In dem Schreibmode sollte das "40h" als Kommandodaten A5 während des Kommandoeingabezyklus angelegt werden. Wenn dementsprechend der Kommandoeingabezyklus für den Schreibmode der Operation vollständig ist, wartet der Speicher auf Adressen und Daten, die von der Umgebung bereitzu­ stellen sind, und während des Schreibzyklus führt der Speicher die Schreiboperation der Eingabedaten aus.

Es kann erkannt werden, daß das Schreibkommando für den Flash-Speicher unter der Schreibsteuerung eingegeben wird, in derselben Weise wie der für das konventionelle DRAM. In Flash- Speicheranwendungen in Systemen, in denen der Flash-Speicher und das DRAM einen gemeinsamen Bus benutzen, gibt es in diesem Fall einen Mangel dadurch, daß eine unerwünschte Schreiboperation im DRAM durchgeführt wird, da der Schreibmode von Flash-Speicher und DRAM gemeinsam genutzt wird. Ferner müssen sowohl die Schreiboperation, die die externen Daten zum Seitenpuffer über­ trägt, als auch die Programmieroperation, die die im Seitenspei­ cher gespeicherten Daten zu den Flash-Speicherzellen überträgt, durchgeführt werden. Es kann bekannt sein, daß bei der konventio­ nellen Technik erneut das Kommando eingegeben werden sollte, um so die Programmieroperation nach der Schreiboperation auszufüh­ ren. Deshalb können in der konventionellen Technik der Flash- Speicher und das DRAM nicht den gemeinsamen Bus innerhalb des Systems benutzen, und getrennte Busse sollten vorgesehen werden, die damit einen getrennten Kommandoeingabezyklus bedingen. Da die CPU unabhängig von einander die Operation der Kommando­ bildung durchführt, kann sie in diesem Fall keine andere Opera­ tion ausführen. Das bewirkt, daß sich die Leistung des gesamten Systems verschlechtert. Ferner gibt es ein Problem, daß die große Fläche des Chipsatzes für die Zuführung des Flash-Spei­ cherkommandos geändert werden muß, um den Kommando-gesteuerten Flash zu unterstützen.

Aus der Monographie B. Prince, G. Due-Gundersen, "Semiconductor memories", 1. Auflage, John Wiley & Sons Ltd., Chichester-New York-Brisbane-Toronto-Singapur, 1983, Seite 132, sind EPROMs und ROMs mit einer identischen Anzahl von Anschlussstiften bekannt.

In dem Buch B. Prince, "Semiconductor memories", 2. Auflage, John Wiley & Sons Ltd., Chichester-New York-Brisbane-Toronto- Singapur, 1991, Seiten 494-497 und 633-635 werden die Standardi­ sierungsbemühungen bezüglich der Anschlussbelegung verschiedener Speichertypen und Speichergenerationen dargestellt, und es werden Nur-Lesespeicher erwähnt, die pinkompatibel zu EPROMs sind, um diese in der Massenproduktion zu ersetzen. Schließlich werden die Anforderungen, die allgemein an EEPROMs gestellt werden müs­ sen, veranschaulicht.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen nicht-flüchtigen Halbleiterspeicher (EEPROM) anzugeben, der im Parallelbetrieb mit DRAMs ohne gegen­ seitige Beeinflussung eingesetzt werden kann.

Diese Aufgabe wird durch einen nicht-flüchtigen Halbleiterspeicher gemäß PA1 sowie einem Verfahren zu dessen Betrieb gemäß PA14 gelöst.

Die vorliegende Erfindung sieht einen nicht-flüchtigen Halbleiterspeicher vor, der Adressensignale als von der Umgebung zugeführte Reihen- und Spaltenadressensignale multiplext, um dadurch die Adressen­ signale an Adressenstifte zu führen, und dann eine vorbestimmte Operation auszuführen.

Der nicht-flüchtige Halbleiterspeicher ordnet die mit den äußeren Stiften eines DRAM gemeinsamen Stifte in derselben Weise wie das DRAM an, und ordnet einen Rücksetzstift, Bereit-/Nicht­ bereitstift und einen Löschsteuerungsstift, die für spezifische Operationen des Speichers notwendig sind, so an, daß sie mit nicht benutzten Stiften unter den externen Stiften des DRAM korrespondieren. In dem obigen Zustand führt der Flash-Speicher dieselbe Leseoperation auf den dort gespeicherten Daten wie das DRAM aus, ohne zusätzliche Kommandoeingabe, und führt dieselbe Schreiboperation wie das DRAM aus, ohne zusätzliche Kommandoein­ gabe, aber weist ein Erholungsintervall auf, in dem über die I/O-Stifte zugeführte Daten automatisch in die Speicherzellen geschrieben werden, wenn das Reihenstrobesignal in einen ersten Zustand (einen logisch "hoch"-Pegel) wechselt. Ferner führt der Flash-Speicher eine Löschoperation an Teilen oder allen in dem Speicher gespeicherten Daten aus, ohne Rücksicht auf die DRAM- Operation, als Reaktion auf ein Datenlöschsignal, das an den Löschsteuerungsstift angelegt wurde. In dem Erholungsintervall gibt es die folgenden drei Betriebsmodes in Übereinstimmung mit den Zuständen der Information, die in einer ausgewählten Zelle gespeichert ist, und der Information, die von außerhalb des Systems eingegeben wird. Der erste Betriebsmode bedeutet eine Schreibtrefferoperation (write hit), während der alle mit ausgewählten Wortleitungen verbundenen Zellen im Löschzustand sind, und in diesem Fall wird in dem Erholungsintervall nur die Programmieroperation ohne die Löschoperation ausgeführt. Der zweite Betriebsmode bedeutet eine Schreibfehloperation (write miss), in der keine der mit den ausgewählten Wortleitungen verbundenen Zellen im Löschzustand ist, und in diesem Fall wird im Erholungsintervall die Löschoperation automatisch ausgeführt und dann wird die Programmieroperation automatisch ausgeführt.

Der dritte Betriebsmode bedeutet eine Schreibübereinstimmungs­ operation (write match), während der die Daten (Byte, Wort oder ganze Seite) der ausgewählten Zellen mit den von außerhalb des Systems zugeführten Daten übereinstimmen, und in diesem Fall wird in dem Erholungsintervall weder Löschoperation noch Pro­ grammieroperation ausgeführt, und das RY/BY wird zum logisch "hoch"-Pegel verändert. Die Schreibübereinstimmungsoperation (write match) wird vor der Schreibtreffer- (write hit) oder Schreibfehloperation (write miss) durchgeführt.

Die vorliegende Erfindung wird mittels Beispiel und den Zeichnungen veranschau­ licht, in denen gleiche Bezugszeichen ähnliche Ele­ mente oder Teile bezeichnen, und in denen:

Fig. 1 eine Stiftbelegungskonfiguration eines konventionel­ len, mit DRAM-Schnittstelle versehenen Flash-Speichers ist;

Fig. 2A und 2B Zeitablaufdiagramme sind, die die Lese- und Schreiboperationen des Flash-Speichers von Fig. 1 veranschau­ lichen;

Fig. 3 eine Konfiguration ist, die die Stiftbelegung des nach den Grundsätzen der vorliegenden Erfindung konstruierten Flash- Speichers veranschaulicht, die mit der des DRAM verglichen wird;

Fig. 4A und 4B Zeitablaufdiagramme sind, die die Lese- und Schreiboperationen des nach den Grundsätzen der vorliegenden Erfindung konstruierten Flash-Speichers veranschaulichen;

Fig. 5 ein Blockdiagramm ist, das die Konfiguration des nach den Grundsätzen der vorliegenden Erfindung konstruierten Flash- Speichers veranschaulicht;

Fig. 6 ein Schaltkreisdiagramm ist, das eine Verbindung zwi­ schen dem Speicherfeld und ihm zugeordneten Blöcken nach einer Ausführungsform der vorliegenden Erfindung veranschaulicht;

Fig. 7A und 7B genaue Schaltkreisdiagramme sind, die den Abschnitt des Speicherfelds und des Seitenpuffers von Fig. 6 veranschaulichen;

Fig. 8 ein Schaltkreisdiagramm ist, das eine Verbindung zwi­ schen dem Speicherfeld und ihm zugeordneten Blöcken nach einer Ausführungsform der vorliegenden Erfindung veranschaulicht;

Fig. 9 ein genaues Schaltkreisdiagramm ist, das den Abschnitt des Speicherfelds und des Seitenpuffers von Fig. 8 veranschau­ licht; und

Fig. 10 ein Zeitablaufdiagramm ist, das die Betriebsmodeein­ stellung des Flash-Speichers von Fig. 3 durch das in der vorlie­ genden Erfindung benutzte Adressenkombinationssignal veranschau­ licht.

Zur Erläuterung der bevorzugten Ausführungsform der vorlie­ genden Erfindung ist Fig. 3 eine Konfiguration, die die Stift­ belegung des nach den Grundsätzen der vorliegenden Erfindung konstruierten Flash-Speichers veranschaulicht, welche verglichen wird mit der eines TSOP-Packung-Produktes eines 16-Mega-DRAM mit 4K-Refresh und 1M × 16 Organisation. Unter Bezug auf Fig. 3 ent­ hält jede der beiden Speichervorrichtungen (DRAM und Flash- Speicher) gemeinsam sechzehn I/O-Stifte (DQ0-DQ15), drei Stifte zur Aufnahme der Steuerungssignale RAS und CAS zur Aufteilung der Reihen-/Spaltenadressen, einen Eingabestift WE, der zur Bezeichnung der Lese- und Schreibmodes angeordnet ist, zwölf Adressenbusstifte (A0-A11) zur Aufnahme der Adressensignale auf zwölf Adressenleitungen, drei Stromversorgungsstifte Vcc und drei Massepotentialstifte Vss, und einen Ausgabefreigabestift OE. Dementsprechend sind 39 Stifte von den in Fig. 3 gezeigten 44 Stiften gemeinsam im DRAM und im Flash-Speicher angeordnet, über die die CPU Signale und Funktionsdaten überträgt.

Um andererseits nicht irgendeine Wirkung im Betrieb des DRAM bei der Ausführung der Operationsmodes des Flash-Speichers zu haben, werden mindestens fünf nur im Flash-Speicher enthaltene Funktionsstifte vorgesehen. In der vorliegenden Erfindung sind zwei Stifte von den fünf Funktionsstiften Stifte ohne Verbin­ dung, und die restlichen drei Stifte werden nur für den Betrieb des Flash-Speichers benutzt. Diese drei Stifte sind korrespon­ dierend zu den Stiften des DRAM ohne Verbindung angeordnet, so daß der Flash-Speicher an denselben DRAM-Bus plaziert werden kann. D. h., es werden die drei Funktionsstifte wie etwa ein Rücksetzstift RST in Korrespondenz zum zwölften Stift NC im DRAM, ein Bereit-/Nichtbereitstift R/B in Korrespondenz zum elften Stift NC im DRAM und ein Löschstift EC in Korrespondenz zum vierunddreißigten Stift NC im DRAM vorgesehen. Der Rücksetz­ stift RST dient zum Rücksetzen des Flash-Speichers aus verschie­ denen Arten von Modes und zum gleichzeitigen Beginn des Schlaf­ mode, um dadurch den Stromverbrauch auf etwa 5 µA zu verringern. Der Bereit-/Nichtbereitstift R/B dient zur Anzeige des Nicht­ bereitzustands des Flash-Speichers für die Umgebung im Verlauf der Erholungsoperation, die eine Zeitspanne von mehreren µs oder mehreren ms nach der Schreiboperation benötigt, und zur Anzeige des Bereitzustands durch Verändern des eigenen Logikpegels nach Abschluß der Erholungsoperation. Der Löschstift EC dient zur Übertragung des Signals für den Löschbetriebsmode an das Innere des Flash-Speichers. Mit anderen Worten ist eine Blocklösch­ operation nötig zum Löschen von Daten von mehreren Kilobytes als Charakteristik des Flash-Speichers. Dazu führt die CPU die Löschdaten über die Busleitung des EC zu, und der Flash-Speicher beginnt den Löschbetriebsmode. Natürlich kann aus der folgenden Tabelle 2 erkannt werden, daß keine Daten im DRAM irgendeine Auswirkung bei der Ausführung ihrer eigenen Operationen erfahren haben. Wenn der Buszustand, der mit den drei Stiften für den Flash-Betrieb am DRAM-Bus korrespondiert, einen Schwebezustand annimmt, legt der Flash-Speicher die drei Stifte auf "hoch"- oder "niedrig"-Pegel und hat deshalb keine Wirkung auf eine andere, ohne die drei Stifte ausgeführte Operation.

Tabelle 2

Die obige Tabelle 2 zeigt die Betriebsmodes des Flash- Speichers nach der vorliegenden Erfindung und des allgemeinen DRAM entsprechend dem logischen Zustand an jedem Stift. Zuerst werden während des Lesebetriebsmodes mit den ausgewählten Adres­ sen korrespondierende Daten in dem Zustand, in dem die obigen Signale alle im logisch "niedrig"-Pegel sind, vom Speicher aus­ gegeben, wenn das RAS und CAS beide in den logisch "niedrig"- Pegel gehen und das WE im logisch "hoch"-Pegel ist. Wenn das RAS und CAS beide in den logisch "niedrig"-Pegel gehen und das WE im logisch "niedrig"-Pegel ist, wird der Schreibbetriebsmode ausge­ führt, und Daten werden an den ausgewählten Adressen gespei­ chert. In der konventionellen Technik werden die Lese- und Schreiboperationen nach der Eingabe des Kommandos ausgeführt, aber es ist bekannt, daß das DRAM und der Flash-Speicher von Fig. 3 die Lese- und Schreiboperationen ohne den Kommandoeinga­ bezyklus mit demselben Zeitablauf des jeweils anderen ausführen.

Dazu führt der Flash-Speicher die Blocklöschoperation aus, wenn das RAS und EC auf den logisch "niedrig"-Pegel gehen und das CAS zum logisch "hoch"-Pegel wechselt. In diesem Fall führt das DRAM den Nur-RAS-Auffrischen-Betriebsmode aus, was in der Technik wohlbekannt ist. Wenn ferner in dem Zustand, in dem das WE den logisch "hoch"-Pegel annimmt, wenn das CAS in den logisch "niedrig"-Pegel wechselt, und das RAS dann in den logisch "nie­ drig"-Pegel geht, beginnt das DRAM den CAS-vor-RAS-Auffrisch- Betriebsmode, aber der Zeitablauf im Flash-Speicher ist nicht betroffen, weil der Flash-Speicher keine Auffrischoperation benötigt.

Der Betriebsmode, d. h. ein Mode für die Bezeichnung des Blocksperrens/-entsperrens zur Verhinderung des Löschens und Wiederprogrammierens durch Lesen der Vorrichtung und Erzeugung der Information oder durch Auswahl eines spezifischen Blocks, der in dem Flash-Speicher erforderlich ist außer bei den oben erwähnten Modes, sollte aus den im DRAM nicht verwendeten Modes ausgewählt werden. In diesem Fall kann, bevor das RAS vom logisch "hoch"-Pegel zum logisch "niedrig"-Pegel wechselt, der WCBR-Betriebsmode benutzt werden, in dem das CAS und WE vom logisch "hoch"-Pegel zum logisch "niedrig"-Pegel wechselt.

Der beim DRAM als ein Testmode wohlbekannte WCBR-Betriebsmode wird genau in Fig. 10 beschrieben werden, aber ein wesentlicher Punkt wird jetzt beschrieben. Wenn Adressenschlüsseldaten im WCBR-Mode eingegeben werden, benutzt das DRAM Adressen, die bei den Bits geringster Signifikanz (LSB) beginnen, aber der Flash- Speicher nach der vorliegenden Erfindung benutzt Adressen, die bei den Bits größter Signifikanz (MSB) beginnen. So wird die Operation des DRAM bei Auswahl des Flash-Modes ignoriert, und die Operation des Flash-Speichers wird bei Auswahl des DRAM- Modes ignoriert.

Dementsprechend kann der Flash-Speicher mit der Stiftbelegung einschließlich des EC zur Auswahl des Blocklöschens, wie in Fig. 3 gezeigt, dieselbe Lese-/Schreiboperation wie die des DRAM in einem System ausführen, das DRAM und Flash-Speicher an demselben Bus benutzt. Daher kann ein Benutzer den Flash-Speicher ohne Umschaltung der Hardwareplatine innerhalb des Systems benutzen.

Fig. 4A und 4B sind Zeitablaufdiagramme, die den Lesezeit­ ablauf im schnellen Seitenmode bzw. den Schreibzeitablauf im schnellen Seitenmode des Flash-Speichers veranschaulichen. Der Zeitablauf im schnellen Seitenlesebetriebsmode ist derselbe wie der von 16-Mega-DRAM, und der Zeitablauf im schnellen Seitenschreibbetriebsmode ist derselbe wie der von 16-Mega-DRAM, aber ist davon im Zeitablauf dadurch unterschiedlich, daß das R/B, das den Betriebszustand des Flash-Speichers anzeigt, auf den logisch "niedrig"-Pegel fällt, nachdem alle Daten geschrieben sind, und das RAS geht dann auf den logisch "hoch"-Pegel. Dieser Zeitablauf zeigt den Nichtbereitzustand an, während die eingegebenen Daten in die Zellen des Flash-Speichers einprogrammiert werden. D. h., um die Daten des Flash-Speichers von logisch "1" auf "0" zu verändern, muß der Speicherzellen­ transistor eine Tunneloperation durch ein heißes Elektron oder einen Fowler-Nordheimstrom erzeugen, deren Dauer sich von mehreren µs bis zu mehreren ms erstrecken kann. Der Flash- Speicher gibt das Nichtbereitsignal über den Stift R/B aus, so daß die CPU des Systems den Nichtbereitzustand erkennen kann. Nachdem die Daten innerhalb des Flash-Speichers geschrieben sind, während dessen die CPU des Systems für die Dauer der Erholungszeitspanne einen Wartezyklus hat, bis sich der Nichtbereit­ zustand zum Bereitzustand verändert. Die Zeitdauer des Erho­ lungsintervalls wird bestimmt durch die oben erwähnten Schreib­ treffer ("write hit"), Schreibfehler ("write miss") bzw. Schreibübereinstimmung ("write match"), entsprechend den in den mit der ausgewählten Reihenleitung verbundenen Zellen gespei­ cherten Daten und den gerade von außen eingegebenen Daten. Eine Erläuterung der Lese-, Schreib- und Erholungsoperationen wird mit Bezug auf Fig. 5 bis 9 gegeben.

Fig. 5 ist ein Blockdiagramm, das die Konfiguration des Flash-Speichers nach den Grundsätzen der vorliegenden Erfindung veranschaulicht. Die Beschreibung der Funktion eines jeden Blocks wird vermieden, weil er dieselbe Funktion wie beim DRAM oder Flash-EEPROM hat.

Fig. 6 ist ein Schaltkreisdiagramm, das eine Verbindung zwischen dem Speicherfeld von Fig. 5 und seinen zugeordneten Blöcken veranschaulicht.

Ferner wird in Fig. 6 eine 1 M × 16-Bit- (16-MBit)-Struktur verwendet, aber eine andere Struktur ist eben­ falls möglich. Und zur Erleichterung der Erklärung sind die Zellenfelder in 32 Blöcke aufgeteilt. Dazu haben die Zellenfelder in Fig. 6 NAND-strukturierte Flash-EEPROM, aber ein anderer Typ von nicht-flüchtigen Speicherzellen kann benutzt werden.

In Fig. 6 arbeiten zwei der vier Speicherbereiche, die je acht Zellenfelder enthalten und im folgenden als "Bereiche" bezeich­ net werden, gleichzeitig während der Lese- und Schreiboperatio­ nen, aber die vorliegende Erfindung ist unabhängig von der An­ zahl der gleichzeitig arbeitenden Bereiche.

Ferner wird in Fig. 6 eine Ausführungsform gezeigt, in der zwei Bitleitungen mit einem einzigen Seiten­ puffer verbunden sind, aber eine einzige Bitleitung oder eine Vielzahl von Bitleitungen können mit ihm verbunden sein.

Fig. 7A und 7B sind genaue Schaltkreisdiagramme, die den Abschnitt des Speicherfelds und Seitenpuffer von Fig. 6 veran­ schaulichen, in dem zwei Bitleitungen mit dem einzigen Seiten­ puffer verbunden sind. Eine Leseoperation des in Fig. 7 gezeig­ ten Schaltkreises wird mit Bezug auf Fig. 4 diskutiert. Wenn in Fig. 4 das RAS auf logisch "niedrig"-Pegel fällt und die Reihen­ adresse zur Auswahl der Wortleitung über die Adressenstifte ein­ gegeben wird, wird eine einzige Wortleitung auf einem Bereich durch die Bezeichnung der Reihenadresse ausgewählt. Dementspre­ chend ist in Fig. 7 eine der zwei mit dem Seitenpuffer verbun­ denen Bitleitungen ausgewählt, und die andere ist nicht ausge­ wählt. Dazu liefern Referenzzellen, die mit der nichtausgewähl­ ten Bitleitung verbunden sind, den Strom, um das Potential der nichtausgewählten Bitleitung unter ihre Vorladungsspannung zu senken. Im Gegensatz dazu unterscheidet sich das Potential der ausgewählten Bitleitung entsprechend dem Fall, in dem die unter den mit der ausgewählten Bitleitung verbundenen Zellen durch die ausgewählte Wortleitung ausgewählten Zellen gelöscht oder aber programmiert sind. D. h., wenn die Zellen gelöscht sind, ist das Potential der ausgewählten Bitleitung wesentlich niedriger als das der nichtausgewählten Bitleitung, und wenn die Zellen pro­ grammiert sind, ist das Potential der ausgewählten Bitleitung wesentlich höher als das der nichtausgewählten Bitleitung, da die Zellen keinen Pfad haben, auf dem der Strom fließt. Die Auswahl und Nichtauswahl der Bitleitung hängt von den Signalen RSL1t, RSL2t, SSL1t und SSL2t in Fig. 7 ab. Wenn die RSL1t und SSL1t auf logisch "hoch"-Pegel sind, und die RSL2t und SSL2t auf logisch "niedrig"-Pegel sind, wird die linke Bitleitung zur nichtausgewählten Bitleitung. Dazu wird die Referenzzelle ein­ geschaltet, und die Strommenge für die Referenzzelle wird durch eine Spannung VREF bestimmt. Im Gegensatz dazu wird die rechte Bitleitung zur ausgewählten Bitleitung. Dazu wird die Referenz­ zelle ausgeschaltet, und die Strommenge für die Referenzzelle wird durch den Zustand der ausgewählten Zelle bestimmt. Falls es eine Differenz zwischen den Potentialen der ausgewählten und der nichtausgewählten Bitleitungen gibt, wird ein Leseverstärker vom Haltetyp aktiviert (d. h., LABt wird im logisch "niedrig"-Pegel zugeführt, und das LAt wird im logisch "hoch"-Pegel zugeführt), und so wird ein kleiner Betrag von Spannungsdifferenz zwischen ihnen auf die Pegeldifferenz zwischen 0 V und Versorgungsspannung Vcc verstärkt. Die verstärkte Differenz ermöglicht, daß IOi und IOiB auf logisch "niedrig"-Pegel, und YAi und YBi auf logisch "hoch"-Pegel sind. Dadurch erscheint eine Datenspannung auf der Bitleitung. Wenn die Daten IOi und IOiB über einen DQ-Treiber an das Äußere des Systems ausgegeben werden, ist die Schreibopera­ tion vollständig. Fig. 7B zeigt den mit dem in Fig. 6 nichtakti­ vierten Bereich korrespondierenden Seitenpuffer.

Die Schreiboperation wird beschrieben. Falls die externen Daten in Fig. 4 zu schreiben sind, wird das RAS zum logisch "niedrig"-Pegel geändert, und die eingegebene Adresse wird als Reihenadresse bestimmt. Folglich wird die zu schreibende Wort­ leitung ausgewählt, und das WE wird zum logisch "niedrig"-Pegel nach Ablauf einer vorbestimmten Zeit geändert, so das der Spei­ cher die Verwirklichung der Schreiboperation erkennen kann. Dazu werden die zu schreibenden, äußeren Daten über die DQ-Stifte in das Innere eingegeben. Die von außen eingegebenen Daten werden in den Seitenpuffer des nichtausgewählten Bereichs, z. B. den Halteabschnitt des Seitenpuffers in Fig. 7 geschrieben. Hier haben die Signale LAb und LABb die logisch "hoch"- bzw. "niedrig"-Pegel. Wenn das RAS nach Abschluß der Schreiboperation zum logisch "hoch"-Pegel geändert wird, ist die Schreiboperation nach außen hin vollständig abgeschlossen, und eine Erholungsoperation beginnt, um die gehaltenen Daten im Inneren der Vorrichtung in die Speicherzellen zu schreiben. In dem Fall, daß das R/B den lo­ gisch "niedrig"-Pegel annimmt, dient es als Information, daß auf den Speicher von außen nicht zuzugreifen ist. Die interne Schreiboperation in den Speicher, d. h. die Erholungsoperation, wird ausgeführt mit dem Lesen der Daten von mit der ausgewählten Wortleitung verbundenen Zellen in den Seitenpuffer des ausgewähl­ ten Bereichs in der Weise, wie bei der Leseoperation beschrieben, nachdem die von außen eingegebenen Daten bereits in dem Seiten­ puffer des nichtausgewählten Bereichs sind. Wenn die Leseoperati­ on abgeschlossen ist, werden die Daten des Seitenpuffers des aus­ gewählten Bereichs mit denen des nichtausgewählten Bereichs ver­ glichen, und es wird weiter bestimmt, ob die Daten des ausgewähl­ ten Bereichs Daten sind, die mit Zellen korrespondieren, die ge­ löscht worden sind. Der Vergleich der Daten wird typisch mittels eines Vergleicherschaltkreises durchgeführt. Ferner wird die obi­ ge Bestimmung mittels der Addition der Daten (ODERung) aller Zel­ len in dem ausgewählten Bereich durchgeführt, ob sie logisch "0" oder "1" ergibt, da die Daten des Seitenpuffers entsprechend den Zellen, welche gelöscht wurden, "0" sind (logisch "niedrig"- Pegel). Wenn die Daten der Seitenpuffer des ausgewählten Bereichs und des nichtausgewählten Bereichs einander gleich sind, wird die Schreiboperation abgeschlossen und das R/B nimmt den logisch "hoch"-Pegel an. Dann wird nach Ablauf einer konstanten Zeitspan­ ne der Bereitzustand eingenommen. Dieser Zustand korrespondiert mit der Schreibübereinstimmung (write match).

Wenn jedoch die Daten des Seitenpuffers des ausgewählten Be­ reichs und des nichtausgewählten Bereichs nicht einander gleich sind, werden in dem Fall, daß die Daten des Seitenpuffers des ausgewählten Bereichs alle "0" sind, d. h. alle gelöschten Zellen entsprechen, die Daten des nichtausgewählten Bereichs zum Seiten­ puffer des ausgewählten Bereichs übertragen. Die Übertragungsope­ ration wird leicht erreicht durch Ausgleichen der Seitenpuffer von Fig. 7A, Beibehalten der LABt und LAt auf logisch "niedrig"- bzw. logisch "hoch"-Pegel und Ändern der ISOt und ISOb zu logisch "hoch"-Pegel in dem Zustand, in dem LABb bzw. Lab in dem logisch "niedrig"- bzw. "hoch"-Pegel sind. Nach der Datenübertragung wer­ den die Daten des Seitenpuffers des ausgewählten Bereichs durch die Programmierweise programmiert, die in der oben erwähnten, ko­ reanischen Patentanmeldung offengelegt wurde. Nach Abschluß der Programmieroperation geht das R/B zum logisch "hoch"-Pegel, und der Bereitzustand für den Abschluß der Schreiboperation wird ein­ genommen. Dieser Zustand korrespondiert mit dem Schreibtreffer (write hit).

Andererseits werden in dem Fall, daß die Daten des Seiten­ puffers des ausgewählten Bereichs nicht alle "0" sind, die Halte­ schaltungen des Seitenpuffers des ausgewählten Bereichs ausgegli­ chen, und die Daten des nichtausgewählten Bereichs werden im Sei­ tenpuffer des ausgewählten Bereichs gespeichert. Dann wird die Löschoperation für alle mit der ausgewählten Wortleitung des aus­ gewählten Bereichs verbundenen Zellen durchgeführt. Nach Abschluß der Löschoperation wird begonnen, die Daten des Seitenpuffers des ausgewählten Bereichs zur nichtausgewählten Bitleitung zu schrei­ ben. Dann geht das R/B zum logisch "hoch"-Pegel, und nach Ablauf einer vorbestimmten Zeit wird der Bereitzustand für den Abschluß der Schreiboperation eingenommen, um die Ausführung der nächsten Operation zu ermöglichen. Dieser Zustand korrespondiert mit dem Schreibfehler (write miss).

In dem Fall, in dem die Schreibdaten von außen im Seitenpuf­ fer des ausgewählten Bereichs gespeichert sind, werden die Daten des Seitenpuffers des ausgewählten Bereichs zuerst in den Seiten­ puffer des nichtausgewählten Bereichs übertragen, und dann werden die folgenden Operationen ausgeführt, entsprechend jedem der Fäl­ le Schreibübereinstimmung (write match), Schreibtreffer (write hit) bzw. Schreibfehler (write miss).

Fig. 8 ist ein Schaltkreisdiagramm, das eine Verbindung zwi­ schen dem Speicherfeld und seinen zugeordneten Blöcken nach einer Ausführungsform der vorliegenden Erfindung veranschaulicht, und Fig. 9 ist ein genaues Schaltkreisdiagramm, das den Abschnitt des Speicherfelds und Seitenpuffers von Fig. 8 veranschaulicht. Unter Bezug auf Fig. 8 werden zwei Bereiche im Speicher gleichzeitig ausgewählt, und eine Wortleitung wird in jedem Bereich ausge­ wählt. Hier werden die Lese- und Schreiboperationen in ähnlicher Weise, wie bei denen von Fig. 6 und 7 durchgeführt. Es gibt je­ doch einen Unterschied, in dem die Funktion des Seitenpuffers des nichtausgewählten Bereiches von Fig. 6 durch die Halteschaltkrei­ se 800 und 810 von Fig. 8 ausgeführt wird. Bei der Datenleseope­ ration werden die Daten der ausgewählten Bitleitung in dem Sei­ tenpuffer in dem Zustand gespeichert, in dem ISO1 und ISO2 den logisch "niedrig"-Pegel haben, und nachdem die ISO1, Yai und Ybi zum logisch "hoch"-Pegel gewechselt haben, werden die Daten des Seitenpuffers nach außen über die Leitungen Isi und IoiB ausgege­ ben. Bei der Datenschreiboperation werden ferner die Eingabedaten von außen in den Halteschaltkreisen 800 und 810 über die Leitun­ gen Ioi und IoiB in dem Zustand gespeichert, in dem ISO1 den lo­ gisch "niedrig"-Pegel und ISO2 den logisch "hoch"-Pegel hat. Da­ nach werden die Daten der ausgewählten Bitleitung in dem Seiten­ puffer in derselben Weise gespeichert, wie bei der Datenleseope­ ration. Und jede der Schreibübereinstimmungs- (write match), Schreibtreffer- (write hit) bzw. Schreibfehloperationen (write miss) wird, wie oben diskutiert, durchgeführt, um dadurch die Schreiboperation abzuschließen.

Fig. 10 ist ein Zeitablaufdiagramm, das den Operationszeit­ ablauf veranschaulicht, der in der Lage ist, zu Operationsmodes, wie etwa Löschaufhebung, Blocksperren/-entsperren und Lesen der Vorrichtungsidentifikation zu gelangen, was nur in Flash-Spei­ chern erforderlich ist. Eine Ausführungsform für die Adressen­ schlüssel mit der Fähigkeit, zu allen Arten von Flash- Operationsmodes zu gelangen, wird in der folgenden Tabelle 3 ver­ anschaulicht.

Tabelle 3

Unter Bezug auf Fig. 10 kann erkannt werden, daß der WCBR- Zeitablauf, bei dem die CPU Adressenschlüsseldaten nach Tabelle 3 über die Adressenstifte des Flash-Speichers zuführt, gezeigt wird. Hier werden die zugeführten Adressenschlüsseldaten in dem Register innerhalb des Flash-Speichers gespeichert, und sie dienen der Ausführung eines vorbestimmten Betriebsmodes. Bevor in Fig. 10 das RAS in den logisch "niedrig"-Pegel wechselt, müssen das CAS und das WE im logisch "niedrig"-Pegel sein. Wenn danach das RAS in den logisch "niedrig"-Pegel wechselt, wird jeder der Flash-Modes entsprechend der Art der Adresseneingabe ausgewählt. Der WCBR-Zeitablauf wird standardmäßig für die Bezeichnung des Testmodes im DRAM benutzt, und das DRAM benutzt Adressen, die von den Bits geringster Signifikanz aus starten (LSB). Der Flash-Speicher jedoch benutzt drei Bits von den Bits höchster Signifikanz (MSB), um so die besonderen Flash-Modes auszuwählen. In der Anwendungsverwaltung, in der das DRAM und der Flash-Speicher an derselben Busleitung betrieben werden, kann der Betrieb nur eines Flash-Speichers durchgeführt werden, ohne den Betrieb des DRAM zu beeinflussen. Da der Verwirkli­ chungsweg in den existierenden DRAM angewendet wurde, werden weitere Beschreibungen zwecks Kürze der Erläuterung weggelassen.

In der Anwendungsverwaltung, in der das DRAM und Flash-Spei­ cher mit DRAM-Schnittstelle an derselben Busleitung betrieben werden, werden deshalb die Betriebsmodes für das Lesen und Schreiben gemeinsam benutzt, und in den anderen Flash-Modes wird nur auf den Flash-Speicher unter Benutzung des WCBR-Zeitablaufs oder des EC zugegriffen, ohne Wirkung auf die DRAM-Operation. Darüber hinaus kann der Datenlöschmode für den Flash-Speicher unter Benutzung der Hardwarestiftsteuerung an derselben Bus­ leitung vorgesehen werden, so daß der Flash-Speicher gesteuert werden kann durch Anordnung eines Steuerungsstifts, ohne große Änderung des DRAM-Steuerungschips, der auf der existenten Pla­ tine montiert ist. Ferner hat die vorliegende Erfindung eine Systemstruktur, bei der ein existierender Kode die nichtflüch­ tige Speichervorrichtung und DRAM wirksam bespeichert, und dadurch werden die beiden Vorrichtungen mit unterschiedlicher Schnittstelle zu einander passend gemacht, so daß Entwurfs­ komplexität und der Kostenanstieg vermieden wird.

Claims (14)

1. Nicht-flüchtiger Halbleiterspeicher mit elektrischen Lösch- und Programmier­ funktionen (EEPROM), die auf ein Reihenadressen-Strobe-Signal (RAS) und ein Spaltenadressen-Strobe-Signal (CAS) reagiert, wobei das EEPROM ent­ hält:
eine erste Vielzahl von Anschlussstiften, die anschlusskompatibel zu den An­ schlussstiften eines dynamischen Speichers mit wahlfreiem Zugriff (DRAM) angeordnet sind, um einen parallelen Betrieb des EEPROM mit dem DRAM über einen gemeinsamen Datenbus zu ermöglichen,
eine zweite Vielzahl von Anschlussstiften, die anschlusskompatibel zu nicht benutzten Anschlussstiften des DRAM angeordnet sind, und über die das EEPROM in einem elektronischen System an den gemeinsamen Datenbus angeschlossen werden kann,
wobei das CAS- und RAS-Signal in derselben Weise wie beim DRAM eine Leseoperation des EEPROM steuert,
wobei das CAS- und RAS-Signal in derselben Weise wie beim DRAM eine Schreiboperation des EEPROM steuert, wodurch eingegebene Daten zu­ nächst in einen Seitenpuffer und anschließend in die Speicherzellen des EEPROM eingeschrieben werden, und
wobei die Beendigung des Schreibvorgangs durch ein Bereitschaftssignal an­ gezeigt wird.

2. Nicht-flüchtiger Halbleiterspeicher nach Anspruch 1, wobei das EEPROM weiterhin eine Vorrichtung zum Ausführen einer mehrere Speicherzellen um­ fassenden Blocklöschoperation unabhängig von den Operationen des DRAM umfasst.

3. Nicht-flüchtiger Halbleiterspeicher nach einem der Ansprüche 1 oder 2, die zweite Vielzahl von Anschlussstiften einen Rücksetzanschlussstift, einen Be­ reit-/Nichtbereit-Anschlussstift und Löschanschlussstift einschließen.

4. Nicht-flüchtiger Halbleiterspeicher nach Anspruch 3,
wobei der Rücksetzan­ schlussstift das EEPROM in einen Schlafmode von einem anderen Betriebs­ mode versetzt, um so den Stromverbrauch in EEPROM herabzusetzen, und
wobei der Bereit-/Nichtbereit-Anschlussstift alternativ ein Nichtbereit-Zustand und einen Bereitzustand mittels eines vorbestimmten Logikalgorithmus an­ zeigt,
und der Löschanschlussstift der Übertragung eines Signals für die Löschope­ ration in das EEPROM dient.

5. Nicht-flüchtiger Halbleiterspeicher nach Anspruch 1, wobei das Einschreiten der Daten in die Speicherzellen des EEPROM nach einem Schreibüberein­ stimmungsmode (write match), einem Schreibtreffermode (write hit) oder ei­ nem Schreibfehlmode (write miss) erfolgt.

6. Nicht-flüchtiger Halbleiterspeicher nach Anspruch 5, wobei der Schreibüber­ einstimmungsmode (write match) ausgeführt wird, wenn die zu schreibenden Daten identisch sind mit den in den ausgewählten Speicherzellen gespei­ cherten Daten.

7. Nicht-flüchtiger Halbleiterspeicher nach Anspruch 5, wobei der Schreibtref­ fermode (write hit) ausgeführt wird, wenn die in den ausgewählten Speicher­ zellen gespeicherten Daten alle gelöscht sind.

8. Nicht-flüchtiger Halbleiterspeicher nach Anspruch 5, wobei der Schreibfehl­ mode (write miss) ausgeführt wird, wenn mindestens eines der in den ausge­ wählten Speicherzellen gespeicherten Daten nicht gelöscht ist.

9. Nicht-flüchtiger Halbleiterspeicher nach einem der Ansprüche 1 bis 8, wobei ein Flashmode ausgeführt wird als Reaktion auf eine Eingabe eines Adres­ senschlüssels über Adressenanschlussstifte entsprechend einem spezifi­ schen Zeitablauf.

10. Nicht-flüchtiger Halbleiterspeicher nach Anspruch 9, wobei der spezifische Zeitablauf ein WCBR-Zeitablauf ist, in dem das RAS-Signal zu einem zweiten Zustand geändert wird, nachdem das CAS-Signal und das Schreibfreigabe­ signal von einem ersten Zustand zu einem zweiten Zustand geändert wurde.

11. Nicht-flüchtiger Halbleiterspeicher nach Anspruch 10, wobei der erste Zu­ stand ein logisch "hoch"-Zustand eines CMOS-Pegels ist, und der zweite Zu­ stand ein logisch "niedrig"-Zustand des CMOS-Pegels ist.

12. Nicht-flüchtiger Halbleiterspeicher nach Anspruch 9, wobei der Adressen­ schlüssel über drei Anschlussstifte vorgesehen ist, einschließlich eines An­ schlussstifts für Adressenanschlussstifte höchste Signifikanz unter den Ad­ ressenanschlussstiften.

13. Nicht-flüchtiger Halbleiterspeicher nach Anspruch 9, wobei der Flashmode mindestens einen Löschaufhebungsmode, einen Blocksperr-/Blockentsperr- Bezeichnungsmode und einen Speicheridentifizierungslesemode enthält.

14. Verfahren für den parallelen Betrieb eines nicht-flüchtigen Halbleiterspeichers mit elektrischen Lösch- und Programmierfunktionen (EEPROM) mit einem dy­ namischen Speicher mit wahlfreiem Zugriff (DRAM) über einen gemeinsamen Datenbus, wobei das EEPROM auf ein Reihenadressen-Strobe-Signal (RAS) und ein Spaltenadressen-Strobe-Signal (CAS) reagiert und eine erste Vielzahl von Anschlussstiften, die anschlusskompatibel zu den Anschlussstiften des DRAM angeordnet sind, sowie eine zweite Vielzahl von Anschlussstiften, die anschlusskompatibel zu nicht benutzten Anschlussstiften des DRAM ange­ ordnet sind, aufweist und wobei das Verfahren die folgenden Schritte enthält:
Steuern einer Leseoperation des EEPROM durch das CAS- und RAS-Signal in derselben Weise wie beim DRAM,
Steuern einer Schreiboperation des EEPROM durch das CAS- und RAS- Signal in derselben Weise wie beim DRAM, wodurch eingegebene Daten zu­ nächst in einen Seitenpuffer und anschließend in die Speicherzellen des EEPROM eingeschrieben werden, und
Anzeigen der Beendigung des Schreibvorgangs durch ein Bereitschaftssignal.