CN100380345C

CN100380345C - 内存结构及其所使用的控制器

Info

Publication number: CN100380345C
Application number: CNB011415312A
Authority: CN
Inventors: 阎庆芳; 徐晓阳; 倪福隆
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2001-10-10
Filing date: 2001-10-10
Publication date: 2008-04-09
Anticipated expiration: 2021-10-10
Also published as: CN1412775A

Abstract

本发明是有关于一种内存结构及其所使用的控制器。此内存结构一次能读取的内存范围称为总体内存容量。此内存结构包括容量为第一内存容量的第一内存，与容量为第二内存容量的第二内存。且第一内存的内存容量为特定的固定容量时所实际使用的脚位数为第一使用脚位数，而第二内存的内存容量为固定容量时则实际使用数量为第二使用脚位数的脚位。其中，第一使用脚位数大于第二使用脚位数，且此内存结构的总体脚位数符合第一内存的内存容量为总体内存容量时的总体脚位数。

Description

内存结构及其所使用的控制器

技术领域

本发明是有关于一种内存结构及其所使用的控制器，且特别是有关于一种整合多种内存于一体的一种内存结构及其所使用的控制器。

背景技术

高密度的闪存(FLASH memory)已在很多应用方面使用，如可携式电话(Mobile phone)及个人数字助理器(PDA)。其中，闪存主要是用来储存程序代码，资料码(如文字字型，影像，声音等)及个人的数据(如电话号码)。而由于系统稳定后，程序代码及数据码已经固定，所以以高密度闪存来储存程序代码及数据码，并不符合经济效益。由减少闪存的容量需求，而只将闪存用来储存会产生变动的个人数据，可降低整个装置的成本。因此，一种同时包括闪存及屏蔽式只读存储器(MaskROM)的内存结构，有实际上存在的必要。

公知整合两种内存的内存结构包括一闪存及一静态随机存取内存(SRAM)，并将此两种内存包含在同一封装中。此内存的结构特征在于：闪存及SRAM共同分享地址线及数据线，但是各自拥有自己的控制线及电源线，因此，结合成的内存结构的脚位与闪存不同，无法与闪存兼容。

因此由上述所知，公知的技术具有以下缺点：

1.因总体脚位数的不同，而产生兼容性的问题，使印刷电路板需要重新布局。

2.由于控制信号及电源信号的不同，软件方面必须改写。

有鉴于此，本发明提供一种内存结构及其所使用的控制器。此种内存结构，系由两种内存组合而成，但是以其中一种内存的总体脚位数为此内存结构的总体脚位数，且此两种内存使用相同的控制线及电源线，因此可以达到消除兼容性的问题及使软件不需改写的目的。

发明内容

为达成上述目的，本发明提出一种内存结构，此内存结构一次所能读取的内存范围称为总体内存容量，且此内存结构的内存容量为总体内存容量时具有总体脚位数，此总体脚位数为此内存结构的使用脚位数与未使用脚位数的和。此内存结构包括容量为第一内存容量的第一内存，与容量为第二内存容量的第二内存。且第一内存的内存容量为特定的固定容量时具有数量为第一使用脚位数的脚位，而第二内存的内存容量等于第一内存的固定容量时，则具有数量为第二使用脚位数的脚位。其中，第一使用脚位数大于第二使用脚位数，且此内存结构的总体脚位数符合第一内存的内存容量为总体内存容量时的第一总体脚位数。

在本发明的一实施例中，第一内存容量与第二内存容量的总和与该总体内存容量相同。

在本发明的另一实施例中，第二内存容量大于第一内存容量，且第二内存具有内存容量分别与第一内存容量相当的数个储存区。此第一内存用以取代第二内存的储存区中的一个，以使读取此内存结构时所能读取的范围为第一内存与第二内存除被第一内存所替换的储存区外的数个储存区。而且被第一储存区所替换的储存区可替代第二内存的储存区中，除被第一内存所替换的储存区的外的任一个储存区。此外，还可包括至少一个第二内存替换储存区，而每一个第二内存替换储存区的内存容量系与上述的储存区相当。任一个第二内存替换储存区可替代一个上述的储存区，以使此内存结构所能读取的范围为上述的第一内存、用以替换储存区的至少一个第二内存替换储存区，以及储存区中未被前述两者所替换的部分。

在本发明的另一实施例中，此内存结构还包括至少一个替换内存，此替换内存的内存容量与第二内存容量相同。当读取此内存结构时，读取的范围为第二内存或一个上述替换内存所形成的读取内存中末被第一内存替换的储存区，以及上述的第一内存。

在本发明的又一个实施例中，此内存结构不但具有至少一个替换内存，更具有至少一个第二内存替换储存区。其中，第二内存本身或替换整个第二内存的替换内存如上被称为读取内存，而第二内存替换储存区则用以替换上述读取内存中的部分储存区，以使得读取此内存结构时所能读取的范围为上述的第一内存、替换读取内存中部分储存区所用的第二内存替换储存区，以及读取内存中未被第一内存与第二内存替换储存区所替换的部分储存区。

本发明还提供一种内存结构，此内存结构包括具有第一容量的第一内存，以及具有第二容量的第二内存。其中，此内存结构的总体脚位数符合第一内存于总体内存容量时的第一总体脚位数。

本发明另外还提供一种内存结构所使用的控制器，其适用于具有第一内存与第二内存的内存结构中。此控制器具有区块辨识单元、命令辨识单元，以及内存选择单元。其中，区块辨识单元根据所输入的存取地址而输出内存存取信息。命令辨识单元则根据所输入的控制信号输出一个内存模式信号。内存选择单元即根据此内存存取信息与内存模式信号以决定存取第一内存或第二内存。

在本发明的一实施例中，内存结构所使用的控制器的区块辨识单元具有第一内存地址寄存器及第一比较器。其中，第一内存地址寄存器用以储存可辨识用以表示第一内存的地址的辨识第一内存地址位。第一比较器用以比较该辨识第一内存地址位与所输入的存取地址中对应于该辨识第一内存地址位的部分位，并根据比较结果输出一比较信号。

在本发明的一个实施例中，此控制器还具有一个取代储存区寄存器，第二比较器，虚拟储存区寄存器以及一个多任务器组。其中，定义辨识取代储存区地址位为可辨识用以表示第二内存中被第一内存所取代的储存区所要取代的第二内存的储存区的地址。取代储存区寄存器则用以储存此辨识取代储存区地址位。第二比较器则比较辨识取代储存区地址位与存取地址中对应于辨识取代储存区地址位的部份，并根据比较所得的结果输出一个致能信号。虚拟储存区寄存器用以储存辨识第一内存地址位。而多任务器组则根据上述的致能信号，将辨识第一内存地址位或存取地址的相对应位传送到译码器。

此外，控制器还可以包括一个接口电路，此接口电路用以更动上述的第一内存地址寄存器，取代储存区寄存器与虚拟储存区寄存器三者中至少一个的储存内容。

在本发明的另一个实施例中，此控制器除了区块辨识单元，命令辨识单元，以及内存选择单元外，还具有取代储存区寄存器，第二比较器，交换储存区寄存器，以及多任务器组。其中，取代储存区寄存器用以储存前述的辨识取代储存区地址位。第二比较器则比较此辨识取代储存区地址位与存取地址中对应于此辨识取代储存区地址位的部份，并根据比较所得的结果输出致能信号。交换储存区寄存器储存辨识第一内存地址位与表示替换内存的编号的一个替换编号。其中，替换内存用以替换第二内存。而多任务器组则根据此致能信号以将交换储存区寄存器中所储存的辨识第一内存地址位或所输入的存取地址的相对应位传送到译码器。

综上所述，本发明由控制信号及总体脚位数的整合，再加上本发明所设计的可选择任一种内存的存取地址的控制器，可使由两种内存所组成的内存结构的总体脚位数能与其中一种内存总体脚位数相符。因此，本发明可以解决的前多种内存组成新内存结构时所产生的总体脚位数不符而导致电路必须重新设计的问题。

附图说明

图1绘示的是根据本发明的内存结构的一实施例的电路方块图；

图2绘示的是根据本发明的内存结构的一实施例的内存配置方块图；

图3绘示的是根据本发明的内存结构所使用的控制器的一实施例的方块图；

图4绘示的是根据本发明的内存结构所使用的控制器的一实施例的电路图；

图5绘示的是根据本发明的内存结构的另一实施例的一内存配置方块图；

图6绘示的是根据本发明的内存结构所使用的控制器的另一实施例的电路图；

图7绘示的是根据本发明的内存结构的再一实施例的一内存配置方块图；

图8绘示的是根据本发明的内存结构的再一实施例的另一内存配置方块图；

图9绘示的是根据本发明的内存结构的再一实施例的再一内存配置方块图；以及

图10绘示的是根据本发明的内存结构所使用的控制器的再一实施例的电路图。

附图标记说明：

20，50，70，80，90：内存结构

100，22，52，72，82，92：屏蔽式只读存储器

102，24，54，74，84，94：闪存

208，508，708，808，908：闪存储存区

200-206，500-507，700-707，709，800-807，800’-807’，900-907，

900’-907’，909，910：屏蔽式只读存储器的储存区

104，210，210a，510，510a，710，810，810a，912：控制器

30：区块辨识单元

32：命令辨识单元

34：内存选择单元

402，606，1006：第一内存地址(FS)寄存器

404，620：比较器

602：取代储存区(RS)寄存器

604：虚拟储存区(VS)寄存器

608，1008：控制器部分电路

610：接口电路

612：多任务器组

614，616，618：缓冲器

1004：交换储存区(SS)寄存器

具体实施方式

在说明实施例的前必须注意的是，在以下的实施例中虽然为了方便起见仅以闪存与屏蔽式只读存储器(Mask ROM)为例说明，但熟知此技术的人应当知道，只要是以两种不同的内存组合成一个内存结构，而想以符合其中一种内存的总体脚位数为此内存结构的总体脚位数的状况，就适用本发明。其中总体脚位数为使用脚位数与末使用脚位数的和。使用脚位数包括地址、数据、控制、电源及接地等信号所使用的脚位数。而未使用脚位数是不需连接至其它地方的脚位数。换言之，本发明对熟悉此技术的人而言，当可适用于以两种不同的内存组合成一个内存结构的状况，而非仅能限定于闪存与屏蔽式只读存储器的组合上。

图1绘示的是本发明所提供的内存结构的一个实施例的电路方块图，此内存结构包括内存容量为64M位的Mask ROM 100、内存容量为8M位的闪存102、以及控制器104。此内存结构的特征在于其脚位配置必须与64M位的Mask ROM所使用的脚位配置完全相同。而在此内存结构的中的控制器，则是用来决定以哪一种内存存取数据。

请参照图2，其绘示的是根据本发明的内存结构的一实施例的内存配置方块图。在图2中，读取范围为64M位的内存结构20包括内存容量为56M位Mask ROM(22)、内存容量为8M位的闪存24、以及控制器210。其中以闪存24的储存区208的大小做为Mask ROM(22)分区的标准，也就是每个分区为8M位。因此，内存结构20可分为8个储存区，这8个储存区是透过储存区地址中的最高三个位(PA21，PA20及PA19)做译码。其中，Mask ROM(22)被分为7个储存区(图中标号为200至206)，当存取到标号为207的储存区时，在此内存结构20之下就会转而存取由闪存24所提供的8M内存空间(标号208)。

在以两种内存组合而成的新内存结构下，当两种内存的容量总和与外界读取新内存结构时所看到的总体内存容量相同，则此新内存结构所使用的控制器的一个实施例可以图3绘示的方块图表示。在本实施例中，控制器包含三个部分：(1)区块辨识单元30，用以根据所输入的存取地址输出相对应的内存存取信息；(2)命令辨识单元32，用以根据所输入的控制信号输出内存模式信号；以及(3)内存选择单元34，其根据上述的内存存取信息与内存模式信号，决定存取两种内存的其中一种。

图4绘示的是根据本发明，而以闪存与Mask ROM所组成的内存结构所使用的控制器的一实施例的电路图。其中，如图3中的区块辨识单元30在图4中包含以下两个部分：(1)第一内存地址储存区(以下简称FS)寄存器402，用来储存可辨识用以表示闪存24的地址的一组辨识第一内存地址位，在本实施例中则是指代表闪存储存区208的地址的最高三个位的值。(2)比较器(Comparator)404，用来比较所输入的存取地址中的最高三个位(PA21，PA20及PA19)与FS寄存器402的值，并根据比较的结果输出前述的内存存取信息。

控制器210a的运作情形如下：在FS寄存器402中储存代表闪存储存区的地址的最高三个位的值，并于接收到外界存取此内存结构的地址时，由比较器404比较所接收到的地址中最高的三个位与FS寄存器中的值是否相同。当相同时且命令致能信号(Command Enable，以下简称CE#)为低位准时，无法读取Mask ROM，并产生闪存命令致能信号(Command enable FLASH，简称CE_F)，以存取闪存。相反地，当比较器404比较所接收到的地址中最高的三个位与FS寄存器中的值不同且CE#为低位准时，则允许存取Mask ROM中的储存区。此外，当CE#命令致能信号且写入致能信号(Write Enable，简称WE#)同时为低准位时，例如将写入(program)或清除(erase)的命令传送至闪存，故MaskROM不允许被读取。在本实施例中，CE#与WE#即为图3中所述的控制信号，而后续的信号处理部分则包括了图3中的命令辨识单元32与内存选择单元34。

为使上述的实施例更显而易懂，以下列的例子来做说明。请同时参照图2，当FS寄存器402的值是(1，1，1)，如果(PA21，PA20，PA19)的地址也是(1，1，1)，则存取闪存储存区208；如果(PA21，PA20，PA19)的地址是(1，1，0)，则存取Mask ROM的储存区206。其存取数据的区域与输入地址的间的关系可详如以下列表(假设FS寄存器706的值为7)：

Input Address	存取数据的区域
Input Address	存取数据的区域	0-6	0-6(Mask ROM)
7	7(FLASH)	0-6	0-6(Mask ROM)

接下来请参照图5，其绘示的是根据本发明的内存结构的另一实施例的的一内存配置方块图。在此请注意，由于在的后的实施例中都是以闪存与Mask ROM为例子，因此将以新内存结构称呼的后的内存结构。在图5中，读取范围为64M位的新内存结构50包括内存容量为64M位的Mask ROM(52)、内存容量为8M位的闪存54、以及控制器510。在此内存结构下，闪存508可以取代任一储存区(如507)，而其所使用的方法则与图2所示的内存结构相同。而且被取代的储存区(507)还可以取代其它的储存区(500-506)。虽然图5所绘示的内存配置结构中，Mask ROM与闪存的内存容量的总合会大于外界读取此内存结构时所看到的总体内存容量，但却可以在设计上更有弹性。

而如图5所示的内存配置结构可以以图6绘示的控制器的电路达成控制所需的功能。请参照图6，其绘示的是根据本发明的内存结构所使用的控制器的另一实施例的电路图。其中，控制器部分电路608所执行的功能及结构与图4所示相同，在此不予以重复赘述。在图6中的控制器510a与图4的新内存结构控制器的差异在于，(1)虚拟储存区(Virtual Segment，简称VS)寄存器604所储存的是被闪存508所取代的储存区507的地址的最高三个位。(2)取代储存区(Replaced Segment，简称RS)寄存器602所储存的则是被取代的储存区(在本实施例中为储存区507)所要取代的其它储存区(500-506)的地址的最高三个位。(3)接口电路610，其可用来改变FS寄存器606，RS寄存器602及VS寄存器604的值。(4)多任务器组612，包括三个多任务器，用以将VS寄存器604中所储存的值或存取地址中的最高三个位(PA21，PA20，PA19)传送至后续的译码器650。其中，在此实施例中，因FS与VS所储存的数据相同，皆为储存区(507)的地址的最高的三个位。因此，或可以以一寄存器取代，以简化电路。

此结构的特征在于，当RS寄存器602所储存的值与所输入的存取地址经由比较器620的比较得到二者相同的结果的时候，就由比较器620输出一个致能信号至多任务器组612，以将VS寄存器中所储存的值透过多任务器组以传送到译码器650进行后续的操作。而当经由比较器620比较所得的结果是RS寄存器602所储存的值与所输入的存取地址不同时，则比较器620所输出的致能信号就会使多任务器组612选择将所输入的存取地址中，经由地址缓冲器614，616与618所暂存的最高三个位(PA21，PA20，PA19)，传输至译码器650的中。

为使其更显而易懂，以下列的例子来做说明，当FS寄存器606与VS寄存器604所储存的值同样是(1，1，1)，而RS寄存器中所储存的值为(1，1，0)的时候，如果(PA21，PA20，PA19)的地址也是(1，1，1)，则由于控制器部分电路608的运作，无论RS寄存器602所存的值为何，所存取到的都会是闪存508。但如果(PA21，PA20，PA19)的地址与FS寄存器606的内容不同，则必须视RS寄存器602中所存的值来决定所输入的存取地址进行存取操作的标的。如果RS寄存器602所储存的值是(1，1，1)且(PA21，PA20，PA19)的地址是(1，1，0)，则Mask ROM中的储存区506被存取。如果RS寄存器602所储存的值是(1，1，0)且(PA21，PA20，PA19)的地址是(1，1，0)，则Ma sk ROM中的虚拟储存区507被存取。其译码器(Decoder)所得的数据与输入地址，VS寄存器604及RS寄存器602间的关系可详如以下列表(假设FS寄存器606的值为7)：

Input Address	VS register	RS register	Decoder
Input Address	VS register	RS register	Decoder	0-6	7	7	0-6(Mask ROM)
7	7	7	7(FLASH)	0-6	7	7	0-6(Mask ROM)
7	7	7	7(FLASH)	0-5	7	6	0-5(Mask ROM)
6	7	6	7(Mask ROM)	0-5	7	6	0-5(Mask ROM)
6	7	6	7(Mask ROM)	7	7	6	7(FLASH)

图7绘示的是根据本发明的内存结构的又一实施例的的一内存配置方块图。在图7中，读取范围为64M位的新内存结构70包括内存容量为72M位的Mask ROM(72)、内存容量为8M位的闪存74、以及控制器710。Mask ROM中，在此内存结构下，除了闪存708可以取代任一储存区(如707)及被取代的储存区707可以取代其它的储存区(700-706)的外，还可以储存区为709(即专利范围中所述的第二内存替换储存区)来与被取代的储存区707所取代的储存区外的其它的储存区进行交换。

图8绘示的是根据本发明的内存结构的再一实施例的另一内存配置方块图。在图8中，读取范围为64M位的新内存结构80包括内存容量为128M位的Mask ROM(82)、内存容量为8M位的闪存84、以及控制器810。此结构的特征在于，闪存808可以取代任一储存区(如807)，还可以一组额外的储存区(即专利范围中所述的替换内存800’-807’)来与储存区800-807相互交换，并且闪存808也可以取代储存区807’。在交换的后，被闪存808取代的储存区807’，还可以取代其它的储存区(800’-806’)。

图9绘示的是根据本发明的内存结构的再一实施例的再一内存配置方块图。在图9中，读取范围为64M位的新内存结构90包括内存容量为144M位的Mask ROM(92)、内存容量为8M位的闪存94、以及控制器912。此结构的特征在于，闪存908可以取代储存区900～907中的任一储存区，且有一组额外的储存区(即专利范围中所述的替换内存900’-907’)可与储存区900-907相互交换，闪存908可以取代储存区900’～907’中的任一储存区’，以及在交换的后，被闪存908取代的储存区907’，可以取代储存区(900’-906’)外，还可以储存区909，910(即专利范围中所述的第二内存替换储存区)来与被取代的储存区907’所取代的储存区外的其它的储存区进行交换。

而如图7、8、9所示的内存配置结构可以图10所绘示的控制器的电路达成控制所需的功能。请参照图10，其绘示的是根据本发明的内存结构所使用的控制器的再一实施例的电路图。由于图7、8、9的内存结构的控制器具有相同的电路，所以配合图8的内存结构作说明。其中，控制器部分电路1008所执行的功能及结构与图4相同。图10的控制器810a与图6的控制器510a的差异在于：交换储存区(SwapSegment，简称SS)寄存器1004所储存的内容包括两个部分，其一是被闪存所取代的储存区的地址的最高三个位，另一则是用以替换储存区800-807的替换内存的编号。在本实施例中，则分别以位S0-S2与位S3来表示。在此要补充说明的是，由于图9中的Mask ROM(92)的储存区为18个，已经超过图10中的SS寄存器1004所能选择的储存区的最高数目16个，所以SS寄存器1004必须多加一个位，才能达成图9的需求。以此类推，为使用更多的Mask ROM，就必须相对应于SS寄存器1004中增加适当的位数，以符合选择时的需求。

此电路的运作与前述图6中的运作方式类似，现以图8为例，将其逻辑特性以下表表示。其中，假设FS寄存器1006的值为7，且S3＝0时代表原始的Mask ROM(即储存区800-807，后称为L.B.)，而S3＝1时则代表替代内存(前述的800’-807’，后称为H.B.)：

InputAddress	S3	S2-S0	RS	Decoder
InputAddress	S3	S2-S0	RS	Decoder	0-6	0	7	7	L.B.0-6
7	0	7	7	7(FLASH)	0-6	0	7	7	L.B.0-6
7	0	7	7	7(FLASH)	0-5	0	7	6	L.B.0-5
6	0	7	6	L.B.7	0-5	0	7	6	L.B.0-5
6	0	7	6	L.B.7	7	0	7	6	7(FLASH)
0-6	1	7	7	H.B.0’-6’	7	0	7	6	7(FLASH)
0-6	1	7	7	H.B.0’-6’	7	1	7	7	7(FLASH)
0-5	1	7	6	H.B.0’-5’	7	1	7	7	7(FLASH)
0-5	1	7	6	H.B.0’-5’	6	1	7	6	H.B.7’

7

1

7

6

7(FLASH)

综上所述，本发明具有如下的优点：

1.由Mask ROM与闪存所组合而成的新内存结构的使用脚位数及脚位配置与闪存的使用脚位数及脚位配置完全相同，可以消除兼容性上的问题。

2.由于Mask ROM与闪存使用相同的控制线及电源线，软件方面不必重写。

3.由上述的本发明所提供的多种内存结构，可机动地更改内存的组合方式，使运用上更具弹性。

4.由组合上述的多种内存结构，可以得到各种不同方式的内存组合。

在此要重复强调的是，上述实施例中虽然是以闪存与Mask ROM为例，但这并非是本发明的限制条件。熟知此技术的人皆可运用本发明的精神于各种不同内存的组合上，即，本发明实可运用于各种不同的内存组合，如闪存、Mask ROM、静态随机存取内存等等。此外，虽然在上述的实施例中提及的寄存器(如FS寄存器，RS寄存器，或SS寄存器等)是以三个位为其储存内容，但实际上其精神在于储存足以辨识特定储存区或特定内存的地址位，而非限定一定要是三个位才行，且也并不限定只能有三个寄存器。熟悉此技艺者当知，藉由增加寄存器的个数以及电路的小幅修改，就能够增加所使用的某一特定内存的储存区个数或所能替代的储存区的个数。同样的状况也适用于所输入的存取地址中用于比较器比较与多任务器选择的部分。

虽然本发明已以实施例说明于上，然其并非用以限定本发明，任何熟习此技术的人，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当以权利要求书为准。

Claims

1.一种内存结构，该内存结构一次能读取的内存范围为一总体内存容量，其特征为：该内存结构的内存容量为该总体内存容量时的全部脚位为一总体脚位数，其中，该总体脚位数为一使用脚位数与一未使用脚位数的和，该内存结构包括：

一第一内存，该第一内存的内存容量为一第一内存容量，且在该第一内存的内存容量为一固定容量时所实际使用的脚位数量为一第一使用脚位数；以及

一第二内存，该第二内存的内存容量为一第二内存容量，且在该第二内存的内存容量为该固定容量时所实际使用的脚位数量为一第二使用脚位数；

其中，该第一使用脚位数大于该第二使用脚位数，且该内存结构的该总体脚位数不少于该总体内存容量时该第一内存的该第一使用脚位数，其中该内存结构所使用的控制器，适用于具有一第一内存与第二内存的内存结构中，该控制器包括：

一区块辨识单元，用以根据所输入的一存取地址输出一内存存取信息；

一命令辨识单元，用以根据所输入的一控制信号输出一内存模式信号；以及

一内存选择单元，根据该内存存取信息与该内存模式信号，决定存取该第一内存与该第二内存二者择一，其中该区块辨识单元包括：

一第一内存地址寄存器，用以储存可辨识用以表示该第一内存的地址的一辨识第一内存地址位；

一第一比较器，用以比较该辨识第一内存地址位与所输入的该存取地址中对应于该辨识第一内存地址位的部分位，并根据比较结果输出该内存存取信息。

2.如权利要求1所述的内存结构，其特征为：该第一内存容量与该第二内存容量的总和与该总体内存容量相同。

3.如权利要求1所述的内存结构，其特征为：该第二内存包括内存容量分别与该第一内存容量相当的多个储存区，该第一内存用以取代该第二内存的储存区中的一个，以使读取该内存结构时所能读取的范围为该第一内存与该第二内存除被该第一内存替换的储存区外的储存区。

4.如权利要求3所述的内存结构，其特征为：其中被该第一内存所替换的储存区可替代该第二内存的储存区中，除被该第一内存所替换的储存区之外的任一个储存区。

5.如权利要求3所述的内存结构，其特征为：还包括至少一第二内存替换储存区，该第二内存替换储存区的内存容量与该第二内存中的储存区相当，且该第二内存替换储存区可取代该第二内存的储存区中，除被该第一内存所替换的储存区之外的任一个储存区。

6.如权利要求1所述的内存结构，其特征为：还包括一替换内存，该替换内存的内存容量与该第二内存容量相同，且该替换内存包括容量分别与该第一内存相当的多个储存区，该替换内存用以替换该第二内存，以使当读取该内存结构的资料时，读取的范围为该第二内存与该替换内存二者择一所得的一读取内存中，未被该第一内存所替换的储存区，以及替换该读取内存中的部分储存区的该第一内存。

7.如权利要求6所述的内存结构，其特征为：其中被该第一内存所替换的储存区可替代该读取内存的储存区中，除被该第一内存所替换的储存区之外的任一个储存区。

8.如权利要求6所述的内存结构，其特征为：还包括至少一第二内存替换储存区，该第二内存替换储存区的内存容量与该读取内存中的储存区相当，且该第二内存替换储存区可取代该读取内存的储存区中，除被该第一内存所替换的储存区之外的任一个储存区。

9.一种内存结构，其特征为：该内存结构包括：

一第一内存，具有一第一内存容量；以及

一第二内存，具有一第二内存容量；

其中，该内存结构的脚位配置符合该第一内存于内存结构一总体内存容量时的脚位配置，其中该内存结构所使用的控制器，适用于具有一第一内存与一第二内存的内存结构中，其特征为：该控制器包括：

一内存选择单元，根据该内存存取信息与该内存模式信号，决定存取该第一内存与该第二内存二者择一，其中该内存结构所使用的控制器，其中该区块辨识单元包括：

10.如权利要求9所述的内存结构，其特征为：该第一内存容量与该第二内存容量的总和与该总体内存容量相同。

11.如权利要求9所述的内存结构，其特征为：该第二内存包括内存容量分别与该第一内存容量相当的多个储存区，该第一内存用以取代该第二内存的储存区中的一个，以使读取该内存结构时所能读取的范围为该第一内存与该第二内存除被该第一内存所替换的储存区之外的储存区。

12.如权利要求11所述的内存结构，其特征为：其中被该第一内存所替换的储存区可替代该第二内存的储存区中，除被该第一内存所替换的储存区之外的任一个储存区。

13.如权利要求11所述的内存结构，其特征为：还包括至少一第二内存替换储存区，该第二内存替换储存区的内存容量与该第二内存中的储存区相当，且该第二内存替换储存区可取代该第二内存的储存区中，除被该第一内存所替换的储存区之外的任一个储存区。

14.如权利要求9所述的内存结构，其特征为：还包括一替换内存，该替换内存的内存容量与该第二内存容量相同，且该替换内存包括容量分别与该第一内存相当的多个储存区，该替换内存用以替换该第二内存，以使当读取该内存结构的资料时，读取的范围为该第二内存与该替换内存二者择一所得的一读取内存中，未被该第一内存所替换的储存区，以及替换该读取内存中的部分储存区的该第一内存。

15.如权利要求14所述的内存结构，其特征为：其中被该第一内存所替换的储存区可替代该读取内存的储存区中，除被该第一内存所替换的储存区之外的任一个储存区。

16.如权利要求14所述的内存结构，其特征为：还包括至少一第二内存替换储存区，该第二内存替换储存区的内存容量与该读取内存中的储存区相当，且该第二内存替换储存区可取代该读取内存的储存区中，除被该第一内存所替换的储存区之外的任一个储存区。

17.一种内存结构所使用的控制器，适用于具有一第一内存与一第二内存的内存结构中，该内存结构一次所能读取的内存范围为一总体内存容量，且该内存结构的内存容量为该总体内存容量时的全部脚位为一总体脚位数，其中，该总体脚位数为一使用脚位数与一未使用脚位数的和，该内存结构包括：

该第一使用脚位数大于该第二使用脚位数，且该内存结构的该总体脚位数不少于该总体内存容量时该第一内存的该第一使用脚位数；

其中该内存结构所使用的控制器，其特征为：该控制器，包括：

18.如权利要求17所述的内存结构所使用的控制器，其特征为：还包括：

一取代储存区寄存器，用以储存可辨识用以表示该第二内存中被该第一内存所取代的储存区所要取代的该第二内存的储存区的地址的一辨识取代储存区地址位；

一第二比较器，比较该辨识取代储存区地址位与该存取地址中对应于该辨识取代储存区地址位的部份，并根据比较所得的结果输出一致能信号；

一虚拟储存区寄存器，用以储存该辨识第一内存地址位；以及

一多任务器组，根据该致能信号，将该虚拟储存区寄存器所储存的该辨识第一内存地址位与所输入的该存取地址的相对应位二者择一传送到译码器。

19.如权利要求18所述的内存结构所使用的控制器，其特征为：还包括一接口电路，该接口电路用以更动该第一内存地址寄存器，该取代储存区寄存器与该虚拟储存区寄存器三者中至少一者的储存内容。

20.如权利要求18所述的内存结构所使用的控制器，其特征为：还包括一地址缓冲器组，用以储存该存取地址中与该辨识第一内存地址位相对应的部份位。

21.如权利要求17所述的内存结构所使用的控制器，其特征为：还包括：

一交换储存区寄存器，储存该辨识第一内存地址位与表示一替换内存的编号的一替换编号，其中，该替换内存系用以替换该第二内存；以及

一多任务器组，根据该致能信号，将该交换储存区寄存器中所储存的该辨识第一内存地址位与所输入的该存取地址的相对应位二者择一传送到译码器。

22.如权利要求21所述的内存结构所使用的控制器，其特征为：还包括一接口电路，该接口电路用以更动该第一内存地址寄存器，该取代储存区寄存器与该交换储存区寄存器三者中至少一者的储存内容。

23.如权利要求21所述的内存结构所使用的控制器，其特征为：还包括一地址缓冲器组，用以储存该存取地址中与该辨识第一内存地址位相对应的部份位。