JPH08306195A - Ｄｒａｍバスに接続可能な不揮発性半導体メモリ装置 - Google Patents
Ｄｒａｍバスに接続可能な不揮発性半導体メモリ装置Info
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- JPH08306195A JPH08306195A JP10555496A JP10555496A JPH08306195A JP H08306195 A JPH08306195 A JP H08306195A JP 10555496 A JP10555496 A JP 10555496A JP 10555496 A JP10555496 A JP 10555496A JP H08306195 A JPH08306195 A JP H08306195A
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Abstract
(57)【要約】
【課題】 ＤＲＡＭバスへ直接的に接続可能な不揮発性
半導体メモリ装置を提供する。 【解決手段】 ＲＡＳ及びＣＡＳによるアドレスマルチ
プレクス方式を用いるＥＥＰＲＯＭで、ピン配列をＤＲ
ＡＭ共通とし、その特有のリセットピンバーＲＳＴ、レ
ディ／ビジーピンＲ／バーＢ、消去ピンバーＥＣはＤＲ
ＡＭの未使用ピンに対応させて配置する。そして、ＤＲ
ＡＭ共通の制御タイミングで読出動作を行い、また、Ｄ
ＲＡＭ共通の制御タイミングで書込データ入力を行った
後にローアドレス信号の遷移に応じてメモリセルへの書
込を行うリストアリング期間をもって書込動作を行うよ
うにする。そして消去ピンの信号に応じてＤＲＡＭの動
作に関せずにデータ消去動作を行う。これにより、ＤＲ
ＡＭバスへ直接的に接続可能となりバスを共用とするこ
とができる。
半導体メモリ装置を提供する。 【解決手段】 ＲＡＳ及びＣＡＳによるアドレスマルチ
プレクス方式を用いるＥＥＰＲＯＭで、ピン配列をＤＲ
ＡＭ共通とし、その特有のリセットピンバーＲＳＴ、レ
ディ／ビジーピンＲ／バーＢ、消去ピンバーＥＣはＤＲ
ＡＭの未使用ピンに対応させて配置する。そして、ＤＲ
ＡＭ共通の制御タイミングで読出動作を行い、また、Ｄ
ＲＡＭ共通の制御タイミングで書込データ入力を行った
後にローアドレス信号の遷移に応じてメモリセルへの書
込を行うリストアリング期間をもって書込動作を行うよ
うにする。そして消去ピンの信号に応じてＤＲＡＭの動
作に関せずにデータ消去動作を行う。これにより、ＤＲ
ＡＭバスへ直接的に接続可能となりバスを共用とするこ
とができる。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリ装置
に係り、特に、ＤＲＡＭバスへ接続して使用することの
できる電気的消去可能でプログラム可能な不揮発性半導
体メモリ装置（ＥＥＰＲＯＭ）に関する。
に係り、特に、ＤＲＡＭバスへ接続して使用することの
できる電気的消去可能でプログラム可能な不揮発性半導
体メモリ装置（ＥＥＰＲＯＭ）に関する。
【０００２】
【従来の技術】一般に、コンピュータ或いはマイクロプ
ロセッサにより制御される各種装置は高密度のＥＥＰＲ
ＯＭを必要とする。特に、バッテリ電源を使用したノー
トブック形等の携帯用コンピュータのシステムでは、補
助記憶装置としてハードディスク装置を用いると大型化
してしまうため、より小型化に適した高密度、高性能の
ＥＥＰＲＯＭの需要が高い。このようなＥＥＰＲＯＭの
いっそうの高密度、高性能化のためには、メモリセルの
集積性向上が大きな課題である。この課題を解決する技
術として、セル当たりの選択トランジスタ数やビットラ
インとのコンタクト数を減らせるＮＡＮＤ構造のセルが
開発されている。例えば最近では、ＮＡＮＤセルユニッ
トをＮ形半導体基板に形成のＰ形ウェル領域に形成する
ようにした改良タイプの技術が、１９９０年発行のSymp
osium on VLSI Technology,129〜130 頁、"A NAND STRE
CTURED CELL WIHT A NEW PROGRAMMING TECHNOLOGY FOR
HIGHLY RELIABLE 5V-ONLY FLASH EEPROM" で開示されて
いる。このようなＮＡＮＤセル構造を有するＥＥＰＲＯ
Ｍは、メモリセルアレイ内メモリセルトランジスタを一
括消去するモードを有していることから、フラッシュメ
モリとも称される。
ロセッサにより制御される各種装置は高密度のＥＥＰＲ
ＯＭを必要とする。特に、バッテリ電源を使用したノー
トブック形等の携帯用コンピュータのシステムでは、補
助記憶装置としてハードディスク装置を用いると大型化
してしまうため、より小型化に適した高密度、高性能の
ＥＥＰＲＯＭの需要が高い。このようなＥＥＰＲＯＭの
いっそうの高密度、高性能化のためには、メモリセルの
集積性向上が大きな課題である。この課題を解決する技
術として、セル当たりの選択トランジスタ数やビットラ
インとのコンタクト数を減らせるＮＡＮＤ構造のセルが
開発されている。例えば最近では、ＮＡＮＤセルユニッ
トをＮ形半導体基板に形成のＰ形ウェル領域に形成する
ようにした改良タイプの技術が、１９９０年発行のSymp
osium on VLSI Technology,129〜130 頁、"A NAND STRE
CTURED CELL WIHT A NEW PROGRAMMING TECHNOLOGY FOR
HIGHLY RELIABLE 5V-ONLY FLASH EEPROM" で開示されて
いる。このようなＮＡＮＤセル構造を有するＥＥＰＲＯ
Ｍは、メモリセルアレイ内メモリセルトランジスタを一
括消去するモードを有していることから、フラッシュメ
モリとも称される。
【０００３】いっそうの小型化を進めた情報処理システ
ムでは一般的に、応用ソフトウェアをフラッシュメモリ
にプログラムしておき、運用時にＤＲＡＭへダウンロー
ドしてから該プログラムによる動作を実行する方式をと
るようにしている。このためにＤＲＡＭとのインタフェ
ースに適用し得るピン構造を有したフラッシュメモリが
最近開発されている。例えば、米インテル社により発表
されたフラッシュメモリ“２８Ｆ０１６ＸＤ”等が代表
的である。
ムでは一般的に、応用ソフトウェアをフラッシュメモリ
にプログラムしておき、運用時にＤＲＡＭへダウンロー
ドしてから該プログラムによる動作を実行する方式をと
るようにしている。このためにＤＲＡＭとのインタフェ
ースに適用し得るピン構造を有したフラッシュメモリが
最近開発されている。例えば、米インテル社により発表
されたフラッシュメモリ“２８Ｆ０１６ＸＤ”等が代表
的である。
【０００４】図１に、このＤＲＡＭインタフェースフラ
ッシュメモリのピン配置を示してある。当該フラッシュ
メモリは、入出力バスが×１６の構成とされ、そして、
ローアドレス及びカラムアドレスをマルチプレクスする
ための制御信号用である１０，１１番のＲＡＳ＃，ＣＡ
Ｓ＃ピン、フラッシュメモリの動作モードを支援するた
めの１６番のＲＰ＃、５６番のＷＰ＃、５３番のＲＹ／
ＢＹ＃（Ｒ／Ｂ＃）ピンを備えている。これら各ピンの
機能を説明すれば、１６番のＲＰ＃ピンは、フラッシュ
メモリをスリップモードに進入させ非使用時の電力消費
を最小限に抑えるためのものであり、５６番のＷＰ＃ピ
ンは、システムのパワーアップ又はダウン時にメモリに
記憶されたデータの損失を防止するための書込保護用で
あり、５３番のＲ／Ｂ＃ピンは、不揮発性メモリ素子の
特性上プログラム及び消去に数μないし数ｍ秒かかるた
め、システム上でその所要時間を認識するための信号用
である。
ッシュメモリのピン配置を示してある。当該フラッシュ
メモリは、入出力バスが×１６の構成とされ、そして、
ローアドレス及びカラムアドレスをマルチプレクスする
ための制御信号用である１０，１１番のＲＡＳ＃，ＣＡ
Ｓ＃ピン、フラッシュメモリの動作モードを支援するた
めの１６番のＲＰ＃、５６番のＷＰ＃、５３番のＲＹ／
ＢＹ＃（Ｒ／Ｂ＃）ピンを備えている。これら各ピンの
機能を説明すれば、１６番のＲＰ＃ピンは、フラッシュ
メモリをスリップモードに進入させ非使用時の電力消費
を最小限に抑えるためのものであり、５６番のＷＰ＃ピ
ンは、システムのパワーアップ又はダウン時にメモリに
記憶されたデータの損失を防止するための書込保護用で
あり、５３番のＲ／Ｂ＃ピンは、不揮発性メモリ素子の
特性上プログラム及び消去に数μないし数ｍ秒かかるた
め、システム上でその所要時間を認識するための信号用
である。
【０００５】この図１のようなピンアウトを有するフラ
ッシュメモリの読出、プログラム、消去モードについて
の動作関係を次に説明する。ＤＲＡＭでは通常、コント
ロールピンの論理状態により、即ち例えば、書込エネー
ブル信号（バーＷＥ）が論理ハイ状態なら読出動作モー
ドへ進入し、該信号（バーＷＥ）が論理ロウ状態なら書
込動作モードへ進入するというようにして動作モードが
区分されるが、フラッシュメモリでは、Ｉ／Ｏピンを通
じてコマンドをセットすることにより、書込、読出、消
去、プログラムの各モードを実行するようになってい
る。即ち、例えば次の表１に示したように、Ｉ／Ｏポー
トに１６進数で“ＦＦｈ”が入力されればこのコマンド
により読出モードを認識して読出動作を行い、“４０
ｈ”が入力されれば書込モード、“２０ｈ”が入力され
れば記憶データの消去を認識する。
ッシュメモリの読出、プログラム、消去モードについて
の動作関係を次に説明する。ＤＲＡＭでは通常、コント
ロールピンの論理状態により、即ち例えば、書込エネー
ブル信号（バーＷＥ）が論理ハイ状態なら読出動作モー
ドへ進入し、該信号（バーＷＥ）が論理ロウ状態なら書
込動作モードへ進入するというようにして動作モードが
区分されるが、フラッシュメモリでは、Ｉ／Ｏピンを通
じてコマンドをセットすることにより、書込、読出、消
去、プログラムの各モードを実行するようになってい
る。即ち、例えば次の表１に示したように、Ｉ／Ｏポー
トに１６進数で“ＦＦｈ”が入力されればこのコマンド
により読出モードを認識して読出動作を行い、“４０
ｈ”が入力されれば書込モード、“２０ｈ”が入力され
れば記憶データの消去を認識する。
【表１】
【０００６】以下、図２に基づき上記のコマンドを受け
たフラッシュメモリの代表的なデータ読出及び書込動作
を説明する。
たフラッシュメモリの代表的なデータ読出及び書込動作
を説明する。
【０００７】図２Ａに示すのは読出モードについての制
御タイミングである。まず、メモリの入出力ピンへ表１
のようにＦＦｈがコマンドとして印加される場合、図１
のアドレスピンＡ０〜Ａ９に印加されるアドレス信号は
無視とされる。そして、ＲＡＳ＃ピンのローアドレスス
トローブ信号バーＲＡＳが論理ロウの期間でＣＡＳ＃ピ
ンのカラムアドレスストローブ信号バーＣＡＳとＷＥ＃
ピンの書込エネーブル信号バーＷＥが論理ロウへ遷移す
るときに、Ｉ／Ｏポートに入力されたデータＡ５がＦＦ
ｈなら読出コマンド入力サイクルが行われる。これによ
り、メモリは読出モードへ進入する。
御タイミングである。まず、メモリの入出力ピンへ表１
のようにＦＦｈがコマンドとして印加される場合、図１
のアドレスピンＡ０〜Ａ９に印加されるアドレス信号は
無視とされる。そして、ＲＡＳ＃ピンのローアドレスス
トローブ信号バーＲＡＳが論理ロウの期間でＣＡＳ＃ピ
ンのカラムアドレスストローブ信号バーＣＡＳとＷＥ＃
ピンの書込エネーブル信号バーＷＥが論理ロウへ遷移す
るときに、Ｉ／Ｏポートに入力されたデータＡ５がＦＦ
ｈなら読出コマンド入力サイクルが行われる。これによ
り、メモリは読出モードへ進入する。
【０００８】続く実際の読出動作を行う読出サイクル
は、通常のＤＲＡＭの読出動作におけるタイミングと同
様である。即ち、フラッシュメモリは、信号バーＲＡＳ
が論理ロウへ遷移するときにアドレスピンに入力された
アドレスをローアドレスＡ１として認識し、そして信号
バーＲＡＳが論理ロウの状態で信号バーＣＡＳが論理ロ
ウへ遷移するときに入力されたアドレスをカラムアドレ
スＡ２として認識する。これらアドレスによりアクセス
された記憶データは、書込エネーブル信号バーＷＥの論
理ハイの状態にある期間Ａ４において入出力ピンから外
部へ出力される。このデータ出力が完了すれば読出サイ
クル終了である。尚、期間Ａ３はハイインピーダンス状
態の期間を示す。
は、通常のＤＲＡＭの読出動作におけるタイミングと同
様である。即ち、フラッシュメモリは、信号バーＲＡＳ
が論理ロウへ遷移するときにアドレスピンに入力された
アドレスをローアドレスＡ１として認識し、そして信号
バーＲＡＳが論理ロウの状態で信号バーＣＡＳが論理ロ
ウへ遷移するときに入力されたアドレスをカラムアドレ
スＡ２として認識する。これらアドレスによりアクセス
された記憶データは、書込エネーブル信号バーＷＥの論
理ハイの状態にある期間Ａ４において入出力ピンから外
部へ出力される。このデータ出力が完了すれば読出サイ
クル終了である。尚、期間Ａ３はハイインピーダンス状
態の期間を示す。
【０００９】次に図２Ｂに示すのは、書込モードについ
ての制御タイミングである。上記読出モードにおける動
作サイクルと類似するが、コマンド及び書込エネーブル
信号が逆の論理として現れる。この書込モードでは、表
１のように４０ｈがコマンド入力サイクルでコマンドデ
ータＡ５として印加される。読出モードのときと同様に
して書込モードのコマンド入力サイクルが行われて終了
すると、メモリは外部から印加されるアドレス及びデー
タを待ち、書込サイクルの間でこれらが入力されたとき
にデータの書込を実行する。
ての制御タイミングである。上記読出モードにおける動
作サイクルと類似するが、コマンド及び書込エネーブル
信号が逆の論理として現れる。この書込モードでは、表
１のように４０ｈがコマンド入力サイクルでコマンドデ
ータＡ５として印加される。読出モードのときと同様に
して書込モードのコマンド入力サイクルが行われて終了
すると、メモリは外部から印加されるアドレス及びデー
タを待ち、書込サイクルの間でこれらが入力されたとき
にデータの書込を実行する。
【００１０】
【発明が解決しようとする課題】図２Ｂを参照すると分
かるように、フラッシュメモリにおける書込データは、
既存のＤＲＡＭと同じ書込タイミングの下で入力され
る。従って、ＤＲＡＭとバスを共用するシステムとした
フラッシュメモリの応用では書込モードがＤＲＡＭとフ
ラッシュメモリで共用モードとなり、ＤＲＡＭ側で予期
せぬ書込が行われてしまうことになるという問題点があ
る。
かるように、フラッシュメモリにおける書込データは、
既存のＤＲＡＭと同じ書込タイミングの下で入力され
る。従って、ＤＲＡＭとバスを共用するシステムとした
フラッシュメモリの応用では書込モードがＤＲＡＭとフ
ラッシュメモリで共用モードとなり、ＤＲＡＭ側で予期
せぬ書込が行われてしまうことになるという問題点があ
る。
【００１１】即ち、ＤＲＡＭの書込に当たる実際のフラ
ッシュメモリの書込動作は、外部からの書込データをペ
ージバッファに入れる書込（書込データ入力）と該ペー
ジバッファに貯蔵された書込データをメモリセルへ書込
むプログラムの両方を行うものである。つまり、上記従
来技術では、書込サイクルによるフラッシュ書込（書込
データ入力）後にプログラムを行うためにもう一度コマ
ンドを入力しなければならない。このために、システム
上でＤＲＡＭと共通バスを使えず、バスを別々に分離し
て別途のコマンド入力サイクルを必要とするという制限
要素がある。この場合、中央処理装置はコマンドを形成
するための作業を独立的に行わなければならないので、
他の作業は行えない。これは全体のシステム性能を低下
させる要因となり、既存のＤＲＡＭを支援するチップセ
ットでコマンドコントロールフラッシュを支援させるた
めには、フラッシュメモリ用コマンドを供給するチップ
セットの多くの部分を変更しなければならない問題点が
ある。
ッシュメモリの書込動作は、外部からの書込データをペ
ージバッファに入れる書込（書込データ入力）と該ペー
ジバッファに貯蔵された書込データをメモリセルへ書込
むプログラムの両方を行うものである。つまり、上記従
来技術では、書込サイクルによるフラッシュ書込（書込
データ入力）後にプログラムを行うためにもう一度コマ
ンドを入力しなければならない。このために、システム
上でＤＲＡＭと共通バスを使えず、バスを別々に分離し
て別途のコマンド入力サイクルを必要とするという制限
要素がある。この場合、中央処理装置はコマンドを形成
するための作業を独立的に行わなければならないので、
他の作業は行えない。これは全体のシステム性能を低下
させる要因となり、既存のＤＲＡＭを支援するチップセ
ットでコマンドコントロールフラッシュを支援させるた
めには、フラッシュメモリ用コマンドを供給するチップ
セットの多くの部分を変更しなければならない問題点が
ある。
【００１２】従って本発明は、上記従来技術における課
題を解決し得る不揮発性半導体メモリ装置を提供する。
即ち、マイクロプロセッサや中央処理装置とＤＲＡＭと
の間におけるＤＲＡＭバスに直接的に接続して使えるよ
うな不揮発性半導体メモリ装置を提供する。また、ハー
ドディスクや不揮発性半導体メモリ装置に記憶した応用
ソフトウェアをＤＲＡＭへダウンロードして当該プログ
ラムを実行するシステムにおいて、ハードウェアの変更
を最小限ですませられるように、ＤＲＡＭと同じバスラ
イン上にフラッシュメモリを配置して読み書きできるよ
うにし、またフラッシュメモリを動作させるときに同一
バス上にあるＤＲＡＭの動作には影響を与えないように
する。更に加えて、ＤＲＡＭと同じバスライン上にフラ
ッシュメモリを配置して使用する場合に、２つの相異な
るメモリ素子を同時に又は個別的に動作させることを可
能とする。更にまた、ＤＲＡＭを使用中のシステムのＤ
ＲＡＭ支援目的用コントローラにおけるフラッシュメモ
リを支援するコントローラのハードウェア的な変形を最
小限に抑え得るフラッシュメモリを提供する。
題を解決し得る不揮発性半導体メモリ装置を提供する。
即ち、マイクロプロセッサや中央処理装置とＤＲＡＭと
の間におけるＤＲＡＭバスに直接的に接続して使えるよ
うな不揮発性半導体メモリ装置を提供する。また、ハー
ドディスクや不揮発性半導体メモリ装置に記憶した応用
ソフトウェアをＤＲＡＭへダウンロードして当該プログ
ラムを実行するシステムにおいて、ハードウェアの変更
を最小限ですませられるように、ＤＲＡＭと同じバスラ
イン上にフラッシュメモリを配置して読み書きできるよ
うにし、またフラッシュメモリを動作させるときに同一
バス上にあるＤＲＡＭの動作には影響を与えないように
する。更に加えて、ＤＲＡＭと同じバスライン上にフラ
ッシュメモリを配置して使用する場合に、２つの相異な
るメモリ素子を同時に又は個別的に動作させることを可
能とする。更にまた、ＤＲＡＭを使用中のシステムのＤ
ＲＡＭ支援目的用コントローラにおけるフラッシュメモ
リを支援するコントローラのハードウェア的な変形を最
小限に抑え得るフラッシュメモリを提供する。
【００１３】
【課題を解決するための手段】本発明では、ＤＲＡＭと
同様のパッケージピン配列を有するフラッシュメモリを
提供し、このときＤＲＡＭで使っていない未使用ピンを
コントロールピンとして用い、フラッシュメモリが選択
されないときに一定部分の記憶データを消去し得るよう
にし、書込動作で行われるプログラムの時間を短縮させ
る。
同様のパッケージピン配列を有するフラッシュメモリを
提供し、このときＤＲＡＭで使っていない未使用ピンを
コントロールピンとして用い、フラッシュメモリが選択
されないときに一定部分の記憶データを消去し得るよう
にし、書込動作で行われるプログラムの時間を短縮させ
る。
【００１４】即ち本発明によれば、ロー及びカラムアド
レスストローブ信号によるアドレスマルチプレクス方式
を用いた電気的消去可能でプログラム可能な不揮発性半
導体メモリ装置において、ＤＲＡＭと共通のピン配列を
有し且つ当該不揮発性半導体メモリ装置に特有の動作の
ために必要な機能ピンをＤＲＡＭの未使用ピンに対応配
置させてあり、ＤＲＡＭ共通の制御タイミングにより読
出動作を実施し、またＤＲＡＭ共通の制御タイミングに
より書込データ入力を行った後にローアドレスストロー
ブ信号の遷移に応じて該書込データをメモリセルへ書込
むリストアリング期間をもって書込動作を実施し、そし
て前記機能ピンのうちの消去ピンに印加される信号に応
じてデータ消去動作を実施するようにして、ＤＲＡＭバ
スと直接的に接続することを可能とした不揮発性半導体
メモリ装置を提供する。
レスストローブ信号によるアドレスマルチプレクス方式
を用いた電気的消去可能でプログラム可能な不揮発性半
導体メモリ装置において、ＤＲＡＭと共通のピン配列を
有し且つ当該不揮発性半導体メモリ装置に特有の動作の
ために必要な機能ピンをＤＲＡＭの未使用ピンに対応配
置させてあり、ＤＲＡＭ共通の制御タイミングにより読
出動作を実施し、またＤＲＡＭ共通の制御タイミングに
より書込データ入力を行った後にローアドレスストロー
ブ信号の遷移に応じて該書込データをメモリセルへ書込
むリストアリング期間をもって書込動作を実施し、そし
て前記機能ピンのうちの消去ピンに印加される信号に応
じてデータ消去動作を実施するようにして、ＤＲＡＭバ
スと直接的に接続することを可能とした不揮発性半導体
メモリ装置を提供する。
【００１５】より詳細には、ロー及びカラムアドレスス
トローブ信号によるドレスマルチプレクス方式を用いた
電気的消去可能でプログラム可能な不揮発性半導体メモ
リ装置において、ＤＲＡＭと共通のピン配列を有し且つ
当該不揮発性半導体メモリ装置に特有の動作のために必
要なリセットピン、レディ／ビジーピン、消去ピンをＤ
ＲＡＭの未使用ピンに対応配置させてあり、ＤＲＡＭ共
通の制御タイミングにより読出動作を実施し、またＤＲ
ＡＭ共通の制御タイミングにより書込データ入力を行っ
た後のローアドレスストローブ信号の遷移時に前記書込
データをメモリセルへ書込むリストアリング期間をもつ
書込動作を実施し、そして、前記消去ピンに印加される
信号に応じてデータ消去動作を実施し、また特定の制御
タイミングに応じてアドレスピンから印加されるアドレ
スキーによる特有のフラッシュ動作モードを独立的に実
施するようにして、ＤＲＡＭバスと直接的に接続するこ
とを可能とした不揮発性半導体メモリ装置を提供する。
トローブ信号によるドレスマルチプレクス方式を用いた
電気的消去可能でプログラム可能な不揮発性半導体メモ
リ装置において、ＤＲＡＭと共通のピン配列を有し且つ
当該不揮発性半導体メモリ装置に特有の動作のために必
要なリセットピン、レディ／ビジーピン、消去ピンをＤ
ＲＡＭの未使用ピンに対応配置させてあり、ＤＲＡＭ共
通の制御タイミングにより読出動作を実施し、またＤＲ
ＡＭ共通の制御タイミングにより書込データ入力を行っ
た後のローアドレスストローブ信号の遷移時に前記書込
データをメモリセルへ書込むリストアリング期間をもつ
書込動作を実施し、そして、前記消去ピンに印加される
信号に応じてデータ消去動作を実施し、また特定の制御
タイミングに応じてアドレスピンから印加されるアドレ
スキーによる特有のフラッシュ動作モードを独立的に実
施するようにして、ＤＲＡＭバスと直接的に接続するこ
とを可能とした不揮発性半導体メモリ装置を提供する。
【００１６】ここで、上記書込動作におけるリストアリ
ング期間では、書込対象のメモリセルに記憶されたデー
タと外部から入力された書込データとの状態により３種
類の動作が存在する。１つは書込ヒット状態で、これは
選択ワードラインに接続した全メモリセルが消去状態に
ある場合であって、このときにはリストアリング期間に
おいて消去動作なしでプログラム動作のみ行われる。も
う１つは書込ミス状態で、これは選択ワードラインに接
続したメモリセルのうち１つでも消去状態にない場合で
あって、このときにはリストアリング期間において消去
動作が自動的に行われた後にプログラム動作が行われ
る。最後の１つは書込マッチ状態で、これは入力された
書込データと書込対象のメモリセルのデータが一致する
（バイト、ワード、又はページ全体）場合であって、こ
のときにはリストアリング期間において消去やプログラ
ム動作は行われず、直ちに信号ＲＹ／ＢＹ＃（Ｒ／Ｂ
＃）がレディ状態を示して発生される。書込マッチ動作
は書込ヒットや書込ミス動作に優先される。
ング期間では、書込対象のメモリセルに記憶されたデー
タと外部から入力された書込データとの状態により３種
類の動作が存在する。１つは書込ヒット状態で、これは
選択ワードラインに接続した全メモリセルが消去状態に
ある場合であって、このときにはリストアリング期間に
おいて消去動作なしでプログラム動作のみ行われる。も
う１つは書込ミス状態で、これは選択ワードラインに接
続したメモリセルのうち１つでも消去状態にない場合で
あって、このときにはリストアリング期間において消去
動作が自動的に行われた後にプログラム動作が行われ
る。最後の１つは書込マッチ状態で、これは入力された
書込データと書込対象のメモリセルのデータが一致する
（バイト、ワード、又はページ全体）場合であって、こ
のときにはリストアリング期間において消去やプログラ
ム動作は行われず、直ちに信号ＲＹ／ＢＹ＃（Ｒ／Ｂ
＃）がレディ状態を示して発生される。書込マッチ動作
は書込ヒットや書込ミス動作に優先される。
【００１７】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して説明する。
付図面を参照して説明する。
【００１８】尚、各図共通の構成要素にはできるだけ同
じ符号を付してある。また、次の説明には具体的なメモ
リ装置の名称やピン配列など多くの特定事項が説明され
るが、これらは本発明の全般的な理解のために提供され
るに過ぎず、上述した技術的思想に従えばそれら特定事
項でなくとも本発明を実施し得ることは本技術分野で通
常の知識を持つ者には自明である。そして、関連した公
知機能や構成に対する詳細な説明は省くものとする。
じ符号を付してある。また、次の説明には具体的なメモ
リ装置の名称やピン配列など多くの特定事項が説明され
るが、これらは本発明の全般的な理解のために提供され
るに過ぎず、上述した技術的思想に従えばそれら特定事
項でなくとも本発明を実施し得ることは本技術分野で通
常の知識を持つ者には自明である。そして、関連した公
知機能や構成に対する詳細な説明は省くものとする。
【００１９】この実施形態では１６メガフラッシュメモ
リの場合を例にしてあり、そのＤＲＡＭインタフェース
フラッシュメモリのピンアウトについて図３に、既存の
１６メガＤＲＡＭの４Ｋリフレッシュ１Ｍ×１６のＴＳ
ＯＰパッケージ製品におけるピン仕様と対比して示して
いる。図３によれば、２つのメモリ装置（ＤＲＡＭ及び
フラッシュメモリ）は共に１６本のＩ／ＯピンＤＱ０〜
ＤＱ１５をもつ構成とされており、ロー／カラムアドレ
スを区分するための制御信号である信号ＲＡＳ＃（＝バ
ーＲＡＳ），ＣＡＳ＃（＝バーＬＣＡＳ，バーＵＣＡ
Ｓ）をそれぞれ受信する３つのピンを備えている。そし
て更に、読出又は書込動作を指定するための１つの信号
ＷＥ＃（＝バーＷＥ）入力ピンと、１２本のアドレスラ
インによるアドレス信号を受けるアドレスピンＡ０〜Ａ
１１と、それぞれ３つの電源電圧Ｖｃｃ供給ピン及び接
地電圧Ｖｓｓ供給ピンと、１つの出力エネーブル信号Ｏ
Ｅ＃（＝バーＯＥ）ピンと、を共通に備えている。つま
り、図３に示す４４個のピンのうち３９個のピンが共通
で、中央処理装置はこのピンを通じてＤＲＡＭとフラッ
シュメモリに同じ信号及び機能データを伝達する。
リの場合を例にしてあり、そのＤＲＡＭインタフェース
フラッシュメモリのピンアウトについて図３に、既存の
１６メガＤＲＡＭの４Ｋリフレッシュ１Ｍ×１６のＴＳ
ＯＰパッケージ製品におけるピン仕様と対比して示して
いる。図３によれば、２つのメモリ装置（ＤＲＡＭ及び
フラッシュメモリ）は共に１６本のＩ／ＯピンＤＱ０〜
ＤＱ１５をもつ構成とされており、ロー／カラムアドレ
スを区分するための制御信号である信号ＲＡＳ＃（＝バ
ーＲＡＳ），ＣＡＳ＃（＝バーＬＣＡＳ，バーＵＣＡ
Ｓ）をそれぞれ受信する３つのピンを備えている。そし
て更に、読出又は書込動作を指定するための１つの信号
ＷＥ＃（＝バーＷＥ）入力ピンと、１２本のアドレスラ
インによるアドレス信号を受けるアドレスピンＡ０〜Ａ
１１と、それぞれ３つの電源電圧Ｖｃｃ供給ピン及び接
地電圧Ｖｓｓ供給ピンと、１つの出力エネーブル信号Ｏ
Ｅ＃（＝バーＯＥ）ピンと、を共通に備えている。つま
り、図３に示す４４個のピンのうち３９個のピンが共通
で、中央処理装置はこのピンを通じてＤＲＡＭとフラッ
シュメモリに同じ信号及び機能データを伝達する。
【００２０】一方、フラッシュメモリ特有の動作モード
を支援しながらもＤＲＡＭの動作には影響を及ぼさない
ようにして、フラッシュメモリのみの機能ピンが最大５
つ備えられる。本実施形態ではこの５つのピンのうち２
つが未使用ピンであり、残りの３つのピンがフラッシュ
メモリのみの固有な動作を知らせるピンとなる。この３
つのピンは、同一ＤＲＡＭバス上にフラッシュメモリを
設置可能にするために、ＤＲＡＭで使っていない未使用
ピンに対応する配置である。即ち、ＤＲＡＭでは未使用
の１２番ピンを用いたリセットピンバーＲＳＴ、１１番
ピンのレディ／ビジーピンＲ／Ｂ＃（＝Ｒ／バーＢ）、
３４番ピンの消去ピンバーＥＣがその３ピンである。リ
セットピンバーＲＳＴは、フラッシュメモリを各種モー
ドからリセットすると共にスリップモードへ進入させ、
消費電流を約５μＡほどに抑えるようにする機能ピンで
ある。レディ／ビジーピンＲ／Ｂ＃は、フラッシュメモ
リのセル特性のためにリストアリング動作に数μないし
数ｍ秒かかるので、この際のフラッシュメモリのビジー
状態を外部に示すための機能ピンである。またこのピン
は、リストアリング終了で論理レベルを遷移させること
でレディ状態を示す役割ももつ。消去ピンバーＥＣは、
消去モードに関する信号をメモリ内部に伝達するための
機能ピンである。即ち、フラッシュメモリの特性上数Ｋ
バイトのデータを同時に消去するブロック消去が必要で
あるが、この場合に、中央処理装置がバスラインのうち
ＥＣ＃（＝バーＥＣ）ピンのバスラインを通じて消去デ
ータを印加することにより、メモリは消去動作へ進入す
る。
を支援しながらもＤＲＡＭの動作には影響を及ぼさない
ようにして、フラッシュメモリのみの機能ピンが最大５
つ備えられる。本実施形態ではこの５つのピンのうち２
つが未使用ピンであり、残りの３つのピンがフラッシュ
メモリのみの固有な動作を知らせるピンとなる。この３
つのピンは、同一ＤＲＡＭバス上にフラッシュメモリを
設置可能にするために、ＤＲＡＭで使っていない未使用
ピンに対応する配置である。即ち、ＤＲＡＭでは未使用
の１２番ピンを用いたリセットピンバーＲＳＴ、１１番
ピンのレディ／ビジーピンＲ／Ｂ＃（＝Ｒ／バーＢ）、
３４番ピンの消去ピンバーＥＣがその３ピンである。リ
セットピンバーＲＳＴは、フラッシュメモリを各種モー
ドからリセットすると共にスリップモードへ進入させ、
消費電流を約５μＡほどに抑えるようにする機能ピンで
ある。レディ／ビジーピンＲ／Ｂ＃は、フラッシュメモ
リのセル特性のためにリストアリング動作に数μないし
数ｍ秒かかるので、この際のフラッシュメモリのビジー
状態を外部に示すための機能ピンである。またこのピン
は、リストアリング終了で論理レベルを遷移させること
でレディ状態を示す役割ももつ。消去ピンバーＥＣは、
消去モードに関する信号をメモリ内部に伝達するための
機能ピンである。即ち、フラッシュメモリの特性上数Ｋ
バイトのデータを同時に消去するブロック消去が必要で
あるが、この場合に、中央処理装置がバスラインのうち
ＥＣ＃（＝バーＥＣ）ピンのバスラインを通じて消去デ
ータを印加することにより、メモリは消去動作へ進入す
る。
【００２１】勿論、この３つのピンの使用は、次の表２
に示したようにＤＲＡＭのデータに影響することはな
い。また、ＤＲＡＭバス上でフラッシュ動作のための３
つのピンに当たるバス状態がフローディング状態となれ
ば、フラッシュメモリはその３つのピンを自動的に論理
ハイ又はロウ状態に遷移させ、これら３つのピンを用い
ない他の動作に影響がないようにしてある。
に示したようにＤＲＡＭのデータに影響することはな
い。また、ＤＲＡＭバス上でフラッシュ動作のための３
つのピンに当たるバス状態がフローディング状態となれ
ば、フラッシュメモリはその３つのピンを自動的に論理
ハイ又はロウ状態に遷移させ、これら３つのピンを用い
ない他の動作に影響がないようにしてある。
【表２】
【００２２】この表２は各ピンの論理状態によるフラッ
シュメモリとＤＲＡＭの動作モードを示したものであ
る。まず、全信号が論理ハイ状態の待機状態から、信号
ＲＡＳ＃と信号ＣＡＳ＃が論理ロウ、信号ＷＥ＃が論理
ハイになると、選択アドレスのデータがメモリから出力
される。また、信号ＲＡＳ＃と信号ＣＡＳ＃が論理ロウ
で信号ＷＥ＃も論理ロウになると書込動作となり、指定
アドレスにデータが書込まれる。この読出及び書込動作
で、従来のフラッシュメモリではコマンド入力後に読出
又は書込を行ったが、図３のＤＲＡＭ及びフラッシュメ
モリによれば、共に同じ制御タイミングの下でコマンド
入力サイクルなしで実施される。
シュメモリとＤＲＡＭの動作モードを示したものであ
る。まず、全信号が論理ハイ状態の待機状態から、信号
ＲＡＳ＃と信号ＣＡＳ＃が論理ロウ、信号ＷＥ＃が論理
ハイになると、選択アドレスのデータがメモリから出力
される。また、信号ＲＡＳ＃と信号ＣＡＳ＃が論理ロウ
で信号ＷＥ＃も論理ロウになると書込動作となり、指定
アドレスにデータが書込まれる。この読出及び書込動作
で、従来のフラッシュメモリではコマンド入力後に読出
又は書込を行ったが、図３のＤＲＡＭ及びフラッシュメ
モリによれば、共に同じ制御タイミングの下でコマンド
入力サイクルなしで実施される。
【００２３】一方、フラッシュメモリで必要とするブロ
ック消去を行うために、表２によれば、信号ＲＡＳ＃と
信号ＥＣ＃を論理ロウにし、信号ＣＡＳ＃を論理ハイに
遷移させるようになっている。このときにＤＲＡＭで
は、よく知られているＲＡＳｏｎｌｙ リフレッシュモ
ードが行われる。また、表２では省略してあるが、信号
ＷＥ＃を論理ハイとして信号ＣＡＳ＃を先に論理ロウと
した後に信号ＲＡＳ＃を論理ロウとするときには、ＤＲ
ＡＭはＣＡＳ before ＲＡＳ リフレッシュへ進入する
一方、フラッシュメモリではリフレッシュ動作が不要な
ので、このタイミングはフラッシュメモリには無視され
る。
ック消去を行うために、表２によれば、信号ＲＡＳ＃と
信号ＥＣ＃を論理ロウにし、信号ＣＡＳ＃を論理ハイに
遷移させるようになっている。このときにＤＲＡＭで
は、よく知られているＲＡＳｏｎｌｙ リフレッシュモ
ードが行われる。また、表２では省略してあるが、信号
ＷＥ＃を論理ハイとして信号ＣＡＳ＃を先に論理ロウと
した後に信号ＲＡＳ＃を論理ロウとするときには、ＤＲ
ＡＭはＣＡＳ before ＲＡＳ リフレッシュへ進入する
一方、フラッシュメモリではリフレッシュ動作が不要な
ので、このタイミングはフラッシュメモリには無視され
る。
【００２４】上記モード以外にフラッシュメモリで必要
とされる動作モード、即ち、デバイス或いはマニュファ
クチャ情報の読出や特定ブロックを選択して消去や再プ
ログラムを防止するロック／アンロックブロック指定な
どは、ＤＲＡＭで通常用いないタイミングを採択すべき
である。この場合、信号ＲＡＳ＃が論理ハイからロウへ
遷移する前に信号ＣＡＳ＃と信号ＷＥ＃を論理ハイから
ロウへ先に遷移させる、よく知られたＷＣＢＲのタイミ
ングを用いることができる。
とされる動作モード、即ち、デバイス或いはマニュファ
クチャ情報の読出や特定ブロックを選択して消去や再プ
ログラムを防止するロック／アンロックブロック指定な
どは、ＤＲＡＭで通常用いないタイミングを採択すべき
である。この場合、信号ＲＡＳ＃が論理ハイからロウへ
遷移する前に信号ＣＡＳ＃と信号ＷＥ＃を論理ハイから
ロウへ先に遷移させる、よく知られたＷＣＢＲのタイミ
ングを用いることができる。
【００２５】ＤＲＡＭでテストモード用として知られた
ＷＣＢＲについては、後述の図１１で詳しく説明するの
で、ここでは重要部分について簡略に言及する。ＷＣＢ
Ｒモードでアドレスデータが入力される場合にＤＲＡＭ
は通常、最下位ビットＬＳＢのアドレスからの順序を用
いている。そこで、この例のフラッシュメモリでは最上
位ビットＭＳＢのアドレスからの順序を用いることによ
り、フラッシュ動作モード選択時はＤＲＡＭの動作が無
視され、ＤＲＡＭモードの選択時はフラッシュメモリの
動作が無視されるようにしている。
ＷＣＢＲについては、後述の図１１で詳しく説明するの
で、ここでは重要部分について簡略に言及する。ＷＣＢ
Ｒモードでアドレスデータが入力される場合にＤＲＡＭ
は通常、最下位ビットＬＳＢのアドレスからの順序を用
いている。そこで、この例のフラッシュメモリでは最上
位ビットＭＳＢのアドレスからの順序を用いることによ
り、フラッシュ動作モード選択時はＤＲＡＭの動作が無
視され、ＤＲＡＭモードの選択時はフラッシュメモリの
動作が無視されるようにしている。
【００２６】以上、図３のように、ブロック消去を選択
するためのＥＣ＃ピンを含めたピン配列を有するフラッ
シュメモリは、ＤＲＡＭとフラッシュメモリを同じバス
上で使うシステムにおいて、ＤＲＡＭの読出及び書込動
作と同様にして動作を行えることが分かり、システムユ
ーザーがシステム内のハードウェアボードを変更せずと
もフラッシュメモリの使用を可能にする環境を提供す
る。
するためのＥＣ＃ピンを含めたピン配列を有するフラッ
シュメモリは、ＤＲＡＭとフラッシュメモリを同じバス
上で使うシステムにおいて、ＤＲＡＭの読出及び書込動
作と同様にして動作を行えることが分かり、システムユ
ーザーがシステム内のハードウェアボードを変更せずと
もフラッシュメモリの使用を可能にする環境を提供す
る。
【００２７】図４には、この例のフラッシュメモリにお
ける高速ページ読出モードのタイミングと高速ページ書
込モードのタイミングを示している。図４Ａに示す高速
ページ読出動作の波形は、既存の１６メガＤＲＡＭと同
タイミングで現れ、また、図４Ｂに示す高速ページ書込
動作の波形も、ＤＲＡＭと同タイミングである。但し、
全書込データ入力後に信号ＲＡＳ＃が論理ハイに遷移す
るとフラッシュメモリの動作状態を示す信号Ｒ／Ｂ＃が
論理ロウへ遷移するタイミングがあるのが特異である。
これは、フラッシュメモリが現在入力されたデータをフ
ラッシュメモリのセル内にプログラム中とのビジー状態
を示すものである。即ち、フラッシュメモリセルではデ
ータ書換えのためにメモリセルトランジスタのホットエ
レクトロン又はFowlor-Nordheim 電流を利用するため、
これにかかる数μ〜数ｍ秒の時間をシステムの中央処理
部が認識できるようにする。このためにフラッシュメモ
リからＲ／Ｂ＃ピンを通じてビジー信号が出力される。
ける高速ページ読出モードのタイミングと高速ページ書
込モードのタイミングを示している。図４Ａに示す高速
ページ読出動作の波形は、既存の１６メガＤＲＡＭと同
タイミングで現れ、また、図４Ｂに示す高速ページ書込
動作の波形も、ＤＲＡＭと同タイミングである。但し、
全書込データ入力後に信号ＲＡＳ＃が論理ハイに遷移す
るとフラッシュメモリの動作状態を示す信号Ｒ／Ｂ＃が
論理ロウへ遷移するタイミングがあるのが特異である。
これは、フラッシュメモリが現在入力されたデータをフ
ラッシュメモリのセル内にプログラム中とのビジー状態
を示すものである。即ち、フラッシュメモリセルではデ
ータ書換えのためにメモリセルトランジスタのホットエ
レクトロン又はFowlor-Nordheim 電流を利用するため、
これにかかる数μ〜数ｍ秒の時間をシステムの中央処理
部が認識できるようにする。このためにフラッシュメモ
リからＲ／Ｂ＃ピンを通じてビジー信号が出力される。
【００２８】このフラッシュメモリに書込データを入れ
た後のビジー期間はリストアリング期間であり、システ
ムの処理部は続く動作を行う前に、ビジーからレディに
変更があるまで待機サイクルをとる。そしてリストアリ
ング期間では、選択されたローライン（行ライン）に接
続したメモリセルに記憶されているデータと外部から新
たに入力された書込データとにより、前述したように
“書込ヒット”、“書込ミス”、“書込マッチ”が決定
される。
た後のビジー期間はリストアリング期間であり、システ
ムの処理部は続く動作を行う前に、ビジーからレディに
変更があるまで待機サイクルをとる。そしてリストアリ
ング期間では、選択されたローライン（行ライン）に接
続したメモリセルに記憶されているデータと外部から新
たに入力された書込データとにより、前述したように
“書込ヒット”、“書込ミス”、“書込マッチ”が決定
される。
【００２９】上記の読出、書込（書込データ入力）、リ
ストアリングの動作につき、図５〜図１０を参照して説
明する。図５は本実施形態のフラッシュメモリの概略構
成を示すブロック図である。各ブロックの機能は、通常
のＤＲＡＭ或いはフラッシュＥＥＰＲＯＭと同様なので
詳細な説明は省く。
ストアリングの動作につき、図５〜図１０を参照して説
明する。図５は本実施形態のフラッシュメモリの概略構
成を示すブロック図である。各ブロックの機能は、通常
のＤＲＡＭ或いはフラッシュＥＥＰＲＯＭと同様なので
詳細な説明は省く。
【００３０】図６には、図５のメモリアレイ部分（５８
０）に対する詳細構造の一例を示している。但し、本発
明は図６にのみ限られない。また、図６は１６Ｍｂｉｔ
（１Ｍ×１６）の場合であるが、本発明が１Ｍ×１６ビ
ット構造にのみ適用されるのではなく、セルアレイ５８
０を３２個のブロック（ＡＲＲＡＹ１〜３２）に分けた
のも一例に過ぎない。更に、図６のセルアレイ５８０は
ＮＡＮＤ構造のフラッシュＥＥＰＲＯＭの例であるが、
本発明はＮＡＮＤ構造に限らず他の形態の不揮発性セル
を使う場合でも該当することは勿論である。ＮＡＮＤセ
ルを使う場合は、そのセルアレイ構造やデコーダ回路な
どは韓国特許出願９３−３９０号に開示のものを使用可
能である。加えて、図６は読出や書込動作時にそれぞれ
８つのアレイブロックより構成された４つのマット（Ｍ
ａｔ）のうちの２つが同時に動作する場合の例である
が、本発明は同時に動作するマット数を問わず適用でき
るし、図６は２本のビットラインが１つのページバッフ
ァ５６０に接続される例を示しているが、１つのページ
バッファに１本又は多数本のビットラインが接続される
ものでもよい。
０）に対する詳細構造の一例を示している。但し、本発
明は図６にのみ限られない。また、図６は１６Ｍｂｉｔ
（１Ｍ×１６）の場合であるが、本発明が１Ｍ×１６ビ
ット構造にのみ適用されるのではなく、セルアレイ５８
０を３２個のブロック（ＡＲＲＡＹ１〜３２）に分けた
のも一例に過ぎない。更に、図６のセルアレイ５８０は
ＮＡＮＤ構造のフラッシュＥＥＰＲＯＭの例であるが、
本発明はＮＡＮＤ構造に限らず他の形態の不揮発性セル
を使う場合でも該当することは勿論である。ＮＡＮＤセ
ルを使う場合は、そのセルアレイ構造やデコーダ回路な
どは韓国特許出願９３−３９０号に開示のものを使用可
能である。加えて、図６は読出や書込動作時にそれぞれ
８つのアレイブロックより構成された４つのマット（Ｍ
ａｔ）のうちの２つが同時に動作する場合の例である
が、本発明は同時に動作するマット数を問わず適用でき
るし、図６は２本のビットラインが１つのページバッフ
ァ５６０に接続される例を示しているが、１つのページ
バッファに１本又は多数本のビットラインが接続される
ものでもよい。
【００３１】図７及び図８は、図６に示したように１つ
のページバッファに２本のビットラインが接続される場
合におけるより詳細な回路図である。図４に基づき図７
及び図８に示した回路の読出動作を説明する。
のページバッファに２本のビットラインが接続される場
合におけるより詳細な回路図である。図４に基づき図７
及び図８に示した回路の読出動作を説明する。
【００３２】図４において信号ＲＡＳ＃が論理ロウとな
り、このときアドレスピンを通じてワードラインを選択
するためのローアドレスが入力されれば、それによるロ
ーアドレスの指定により１つのマットで１本のワードラ
インが選択される。そして、図７及び図８において１つ
のページバッファに接続された２本のビットラインのう
ち１本は選択され、もう１本のビットラインは選択され
なくなる。その際、非選択のビットラインに接続された
基準セルが電流を流すことで非選択ビットラインの電位
がプリチャージ電圧よりも低められる。一方、選択ビッ
トラインの電位は、選択ビットラインに接続したセルの
うち選択ワードラインにより指定されるセルが消去され
たセルか、それともプログラムされたセルかによって２
つの場合に分けられる。即ち、消去が施されたセルの場
合には選択ビットラインの電位が非選択ビットラインの
電位より更に低くなり、一方、プログラムされたセルの
場合には電流を流す経路がなくなるので選択ビットライ
ンの電位は低くならず、よって選択ビットラインの電位
が非選択ビットラインの電位より高くなる。
り、このときアドレスピンを通じてワードラインを選択
するためのローアドレスが入力されれば、それによるロ
ーアドレスの指定により１つのマットで１本のワードラ
インが選択される。そして、図７及び図８において１つ
のページバッファに接続された２本のビットラインのう
ち１本は選択され、もう１本のビットラインは選択され
なくなる。その際、非選択のビットラインに接続された
基準セルが電流を流すことで非選択ビットラインの電位
がプリチャージ電圧よりも低められる。一方、選択ビッ
トラインの電位は、選択ビットラインに接続したセルの
うち選択ワードラインにより指定されるセルが消去され
たセルか、それともプログラムされたセルかによって２
つの場合に分けられる。即ち、消去が施されたセルの場
合には選択ビットラインの電位が非選択ビットラインの
電位より更に低くなり、一方、プログラムされたセルの
場合には電流を流す経路がなくなるので選択ビットライ
ンの電位は低くならず、よって選択ビットラインの電位
が非選択ビットラインの電位より高くなる。
【００３３】このビットラインの選択及び非選択は、図
７における信号ＲＳＬ１ｔ，ＲＳＬ２ｔ，ＳＳＬ１ｔ，
ＳＳＬ２ｔにより指定される。即ち、信号ＲＳＬ１ｔ及
び信号ＳＳＬ１ｔが論理ハイであり、信号ＲＬＳ２ｔ及
び信号ＳＳＬ２ｔが論理ロウの場合、図中右側のビット
ラインが非選択ビットラインとなり、その基準セルがタ
ーンオンとなって電圧ＶＲＥＦに従い電流量が決定され
る。一方、図中左側のビットラインは選択ビットライン
となり、その基準セルがターンオフされるので選択され
たセルの状態に従い電流の流れが決定される。
７における信号ＲＳＬ１ｔ，ＲＳＬ２ｔ，ＳＳＬ１ｔ，
ＳＳＬ２ｔにより指定される。即ち、信号ＲＳＬ１ｔ及
び信号ＳＳＬ１ｔが論理ハイであり、信号ＲＬＳ２ｔ及
び信号ＳＳＬ２ｔが論理ロウの場合、図中右側のビット
ラインが非選択ビットラインとなり、その基準セルがタ
ーンオンとなって電圧ＶＲＥＦに従い電流量が決定され
る。一方、図中左側のビットラインは選択ビットライン
となり、その基準セルがターンオフされるので選択され
たセルの状態に従い電流の流れが決定される。
【００３４】上述のようにして選択ビットラインと非選
択ビットラインの電位差が生じると、一般的に使われる
ラッチ形態の増幅回路の活性化を通じて（ＬＡＢｔの論
理ロウ及びＬＡｔの論理ハイ印加）少量のビットライン
間の電位差が０ＶとＶｃｃ間のレベルの差に増幅され、
このビットライン上のデータ電圧が、信号ＹＡｉ及び信
号ＹＢｉを論理ハイへ遷移させることによりラインＩＯ
ｉ，ＩＯｉＢに現れる（この場合ＩＳＯｔ＝ハイ、ＩＳ
Ｏｂ＝ロウ）。その後、ラインＩＯｉ，ＩＯｉＢのデー
タがＤＱドライバを通じて外部へ出力されれば、これに
より読出動作完了となる。尚、図７の下側に続く図８に
示した部分は、図６で活性化されないマットに当たるペ
ージバッファである。
択ビットラインの電位差が生じると、一般的に使われる
ラッチ形態の増幅回路の活性化を通じて（ＬＡＢｔの論
理ロウ及びＬＡｔの論理ハイ印加）少量のビットライン
間の電位差が０ＶとＶｃｃ間のレベルの差に増幅され、
このビットライン上のデータ電圧が、信号ＹＡｉ及び信
号ＹＢｉを論理ハイへ遷移させることによりラインＩＯ
ｉ，ＩＯｉＢに現れる（この場合ＩＳＯｔ＝ハイ、ＩＳ
Ｏｂ＝ロウ）。その後、ラインＩＯｉ，ＩＯｉＢのデー
タがＤＱドライバを通じて外部へ出力されれば、これに
より読出動作完了となる。尚、図７の下側に続く図８に
示した部分は、図６で活性化されないマットに当たるペ
ージバッファである。
【００３５】書込動作は次のようになる。図４におい
て、書込データを入力する場合はまず信号ＲＡＳ＃が論
理ロウ遷移し、このとき入力されるアドレスがローアド
レスとして認識されて書込対象のワードラインが選択さ
れる。そして、一定時間後に信号ＷＥ＃が論理ロウに遷
移することにより書込動作であることが認識され、ＤＱ
ピンを通じて書込もうとするデータが外部から内部へ入
力される。この外部から入力される書込データは非選択
マットのページバッファに、即ち図８のページバッファ
のラッチ部分に入れられ、この際、信号ＬＡｂ及び信号
ＬＡＢｂがそれぞれ論理ハイ及びロウ状態となる。該書
込データ入力動作が全て完了して信号ＲＡＳ＃が論理ハ
イへ遷移すれば、書込データ入力は完了となり、デバイ
ス内部で前記ラッチしたデータをセルへ書き込むための
リストアリング動作が始まる。この場合にＲ／Ｂ＃ピン
の状態が論理ロウとなり、メモリをアクセスしないこと
を外部へ示す情報として使用される。
て、書込データを入力する場合はまず信号ＲＡＳ＃が論
理ロウ遷移し、このとき入力されるアドレスがローアド
レスとして認識されて書込対象のワードラインが選択さ
れる。そして、一定時間後に信号ＷＥ＃が論理ロウに遷
移することにより書込動作であることが認識され、ＤＱ
ピンを通じて書込もうとするデータが外部から内部へ入
力される。この外部から入力される書込データは非選択
マットのページバッファに、即ち図８のページバッファ
のラッチ部分に入れられ、この際、信号ＬＡｂ及び信号
ＬＡＢｂがそれぞれ論理ハイ及びロウ状態となる。該書
込データ入力動作が全て完了して信号ＲＡＳ＃が論理ハ
イへ遷移すれば、書込データ入力は完了となり、デバイ
ス内部で前記ラッチしたデータをセルへ書き込むための
リストアリング動作が始まる。この場合にＲ／Ｂ＃ピン
の状態が論理ロウとなり、メモリをアクセスしないこと
を外部へ示す情報として使用される。
【００３６】フラッシュメモリの内部的書込動作である
リストアリング動作は、前記非選択マットのページバッ
ファへ書込データを入力した後に、選択マットのページ
バッファへ、選択ワードラインに接続した書込対象のメ
モリセルのデータを上述の読出動作を利用して読み込む
ことから始まる。この読込が完了した後には、選択マッ
トのページバッファのデータと非選択マットのページバ
ッファのデータとの比較が実施され、また、選択マット
の全データが消去を施したセルデータであるかどうかが
判断される。その両データの比較動作は通常の比較回路
（コンパレータ）を用いて行われる。また、選択マット
のページバッファに読み込んだデータが消去データかど
うかは、消去セルによるページバッファ内のデータはデ
ータ０（論理ロウ）になるので、選択マットの全セルデ
ータをＯＲ演算して結果が“０”になるか“１”になる
かにより簡単に判断できる。
リストアリング動作は、前記非選択マットのページバッ
ファへ書込データを入力した後に、選択マットのページ
バッファへ、選択ワードラインに接続した書込対象のメ
モリセルのデータを上述の読出動作を利用して読み込む
ことから始まる。この読込が完了した後には、選択マッ
トのページバッファのデータと非選択マットのページバ
ッファのデータとの比較が実施され、また、選択マット
の全データが消去を施したセルデータであるかどうかが
判断される。その両データの比較動作は通常の比較回路
（コンパレータ）を用いて行われる。また、選択マット
のページバッファに読み込んだデータが消去データかど
うかは、消去セルによるページバッファ内のデータはデ
ータ０（論理ロウ）になるので、選択マットの全セルデ
ータをＯＲ演算して結果が“０”になるか“１”になる
かにより簡単に判断できる。
【００３７】このような比較判断動作を実施した結果、
選択マットのページバッファにおけるデータと非選択マ
ットのページバッファにおけるデータが一致すれば、書
込動作完了となりＲ／Ｂ＃ピンの状態が論理ハイとさ
れ、一定時間が経過した後に次の動作を実施可能な待機
状態が保たれる。この場合は書込マッチに相当する。
選択マットのページバッファにおけるデータと非選択マ
ットのページバッファにおけるデータが一致すれば、書
込動作完了となりＲ／Ｂ＃ピンの状態が論理ハイとさ
れ、一定時間が経過した後に次の動作を実施可能な待機
状態が保たれる。この場合は書込マッチに相当する。
【００３８】一方、比較結果が一致しない場合は、選択
マットのページバッファにおけるデータの判断結果、全
データが“０”であれば、即ち、全データが消去セルの
データならば、非選択マットのデータを選択マットのペ
ージバッファへ伝達する。この伝達動作は、図８の信号
ＬＡＢｂ及び信号ＬＡｂを論理ロウ及びハイの状態に保
ち、そして、図７のページバッファを等化した後に信号
ＬＡＢｔ及び信号ＬＡｔをそれぞれ論理ロウ及びハイの
状態にして両分離信号ＩＳＯｔ，信号ＩＳＯｂを論理ハ
イにすることで行われる。該データ伝達後に選択マット
のページバッファのデータをもって前述の特許出願に記
載されたプログラム方法を利用したプログラムが進めら
れる。このプログラム動作が完了すれば書込動作完了と
なってＲ／Ｂ＃ピンが論理ハイとなり、待機状態へ移行
する。この場合は書込ヒットに相当する。
マットのページバッファにおけるデータの判断結果、全
データが“０”であれば、即ち、全データが消去セルの
データならば、非選択マットのデータを選択マットのペ
ージバッファへ伝達する。この伝達動作は、図８の信号
ＬＡＢｂ及び信号ＬＡｂを論理ロウ及びハイの状態に保
ち、そして、図７のページバッファを等化した後に信号
ＬＡＢｔ及び信号ＬＡｔをそれぞれ論理ロウ及びハイの
状態にして両分離信号ＩＳＯｔ，信号ＩＳＯｂを論理ハ
イにすることで行われる。該データ伝達後に選択マット
のページバッファのデータをもって前述の特許出願に記
載されたプログラム方法を利用したプログラムが進めら
れる。このプログラム動作が完了すれば書込動作完了と
なってＲ／Ｂ＃ピンが論理ハイとなり、待機状態へ移行
する。この場合は書込ヒットに相当する。
【００３９】更に、データ判断結果、選択マットのペー
ジバッファにおけるデータが全て“０”でない場合は、
選択マットのページバッファのラッチを等化した後、選
択マットのページバッファに非選択ビットラインの状態
を貯蔵させ、この動作後に選択マットの選択ワードライ
ンに接続した全てのセルに対する消去動作を実施する。
当該消去動作の完了後は、選択マットの非選択ビットラ
インに対し選択マットのページバッファのデータによる
書込動作を施し、該動作後に、前述の方式によって非選
択マットのページバッファのデータを選択マットのペー
ジバッファへ伝達する。この伝達動作完了後に、選択マ
ットのぺージバッファにおけるデータをもって選択ビッ
トラインに対する書込を実施する。これが完了すればＲ
／Ｂ＃ピンが論理ハイとなり、一定時間後に次の動作を
行えるようにデバイスは待機状態を保つ。この場合は書
込ミスに相当する。
ジバッファにおけるデータが全て“０”でない場合は、
選択マットのページバッファのラッチを等化した後、選
択マットのページバッファに非選択ビットラインの状態
を貯蔵させ、この動作後に選択マットの選択ワードライ
ンに接続した全てのセルに対する消去動作を実施する。
当該消去動作の完了後は、選択マットの非選択ビットラ
インに対し選択マットのページバッファのデータによる
書込動作を施し、該動作後に、前述の方式によって非選
択マットのページバッファのデータを選択マットのペー
ジバッファへ伝達する。この伝達動作完了後に、選択マ
ットのぺージバッファにおけるデータをもって選択ビッ
トラインに対する書込を実施する。これが完了すればＲ
／Ｂ＃ピンが論理ハイとなり、一定時間後に次の動作を
行えるようにデバイスは待機状態を保つ。この場合は書
込ミスに相当する。
【００４０】以上の書込動作全体のうち、外部からの書
込データを選択マットのページバッファへ入力するよう
にすることも可能で、この場合は、その入力した選択マ
ットのページバッファデータを非選択マットのページバ
ッファへ一旦伝達してから、それ以降の動作を上述の書
込マッチ、書込ヒット、書込ミスの各場合について同様
に進めるようにすればよい。
込データを選択マットのページバッファへ入力するよう
にすることも可能で、この場合は、その入力した選択マ
ットのページバッファデータを非選択マットのページバ
ッファへ一旦伝達してから、それ以降の動作を上述の書
込マッチ、書込ヒット、書込ミスの各場合について同様
に進めるようにすればよい。
【００４１】図９には、他の実施形態のメモリアレイを
示しており、図１０は、図９の一部に当たるセルアレイ
及びページバッファの詳細回路図である。この図９の場
合はメモリ内の２つのマットが同時に選択され、各マッ
トで１本ずつのワードラインが選択される場合である
が、この場合における読出及び書込動作も上記図６〜図
８で説明した動作と同様に進められる。但し、図６にお
ける非選択マットのページバッファの役割が、図９では
追加されたラッチ回路８００，８１０により実行される
点で異なっている。即ち、データ読出時には、選択ビッ
トラインのデータを信号ＩＳＯ１及び信号ＩＳＯ２の論
理ロウ状態でページバッファに読み込んでから、信号Ｉ
ＳＯ１，ＹＡｉ，ＹＢｉを論理ハイに遷移させ、ページ
バッファのデータをラインＩＯｉ，ＩＯｉＢラインを通
じて外部へ出力する。また、書込動作では、まず外部か
らの入力データを信号ＩＳＯ１の論理ロウ、信号ＩＳＯ
２の論理ハイ状態でラインＩＯｉ，ＩＯｉＢを通じて追
加されたラッチ回路８００，８１０へ取り込む。その後
に、選択ビットラインのデータを上述した読出動作と同
様の方式にてページバッファへ貯蔵する。そして、書込
マッチ、書込ヒット、書込ミスについて上述の例と同様
の方式で進めれば書込動作が遂行される。
示しており、図１０は、図９の一部に当たるセルアレイ
及びページバッファの詳細回路図である。この図９の場
合はメモリ内の２つのマットが同時に選択され、各マッ
トで１本ずつのワードラインが選択される場合である
が、この場合における読出及び書込動作も上記図６〜図
８で説明した動作と同様に進められる。但し、図６にお
ける非選択マットのページバッファの役割が、図９では
追加されたラッチ回路８００，８１０により実行される
点で異なっている。即ち、データ読出時には、選択ビッ
トラインのデータを信号ＩＳＯ１及び信号ＩＳＯ２の論
理ロウ状態でページバッファに読み込んでから、信号Ｉ
ＳＯ１，ＹＡｉ，ＹＢｉを論理ハイに遷移させ、ページ
バッファのデータをラインＩＯｉ，ＩＯｉＢラインを通
じて外部へ出力する。また、書込動作では、まず外部か
らの入力データを信号ＩＳＯ１の論理ロウ、信号ＩＳＯ
２の論理ハイ状態でラインＩＯｉ，ＩＯｉＢを通じて追
加されたラッチ回路８００，８１０へ取り込む。その後
に、選択ビットラインのデータを上述した読出動作と同
様の方式にてページバッファへ貯蔵する。そして、書込
マッチ、書込ヒット、書込ミスについて上述の例と同様
の方式で進めれば書込動作が遂行される。
【００４２】図１１は、ＤＲＡＭには不要でフラッシュ
メモリにのみ必要な、消去サスペンド（一時中断）、ロ
ック／アンロックブロック指定、デバイスＩＤ読出など
のフラッシュ動作モードへ進入するためのタイミング図
である。次の表３に、各種のフラッシュ動作モードに進
入できるようにするアドレスキーについての例を示す。
メモリにのみ必要な、消去サスペンド（一時中断）、ロ
ック／アンロックブロック指定、デバイスＩＤ読出など
のフラッシュ動作モードへ進入するためのタイミング図
である。次の表３に、各種のフラッシュ動作モードに進
入できるようにするアドレスキーについての例を示す。
【表３】
【００４３】図１１によれば、中央処理部がＷＣＢＲタ
イミングで上記表３のようなアドレスキーをフラッシュ
メモリのアドレスピンを通じて印加すればよいことが分
かる。このアドレスピンを通じて印加されるアドレスキ
ーデータは、フラッシュメモリ内のレジスタに貯蔵さ
れ、それによる所定の１モードを行わせる役割を担うも
のである。
イミングで上記表３のようなアドレスキーをフラッシュ
メモリのアドレスピンを通じて印加すればよいことが分
かる。このアドレスピンを通じて印加されるアドレスキ
ーデータは、フラッシュメモリ内のレジスタに貯蔵さ
れ、それによる所定の１モードを行わせる役割を担うも
のである。
【００４４】更に詳述すれば、まず信号ＲＡＳ＃の論理
ロウ遷移前に信号ＣＡＳ＃と信号ＷＥ＃信号を論理ロウ
へ遷移させ、そして信号ＲＡＳ＃が論理ロウに遷移する
ときにアドレスキーを入力することにより、その種類に
応じた上記フラッシュ動作モードのうちの１つが選択さ
れる。このＷＣＢＲのタイミングはＤＲＡＭでは主にテ
ストモードを指定するために標準化されており、大方の
場合このときに最下位ビットのアドレスから使用してい
るので、フラッシュメモリに固有のフラッシュ動作モー
ドを選択するために使用する際には、最上位ビットアド
レスから３ビットを用いるようにした。従って、ＤＲＡ
Ｍとフラッシュメモリを同一バスライン上で動作させる
応用手法でも、ＤＲＡＭ動作に影響を与えずにフラッシ
ュメモリのみの動作を選択して行える。これについての
実現方法は既存のＤＲＡＭに使用されている技術なので
これ以上の詳しい説明は省く。
ロウ遷移前に信号ＣＡＳ＃と信号ＷＥ＃信号を論理ロウ
へ遷移させ、そして信号ＲＡＳ＃が論理ロウに遷移する
ときにアドレスキーを入力することにより、その種類に
応じた上記フラッシュ動作モードのうちの１つが選択さ
れる。このＷＣＢＲのタイミングはＤＲＡＭでは主にテ
ストモードを指定するために標準化されており、大方の
場合このときに最下位ビットのアドレスから使用してい
るので、フラッシュメモリに固有のフラッシュ動作モー
ドを選択するために使用する際には、最上位ビットアド
レスから３ビットを用いるようにした。従って、ＤＲＡ
Ｍとフラッシュメモリを同一バスライン上で動作させる
応用手法でも、ＤＲＡＭ動作に影響を与えずにフラッシ
ュメモリのみの動作を選択して行える。これについての
実現方法は既存のＤＲＡＭに使用されている技術なので
これ以上の詳しい説明は省く。
【００４５】
【発明の効果】本発明によれば、ＤＲＡＭとフラッシュ
メモリで読出及び書込動作を共通にすることができ、そ
の他のフラッシュ動作モードにはＷＣＢＲタイミングや
配置したＥＣ＃ピンを用いることにより、ＤＲＡＭの動
作に関係なくフラッシュメモリのみアクセスできるの
で、ＤＲＡＭバスへフラッシュメモリを直接的に接続し
てＤＲＡＭとＤＲＡＭインタフェースフラッシュメモリ
を同一バスライン上で使用することができる。
メモリで読出及び書込動作を共通にすることができ、そ
の他のフラッシュ動作モードにはＷＣＢＲタイミングや
配置したＥＣ＃ピンを用いることにより、ＤＲＡＭの動
作に関係なくフラッシュメモリのみアクセスできるの
で、ＤＲＡＭバスへフラッシュメモリを直接的に接続し
てＤＲＡＭとＤＲＡＭインタフェースフラッシュメモリ
を同一バスライン上で使用することができる。
【００４６】また、同一バスライン上のハードウェアピ
ン制御を用いてフラッシュメモリにデータ消去できるモ
ードを提供することができるので、既存のボードに搭載
されたＤＲＡＭコントロール用チップセットに対する大
きな変更なしで制御ピン１つを更に配置することにより
容易にフラッシュメモリを制御できる。そして、既存の
コード貯蔵用不揮発性記憶素子とコード遂行用ＤＲＡＭ
を有するシステム構造における、それら２つのデバイス
が相異なるインタフェースを有することから発生する設
計の複雑性やコストアップを抑えられる。
ン制御を用いてフラッシュメモリにデータ消去できるモ
ードを提供することができるので、既存のボードに搭載
されたＤＲＡＭコントロール用チップセットに対する大
きな変更なしで制御ピン１つを更に配置することにより
容易にフラッシュメモリを制御できる。そして、既存の
コード貯蔵用不揮発性記憶素子とコード遂行用ＤＲＡＭ
を有するシステム構造における、それら２つのデバイス
が相異なるインタフェースを有することから発生する設
計の複雑性やコストアップを抑えられる。
【図１】従来のＤＲＡＭインタフェースフラッシュメモ
リのピン配置を示す説明図。
リのピン配置を示す説明図。
【図２】図１のメモリにおける読出及び書込動作の波形
図。
図。
【図３】本発明によるＤＲＡＭインタフェースフラッシ
ュメモリのピン配置をＤＲＡＭと比較して示す説明図。
ュメモリのピン配置をＤＲＡＭと比較して示す説明図。
【図４】本発明によるフラッシュメモリの読出及び書込
動作の波形図。
動作の波形図。
【図５】本発明によるフラッシュメモリの全体的構成を
示すブロック図。
示すブロック図。
【図６】図５中のメモリアレイ及び関連ブロックの接続
配置の第１実施形態を示す説明図。
配置の第１実施形態を示す説明図。
【図７】図６中のメモリアレイ及びページバッファの一
部詳細を示す回路図。
部詳細を示す回路図。
【図８】図７に続く回路図。
【図９】図５中のメモリアレイ及び関連ブロックの接続
配置の第２実施形態を示す説明図。
配置の第２実施形態を示す説明図。
【図１０】図９中のメモリアレイ及びページバッファの
一部詳細を示す回路図。
一部詳細を示す回路図。
【図１１】本発明によるフラッシュメモリにおけるＷＣ
ＢＲタイミングの波形図。
ＢＲタイミングの波形図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シエド アリ 大韓民国ソウル特別市龍山区梨泰院洞22番 地２号 (72)発明者 イヤズ ハク 大韓民国ソウル特別市龍山区梨泰院洞22番 地２号
Claims (14)
- 【請求項１】 ロー及びカラムアドレスストローブ信号
によるアドレスマルチプレクス方式を用いた電気的消去
可能でプログラム可能な不揮発性半導体メモリ装置にお
いて、 ＤＲＡＭと共通のピン配列を有し且つ当該不揮発性半導
体メモリ装置に特有の動作のために必要な機能ピンをＤ
ＲＡＭの未使用ピンに対応配置させてあり、ＤＲＡＭ共
通の制御タイミングにより読出動作を実施し、またＤＲ
ＡＭ共通の制御タイミングにより書込データ入力を行っ
た後にローアドレスストローブ信号の遷移に応じて該書
込データをメモリセルへ書込むリストアリング期間をも
って書込動作を実施し、そして前記機能ピンのうちの消
去ピンに印加される信号に応じてデータ消去動作を実施
するようにして、ＤＲＡＭバスと直接的に接続すること
が可能であることを特徴とする不揮発性半導体メモリ装
置。 - 【請求項２】 書込動作における書込データ入力で、各
ビットラインごとに予め設定されたバッファに書込デー
タを取り込む請求項１記載の不揮発性半導体メモリ装
置。 - 【請求項３】 書込動作におけるリストアリング期間
で、予め設定されたバッファに入力した書込データをメ
モリセルへ同時にプログラムする請求項１記載の不揮発
性半導体メモリ装置。 - 【請求項４】 機能ピンとしてリセットピン及びレディ
／ビジーピンをもつ請求項１記載の不揮発性半導体メモ
リ装置。 - 【請求項５】 リセットピンは、当該不揮発性半導体メ
モリ装置を各種モードからリセットすると共にスリップ
モードへ進入させ消費電力を最小限に抑える信号のため
の機能ピンであり、レディ／ビジーピンは、当該不揮発
性半導体メモリ装置のビジーやレディ状態を表示する信
号のための機能ピンである請求項４記載の不揮発性半導
体メモリ装置。 - 【請求項６】 リストアリング期間の動作が、書込マッ
チ、書込ヒット、書込ミスの各場合に分けられる請求項
１記載の不揮発性半導体メモリ装置。 - 【請求項７】 書込マッチは、入力した書込データと書
込対象のメモリセルに記憶のデータとが一致する場合の
動作である請求項６記載の不揮発性半導体メモリ装置。 - 【請求項８】 書込ヒットは、書込対象の全メモリセル
のデータが消去されている場合の動作である請求項６記
載の不揮発性半導体メモリ装置。 - 【請求項９】 書込ミスは、書込対象のメモリセルのう
ち少なくとも１つのデータが消去されていない場合の動
作である請求項６記載の不揮発性半導体メモリ装置。 - 【請求項１０】 ロー及びカラムアドレスストローブ信
号によるドレスマルチプレクス方式を用いた電気的消去
可能でプログラム可能な不揮発性半導体メモリ装置にお
いて、 ＤＲＡＭと共通のピン配列を有し且つ当該不揮発性半導
体メモリ装置に特有の動作のために必要なリセットピ
ン、レディ／ビジーピン、消去ピンをＤＲＡＭの未使用
ピンに対応配置させてあり、ＤＲＡＭ共通の制御タイミ
ングにより読出動作を実施し、またＤＲＡＭ共通の制御
タイミングにより書込データ入力を行った後のローアド
レスストローブ信号の遷移時に前記書込データをメモリ
セルへ書込むリストアリング期間をもつ書込動作を実施
し、そして、前記消去ピンに印加される信号に応じてデ
ータ消去動作を実施し、また特定の制御タイミングに応
じてアドレスピンから印加されるアドレスキーによる特
有のフラッシュ動作モードを独立的に実施するようにし
て、ＤＲＡＭバスと直接的に接続することが可能である
ことを特徴とする不揮発性半導体メモリ装置。 - 【請求項１１】 フラッシュ動作モードを実施するため
の特定の制御タイミングは、カラムアドレスストローブ
信号及び書込エネーブル信号が第１状態から第２状態へ
遷移した後にローアドレスストローブ信号が第２状態へ
遷移するＷＣＢＲタイミングである請求項１０記載の不
揮発性半導体メモリ装置。 - 【請求項１２】 第１状態がＣＭＯＳレベルの論理ハイ
で、第２状態がＣＭＯＳレベルの論理ロウである請求項
１１記載の不揮発性半導体メモリ装置。 - 【請求項１３】 フラッシュ動作モードのためのアドレ
スキーは、アドレスピンのうちの最上位アドレスを受信
するピンから順に３本のピンを通して提供される請求項
１１記載の不揮発性半導体メモリ装置。 - 【請求項１４】 フラッシュ動作モードは、消去サスペ
ンド、ロック／アンロックブロック指定、メモリＩＤ読
出モードのうちの少なくとも１つを含む請求項１１記載
の不揮発性半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950009972A KR960039006A (ko) | 1995-04-26 | 1995-04-26 | 디램버스에 접속가능한 불휘발성 반도체 메모리장치 |
| KR1995P9972 | 1995-04-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08306195A true JPH08306195A (ja) | 1996-11-22 |
| JP2766249B2 JP2766249B2 (ja) | 1998-06-18 |
Family
ID=19413024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10555496A Expired - Fee Related JP2766249B2 (ja) | 1995-04-26 | 1996-04-25 | Ｄｒａｍバスに接続可能な不揮発性半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5737258A (ja) |
| JP (1) | JP2766249B2 (ja) |
| KR (1) | KR960039006A (ja) |
| DE (1) | DE19615956C2 (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2000076877A (ja) * | 1998-08-13 | 2000-03-14 | Samsung Electronics Co Ltd | 同期型ｒａｍ装置とシステムバスを共有する同期型フラッシュメモリ装置の消去及び書込み方法 |
| JP2000132964A (ja) * | 1998-10-27 | 2000-05-12 | Nec Corp | 同期型半導体記憶装置 |
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| JP2017157217A (ja) * | 2016-03-03 | 2017-09-07 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | メモリモジュール、メモリシステム、及びその方法 |
| JP2017220237A (ja) * | 2016-06-08 | 2017-12-14 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | メモリモジュール、これを含むシステム及びその動作方法 |
| US11294571B2 (en) | 2016-03-03 | 2022-04-05 | Samsung Electronics Co., Ltd. | Coordinated in-module RAS features for synchronous DDR compatible memory |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100206698B1 (ko) * | 1995-12-22 | 1999-07-01 | 윤종용 | 페이지 단위의 소거락 |
| DE19625619C2 (de) * | 1996-06-26 | 1998-04-16 | Siemens Ag | Verfahren zum Abspeichern von Daten in einem Kraftfahrzeug |
| KR100225758B1 (ko) * | 1996-09-13 | 1999-10-15 | 윤종용 | 라커블 셀들을 가지는 불휘발성 반도체 메모리 장치 |
| JP3786508B2 (ja) * | 1996-11-05 | 2006-06-14 | 三星電子株式会社 | 不揮発性半導体メモリ装置 |
| JP3247639B2 (ja) * | 1997-08-07 | 2002-01-21 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体メモリ、半導体メモリのデータ読み出し方法及び書き込み方法 |
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| JP4722305B2 (ja) * | 2001-02-27 | 2011-07-13 | 富士通セミコンダクター株式会社 | メモリシステム |
| US20020138702A1 (en) * | 2001-03-26 | 2002-09-26 | Moshe Gefen | Using non-executable memory as executable memory |
| CN100380345C (zh) * | 2001-10-10 | 2008-04-09 | 旺宏电子股份有限公司 | 内存结构及其所使用的控制器 |
| US7251711B2 (en) * | 2002-05-28 | 2007-07-31 | Micron Technology, Inc. | Apparatus and methods having a command sequence |
| US7298646B1 (en) | 2004-08-11 | 2007-11-20 | Altera Corporation | Apparatus for configuring programmable logic devices and associated methods |
| KR102620562B1 (ko) * | 2016-08-04 | 2024-01-03 | 삼성전자주식회사 | 비휘발성 메모리 장치 |
| US11017838B2 (en) | 2016-08-04 | 2021-05-25 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices |
| US10572168B2 (en) * | 2017-11-16 | 2020-02-25 | International Business Machines Corporation | DRAM bank activation management |
| US11221974B2 (en) * | 2020-02-12 | 2022-01-11 | Alibaba Group Holding Limited | Device and method for low latency memory access |
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