In Allgemeinen werden Halbleiterspeichervorrichtungen
in zwei Gruppen eingeteilt, nämlich flüchtige Halbleiterspeichervorrichtungen
und nicht-flüchtige
Halbleiterspeichervorrichtungen. Flüchtige Halbleiterspeichervorrichtungen
können weiterhin
in dynamische Direktzugriffspeicher und statische Direktzugriffspeicher
(DRAMs und SRAMs) eingeteilt werden. Direktzugriffspeicher werden
auch als "Speicher mit wahlfreiem Zugriff" bezeichnet. Flüchtige Halbleiterspeichervorrichtungen
weisen eine hohe Schreib- und Lesegeschwindigkeit auf, besitzen
jedoch den Nachteil, dass der in den Speicherzellen gespeicherte
Inhalt nach Abschalten der elektrischen Leistungsversorgung verloren
geht.
Nicht-flüchtige Halbleiterspeichervorrichtungen
werden in maskenprogrammierbare Festwertspeicher (MROM), programmierbare
Festwertspeicher (PROM), löschbare und
programmierbare Festwertspeicher (EPROM) und elektrisch löschbare
und programmierbare Festwertspeicher (EEPROM) eingeteilt. Festwertspeicher
werden auch als "Nur-Lese-Speicher" bezeichnet. Da eine nicht-flüchtige Halbleiterspeichervorrichtung
den Inhalt ihrer Speicherzellen auch dann permanent speichert, wenn
die externe Leistungsversorgung abgeschaltet ist, wird diese Vorrichtung
hauptsächlich
Leim Speichern von Inhalten verwendet, die unabhängig von einer Leistungsversorgung
in dem Speicher benötigt
werden.
Jedoch kann kein Benutzer ein Lesen
und Schreiben (oder Programmieren) ohne die Einschränkung durch
ein elektronisches System, das mit dem MROM, PROM und EPROM ausgestattet
ist, durchführen.
Das heißt,
es ist für
den Benutzer nicht einfach on-board-programmierte Inhalte zu löschen oder
umzuprogrammieren. Da das EEPROM elektrische Lösch- und Schreibvorgänge innerhalb
seines Systems selbst durchführen
kann, ist es und wird es auch weiterhin im Gegensatz zu den vorhergehend genannten
Systemen als eine Systemprogrammspeichervorrichtung oder eine Unter- bzw. Sub-Speichervorrichtung
verwendet, deren Inhalt ununterbrochen erneuert werden muß.
Mit anderen Worten, benötigen zahlreiche elektronische
Systeme, die durch einen modernen Computer oder Mikroprozessor gesteuert
werden ein verbessertes EEPROM, das genaue Lösch- und Programmierungsfunktionen
aufweist. Da überdies
ein batteriebetriebenes Computersystem, das eine Notebookgröße oder
die Größe eines
tragbaren Computers aufweist, eine Festplattenvorrichtung mit einer rotierenden
Magnetscheibe, die eine relativ große Fläche einnimmt, als eine Zusatz-
oder Hilfsspeichervorrichtung benutzt, sind Entwickler derartiger
Systeme sehr an der Entwicklung eines hochintegrierten und hochleistungsfähigen EEPROM,
das eine relativ kleine Größe aufweist,
interessiert.
Es ist sehr wichtig, die Fläche, die
durch die Speicherzellen eingenommen wird, zu verringern, um ein
hochintegriertes EEPROM zu erhalten. Um dieses Problem zu lösen ist
ein EEPROM entwickelt worden, das Speicherzellen mit einer NAND-Struktur aufweist,
durch welche die Anzahl an Auswahltransistoren pro Zelle und die
Anzahl an Kontaktlöcher, die
mit Bit-Leitungen verbunden sind, verringert werden kann. Ein Beispiel
für eine
derartige NAND-Zellenstruktur ist auf den Seiten 412 bis 415 unter
dem Titel "NEW DEVICE TECHNOLOGIES FOR 5V-ONLY 4Mb EEPROM WITH NAND
STRUCTURE CELL" von IEDM offenbart worden, welche hierbei mit offenbart
sind.
Eine derartige NAND-Zellenstruktur
wird im Folgenden erläutert,
um ein besseres Verständnis
für die
später
zu erläuternde
vorliegende Erfindung zu geben.
Die vorhergehend erwähnte NAND-Zellenstruktur
besteht aus einem ersten Auswahltransistor, einem zweiten Auswahltransistor,
dessen Source mit einer gemeinsamen Source-Leitung verbunden ist, und
acht Speichertransistoren, deren Kanäle in Serie zwischen der Source
des ersten Auswahltransistors und der Drain des zweiten Auswahltransistors
verbunden sind. Die Zellen der NAND-Struktur sind auf einem P-Typ Halbleitersubstrat
ausgebildet und jeder der Speichertransistoren weist ein Floatinggate
auf, das durch ein Ausbilden einer Gateoxidschicht auf einem Kanalbereich
zwischen dem Source-Bereich und dem Drain-Bereich ausgebildet ist,
und ein Steuergate, das auf dem Floatinggate durch eine Zwischenisolationsschicht
ausgebildet ist. Um einen Speichertransistor, der innerhalb einer
NAND-Zelleneinheit ausgewählt
worden ist, zu programmieren, werden alle Speichertransistoren innerhalb
der Zelleneinheit gelöscht
und anschließend
Programmierungsvorgänge
durchgeführt.
Die Löschvorgänge für alle Speichertransistoren
(im Allgemeinen als Flash-Löschvorgang
bezeichnet) werden gleichzeitig durch ein Anliegen von 0 Volt an
die Bit-Leitungen und ungefähr
17 Volt an ein Gate des ersten Auswahltransistors und der Steuergates
aller Speichertransistoren durchgeführt. Das heißt, alle
Speichertransistoren werden zu Anreicherungstransistoren (enhancement
mode transistors) umgewandelt, von denen angenommen wird, dass sie
Transistoren sind, die mit einer Binärziffer "1" programmiert worden
sind.
Um die ausgewählten Speichertransistoren mit
einer Binärziffer
"1" zu programmieren, wird eine Spannung von ungefähr 22 Volt
an die Bit-Leitungen, einem Gate des ersten Auswahltransistors und
einem Steuergate jedes Speichertransistors zwischen dem ersten Auswahltransistor
und dem ausgewählten
Speichertransistoren angelegt. Ebenso werden 0 Volt an das Steuergate
des ausgewählten
Speichertransistors, dem Gate des zweiten Auswahltransistors und
einem Steuergate jedes der Speichertransistoren zwischen den Source-Leitungen
und dem ausgewählten
Speichertransistoren angelegt. Daher wird der ausgewählte Speichertransistor
von seinem Drain zu einem Floatinggate durch ein Fowler-Nordheim
(F-N)-Tunneln von Löchern
programmiert.
Jedoch weist ein derartiges Programmierungsverfahren
ein Problem dahingehend, dass eine Gateoxidschicht durch eine hohe
Spannung, die an den Drain des ausgewählten Speichertransistors angelegt
wird, belastet wird, was in der belasteten Gateoxidschicht einen
Leckstrom verursacht. Folglich ist das Datenbeibehaltungsvermögen der
Speicherzelle verringert, wenn ein Löschen und Programmieren ununterbrochen
wiederholt wird, was zu einer Verringerung in der Zuverlässigkeit
eines EEPROMs führt. Um
dieses Problem zu lösen,
wurde auf den Seiten 129 bis 130 von „Symposium on VLSI Technology", veröffentlicht
1990 unter dem Titel „A
NAND STRUCTURED CELL WITH A NEW PROGRAMMING TECHNOLOGY FOR HIGHLY
RELIABLE 5V-ONLY FLASH EEPROM", ein Lösch- und Speicherverfahren
offenbart worden, das eine verbesserte Vorrichtung verwendet, in
welcher NAND-Zelleneinheiten auf einem P-Typ Wannenbereich ausgebildet
sind, die auf einem N-Typ Halbleitersubstrat ausgebildet sind. Hierbei
werden Löschvorgänge der
Speicherzellen, d.h. aller Speichertransistoren innerhalb der NAND-Zelleneinheit,
durch Anlegen von 0 Volt an alle Steuergates und 20 Volt an den
P-Typ Wannenbereich und das N-Typ Substrat durchgeführt. Dabei werden
Elektronen gleichmäßig von
den Floatinggates aller Speichertransistoren zu den P-Typ Wannen entladen.
Folglich wird die Schwellwertspannung aller Speichertransistoren
in eine negative Spannung von -4V umgewandelt und die Transistoren
gehen in einen Verarmungszustand (depletion state) über, von dem
angenommen wird, dass eine Binärziffer
"0" (logisch 0) darin gespeichert ist. Um die ausgewählten Speichertransistoren
innerhalb der NAND-Zelleneinheit zu program mieren, wird eine hohe
Spannung von 20V an einem Gate des ersten Auswahltransistors und
einem Steuergate des ausgewählten
Speichertransistors angelegt, 0V an dem Gate des zweiten Auswahltransistors
angelegt bzw. eine mittlere Spannung von 7V an einem Steuergate
jedes der nicht ausgewählten
Speichertransistoren angelegt. Falls der ausgewählte Speichertransistor mit
einer binären
logischen "1" programmiert ist, wird 0V an die Bit-Leitungen angelegt,
die mit der NAND-Zelleneinheit gekoppelt sind, wodurch das Floatinggate
des ausgewählten
Speichertransistors mit Elektronen implantiert wird und der ausgewählte Speichertransistor in
einen Anreicherungszustand umgewandelt wird. Falls im Gegensatz
dazu der ausgewählte
Speichertransistor mit einer binäre
logischen "0" programmiert ist, wird an die korrespondierenden Bit-Leitungen eine mittlere
Spannung von 7V angelegt, um ein Programmieren zu verhindern, wodurch
der Programmiervorgang der ausgewählten Speicherzelle verhindert
wird. Da bei einem derartigen Programmierungsvorgang es den Elektronen
möglich
ist, in das Floatinggate durch die Gateoxidschicht von der P-Typ Wanne
gleichmäßig implantiert
zu werden, wird in der dünnen
Gateoxidschicht keine partielle Belastung bzw. Streß erzeugt,
wodurch ein Leckstrom in der Gateoxidschicht verhindert wird.
Wenn Systementwickler einen Löschvorgang
zum Umprogrammieren eines Teils oder Blocks der programmierten oder
beschriebenen Speicherzellen durchführen will, tritt ein Problem
auf. In diesem Fall ist ein allgemein übliches Verfahren, alle Speichertransistoren
innerhalb eines Speicherzellenarray gleichzeitig zu löschen (beispielsweise Flash-Löschen) und
danach all die Inhalte, die bereits programmiert worden sind, und
die neuen zu programmierenden Inhalte, wieder zu programmieren.
Da auch der Teil oder Block der Speicherzellen
gleichzeitig gelöscht
wird, der weiterhin mit dem neuen Programm verwendet werden könnte, bedarf es
zahlreicher Iterationen und ist daher ebenso ungeeignet zum Umprogrammieren
des neuen und des bereits bestehenden Programms. Diese Ungeeignetheit
wird immer weiter vergrößert, da
die Kapazität der
Speicher mehr und mehr anwächst.
Ein Löschen aller
Speichertransistoren lediglich innerhalb des ausgewählten Speicherblocks,
vermeidet einen Großteil dieser
Probleme. Jedoch im Fall des EEPROMs, das das vorhergehende verbesserte
Lösch- und
Programmierungsverfahren benutzt, muß eine hohe Spannung von mehr
als 18V oder gleich der Löschspannung
an ein Steuergate jedes der Speichertransistoren in dem nicht ausgewählten Block angelegt
werden, um zu verhindern, dass die Speichertransistoren gelöscht werden.
Wie vorhergehend beschrieben, ist
das EEPROM-Entwicklungsverfahren für einen langen Zeitraum ständig verbessert
worden und der NAND-Typ Flash EEPROM, der dementsprechend zum Aufweisen
einer Flash-Löschfunktion
entwickelt worden ist, kann vorteilhaft als eine hochintegrierte
Sub-Speichervorrichtung aufgrund des verglichen mit einem herkömmlichen
EEPROM hohen Integrationsgrades angewandt werden. Je nach Typ des
Speicherzellenarray des Flash-EEPROMs, kann das Flash-EEPROM in einen NAND-Typ,
NOR-Typ, und AND-Typ eingeteilt werden. Der NAND-Typ weist einen
höheren
Integrationsgrad als der NOR- oder AND-Typ auf, wie vorhergehend
beschrieben.
Die NAND-Flash-EEPROM-Speicherzelle wird
derart hergestellt, dass n-Typ Bereiche, die als Source- und Drainbereiche
dienen, auf einem P-Typ Substrat in einem vorbestimmten Abstand
zueinander ausgebildet werden, und danach werden aufeinanderfolgend
ein Floatinggate und ein Steuergate, die durch eine Isolationsschicht
voneinander getrennt sind, auf einem oberen Abschnitt eines Kanalbereichs
ausgebildet, der zwischen den Source- und Drainbereichen platziert
ist. Das leitende Floatinggate (FG), das von der Isolationsschicht
umgeben ist, ist mit Ladungen angehäuft, die als Programmierungsdaten
aufgrund einer Programmierungsspannung dienen, die an das Steuergate
(Control Gate CG) angelegt wird.
Die Lösch-, Schreib- und Lesevorgänge des Flash-EEPROMs
vom NAND-Typ werden im Folgenden erläutert.
Die Lösch- und Schreibvorgänge werden
unter Verwendung eines F-N-Tunnelstroms durchgeführt. Während eines Löschvorgangs
wird beispielsweise eine hohe Spannung an ein Substrat angelegt und
eine niedrige Spannung wird an ein Steuergate (CG) angelegt. In
diesem Fall wird die Spannung durch das Verhältnis der Kapazität zwischen
dem CG und dem FG und der Kapazität zwischen dem FG und dem Substrat
bestimmt, und die Spannung an das FG angelegt.
Wenn der Potentialunterschied zwischen
der Floatinggatespannung (Vfg), die an FG anliegt, und der Substratspannung
(Vsub), die an dem Substrat anliegt, größer als die Potentialdifferenz
ist, die ein F-N-Tunneln verursacht, beginnen Elektronen in dem FG
in Richtung des Substrats zu fließen. Folglich ändert sich
die Schwellwertspannung (Vt) des Speicherzellentransistors, bestehend
aus CG, FG, Source und Drain. Obwohl 0V an dem CG und die Source in
einem Zustand angelegt sind, bei der Vt ausreichend niedrig ist,
wird, falls ein Strom fließt,
wenn eine ausreichend hohe Spannung an dem Drain angelegt ist, ein
derartiger Zustand als „ERASED"
bezeichnet und zeigt eine logische "1" an. Andererseits werden zum
Schreiben von Daten in eine Zelle 0V an eine Source und eine Drain
angelegt und eine sehr hohe Spannung an das CG. Zu diesem Zeitpunkt wird
innerhalb des Kanalbereichs eine Sperr- bzw. Inversionsschicht ausgebildet
und Source und Drain halten ein elektrisches Potential von 0V aufrecht.
Wenn die Differenz des elektrischen
Potentials, das zwischen Vfg und der Kanalspannung Vchannel (0V)
angelelgt ist, die durch das Kapazitätsverhältnis zwischen dem CG und dem
FG und zwischen dem FG und dem Kanalbereich bestimmt ist, so groß wird,
daß ein
F-N Tunneln erzeugt wird, fließen
Elektronen von dem Kanalbereich zum dem FG. In diesem Fall erhöht sich
Vt und falls kein elektrischer Strom fließt, wenn ein vorbestimmter
Spannungspegel an das CG gelegt wird, 0V an die Source angelegt
wird und ein richtiger Spannungspegel an den Drain angelegt wird,
wird der Zustand eines Speicherzellentransistors als "PROGRAMMED"
bezeichnet und mit einer logischen "0" dargestellt.
Auch bei dem zuvor beschriebenen NAND-Flashspeicher
enthält
die Grundeinheit eines Speicherzellenarrays, der ähnlich dem
zuvor beschriebenen Aufbau ist, einen ersten Auswahltransistor,
einen zweiten Auswahltransistor, eine Zellenreihe (cell string),
die aus einer Vielzahl von Speicherzellentransistoren ausgebildet
wird, bei welchem die Drain-Source-Kanäle in Reihe miteinander verbunden
sind und dessen FGs zwischen den ersten und zweiten Transistoren
ausgebildet sind. Dabei sollte festgehalten werden, daß auf diesem
Gebiet die Zellreihe ebenso als eine NAND-Zelleneinheit bezeichnet
werden kann. Der übliche
NAND-Flashspeicher enthält
einen Speicherzellenarray mit einer Vielzahl von Zellenreihen, Bitleitungen
zum Eingeben von Daten zu den Zellenreihen und Empfangen von Daten aus
den Zellenreihen, Wortleitungen, die die Bitleitungen kreuzen, zum
Steuern der Gates der Speicherzellentransistoren und der Auswahltransistoren in
der Zellenreihe, einen X-Dekoder zum Auswählen der Wortleitungen, Seitenspeicher
bzw. Page Buffers, die mit den Bitleitungen zum Auslesen und Speicher
von Eingangs-/Ausgangsdaten der Speicherzellentransistoren verbunden
sind, und einem Y-Dekoder zum Steuern der Dateneingabe/-ausgabe
zu den Page Buffern.
Die Seiteneinheit bei der Speicherzellenarraystruktur
stellt die Speicherzellentransistoren dar, die gemeinsam mit einer
Wortleitung an ihren Steuergates verbunden sind. Eine Vielzahl von
Seiten, die eine Vielzahl von Speicherzellentransistoren einschließt, wird
als Zellblock bezeichnet. Eine Zellenblockeinheit enthält im allgemeinen
eine oder eine Vielzahl von Zellenreihen pro Bitleitung. Ein zuvor
beschriebener NAND-Flashspeicher besitzt einen Seitenprogrammierungsmodus
für einen Hochgeschwindigkeitsprogrammierungsvorgang. Der
Seitenprogrammierungsvorgang enthält einen Datenladebetrieb und
einen Programmierungsbetrieb. Der Datenladebetrieb ist ein Betrieb
zum Halten bzw. Zwischenspeichern und Speichern von Daten im Byteformat
aus den Eingabe/Ausgabe-Anschlüssen
in Datenregistern. Die Datenregister sind zum Korrespondieren mit
jeder der Bitleitungen vorgesehen. Der Programmierungsvorgang ist
ein Vorgang oder Betrieb, bei welchem die in den Datenregistern gespeicherten
Daten gleichzeitig in Speichertransistoren auf einer durch die Bitleitungen
ausgewählten Wortleitungen
registriert werden. Das Seitenprogrammierungsverfahren bei einem
EEPROM mit NAND-Zelleneinheiten wird im "IEEE journal of solid-state
circuits, Vol. 25, No.2", herausgegeben April 1990, auf den Seiten
417 bis 423 offenbart.
Wie vorhergehend beschrieben, führt der NAND-Flashspeicher
im allgemeinen einen Lesevorgang und einen Programmiervorgang durch
eine Seiten- oder Pageeinheit durch und einen Löschvorgang durch eine Blockeinheit.
Praktisch tritt das Phänomen,
daß Elektronen
zwischen dem FG und dem Kanal des Speicherzellentransistors fließen, bei
Lösch- und
Programmierungsvorgängen
auf. Bei einem Lesevorgang findet ein Vorgang eines Lesens von Daten,
die in den Speicherzellentransistoren gespeichert sind, ohne Beschädigen der
Daten nach dem Ende der vorhergehenden Vorgänge statt.
Bei dem Lesevorgang wird ein nicht
ausgewähltes
CG des NAND-Flashspeichers mit einer höheren Spannung versorgt als
ein CG eines ausgewählten
Speichers. Folglich fließt
ein elektrischer Strom oder fließt kein elektrischer Strom
in entsprechenden Bitleitungen abhängig von einem programmierten
Zustand des ausgewählten
Speicherzellentransistors. Bei einer vorbestimmten Spannungsbedingung,
d.h. falls die Schwellwertspannung der programmierten Speicherzelle
höher als
eine Referenzspannung ist, wird die Speicherzelle als eine off-Zelle identifiziert
und dadurch wird die korrespondierende Bitleitung auf einen hohen
Spannungspegel aufgeladen. Im Gegensatz dazu, d.h. falls die Schwellwertspannung
der programmierten Speicherzelle niedriger als eine Referenzspannung
ist, wird die Speicherzelle als eine on-Zelle ausgelesen, und dadurch
die korrespondierende Bitleitung auf einen niedrigen Spannungspegel
entladen. Eine derartige Bitleitung wird schlußendlich als eine "0" oder
"1" durch einen Leseverstärker
ausgelesen, der als Seitenpuffer oder Page Buffer bezeichnet wird.
Da es in diesem Fall viele Zellenreihen
gibt, wird die Ladungsmenge in der Bit-leitung groß und der Strombetrag, der
beim Auslesen der on-Zelle durch diese fließt, klein. Da die Spannungsaufbauzeit relativ
stark anwächst,
wird dementsprechend die Auslesezeit länger. Somit erhöht sich
die Auslesezeit, die der Page Buffer zum Auslesen der gespeicherten
Daten benötigt,
ebenso größer, was
zu einem längeren
Lesevorgang führt.
Um diesem unerwünschten
Zustand zu begegnen, führt
der NAND-Flashspeicher einen Seiteneinheitsvorgang der Seiteneinheit
während
des Lesevorgangs durch. Bei dem Lesevorgang einer Seiteneinheit
werden alle Daten der Zelle in einer Seite auf einmal ausgelesen
und die Ergebnisse in einer Reihenfolge ausgegeben, die als serieller Zugriff
bezeichnet wird. Wenn die Datenmenge groß ist, wird folglich die Datenauslesezeit
pro Bit ähnlich
verringert, wodurch eine relativ lange Auslesezeit kompensiert werden
kann.
Da jedoch der Seiteneinheitsvorgang
wahlfrei zu lesende Adressen wählt,
ist seine Effizienz erheblich verringert, wenn lediglich eine kleine
Datenmenge gelesen oder darauf zugegriffen werden soll. Das heißt die Zugriffszeit,
die zum Lesen von einem Datenbit benötigt wird, ist annähernd die
gleiche, wie für
das Lesen der Daten einer Seite.
Aufgrund der Eigenschaften des NAND-Flashpeicher-Lesevorgangs
gibt es daher ein Problem dahingehend, daß der NAND-Flashspeicher bei
der Verwendung auf ein Speicheranwendungsgebiet beschränkt ist,
das einen wahlfreien Zugriff (Direktzugriff) mit hoher Geschwindigkeit
erfordert. Beispielsweise ist der NAND-Flashspeicher auf die Verwendung
für den
Fall beschränkt,
daß eine
kleine Datenmenge, wie beispielsweise eine ROM-Tabelleninformation
oder Indexinformation, die Daten betreffen, die in einem Haupt-Speicherzellenarray
gespeichert sind, mit einer höheren
Geschwindigkeit ausgelesen werden soll, als die Lesezeit des Flashspeicherzellenarrays.
Dementsprechend sind verbesserte Techniken notwendig, um Daten mit
einer höheren
Geschwindigkeit auszulesen als bei einem wahlfreien Zugriff mit
hoher Geschwindigkeit oder einem Zugriff auf wenig Daten.
JP 10172292 A offenbart ein E
2PROM,
das einen ersten E
2PROM-Array
19 zum
Aufzeichnen einer ersten Art von Information aufweist und aus NAND-Zellen
besteht, sowie einen zweiten E
2PROM-Array
27 zum
Aufzeichnen einer zweiten Art von Information, der aus herkömmlichen
Speicherzellen besteht, die auf einem Substrat integriert sind.
Darüberhinaus
ist ein Leseverstärker
20,
ein Zeilendekoder
21, ein Zeilenadresspuffer
22 und
ein Spaltendekoder
23 in einem ersten Array
19 angeordnet
und ein Schieberegister
24 zum vorübergehenden Speichern von I/O-Daten
ist ebenso vorgesehen. Um den zweiten Array
27 herum sind
desweiteren ein Leseverstärker
28,
ein Zeilendekoder
29 und ein Spaltenadresspuffer
31 angeordnet.
Ausführungsformen der vorliegenden
Erfindung sehen einen nicht-flüchtigen
Halbleiterspeicher vor, bei welchem Daten mit einer höheren Geschwindigkeit
gelesen werden können
als bei einem wahlfreien Zugriff mit hoher Geschwindigkeit oder
einem Zugriff auf wenig Daten.
Ausführungsformen der vorliegenden
Erfindung sehen eine nicht-flüchtige
Halbleiterzellenarraystruktur vor, die eine verringerte Lesevorgangszeit aufweist,
welche bei Gebieten anwendbar ist, bei denen ein wahlfreier Zugriff
mit hoher Geschwindigkeit bei einem Flashspeicherarray vom NAND-Typ
anwendbar ist.
Gemäß den Ausführungsformen der vorliegenden
Erfindung wird ein wahlfreier Zugriff mit hoher Geschwindigkeit
in dem gleichen Speicher selektiv durchgeführt. Die Struktur kann bei
dem Speicherzellenanwendungsgebiet verwendet werden, das ein wahlfreies
Lesen von wenigen Daten mit einer hohen Geschwindigkeit erfordert,
und bei ROM-Tabellen für ein
Hochgeschwindigkeitsauslesen.
KURZE BESCHREIBUNG DER
ZEICHNUNGEN
Die vorhergehende und andere Aufgaben, Aspekte
und Vorteile werden aus der Folgenden detaillierten Beschreibung
bevorzugter Ausführungsformen
der vorliegenden Erfindung unter Bezugnahme auf die Zeichnung besser
ersichtlich, in welcher:
1 ein
Blockdiagramm einer Speicherzellenarrays einer Halbleiterspeichervorrichtung
gemäß einer
Ausführungsform
der vorliegenden Erfindung zeigt;
2 ein
detailliertes Blockdiagramm zeigt, das den Aufbau von Hauptarrayblöcken für einen
seriellen Zugriff darstellt, die in 1 gezeigt
sind;
3 ein
detailliertes Schaltungsdiagramm darstellt, das einen der I/O-Hauptarrays zeigt,
die in 2 dargestellt
sind;
4 ein
detailliertes Blockdiagramm darstellt, das eine Struktur der Unterarrayblöcke für einen
wahlfreien Zugriff darstellt, die in 1 gezeigt sind;
5 ein
detailliertes Blockdiagramm zeigt, das eine andere Struktur der
Unterarrayblöcke
für einen
wahlfreien Zugriff darstellt, die in 1 gezeigt sind; 6 ein detailliertes Schaltungsdiagramm zeigt,
das einen der I/O-Unterarrays zeigt, die in 4 oder 5 dargestellt
sind;
7 ein
Schaltungsdiagramm zeigt, das die Struktur des Page Buffers darstellt,
der in 1 gezeigt ist;
8 ein
detailliertes Schaltungsdiagramm zeigt, das eine der Page Buffereinheiten
darstellt, die in 7 gezeigt
sind;
9 ein
detailliertes Schaltungsdiagramm des Sub-Arrayspaltenselektors zeigt,
der in 1 gezeigt ist;
10 ein
detailliertes Schaltungsdiagramm zeigt, das eine Verbindungsbeziehung
zwischen einer virtuellen Leistungssteuervorrichtung und einem Leseverstärker darstellt,
die in 1 gezeigt sind.
11 ein
detailliertes Schaltungsdiagramm zeigt, das den in 1 gezeigten Dateneingabepuffer darstellt;
12 ein
detailliertes Schaltungsdiagramm des Datenausgabe-Multiplexers in 1 darstellt; und
13 ein
detailliertes Schaltungsdiagramm zeigt, das den Lesevorgang des
Sub-Arrayblocks in 1 darstellt.
DETAILLIERTE
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Im folgenden werden Ausführungsformen der
vorliegenden Erfindung im Detail unter Bezugnahme auf die begleitende
Zeichnung beschrieben. Es ist zu beachten, daß durch die Zeichnungen hindurch
zur Bezeichnung von ähnlichen
oder gleichen Teilen oder Abschnitten aus Gründen der Einfachheit der Darstellung
und Erläuterung
gleiche Bezugszeichen verwendet werden. Ebenso werden in der folgenden
Beschreibung bestimmte technische Angaben gemacht, um ein sorgfältiges Verständnis der vorliegenden
Erfindung zu gewährleisten.
Es ist für den
Fachmann offensichtlich, daß die
vorliegende Erfindung auch ohne diese bestimmten Angaben erzielt werden
kann. Es wird auf eine detaillierte Beschreibung von wohlbekannten
Funktionen und Strukturen verzichtet, um die wichtigen Punkte der
vorliegenden Erfindung herauszustellen.
1 zeigt
ein Blockdiagramm eines Speicherzellenarrays einer Halbleiterspeichervorrichtung gemäß einer
Ausführungsform
der vorliegenden Erfindung. Gemäß 1 enthält der Speicherzellenarray
einen Haupt-Speicherzellenarray 100 für einen seriellen Zugriff und
einen Sub-Speicherzellenarray 200 für einen wahlfreien Zugriff.
Der Sub-Speicherzellenarray 200 ist
so entworfen worden, daß er
lediglich für
einen wahlfreien Zugriffsvorgang verwendet wird, der ein Datenlesen mit
einer höheren
Geschwindigkeit erfordert, als bei dem Haupt-Speicherzellenarray 100,
um die vorhergehend beschriebenen Vorteile zu erzielen. Der Sub-Speicherzellenarray 200 kann
eine Indexinformation speichern, die Daten betrifft, die in dem Haupt-Speicherzellenarray 100 gespeichert
sind. Außerdem
kann der Sub-Speicherzellenarray 200 eine ROM-Tabelleninformation
als Daten, die einen wahlfreien Zugriff mit hoher Geschwindigkeit
erfordern oder Information speichern, die einen Hochgeschwindigkeits-Datenlesevorgang
erfordern. Zwischen den Haupt-Speicherzellenarray 100 und
dem Sub-Speicherzellenarray 200 gibt es einen Sub-Bitleitungs-Selektor 70,
der aus Abschalttransistoren (shut-off transistors) ausgebildet
ist. Bei dem Beispiel eines Speicherzellenarrays in 1 verbindet der Sub-Bitleitungs-Selektor 70 die
Sub-Bitleitun gen SB/Ll-SB/L8192 des Sub-Speicherzellenarrays 200 mit
den Haupt-Bitleitungen MB/L1-MB/L8192 des Haupt-Speicherzellenarrays 100.
Wenn die Speicherzellentransistoren in dem Sub-Speicherzellenarray 200 elektrisch
programmiert oder gelöscht
werden, werden an die Gates der Abschalttransistoren eine höhere Spannung
angelegt, als die Spannung, die an die Sub-Bitleitungen angelegt
wird. Folglich werden die Sub-Bitleitungen
mit den korrespondierenden Haupt-Bitleitungen verbunden, wodurch
die Daten in dem Sub-Speicherzellenarray 200 in der gleichen
Art und Weise wie in dem Haupt-Speicherzellenarray 100 programmiert
oder gelöscht
werden.
Für
den Fall, daß Daten,
die in den Speicherzellentransistoren in dem Sub-Speicherzellenarray 200 gespeichert
sind, gelesen werden, liegt an dem Abschaltsignaleingang des Sub-Bitleitungs-Selektor 70 0V
an. Dementsprechend werden die elektrischen Verbindungen der Sub-Bitleitungen
SB/L1-SB/L8192 des Sub-Speicherzellenarrays 200 mit den Haupt-Bitleitungen
MB/L1-MB/L8192 des Haupt-Speicherzellenarrays 100 unterbrochen.
Der Leseweg des Sub-Speicherzellenarrays 200 wird von dem
Leseweg des Haupt-Speicherzellenarrays 100 getrennt. Das
heißt,
im Fall des Haupt-Speicherzellenarrays 100 werden Daten unter Verwendung
eines Page Buffers 90, der mit Haupt-Bitleitungen MB/L1-MB/L8192
verbunden ist, als einen Leseverstärker ausgelesen. Im Gegensatz
dazu wird im Fall des Sub-Speicherzellenarrays 200 der
Page Buffer 90 bei dem Programmierungsvorgang und Löschvorgang
verwendet, aber nicht bei einem Lesevorgang. Das heißt, ein
separater Leseverstärker
wird verwendet.
Der Sub-Speicherzellenarray 200 ist
aus einer Vielzahl von I/O Sub-Arrays ausgebildet, von denen jeder
mit dem korrespondierenden Leseverstärker 30 verbunden
ist. Wie aus der Zeichnung ersichtlich, dient ein Sub-Array-Spaltenselektor 50 zum
Verbinden der Spalten des Sub-Speicherzellenarrays 200 mit
dem Leseverstärker 30.
Der Sub-Array-Spaltenselektor 50 ist
zwischen den Sub-Bitleitungen SB/L1-SB/L8192 und den Sub-Bitdatenleitungen SD/L1-SD/L8
verbunden bzw. geschaltet. Eine virtuelle Leistungs-Steuervorrichtung 10 steuert
eine Leistungs-Versorgungsspannung derart, daß die Sub-Bitleitungen SB/L1-SB/L8192
während
Programmierungs- und Löschvorgängen durch
die Sub-Datenleitungen SD/L1-SD/L8 mit einer Leistungs-Versorgungsspan nung
versorgt werden können,
und der Leseverstärker 30,
der mit den Sub-Datenleitungen SD/L1-SD/L8 verbunden ist, kann während eines
Lesevorgangs mit Daten versorgt werden.
Ein Datenausgabe-Multiplexer 120 dient zum
selektiven Ausgeben von Daten, die auf den Sub-Datenleitungen SD/L1-SD/L8
und den Haupt-Datenleitungen MD/L1-MD/L8 auftreten. Ein Eingangs-Puffer 130 führt ein
Eingangs-Zwischenspeichern (input buffering) durch, so daß externe
Eingabedaten in eine ausgewählte
Zelle innerhalb des Haupt-Speicherzellenarrays 100 und
des Sub-Speicherzellenarrays 200 während eines Programmierungsvorgangs
geschrieben werden können.
2 zeigt
ein detailliertes Blockdiagramm, das den allgemeinen Aufbau der
in 1 gezeigten Hauptarrayblöcken für einen
seriellen Zugriff darstellt, und die 3 zeigt
ein detailliertes Schaltungsdiagramm, das einen der in 2 gezeigten I/O-Haupt-Arrays darstellt.
Gemäß 2 ist jeder Vielzahl an
Haupt-Arrayblöcken 110 und 120 in
dem Haupt-Speicherzellenarray 100 aus acht I/O-Haupt-Arrays
ausgebildet, so daß acht
Datensätze
auf einmal eingegeben und ausgegeben werden können. Jeder der in 3 gezeigten I/O-Haupt-Arrays
enthält
einen ersten Auswahltransistor S1, dessen Drain mit einer korrespondierenden
Bitleitung der Bitleitungen MB/L1-MB/L1024 verbunden ist und dessen
Source mit dem Drain des Speicherzellentransistors, der ein Floating
Gate aufweist, verbunden ist; einen zweiten Auswahltransistor G1,
dessen Drain mit einer Source des Speicherzellentransistors verbunden
ist, der ein FG aufweist, und dessen Source mit einer gemeinsamen
Sourceleitung (CSL) verbunden ist; und eine Zellenreihe, die aus
einer Vielzahl von Speicherzellentransistoren C1-Cn ausgebildet
ist, die Drain-Source-Kanalreihen aufweisen, die zwischen den ersten
und zweiten Auswahltransistoren verbunden sind. Die Speicherzellentransistoren C1-Cn
weisen jeweils Floating Gates (FG) auf.
Die Page-Einheit sind Speicherzellentransistoren,
welche in einer horizontalen Richtung in 3 angeordnet sind und an ihren Gates
mit einer Wortleitung, beispielsweise W/L1-1, verbunden sind.
Die Vielzahl von Pages, die eine
Vielzahl von Speicherzellentransistoren enthält, wird als ein Zellenblock
bezeichnet. Eine Zellenblockeinheit enthält eine Zellenreihe oder eine
Vielzahl aus Zellenreihen pro Bitleitung. Bei der Struktur, die
in den Zeichnungen gezeigt ist, werden Lese- und Programmierungsvorgänge an einer
Page-Einheit und ein Löschvorgang
an einer Blockeinheit ähnlich
wie bei der herkömmlichen
Weise durchgeführt.
4 zeigt
ein detailliertes Blockdiagramm, das eine Struktur der in 1 gezeigten Sub-Arrayblöcke für einen
wahlfreien Zugriff darstellt, und 5 zeigt
ein detailliertes Blockdiagramm, das eine andere Struktur der in 1 gezeigten Sub-Arrayblöcke für einen
wahlfreien Zugriff darstellt. 6 zeigt ein
detailliertes Schaltungsdiagramm, das einen der in 4 oder 5 dargestellten
I/O-Sub-Arrays darstellt. Gemäß 4 und 5 sind, ähnlich wie die Haupt-Arrayblöcke, jede
der Vielzahl von Sub-Arrayblöcken 210 und 220 in
dem Sub-Speicherzellenarray 200 aus acht I/O-Sub-Arrays ausgebildet,
so daß acht
Datensätze
auf einmal ein- und ausgelesen werden können. Jede der in 6 gezeigten I/O-Sub-Arrays
enthält
einen ersten Auswahltransistor S1 dessen Drain mit der entsprechenden
Bitleitungen aus den Sub-Bitleitungen SB/L1-SB/L1024 verbunden ist und dessen Source
mit einem Drain eines Speicherzellentransistors verbunden ist, der
ein FG aufweist, und dessen Gate mit einer Reihenauswahlleitung SSL1
verbunden ist; einen zweiten Auswahltransistor G1 dessen Drain mit
einer Source des Speicherzellentransistors verbunden ist, der ein
FG aufweist, und dessen Source mit einer gemeinsamen Source-Leitung
(CSL) verbunden ist und dessen Gate mit einer Masse-Auswahlleitung
GSL1 verbunden ist; und eine Zellenreihe, die aus einem Speicherzellentransistor C1
mit einem FG ausgebildet ist, der zwischen den ersten und zweiten
Auswahltransistoren verbunden ist.
Die Zeichnung zeigt, daß die Reihe
lediglich einen Speicherzellentransistor aufweist und eine Wortleitung
mit den Steuergates der Speicherzellentransistoren in der Vielzahl
von Reihen verbunden ist. Falls es jedoch notwendig ist, können die
Reihe aus Sub-Speicherzellenarrays eine Vielzahl von Speicherzellentransistoren
aufweisen, auch wenn deren Anzahl geringer ist, als die Anzahl der
Speicherzellentransistoren in der Zellenreihe des Haupt-Speicherzellenarrays.
Um einen wahlfreien Zugriffsvorgang
schneller zu machen können
die Reihen-Auswahlleitung SSL
oder die Masse-Auswahlleitung GSL aus einem gut leitenden Metall
hergestellt sein, beispielsweise ein Silizid wie Wolfram. Eine derartige
Metall-Leitung dient zum Verringern eines Widerstands während des
Vorgangs. Außerdem
ist aufgrund der Ausbildung der Sub-Speicherzellenarrays, die aus
Sub-Arrayblöcken
mit einer Vielzahl von I/O-Sub-Arrays, wie in 6 gezeigt, ausgebildet sind, eine Aufladung bzw.
eine Belastung der Sub-Bitleitung während eines Lesevorgangs verringert
werden und dementsprechend die Auslesezeit stark verringert werden. Im
Ergebnis wird dadurch ein wahlfreier Zugriff mit hoher Geschwindigkeit
(high-speed random access) erzielt.
Als Beispiel für ein Ausbilden der Auswahlleitungen
mit einem gut leitenden Metall ist die Reihen-Auswahlleitung SSL1-SSLn
aus einer Metall-Leitung L1 ausgebildet. In diesem Fall ist es vorteilhaft,
wenn ein Auswahlsignal auf die Reihen-Auswahlleitung SSL eingegeben
wird, wodurch auf Daten in den Speicherzellentransistoren C1 zugegriffen wird.
Für den
Fall, daß das
Auswahlsignal der Reihen-Auswahlleitung SSL eingegeben wird und
dementsprechend Daten gelesen werden, wenn der I/O-Sub-Array in einem Nicht-Betriebs-Zustand
ist, ist die Wortleitungsspannung geringer, als die Schwellwertspannung
der Zelle, die in einem off-Zustand ist, und die Spannung, die an
die Reihen-Auswahlleitung SSL angelegt wird, ist auf einen Pegel,
bei welchem der erste Auswahltransistor S1 eingeschaltet werden kann.
Bei 5 ist
die Masse-Auswahlleitung GSL1-GSLn mit einer Metall-Leitung L1 ausgeführt, welche
für den
Fall geeignet ist, daß auch
Daten durch ein Eingeben des Auswahlsignals an die Masse-Auswahlleitung
GSL zugegriffen wird. Für
den Fall, daß auf
Daten durch ein Eingeben des Auswahlsignals an die Masse-Auswahlleitung
GSL zugegriffen wird, während
der I/O-Sub-Array in einem Nicht-Betriebs-Zustand ist, ist die Wortleitungsspannung
geringer als die Schwellwertspannung eines off-Zustands der Zelle
und die Spannung, die an die Masse-Auswahlleitung GSL eingegeben
wird, ist auf einem Pegel, der so groß ist, daß der zweite Auswahltransistor
G1 eingeschaltet werden kann.
Wie gemäß der Ausführungsform der vorliegenden
Erfindung vorhergehend beschrieben worden ist, ist der Sub-Speicherzellenarray 200 aus
den in 6 gezeigten Sub-Arrayblöcken 210 und 220 ausgebildet,
die eine Vielzahl von I/O-Sub-Arrays aufweisen, wodurch die Anzahl
an Speicherzellentransistoren in einer Zellenreihe geringer wird,
als die Anzahl an Speicherzellentransistoren in der Zellenreihe
des Haupt Speicherzellenarrays 100 in der Zellenreihe des
Haupt-Speicherzellenarrays 100, und folglich wird ein Aufladen
bzw. eine Belastung (loading) der Bitleitungen verringert. Da außerdem die Größe des elektrischen
Stroms, der durch die aktivierten Zellen (on-cells) während eines
Auslesens der aktivierten Zellen fließt, relativ größer ist
als für den
Fall des Haup-Speicherzellenarrays, kann eine Spannungs-Aufbauzeit
verringert werden. Mit anderen Worten, die Auslesezeit eines Lesevorgangs kann
verringert werden und dementsprechend kann ein wahlfreier Zugriff
mit hoher Geschwindigkeit erzielt werden.
7 zeigt
ein Schaltungsdiagramm, das den Aufbau des in 1 gezeigten Page Buffers 90 darstellt,
und 8 zeigt ein detailliertes
Schaltungsdiagramm, das eine der in 7 gezeigten
Page Buffer Einheiten darstellt.
Aus 7 wird
ersichtlich, daß eine Haupt-Datenleitung
MD/L1 mit den Page Buffer Einheiten verbunden ist. Der Page Buffer
selbst enthält eine
Vielzahl von Page Buffer Einheiten 90-1 bis 90-4,
von denen jede mit den entsprechenden zwei Haupt-Bitleitungen MB/L1 und MB/L2 bis MB/L1023 und
MB/L1024 verbunden sind, um einen Datenzwischenspeichervorgang (data
latch operation) durchzuführen,
und die Auswahltransistoren T1 bis T22, die so gesteuert sind, daß eine Datenausgabe
von den Page Buffer Einheiten 90-1 bis 90-4 zu
der Haupt-Datenleitung MD/L1 geliefert wird. Die Gates der Auswahltransistoren
T1 bis T22 sind mit den Ausgängen
des Y-Dekoders verbunden und Daten, die von den Page Buffer Einheiten 90-1 bis 90-4 ausgegeben
werden, werden selektiv zu der Haupt-Datenleitung übermittelt.
Gemäß 8 enthält jede der Page Buffer Einheiten 90-1 bis 90-4 einen
Latch LA1, der aus Invertern I1 und I2 und Transistoren N1 bis N5
und P1 ausgebildet ist, und die zum Speichern von Daten und Ausgeben
der gespeicherten Daten notwendig sind.
9 zeigt
ein detailliertes Schaltungsdiagramm des in 1 gezeigten Sub-Array-Spaltenselektors 50.
Der Sub-Array-Spaltenselektor 50 enthält eine Vielzahl von Transistoren
N1-N10, so daß die Sub-Bitleitungen
SB/L1-SB/L8192 selektiv mit der Sub-Datenleitung SUB D/L verbunden
werden können,
die ein Eingangsanschluß des
Leseverstärkers 30 ist.
Die Vielzahl der Transistoren N1
bis N10 werden in Reaktion auf die Signale eingeschaltet, die durch
die Gates eingegeben werden, um dadurch Daten zu den Sub-Datenleitungen
SUB D/L zu übertragen,
die auf den Sub-Bitleitungen SB/L1 – SB/L8192 des Sub-Speicherzellenarrays 200 auftreten.
10 zeigt
eine detaillierte Schaltungsansicht, die die Beziehung zwischen
den in 1 dargestellten
virtuellen Leistungs-Steuereinrichtungen 10 und dem Leseverstärker 30 darstellen.
Die virtuelle Leistungs-Steuereinrichtung 10 ist aus einem
Inverter, der die Transistoren P1 und N1 enthält, ausgebildet. Die virtuelle
Leistungs-Steuereinrichtung 10 dient zum Zuführen einer
Leistungs-Versorgungsspannung, so daß die Sub-Bitleitungen SB/L1 – SB/L8192
mit der Leistungs-Versorgungsspannung über die Sub-Bitdatenleitungen
SD/L1 – SD/L8
während
der Lösch-
und Programmierungsvorgänge
zugeführt
werden kann, und zum Zuführen
einer Leistungs-Versorgungsspannung zu den Sub-Datenleitungen SD/L1 – SD/L8,
so daß der
Leseverstärker 30,
der mit den Sub-Datenleitungen SD/L1-SD/L8 verbunden ist, mit Daten
während
eines Lesevorgangs versorgt werden kann. Der Leseverstärker 30 enthält MOS-Transistoren
P2 und N2 vom P- bzw. N-Typ und einen Inverter I1, der mit dem Ausgangsanschlüssen der
MOS-Transistoren P2 und N2 vom P- bzw. N-Typ verbunden ist. Der
Drain des NMOS-Transistors N2 ist mit der entsprechenden Leitung
aus den Sub-Datenleitungen SD/L1 – SD/L8 verbunden, und sein
Gate nimmt eine Bias- Spannung
auf. Die Ausgänge
des Inverters II sind Daten, die während eines wahlfreien Zugriffs
ausgegeben werden und zu dem Datenausgangs-Multiplexer 120 über die
Leitung L10 übermittelt
wird, wie es in 1 gezeigt
ist.
11 zeigt
eine detaillierte Schaltungsansicht des in 1 gezeigten Dateneingangspuffers 130.
Es gibt insgesamt acht Dateneingangspuffer, für jeden Eingang/Ausgang (I/O)
einen. Der Dateneingangspuffer 130 enthält einen Puffer, der ein D-Flip-Flop D1 und
Inverter I1 und I2 und einen Tri-State-Buffer aufweist, der aus
den MOS-Transistoren P1, P2, N1 und N2 des N- bzw. P-Typs aufgebaut
ist, wie es in 11 gezeigt
ist, so daß Programmierungsdaten,
die von der Eingabe/Ausgabe über den
Eingangsanschluß Din1
eingegeben werden, zu der entsprechenden Haupt-Datenleitung in Reaktion auf
das Takt-Eingangssignal CLOCK zugeführt werden. Bei einem Programmierungsvorgang
weist das Steuersignal nDINen einen genauso niedrigen Eingangspegel
wie ein Gate des PMOS-Transistors P1 auf und das Steuersignal DINen
weist einen genauso hohen Eingangspegel wie ein Gate des NMOS-Transistors
N1 auf, wodurch die von dem Zwischenspeicher ausgegebenen Daten
zu der Haupt-Datenleitung
MD/L1 übertragen
werden.
12 zeigt
eine detaillierte Schaltungsansicht des Datenausgabe-Multiplexers 120,
der in 1 gezeigt ist. Ähnlich dem
Dateneingangspuffer 130 gibt es insgesamt acht Datenausgabe-Multiplexer,
für jeden
Ein-/Ausgang einen. Jeder der Multiplexer 120 weist einen
Inverter I1 zum Invertieren eines Multiplex-Steuersignals nRandom,
ein erstes NOR-Gatter NOR1 zum Aufnehmen von Ausgangsdaten SA01
des Leseverstärkers 30 und
des Multiplex-Steuersignals nRandom auf, um dadurch eine NOR-Antwort
zu erzeugen, ein zweites NOR-Gatter NOR2 zum Aufnehmen eines Ausgangs
des Inverters I1 und des Ausgangs der Haupt-Datenleitung MD/L1 auf,
um dadurch eine NOR-Antwort zu erzeugen, und ein drittes NOR-Gatter
NOR3 zum Aufnehmen von Ausgängen
der ersten und zweiten NOR-Gatter auf, um dadurch eine NOR-Antwort
zu erzeugen und sie zu der Datenausgangsleitung Dout1 auszugeben,
so daß die
Daten, die auf den Sub-Datenleitungen SD/L1 – SD/L8 und den Haupt-Datenleitungen MD/L1 – MD/L8
auftreten, selektiv ausgegeben werden. Insgesamt ist die in 12 gezeigte Struktur eine
Verbindungsstruktur, bei welcher eine Leitung aus den Leitungen
L10 und L20 entsprechend einem Logikpegel des Multiplex-Steuersignals nRandom
ist und die resultierenden Daten werden zu der Datenausgangsleitung Dout1
zugeführt.
13 zeigt
ein detaillierteres Blockdiagramm als 1,
das zum Darstellen eines Lesevorgangs des in 1 gezeigten Sub-Arrayblocks verwendet
wird. Wenn Daten eines I/O-Sub-Array-Speicherzellentransistors in
den Sub-Arrayblöcken 210 und 220 programmiert
werden oder bereits gespeicherte Daten gelöscht werden, wird das Abschaltsignal
SHUTOFF mit einem Spannungspegel eingegeben, der höher ist,
als der Spannungspegel der Sub-Bitleitungen. Während die virtuelle Leistungs-Steuereinrichtung 10 betrieben
wird, werden außerdem
die Sub-Bitleitungen SB/L1 – SB/L8192 derart
gesteuert, daß sie
mit einer Leistungs-Versorgungsspannung versorgt werden. Dementsprechend sind
die Sub-Bitleitungen SB/L1 – SB/L8192
und die Haupt-Bit-leitungen
MB/L1 – MB/L8192
elektrisch miteinander verbunden und Daten des Sub-Speicherzellenarrays 200 werden
auf die gleiche Art und Weise wie bei dem Programmierungs- oder
Löschvorgang
des Haupt-Speicherzellenarrays 100 programmiert oder gelöscht.
Mit anderen Worten: Durch Vorsehen
der gleichen Spannungs-Eingangsbedingungen wie bei dem Programmierungs-
oder Löschvorgang
des Haupt-Speicherzellenarrays 100 werden die Daten des
Speicherzellentransistors Sub-Speicherzellenarray 200 programmiert
oder in dem Speicherzellentransistor gespeicherte Daten werden gelöscht.
Wenn es notwendig ist, Daten aus
einer ROM-Tabelle für
ein Hochgeschwindigkeits-Auslesen zu lesen oder wenig Daten in einer
höheren
Geschwindigkeit als der Lesegeschwindigkeit des Haupt-Speicherzellenarrays 100 zu
lesen, passieren derartige Daten nacheinander durch den Eingangspuffer 130 – die Haupt-Datenleitung
L20 – den
Page Buffer 90 – die
Haupt-Bitleitung – den
Sub-Bitleitungsselektor 70, der Sub-Bitleitung, und werden
danach in dem Speicherzellentransistor der ausgewählten Zellreihe
in dem Sub-Speicherzellenarray 200 während des zuvor erwähnten Programmierungsvorgangs
gespeichert. Als nächstes
wird der Lesevorgang für
einen wahlfreien Zugriff gemäß der vorliegenden
Erfindung erläutert.
Wenn Daten, die in den Speicherzellentransistoren
in den Sub-Speicherzellenarrays 200 gespeichert sind, ausgelesen
werden, wird der Pegel des Abschaltsignals SHUTOFF, das den Sub-Bitleitungsselektor 70 zugeführt wird,
0V. Für
den Fall, daß die
virtuelle Leistungs-Steuereinrichtung 10 ebenso betrieben
wird, werden die Sub-Bitleitungen
SB/L1 – SB/L8192
des Sub-Speicherzellenarrays 200 von den Haupt-Bitleitungen MB/L1 – MB/L8192
des Haupt-Speicherzellenarrays 100 elektrisch getrennt.
Wie in 13 gezeigt,
werden die Reihen-Auswahltransistoren in den Sub-Arrays 200 eingeschaltet, und
bei einem Lesevorgang die in den Speicherzellentransistoren gespeicherten
Daten zu den entsprechenden Sub-Bitleitungen hin entwickelt bzw.
ausgelesen, wenn SSL1, W/L1, GSL1 und CSL aufeinanderfolgend bzw.
in Reihenfolge als eine Leistungs-Versorgungsspannung VDD, 0V, ein
Signalpegel bzw. 0V eingegeben werden, und wenn die Auswahlsignale
SYb1, SYa1 und SYa2 des Sub-Array-Spaltenselektors 50 als eine
Leistungs-Versorgungsspannung VDD, eine Leistungs-Versorgungsspannung
VDD bzw. 0V eingegeben werden, die Signale zu den Sub-Bitleitungen SB/L1 – SB/L8192
innerhalb des Sub-Speicherzellenarrays 200 ausgelesen,
beispielsweise Daten, die in den Speicherzellentransistoren gespeichert
sind, passieren durch den Sub-Array-Spaltenselektor 50 – die Sub-Datenleitung – den Leseverstärker 30 – der Leseverstärker-Ausgangsleitung
L20, und dadurch werden sie zu dem Datenausgabe-Multiplexer 120 ausgegeben.
Der Sub-Speicherzellenarray 200 weist NAND-Zellenreihen
auf, von denen jede eine vorbestimmte Anzahl an Speicherzellentransistoren
aufweist, die geringer ist als die Anzahl an Speicherzellentransistoren,
die in der NAND-Zellenreihe des Haupt-Speicherzellenarrays 100 enthalten
sind, und der Sub-Speicherzellenarray 200 weist die in 4 gezeigten Metalleitungen
L1 auf, wodurch ein Aufladen bzw. eine Belastung der Sub-Bitleitung
relativ zu dem Aufladen bzw. der Belastung der Haupt-Bitleitung
verringert wird und ein Lesevorgang mit einer schnelleren Datenauslesezeit
durchgeführt
werden kann, als bei dem Haupt-Speicherzellenarray 100.
Da die Vorgangsgeschwindigkeit des
Leseverstärkers 30,
der in 10 gezeigt ist,
schneller ist als die des in 8 gezeigten,
kann außerdem
ein wahlfreier Zugriffsvorgang mit hoher Geschwindigkeit (high-speed
random access operation) erzielt werden. Der Datenausgabe-Multiplexer
120, der aus insgesamt acht einzelnen Multiplexern für jede I/O-Leitung
besteht, wählt
Daten, die von der Leseverstärker-Ausgangsleitung L10
während
des Datenlesevorgangs ausgegeben werden aus, um sie dadurch zu der
gemeinsamen Datenausgangsleitung Dout mit acht Bit auszugeben, wodurch
der wahlfreie Zugriff mit hoher Geschwindigkeit, beispielsweise
der Hochgeschwindigkeits-Datenlesevorgang, erzielt werden kann.
Während
die Erfindung in Bezug auf bevorzugte Ausführungsformen beschrieben worden
ist, erkennt der Fachmann, daß die
Erfindung auch mit Abwandlungen innerhalb des Grundgedankens und des
Umfangs der beigefügten
Ansprüche
realisiert werden kann. Beispielsweise kann die Struktur bzw. der
Aufbau des Sub-Speicherzellenarrays und der entsprechenden Steuereinrichtung
modifiziert werden oder aufgrund irgendwelcher erforderlichen Bedingungen
geändert
werden. Insbesondere kann der Speicherarray in irgendeiner Größe ausgeführt sein, der
innerhalb des Konzepts der Erfindung liegt, obgleich der Speicherarray
in einer bestimmten Größe dargestellt
worden ist.