TW559815B - Semiconductor memory device having memory cell arrays capable of accomplishing random access - Google Patents

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559815 A7 _ B7 五、發明説明（1 ) 本專利申請案主張在2001年6月1 1曰提出之南韓優先權 文件編號2001-32466案，在此並當作參考資料。 發明背景 1. 發明領域 本發明案是有關於一種具有電氣可清除/可程式化功能 的非揮發性半導體記憶體裝置，尤其是一種具有具有電氣 可清除與可程式化記憶格之反及閘（NAND)結構的非揮發 性半導體記憶體裝置。 2. 相關技術說明 一般，半導體記憶體裝置是分成二類，亦即揮發性半導 體記憶體裝置與非揮發性半導體記憶體裝置。揮發性半導 體記憶體裝置可以進一步分成動態隨機存取記憶體以及靜 態隨機存取記憶體。揮發性半導體記憶體裝置在寫入與讀 取時具有很快的速率，但缺點是，儲存在記憶格中的内容 在電源關閉時會被清除掉。 非揮發性半導體記憶體裝置是分成光罩唯讀記憶體 (MROM)，可程式化唯讀記憶體（PROM)，可清除與可程式 化唯讀記憶體（EPROM)以及電氣可清除可程式化唯讀記憶 體（EEPROM)。既然非揮發性半導體記憶體裝置即使在外 部電源關閉時都會遠久儲存任何在記憶格中的内容，所以 該裝置主要是用在將需要保留的内容儲存起來，而不論電 源是有供電或沒有供電。 然而，使用者無法經由MROM，PROM與EPROM之電子 系統，進行毫無限制的讀取與寫入（或程式化）。亦即，使 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 559815 A7 _ B7 五、發明説明（2 ) 者用要對已經在電路板程式化之内容進行清除或再程式化 是很不容易的。相對的，既然EEPROM能以電氣方式在其 本身系統内進行清除與寫入操作，所以已經有EEPROM在 使用，而且將持續應用到系統程式儲存裝置或需要持續更 新其内容的次記憶體裝置。 亦即，由新近電腦或微處理器所控制的不同電子系統， 都需要有改良的EEPROM，具有精確的可清除與可程式化 功能。此外，既然由電池供電且具有筆記型電腦大小或可 攜式電腦大小的電腦系統，是使用具佔有相當大面積之旋 轉磁碟的硬碟裝置，來當作輔助性記憶體裝置，所以設計 這種系統的設計者，對於具有很小尺寸之高集積度與高功 能性EEPROM是很有興趣。 降低記憶格的面積是很重要的，以便完成高集積度 EEPROM。為了解決這種問題，已經發展出具有NAND結 構之記憶格的EEPROM，其中每個記憶格内的選擇電晶體 數目以及接觸到位元線的接觸孔數目都會減少。例如，這 種NAND結構記憶格已經被揭示在IEDM中標題為” NEW DEVICE TECHNOLOGIES FOR 5V-0NLY 4Mb EEPROM WITH NAND STRUCTURE CELL” 的第 412至 415 頁中，在此 當作參考資料。 底下將會說明這種NAND結構記憶格，提供對稍後要解 釋的本發明，有更佳的了解。 上述N AN D結構記憶格包括第一選擇電晶體，第二選擇 電晶體’概合到共用源極線的源極，以及八個記憶體電晶
559815 A 7 B7 五、發明説明（3 ) 體通道，該記憶體電晶體通道是在第一選擇電晶體的源極 與第二選擇電晶體的汲極之間串聯連接在一起。NAND結 構記憶格是在P型半導體基底上形成，而且每個記憶體電 晶體都具有懸浮閘極以及控制閘極，其中懸浮閘極是由源 極與汲極間通道區上所形成的閘極氧化物薄層來形成，而 控制閘極是經由層間絕緣層在懸浮閘極上形成。為了對從 NAND記憶格單元内所選取出之記憶體電晶體進行程式 化，所以要清除掉記憶格單元内的所有記憶體電晶體，然 後進行程式化操作。同時將〇伏施加到位元線上而且將約 17伏施加到第一選擇電晶體以及所有記憶體電晶體的控制 閘極，來進行所有記憶體電晶體的清除操作（一般稱作快 閃清除操作）。亦即，所有記憶體電晶體都被轉換成加強 模式電晶體，假設是被二元數碼’’ Γ所程式化。 為了要用二元數碼” 1”來對被選取記憶體電晶體進行程 式化，所以將約22伏施加到位元線，第一選擇電晶體的閘 極以及第一選擇電晶體與被選取記憶體電晶體之間每個記 憶體電晶體的控制閘極。而且，施加〇伏到被選取記憶體 電晶體的控制閘極’第二選擇電晶體的閘極以及源極線與 被選取記憶體電晶體之間每個記憶體電晶體的控制閘極。 因此，利用Fowler-Nordheim F-N穿随電洞，對被選取記憶 體電晶體從汲極到懸浮閘極來進行程式化。 然而，這種程式化的方法有一個問題，因為閘極氧化物 薄層是被加到被選取記憶體電晶體之汲極上的高電壓所壓 迫，而且受壓，迫的閘極氧化物層因此會造成流出此處而去 -6- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 559815 A7 B7 五、發明説明（4 ) 的漏電流。結果，記憶格内的資料保存能力會隨著清除與 程式化的持續重複進行而降低，造成EEPROM可靠度降 低。為了解決這種問題，使用改良裝置之清除與程式化技 術，其中NAND記憶格單元是在P型位阱區上形成，而P型 位阱區是在N型半導體基底上形成，已經被揭露在標題為 MA NAND STRUCTURED CELL WITH A NEW PROGRAMMING TECHNOLOGY FOR HIGHLY RELIABLE 5V-0NLY FLASH EEPROM丨丨在 1990年發行之·’symposium on VLSI Technology'· 中的第129至130頁。在該揭示内容中，將〇伏加到所有控 制閘極以及將20伏加到P蜇位阱與N型基底上，對記憶 格，NAND記憶格單元内的所有記憶體電晶體來進行清除 操作。電子均句的從所有記憶體電晶體的懸浮閘極被釋放 到P型位阱。結果，所有記憶體電晶體的臨界電壓被轉換 ,成負電壓-4 V，而且電晶體會變成空乏模式的狀態，從該 空乏模式中是假設成儲存有二元邏輯”0”。為了要對 NAND記憶格單元内的被選取記憶體電晶體進行程式化， 所以分別將20 V的高電壓加到第一選擇電晶體的閘極以及 被選取記憶體電晶體的控制閘極’將〇 V加到第二選擇電 晶體的閘極，以及將7 V的中等電壓加到每個未被選取記 憶體電晶體的控制閘極。如果被選取記憶體電晶體是被二 元邏輯” 1”程式化，則將0 V加到被耦合到NAND記憶格單 元的位元線上，進而利用電子對被選取記憶體電晶體的懸 浮閘極進行離子佈植處理，而且被選取記憶體電晶體被轉 換成加強模式。相對的，如果被選取記憶體電晶體是被二 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
:邏輯Ο私式化’則將避免程式化的7 V中 對應的位元線上1而避免被選取記憶體電晶：：：二相 操作。既炊斤餘妒斗 的&式化 既…、绝種％式化操作會讓電子均勻的從^ 過閘極氧化物層而被論早德 土 ^啤牙 观層而被離子佈植到懸浮閘極内， 的電壓迫是不會在薄門仿备办仏& 斤乂有邵为 铷^ 减物層内產生，避免閘極氧化 物層内的漏電流。 戰化 ^統設計者要進行清除操作，對—部分或_個區塊的 广式化或已寫人記憶格進行再程式化處理時，便會發生 問題。此日寺，-般所使用的方法是同時清除(比如清 除）冗憶格陣列内的所有的記憶體電晶體，並藉此對已經 被％式化所有内容的以及要進行程式化的新内纟 程式化處理。 所以，既然仍能使用新程式化之部分記憶格或記憶格區 塊即使同時都被清除掉，所以進行新程式化以及現有程式 化的再程式化處理時還，是需要一些疊代方式並造成不方 便卩返著5己憶體的大小必須變得更為增加，這種不方便的 產生會更為嚴重。只清除掉被選取記憶體區塊内的所有記 憶體電晶體，會去除掉大部分的問題。然而，如果是使用 前述改良清除與程式化技術的EEPROM，則大於18 V或等 於清除電壓的高電壓便必須加到未被選取記憶體區塊内每 個冗憶體電晶體的控制閘極上，以避免記憶體電晶體被清 除掉。 - 如上所述，EEPROM的設計技術在很長的一段時間内一 直都在改進，而且因此產生具有快閃清除功能的NAND型 I____ -8- 本纸張尺度逋用中國國家標準(CNS) A4規格(210X 297公釐〉 559815 A7 B7 五、發明説明（) 〇 快閃EEPROM，是可以很有利的當作大尺寸的次記憶體裝 置來用，因為與一般的EEPROM比較起來，是有較高的集 積度。針對快閃EEPROM的單元記憶格陣列之型式，快閃 EEPROM被分成NAND型，NOR型與NAND型。NAND型比 N〇R或AND型具有較高的集積度，如上所述。 NAND快閃EEPROM記憶格的製造方式是，在預設相互 間隔開的P型基底上，形成η型區，當作源極與汲極功能 用，藉此在位於源極與沒極區間之通道區的上部區域上， 依序形成懸浮閘極與控制閘極，以絕緣層分隔開。被絕緣 層圍繞的導電懸浮閘極（FG)，對應於施加到控制閘極（CG) 的程式化電壓，而蓄積電荷，當作程式化資料。 底下現在要解釋NAND型快閃EEPROM的清除，寫入與 讀取操作。 利用F-N穿隧電流來進行清除與寫入操作。例如，在清 除操作期間，將高電壓施加到基底上，而將低電壓施加到 控制閘極（CG)。此時，依據CG與FG之間電容以及FG與基 底之間電容的比例來決定出電壓，而且該電壓被施加到 FG上。 當加到FG的懸浮閘極電壓（Vfg)與加到基底的基底電壓 (Vsub)之間的電壓差，大於造成F-N穿隧電流之電壓差 時，FG區内的電子會開始流向基底。結果，包括CG， FG，源極與汲極之記憶格電晶體的臨界電壓（Vt)會改變。 雖然將〇 V加到CG以及在Vt足夠低之狀態的源極上，但是 當適當的高電壓被加到；及極上，如果電流有流動，則這種 -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 559815 7 五、發明説明（ 狀.¾稱作’’已清除，，，並以邏輯方式表示成"1，，。另一方 面，要寫入資料到記憶格内，便要將〇 v加到源極與汲極 上，而且將很南的電壓加到CG。此時，通道區是在反轉 層内形成’而源極與汲極會保持在電壓〇V。 當加到Vfg與通道電壓Vchannel (0 v)之間的電壓差變得 大到產生F-N穿隧效應時，其中通道電|Vchannei是由 與FG4間以及FG與通道區之間的電容比例來決定，則電 子會從通道區流到FG。此時，vt增壓，而且如果電子2 在預設電壓準位加到CG時沒有流動，則將〇 乂加到源極 上，而且將適當的電壓準位加到汲極上，稱作，，已程式化”， 且以邏輯”〇”表示。 即使是在上述的NAND快閃記憶體内，記憶格陣列的基 本單元，如同前述的結構，是包括第一選擇電晶體，第二 選擇電晶體以及由複數個記憶格電晶體所形成之記憶格事 列，其中汲極-源極通道是相互_接在一起，且fg是在第 一與第二電晶體之間形成。其中，要注意的是，記憶格串 列在該領域中也可以稱作NAND記憶格單元。一般的 NAND快閃記憶體包括記憶格陣列，具有複數個記憶格串 列，輸入資料到記憶格串列並從記憶格事列接收資料的位 元線，跨越位元線並控制記憶格_列中記憶格電晶體與^ 擇電晶體之閘極的字線，X選取出字線的解碼器，連接到 位元線以便感應且儲存記憶格電晶體之輸入/輸出資料的 頁緩衝器，以及控制資料輸入/輸出到頁緩衝器的γ解碼 -10- 本紙張尺度適/fl 家標準(CNS) Α4規格(21GX297公爱) 559815 A7 B7 五、發明説明（8 ) 記憶格陣列結構的頁單元代表，共同連接到控制閘極之 罕線的1己憶格電晶體。複數個包括複數個記憶格電晶體的 頁單元稱作記憶格區塊。一個記憶格區塊單元一般是包括 一個或複數個記憶格事列每個位元線。一個上述的NAND 快閃記憶體具有供高速程式化操作的頁程式化模式。頁程 式化操作包括資料載入操作與程式化操作。資料載入操作 是一種從資料暫存器的輸入/輸出端對位元組大小資料進 行鎖栓與儲存的操作。資料暫存器是對應到每個位元線。 程式化操作是一種將資料暫存器内資料同時儲存在位元線 所選取之字線上記憶體電晶體内的操作。NAND記憶格單 元内EEPROM的頁程式化技術是被揭露於在1990年四月所 發行之IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.， 25, NO. 2的第417至423頁中。 如上所述，NAND快閃記憶體一般利用頁單元進行讀取 操作與程式化操作，以及利用區塊單元進行清除操作。實 際上，記憶格電晶體之FG與通道間的電子流的現象，只 會在清除與程式化操作時發生。讀取操作時，將儲存在記 憶格電晶體内的資料讀取出來，而不會損壞到資料，是在 上述操作結束後才發生。 讀取操作時，比起選取記憶體的CG，NAND快閃記憶體 的未選取CG是用較高電壓來供電。結果，相對應位元線 内電流的流動或不流動是對應到選取記憶格電晶體的程式 化狀態。在預設的電壓條件下，如果程式化記憶格的臨界 電壓是高於參考電壓，則記憶格是當作關閉記憶格，進而 -11- 本紙張尺度適用中國國家標準(CN§) A4規格(210 X 297公釐） 9 五、發明説明（ ...... v丨‘ 、豕凡电到向％壓準位。相對的， 化記憶格的臨界電壓是低於參考電壓，則記憶柊：：程式 開記憶格，進而將相對應的位元線放電到低電壓^作打 種位元線狀態最後被稱作頁緩衝器的：。這 或，’ 1”。 八咨續成 此時’既然有許多記憶格串列是核合到一锢位元線上 所以位元線的負載量變得很大，且在感測出打開記憶格時 流過打開記憶格的電流量很小。因此，隨著電壓展開時間 成長得更大’感測時間會變得更長。結果，頁缓衝 取出儲存資料所需的讀取時間也會增加，造成較長的讀取 操作。為了要穩定住這種不需要的狀態，财胸夬閃記憶 體在讀取操=期間進行頁單元的頁單元操作。頁單元操作“ 期間，頁單70中記憶格的所有資料是一次讀取出來，而 且其結果疋依序輸出，稱作串列存取。結果，當資料量很 大時，每個位兀的資料讀取時間會同樣的縮短，進而可以 補償掉很長的感測時間。 然而，既然頁單元操作是隨機選取出讀取位址，所以當 存取資料或讀取小量資料時，其效率會大幅降低。亦即， 碩取出位兀資料所花的存取時間是接近讀取出一頁資料的 時間。 / 由於NAND快閃記憶體讀取操作的特性，有一個問題 疋，NAND快閃記憶體是受限於使用在需要高速隨機存取 的記憶體應用領域。例如，ΝΑΝ[>^閃記憶體是受限於使 用在，必須用比快閃記憶格陣列之讀取時間還高的速率來 10X297 公釐） 本紙張尺度適用中國國家標準 559815 A7
讀取出小量資料的愔 記憶格陣列内資料有乂比如咖表#訊或與儲存在主要 術，用比高速隨機存^ 引資訊。因此需要先進的技 取資料。 存取或“較少資㈣還“速率來讀 此本實Γ例提供—種非揮發性半導體記憶體，藉 南速隨機存取或存取較少資料 來謂取資料。 Τ 本：：的實施例提供_種非揮發性半導體記憶格陣列結 構’ /、有縮短的讀取操作_，在職_俠閃記憶體陣 列中，可用於需要高速隨機存取的領域。 依據本發明的實施例，在相同記憶體内選擇性的進行高 速隨機林i結構可以使用於需要高速隨機讀取少量資 料以及咼速讀取R01V[表的記憶體應用領域中。 圖式的簡單說明 前述以及其它的目的，特點與優點，從以下本發明較佳 實施例的詳細說明以及結合圖式中，將變得更好了解，其 中： ^ 圖1是依據本發明較佳實施例半導體記憶體裝置之記憶 格陣列的方塊圖； 圖2是顯示圖1中串列存取之主要陣列方塊結構的詳細方 塊圖； 圖3是顯示圖2中一個I/O主要陣列的詳細方塊圖； 圖4是顯示圖1中隨機存取之一個次陣列方塊結構的詳細 -13-
本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐) 559815 A7 B7 五、發明説明（ —--------— 方塊圖； 圖5是顯示圖1中隨機存取之一個次陣列方塊的另一結構 之詳細方塊圖； 圖6是顯示圖4或圖5中一個1/0次陣列的詳細方塊圖； 圖7是顯示圖1中頁緩衝器結構的電路圖； 圖8是顯示圖7中一個頁緩衝器單元的詳細電路圖； 圖9是顯示圖1中次陣列行選擇器的詳細電路圖； 圖10是顯示圖1中虛功率控制器與感測放大器之間連接 關係的詳細電路圖； 圖11是顯示圖1中資料輸入緩衝器的詳細電路圖； 圖12是顯示圖1中資料輸出多工器的詳細電路圖；以及 圖Π是顯示圖1中次陣列區塊之讀取操作的詳細方塊 圖。 較佳實施例的詳細說明 在此’將參考相關圖式來詳細說明本發明的實施例。要 注意的是’相類似的參考數號在整個相關圖式中，為了方 便說明與解釋起見，是用來標示出相類似或相同的部分或 區域。而且在以下說明中，說明書内容將會提供對本發明 完整的了解。對於熟知該技術領域的人士來說，很明顯的 是’可以在沒有本說明下達成本發明。有關已知功能與結 構的詳細說明將會省略掉，以便廓清本發明的主要重點。 圖1是依據本發明實施例半導體記憶體裝置之記憶格陣 列的方塊圖。參閱圖1，記憶格陣列包括給串列存取用的 主要記憶格陣列100以及給隨機存取用的次記憶格陣q _____ _14_
本纸張尺度適财_家樣準(CN^^71Q 12 12559815 A7 B7 五、發明説明（ 200 〇 久憶格陣列200已經被設計成只用在隨機存取操作 中’比起主要記憶格陣列1〇〇來說，需要較高速率的資料 靖取’以便達成上述的優點。次記憶格陣列2〇〇可以儲存 有關於儲存在主要記憶格陣列1〇〇内資料的索引資訊。此 外’次記憶格陣列200可以儲存當作資料用需要高速隨機 存取的ROM表資訊，或是需要高速資料讀取操作的資訊。 由關閉電晶體所形成的次位元線選擇器7〇是在主要記憶格 陣列100與次記憶格陣列2〇〇之間。在圖1的實例性記憶格 陣列中’次位元線選擇器70會選擇性的將次記憶格陣列 2〇〇的次位元線SB/L1-SB/L8192連接到主要記憶格陣列1〇〇 的主要位元線MB/L1-MB/L8192。當次位元線次記憶格陣 列200的記憶格電晶體以電氣方式被程式化或清除掉時， 關閉電晶體的閘極是用比供電給次位元線之電壓還高的電 壓來供電。結果，次位元線是連接到相對應的主要位元 線，進而以主要記憶格陣列1.00的相同方式，將次記憶格 陣列200内的資料程式化或清除掉。 如果儲存在次記憶格陣列200之記憶格電晶體内的資料 被讀取出，則輸入到次位元線選擇器7〇的關閉信號會變成 〇 V。所以，次記憶格陣列2〇〇的次位元線SB/L1-SB/L8 192 是以電氣方式脫離開主要記憶格陣列1〇〇的主要位元線 MB/L 1-MB/L8 192。次記憶格陣列200的讀取路徑是與主要 記憶格陣列100的讀取路徑分離開。亦即，如果是次記憶 格陣列200，則在程式化操作與清除操作中使用頁緩衝器 -15- 本紙張尺度適用中國國家搮準(CNS) Α4規格(210 X 297公釐） 559815 A7 B7 五、發明説明（ 90，但不在讀取操作時使用。亦即，使用獨自的感測放大 器。 次冗憶格陣列200是由複數個I/O次陣列形成，每個都被 連接到相對應的感測放大器3〇。在圖式中，次陣列行選擇 器50是要將次記憶格陣列2〇〇的每個行連接到感測放大器 30。次陣列行選擇器50是在主要位元線SB/L1-SB/L8192與 /人貝料線SD/L1-SD/L8之間連接。虛功率控制器1〇控制電 源電壓，使得次位元線SB/L1-SB/L8 192可以在程式化與清 除操作時，經由次資料線SD/Ll-SD/L8來供應電源電壓， 而連接到次資料線SD/L1-SD/L8的感測放大器30可以在讀 取操作時才供電。 資料輸出多工器120是要選擇性的輸出在次資料線 SD/L1-SD/L8與主要資料線MD/L1-MD/L8上出現的資料。 輸入緩衝器13 0進行輸入緩衝處理，使得從外部輸入的資 料在程式化操作時，可以寫入到主要記憶格陣列1〇〇與次 1己憶格陣列200之外的被選取記憶格内。 圖2是顯示圖1中給串列存取用之主要陣列方塊一般結構 的詳細方塊圖，而圖3是顯示圖2中一個I/O主要陣列的詳 細方塊圖。參閱圖2，主要記憶格陣列1〇〇中複數個主要陣 列方塊110，120中每一個，都是由8個I/O主要陣列形成， 使得八組資料可以一次輸入與輸出。每個I/O主要陣列， 如圖3所示，是包括具有汲極與源極的第一選擇電晶體 S1，該汲極是連接到位元線MB/L1-MB/L1024以外的相對 應位元線，而該源極是連接到具FG之記憶格電晶體的汲 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 559815 五、發明説明（η 極；具有汲極與源極的第二選擇電晶體^，該沒極是連 接到具FG之記憶格電晶體的源’而其源極是連接到共 用源極線（CSL);以及由複數個記憶格電晶體Cl-Cn形成的 2憶格幸列，記憶格電晶體具有汲極_源極通道，串接在 弟一與第二選擇電晶體之間。每個記憶格電晶體Cl-Cn都 具有懸浮閘極（FG)。 頁單元疋扣记憶格陣列電晶體，位於圖3的水平方向 上，連接到閘極上的一個字線，例如W/L卜夏。 複數個包括複數個記憶格電晶體的頁單元是稱作記憶格 區塊。一個記憶格區塊單元包括一個記憶格串列或複數個 記憶格串列每位元線。在圖式的結構中，讀取與程式化操 作疋在一個頁單元上進行，而清除操作是在一個區塊單元 上進行，類似傳統的方式。 圖4是顯示圖1中給隨機存取用之次陣列方塊結構的詳細 方塊圖，而圖5是顯示圖1中給隨機存取用之次陣列方塊的 另一結構之詳細方塊圖。圖6是顯示圖4或圖5中"〇次陣列 的詳細方塊圖。參閱圖4與圖5，像主要陣列區塊，次記憶 格陣列200内複數個次陣列區塊21〇，22〇的每一個都是由8 個I/O次陣列形成’使得八組資料可以一次輸入與輸出。 如圖6所示的每個I/O次陣列都包括具有汲極與源極的第一 選擇電晶體S1 ’該汲極是連接到次位元線SB/L1-SB/L1024 以外的相對應位元線，而該源極是連接到具FG之記憶格 電晶體的汲極，其閘極是連接到串列選擇線SSL 1 ;具有沒 極與源極的第二選擇電晶體G1，該汲極是連接到具fg之 17- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐〉 15559815 A7 B7 五、發明説明（ 记憶格電晶體的源極，而其源極是連接到共用源極線 (CSL)，其閘極是連接到接地選擇線GSl〖；以及由記憶格 電晶體ci形成的記憶格串列，該記憶格電晶體ci具有連 接到第一與第二選擇電晶體之間的。 圖式顯示，該串列只具有一個記憶格電晶體，而且有一 個字線是連接到複數個_列中記憶格電晶體的控制閘極。 然而，如果需要，次記憶格陣列的串列可以具有複數個記 憶格電晶體，即使其數目是小於主要記憶格陣列之記憶格 串列中的記憶格電晶體數目。 為了讓隨機存取操作更快，串列選擇線SSL或接地選擇 線GSL可以用良好導電金屬線做成，例如鎢的金屬矽化 物。這種金屬線是用來降低操作時的電阻值。此外，由於 形成具圖6複數個1/0次陣列之次陣列區塊所構成的次記憶 格陣列，所以次位元線的負載在讀取操作時會降低，而且 感測時間因此更大幅的降低。結果，可以達到高速隨機存 取。 形成圖4中具有良好導電金屬之選擇線的實例是，串列 選擇線SSLl-SSLn是由金屬線L1構成。此時，很有利的 是’當選擇信號被輸入到串列選擇線SSL中，進而對儲存 在屺憶格電晶體C 1内的資料進行存取。如果選擇信號被 輻入到串列選擇線SSL中而且資料被讀取出來，則當[/〇次 陣列疋在非操作狀態時，字線電壓是小於關閉狀態之記憶 格的臨界電壓，而且輸入到接地選擇線GSL的電壓是在第 一選擇電晶體s 1可以被打開時的準位。 -18- 297^^)" &張尺度適财料(CNS)八4規格(2心 559815 A7 B7
在圖5中’接地選擇線GSL丨-GSLn是由金屬線L〖構成， 適合將選擇信號輸入到接地選擇線GSL來做存取資料的情 形。如果將選擇信號輸入到接地選擇線GSL來做存取資 料’而I/O次陣列是在非操作狀態下，則字線電壓是小於 關閉狀態之記憶格的臨界電壓，而且輸入到接地選擇線 GSL的電壓疋剛好在弟一選擇電晶體S1可以被打開時的準 位。 依據上述本發明的實施例，次記憶格陣列2〇〇是由次陣 列區塊2 10，220所形成，其中次陣列區塊具有複數個如圖 6所示之I/O次陣列，進而讓一個記憶格串列中記憶格電晶 體的數目會變得小於主要記憶格陣列1〇〇之記憶格_列中 記憶格電晶體的數目，結果是，位元線的負載變成降低。 此外，既然在感測出打開記憶格期間流過打開記憶格的電 流量是很大於主要記憶格陣列時，所以電壓展開時間可以 縮短。亦即，可以縮短讀取操作的感測時間，進而達到高 速隨機存取。 圖7是顯示圖1中頁緩衝器90之結構的電路圖，而圖8是 顯示圖7中頁緩衝器單元的詳細電路圖。 參閱圖7，將可以了解到，主要資料線md/L 1是連接到 頁緩衝器竿元上。頁緩衝器本身包括複數個頁緩衝器單元 90-1 ，90-4，每個都是連接到 mb/LI ，MB/L2， MB/L1023，MB/L 1024中個相對應的二個，以便進行資料 鎖栓操作，而選擇電晶體T1-T22則被控制成將頁緩衝器單 元90-1，90-4所輸出之資料提供給主要資料線md/LI。選 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(2i〇i 297公|__)_ 559815 A7 B7 五、發明説明（17 ) 擇電晶體T 1-T22的閘極是連接到Y解碼器的輸出，而從頁 緩衝器單元90-1，90-4輸出的資料是選擇性的傳送到主要 資料線上。 參閱圖8，每個頁緩衝器單元90-1，90_4都包括由反相器 II，12以及電晶體N1-N5，P1構成的鎖栓器LA1，是儲存資 料以及輸出儲存資料所必需的。 圖9是顯示圖1中次陣列行選擇器50的詳細電路圖。次陣 列行選擇器50包括複數個電晶體N1-N10，使得次位元線 SB/L1-SB/L8192可以選擇性的連接到感測放大器30之輸入 端的次資料線SUB D/L上。 複數個電晶體N1-N10是對應到經由每個閘極輸入的信 號而被打開，進而傳送到出現在次記憶格陣列200之次位 元線SB/L1-SB/L8192上的次資料線SUB D/L。 圖10是顯示圖1中虛功率控制器10與感測放大器30之間 連接關係的詳細電路圖。虛功率控制器10是由包括電晶體 P1，N1的反相器形成。虛功率控制器10是用來提供電源， 讓次位元線SB/L1-SB/L8192可以在清除與程式化期間，經 由次資料線SD/L1-SD/L8來供給電源電壓，而且提供電源 電壓給次資料線SD/L1-SD/L8，使得在讀取操作時，會將 資料提供給連接到次資料線SD/L1-SD/L8的感測放大器 30。感測放大器30包括P型與N型MOS電晶體P2，N2，以 及連接到P型與N型MOS電晶體P2，N2之輸出端的反相器 II。NMOS電晶體N2的汲極是連接到次資料線SD/LNSD/L8 以外的相對應接線，而其閘極是接收偏壓電壓。反相器11 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 559815 A7 -—------ - B7 ___ 五、發明説明（18 ) 的輸出是在隨機存取時所輸出的資料，並經由接線L 10傳 送到資料輸出多工器120，如圖1所示。 圖U是顯示圖1中資料輸入緩衝器130的詳細電路圖。總 共有8個資料輸入緩衝器，每個I/O有一個。資料輸入緩衝 备130包括具有D型正反器D1與反相器II，12的緩衝器，以 型與P型MOS電晶體Pi，P2，Nl，N2構成之三態緩衝 器’如圖11所示，使得經由輸入端Din 1輸入的程式化資 料’被提供到相對應的主要資料線，以反應時鐘信號 CLOCK輸入。在程式化期間，控制信號nDINen是輸入P 型M0S電晶體？1之閘極的低準位，而控制信號DiNen是輸 入到N型M0S電晶體N1之閘極的高準位，進而讓緩衝器所 輸出的資料傳送到主要資料線MD/L1上。 圖12是顯示圖1中資料輸出多工器120的詳細電路圖。如 同資料輸入緩衝器130，總共有8個資料輸出多工器，每個 I/O有一個。每個資料輸出多工器12〇都具有將多工控制信 號nRandom反相的反相器II，接收感測放大器30之輸出資 料SA01以及多工控制信號nRandom並進而產生NOR反應的 第一 NOR閘NOR1，接收反相器II的輸出以及主要資料線 MD/L1之輸出並進而產生NOR反應的第二NOR閘NOR2，以 及接收第一與第二NOR閘之輸出並進而產生NOR反應而輸 出到資料輸出線Doutl的第三NOR閘NOR3，使得出現在次 資料線SD/L1-SD/L8與主要資料線MD/L1-MD/L8的資料被 選擇性的輸出。畢竟，圖12所示的結構是一種連接結構， 其中依據多工控制信號nRandom的邏輯準位，由接線L 1 〇 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公聲) 559815 A7 ____________B7 五、發明説明（19 ) 與L20中選取出接線，並將最後資料提供給資料輸出線 Doutl。 圖13是用來解釋圖1次陣列區塊之讀取操作比圖I還要更 加样細的方塊圖。當次陣列區塊21〇，220中I/O次陣列記 憶格電晶體被程式化，或是當已儲存的資料被清除掉時， 關閉信號SHUTOFF是被輸入成比輸入到次位元線之電壓還 局的準位。此外，雖然驅動虛功率控制器10，但是次位元 線SB/L1-SB/L8192是被控制成由電源電壓來供電。因此， 次位兀線SB/L1-SB/L8192以及主要位元線MB/L1-MB/L8192 是以電氣方式相互連接在一起，而且次記憶格陣列2〇〇的 資料也是用與主要記憶格陣列1〇〇之程式化或清除操作相 同方式’被程式化或清除掉。 亦即，藉提供與主要記憶格陣列100之程式化或清除操 作的相同電壓輸入條件，對次記憶格陣列2〇〇中記憶格電 晶體的資料進行程式化處理，或是清除掉記憶格電晶體的 資料。 當有必要用高速讀取來讀取反〇“表的資料，或是用比主 要記憶格陣列100之讀取時間還高的速率來讀取少量資料 時這種貝料會依序通過輸入緩衝器130-主要資料線L20_ 頁緩衝器90-主要位元線-次位元線選擇器7〇次位元線，藉 此在上述的程式化操作期間，而儲存在次記憶格陣列200 中被選取記憶格争列的記憶格電晶體内。接著，底下將解 釋依據本發明給隨機存取用的讀取操作。 當讀取出儲存在次記憶格陣列200中記憶格電晶體内的 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 559815 五、發明説明（2〇 ) 資料時，輸入到次位元線選擇器70之關閉信號SHUTOFF的 準位會變成0 V。此時，虛功率控制器10也會被驅動。次 記憶格陣列200的次位元線SB/L1-SB/L8192是以電氣方式 而與主要記憶格陣列1〇〇的主要位元線MB/LbMB/L8192分 離開。 如圖13所示，次記憶格陣列200的串列選擇電晶體被打 開，而且在儲存於記憶格電晶體内之資料被展開到相對應 次位元線的讀取操作中，當SSL1，W/L1，GSL1與CSL是分 別以電源電壓VDD，0 V，信號準位與〇 V依序輸入時，而 且當次陣列行選擇器50的選擇信號SYbl，SYal，SYa2* 分別以電源電壓VDD，電源電壓VDD與0 V依序輸入時， 則被展開到次記憶格陣列200的次位元線SB/L1_SB/L8192 内之信號，比如儲存在記憶格電晶體内之資料，後來會通 過次陣列行選擇器50-次資料線-感測放大器3〇_感測放二器 輸出線L10，進而被輸入到資料輸出多工器12〇。 次記憶格陣列200具有NAND記憶格字列，每個都具有預 設數目的記憶格電晶體’是比包括在主要記憶格陣列 之NAND記憶格_列内的記憶格電晶體數目還少，而且次 記憶格陣列200具有金屬線L1，如圖4所示，進而相對於^ 要位元線來說’將次位元線的負載降低，並且用主要記憶 格陣列100還較快的感測時間，來進行讀取操作。 σ思 此外，既㈣Η)中感測放大器3G的操作速率比起圖 來說會變得更快，所以能達到高速隨機存取操作 出多工器12。，總共的數目是8,每個丨/〇都有一個 裝 訂 線 -23- $纸依尺度適财®时標準(CNS) A4規格(210 X 297^«Τ 559815 A7 ____B7 五、發明説明(21 ~^~^ 資料謂取操作時從感測放大器輸出線L丨〇輸出的資料選取 出來，進而輸入到8位元的共用資料輸出線D〇ut，而可以 達成高速隨機存取，比如高速資料讀取操作。 雖然本發明已經用較佳實施例的方式做了說明，但是熟 知該技術領域的人士將會了解到，本發明的實現是可以用 不偏離所附申請專利範圍所主張之精神與範圍内的修改。 例如，次记憶格陣列的結構以及相對應控制器可以對應到 所需條件來做修改或改變。特別的是，雖然記憶體陣列已 經以特定的大小顯示出來，但是可以用任何大小來做成， 只要是在本發明的概念内即可。 ____ -24- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x 297公釐）

Claims (1)

  1. 559815 Λ8 B8
    一種非揮發性半導體記憶體裝置，包括： 王要記憶格陣列，由複數個NAND記憶格串列形成， 每個元憶格_列都是由複數個記憶格電晶體形成； 次C憶格陣列，具有複數個NAND記憶格串列，每個 P疋由複數個尤憶格電晶體形成，次記憶格陣列之記憶 格串列中的記憶格電晶體數目是小於主要記憶格陣列之 NAND記憶格_列内的記憶格電晶體數目，在程式化與 清除操作期間，次記憶格陣列是操作地連接到主要記憶 格陣列的主要位元線，而且在讀取操作期間，次記憶格 陣列是以電氣方式脫離開主要位元線，且次記憶格陣列 具有獨自的讀取路徑，是獨立於主要記憶格陣列的讀取 路徑。 2. 如申請專利範圍中第1項之裝置，其中該次記憶格陣列 包括複數個次陣列區塊，每個次陣列區塊都包括複數個 I/O次陣列，而且每個1/0次陣列都包括複數個NAND記憶 格串列。 3. 如申請專利範圍中第2項之裝置，其中該每個I/O次陣列 都是連接到單一字線上。 4. 如申請專利範圍中第2項之裝置，其中該次記憶格陣列 的每個NAND記憶格串列包括： 第一選擇電晶體，具有連接到相對應位元線的汲極， 具有連接到具懸浮閘極之記憶格電晶體之汲極的源極， 以及具有連接到率列選擇線的閘極； 第二選擇電晶體，具有連接到記憶格電晶體之源極的 -25- 本紙張尺度適用中國國豕樣準(CNS) A4規格（210 X 297公筆）
    裝 訂
    559815
    沒極’具有連接到共用源極線的源極，以及具有連接到 接地選擇線的閘極； 其中該冗憶格電晶體是連接在第一與第二選擇電晶體 之間。 5·如申請專利範圍中第丨項之裝置，其中該次記憶格陣列 能謂取出隨機存取資料，是比讀取出主要記憶格陣列内 的資料還快。 6·如申請專利範圍中第丨項之裝置，其中該次記憶格陣列 月匕將索引到儲存於主要記憶格陣列内之資料的資料儲存 起來。 7.如申請專利範圍中第1項之裝置，其中R〇M表是儲存在 該次記憶格陣列内。 8· —種非揮發性半導體記憶體裝置的記憶格陣列結構，包 括： 第一記憶格陣列，具有複數個由複數個1/〇主要陣列 所形成的主要陣列區塊，而;[/〇主要陣列是依次由複數 個NAND記憶格串列形成； 第二記憶格陣列，具有複數個NAND記憶格_列，每 個NAND記憶格串列都是由複數個記憶格電晶體形成， 第二記憶格陣列内記憶格電晶體的數目是小於第_記憶 格陣列之NAND記憶格串列内記憶格電晶體的數目，在 程式化與清除操作期間，該第二記憶格陣列是操作地連 接到第一記憶格陣列的主要位元線，而且該第二記憶格 陣列在讀取操作期間，是以電氣方式脫離開主要位元 -26- 本紙張尺度適用中國國豕標準(CNS) A4規格(21〇 X 297公策） 559815 AS B8 C8
    線，該第二記憶格陣列具有獨自的讀取路徑，是獨立乂 第-記憶格陣列的讀取路徑，該第二記憶格陣=在二： 期間具有比第-記憶格陣列的感剛時間還短的咸： 間。 〜 9.如申請專利範圍中第8項之結構，#中該第—記憶格陣 列的讀取路徑與第二記憶格陣列的讀取路徑之中的一 個，利用資料輸出多工器而連接到資料輸出線，以反應 到多工控制信號的邏輯準位。 “ K).如申請專利範圍中第9項之結構，其中該二記憶格陣列 的至少一個NAND記憶格串列包括： 第一選擇電晶體，具有連接到位元線的汲極，具有連 接到具懸浮閘極之記憶格電晶體之汲極的源極，以及具 有連接到串列選擇線的閘極； 第二選擇電晶體，具有連接到記憶格電晶體源極的汲 極，具有逄接到共用源極線的源極，以及具有連接到接 地選擇線的閘極；以及 該記憶格電晶體具有汲極-源極通道，是連接第一與 第二選擇電晶體之間，而且具有連接到字線的控制閘 極。 11. 如申請專利範圍中第10項之結構，其中.該接地選擇線是 由金屬線形成或是連接到金屬線，該金屬線具有比字線 還高的電氣導電性。 12. 如申請專利範圍中第10項之結構，其中該串列選擇線是 由金屬線形成或是連接到金屬線，該金屬線具有比字線 -27- 本紙張尺度適用中國國家搮準(CNS) A4規格(210X 297公釐） 559815 ΛΒ c D 六、申請專利範圍 還高的電氣導電性。 13. 一種電氣可程式化與可清除之非揮發性半導體記憶體裝 置，包括： 主要記憶格陣列，具有複數個主要陣列區塊，該複數 個主要陣列區塊中的每個區塊都包括複數個NAND記憶 格串列’而在NAND記憶格串列中，記憶格電晶體是連 接在_列選擇電晶體與接地選擇電晶體之間，該_列選 擇電晶體與接地選擇電晶體是分別連接到主要位元線與 虛接地，NAND記憶格串列具有二個或多個連接到位元 線上的記憶格電晶體，該記憶格電晶體具有串接的汲極 -源極通道’每個記憶格電晶體都具有控制閘極以及儲 存會料用的懸浮閘極； 次記憶格陣列，包括複數個具有複數個NAND記憶格 串列的次陣列區塊，次記憶格陣列的每個記憶格串列都 包括記憶格電晶體，該記憶格電晶體的數目是小於主要 記憶格陣列之NAND記憶格串列内記憶格電晶體的數 目，次記憶格陣列在程式化與清除操作期間，是操作成 連接到主要記憶格陣列的主要位元線，而且次記憶格陣 列在讀取操作期間，是以電氣方式脫離開主要位元線， 並具有獨自的讀取路徑，是獨立於主要記憶格陣列的讀 取路徑； 次位元線選擇器，選擇性的將次位元線連接到主要位 元線，以反應關閉信號； 頁緩衝器，連接在主要位元線與主要資料線之間，對 -28- 本紙張尺度適用中國國家標準(CMS) A4規格（210X297公釐） 559815 A8 B8 C8 ______ D8 六、申請專利範圍 被選取記憶格電晶體的資料進行存取，並在程式化時提 供程式化電壓給主要位元線； 次陣列行選擇器，連接在次位元線與次資料線之間； 感測放大器，連接到次資料線上，對次記憶格陣列中 被選取記憶格電晶體的資料進行存取； 虛功率控制器，提供電源電壓給次資料線； 資料輸出多工器，選擇性的經共用輸出線，將提供給 次資料線與主要資料線的資料進行輸出；以及 輸入緩衝器，在程式化時，將外部電路輸入的資料進 行輸入緩衝處理，以便提供給主要資料線。 14. 如申請專利範圍中第13項之裝置，其中該次記憶格陣列 包括複數個次陣列區塊，每個次陣列區塊都包括8個1/〇 次陣列，而每個I/O次陣列都包括複數個NAND記憶格串 列。 15. 如申請專利範圍中第14項之裝置，其中該1/0次陣列是 連接到單一字線。 16. 如申請專利範圍中第14項之裝置，其中該次記憶格陣列 的NAND記憶格串列包括·· 第一選擇電晶體，具有連接到位元線的汲極，具有連 接到具懸浮閘極之4己憶格電晶體之沒極的源極，以及具 有連接到串列選擇線的閘極； 第二選擇電晶體，具有連接到記憶格電晶體源極的汲 極，具有連接到共用源極線的源極，以及具有連接到接 地選擇線的間極； -29- 本纸張尺度適用中國國家搮準(CNS) A4規格(210 X 297公釐） 州815 AS
    申清專利範圍 其中琢記憶格電晶體是在其控制閘極連接到字線，而 其；及極-源極通道是連接到第一與第二選擇電晶體之 間。 17· ^申請專利範圍中第13項之裝置，其中該次記憶格陣列 可以在隨機存取下操作，該隨機存取需要比主要記憶格 陣列還南速的資料讀取操作。 18.如申請專利範圍中第13項之裝置，其中該次記憶格陣列 月匕儲存與儲存在主要記憶格陣列内之資料有關的索引資 料。 ’、 19·如申請專利範圍中第13項之裝置，其中該次記憶格陣列 能儲存ROM表資訊。 20. 如申請專利範圍中第16項之裝置，其中該接地選擇線是 由金屬線形成或是連接到金屬線，該金屬線具有比字線 還高的電氣導電性。 21. 如申請專利範圍中第16項之裝置，其中該串列選擇線是 由金屬線形成或是連接到金屬線，該金屬線具有比字線 還高的電氣導電性。 22. —種對非揮發性半導體記憶體裝置的記憶格陣列進行存 取的方法，該記憶體裝置具有由複數個NAND記憶格串 列所形成之主要記憶格陣列，且具有包括複數個Nan〇 記憶格串列的次記憶格陣列，該NAND記憶格串列是由 複數個元憶格電晶體形成，次記憶格陣列内記憶格電晶 體的數目是小於主要記憶格陣列之NAND記憶格_列内 尤憶格電晶體的數目，該方法包括： -30- 本紙張尺度適用中國國家標準(CNS) Λ4規格（210X297公资）
    申请專利範
    ::::格陣列内，於操作上在次記憶格陣列的程式 、r除操作期間’將次記憶格陣列的次位元線連接到 二要二憶格陣列的主要位元線’來進行與主要記憶格陣 歹J相同的程式化與清除操作；以及 在次記憶格㈣的隨機讀取操作_，於操作上將次 圮憶格陣列的次位元線脫離開主要記憶格陣列的主要： 兀線’用比主要記憶格陣列還短的資料感測 行讀取操作。 23. —種NAND快閃記憶體裝置，包括： 主要記憶格陣列，具有複數個主要陣列區塊，咳主要 陣列區塊具有複數個NAND記憶格串列，在nand記憶格 串列中’記憶格電晶體是連接在串列選擇電晶體與接地 ，擇電晶體之間，該串列選擇電晶體與接地選擇電晶體 是分別連接到主要位元線與虛接地，nand記憶格串列 具有二個或多個連接到位元線上的記憶格電晶體，立中 沒極-源極通道是串接在一起，每個記憶格電晶體都具 有控制閘極以及儲存資料用的懸浮間極，記憶格電晶體 的控制閘極是連接到相對應的複數個字線，而_列選擇 電晶體的汲極是連接到複數個跨越在字線上的位元線； 次記憶格陣列，包括複數個具有複數個nand記憶格 串列的/入陣歹j區塊，其中垓記憶格串列包括記憶格電晶 體’該記憶格電晶體的數目是小於主要記憶格陣列之 NAND記憶格_列内記憶格電晶體的數目，次記憶格陣 列在程式化與清除操作期間，在操作上被連接到主要記 -31-本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公聲） 559815
    隐格陣列的主要位元線，而且次記憶格陣列在讀取操作 期間’是以電氣方式脫離開主要位元線，並具有獨自的 喝取路徑，是獨立於主要記憶格陣列的讀取路徑，該次 記憶格陣列在讀取操作時，具有比主要記憶格陣列還快 的感測時間； 存取裝置’對主要與次記憶格陣列的資料進行存取； 以及 共用輸出裝置，將存取裝置所輸出的資料做選擇性的 輸出。 24. 一種電氣可程式化與可清除的非揮發性半導體記憶體裝 置，包括： 複數個NAND έ己憶格串列，其中一個或多個具有控制 閘極與懸浮閘極的記憶格被輕合在一起，使得其通道是 串接在一起，該記憶格是分別經由_列選擇裝置與接地 選擇裝置串接到位元線與虛接地； 複數個字線，分別耦合到複數個NAND記憶格串列的 控制閘極； 複數個NAND記憶格區塊，具有複數個位元線； NAND記憶格陣列，其中複數個NAND記憶格區塊被耦 合到相對應的位元線； NAND記憶格主要陣列，具有與NAND記憶格陣列相同 的結構； NAND記憶格次陣列，具有NAND記憶袼區塊，該 NAND記憶格區塊的數目是小於NAND記憶格主要陣列内 -32- 本紙張尺度適用中國國家標箏(CNS) A4規格（210 X ‘297公楚） 559815 A B c D 夂、申請專利範圍 NAND記憶格區塊的數目； 次位元線選擇裝置，將位元線連接到脫離開二個陣列 的每個陣列； 頁緩衝器，連接到NAND記憶格主要陣列的位元線， 進而讀取出記憶格的狀態，並在程式化操作時提供程式 化電壓給位元線； 次陣列行選擇器，連接到NAND記憶格次陣列的位元 線，進而將NAND記憶格次陣列的複數個位元線之所有 或一部分選取出來，使得被選取的位元線是連接到分離 電路上； 感測放大器，經由次陣列行選擇器，讀取出被選取位 元線的記憶格狀態；以及 虛功率控制器，經由次陣列行選擇器，提供電源電壓 給被選取位元線。 25. 如申請專利範圍中第24項之裝置，其中該主要位元線是 被組合成在NAND記憶格次陣列的程式化期間，以電氣 方式利用次位元線選擇裝置，連接到次位元線。 26. 如申請專利範圍中第25項之裝置，其中該主要位元線是 在NAND記憶格次陣列的讀取操作期間，以電氣方式利 用次位元線選擇裝置，脫離開次位元線。 27. 如申請專利範圍中第26項之裝置，其中該NAND記憶格 次陣列内的NAND記憶格區塊是連接到字線上。 28. 如申請專利範圍中第24項之裝置，其中該NAND記憶格 次陣列内NAND記憶格區塊的串列選擇裝置，是經由一 559815
    個或多個具有比字線還低之電氣電阻的連接裝置，來提 供信號。 29. 如申請專利範圍中第24項之裝置，其中該字線電壓，在 該NAND記憶格次陣列的非操作狀態時，是被加上比關 閉狀態時NAND記憶格之臨界電壓還低的電壓準位，而 且其中施加到接地選擇裝置上的電壓是等於接地選擇裝 置能被打開時的準位。 30. 如申請專利範圍中第27項之裝置，其中在該NAND記憶 格次陣列内NAND記憶格區塊的接地選擇裝置，是經由 一個或多個具有比字線還低之電氣電阻的連接裝置，而 將信號加上去。 31. 如申請專利範圍中第24項之裝置，其中該字線電壓，在 该NAND記憶格次陣列的非操作狀態時，是被加上比 NAND記憶格在關閉狀態時之臨界電壓還低的準位，而 且其中加到串列選擇裝置上的電壓是等於接地選擇裝置 能被打開時的準位。 j2.如申凊專利範圍中第28項之裝置，其中該選擇線是被耦 合到在三個或三個以上連接區域上的連接裝置。 33.如申請專利範圍中第32項之裝置，其中該連接區域是被 I/O陣列單元分割開。 -34- 本紙張尺度適用中國國家標準(CNS) A4規格（210 X 297公釐） 裝 訂
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