TWI352994B - - Google Patents

Description

1352994 (1) 玖、發明說明 【發明所屬之技術領域】 本發明係關於非揮發性記憶體的資料寫入技術，特別 是關於有效使用在 MONOS ( Metal Oxide Nitride Oxide Semiconductor :金屬氧化氮氧半導體）型記憶格的寫入 •特性偏差的降低之技術。 【先前技術】 可電氣改寫之非揮發性記憶體，例如以使用浮置閘型 記憶格之快閃記憶體等廣爲人知。但是，由於低電力化， 以及資料寫入的高速性等之市場要求，有種種之MONOS 型記憶格被提出。 例如，在MONOS型記憶格中，可將資料寫入電流抑 制在約10/zA之程度故，有在字元線施加比字元閘（控 制閘）的臨界値稍高之電壓（例如，約〇. 7 7 V程度）者（ 參考專利文獻1 )。即藉由字元閘之電壓以控制資料寫入 電流。另外，資料寫入時之位元線電壓係固定在0V之程 度。 另外’雖係浮置閘型記憶格，但是，也有抑制寫入特 性之偏差者（參考專利文獻2 )。 在此情形下，於AG - AND ( Assist Gate AND :輔助 閘AND )型記億格的2個擴充層分別連接區域位元線， 在各個區域位元線和總體位元線，以及共通源極線的連接 上’則藉由開關。 -5- (2) (2)1352994 而且，資料寫入係由總體位元線對於記憶閘極側之區 域位元線的寄生容量充電4V之程度，以開關切離總體位 元線和記憶閘極側之區域位元線。 之後，連接輔助閘側之區域位元線和共通源極線，藉 由令儲放在記憶閘極側之區域位元線的電荷流入記憶格， 令其產生 SSI ( Source Side ch α Π IX C ! ίι Ο t electron Illj ccticn :源極側通道熱電子注入），在1位元的記億格進行寫入 〇 藉此，即使輔助閘MO S電晶體的臨界値電壓有偏差 ，資料寫入所使用的電荷維持一定故，可抑制資料寫入特 性的偏差。 [專利文獻1]日本專利特開2001 -1 48434號公報 [專利文獻2]日本專利特開2002- 1 97876號公報 【發明內容】 [發明所欲解決之課題] 可是，在如前述之半導體積體電路裝置的附加資訊寫 入技術中，由本發明人發現存在有以下的問題點。 爲了控制MONOS型記憶格的資料寫入電流，在控制 字元閘（以下，稱爲選擇閘）之電壓値的情形下，該電壓 値成爲與選擇閘極MOS電晶體的臨界値電壓接近的電壓 値。 因此，寫入電流係與選擇閘極MOS電晶體的臨界値 電壓有關。選擇閘極MOS電晶體係記憶格的一部份故， -6- (3) (3)1352994 其之閘極長Lg幾乎爲最小尺寸，臨界値電壓對於製造偏 差之變動大。因此，記憶體墊內的各個記憶格之寫入電流 的偏差變大，而有寫入時之記憶體閘的臨界値變動量會產 生偏差的問題。 另外，在浮置閘型記憶格中，要抑制寫入特性的偏差 之情形下，區域ii!兀線可藉由開關丽與總體ί立兀線切離， 區域源極線可藉由開關而由共通源極線切離。 另外，區域位元線以及連接於區域源極線之記憶格數 比較多之故，區域位元線以及區域源極線的配線容量也比 較大，在1位元的記憶格可使用儲存在區域位元線之比較 大的電荷量。另外，該電荷量幾乎一定故，可抑制寫入特 性的偏差。 但是，在小容量的記憶體之情形，要在連接於各個記 憶格之記憶體閘側之擴散層領域（源極端子）之區域源極 線設置開關，由於間接負擔的增加，導致佈置面積的增加 故，變成不在區域源極線設置開關，而是直接連接於共通 源極線。 因此，共通源極線的寄生容量由於連接於多數的記憶 格故，依據寫入資料，儲存在配線的寄生容量之電荷不一 定均勻被分配於記憶格，變成無法抑制寫入特性的偏差。 本發明之目的在於提供：藉由令資料寫入時之非揮發 性記憶體的臨界値電壓變動量的偏差大幅降低，可實線資 料寫入的高速化、以及低消耗電力化之非揮發性半導體記 憶裝置及半導體積體電路裝置。 (4) (4)1352994 本發明之前述以及其他目的和新的特徵，由本說明書 之記載以及所附圖面，理應會變得清楚。 [解決課題之手段] 如簡單說明在本申請案所揭示之發明中的代表性者之 槪要；則如下述： (1)本發明之非揮發性半導體記憶裝置係具備：串 聯連接於電壓源和非揮發性記憶格之間的電流供給控制用 電晶體’或者串聯連接於非揮發性記憶格和基準電位之間 的電流吸收控制用電晶體之一方，藉由令電流供給控制用 電晶體或電流吸收控制用電晶體在電流-電壓特性之電流 飽和區域中動作，在資料寫入時，以控制流入非揮發性記 憶格之電流。 (2 )另外’本發明之非揮發性半導體記憶裝置係具 備：串聯連接於電壓源和非揮發性記憶格之間的電流供給 控制用電晶體’以及串聯連接於非揮發性記憶格和基準電 位之間的電流吸收控制用電晶體，藉由令電流供給控制用 電晶體或電流吸收控制用電晶體在電流-電壓特性之電流 飽和區域中動作，在資料寫入時，以控制流入非揮發性記 憶格之電流。 另外，簡單顯示本申請案之其他發明的槪要。 (3 )進而，本發明係具有：非揮發性記憶部，和中 央處理裝置’該中央處理裝置係實行特定的處理，可對非 揮發性記憶部進行動作指示，該非揮發性記憶部係具有存 -8 - (5) (5)1352994 放資訊之多數個的非揮發性記憶格之半導體積體電路裝置 ’非揮發性記憶部係具備：串聯連接於電壓源和非揮發性 記憶格之間的電流供給控制用電晶體，或者串聯連接於非 揮發性記憶格和基準電位之間的電流吸收控制用電晶體之 一方’藉由令電流供給控制用電晶體或電流吸收控制用電 晶體在電流-電壓特性之電流飽稆區域中動作，在資料寫 入時，以控制流入非揮發性記憶格之電流。 (4 )另外，本發明係具有：非揮發性記憶部，和中 央處理裝置，該中央處理裝置係實行特定的處理，可對非 揮發性記憶部進行動作指示，該非揮發性記憶部係具有存 放資訊之多數個的非揮發性記憶格之半導體積體電路裝置 ，該非揮發性記憶部係具備：串聯連接於電壓源和非揮發 性記憶格之間的電流供給控制用電晶體，以及串聯連接於 非揮發性記憶格和基準電位之間的電流吸收控制用電晶體 ，藉由令電流供給控制用電晶體或電流吸收控制用電晶體 在電流-電壓特性之電流飽和區域中動作，在資料寫入時 ，以控制流入非揮發性記憶格之電流。 [發明效果] 如簡單說明在本申請案所揭示發明中，由代表性者所 獲得之效果，則如下述： (1 )在資料寫入時，藉由控制流入非揮發性記憶格 之電流値，可大幅降低該非揮發性記億格之臨界値變動量 的偏差。 -9 - 1352994

(6) (2) 另外，依據前述（.η ，可降低寫入時之消耗電 流故，可使電源電路等小型化的同時，也可實現寫入動作 的高速化。 (3) 進而，依據前述（1) 、 （2)，可實現非揮發 性半導體記憶裝置，以及使用其之半導體積體電路的小型 冗以及局功能化。 【實施方式】 · 以下，依據圖面，詳細說明本發明之實施形態。另外 ’在說明實施形態之全部圖中，對於相同構件，原則上賦 予相同符號，其之重複說明予以省略。 以下，依據圖面，詳細說明本發明之實施形態》 第1圖係依據本發明之一實施形態的快閃記憶體之方 塊圖，第2圖係設置在第1圖之快閃記憶體的寫入電路、 電流微調電路、以及快閃記憶體陣列之構造圖，第3圖係 設置在第2圖之寫入電路的定電流源用電晶體的電氣特性 · 說明圖，第4圖係設置在第1圖之快閃記憶體之記億格的 寫入/抹除/讀出之各動作的說明圖，第5圖係第1圖之 快閃記憶體之寫入動作的時序圖，第6圖係顯示設置於第 1圖之快閃記憶體之快閃記憶體陣列成爲階層構造之構造 例的說明圖，第7圖係顯示設置於第1圖之快閃記憶體之 快閃記憶體陣列成爲階層構造之其他的構造例之說明圖， 第8圖係在設置於第7圖之快閃記憶體陣列之記憶格寫入 資料時之時序圖，第9圖係依據本發明之一實施形態之快 -10- (7) (7)1352994 閃記憶體內藏單晶片的微電腦的方塊圖。 在本實施形態中，快閃記憶體（非揮發性半導體記憶 裝置）1係如第1圖所示般，由：控制電路2、輸入輸出 電路3、位址緩衝器4、行解碼器5、列解碼器6、核對感 測放大器電路7、高速讀取感測放大器電路8、寫入電路 9 '快閃記憶體陣列1 0、以及電源電路1 1等所搆咸。 控制電路2係暫時存放由連接端的微電腦等主機所輸 入的控制用訊號，進行動作邏輯的控制。對於輸入輸出電 路3，有自快閃記億體陣列1 0所讀出或對於快閃記憶體 陣列1 〇之寫入資料、程式資料等各種資料進行輸入輸出 。位址緩衝器4係暫時存放自外部所輸入的位址。 在位址緩衝器4分別連接有行解碼器5，以及列解碼 器6。行解碼器5係依據自位址緩衝器4所輸入的行（ column)位址，進行解碼，列解碼器6係依據自該位址緩 衝器4所輸出的列（row )位址，進行解碼。 核對感測放大器電路7係抹除/寫入核對用之感測放 大器，高速讀取感測放大器電路8係資料讀取時所使用的 讀取用感測放大器。寫入電路9係閂鎖藉由輸入輸出電路 3所輸入之寫入資料，進行資料寫入的控制。 快閃記憶體陣列1 〇係記憶的最小單位之記憶格有規 則地排列爲陣列狀。設置在此快閃記憶體陣列1 〇之記憶 格係可電性做資料的抹除或寫入，在資料的保存上，不需 要電源。 電源電路11係由產生資料寫入或抹除、核對時等所 -11 - (8) (8)1352994 使用之各種電壓的電壓產生電路，以及產生任意的電壓値 ，供應給寫入電路9之電流微調電路（微調部）lla等所 構成。 另外，關於寫入電路9、電流微調電路lla的構造， 則使用第2圖做說明。寫入電路9係分別連接在各位元線 BLO〜BLn=此處，雖就連接於位元線BLO之寫入電路9 的構造做說明，但是，連接於其他的位元線BL1〜BLn之 寫入電路9也由同樣的構造所成。 寫入電路9係由：定電流源用電晶體（電流吸收控制 用電晶體）1 2、閂鎖開關13、 a非與〃電路1 4、以及寫 入閂鎖器1 5所構成。定電流源用電晶體1 2以及閂鎖開關 13 例如係由 N 通道型 MOS( Metal Oxide Semiconductor :氧化半導體）所成。 在定電流源用電晶體12以及閂鎖開關13的一方之連 接部分別連接有位元線BL0。在此位元線BL0分別連接 有記憶格（非揮發性記億格）Μ Μ 0 0〜Μ Μ η 0 β 記憶格ΜΜΟΟ〜ΜΜηΟ之選擇閘極102 (第4圖）和 記憶閘極1 〇〇 (第4圖）係藉由選擇閘極線CG0、以及記 憶體閘極線MG0而分別共通連接著，源極103 (第4圖 )係藉由源極線SL0而共通連接著。 在定電流源用電晶體1 2的閘極係連接有電流微調電 路1 1 a，在該定電流源用電晶體1 2的另一連接部係連接 有a非與"電路（NAND Circuit ) 14的輸出部。定電流 源用電晶體12係令寫入電流成爲一定之定電流源。 (9) (9)1352994 在閂鎖開關1 3的閘極係連接爲閂鎖開關訊號可輸入 ，在該閂鎖開關1 3的另一連接部則連接於寫入閂鎖器i 5 的輸入部。 閂鎖開關13只在寫入資料之輸入時，成爲on，此外 ’成爲OFF’以保護寫入資料。寫入閂鎖器15係儲存寫 入資料的電路。 在寫入閂鎖器15的輸出部係連接有，非與〃電路14 的另一輸入部’在該"非與"電路14的一方之輸入部係 連接爲寫入脈衝可輸入。 此處，說明定電流源用電晶體1 2。 第3 ( a )圖係顯示定電流源用電晶體1 2的臨界値電 壓的通道長相關性圖。在此圖中，縱軸係表示定電流源用 電晶體1 2的臨界値電壓，橫軸係表示通道長》 定電流源用電晶體1 2的通道長係對於記憶格的選擇 閘之通道長’例如長2倍以上，對於通道長之變動量，臨 界値電壓的變動量可變小。 另外’第3(b)圖係顯示定電流源用電晶體12的臨 界値電壓之通道寬相關性圖。在此圖中，縱軸係表示定電 流源用電晶體1 2的臨界値電壓，橫軸係表示通道寬。 定電流源用電晶體1 2的通道寬係對於記憶格的選擇 閘之通道寬，例如長2倍以上，對於通道寬之變動量，臨 界値電壓的變動量變小。 另外，第3 ( c )圖係顯示汲極-源極間電流的汲極 ~源極間電壓相關性圖。在此圖中，縱軸表示汲極一源極 -13- (10) (10)1352994 間電流，橫軸表示汲極一源極間電壓。 如圖所示般’定電流源用電晶體1 2的動作領域成爲 對於汲極-源極間電壓的變動量’汲極-源極間電流的變 動量小的領域。 另外，電流微調電路11a係由微調暫存器（微調資訊 存放部）1 6和解碼電路1 7所構成。存放在微調暫存器1 6 之電流微調資訊係藉由解碼電路17而被轉換爲特定的電 壓値，施加在定電流源用電晶體12的閘極。微調暫存器 16不單是電流微調資訊，也存放其他的微調資訊。 另外，使用第4圖，說明記憶格MM之構造，以及資 料的寫入/抹除/讀出。 如第4圖所示般，記億格MM係藉由選擇MOS電晶 體和電荷儲存MOS電晶體之2個電晶體而構成1個單元 。而且，記憶格M M係形成有由源極1 〇 3、汲極1 0 4所成 之擴散層。 電荷儲存層1 01、以及記憶閘極1 00以堆疊構造藉由 閘極氧化膜而形成在這些源極103 -汲極104間的半導體 基板105上，在其之鄰近側形成有選擇閘極102。在電荷 儲存層1 0 1係有氮化膜、浮置閘等。 在此記憶格mm寫入資料時，如第4 ( a )圖所示般 ，例如，在記憶閘極1 00施加8 V程度，在源極103施加 5V程度，在半導體基板105施加0V程度’在選擇閘極 1 02、以及汲極1 04中，於汲極1 04 —源極1 03間例如施 加流過1 V A程度之電流之電壓。此時，發生源極側注入 -14- (11) (11)1352994 ，在電荷儲存層101儲存電子。因此，讀出時之記憶格電 流變小。 在抹除此記憶格MM之資料時，如第4 ( b )圖所示 般，例如在記憶閘極1 〇〇施加1 ον程度，在選擇閘極1 02 施加1.5V程度，在源極103、汲極104以及半導體基板 1 0 5施加0 V程度’如此s儲存在電何儲存層1 01的電子 被放出於記億閘極1 〇〇，讀出時之記憶格MM的電流變大 〇 在此第4(b)圖中，雖在記億閘極100施加8V程度 之電壓，但是，施加在該記憶閘極1 〇〇的電壓，並不受限 於此。 在讀出此記憶格MM的資料時，如第4(c)圖所示 般，例如，在選擇閘極102施加1.5V程度，在汲極104 施加1 .0V程度，在記憶閘極100、源極1〇3以及半導體 基板1 05施加0V程度，可以感測放大器判定記憶格電流 的大小。 另外，在第4 ( c )圖中，雖也在記憶閘極1 00施加 0V程度之電壓，但是，施加在該記憶閘極1 〇〇之電壓， 並不受限於此。 接著，說明本實施形態之快閃記憶體1的作用。 開始，說明在記憶格ΜΜ00寫入資料時的寫入電路9 之動作。 首先，在記憶體閘極線MG0例如施加8 V程度，在源 極線SL0施加5V程度，在選擇閘極線CG0施加1.5V程 (12) (12)1352994 度。 此時，在寫入電路9中，寫入脈衝〇以及寫入閃鎖器 15的輸出爲Hi訊號，"非與〃電路14的輸出爲Lo訊號 。此時，在定電流源用電晶體12例如流入丨"八程度的 定電流，以1 β A程度的定電流抽取位元線BL0 ’於記憶 格ΜΜ00流通以電流》 在非寫入之記憶格Μ Μ 0 1，於記憶體閘施加8 ν程度 ，在源極施加5V程度，在選擇閘施加1.5V程度’於連 接在該記憶格ΜΜ01之寫入電路9中’快閃記憶體1或者 寫入閂鎖器15的輸出爲Lo訊號，"非與〃電路14的輸 出成爲Hi訊號。 如設Hi訊號的電壓例如爲1.5V程度’則寫入電路9 對位元線BL1供給1.5V程度，記憶格MM01的選擇MOS 電晶體不成爲ON，不引起寫入。 另外，在非寫入之記憶格Μ Μ η 0、Μ Μ η 1中，不對記 憶閘極100、源極103、選擇閘極1〇2施加電壓故’不引 起寫入。 在本發明中，並非藉由記憶格的選擇閘電壓來控制寫 入電流，而係在位元線連接定電流源用電晶體1 2的定電 流源以控制寫入電流。另外，可使用於本發明之記憶格並 不限定於第4圖所示之記憶格’只要是對於位元線可並聯 連接型的記憶格，任何一種皆可。 另外，利用第5圖之時序圖’說明快閃記憶體1之寫 入動作。 -16- (13) (13)1352994 此處，第5圖中，由上往下，分別顯示選擇閘極線 CGO、記憶體閘極線MGO、源極線SLO、以及位元線BLO 、BL1的訊號時序。 例如在記憶格MMOO寫入資料時，首先，對選擇閘極 線CGO施加1.5V.程度。而且’對源極線SL0施加5V程 度，對位元線B L0 ' B L1施加1 · 5 V程度，之後，對記億 體閘極線M G 0施加8 V程度。 在對記憶體閘極線MGO施加8V之前，對位元線BLO 、BL1施加1.5V之理由是，爲了防止在寫入條件不備齊 當中所引起的寫入干擾。 選擇閘極線CGO、源極線SLO、記憶體閘極線MGO 的電壓値一滿足寫入條件，在寫入電路9內，只在最適當 的寫入時間連接於定電流源，以定電流拉拔位元線B L0， 對記憶格Μ Μ 0 0通以電流。 第2圖中’雖未對記憶格ΜΜ01寫入資料，但是，假 如在對記憶格ΜΜΟ 1寫入資料之情形，如第5圖所示般， 在寫入記憶格ΜΜΟΟ後’在寫入電路9內，只於最適當的 寫入時間連接於定電流源，以定電流拉拔位元線B L 1，對 記憶格ΜΜΟ 1通以電流。即寫入脈衝以位元線BL的順序 ，只在最適當的時間施加。 另外’連接在非寫入之記憶體單元MMnO、MMnl之 選擇閘極線CGn、源極線SLn、記憶體閘極線MGn，在此 期間爲OV。 寫入電路9的動作時序並不受限於第5圖，例如，也 -17- (14) (14)1352994 可令記憶格MM Ο 0的寫入電路9，以及記憶格MMO1的寫 入電路9分別同時動作’以定電流拉拔位元線BLO、BL1 〇 第6圖係顯示設置於快閃記憶體1之快閃記憶體陣列 10成爲階層構造之構造例圖。此處，寫入電路9以及電 流微調電路1 ! a的電路搆造舆第2圖相同故，省略其說明 〇 記憶格MM (第4圖）係規則正確地排列呈陣列狀， 該記億格MM的選擇閘極1 02、記億閘極1 00、以及源極 103係藉由選擇閘極線CGO〜CGn、記億體閘極線MGO〜 MGn、源極線SLO〜SLn而分別共通地連接。 另外，記憶格MM的汲極104係藉由副位元線LBL 而共通地連接，藉由階層MOS電晶體ZM而連接於主位 元線Μ B L。 在此主位元線MBL分別連接有寫入電路9，在階層 MOS電晶體ΖΜ階層MOS電晶體ΖΜ的閘極連接有階層 聞極線Ζ 0。 而且，在記憶格ΜΜΟΟ寫入資料時，於記憶體閘極線 M G 0例如施加8 V程度，在源極線S L 0例如施加5 V程度 ’在選擇閘極線CGO例如施加1 · 5 V程度，在階層閘極線 Ζ0施加1.5V程度。在寫入電路9中，寫入脈衝〇以及寫 入閂鎖器15的輸出爲Hi訊號，"非與〃電路14的輸出 爲Lo訊號。 此時，在定電流源用電晶體1 2例如流通以1 // A程 -18- (15) (15)1352994 度的定電流’以例如l^A程度的定電流拉拔主位元線 Μ B L 0，在記憶格Μ Μ 0 0通以電流。 在非寫入之記億格ΜΜΟ 1中，雖對於記億閘極1 00施 加8V程度’在源極1〇3施加5V程度，在選擇閘極102 施加1 .5V程度，但是，在記憶格ΜΜ01的寫入電路9中 ;寫入脈衝或寫入Μ鎖器15的輸出爲Lo訊號 > ' 非與" 電路14的輸出爲Hi訊號。 如設Hi訊號的電壓例如爲1 · 5 V程度，則寫入電路9 對主位元線MBL1供應1.5V程度，記憶格MM01的選擇 MOS電晶體不導通（不成爲ON)，不會引起寫入。 另外，對非寫入之記憶格MMnO、MMnl之記憶閘極 100、源極103、選擇閘極102不施加電壓故，不會引起 寫入。 另外，第6圖所示構造之情形的資料寫入之時序圖雖 與第5圖所敘述之時序圖幾乎相同，但是，關於在階層閘 極線Z施加1.5V之時序，由於對副位元線Lbl充電1.5V 故，係與對源極線SL0施加5V，對位元線BLO、B11施 加1 . 5 V之時序相同。 接著’第7圖顯示快閃記憶體1之快閃記憶體陣列 10成爲階層構造之構造的其他例圖。 記憶格MM (第4圖）係規則正確地排列呈陣列狀， 該記憶格Μ Μ的選擇閘極1 0 2、記憶閘極1 〇 〇、以及源極 103係藉由選擇閘極線CG0〜CGn、記憶體閘極線MG0〜 MGn、源極線SL0〜SLn而分別共通地連接。 -19- (16) (16)1352994 另外，記憶格MM的汲極1 04係藉由副位元線LB L 而共通地連接，藉由階層MOS電晶體ZMO、ZM1而連接 於主位元線MBL。 副位元線LBL係藉由充電用電晶體（電流供給控制 用電晶體）CM而連接於電壓源，在該充電用電晶體CM 的聞極連接有電流鏡電路18。電流鏡電路18係產生基於 解碼電路17之微調資訊的電流，令充電用電晶體CM成 爲定電流源。 電流鏡電路18係由2個之電晶體18a、18b串聯連接 於電壓源和基準電位之間的構造所成。電晶體1 8 a係由P 通道型MOS所成，電晶體18b係由N通道型MOS所成。 此處，定電流源用電晶體1 2係N通道型MOS電晶體 故，電流微調資訊係NMO S電晶體用。但是，充電用電晶 體CM係P通道型MOS電晶體故，藉由此電流鏡電路1 8 ，將電流微調資訊轉換爲PMOS電晶體用。 而且，在電晶體18a的閘極以及電晶體18a、18b的 連接部連接有充電用電晶體CM的閘極。在電晶體18b的 閘極連接有設置於電流微調電路11a之解碼電路17。 在主位元線MBL係藉由階層MOS電晶體ZM、ZM1 而並聯連接有2條之副位元線LBL。而且，在主位元線 MB L連接有寫入電路9。此處，雖就在對於主位元線 MB L，並聯連接2條之副位元線LB L的情形做記載，但 是，該副位元線LBL也可爲並聯連接多數個條之構造。 這些階層MOS電晶體ZMO、ZM1的閘極係連接爲可 (17) (17)1352994 對其輸入閘極訊號zo、Z1。 進而，寫入電路9係由在與第2圖所示之寫入電路相 同構造的定電流源用電晶體1 2、閂鎖開關1 3、以及寫入 閂鎖器15新設置有電晶體19、20之構造所成。另外，電 流微調電路11a的電路構造係與第2圖相同，省略其說明 s 電晶體1 9、20係由N通道型MOS所成。在電晶體 1 9的一個連接部連接有定電流源用電晶體1 2的另一連接 部。 在電晶體19的另一連接部係連接有電晶體20之一方 的連接部，在該電晶體20的另一連接部連接於基準電位 (VSS)。 在電晶體19的閘極係連接有寫入閂鎖器15的輸出部 ，依據儲存在該寫入閂鎖器15的資料，進行ον/OFF動 作。電晶體2 0的閘極係連接爲在其輸入寫入脈衝，依據 該寫入脈衝，進行ΟΝ/OFF動作。 而且’在記憶格ΜΜ00寫入資料時，在記憶體閘極線 MG0例如施加8V程度’在源極線SL0施加5V程度，在 選擇閘極線CG0施加1.5V程度，在階層MOS閘極線Z0 施加1.5V程度。 在寫入電路9中，寫入脈衝〇以及寫入閂鎖器15的 輸出爲Hi訊號’電晶體19、20成爲ON，配線nl成爲 Lo訊號。 此時，在定電流源用電晶體1 2例如流通1 y A程度 • 21 - (18) (18)1352994 之電流’以例如ΙμΑ程度的定電流拉拔主位元線MBLO ，對記憶格ΜΜΟΟ通以電流。 另外，在非寫入之記憶格ΜΜ01中，於記憶閘極100 施加8V程度，於源極1〇3施加5V程度，於選擇閘極102 施加1.5V程度之電壓。 在主位元線MB L0連接有定電流源故，必須令階層 MOS電晶體ZM1關閉。此時，副位元線LBL1成爲開放 故，於記憶格MM01發生寫入干擾。 爲了防止此，將對副位元線LBL1充電爲1.5V之充 電用電晶體CM 1例如連接於副位元線LB L1。同樣地，在 其他的副位元線LB L連接充電用電晶體CM。充電用電晶 體CM例如由P通道型MOS所形成。 充電用電晶體CM只要可對副位元線LBL充電即可 ，例如0.5 y A程度之電流能力即可，另外，考慮到製造 偏差、溫度特性等，期望爲定電流源。 另外，第2圖中，爲了實現非寫入，雖由寫入電路9 對位元線BL施加1.5V程度，但是，在第7圖之構造中 ，充電用電晶體CM對副位元線LBL充電爲1.5V程度故 ，在寫入電路9內，不需要具有輸出1.5 V程度之功能。 因此，在寫入電路9中，寫入脈衝1或寫入閂鎖器 15之輸出爲L〇訊號時，令電晶體19或者電晶體20成爲 OFF，配線nl成爲開放。因此，寫入電路9令主位元線 MBL1成爲開放。 但是，在寫入電路9內，即使具有輸出1.5V程度之 -22- (19) (19)1352994 功能也沒有問題。另外，在非寫入之記憶格 MMnO、 MMnl、MMn2、MMn3中，不對記億閘極 100、源極 103 、選擇閘極102施加電壓。因此，不引起寫入。 另外，在第7圖之構造中，共通連接充電用電晶體 CM的閘極。因此，在寫入時，經常流通0.5yA程度的充 電電流。因此，爲了令寫入電流成爲iyA程度，在寫入 電路9內所連接的定電流源（定電流源用電晶體1 2 )的 拉拔電流，需要成爲寫入電流和充電用電晶體電流的和之 1 · 5 V程度。 另外，雖設爲共通連接充電用電晶體CM的閘極之構 造，但是，該充電用電晶體CM的閘極也可不共通連接， 而就每一位址做選擇。 另外，在第7圖中，雖設定電流源用電晶體12爲N 通道型MOS電晶體，設充電用電晶體CM爲P通道型 MOS電晶體，但是兩者並不受限於此。 另外，雖使用電流微調電路11a，將充電用電晶體 CM設爲定電流源，但是，也可以別的方法設爲定電流源 。另外，也可代眷電晶體19、20而設置1非與〃電路。 此處，利用第8圖之時序圖來說明在第7圖之記憶格 MMOO寫入資料時的動作。 此處，在第8圖中，由上往下，係分別顯示選擇閘極 線CGO、記憶體閘極線MGO、源極線SLO、階層MOS閘 極線Z0、副位元線LBLO、LBL1、LBL2、LBL3以及主位 元線MBLO、MBL1的訊號時序。 (20) (20)1352994 首先，對選擇閘極線CG0施加1.5V程度。而且，對 源極線SL0施加5V程度，對階層MOS閘極線Ζ0施加 1 .5V程度。令充電用電晶體CM成爲ON，在副位元線 LBLO、LBL1、LBL2、LBL3 分別施力口 1.5V 程度，之後， 對記憶體閘極線MG0施加8V程度。 在對記憶體閛極線MG0施加8 V程度之前，在副位元 線LBLO、LBL1、LBL2、LBL3施加1.5V程度之理由是， 爲了防止寫入條件不備齊當中引起寫入干擾。 選擇閘極線CG0、源極線SL0、記憶體閘極線MG0 的電壓値一滿足寫入條件，在寫入電路9內，只在最適當 的寫入時間連接於定電流源，以定電流拉拔主位元線 MBL0，對記憶格MMOO通以電流。 第7圖中，雖未對記憶格MM02寫入資料，但是，假 如在對記憶格MM02寫入資料之情形，如第8圖所示般， 在寫入記憶格ΜΜ00後，在寫入電路9內，只於最適當的 寫入時間連接於定電流源，以定電流拉拔主位元線MB L 1 ，對記憶格 MM02通以電流。即寫入脈衝以主位元線 MB L的順序，只在最適當的時間施加。 另外，連接在非寫入之記憶格MMnO、MMnl、M1VU2 、MMn3之選擇閘極線CGn、源極線SLn、記憶體閘極線 MGn，在此期間爲0V。 寫入電路9的動作時序並不受限於第8圖，例如，也 可令記憶格MMOO的寫入電路9，以及記憶格MM02的寫 入電路9分別同時動作，以定電流拉拔主位元線MB L0、 (21) (21)1352994 MBL1。 第9圖係關於本發明之半導體積體電路裝置的—例之 快閃記憶體內藏單晶片之微電腦（半導體積體電路裝置） MC之方塊圖。 此微電腦MC係在晶片上具備由與前述之快閃記憶體 i (第i圖）相同構造所成之快閃記億體（非揮發性記億 部）la之系統LSI，其他，由CPU (中央資訊處理裝置） 21、CPG22、DMAC23、計時器 24、SCI25、ROM26、 BSC27、RAM28、輸入輸出埠IOP1〜IOP9等所構成。 CPU ( Central Processing Unit ) 21 係依據存放在 ROM26之程度，以掌控微電腦MC之全部的控制。 ROM ( Read Only Memory :唯讀記憶體）26係記憶 CPU21 應實行之程式或固定資料等。RAM ( Random Access Memory :隨機存取記憶體）28係記憶由CPU21所 進行之運算結果，提供該CPU21的作業領域。 DMAC( Direct Memory Access Controler:直接記憶 體存取控制器）23係掌控以特定的區塊單位在ROM26、 以及RAM28和外部所連接之主記憶體間傳送資料之控制 SCI ( Serial Communication Interface :串歹u 通訊介面 )25係與外部裝置之間進行串列通訊。計時器24係計數 所設定的時間，一到達設定時間’則設定旗標’產生中斷 要求。 CPG ( Clock Pulse Generator :時脈產生器）22 係產 1352994

(22) 生某頻率的時脈訊號，當作動作時脈而供應系統時脈。輸 入輸出埠I0P1〜I0P9係將微電腦與外部連接時之輸入輸 出端子。 另外，微電腦 MC係 CPU21、快閃記憶體 la、 ROM26、RAM28、DMA23、以及一部份的輸入輸出埠 IOP1〜IOP5藉由主位址匯流排IAB、主資料匯流排IDB 而相互連接。 另外，計時器24或SC12 5等之周邊電路和輸入輸出 埠I0P1〜I0P9係藉由周邊位址匯流排PAB、以及周邊資 料匯流排PDB而相互連接。 BSC27係控制在前述之主位址匯流排ΙΛΒ，以及主資 料匯流排ID B和周邊位址匯流排PAB，以及周邊資料匯 流排PDB之間的訊號傳送，同時，控制各匯流排之狀態 〇 藉此，如依據本實施形態，藉由定電流源用電晶體 12以定電流進行資料寫入故，可大幅降低記憶格MM的 臨界値變動量的偏差，而且，可削減寫入時之消耗電流。 另外，藉由削減消耗電流，可增加對於記憶格MM之 同時寫入數’可實現快閃記憶體1、la之寫入動作的高速 化。 另外，在本發明之實施形態中，快閃記憶體1之快閃 記億體陣列1 〇雖設爲分別如第2圖、第6圖、以及第.7 圖所示之構造，但是，該快閃記憶體陣列1 0的構造並不 受限於此。 -26- (23) (23)1352994 第1 〇圖' 以及第U圖係顯示與第2圖所示之快閃記 億體陣列不同的構造和其之動作時序圖。第1〇圖中，在 連接於記憶格ΜΜ00〜ΜΜπΟ之選擇閘極102的選擇閘極 線CGO施加1.2 V之電壓，與第2圖之構造相比，在選擇 聞極102和記憶閘極100之間，可令引起更局的電場集中 〇 藉由在選擇閘極線CG施加1 _5V的電壓，在記憶閘 極1〇〇的臨界値電壓的變化中，與施加飽和電壓位準爲 1.2V之情形相比，相對變低，在抹除動作或寫入動作時 ，給予記憶閘極1 00的絕緣膜之應力相對可降低，改寫次 數相對可提升。 另一方面，藉由在選擇閘極線CG施加1.2V之電壓 ，在記憶閘極1 〇 〇的臨界値電壓之變化中，飽和電壓位準 變得更高故，可改善資料的保存特性。 在第12圖所示之CG驅動器中，令施加於選擇閘極 線CG之電壓可由1.5V和1.2V中選擇其一而構成，形成 爲可選擇施加於選擇閘極線CG之電壓。 在通常的使用中，對選擇閘極線CG施加1.5V，在想 要更提升資料的保存特性之情形，、令選擇1.2V等，可 由改寫次數和資料的保存特性之關係做選擇。 關於在選擇閘極線施加1.5V和1.2V之其一的電壓之 選擇方法，並無特別限定，可以是來自外部的指令或對特 定的暫存器之選擇値的設定等。 以上，雖依據本發明之實施形態而具體說明由本發明 -27- (24) (24)1352994 人所完成的發明，但是，本發明並不限定於前述實施形態 ，在不脫離其要旨之範圍內，不用說可有種種變更可能。 例如，在前述之實施形態中，雖設爲藉由電流微調電 路以產生供應給定電流源用電晶體之電壓而構成，但是， 只要是產生定電流源的電路，也可爲別的電路構造。 【圖式簡單說明】 第1圖係依據本發明之一實施形態的快閃記憶體之方 塊圖。 第2圖係設置於第1圖之快閃記憶體的寫入電路、電 流微調電路、以及快閃記憶體陣列之構造圖。 第3圖係設置於第2圖之寫入電路的定電流源用電晶 體之電氣特性的說明圖。 第4圖係設置於第1圖之快閃記憶體之記憶格的寫入 /抹除/讀出之各動作的說明圖。 第5圖第第1圖之快閃記憶體的寫入動作之時序圖。 第6圖係顯示設置於第1圖之快閃記憶體的快閃記億 體陣列成爲階層構造之構造例的說明圖。 第7圖係顯示設置於第1圖之快閃記憶體的快閃記憶 體陣列成爲階層構造之其他的構造例的說明圖。 第8圖係在設置於第7圖之快閃記憶體陣列之記憶格 寫入資料時之時序圖。 第9圖係依據本發明之一實施形態之快閃記憶體內藏 單晶片的微電腦之方塊圖。 -28- (25) 1352994 第10圖係設置於第1圖之快閃記憶體之寫入電路、 _ 電流微調電路、以及快閃記憶體陣列的其他實施例之構造 - 圖。 第11圖係第10圖之快閃記憶體的寫入動作之時序圖 〇 第i 2圖係第i 0圖之快閃記憶體陣列的CG驅動器的 構造圖。 符號說明 1 :快閃記憶體（非揮發性半導體記憶裝置） 1 a :快閃記憶體（非揮發性記憶部） 2 :控制電路 3 :輸入輸出電路 4 :位址緩衝器 5 :行解碼器 6 :列解碼器 φ 7 :核對感測放大器電路 8:高速讀取感測放大器電路 9 :寫入電路 1 〇 :快閃記億體陣列 1 1 :電源電路 11a:電流微調電路（微調部） 1 2 :定電流源用電晶體（電流吸收控制用電晶體） 1 3 :閂鎖開關 -29- (26)1352994 1 4 : a非與"電路 1 5 :寫入閂鎖器 16:微調暫存器（微調資訊存放部） 1 7 :解碼電路 1 8 :電流鏡電路

1 〇 _ 1 ο 1* · FI

i 〇 a ' i 〇 U · @ 白白 IS 1 9、2 0 :電晶體

21 : CPU (中央資訊處理裝置）

22 ： CPG

23 ： DMAC 24 :計時器

25 ： SCI

26 ： ROM

27 ： BSC

28 ： RAM

1 0 0 :記憶閘極 101 :電荷儲存層 102 :選擇閘極 1 0 3 :源極 1 0 4 :汲極 105 :半導體基板 MM :記憶格（非揮發性記憶格） ZM:階層MOS電晶體 CM :充電用電晶體（電流供給控制用電晶體） -30- (27)1352994 MC:微電腦（半導體積體電路裝置） I0P1〜I0P9:輸入輸出埠 B L :位元線 CG :選擇閘極線 MG :記憶體閘極線 S L : 源極線 LBL :副位元線

MBL :主位元線

-31 -

Claims (1)

1352994 年月日勞正本 第093107673號專利申請案中文申請專利範圍修正本 民國100年7月22日修正 拾、申請專利範圍 1. 一種非揮發性半導體記憶裝置，其特徵爲具備有 串聯連接於電壓源和非揮發性記憶格之間的電流洪給 控制用電晶體，以及串聯連接於前述非揮發性記憶格和基 準電位之間的電流吸收控制用電晶體， φ 藉由令前述電流供給控制用電晶體或電流吸收控制用 電晶體在電流-電壓特性之電流飽和區域中動作，在資料 寫入時’以控制流入非揮發性記憶格之電流， 流通於前述電流供給控制用電晶體之電流和流通於前 述電流吸收控制用電晶體之電流的差，係成爲前述非揮發 性記憶格之寫入電流。 2 ·如申請專利範圍第1項所記載之非揮發性半導體 記憶裝置，其中，具備由儲存有電流微調資訊之微調資訊 修 存放部，和解碼前述微調資訊存放部的電流微調資訊，以 輸出某電壓之解碼器電路所成之微調部， 前述微調部係依據1個之前述電流微調資訊，產生分 別施加在前述電流供給控制用電晶體以及前述電流吸收控 制用電晶體的閘極之電壓。 3 .如申請專利範圍第2項所記載之非揮發性半導體 記憶裝置，其中，在前述微調資訊存放部係存放有電源電 路的微調資訊。 1352994 4 _如申請專利範圍第1項所記載之非揮發性半導體 '記憶裝置’其中’前述非揮發性記憶格係由具有選擇閘極 和記憶閘極之2個電晶體構造所成。 5 ·如申請專利範圍第4項所記載之非揮發性半導體 記憶裝置’其中’前述電流供給控制用電晶體以及前述電 流吸收控制用電晶體的閘極長，係比前述非揮發性記憶格 的選擇閘極之閘極長還長。 • 6.—種半導體積體電路裝置，是針對具有：非揮發 性記憶部’和中央處理裝置，前述中央處理裝置係實行特 定的處理，可對前述非揮發性記憶部進行動作指示，前述 非揮發性記憶部係具有存放資訊之多數個的非揮發性記憶 格之半導體積體電路裝置，其特徵爲： 前述非揮發性記憶部係具備：串聯連接於電壓源和非 揮發性記憶格之間的電流供給控制用電晶體，以及串聯連 接於前述非揮發性記憶格和基準電位之間的電流吸收控制 ^用電晶體， 藉由令前述電流供給控制用電晶體以及前述電流吸收 控制用電晶體在電流-電壓特性之電流飽和區域中動作， 在資料寫入時，以控制流入前述非揮發性記憶格之電流。 7. 如申請專利範圍第6項所記載之半導體積體電路 裝置，其中，流通於前述電流供給控制用電晶體之電流和 流通於前述電流吸收控制用電晶體之電流的差，係成爲前 述非揮發性記憶格之寫入電流。 8. $申請專利範圍第6項或第7項所記載之半導體 -2- 1352994 積體電路裝置’其中，具備由儲存有電流微調資訊之微調 · 資訊存放部’和解碼前述微調資訊存放部的電流微調資訊 · ’以輸出某電壓之解碼器電路所成之微調部， 前述微調部係依據1個之前述電流微調資訊，產生分 別施加在前述電流供給控制用電晶體以及前述電流吸收控 制用電晶體的聞極之電壓。 9.如申請專利範圍第8項所記載之半導體積體電路 裝置’其中，在前述微調資訊存放部係存放有電源電路的 φ 微調資訊。 10·如申請專利範圍第6〜7項中任一項所記載之半 導體積體電路裝置，其中，前述非揮發性記憶格係由具有 選擇閘極和記憶閘極之2個電晶體構造所成。 11.如申請專利範圍第1 〇項所記載之半導體積體電 路裝置，其中，前述電流供給控制用電晶體以及前述電流 吸收控制用電晶體的閘極長，係比前述非揮發性記憶格的 選擇閘極之閘極長還長。 Φ 1 2 . —種非揮發性半導體記憶裝置，其特徵爲具備有 串聯連接於電壓源和非揮發性記憶格之間的電流供給 控制用電晶體，或者串聯連接於前述非揮發性記憶格和基 準電位之間的電流吸收控制用電晶體之一方’ 前述非揮發性記億格係具有：控制電晶體和具有電荷 儲存領域之記憶體電晶體’在控制電晶體的控制閘施加第 1電壓，在記憶體電晶體的控制閘施加第2電壓’ -3- 1352994 前述電流供給控制用電晶體或者前述電流吸收控制用 -電晶體係， 藉由令其在電流-電壓特性的電流飽和區域中動作， 在資料寫入時，控制流通於非揮發性記憶格之電流的同時 ’將比前述第2電壓小的第3電壓和比第3電壓小的第4 電壓的其中一種電壓當成前述第1電壓，選擇性地施加在 前述控制電晶體的控制閘， • 具有產生施加於前述控制電晶體的控制閘之前述第1 電壓的電路，前述電路係將前述第3電壓和前述第4電壓 中的其中一種電壓當成前述第1電壓予以輸出， 另具有暫存器，該暫存器係存放決定是否輸出當作前 述第1電壓之前述第3電壓和前述第4電壓中的其中一種 電壓之資訊。 1 3 ·如申請專利範圍第1 2項所記載之非揮發性半導體 記憶裝置，其中，在前述電路中，係藉由具有決定是否輸 •出當作前述第1電壓之前述第3電壓和前述第4電壓中的一 種電壓之資訊的命令所決定。 1 4 . 一種非揮發性記億裝置，係具有：多數記憶格； 字元線；位元線；及源極線； 上述字元線連接於特定之多數記憶格之閘極端子， 上述位元線連接於特定之多數記憶格之汲極端子， 上述源極線連接於特定之多數記憶格之源極端子， 上述位元線係於第1端側連接第1電流控制電晶體，於 第2端側連接第2電流控制電晶體， S -4 · 1352994 於對上述記憶格之資料寫入動作，係對上述源極線施 加第1電壓，藉由流入上述記憶格之源極端子與汲極端子 間之電流而變化記億格之臨限値電壓據以進行寫入， 對於寫入對象記億格所連接之位元線與非寫入對象記 憶格連接之位元線雙方，介由上述第2電流控制電晶體施 加第2電壓而緩稆記憶格之源極端子與汲極端子間電位差 ，上述第1電流控制電晶體係介由上述位元線而產生寫入 對象記憶格之源極端子與汲極端子間之電位差， 在對上述字元線施加第3電壓之前，介由上述第2電流 控制電晶體進行對位元線之上述第2電壓之施加與對上述 源極線之上述第1電壓之施加，在對上述字元線施加第3電 壓期間中藉由上述第1電流控制電晶體產生對記憶格之源 極端子與汲極端子間之電位差。 15. 如申請專利範圍第1 4項之非揮發性記憶裝置，其 中 在對上述字元線施加上述第3電壓期間中，藉由第1位 元線連接之上述第1電流控制電晶體進行記憶格之源極端 子與汲極端子間之電位差產生之後，藉由第2位元線連接 之上述第1電流控制電晶體進行記憶格之源極端子與汲極 端子間之電位差產生。 16. 如申請專利範圍第14或15項之非揮發性記憶裝置 ，其中 上述第1電流控制電晶體與上述第2電流控制電晶體係 分別作爲定電流源動作， -5- 1352994 流入上述第1電流控制電晶體之電流量較流入上述第2 電流控制電晶體之電流量爲多。

-6 - S