DE4203560C2 - Nicht-flüchtige Halbleiterspeichereinrichtung und Verfahren zum Löschen von Daten in einer solchen - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine nicht-flüchtige Halbleiterspeichereinrichtung, und auf ein Verfahren zum Löschen von Daten in einer solchen Einrichtung.

Im Unterschied zu flüchtigen Halbleiterspeichereinrichtungen wie einem DRAM (Dynamischen Speicher mit wahlfreiem Zugriff) oder SRAM (Statischen Speicher mit wahlfreiem Zugriff) sind nicht-flüchtige Halbleiterspeichereinrichtungen dadurch charak­ terisiert, daß die Speicherdaten erhalten bleiben, wenn die Versorgungsspannung unterbrochen ist. Ein Repräsentant dieser nicht-flüchtigen Halbleiterspeichereinrichtungen ist der PROM (Programmierbare Nur-Lese-Speicher). Ein PROM ist eine nicht­ flüchtige Halbleiterspeichereinrichtung, die dem Benutzer das Einschreiben von Information erlaubt. Typische und marktübli­ che Beispiele solcher PROM sind der EPROM (Löschbare und elektrisch Programmierbare Nur-Lese-Speicher), bei dem die Daten elektrisch eingeschrieben und durch ultraviolettes Licht gelöscht werden, und der EEPROM (Elektrisch löschbare und pro­ grammierbare Nur-Lese-Speicher), bei dem die Daten elektrisch gelöscht und geschrieben werden. Fig. 12 ist eine Quer- Schnittsdarstellung, die den Aufbau der Speicherzelle eines EPROM zeigt. Fig. 13 ist eine Querschnittsdarstellung, die den Aufbau der Speicherzelle eines EEPROM zeigt.

Wie Fig. 12 zeigt, enthält jede Speicherzelle im EPROM einen einzelnen FAMOS (Floating-gate-Avalanche-Injection-Transistor). Der FAMOS-Transistor enthält n-Störstellengebiete 2 und 3 als Drain und Source, die in einem p-Substrat 1 gebildet sind, eine auf dem p-Substrat gebildete Leiterschicht 5 aus Polysilizium mit einer dazwischen angeordneten Oxidschicht 6, die sich zwischen den n-Störstellengebieten 2 und 3 erstreckt, und eine auf der Leiterschicht 5 gebildete Leiterschicht 4 mit einer Oxidschicht 7 dazwischen. Die Leiterschichten 4 und 5 sind das Steuer-Gate bzw. "Floating" (schwebende bzw. schwimmende) Gate des FAMOS-Transistors.

Beim Datenschreiben wird an die Drain 2 und das Steuer-Gate eine hohe Spannung angelegt. Im Ergebnis dessen fließt zwischen der Drain 2 und dem Source 3 ein hoher Kanalstrom. Das elektrische Feld im Kanal zwischen Drain 2 und Source 3 ist in der Nachbarschaft der Drain 2 so stark, daß Elektronen im Kanal hinreichend beschleunigt werden, um eine hohe Energie zu errei­ chen. Ein Teil der hochenergetischen Elektronen (heißen Elektronen) hat infolge des hohen Potentials des Steuer-Gates 4 eine Energie, die höher ist als die Barriereenergie der Oxid­ schicht 6, die zwischen dem "Floating"-Gate 5 und dem Halblei­ tersubstrat 1 angeordnet ist. Ein Teil der heißen Elektronen erreicht das "Floating"-Gate 5 und wird durch das Gate 5 einge­ fangen. Die Beendigung des Anlegens einer hohen Spannung an Drain 2 und Steuer-Gate 4 hindert die heißen Elektronen daran, zum "Floating"-Gate 5 zu fließen. Wenn das "Floating"-Gate 5 gegenüber dem Steuer-Gate 4 und p-Substrat 1 durch Isolier­ schichten 7 bzw. 6 elektrisch isoliert ist, ist die Potential­ energie der heißen Elektronen, die durch das "Floating"-Gate 5 eingefangen wurden, niedriger als die Potentialenergie der Oxidschichten 6 und 7. Im Ergebnis dessen werden die einmal durch das "Floating"-Gate 5 eingefangenen Elektronen dort für einen langen Zeitraum verbleiben.

Die Werte "0" und "1" entsprechen dem Einfangen bzw. Nicht-Ein­ fangen von Elektronen durch das "Floating"-Gate 5.

Das Einfangen der Elektronen durch das "Floating"-Gate 5 behin­ dert die Bildung einer Inversionsschicht zwischen Drain 2 und Source 3. Im Ergebnis dessen wird die Schwellspannung der Spei­ cherzelle nach dem Datenschreiben höher als diejenige vor dem Datenschreiben. Das Lesen der Daten wird daher durch Anlegen einer geeigneten positiven Spannung an das Steuer-Gate 4 aus­ geführt, wodurch bestimmt wird, ob ein Strom zwischen Drain 2 und Source 3 fließt. Die geeignete Spannung ist höher zu setzen als die Schwellspannung eines FAMOS-Transistors ohne einge­ schriebene Daten, das heißt ohne in das "Floating"-Gate 5 in­ jizierte Elektronen, und niedriger als die Schwellspannung des FAMOS-Transistors mit geschriebenen Daten, daß heißt mit in das "Floating"-Gate 5 injizierten Elektronen. Der die Speicherzelle bildende FAMOS-Transistor leitet nur, wenn in das "Floating"- Gate 5 keine Elektronen injiziert sind, was zu einem Stromfluß zwischen Drain 2 und Source 3 führt. Ob der Speicherwert der Speicherzelle "0" oder "1" ist, wird durch Bestimmung des Vor­ handensein eines Stromflusses zwischen Source 3 und Drain 2 bestimmt.

Beim Datenlöschen werden hochenergetische Strahlen wie ultra­ violettes Licht auf den FAMOS-Transistor gerichtet. Die Licht­ energie der Strahlung regt die durch das "Floating"-Gate 5 ein­ gefangenen Elektronen an, so daß sie eine höhere Energie als die Potentialenergie der Oxidschichten 6 und 7 annehmen. Im Er­ gebnis dessen werden die durch das "Floating"-Gate 5 eingefan­ genen Elektronen auf das Steuer-Gate 4 oder das Substrat 1 ent­ laden.

Das Speicherzellarray eines EPROM enthält FAMOS-Transistoren, die jeweils wie in Fig. 12 gezeigt, aufgebaut sind. Diese Tran­ sistoren sind in einer Matrix aus Zeilen und Spalten angeord­ net. Die jeweiligen Steuer-Gates 4 aller FAMOS-Transistoren, die in derselben Zeile angeordnet sind, sind mit derselben Wortleitung verbunden. Die entsprechenden Drains aller FAMOS- Transistoren, die in derselben Spalte angeordnet sind, sind mit derselben Bitleitung verbunden. Über die Bitleitung und die Wortleitung werden Spannungen an die Drains 2 und Steuer-Gates 4 angelegt. Mit dem Anlegen einer hohen Spannung an eine Wortleitung und eine Bitleitung wird selektiv der Wert "0" in eine einzelne Speicherzelle eingeschrieben, deren Steuer-Gate 4 und Drain 2 mit der einen Wortleitung bzw. der einen Bitleitung verbunden sind. Beim Datenlöschen wird das gesamte Speicher­ zellarray mit ultravioletten Strahlen bestrahlt, was zu einer Gesamtlöschung für die Speicherdaten der gesamten Information im Speicherzellarray führt.

Wie Fig. 13 zeigt, enthält jede Speicherzelle eines EEPROM einen einzelnen Stapelgate-Transistor 10 und einen einzelnen MOS-Transistor 11, die auf dem gleichen Substrat gebildet sind. Der FAMOS-Transistor 10 weist n-Störstellendiffusionsschichten 2 und 3 als Source und Drain, die im p-Substrat 1 gebildet sind, ein Steuer-Gate 4 und ein "Floating"-Gate 5 auf. Das "Floating"-Gate 5 ist auf dem p-Substrat 2 mit einer Oxid­ schicht 6 dazwischen so gebildet, daß es sich zwischen den Störstellengebieten 2 und 3 erstreckt. Das Steuer-Gate 4 ist auf dem "Floating"-Gate 5 mit einer dazwischen angeordneten Oxidschicht 7 gebildet. In diesem Stapelgate-Transistor 10 hat die zwischen dem "Floating"-Gate 5 und dem Substrat 1 vorge­ sehene Oxidschicht 6 in dem Bereich, der dem Abschnitt zwischen Source 2 und Drain 3 entspricht, eine Dicke (im allgemeinen 20 nm oder mehr), die einen Tunneleffekt verhindert, und ist in dem dem Endabschnitt der Drain 2 entsprechenden Abschnitt dünn (im allgemeinen etwa 10 nm) gebildet, um den Tunneleffekt hervor­ zurufen. Der dünne Abschnitt 6b der Oxidschicht 6 wird als Tunneloxidschicht bezeichnet. Andererseits hat in einem Stapelgate-Transistor (Fig. 12) zum Gebrauch in einer Spei­ cherzelle in einem EPROM die zwischen dem Substrat 1 und dem "Floating"-Gate 5 angeordnete Oxidschicht 6 eine gleichförmige Dicke (im allgemeinen 20 nm oder mehr), um den Tunneleffekt zu verhindern. Das Datenschreiben und -löschen im EEPROM wird unter Nutzung der Tunneloxidschicht 6b ausgeführt.

Beim Datenlöschen wird, mit der Drain 2 als Seite höheren Potentials, an das Gebiet zwischen Drain 2 und Steuer-Gate 4 eine hohe Spannung angelegt. Im Ergebnis dessen wird in der Oxidschicht 6b ein hohes elektrisches Feld umgekehrter Rich­ tung gegenüber dem beim Datenschreiben erzeugt, so daß die Elektronen des "Floating"-Gate 5 durch die Oxidschicht 6b hindurchtunneln und auf die Drain 2 entladen werden. Die vom "Floating"-Gate 5 eingefangenen Elektronen werden von diesem abgeführt. Die Schwellspannung des Stapelgate-Transistors 10 mit einem "Floating"-Gate 5 mit eingefangenen Elektronen ist natür­ licherweise höher als diejenige eines Stapelgate-Transistors 10 mit einem "Floating"-Gate 5 ohne eingefangene Elektronen. Das Datenschreiben und Datenlöschen für einen EEPROM wird auch durch Veränderung einer Schwellspannung des Stapelgate-Transi­ stors 10, der jeweils das Speicherelement bildet, ausgeführt. Umgekehrt wird zwischen Drain 2 und Steuer-Gate 4 beim Daten­ schreiben eine hohe Spannung angelegt, um das Steuer-Gate 4 auf ein höheres Potential zu bringen. Im Ergebnis dessen wird in der Tunneloxidschicht 6b ein hohes elektrisches Feld mit dem "Floating"-Gate 5 als Seite höheren Potentials erzeugt, um den Tunneleffekt hervorzurufen. Das heißt, in der Nähe der Drain 2 erzeugte und durch die Oxidschicht 6b tunnelnde Elektronen werden in das "Floating"-Gate 5 injiziert. Ohne hohe Spannung am Gebiet zwischen Drain 2 und Steuer-Gate 4 verbleiben die in das "Floating"-Gate 5 injizierten Elektronen im "Floating"-Gate 5 für einen langen Zeitraum, wie im Falle des EPROM.

Ob der Speicherwert der Speicherzelle "0" oder "1" ist, kann durch Nachweisen des Vorhandenseins eines Stromflusses zwischen Drain 2 und Source 3 einer Speicherzelle mit einem Steuer-Gate 4, das mit einem angemessenen Potential (niedriger als die Schwellspannung des FAMOS-Transistors 10 mit "Floating"-Gate 5 mit eingefangenen Elektronen und höher als die Schwellspannung des FAMOS-Transistors 10 mit "Floating"-Gate 5 ohne eingefan­ gene Elektronen) beaufschlagt ist, nachgewiesen werden.

Zum Zwecke eines derartigen Datenlöschens, Datenschreibens und Datenlesens auf Speicherzell-Basis ist jede Speicherzelle mit einem MOS-Transistor 11 versehen. Der MOS-Transistor 11 ent­ hält eine Störstellendiffusionsschicht 2 als Source, die zu­ sammen mit der Drain des Stapelgate-Transistors 10 gebildet ist, im p-Substrat 1, eine n-Störstellendiffusionsschicht 8 als im p-Substrat 1 gebildete Drain und eine auf dem p-Substrat 1 gebildete Gateelektrode 9, die sich zwischen den Störstellen­ diffusionsschichten 2 und 8 erstreckt. Die Gateelektrode 9 ist durch die Oxidschicht 6 elektrisch vom p-Substrat 1 isoliert.

Das Speicherzellarray eines EEPROM enthält gemäß Fig. 13 auf­ gebaute Speicherzellen, die in einer Matrix aus Zeilen und Spalten angeordnet sind, wobei die Gates 9 der MOS-Transistoren 11 aller in der gleichen Zeile angeordneten Speicherzellen mit der gleichen Wortleitung verbunden sind und die Drains 8 der zu den Speicherzellen der gleichen Spalte gehörenden MOS-Transi­ storen 11 mit der gleichen Bitleitung verbunden sind. Beim Datenschreiben wird ein hohes Potential an das Steuer-Gate 4 jedes Stapelgate-Transistors 10 und ein der Schwellspannung des MOS-Transistors 11 gleiches oder höheres Potential sowie ein Massepotential sind an die eine Wortleitung bzw. die eine Bit­ leitung angelegt. Im Ergebnis dessen wird ein Wert nur in die Speicherzelle, deren Gate 9 und Drain 8 mit der einen Wortlei­ tung bzw. der einen Bitleitung verbunden sind, eingeschrieben.

Beim Datenlöschen werden die Steuer-Gates 4 aller Stapelgate- Transistoren 10 auf Masse gelegt und ein der Schwellspannung des MOS-Transistors 11 gleiches oder höheres Potential und ein hohes Potential werden an die eine Wortleitung bzw. die eine Bitleitung angelegt. Im Ergebnis dessen wird nur der Wert der Speicherzelle, deren Gate 9 und Drain 8 mit der einen Wortlei­ tung bzw. der einen Bitleitung verbunden ist, gelöscht. Beim Datenlesen wird, indem das geeignete Potential an die Steuer- Gates 4 aller Stapelgate-Transistoren und ein der Schwellspan­ nung des MOS-Transistors 11 gleiches oder höheres Potential an die eine Wortleitung angelegt wird, das Vorhandensein eines Stromflusses durch die eine Bitleitung nachgewiesen. Im Ergeb­ nis dessen wird nur der Speicherwert der Speicherzelle, die an Gate 9 und Drain 8 mit der einen Wortleitung bzw. der einen Bitleitung verbunden ist, ausgelesen.

Wie oben beschrieben, ist jede Speicherzelle eines EPROM durch einen einzelnen Transistor gebildet, während jede Speicherzelle eines EEPROM durch zwei Transistoren gebildet ist. Der EPROM weist niedrige Bitkosten auf und erreicht leicht hohe Integra­ tionsdichten, während der EEPROM hohe Bitkosten aufweist und nicht so leicht hoch integrierbar ist. Im Betrieb wird das Da­ tenlöschen des EPROM durch Nutzung ultravioletter Strahlen ausgeführt, während die Daten des EEPROM elektrisch gelöscht werden. Damit ermöglicht der EPROM die Gesamtlöschung der Daten aller Speicherzellen, während der EEPROM ein selektives Daten­ löschen zum Beispiel auf Byte-Basis ermöglicht. Der "Flash"- EEPROM, der eine elektrische Gesamt-Löschung der Speicherwerte aller Speicherzellen erlaubt, hat als nicht-flüchtige Halb­ leiterspeichereinrichtung gegenüber dem EPROM und EEPROM viel Beachtung gefunden. Fig. 14 ist eine Darstellung, die den Querschnittsaufbau jeder Speicherzelle eines "Flash"-EEPROM zeigt. Wie Fig. 14 zeigt, ist, ähnlich wie beim EPROM, jede Speicherzelle durch einen einzelnen FAMOS-Transistor gebildet. Anders als der FAMOS-Transistor, der die Speicherzellen des EPROM bildet, ist beim hier vorliegenden FAMOS-Transistor je­ doch im allgemeinen die Dicke der Oxidschicht 6 zwischen dem "Floating"-Gate 5 und dem p-Substrat 1 mit etwa 10 nm so klein gewählt, daß ein Tunneleffekt erzeugt wird. Beim Datenschreiben wird an das Steuer-Gate 4 und die Drain 2 eine hohe Spannung angelegt, um heiße Elektronen zu erzeugen, die in das "Floating"-Gate 5 injiziert werden. Beim Datenlöschen wird das Steuer-Gate 4 auf Masse gelegt, und an die Source 3 wird eine hohe Spannung angelegt. Dies führt zu einem Tunneleffekt zwischen dem "Floating"-Gate 5 und der Source 3, und damit tunneln im "Floating"-Gate 5 gespeicherte Elektronen durch die Oxidschicht 6 und werden zur Source 3 entladen. Die Schicht­ dicke der Oxidschicht 2 zwischen dem Steuer-Gate 4 und dem "Floating"-Gate 5 ist im allgemeinen 20 nm oder mehr, um ein Durchtunneln zu vermeiden. Der "Flash"-EEPROM enthält auch eine Mehrzahl von Speicherzellen, die in einer Matrix aus Zeilen und Spalten angeordnet sind, wobei die Steuer-Gates der FAMOS-Transistoren, die jeweils die in der gleichen Zeile an­ geordneten Speicherzellen bilden, mit der gleichen Wortleitung verbunden sind, und die Drains 2 der FAMOS-Transistoren, die die in der gleichen Spalte angeordneten Speicherzellen bilden, mit der gleichen Bitleitung verbunden sind. An das Steuer-Gate 4 und die Drain 2 wird beim Datenschreiben und Datenlöschen über eine Wortleitung bzw. eine Bitleitung eine Spannung ange­ legt. Beim "Flash"-EEPROM sind die Sources 3 der FAMOS-Transi­ storen, die jeweils die Speicherzellen bilden, mit einer ge­ meinsamen Signalleitung (im folgenden als Source-Leitung be­ zeichnet) verbunden. Beim Datenlöschen wird an die Source- Leitung eine hohe Spannung angelegt, und alle Wortleitungen werden auf Masse gelegt. Das Datenlöschen des "Flash"-EEPROM wird im Ergebnis dessen gleichzeitig für alle Bit ausgeführt.

Fig. 9 ist ein Prinzipschaltbild, das den Aufbau eines Spei­ cherzellarrays in einem "Flash"-EEPROM zeigt. Zur Vereinfachung zeigt Fig. 9 ein Speicherzellarray, welches in einer Matrix aus 3 Zeilen und 3 Spalten angeordnete Speicherzellen zeigt. Die Fig. 10A bis 10D sind Tabellen, die ein Beispiel der Potentiale auf einer Wortleitung, einer Bitleitung und einer Source-Leitung zur Zeit des Datenschreibens im "Flash"-EEPROM zeigen, und Fig. 11A ist eine Tabelle, die ein Beispiel für die Potentiale auf der Wortleitung, der Bitleitung und der Source-Leitung zum Zeitpunkt des Löschens der Daten des "Flash"-EEPROM zeigt. Fig. 11B ist eine Tabelle, die ein Bei­ spiel für die Potentiale auf der Wortleitung, der Bitleitung und der Source-Leitung zum Zeitpunkt des Lesens der Daten des "Flash"-EEPROM zeigt.

Wie Fig. 9 zeigt, sind die Steuer-Gates der Speicherzellen M11, M12 und M13 in der ersten Zeile jeweils mit der Wortlei­ tung WL1 verbunden, die Steuer-Gates der Speicherzellen M21, M22 und M23 in der zweiten Zeile sind jeweils mit der Wortlei­ tung WL2 verbunden, und die Steuer-Gates der Speicherzellen M31, M32 und M33 in der dritten Zeile sind jeweils mit der Wortleitung WL3 verbunden. Die Drains der Speicherzellen M11, M21 und M31 in der ersten Spalte sind jeweils mit der Bitlei­ tung BL1 verbunden, die Drains der Speicherzellen M12, M22 und M32 in der zweiten Spalte sind mit der Bitleitung BL2 verbun­ den, und die Drains der Speicherzellen M13, M23 und M33 in der dritten Spalte sind mit der Bitleitung BL3 verbunden. Die Bit­ leitungen BL1, BL2 und BL3 sind über die n-Kanal-MOS-Transi­ storen Q1, Q2 bzw. Q3 mit einem Knoten D verbunden. Die Source aller Speicherzellen Mÿ (i = 1, 2, 3; j = 1, 2, 3) ist mit demselben Knoten S verbunden. An den Knoten D wird beim Da­ tenschreiben ein hohes Potential bzw. beim Datenlöschen Mas­ sepotential angelegt. An den Knoten S wird beim Datenschreiben Massepotential und beim Datenlöschen ein hohes Potential ange­ legt. Die Transistoren Q1 bis Q3 sind dazu vorgesehen, jeweils eine der Bitleitungen BL1 bis BL3 auszuwählen, die mit dem Potential am Knoten D versorgt sind. Die Transistoren Q1, Q2 und Q3 werden durch Steuersignale C1, C2 bzw. C3 gesteuert.

Zum Einschreiben von Daten in die Speicherzelle M22 wird bei­ spielsweise der logische Pegel des Steuersignals C2 auf "hoch" gebracht, während die anderen Steuersignale C1 und C3 auf lo­ gisch niedrigen Pegel gebracht werden. Zur gleichen Zeit wird an die Wortleitung WL2 eine hohe Spannung von etwa 12 V ange­ legt, während die Potentiale auf den anderen Wortleitungen WL1 und WL3 auf 0 V gesetzt werden. Mt anderen Worten, es werden die Bitleitung BL2 und die Wortleitung WL2 ausgewählt. Im Ergebnis dessen werden die Potentiale des Steuer-Gates, der Drain und der Source der Speicherzelle (im folgenden als ausgewählte Speicherzelle bezeichnet) M22, die am Kreuzungs­ punkt der ausgewählten Bitleitung BL2 und der ausgewählten Wortleitung WL2 liegt, 12 V, 7 V und 0 V, wie in Fig. 10(A) gezeigt. Die in der Umgebung der Drain erzeugten heißen Elek­ tronen werden in das "Floating"-Gate in der ausgewählten Spei­ cherzelle M22 injiziert. Die Potentiale des Steuer-Gates, der Drain und der Source der mit der ausgewählten Wortleitung WL2 verbundenen Speicherzellen M21 und M23 werden 12 V, 0 V bzw. 0 V. Im Ergebnis dessen werden keine in das "Floating"-Gate zu injizierenden heißen Elektronen in diesen Speicherzellen M21 und M23 generiert (siehe Fig. 10(B)).

Die Potentiale des Steuer-Gates, der Drain und der Source der anderen mit der ausgewählten Bitleitung BL2 verbundenen Spei­ cherzellen M12 und M32 werden 0 V, 7 V und 0 V, wie in Fig. 10(C) gezeigt. In diesen Speicherzellen M12 und M32 werden keine in das "Floating"-Gate zu injizierenden heißen Elektronen erzeugt. Die Potentiale des Steuer-Gates der Drain und der Source aller Speicherzellen M11, M13, M31 und M33, deren Steu­ er-Gate und deren Drain mit den nicht-ausgewählten Wortlei­ tungen und nicht-ausgewählten Bitleitungen verbunden sind, werden 0 V, 0 V und 0 V, wie in Fig. 10(D) gezeigt. In keiner dieser Speicherzellen M11, M13 und M31 und M33 werden heiße Elektronen erzeugt und in das "Floating"-Gate injiziert. Im Ergebnis dessen wird der Wert "0" nur in die ausgewählte Spei­ cherzelle M22 und in keine weiteren Speicherzellen eingeschrie­ ben.

Bei einem Datenlöschvorgang nehmen alle Steuersignale C1 bis C3 logisch hohen Pegel an, um die Potentiale aller Bitleitungen BL1 bis BL3 auf etwa 0 V zu ziehen. Im Ergebnis dessen werden die potentiale des Steuer-Gates, der Drain und der Source aller Speicherzellen Mÿ 0 V, 0 V bzw. 10 V, wie in Fig. 11(A) ge­ zeigt. Die Elektronen werden aus dem "Floating"-Gate zur Source aller Speicherzellen Mÿ abgezogen. Obgleich nicht-ausgewählte Bitleitungen in einem schwimmenden ("Floating")-Zustand sein können, sollten sie ein Potential aufweisen, das gleich oder höher als die Spannung (Lesespannung) ist, die an das Steuer- Gate zum Datenlesen angelegt wird und in der Praxis etwa 0 V beträgt.

Beim Datenlesen wird das Potential eines der Steuersignale C1 bis C3 und das Potential einer der Wortleitungen WL1 bis WL3 auf ein herkömmliches Potential, welches hohem Pegel entspricht, das heißt 5 V, bzw. ein niedrigeres Potential von etwa 2 V gebracht, und an die Knoten D und S wird Massepoten­ tial angelegt.

Zum Auslesen des Wertes z. B. aus der Speicherzelle M22 wird der logische Pegel des Steuersignals C2 auf "hoch" gebracht, während der logische Pegel beider Steuersignale C1 und C3 auf "niedrig" gebracht wird. Zur gleichen Zeit werden an die Wort­ leitung WL2 5 V angelegt. Im Ergebnis dessen sind an das Steu­ er-Gate, die Drain und die Source der ausgewählten Speicherzel­ le M22 5 V, 2 V und 0 V angelegt, wie in Fig. 11B gezeigt. Wenn die ausgewählte Speicherzelle M22 den Wert "1" speichert, wird die Speicherzelle M22 eingeschaltet, um einen Stromfluß vom Knoten D über den Transistor Q2, die Bitleitung BL2 und die Speicherzelle M22 zum Knoten S zu bewirken. Wenn die Speicher­ zelle M22 den Wert "0" speichert, bleibt die Speicherzelle M22 aus, um keinen solchen Stromfluß zu bewirken.

In den Speicherzellen M11 bis M13 und M31 bis M33, die jeweils mit den 0 V-Wortleitungen WL1 und WL3 verbunden sind, sind die Potentiale des Steuer-Gates, der Drain und der Source der beiden mit der Bitleitung BL2 verbundenen Speicherzellen M12 und M32 0 V, 2 V bzw. 0 V, wie in Fig. 11C gezeigt. Diese beiden Speicherzellen bleiben daher, unbeachtlich ihres Spei­ cherwertes, aus. Durch keine der beiden Speicherzellen M12 und M32 fließt vom Knoten D zum Knoten S ein Strom.

Unter den mit den Wortleitungen WL1 und WL3 verbundenen Spei­ cherzellen sind die Drains aller 6 Speicherzellen M11, M13, M21, M23, M31 und M33, die mit den Bitleitungen BL1 und BL3 verbunden sind, in einem schwebenden ("Floating") Zustand (siehe Fig. 11D und 11E). Damit wird unabhängig vom Zustand der Speicherzellen M11, M21 und M31 (entweder im EIN-Zustand oder im AUS-Zustand) kein Stromfluß von der Bitleitung BL1 zum Knoten S erzeugt. Analog wird unabhängig vom Zustand der Spei­ cherzellen M13, M23 und M33 kein Stromfluß von der Bitleitung BL3 zum Knoten S erzeugt.

Ob vom Knoten D ein Stromfluß ausgeht oder nicht, wird dadurch bestimmt, ob ein Stromfluß zur Bitleitung BL2 erzeugt wird oder nicht, das heißt durch den Speicherwert der ausgewählten Spei­ cherzelle M22.

Ein (nicht gezeigter) Leseverstärker weist die Existenz eines vom Knoten D abgeleiteten Stromflusses nach. Das Nachweisergeb­ nis des Leseverstärkers wird als Speicherwert der Speicherzel­ le M22 genommen.

Wie oben beschrieben, erfordert ein "Flash"-EEPROM mit jeweils durch einen einzelnen Transistor gebildeten Speicherzellen le­ diglich niedrige Bitkosten und kann vorteilhafter Weise einen hohen Integrationsgrad erreichen. Im Betrieb erlaubt es der Aufbau des "Flash"-EEPROM, die Speicherwerte aller Speicher­ zellen gleichzeitig elektrisch zu löschen.

Wie in Fig. 9 gezeigt, wird das Speicherzellarray eines "Flash"-EEPROM im allgemeinen durch eine Mehrzahl von Blöcken und nicht durch einen einzelnen Block gebildet. Fig. 8 ist ein schematisches Blockschaltbild, das einen typischen Gesamtaufbau eines "Flash"-EEPROM zeigt. Wie Fig. 8 zeigt, enthält der "Flash"-EEPROM beispielsweise ein in 8 Blöcke 101 bis 108 auf­ geteiltes Speicherarray 100, Source-/Löschschaltungen 110, x- Dekoder 120, y-Dekoder 130 und y-Gatter 140, die entsprechend jedem der 8 Blöcke 101 bis 108 vorgesehen sind. Der "Flash"- EEPROM enthält weiter Leseverstärker- und Schreibschaltungen 150, die entsprechend den 8 Blöcken 101 bis 108 vorgesehen sind, und Ein-/Ausgabepuffer 160, die entsprechend den Lese­ verstärker- und Schreibschaltungen 150 angeordnet sind. Der x- Dekoder 120 ist mit den Anschlüssen A0 bis Am zur Aufnahme ex­ terner Reihenadreßsignale verbunden. Der y-Dekoder 130 ist mit den Anschlüssen B0 bis Bn zur Aufnahme externer Spaltenadreß­ signale verbunden. Die Ein-/Ausgabepuffer 160 sind jeweils mit den Anschlüssen D0 bis D7 zur Aufnahme von Schreibdaten für das Speicherzellarray 100 und zum Lesen der Daten aus demselben verbunden. Im Speicherarray (Speicherfeld) 100, sind gemeinsame Bitleitungen für die 8 Blöcke 101 bis 108 vorgesehen, während die Bitleitungen BL entsprechend der Anzahl der 8 Blöcke 101 bis 108 vorgesehen sind. Alle Speicherzellen (nicht gezeigt) sind jeweils am Kreuzungspunkt einer Wortleitung WL und einer Bitleitung BL angeordnet. Im Speicherfeld 100 entspricht jeder der 8 Blöcke 101 bis 108 einem Bit.

Der x-Dekoder 120 wählt in Reaktion auf externe Zeilenadreß­ signale von den Adreßanschlüssen A0 bis Am eine der Wortlei­ tungen WL aus und legt eine hohe Spannung (beim Datenschreiben) von etwa 12 V oder eine Netzspannung von 5 V (beim Datenlesen) an die ausgewählte Wortleitung WL an. Der x-Dekoder 120 legt außerdem beim Datenlöschen 0 V an alle Wortleitungen WL an. Der y-Dekoder 130 gibt in Reaktion auf externe Spaltenadreßsignale von den Adreßanschlüssen B0 bis Bn ein Signal zur Auswahl einer der Bitleitungen BL in jedem Block des Speicherzellarrays 100 aus. Genauer gesagt, enthält jedes y-Gatter 140 einen zu den Transistoren Q1 bis Q3 nach Fig. 9 äquivalenten MOS-Transistor 180 für jede der Bitleitungen BL im entsprechenden Block (einen der Blöcke 101 bis 108).

Der y-Dekoder 130 legt in Reaktion auf externe Spaltenadreßsi­ gnale eine Gate-Spannung an diese MOS-Transistoren 180 an und macht einen der MOS-Transistoren 180, die im entsprechenden y- Gatter 140 enthalten sind, leitend und die anderen nicht­ leitend. Die in jeweils einem y-Gatter 140 enthaltenen MOS- Transistoren 180 sind zwischen der jeweiligen Bitleitung BL im entsprechenden Block im Speicherzellarray 100 und der entspre­ chenden Leseverstärker- und Schreibschaltung 150 angeordnet. Im Ergebnis dessen wird eine der Bitleitungen BL in jedem der 8 Blöcke 101 bis 108, die das Speicherzellenfeld 100 bilden, elektrisch mit der entsprechenden Leseverstärker- und Schreib­ schaltung 150 durch das entsprechende y-Gatter 140 verbunden. Alle Bitleitungen BL in jedem der Blöcke 101 bis 108 sind mit der Source-/Löschschaltung 110 über die gleiche Source-Leitung 170 verbunden. Die Source-/Löschschaltung 110 legt (beim Daten­ schreiben und Datenlesen) 0 V oder (beim Datenlöschen) eine hohe Spannung von etwa 10 V an alle Source-Leitungen 170 an.

Beim Datenschreiben werden an die Datenein-/ausgabeanschlüsse D0 bis D7 externe 8-Bit-Daten angelegt. Jeder der Ein-Ausgangs­ anschlüsse D0 bis D7 empfängt ein Datensignal von irgendeinem Bit der 8-Bit-Daten. Jeder Ein-/Ausgabepuffer 160 puffert das Datensignal vom entsprechenden Datenein-/ausgabeanschluß (einem der Anschlüsse D0 bis D7) und legt dieses an die entsprechende Leseverstärker- und Schreibschaltung 150 an. Jede Leseverstär­ ker- und Schreibschaltung 150 legt eine hohe Spannung von etwa 7 V an das entsprechende y-Gatter 140 an, wenn das Datensignal vom entsprechenden Ein-/Ausgabepuffer 160 dem logischen Wert "0" entspricht, und legt eine niedrige Spannung von etwa 0 V an das entsprechende y-Gatter 140 an, wenn das Datensignal vom entsprechenden Ein-/Ausgabepuffer 160 dem logischen Wert "1" entspricht. Im Ergebnis dessen werden externe Daten nur in eine einzelne Speicherzelle in jedem der 8 Blöcke 101 bis 108, deren Steuer-Gate bzw. Drain mit der über den x-Dekoder 120 mit einer hohen Spannung versorgten Wortleitung WL bzw. durch das y-Gatter 140 mit einer hohen Spannung versorgten Bitleitung BL verbunden ist.

Beim Datenlesen weist jede Leseverstärker- und Schreibschal­ tung 150 das Vorhandensein eines Stromflusses durch die Bitlei­ tung BL, die über das y-Gatter 140 elektrisch mit der Schaltung verbunden ist, nach. Jede Leseverstärker- und Schreibschaltung 150 gibt, wenn sie den Stromfluß durch die eine Bitleitung BL nachweist, ein dem logischen Wert "1" äquivalentes Datensignal an den entsprechenden Ein-/Ausgabepuffer 160 aus, und wenn kein Stromfluß durch die eine Bitleitung BL nachgewiesen wird, gibt die Schaltung ein dem logischen Wert "0" äquivalentes Daten­ signal an den entsprechenden Ein-/Ausgabepuffer 160 aus. Jeder Ein-/Ausgabepuffer 160 puffert das Datensignal von der entspre­ chenden Leseverstärker- und Schreibschaltung 150 und gibt das­ selbe an den entsprechenden der Datenein-/ausgabeanschlüsse D0 bis D7 aus.

Bei einem einzelnen Datenschreibvorgang werden Ein-Bit-Daten gleichzeitig in jeden der das Speicherfeld 100 bildenden 8 Blöcke 101 bis 108 übertragen, und in einem einzelnen Daten­ lesevorgang werden gleichzeitig aus jeden der 8 Blöcke 101 bis 108 1-Bit-Daten ausgelesen. Das heißt, das Datenschreiben und Datenlesen werden auf einer Byte-Basis ausgeführt.

Bei einem Datenlöschen legt jede Leseverstärker- und Schreib­ schaltung 150 eine niedrige Spannung von etwa 0 V an das ent­ sprechende y-Gatter 140 an. Zur gleichen Zeit macht der y-Deko­ der 130 alle in dem entsprechenden y-Gatter 140 enthaltenen MOS-Transistoren 180 leitend. Im Ergebnis dessen werden die Speicherwerte aller in den Blöcken 101 bis 108 enthaltenen Speicherzellen oder die Speicherwerte eines im Speicherfeld 100 enthaltenen Blocks durch ein einzelnes Datenlöschen gelöscht. Beim Datenschreiben und Datenlöschen werden die hohe Spannung (gleich oder größer 5 V) und die normale Stromversorgungsspan­ nung (5 V), die an die Wortleitungen, die Bitleitungen und die Source-Leitung anzulegen sind, extern an die Stromversorgungs­ anschlüsse Vpp bzw. Vcc angelegt. In der Praxis liefert eine Schalteinrichtung 190 eine der an die Stromversorgungsanschlüs­ se Vpp und Vcc angelegten Spannungen an die Source-/Löschschal­ tung 110, den x-Dekoder 120 und den y-Dekoder 130. Jeder Funk­ tionsabschnitt des "Flash"-EEPROM arbeitet in Reaktion auf ex­ terne Steuersignale wie ein Schreibfreigabesignal WE zum Be­ stimmen eines Datenschreibmodus und ein Löschfreigabesignal EE zum Bestimmen eines Datenlöschmodus wie oben beschrieben. Die externen Steuersignale werden an den Steueranschluß 192 an­ gelegt.

Wie im Vorangehenden beschrieben, werden die Speicherwerte aller Speicherzellen in jedem Block im Speicherfeld 100 in einem einzigen Datenlöschen gelöscht. Das heißt, im Gegensatz zum Datenschreiben und Datenlesen wird das Datenlöschen nicht auf Byte-Basis, sondern gleichzeitig für alle Bit und für jeden der das Speicherfeld 100 bildenden Blöcke ausgeführt.

Während der "Flash"-EEPROM mit einer einen Transistor aufwei­ senden Speicherzelle einerseits niedrige Bitkosten und gute Voraussetzungen zur Erreichung hoher Integrationsdichten auf­ weist, werden andererseits im Betrieb Daten auf der Basis der das Speicherfeld bildenden Blöcke gelöscht, was ein selektives Löschen der Speicherwerte des Speicherfeldes unmöglich macht.

Die herkömmlichen nicht-flüchtigen Halbleiterspeichereinrich­ tungen sind, wie oben beschrieben, grob in EPROMs und "Flash"- EEPROMs, die niedrige Bitkosten und eine gute Integrierbarkeit aufweisen, und EEPROMs, die hohe Bitkosten aufweisen und nicht leicht hoch integriert werden können, einzuteilen. Mit dem An­ wachsen der Speicherkapazität von Halbleiterspeichereinrich­ tungen in den letzten Jahren, das heißt dem Anwachsen der Anzahl von in einer Halbleiterspeichereinrichtung enthaltenen Speicherzellen, gibt es eine wachsende Nachfrage nach einer Speicherzellstruktur, die nur niedrige Bitkosten erfordert und der Hochintegration problemlos zugänglich ist. Die früher be­ schriebenen nicht-flüchtigen Halbleiterspeichereinrichtungen haben den Vorteil, daß sie diesen Anforderungen gerecht werden. Beim herkömmlichen EPROM und "Flash"-EEPROM wird jedoch ein gleichzeitiges Löschen aller Bit zur gleichen Zeit auf der Basis der das Speicherfeld bildenden Blöcke ausgeführt. Es ist damit unmöglich, selektiv Speicherwerte einer oder mehrerer Speicherzellen im Speicherarray zu löschen und die Speicherzel­ len neu zu "beschreiben". In dieser Hinsicht sind der EPROM und der "Flash"-EEPROM nicht sehr praktisch. Auf der anderen Seite stehen die zuletzt erwähnten nicht-flüchtigen Halbleiterspei­ chereinrichtungen (EEPROM), die hohe Bitkosten aufweisen und der Hochintegration nicht ohne weiteres zugänglich ist, die aber insofern sehr praktisch sind, als eine Datenlöschung auf Byte-Basis ausgeführt werden kann. Wie oben beschrieben, weist keine der herkömmlichen nicht-flüchtigen Halbleiterspeicherein­ richtungen einen Aufbau auf, der eine Erhöhung der Speicherka­ pazität erlaubt und insofern hochgradig funktional wäre, als daß er ein selektives Löschen gespeicherter Daten einer belie­ bigen Speicherzelle erlaubte.

Aus der US 4,689,787, der US 4,451,905 und der US 4,803,529 sind nicht-flüchtige Halbleiterspeichereinrichtungen gemäß des Oberbegriffs des Patentanspruchs 1 bekannt, die im wesentlichen die oben ausgeführten Probleme aufweisen.

Es ist Aufgabe der vorliegenden Erfindung, eine nicht-flüchti­ ge Halbleiterspeichereinrichtung bereitzustellen, bei der Spei­ cherwerte einer gewünschten Speicherzelle gelöscht werden können, wobei diese Halbleiterspeichereinrichtung niedrige Bit- Kosten aufweisen, praktisch vielseitig einsetzbar sein und eine zur Erhöhung der Speicherkapazität bzw. der Integrationsdichte geeignete Struktur aufweisen soll. Zur Erreichung dieser Aufgabe ist es wünschenswert, einen "Flash"-EEPROM verfügbar zu haben, der auch das Löschen der Speicherwerte nur einzelner ge­ wünschter Speicherzellen erlaubt. Es ist ferner Aufgabe der vorliegenden Erfindung ein Verfahren zum Löschen von Daten in einer nicht-flüchtigen Halbleiterspeichereinrichtung anzugeben.

Diese Aufgabe wird durch eine Halbleiterspeichereinrichtung nach Anspruch 1, 4, 8 oder 10 und durch ein Verfahren nach Anspruch 12 gelöst.

Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Die nicht-flüchtige Halbleiterspeichereinrichtung gemäß der Er­ findung enthält eine Mehrzahl von in einer Mehrzahl von Zeilen und Spalten angeordneten Speicherzellen, wobei jede der Mehrzahl von Speicherzellen eine Feldeffekt-Halbleitereinrich­ tung aufweist, die ein Löschen der Daten mittels des Tunnel­ effekts erlaubt. Jede Feldeffekt-Halbleitereinrichtung weist einen Steueranschluß, einen ersten und zweiten Leitungsanschluß und ein "Floating"-Gate-Gebiet, in dem elektrische Ladungen eingefangen werden können, auf. Um die oben genannte Aufgabe zu lösen enthält die nicht-flüchtige Halbleiterspeichereinrich­ tung entsprechend der Erfindung eine erste Auswahlschaltung zur Auswahl einer aus der Mehrzahl von Bitleitungen in Reaktion auf ein Adreßsignal in einer Datenlösch-Betriebsart der Halbleiter­ einrichtung, eine zweite Auswahlschaltung zur Auswahl einer aus der Mehrzahl von Wortleitungen in Reaktion auf das Adreßsignal in einer Datenlösch-Betriebsart der Speichereinrichtung und eine erste Spannungslieferschaltung zum Liefern einer Spannung auf eine durch die erste Auswahlschaltung ausgewählte Bitlei­ tung und eine durch die zweite Auswahlschaltung ausgewählte Wortleitung im Datenlösch-Modus. Die Spannung wird so festge­ setzt, daß sie die Entfernung von Ladungen aus dem "Floating"- Gate einer Speicherzelle durch einen Tunneleffekt zwischen dem ersten, mit der durch die erste Auswahlschaltung ausgewählten Bitleitung verbundenen Leitungsanschluß und dem "Floating"- Gate-Gebiet entsprechend dem mit der durch die zweite Auswahl­ schaltung ausgewählten Wortleitung verbundenen Steueranschluß bewirkt.

Vorzugsweise sind die zweiten Leitungsanschlüsse aller Spei­ cherzellen miteinander verbunden, und eine zweite Spannungslie­ ferschaltung zusätzlich zur ersten Spannungslieferschaltung ist dazu vorgesehen, eine Spannung zwischen den miteinander verbun­ denen zweiten Leitungsanschlüssen und allen Wortleitungen beim vollkommenen Löschen der Daten bereitzustellen. Die Spannung wird so hoch festgesetzt, daß sie die Entfernung einer Ladung aus den "Floating"-Gates aller Speicherzellen durch einen Tun­ neleffekt zwischen dem zweiten Leitungsanschluß und dem "Floa­ ting"-Gate-Gebiet in jeder Speicherzelle bewirkt.

Nach einem anderen Aspekt enthält die nicht-flüchtige Halblei­ terspeichereinrichtung gemäß der Erfindung, die eine Selektiv- Löschen-Betriebsart und eine Vollständig-Löschen-Betriebsart aufweist, eine Mehrzahl von in einer Mehrzahl von Zeilen und Spalten angeordneten Speicherzellen, eine Mehrzahl von entspre­ chend der Mehrzahl von Zeilen angeordneten Wortleitungen, eine Mehrzahl von entsprechend der Mehrzahl von Spalten angeordneten Bitleitungen, eine erste Auswahlschaltung, eine zweite Auswahl­ schaltung und eine Schaltung zum vollständigen Löschen.

Jede der Mehrzahl von Speicherzellen enthält eine Feldeffekt- Halbleitereinrichtung mit einem mit einer entsprechenden Bitleitung verbundenen ersten Leitungsanschluß, einem mit einer entsprechenden Wortleitung verbundenen Steueranschluß, einem "Floating"-Gate-Gebiet zum Speichern elektrischer Ladungen und einem zweiten Leitungsanschluß, wobei die zweiten Leitungsan­ schlüsse der Mehrzahl von Speicherzellen miteinander verbunden sind.

Die erste Auswahlschaltung wird im Selektiv-Löschen-Modus akti­ viert, wählt eine aus der Mehrzahl der Wortleitungen aus und legt ein vorbestimmtes niedriges Potential an die ausgewählte Wortleitung an, und ist im Vollständig-Löschen-Modus inaktiv.

Die zweite Auswahlschaltung wird im Selektiv-Löschen-Modus aktiviert, wählt eine aus der Mehrzahl der Bitleitungen aus und legt ein vorbestimmtes hohes Potential an die ausgewählte Bit­ leitung an, und ist im Vollständig-Löschen-Modus inaktiv.

Die Schaltung zum vollständigen Löschen wird im Vollständig- Löschen-Modus aktiviert und legt das vorbestimmte hohe Potential an die zweiten, miteinander verbundenen Leitungsan­ schlüsse an, und ist im Selektiv-Löschen-Modus inaktiv.

Wie oben beschrieben, enthält die nicht-flüchtige Halbleiter­ speichereinrichtung gemäß der vorliegenden Erfindung eine Schaltung zur Auswahl einer der Wortleitungen und einer der Bitleitungen bei einem Datenlöschen und eine Schaltung zum Anlegen einer hohen Spannung zwischen der ausgewählten Wort­ leitung und der ausgewählten Bitleitung, um nur in der am Kreu­ zungspunkt zwischen dieser Wortleitung und dieser Bitleitung angeordneten Speicherzelle einen Tunneleffekt zu bewirken. Es ist damit möglich, nur den Speicherwert einiger Speicherzellen im Speicherzellenarray selektiv zu löschen, aber nicht die Speicherwerte aller Speicherzellen.

Um die obengenannte Aufgabe zu erfüllen, ist das erfindungsge­ mäße Verfahren zum Löschen von Daten in einer nicht-flüchtigen Halbleiterspeichereinrichtung auf eine nicht-flüchtige Halblei­ terspeichereinrichtung anwendbar, die in einer Mehrzahl von Zeilen und Spalten angeordnete Speicherzellen, eine Mehrzahl von entsprechend der Mehrzahl von Zeilen angeordneten Wortlei­ tungen und eine Mehrzahl von entsprechend der Mehrzahl von Spalten angeordneten Bitleitungen, wobei jede der Mehrzahl von Speicherzellen eine Feldeffekt-Halbleitereinrichtung mit einem ersten, mit der entsprechenden Bitleitung verbundenen Leitungs­ anschluß, einen mit einer entsprechenden Wortleitung verbunde­ nen Steueranschluß, ein "Floating"-Gate-Gebiet zum Speichern elektrischer Ladungen und einen zweiten Leitungsanschluß ent­ hält, aufweist. Das Verfahren enthält die Schritte des Auswäh­ lens einer aus der Mehrzahl der Bitleitungen, des Auswählens einer der Mehrzahl von Wortleitungen und des Anlegens einer vorbestimmten Spannung, die so hoch ist, daß sie eine Entla­ dung des "Floating"-Gate-Gebiets einer Speicherzelle, deren erster Leitungsanschluß bzw. deren Steueranschluß mit der aus­ gewählten Bitleitung bzw. der ausgewählten Wortleitung verbun­ den sind, auf die ausgewählte Bitleitung bewirkt.

Die vorliegende Erfindung verbessert damit eine nicht-flüchti­ ge Halbleiterspeichereinrichtung mit Speicherzellen, die jeweils durch einen Transistor gebildet werden, dahingehend, daß nur der Speicherwert einer speziellen Speicherzelle ge­ löscht werden kann. Im Ergebnis dessen wird eine nicht-flüchti­ ge Halbleiterspeichereinrichtung erhalten, die die Vorteile niedriger Bitkosten, der Eignung für die Hochintegration und einer verbesserten Leistungsfähigkeit gegenüber herkömmlichen Speichereinrichtungen vereint.

Es folgt die Erläuterung von Ausführungsbeispielen anhand der Figuren.

Die Figuren zeigen

Fig. 1 ein Prinzipschaltbild der Anordnung eines Spei­ cherarrays in einer nicht-flüchtigen Halblei­ terspeichereinrichtung entsprechend einer Aus­ führungsform,

Fig. 2A bis 2D Tabellen, die die Potentiale auf einer Wortlei­ tung, einer Bitleitung und einer Source-Leitung der nicht-flüchtigen Halbleitereinrichtung ent­ sprechend der Ausführungsform beim Datenlöschen zeigt,

Fig. 3 ein schematisches Blockschaltbild, das den Ge­ samtaufbau der nicht-flüchtigen Halbleiterspei­ chereinrichtung nach der Ausführungsform zeigt,

Fig. 4 ein Schaltbild, das einen Teil des Aufbaus des x-Dekoders 120 nach Fig. 3 zeigt,

Fig. 5 ein Schaltbild, das einen Teil des Aufbaus des y-Dekoders 130 nach Fig. 3 zeigt,

Fig. 6 ein Schaltbild, das den Aufbau der Source-Schal­ tung 110 nach Fig. 3 zeigt,

Fig. 7 eine Tabelle, die die Potentiale an den An­ schlüssen V1 bis V3 und der Steuersignale E, F, G, I und H nach den Fig. 4 bis 6 und 15 bis 17 bei einem Datenschreiben, einem Datenlöschen und einem Datenlesen zeigt,

Fig. 8 ein schematisches Blockschaltbild, das den Ge­ samtaufbau eines herkömmlichen "Flash"-EEPROM zeigt,

Fig. 9 ein Prinzipschaltbild, das die Anordnung eines Speicherarrays in einem herkömmlichen "Flash"- EEPROM zeigt,

Fig. 10A bis 10D Tabellen, die die Potentiale auf einer Wortlei­ tung, einer Bitleitung und einer Source-Leitung des herkömmlichen "Flash"-EEPROM beim Daten­ schreiben zeigten,

Fig. 11A eine Tabelle, die die Potentiale auf einer Wort­ leitung, einer Bitleitung und einer Source-Lei­ tung des herkömmlichen "Flash"-EEPROM beim Da­ tenlöschen zeigt,

Fig. 11B bis 11E Tabellen, die die Potentiale auf einer Wortlei­ tung, einer Bitleitung und einer Source-Leitung des herkömmlichen "Flash"-EEPROM beim Datenlesen zeigten,

Fig. 12 eine Darstellung, die den Aufbau einer Speicher­ zelle in einem EEPROM im Querschnitt zeigt,

Fig. 13 eine Darstellung, die den Aufbau einer Speicher­ zelle in einem EEPROM im Querschnitt zeigt,

Fig. 14 eine Darstellung, die den Aufbau einer Speicher­ zelle in einem herkömmlichen "Flash"-EEPROM im Querschnitt zeigt,

Fig. 15 ein Schaltbild, das ein Beispiel für den Aufbau der Stromquellen-Schalteinrichtung SW1 nach Fig. 6 zeigt,

Fig. 16 ein Schaltbild, das ein Beispiel für den Aufbau der Stromquellen-Schalteinrichtung SW2 nach Fig. 2 zeigt,

Fig. 17 ein Schaltbild, das ein Beispiel für den Aufbau der Stromquellen-Schalteinrichtung SW3 nach Fig. 5 zeigt,

Fig. 18 ein Schaltbild, das ein Beispiel für den Aufbau der internen Steuersignal-Erzeugungsschaltung 191 nach Fig. 3 zeigt,

Fig. 19 eine Tabelle, die die logischen Pegel der exter­ nen Steuersignale WE, BE und EE beim Daten­ schreiben, selektiven Löschen, vollständigen Löschen und Datenschreiben nach Fig. 18 zeigt,

Fig. 20 eine Tabelle, die die Potentiale des Steuer- Gates, der Drain und der Source einer ausgewähl­ ten Speicherzelle eines "Flash"-EEPROM beim Da­ tenschreiben entsprechend einer Ausführungsform zeigt, und

Fig. 21 eine Tabelle, die die Potentiale des Steuer- Gates, der Drain und der Source einer ausgewähl­ ten Speicherzelle eines "Flash"-EEPROM beim Da­ tenlesen entsprechend einer Ausführungsform zeigt.

Wie Fig. 1 zeigt, sind bei einer Ausführungsform, die die Anordnung des Speicherarrays einer nicht-flüchtigen Halbleiter­ speichereinrichtung zeigt, Speicherzellen in einer Matrix aus 3 Zeilen und 3 Spalten im Speicherfeld angeordnet. Der Aufbau jeder Speicherzelle in der Halbleiterspeichereinrichtung ent­ sprechend dieser Ausführungsform ist derselbe wie bei einem herkömmlichen "Flash"-EEPROM (vergleiche Fig. 14).

Wie Fig. 1 zeigt, sind 9 Speicherzellen Mÿ (i = 1, 2, 3; j = 1, 2, 3) mit 3 Wortleitungen WL1 bis WL3 und 3 Bitleitungen BL1 bis BL3 verbunden, wie in einem herkömmlichen "Flash"-EEPROM (Fig. 9). Die Sources der 9 Speicherzellen Mÿ sind jeweils mit dem gleichen Knoten S verbunden. Die Bitleitungen BL1, BL2 und BL3 sind über n-Kanal-MOS-Transistoren Q1, Q2 bzw. Q3 mit dem gleichen Knoten D verbunden. Die Transistoren Q1, Q2 und Q3 werden jeweils durch Steuersignale C1, C2 und C3 angesteuert, um leitend zu werden. Eine Beschreibung des Datenschreibens und Datenlesens, welches in der gleichen Weise wie bei einem her­ kömmlichen "Flash"-EEPROM ausgeführt wird, wird an dieser Stelle nicht gegeben.

Beim Datenlöschen kann ein hohes Potential und ein Massepoten­ tial jeweils nur an diejenige Bitleitung und diejenige Wortlei­ tung angelegt werden, die mit der Speicherzelle verbunden sind, deren Daten gelöscht werden sollen, anders als beim herkömmli­ chen "Flash"-EEPROM. Damit ist es möglich, selektiv den Speicherwert einer speziellen Speicherzelle sowie vollständig die Speicherwerte aller Speicherzellen zu löschen.

Im folgenden wird eine Beschreibung der an die Knoten und Signalleitungen nach Fig. 1 bei einem selektiv anzulegenden Potential unter Bezugnahme auf die Fig. 2A bis 2D gegeben. Die Fig. 2A bis 2D sind Tabellen, die die jeweiligen Poten­ tiale der Steuer-Gates, Drains und Sources einer Speicherzelle, deren Speicherwert zu löschen ist, und der Speicherzellen, deren Speicherwerte beim selektiven Löschen nicht zu löschen sind, zeigen.

Beim selektiven Löschen wird eine hohe Spannung von etwa 10 V an den Knoten D angelegt, während an den Knoten S 5 V angelegt wird oder er schwimmend gehalten wird. Zur gleichen Zeit wird eines der Steuersignale C1 bis C3 selektiv auf logisch hohen Pegel gebracht, und eine der Wortleitungen WL1 bis WL3 wird selektiv mit Massepotential verbunden. Zum Löschen des Speicherwerts zum Beispiel der Speicherzelle M22 wird der logische Pegel des Steuersignals C2 auf "hoch" gebracht, und derjenige der anderen Steuersignale C1 und C3 wird auf "niedrig" gebracht. Dann wird das Massepotential an die Wortleitung WL2 angelegt, und ein positives Potential von etwa 5 V wird an die anderen Wortleitungen WL1 und WL3 angelegt.

Ein hohe Spannung von etwa 10 V wird angelegt, um ein elektri­ sches Feld zu induzieren, das zur Erzeugung des Tunneleffekts in einer ausgewählten Speicherzelle erforderlich ist. Ein positives Potential von etwa 5 V wird angelegt, um zu verhin­ dern, daß in einer nicht ausgewählten Speicherzelle ein hohes elektrisches Feld induziert wird.

V1, V2 und V3 sind mit den Stromversorgungs-Schalteinrichtungen SW1, SW2 bzw. SW3, die mit den Stromversorgungsanschlüssen Vcc und Vpp nach Fig. 3 verbunden sind, verbunden. Die Fig. 15, 16 und 17 sind Schaltbilder, die Beispiele für den Aufbau der Stromversorgungs-Schalteinrichtungen SW1, SW2 bzw. SW3 zeigen.

Entsprechend Fig. 15 wird die Stromversorgungs-Schalteinrich­ tung SW1 durch ein Steuersignal F und ein Umkehrsignal von diesem gesteuert. Wenn das Steuersignal F auf hohem Pegel ist, schaltet der Transistor Q6 ein, der Transistor Q5 wird ausge­ schaltet, und der Transistor Q3 wird infolge eines Potential­ abfalls am Knoten zwischen den Transistoren Q4 und Q6 einge­ schaltet. Im Ergebnis dessen nimmt der Knoten zwischen den Transistoren Q3 und Q5 ein hohes Potential an, wodurch der Transistor Q1 ausgeschaltet wird. Indem ein niedriges Potential vom Knoten zwischen den Transistoren Q4 und Q6 an sein Gate angelegt wird, schaltet der Transistor Q2 ein. Die gewöhnliche Betriebsspannung von 5 V vom Stromversorgungsanschluß Vcc stellt sich im Ergebnis dessen am Knoten zwischen den Transistoren Q1 und Q2 ein.

Umgekehrt schaltet, wenn das Steuersignal F auf niedrigem Pegel ist, der Transistor Q6 aus, während der Transistor Q5 einschal­ tet. Das Potential am Knoten zwischen den Transistoren Q3 und Q5 wird abgesenkt, wodurch der Transistor Q1 eingeschaltet wird, während das Potential am Knoten zwischen den Transistoren Q4 und Q6 angehoben wird, wodurch der Transistor Q2 ausgeschal­ tet wird. Im Ergebnis dessen erscheint am Knoten zwischen den Transistoren Q1 und Q2 eine hohe Spannung vom Stromversorgungs­ anschluß Vpp. Das Potential am Knoten zwischen den Transistoren Q1 und Q2 wird an den Anschluß V1 nach Fig. 6 geliefert.

Wie Fig. 16 zeigt, wird die Stromversorgungs-Schalteinrichtung SW2 durch ein Steuersignal I und ein Umkehrsignal desselben ge­ steuert. Wenn das Steuersignal I auf hohem Pegel ist, schaltet der Transistor Q11 ein, während der Transistor Q12 ausschaltet. Das Potential am Knoten zwischen den Transistoren Q9 und Q11 wird abgesenkt, während das Potential am Knoten zwischen den Transistoren Q10 und Q12 erhöht wird. Im Ergebnis dessen schalten der Transistor Q7 und der Transistor Q8 aus, wodurch eine hohe Spannung am Stromversorgungsanschluß Vpp am Knoten zwischen den Transistoren Q7 und Q8 erscheint.

Umgekehrt schaltet, wenn das Steuersignal I auf niedrigem Pegel ist, der Transistor Q11 aus und der Transistor Q12 ein. In diesem Falle wird daher infolge des Potentialabfalls am Knoten zwischen den Transistoren Q10 und Q12 der Transistor Q8 einge­ schaltet, während der Transistor Q7 infolge des Potentialan­ stiegs am Knoten zwischen den Transistoren Q9 und Q11 ausge­ schaltet wird, wodurch die normale Stromversorgungsspannung vom Stromversorgungsanschluß Vcc an den Knoten zwischen den Transi­ storen Q7 und Q8 angelegt wird. Das Potential am Knoten zwischen den Transistoren Q7 und Q8 wird an den Anschluß V2 nach Fig. 4 geliefert.

Die Fig. 17 zeigt, wird die Stromversorgungs-Schalteinrichtung SW3 durch ein Steuersignal K und ein Umkehrsignal desselben ge­ steuert. Wenn das Steuersignal K auf hohem Pegel ist, schalten der Transistor Q18 und der Transistor Q17 aus. Der Transistor Q14 wird infolge eines Potentialabfalls am Knoten zwischen den Transistoren Q16 und Q18 eingeschaltet, während der Transistor Q13 infolge eines Potentialanstiegs am Knoten zwischen den Transistoren Q15 und Q17 ausgeschaltet wird. Im Ergebnis dessen wird die normale Stromversorgungsspannung vom Stromversorgungs­ anschluß Vcc an den Knoten zwischen den Transistoren Q13 und Q14 angelegt.

Umgekehrt schaltet, wenn das Steuersignal K auf niedrigem Pegel ist, der Transistor Q17 ein und der Transistor Q18 aus. In diesem Falle schaltet daher der Potentialabfall am Knoten zwi­ schen den Transistoren Q15 und Q17 den Transistor Q13 ein, während der Potentialanstieg am Knoten zwischen den Transisto­ ren Q16 und Q18 den Transistor Q14 ausschaltet. Eine hohe Span­ nung vom Stromversorgungsanschluß Vpp wird an den Knoten zwischen den Transistoren Q13 und Q14 angelegt. Das Potential am Knoten zwischen den Transistoren Q13 und Q14 wird an den An­ schluß V3 nach Fig. 5 angelegt.

Die Potentiale des Steuer-Gates, der Drain und der Source der Speicherzelle M22, die als diejenige Speicherzelle ausgewählt ist, deren Speicherwert zu löschen ist, werden damit 0 V, 10 V und 5 V (oder schwebender Zustand), wie in Fig. 2A gezeigt. Im Ergebnis dessen wird zwischen dem "Floating"-Gate und der Drain der Speicherzelle M22 ein hohes elektrisches Feld mit der Drain als Seite höheren Potentials erzeugt, wodurch zwischen dem "Floating"-Gate und Drain ein Tunneleffekt bewirkt wird, das heißt, die im "Floating"-Gate der ausgewählten Speicherzelle M22 gespeicherten Elektronen werden auf die Drain entladen.

Die Potentiale der entsprechenden Steuer-Gates, Drains und Sources der Speicherzelle M21 und M23, die mit der gleichen Wortleitung WL2 wie die Speicherzelle M22 verbunden sind, aus der Anzahl der nicht-ausgewählten Speicherzellen, die nicht als diejenige Speicherzelle ausgewählt sind, deren Speicherwert zu löschen ist, werden 0 V, 0 V und 5 V (oder schwebender Zu­ stand), wie in Fig. 2B gezeigt. In keiner der Speicherzellen M21 und M23 wird - obwohl das Steuer-Gate auf Masse gelegt ist - entweder an die Source oder die Drain eine Spannung ange­ legt, die hoch genug ist, um den Tunneleffekt hervorzurufen. Im Ergebnis dessen werden aus dem "Floating"-Gate der nicht-ausge­ wählten Speicherzellen (M21, M23) keine Elektronen abgeführt.

Die Potentiale des Steuer-Gate, der Drain und der Source der Speicherzellen M11 und M32, die mit der gleichen Bitleitung BL2 wie die Speicherzelle M22 verbunden sind, aus dem Kreis der nicht-ausgewählten Speicherzellen werden 5 V, 10 V und 5 V (oder schwebender Zustand), wie in Fig. 2C gezeigt. Im Ergeb­ nis dessen ist, während eine hohe Spannung an die Drain angelegt ist, eine positive Spannung an jedes Steuer-Gate angelegt, so daß zwischen dem Steuer-Gate und der Drain in beiden Speicherzellen M12 und M32 kein ausreichend hohes elektrisches Feld anliegt, um den Tunneleffekt zu bewirken. Aus dem "Floating"-Gate der beiden nicht-ausgewählten Speicherzellen M12 und M32 werden keine Elektronen entladen.

Wie in Fig. 2D gezeigt, werden die Potentiale des Steuer- Gates, der Drain und der Source aller anderen nicht-ausgewähl­ ten Speicherzellen M11, M13, M31 und M33 5 V, 0 V und 5 V (oder schwebender Zustand). Im Ergebnis dessen wird ein elektrisches Feld mit dem "Floating"-Gate als Seite höheren Potentials zwi­ schen das "Floating"-Gate und die Drain angelegt, so daß in allen Speicherzellen M11, M13, M31 und M33 keine Elektronen vom "Floating"-Gate entladen werden. Insgesamt wird also nur der Speicherwert der ausgewählten Speicherzelle M22 gelöscht.

Die Drain der nicht-ausgewählten Speicherzelle kann solange auf einem schwebenden ("Floating")-Zustand sein, wie die Lesespan­ nung gleich oder kleiner 5 V (gewöhnlich etwa 0 V) ist.

Wie oben beschrieben, wird das Datenlöschen in der nicht-flüch­ tigen Halbleiterspeichereinrichtung entsprechend der vorliegen­ den Ausführungsform durch selektives Anlegen eines Potentials zur Verursachung eines Tunneleffekts an eine mit derjenigen Speicherzelle, deren Speicherwert zu löschen ist, verbundene Bitleitung und Wortleitung ausgeführt. Es ist damit möglich, nur den Speicherwert der gewünschten Speicherzelle zu löschen.

Fig. 3 ist ein schematisches Blockschaltbild, das den Gesamt­ aufbau der nicht-flüchtigen Halbleiterspeichereinrichtung gemäß der vorliegenden Ausführungsform zeigt. Wie Fig. 3 zeigt, ist der Gesamtaufbau der nicht-flüchtigen Halbleiterspeicherein­ richtung entsprechend der vorliegenden Ausführungsform derselbe wie beim herkömmlichen "Flash"-EEPROM nach Fig. 8, mit dem Unterschied, daß der x-Dekoder 120 zum Zeitpunkt des Datenlö­ schens eine der Wortleitungen WL auswählt und das Massepoten­ tial an die ausgewählte Wortleitung WL anlegt, während er 5 V an die anderen Wortleitungen WL anlegt. Der y-Dekoder 130 ist so aufgebaut, daß einer der in den entsprechenden y-Gattern 140 enthaltenen MOS-Transistoren 180 leitend bleibt, während die anderen nicht nur bei dem Datenschreiben/-lesen, sondern auch beim Datenlöschen nicht leitend sind. Im Unterschied zu der in Fig. 8 gezeigten Anordnung ist die Sourceschaltung 111 so auf­ gebaut, daß sie beim Datenlöschen an alle Sourceleitungen 170 5 V anlegt. Alle Leseverstärker- und Schreib/-löschschaltungen 151 sind so aufgebaut, daß sie beim Datenlöschen an ein entsprechendes y-Gatter 140 10 V ausgeben.

Fig. 4 ist ein Teilschaltbild, das den Aufbau des x-Dekoders 120 der vorliegenden Ausführungsform zeigt. Wie Fig. 4 zeigt, enthält der x-Dekoder 120 ein (m+2)-Eingänge-NAND-Gatter 200, einen Inverter 210, n-Kanal-MOS-Transistoren 220, 230 und 260 und p-Kanal-MOS-Transistoren 240 und 250 für jeweils eine aller Wortleitungen WL. Das NAND-Gatter 200 empfängt Signale A0 bis Am von den Zeilenadreßanschlüssen A0 bis Am, deren logische Pe­ gel unverändert oder invertiert sind. Das NAND-Gatter 200 em­ pfängt weiter ein Steuersignal F. Genauer gesagt, empfängt das NAND-Gatter 200 Signale A0 bis Am, die invertiert oder nicht- invertiert sind, so daß alle Signale außer dem Steuersignal F, die in das NAND-Gatter 200 eingegeben werden, logisch hohen Pegel annehmen, wenn die Zeilenadreßanschlüsse A0 bis Am Zei­ lenadreßsignale empfangen, die die Adressen der entsprechenden Wortleitung WL bestimmen. Der Inverter 210 invertiert den Aus­ gang des NAND-Gatters 200. Der Transistor 220 ist zwischen den Ausgang des Inverters 210 und die Gates der Transistoren 250 und 260 geschaltet, und der Transistor 230 ist zwischen dem Ausgang des NAND-Gatters 200 und den Gates der Transistoren 250 und 260 angeordnet. Die Transistoren 250 und 260 sind in Reihe zwischen einen Anschluß V2 und Masse geschaltet. Der Transistor 240 ist zwischen dem Anschluß V2 und den Gates der Transistoren 250 und 260 angeordnet. Der Knoten zwischen den Transistoren 250 und 260 ist mit der entsprechenden Wortleitung WL und dem Gate des Transistors 240 verbunden.

Die Transistoren 220 und 230 werden durch ein Steuersignal E und das Umkehrsignal desselben so gesteuert, daß sie leitend oder nicht leitend sind.

Fig. 5 ist ein Teilschaltbild, das den Aufbau des y-Dekoders 130 entsprechend der vorliegenden Ausführungsform zeigt. Wie Fig. 5 zeigt, enthält der y-Dekoder 130 ein (n+1)-Eingänge- NAND-Gatter 300, n-Kanal-MOS-Transistoren 310, 320 und 350 und p-Kanal-MOS-Transistoren 330 und 340, die alle jeweils ent­ sprechend einem Transistor 180 im y-Gatter 140 vorgesehen sind. Das NAND-Gatter 300 empfängt (n+1)-Eingangssignale, die ein Spaltenadreßsignal von den Spaltenadreßanschlüssen B0 bis Bn bilden, die nicht-invertiert oder invertiert sind, so daß alle (n+1)-Eingangssignale logisch hohen Pegel annehmen, wenn ein Spaltenadreßsignal, das die Adresse der Bitleitung BL, die mit dem entsprechenden Transistor 180 verbunden ist, angibt, an das NAND-Gatter 300 angelegt ist. Der Ausgang des NAND-Gatters 300 liegt an den Gates der Transistoren 340 und 350. Die Transisto­ ren 340 und 350 sind in Reihe zwischen den Anschluß V3 und Masse geschaltet. Der Knoten zwischen den Transistoren 340 und 350 ist mit dem Gate eines Transistors 180, der jeweils einem y-Gatter 140 entspricht, und dem Gate des Transistors 330 verbunden. Der Transistor 330 ist zwischen dem Anschluß V3 und den Gates der Transistoren 340 und 350 angeordnet. Der Transi­ stor 320 ist zwischen einem Anschluß V4, an den konstant 5 V angelegt sind, und den Gates der Transistoren 340 und 350 ange­ ordnet. Die Transistoren 310 und 320 werden durch ein Steuer­ signal F und dessen Inversionssignal derart gesteuert, daß sie leitend oder nicht-leitend sind.

Fig. 6 ist ein Schaltbild, das den Aufbau der Sourceschaltung 111 entsprechend der vorliegenden Ausführungsform zeigt. Wie Fig. 6 zeigt, enthält die Sourceschaltung 111 einen Inverter 400 zur Aufnahme eines Steuersignals G und n-Kanal-MOS-Transi­ storen 410 und 420, die jeweils einer Sourceleitung 170 oder allen Sourceleitungen 170 entsprechen. Die Transistoren 410 und 420 sind in Reihe zwischen einen Anschluß V1 und Masse geschal­ tet. Die Gates der Transistoren 410 und 420 empfangen den Aus­ gang des Invertes 400 und das Steuersignal G.

Auch in der vorliegenden Ausführungsform werden eine hohe Span­ nung und 5 V extern an die externen Anschlüsse Vpp bzw. Vcc an­ gelegt. In der Praxis legt die Schalteinrichtung 190 die von den Anschlüssen Vcc bzw. Vpp angelegten 5 V und 12 V selektiv an die Anschlüsse V1 bis V3 der Fig. 4 bis 6 an. Der Anschluß V4 ist nach Fig. 6 mit dem Anschluß Vcc verbunden. Die Steuersignale E, F, G, I und K werden intern auf der Grund­ lage externer Steuersignale (beispielsweise eines Schreibfrei­ gabesignals WE, eines Löschfreigabesignals EE o. ä.), die direkt oder indirekt unter den Betriebsarten des Datenschreibens, Da­ tenlesens, vollständigen Datenlöschens und Datenlöschens auf Byte-Basis eine Betriebsart auswählen, intern erzeugt. Das heißt, in Reaktion auf solche externen Steuersignale erzeugt die interne Steuersignalerzeugungsschaltung 191 Signale E, F, G, I und K, die die in Fig. 7 gezeigten logischen Pegel haben, entsprechend der durch die externen Steuersignale in Fig. 3 bestimmten Betriebsart.

Die Schalteinrichtung 190 enthält Stromversorgungs-Schaltein­ richtungen SW1 bis SW3.

Beim Datenschreiben werden die Steuersignale F, I und K auf hohen Pegel, hohen Pegel bzw. niedrigen Pegel gesetzt (siehe Fig. 7(a)), so daß an den Anschluß V1 von der Stromversor­ gungs-Schalteinrichtung SW1 die normale Stromversorgungsspannung 5 V, an den Anschluß V2 von der Stromversorgungs-Schalteinrich­ tung SW2 eine hohe Spannung von 12 V und an den Anschluß V3 von der Stromversorgungs-Schalteinrichtung SW3 eine hohe Spannung von 12 V angelegt wird.

Bei einem selektiven Löschen, bei dem die Steuersignale F, I und K auf hohem Pegel, niedrigem Pegel bzw. niedrigem Pegel sind (siehe Fig. 7(b)) werden die Ausgangsspannungen der Stromversorgungs-Schalteinrichtungen SW1, SW2 und SW3 die nor­ male Stromversorgungsspannung 5 V, die normale Stromversor­ gungsspannung 5 V bzw. eine hohe Spannung 12 V.

Beim vollständigen Löschen, bei dem die Steuersignale F, I und K auf niedrigem Pegel, niedrigem Pegel bzw. hohem Pegel sind (siehe Fig. 7(c)), werden die Ausgangsspannungen der Strom­ versorgungs-Schalteinrichtungen SW1, SW2 und SW3 eine hohe Spannung von 12 V, die normale Stromversorgungsspannung von 5 V bzw. die normale Stromversorgungsspannung von 5 V.

Bei einem Datenlesen, bei dem die Steuersignale F, I und K hohen Pegel, niedrigen Pegel bzw. hohen Pegel annehmen (siehe Fig. 7(d)), werden die Ausgangsspannungen der Stromver­ sorgungs-Schalteinrichtungen SW1, SW2 und SW3 jeweils die nor­ male Stromversorgungsspannung von 5 V.

Fig. 7 ist eine Tabelle, die die an den Anschlüssen V1 bis V3 anliegenden Potentiale und die logischen Pegel der Steuersi­ gnale E, F, G, I und K jeweils beim Datenschreiben, Datenlö­ schen und Datenlesen zeigt. Fig. 18 ist ein Schaltbild, das ein Beispiel für den Aufbau der internen Steuersignalserzeu­ gungsschaltung 191 nach Fig. 3 zeigt. Wie Fig. 18 zeigt, ist die interne Steuersignalerzeugungsschaltung 191 so aufgebaut, daß sie in Reaktion beispielsweise auf ein Schreibfreigabesi­ gnal WE, ein Löschfreigabesignal EE und ein Selektives-Löschenfreigabesignal BE arbeiten kann. Das Selektiv-Löschen-Freigabe- Signal BE wird extern als Steuersignal zur Anweisung eines Schaltungsbetriebes, in dem selektives Löschen oberhalb eines hohen Pegels angeordnet ist, angelegt. Das Löschfreigabesignal EE wird extern als Steuersignal geliefert, welches einen Schaltungsbetrieb für ein vollständiges Löschen, wie oben be­ schrieben, auf hohem Pegel anweist.

Fig. 19 ist eine Tabelle, die die logischen Pegel des Schreib­ freigabesignals WE, des Selektiv-Löschen-Freigabesignals BE und des Löschfreigabesignals EE in jeder Betriebsart zeigt.

Im folgenden wird unter Bezugnahme auf Fig. 18 und 19 der Aufbau und die Betriebsweise der internen Steuersignalserzeu­ gungsschaltung 191 beschrieben.

Beim Datenschreiben nehmen, wie in Fig. 19(a) gezeigt, das Schreibfreigabesignal WE, das Selektiv-Löschen-Freigabesignal BE und das Löschfreigabesignal EE hohen Pegel, niedrigen Pegel bzw. niedrigen Pegel an. Die Ausgangssignale des NOR-Gatters G1, des NOR-Gatters G2 bzw. des NAND-Gatters G3 nach Fig. 18 nehmen hohen Pegel, niedrigen Pegel bzw. niedrigen Pegel an. Im Ergebnis dessen nimmt eines der Eingangssignale zum NOR-Gatter G4 hohen Pegel an, und alle Eingangssignale zum NAND-Gatter G5 nehmen hohen Pegel an, wodurch sowohl das Ausgangssignal des NOR-Gatters G4 als auch des NAND-Gatters G5 niedrigen Pegel an­ nehmen. Im Ergebnis dessen geben beide Inverter INV5 und INV6 ein Signal auf hohem Pegel aus. Die Ausgangssignale beider In­ verter INV7 und INV4 sind auf niedrigem Pegel.

Es ist daher möglich, die Ausgangssignale des NOR-Gatters G1 und des Inverters INV4 als Steuersignal I bzw. Umkehrsignal desselben, die Ausgangssignale des NOR-Gatters G4 und des In­ verters INV5 als Steuersignal K und Umkehrsignal desselben, die Ausgangssignale des NOR-Gatters G2 und des Inverters INV8 als Steuersignal E bzw. Umkehrsignal desselben, das Ausgangssignal des Inverters INV6 als Steuersignal G und die Ausgangssignale des NAND-Gatters G3 und des Inverters INV7 als Steuersignal F bzw. Umkehrsignal desselben zu verwenden.

Bei einem selektiven Löschen nimmt von den 3 Steuersignalen WE, BE und EE nur das Selektiv-Löschen-Freigabesignal BE hohen Pegel an und die anderen werden auf niedrigen Pegel gebracht, wie in Fig. 19(b) gezeigt. Anders als beim Datenschreiben nehmen die Ausgangssignale der NOR-Gatter G1 und G2 niedrigen Pegel bzw. hohen Pegel an. Im Ergebnis dessen haben die Steuer­ signale E, G und I entgegengesetzten Pegel gegenüber denjenigen beim Datenschreiben. Bei einem vollständigen Löschen wird das Löschfreigabesignal EE auf hohen Pegel gebracht, und die anderen Steuersignale WE und BE werden beide auf niedrigen Pegel gebracht, wie in Fig. 19(c) gezeigt. Anders als beim selektiven Löschen nehmen alle Ausgangssignale der NOR-Gatter G1 und G2 und des NAND-Gatters G3 niedrigen Pegel an. Im Ergeb­ nis dessen nehmen alle Steuersignale I, E, G und F niedrigen Pegel an, während das Steuersignal K hohen Pegel annimmt. Beim Datenlesen werden das Schreibfreigabesignal WE, das Selektiv- Löschen-Freigabesignal BE und das Löschfreigabesignal EE sämt­ lich auf niedrigen Pegel gebracht, wie in Fig. 19(d) gezeigt. Die Ausgangssignale beider NOR-Gatter G1 und G2 nehmen niedri­ gen Pegel an, während das Ausgangssignal des NAND-Gatters G3 hohen Pegel annimmt. Im Ergebnis dessen nehmen beide Steuersi­ gnale I und E niedrigen Pegel an, und die Steuersignale K, G und F nehmen alle hohen Pegel an.

Unter Bezugnahme auf die Fig. 3 bis 7 wird der Betrieb des x-Dekoders, des y-Dekoders und der Sourceschaltung bei der vor­ liegenden Ausführungsform beim Datenschreiben, Datenlöschen und Datenlesen beschrieben.

Beim Datenschreiben werden die Potentiale der Anschlüsse V1 bis V3 und die logischen Pegel der Steuersignale E, F und G so festgesetzt, wie in Fig. 7(a) gezeigt. Daher wird der logische Ausgangspegel des NAND-Gatters 200 durch andere Eingangssignale als das Steuersignal F bestimmt, das heißt durch Zeilenadreß­ signale. Zu dieser Zeit ist der Transistor 230 leitend und legt eine hohe Spannung 12 V über den Transistor 250 an die entspre­ chende Wortleitung WL an, wenn der logische Ausgangspegel des NAND-Gatters 200 "niedrig" ist. Das NAND-Gatter 200 nimmt nur dann einen logisch niedrigen Ausgangspegel an, wenn alle Ein­ gangssignale außer dem Kontrollsignal F einen logisch hohen Pegel annehmen, das heißt nur dann, wenn das Zeilenadreßsignal die Adressen der entsprechenden Wortleitung WL bestimmt. Daher nimmt nur der logische Ausgangspegel des NAND-Gatters 200, der der durch das Eingangs-Zeilenadreßsignal bestimmten einen Wort­ leitung WL entspricht, niedrigen Pegel an, während alle anderen NAND-Gatter 200 logisch hohen Ausgangspegel annehmen. Im Ergeb­ nis dessen wird die hohe Spannung 12 V nur an die eine Wort­ leitung WL angelegt, die dem Zeilenadreßsignal entspricht, während an die anderen Wortleitungen WL durch die entsprechen­ den Transistoren 260 das Massepotential 0 V angelegt wird. Entsprechend Fig. 5 liefert, wenn der Transistor 310 leitend und der Transistor 320 nichtleitend wird, wenn der Ausgang des NAND-Gatters 300 logisch niedrigen Pegel annimmt, der Transistor 340 5 V an das Gate des korrespondierenden Transi­ stors 180 in jedem y-Gatter 140. Der Ausgang des NAND-Gatters 300 nimmt logisch niedrigen Pegel nur dann an, wenn alle Ein­ gangssignale für das NAND-Gatter 300 logisch hohen Pegel annehmen, das heißt wenn ein Spaltenadreßsignal die Adresse der mit dem Transistor 180, der entsprechend dem NAND-Gatter 300 vorgesehen ist, verbundenen Bitleitung bestimmt. Im Ergebnis dessen wird nur eine Bitleitung BL, die durch das Spaltenadreß­ signal bestimmt ist, in jedem y-Gatter 140 elektrisch mit der entsprechenden Leseverstärker- und Schreib/-Löschschaltung 150 verbunden, während die anderen Bitleitungen BL einen schweben­ den bzw. schwimmenden ("Floating")-Zustand annehmen. Gemäß Fig. 6 wird, wenn der Transistor 420 leitet, das Massepotential 0 V an die Sourceleitung 170 angelegt.

Beim Datenschreiben werden daher das Steuer-Gate, die Drain und die Source der ausgewählten Speicherzelle mit einer hohen Span­ nung von 12 V, einer hohen Spannung von 7 V bzw. dem Massepo­ tential 0 V vom x-Dekoder 120, der Leseverstärker- und Schreib/-Löschschaltung 151 und der Sourceschaltung 111 auf die gleiche Weise wie bei einer herkömmlichen Einrichtung (siehe Fig. 20) beliefert. Im Ergebnis dessen wird der externe Wert "0" in eine am Kreuzungspunkt zwischen einer Wortleitung WL, die durch die Zeilenadreßsignale bestimmt ist, und einer Bitleitung BL, die durch die Spaltenadreßsignale bestimmt ist, angeordnete Speicherzelle in jedem der 8 Blöcke 101 bis 108 nach Fig. 3 eingeschrieben.

Bei einem selektiven Löschen werden die logischen Pegel der Anschlüsse V1 bis V3 und der Steuersignale E, F und G so fest­ gelegt, wie in Fig. 7(b) gezeigt. Nach Fig. 4 gibt das NAND- Gatter 200 ein Signal auf niedrigem Pegel nur dann aus, wenn das Zeilenadreßsignal die entsprechende Wortleitung WL bestimmt, wodurch der Transistor 220 leitet. Im Ergebnis dessen wird die Wortleitung WL durch den entsprechenden Transistor 260 nur dann mit Massepotential 0 V versorgt, wenn das die Adresse der Wortleitung WL bestimmende Zeilenadreßsignal extern angelegt ist, und sie wird mit dem Potential 5 V am Anschluß V2 über den entsprechenden Transistor 250 in den anderen Fällen versorgt. Das heißt, nur eine Wortleitung WL, die durch die Zeilenadreßsignale bestimmt ist, nimmt 0 V-Potential an, während alle anderen Wortleitungen WL ein Potential von 5 V annehmen. Indem der y-Dekoder 130 auf die gleiche Weise wie beim Datenschreiben arbeitet, wird nur eine Bitleitung BL, die durch die Spaltenadreßsignale bestimmt ist, elektrisch mit der entsprechenden Leseverstärker und Schreib/-Löschschaltung 151 in jedem der Blöcke 101 bis 108 verbunden. Jede Leseverstärker- und Schreib/-Löschschaltung 151 gibt beim Datenlöschen eine hohe Spannung von 10 V aus. Im Ergebnis dessen wird die hohe Spannung von 10 V an eine Bitleitung BL in jedem der Blöcke 101 bis 108 angelegt, während alle anderen Bitleitungen BL auf schwebenden Zustand übergehen. Nach Fig. 6 wird, wenn der Transistor 410 leitend ist, das Potential aller Sourceleitungen 170 5 V.

Einen Tunneleffekt gibt es daher nur in der am Kreuzungspunkt einer Wortleitung WL, die durch das Zeilenadreßsignal bestimmt ist, und einer Bitleitung BL, die durch die Spaltenadreßsignale bestimmt ist, angeordneten Speicherzelle, was zu einem Löschen der Speicherdaten dieser einen Speicherzelle in jedem der 8 Blöcke 101 bis 108, die das Speicherarray 100 nach Fig. 3 bilden, führt.

Beim Datenlesen werden die logischen Pegel der Steuersignale E, F, G ähnlich zu denen beim Datenschreiben festgelegt und alle Potentiale der Anschlüsse V1 bis V3 werden auf 5 V gesetzt (siehe Fig. 7(d)). Entsprechend Fig. 4 werden 5 V daher an eine Wortleitung WL in Reaktion auf Zeilenadreßsignale, die die Wortleitung WL bestimmen, angelegt. Nach Fig. 5 wird eine Bit­ leitung BL in Reaktion auf die die Bitleitung BL bestimmenden Spaltenadreßsignale mit der entsprechenden Leseverstärker- und Schreib/-Löschschaltung 151 verbunden. Im Ergebnis dessen wird die Bitleitung BL in Reaktion auf die Spaltenadreßsignale, die die Bitleitung BL bestimmen, mit einer Lesespannung von 5 V versorgt. Die Sourceschaltung 111 arbeitet auf die gleiche Weise wie beim Datenschreiben und legt alle Sourceleitungen 170 auf Masse.

Im Ergebnis dessen werden Daten nur aus der einen am Kreuzungs­ punkt zwischen der einen Wortleitung WL, die durch die Zeilen­ adreßsignale bestimmt ist, und der einen Bitleitung BL, die durch die Spaltenadreßsignale bestimmt ist, angeordneten Spei­ cherzelle in jedem der 8 Blöcke 101 bis 108, die das Speicher­ array 100 nach Fig. 3 bilden, ausgelesen.

Wie vorangehend beschrieben, werden in der nicht-flüchtigen Halbleiterspeichereinrichtung entsprechend der vorliegenden Ausführungsform Speicherzellen aus jedem der 8 Blöcke 101 bis 108, die das Speicherfeld 100 bilden, ausgewählt, für die ein vollständiges Datenschreiben, vollständiges Datenlesen und vollständiges Datenlöschen ausgeführt werden. Das heißt, anders als beim herkömmlichen "Flash"-EEPROM können nicht nur das Da­ tenschreiben und -lesen, sondern auch das Datenlöschen auf Byte-Basis ausgeführt werden.

Die nicht-flüchtige Halbleiterspeichereinrichtung entsprechend der vorliegenden Ausführungsform ermöglicht auch ein vollstän­ diges Löschen der Speicherwerte aller Speicherzellen im Spei­ cherzellarray 100. Die Potentiale der Anschlüsse V1 bis V3 und die logischen Pegel der Steuersignale E, F und G, werden für ein solches vollständiges Löschen speziell so festgelegt, wie in Fig. 7(c) gezeigt.

Beim vollständigen Löschen gibt das NAND-Gatter 200 ein Signal auf hohem Pegel aus, und der Transistor 230 leitet, unabhängig von den logischen Pegeln aller Eingangssignale außer dem Steu­ ersignal F, wodurch der Transistor 260 an eine Wortleitung WL ein Massepotential 0 V anlegt. Im Ergebnis dessen wird das Po­ tential auf jeder Wortleitung WL im Speicherarray 100 durch den entsprechenden Transistor 260 auf 0 V gebracht. Nach Fig. 5 wird, indem der Transistor 310 nicht leitend und der Transistor 320 leitend wird, an das Gate des Transistors 380 durch den Transistor 350 das Massepotential angelegt. Die Bitleitung BL wird elektrisch von der entsprechenden Leseverstärker- und Schreib/-löschschaltung 150 getrennt, um in den schwebenden Zu­ stand überzugehen. Im Ergebnis dessen nehmen alle Bitleitungen BL im Speicherarray 100 den schwebenden Zustand an. Nach Fig. 6 wird die Sourceleitung 170 über den Transistor 410 mit einer hohen Spannung von 12 V versorgt. Im Ergebnis dessen wird das Potential auf allen Sourceleitungen 170 das hohe Potential 12 V.

Bei der Anordnung nach Fig. 3 kommt es daher in allen Spei­ cherzellen in allen 8 Blöcken 101 bis 108, die das Speicherfeld 100 bilden, zum Auftreten des Tunneleffekts, was zu einer gleichzeitigen Löschung der Speicherwerte aller Speicherzellen im Speicherfeld 100 führt.

Wie oben beschrieben, ermöglicht die vorliegende Ausführungs­ form sowohl ein Datenlöschen auf Byte-Basis als auch ein simultanes Datenlöschen für alle Bits, wobei jede Speicherzelle einen Transistor aufweist. Es ist damit möglich, eine nicht­ flüchtige Halbleiterspeichereinrichtung mit hoher praktischer Brauchbarkeit in Bezug auf das Datenlöschen bereitzustellen, die niedrige Bitkosten aufweist und gut für die Erreichung hoher Integrationsgrade geeignet ist.

Obgleich die oben beschriebenen Ausführungsformen am Beispiel eines Falles (einer Byte-Anordnung) beschrieben wurde, bei der das Speicherarray in 8 Blöcke aufgeteilt ist, die jeweils einem Bit entsprechen, kann das Speicherfeld in eine beliebige Anzahl von Blöcken aufgeteilt sein. Die vorliegende Erfindung ist auch auf nicht-flüchtige Halbleiterspeichereinrichtungen mit einem Speicherarray zur Ausgabe von 16-Bit- oder 32-Bit-Daten geeignet.

Die nicht-flüchtige Halbleiterspeichereinrichtung entsprechend der vorliegenden Erfindung ist so aufgebaut, daß in einer ausgewählten Speicherzelle jedes Blocks bei einem selektiven Datenlöschen die Elektronen von einem "Floating"-Gate auf eine Drain abgezogen werden. Ähnlich wie beim vollständigen Löschen können die Elektronen jedoch vom "Floating"-Gate einer ausge­ wählten Speicherzelle in jedem Block beim selektiven Datenlö­ schen auch auf eine Source abgezogen werden. In diesem Falle ist es notwendig, für eine Speicherzellenspalte jeweils eine Sourceleitung vorzusehen, so daß an jede Speicherzellenspalte in jedem der Blöcke, die das Speicherfeld bilden, individuell ein Sourcepotential angelegt werden kann. Die Anwendung der Erfindung auf einem herkömmlichen "Flash"-EEPROM erfordert daher eine wesentliche Verbesserung. In dieser Hinsicht ist die nicht-flüchtige Halbleiterspeichereinrichtung gemäß der be­ schriebenen Ausführungsform vorzuziehen, weil ihre Realisierung durch eine relativ unkomplizierte Weiterentwicklung eines her­ kömmlichen "Flash"-EEPROM möglich ist.

Claims (12)

1. Nicht-flüchtige Halbleiterspeichereinrichtung, in die Information eingeschrieben, deren Information während eines selektiven Löschbetriebs selektiv gelöscht und während eines vollständigen Lösch­ betriebs global gelöscht und aus der Information ausgelesen werden kann, mit
einer Mehrzahl von Speicherzellen (M11 bis M13, M21 bis M23, M31 bis M33), die in einer Mehrzahl von Zeilen und Spalten an­ geordnet sind,
einer Mehrzahl von Wortleitungen (WL, WL1 bis WL3), die ent­ sprechend der Mehrzahl von Zeilen angeordnet sind,
einer Mehrzahl von Bitleitungen (BL, BL1 bis BL3), die ent­ sprechend der Mehrzahl der Spalten angeordnet sind,
wobei jede der Mehrzahl der Speicherzellen (M11 bis M13, M21 bis M23, M31 bis M33) eine Feldeffekt-Halbleitereinrichtung mit einem ersten Leitungsanschluß (Drain D, 2), der mit einer entsprechenden Bitleitung verbunden ist, einem Steueranschluß (Steuergate, 4), der mit einer entsprechenden Wortleitung verbunden ist, einem "Floating"-Gate-Gebiet (5) zum Speichern der elektrischen Ladungen und einem zweiten Leitungsanschluß (Source S, 3) aufweist, und alle zweiten Leitungsanschlüsse (3) der Mehrzahl von Speicherzellen (M11 bis M13, M21 bis M23, M31 bis M33) miteinander verbunden sind, gekennzeichnet durch
eine erste Auswahleinrichtung (130, 140, 150), die in der Be­ triebsart des selektiven Löschens aktiviert ist und eine aus der Mehrzahl von Bitleitungen (BL, BL1 bis BL3) auswählt und ein erstes vorbestimmtes, hohes Potential (10 V) an die ausgewählte Bitleitung anlegt, und die in der Betriebsart des vollständigen Löschens inaktiv ist,
eine zweite Auswahleinrichtung (120), die in der Betriebsart des se­ lektiven Löschens eine aus der Mehrzahl von Wort­ leitungen (WL, WL1 bis WL3) auswählt, ein zweites vorbestimmtes, nie­ driges Potential (0 V) an die ausgewählte Wortleitung anlegt und ein drittes vorbestimmtes Potential (5 V) höher als das zweite vorbestimmte Potential an die nicht ausgewählten Wortleitungen anlegt, und die in der Betriebsart des vollständigen Löschens das zweite vorbestimmte Potential an alle Wortleitungen anlegt, und eine Einrichtung zum vollständigen Löschen (110), die in der Betriebsart des vollständigen Löschens aktiv ist und ein viertes vorbe­ stimmtes, hohes Potential (12 V) an die miteinander verbundenen zweiten Leitungsanschlüsse (3) anlegt, und die in der Betriebsart des selektiven Löschens inaktiv ist.

2. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch 1, gekennzeichnet durch eine Steuereinrichtung (191), die die erste und zweite Auswahleinrichtung (120 bis 140) in der Be­ triebsart des vollständigen Löschens außer Betrieb setzt und die die Einrichtung zum vollständigen Löschen (110) in der Betriebsart des selektiven Löschens außer Betrieb setzt.

3. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß
die erste und zweite Auswahleinrichtung (120, 130, 150) eine Ein­ richtung (340, 150) zum Liefern einer vorbestimmten hohen Span­ nung an die ausgewählte Bitleitung und eine Einrichtung (260) zum Liefern eines vorbestimmten niedrigen Potentials an die ausgewählte Wortleitung aufweist, und
die Einrichtung zum vollständigen Löschen (110) eine Einrich­ tung (410) zum Liefern der vorbestimmten hohen Spannung an die miteinander verbundenen zweiten Leitungsanschlüsse (3), eine Einrichtung (260) zum Liefern des vorbestimmten niedrigen Potentials an jede der Mehrzahl von Wortleitungen (WL, WL1 bis WL3) und eine Einrichtung (350) zum Bewirken dessen, daß jede der Mehrzahl der Bitleitungen (BL, BL1 bis BL3) in einen schwebenden ("Floating" )-Zustand übergeht, aufweist.

4. Nicht-flüchtige Halbleiterspeichereinrichtung in die Information eingeschrieben, deren Information während eines selektiven Löschbetriebs selektiv gelöscht und während eines voll­ ständigen Löschbetriebs global gelöscht und aus der Information ausgelesen werden kann, mit:
Speicherzellen (M11 bis M13, M21 bis M23, M31 bis M33) die in einer Mehrzahl von Zeilen und Spalten angeordnet sind,
einer Mehrzahl von Wortleitungen (WL, WL1 bis WL3), die entsprechend der Mehrzahl von Zeilen angeordnet sind,
einer Mehrzahl von Bitleitungen (BL, BL1 bis BL3), die ent­ sprechend der Mehrzahl von Spalten angeordnet sind,
wobei jede der Mehrzahl von Speicherzellen (M11 bis M13, M21 bis M23, M31 bis M33) eine Feldeffekt-Halbleitereinrichtung mit einem ersten Leitungsanschluß (Drain D, 2), der mit einer entsprechenden der Bitleitungen (BL, BL1 bis BL3) verbunden ist, einem Steuer­ anschluß (Steuergate, 4), der mit einer entsprechenden der Wortleitungen (WL, WL1 bis WL3) verbunden ist, einem "Floating"-Gate-Gebiet (5) zum Speichern elektrischer Ladungen und einem zweiten Lei­ tungsanschluß (Source S, 3), aufweist, dadurch gekennzeichnet, daß
eine erste, eine zweite und eine dritte Spannung (7 V, 0 V, 12 V) an den ersten und zweiten Leitungsanschluß bzw. den Steueranschluß (2, 3, 4) angelegt sind, um eine Ladung im "Floating"-Gate-Gebiet (5) zu speichern bzw. eine vierte, eine fünfte und eine sechste Spannung (10 V, 5 V, 0 V) an den ersten und den zweiten Leitungsanschluß bzw. den Steueranschluß angelegt sind, um eine Ladung vom "Floating"-Gate-Gebiet (5) über den ersten Leitungsanschluß (2) zu entfernen, und die ferner aufweist:
eine erste Auswahleinrichtung (130, 140), die in Reaktion auf ein Adreßsignal selektiv die erste Spannung (7 V) an eine der Mehrzahl von Bitleitungen (BL1 bis BL3) in einer Schreib- Betriebsart anlegt und die selektiv die vierte Spannung (10 V) in der Betriebsart selektiven Löschens an eine der Mehrzahl der Bitleitungen (BL1 bis BL3) anlegt,
eine zweite Auswahleinrichtung (120), die in Reaktion auf das Adreßsignal selektiv die dritte Spannung an eine der Mehrzahl der Wortleitungen (WL1 bis WL3) in der Schreib-Betriebsart anlegt und die selektiv die zweite und fünfte Spannung (0 V, 5 V) in der Betriebsart des selektiven Löschens an die Mehrzahl von Wortleitungen (WL, WL1 bis WL3) anlegt, und eine Quell­ spannungsschaltung zum selektiven Liefern der zweiten und fünften Spannung (0 V, 5 V) an die zweiten Leitungsanschlüsse in den Betriebsarten des Schreibens und selektiven Löschens, wobei die zweite Spannung niedriger als die erste und fünfte Spannung und die dritte und vierte Spannung jeweils größer als die zweite Spannung sind.

5. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Ladung im "Floating"-Gate- Gebiet (5) durch Injektion heißer Elektronen in Reaktion auf das jeweilige Anlegen der ersten, zweiten und dritten Spannung (7 V, 0 V, 12 V) an die ersten und zweiten Leitungsanschlüsse und den Steueranschluß (2, 3, 4) gespeichert wird.

6. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die erste Spannung (7 V) zwischen der zweiten und dritten Spannung (0 V, 12 V) liegt.

7. Nicht-flüchtige Halbleiterspeichereinrichtung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß die zweite Spannung (0 V) niedriger als die erste Spannung (7 V) ist.

8. Nicht-flüchtige Halbleiterspeichereinrichtung in die Information eingeschrieben, deren Information während eines selektiven Löschbetriebs selektiv gelöscht und während eines vollständigen Löschbetriebs global gelöscht und aus der Information ausgelesen werden kann, mit
einer Mehrzahl von Speicherzellen (M11 bis M13, M21 bis M23, M31 bis M33), die in einer Mehrzahl von Zeilen und Spalten an­ geordnet sind, und von denen jede eine Sourceelektrode (3), eine Drainelektrode (2), eine "Floating"-Gate-Elektrode (5) und eine Steuerelektrode (4) aufweist,
einer Mehrzahl von Wortleitungen (WL, WL1 bis WL3), die in Zeilen angeordnet sind, wobei jede Wortleitung mit der Steuer­ gate-Elektrode (5) einer in der entsprechenden Zeile angeordne­ ten Mehrzahl von Speicherzellen (M11 bis M13, M21 bis M23, M31 bis M33) verbunden ist,
einer Mehrzahl von Bitleitungen (BL, BL1 bis BL3), die in Spalten angeordnet sind, wobei jede Bitleitung mit den Drain­ elektroden (12) einer in der entsprechenden Spalte angeordne­ ten Mehrzahl von Speicherzellen (M11 bis M13, M21 bis M23, M31 bis M33) verbunden ist, gekennzeichnet durch eine Sourceelektroden-Leitung, die mit den Sourceelektroden (3) einer Mehrzahl von Speicherzellen (M11 bis M13, M21 bis M23, M31 bis M33) verbunden ist,
eine Wortleitungsspannungs-Anlegeeinrichtung (120) zum Anlegen einer ersten Spannung (0 V) an eine ausgewählte Wortleitung und zum Anlegen einer zweiten Spannung (5 V), die höher als die erste Spannung (0 V) ist, an die nicht-ausgewählten Wortleitun­ gen in einem Lösch-Modus,
eine Bitleitungsspannungs-Anlegeeinrichtung (151) zum Anlegen einer dritten Spannung (10 V), die höher als die zweite Spannung (5 V) ist, an eine ausgewählte Bitleitung und zum An­ legen einer vierten Spannung (0 V), die niedriger als die dritte Spannung (10 V) ist, an die nicht-ausgewählten Bitleitungen oder zum Halten der nicht-ausgewählten Bitleitun­ gen in einem elektrisch schwebenden Zustand im Lösch-Modus, und
eine Sourceelektrodenleitungs-Spannungsanlegeeinrichtung (111) zum Anlegen einer fünften Spannung (5 V), die niedriger als die dritte Spannung (10 V) ist, an die Sourceelektrodenleitung oder zum Halten der Sourceelektrodenleitung in einem elektrisch schwebenden Zustand im Lösch-Modus.

9. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die erste Spannung (0 V) und die vierte Spannung (0 V) das Massepotential sind und die zweite Spannung (5 V) gleich der fünften Spannung ist.

10. Nicht-flüchtige Halbleiterspeichereinrichtung in die Information eingeschrieben, deren Information während eines selektiven Löschbetriebs selektiv gelöscht und während eines vollständigen Löschbetriebs global gelöscht und aus der Information ausgelesen werden kann, mit:
einer Mehrzahl von Speicherzellen (M11 bis M13, M121 bis M23, M31 bis M33), die in einer Matrix aus Zeilen und Spalten ange­ ordnet sind, und von denen jede eine Sourceelektrode (3), eine Drainelektrode (2), eine "Floating"-Gate-Elektrode (5) und eine Steuerelektrode (4) aufweist, wobei das Speicherzellarray (100) in Spaltenrichtung in eine Mehrzahl von Speicherzellgruppen (101 bis 108) aufgeteilt ist,
einer Mehrzahl von Wortleitungen (W1, WL1 bis WL3), die in Zeilen angeordnet sind, wobei jede Wortleitung mit den Steuer­ gateelektroden (4) einer in der entsprechenden Zeile angeordne­ ten Mehrzahl von Speicherzellen (M11 bis M13, M21 bis M23, M31 bis M33) verbunden ist,
einer Mehrzahl von Bitleitungen (BL, BL1 bis BL3), die in Spalten angeordnet sind, wobei jede Bitleitung mit den Drainelektroden (2) einer in der entsprechenden Spalte angeord­ neten Mehrzahl von Speicherzellen (M11 bis M13, M21 bis M23, M31 bis M33) verbunden ist, gekennzeichnet durch
eine Sourceelektrodenleitung, die mit den Sourceelektroden (3) einer Mehrzahl von Speicherzellen (M11 bis M13, M21 bis M23, M31 bis M33) verbunden ist,
eine Wortleitungsspannungs-Anlegeeinrichtung (120) zum Anlegen einer ersten Spannung (0 V) an eine ausgewählte Wortleitung und zum Anlegen einer zweiten Spannung (5 V), die höher als die erste Spannung (0 V) ist, an die nicht-ausgewählten Wortlei­ tungen in einem Löschmodus,
eine Bitleitungsspannung-Anlegeeinrichtung mit einer Mehrzahl von Bitleitungsspannungs-Anlegeblöcken (151), wobei jeder Block (151) in der entsprechenden Speicherzellgruppe (101 bis 108) angeordnet ist, zum Anlegen einer dritten Spannung (10 V), die höher als die zweite Spannung (5 V) ist, an eine ausgewählte Bitleitung und zum Anlegen einer vierten Spannung (0 V), die niedriger als die dritte Spannung (10 V) ist, an die nicht­ ausgewählten Bitleitungen oder zum Halten der nicht-ausgewähl­ ten Bitleitungen in einem elektrisch schwebenden Zustand im Lösch-Modus und
eine Sourceelektrodenleitungsspannung-Anlegeeinrichtung (111) zum Anlegen einer fünften Spannung (5 V), die niedriger als die dritte Spannung (10 V) ist, an die Sourceelektrodenleitung oder zum Halten der Sourceelektrodenleitung in einem elektrisch schwebenden Zustand im Lösch-Modus.

11. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die erste Spannung (0 V) und die vierte Spannung (0 V) das Massepotential sind und die zweite Spannung (5 V) gleich der fünften Spannung ist.

12. Verfahren zum Löschen von Daten einer nicht-flüchtigen Halbleiterspeichereinrichtung mit in einer Mehrzahl von Zeilen und Spalten angeordneten Speicherzellen (M11 bis M13, M21 bis M23, M31 bis M33), einer Mehrzahl von Wortleitungen (WL, WL1 bis WL3), die entsprechend der Mehrzahl der Zeilen angeordnet sind, und einer Mehrzahl von Bitleitungen (B1, BL1 bis BL3), die entsprechend der Mehrzahl von Spalten angeordnet sind, wobei jede der Mehrzahl von Speicherzellen (M11 bis M13, M21 bis M23, M31 bis M33) eine Feldeffekt-Halbleitereinrichtung mit einem ersten Leitungsanschluß (2), der mit einer entsprechenden Bitleitung verbunden ist, einem Steueranschluß (4), der mit einer entsprechenden der Wortleitungen verbunden ist, einem "Floating"-Gate-Gebiet (5) zum Speichern elektrischer Ladungen und einem zweiten Leitungsanschluß (3) aufweist, mit den Schritten:
Auswählen einer der Mehrzahl der Bitleitungen (BL, BL1 bis BL3) in Reaktion auf ein Adreßsignal,
Auswählen einer der Mehrzahl der Wortleitungen (WL, WL1 bis WL3) in Reaktion auf das Adreßsignal und
Anlegen einer Spannung zwischen die ausgewählte Bitleitung und die ausgewählte Wortleitung, durch die elektrische Ladungen vom "Floating"-Gate-Gebiet (5) der Speicherzelle, deren erster Lei­ tungsanschluß (2) und deren Steueranschluß (4) mit der ausge­ wählten Bitleitung bzw. der ausgewählten Wortleitung verbunden sind, abgeleitet werden.