DE4233248A1 - Nicht-fluechtige halbleiterspeichereinrichtung, bei der daten blockweise geloescht werden koennen, und datenloeschverfahren auf blockbasis in einer nicht-fluechtigen halbleiterspeichereinrichtung - Google Patents

Nicht-fluechtige halbleiterspeichereinrichtung, bei der daten blockweise geloescht werden koennen, und datenloeschverfahren auf blockbasis in einer nicht-fluechtigen halbleiterspeichereinrichtung

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DE4233248A1
DE4233248A1 DE4233248A DE4233248A DE4233248A1 DE 4233248 A1 DE4233248 A1 DE 4233248A1 DE 4233248 A DE4233248 A DE 4233248A DE 4233248 A DE4233248 A DE 4233248A DE 4233248 A1 DE4233248 A1 DE 4233248A1
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    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM

Description

Die Erfindung betrifft eine nicht-flüchtige Halbleiterspeichereinrichtung nach dem Oberbegriff des Anspruches 1 oder 11 und ein Verfahren nach dem Oberbegriff des Anspruches 13. Die Erfindung betrifft insbesondere nicht-flüchtige Halbleiterspeichereinrichtungen, in denen die in einem Speicherzellenfeld gespeicherten Daten blockweise gelöscht werden können.
Halbleiterspeichereinrichtungen können in flüchtige Speicher, wie z. B. DRAM (dynamischer Direktzugriffsspeicher) und SRAM (statischer Direktzugriffsspeicher), und in nicht-flüchtige Speicher unterteilt werden. Wenn die Spannungsversorgung abgeschaltet wird, verschwinden alle in einem flüchtigen Speicher gespeicherten Daten. Umgekehrt verschwinden die in einem nicht-flüchtigen Speicher gespeicherten Daten selbst dann nicht, wenn die Spannungsversorgung abgeschaltet wird.
Ein Beispiel für eine solche nicht-flüchtige Halbleiterspeichereinrichtung ist ein EEPROM (elektrisch löschbarer und programmierbarer Festwertspeicher), bei dem ein Benutzer Information schreiben, die geschriebene Information elektrisch löschen und eine andere Information neu einschreiben kann. Ein Flash-EEPROM ist ein EEPROM, bei dem in allen Speicherzellen gespeicherte Daten oder in den Speicherzellen in einem Block gespeicherte Daten auf einmal gelöscht werden können.
Fig. 7 zeigt einen Querschnitt der Struktur einer Speicherzelle in einem Flash-EEPROM.
Fig. 6 zeigt ein Schaltbild der Struktur eines Speicherzellenfeldes 1 und eines Y-Gatters 2. Struktur und Betrieb eines Flash-EEPROM werden nun unter Bezugnahme auf die Fig. 5 bis 7 beschrieben. Im folgenden wird ein aktiv-niedriges Signal durch ein Bezugszeichen mit vorangestelltem "/" bezeichnet.
Das Speicherzellenfeld 1 weist eine Mehrzahl von Speicherzellen MC auf, die in einer Matrix aus Zeilen und Spalten angeordnet sind. Fig. 6 zeigt als typische Vertreter neun Speicherzellen MC, die in einer Matrix aus drei Zeilen mal drei Spalten angeordnet sind, und sich dieselbe Ein-/Ausgabeleitung im Speicherzellenfeld 1 und die zugehörige Schaltung teilen.
Für jede Speicherzelle MC wird ein FAMOS- (Floating Gate Avalanche Injection MOS) Transistor benutzt, wie in Fig. 7 dargestellt ist, bei dem elektrische Ladung in einem Floating-Gate gespeichert werden kann. In Fig. 6 ist jede Speicherzelle MC durch die symbolische Darstellung eines Transistors bezeichnet.
Der FAMOS-Transistor weist ein Steuer-Gate 17, ein Floating-Gate 16, N-Bereiche 18 und 19, die auf einem P-Substrat 15 als Source-/Drain- Bereiche gebildet sind, und eine Isolierschicht 20 auf.
Das Floating-Gate 16 erstreckt sich über die N-Bereiche 18 und 19 auf dem Halbleitersubstrat 15, wobei sich die Isolierschicht 20 zwischen Substrat und Floating-Gate befindet.
Das Steuer-Gate 17 ist über dem Floating-Gate 16 gebildet, wobei die Isolierschicht 20 zwischen ihnen liegt.
Das Steuer-Gate 17 und das Floating-Gate 16 bestehen beide aus Polysilizium. Die Isolierschicht 20 ist ein Oxidfilm wie z. B. SiO2.
Die Dicke des Oxidfilms 20 zwischen dem P-Substrat 15 und dem Floating-Gate 16 ist sehr klein, d. h. üblicherweise in der Größenordnung 100Å.
Die Dicke des Oxidfilms 20 zwischen dem Floating-Gate 16 und dem Steuer-Gate 17 ist normalerweise von der Größenordnung 200Å, und damit größer als die Dicke des Oxidfilms zwischen dem Floating-Gate 16 und dem P-Substrat 15.
Wie in Fig. 6 dargestellt ist, sind im Speicherzellenfeld 1 Wortleitungen WL1 äWL3 und Bitleitungen BL1-BL3 gebildet, wobei jede Wortleitung einer der Speicherzellenzeilen und jede Bitleitung einer der Speicherzellenspalten des Speicherfeldes entspricht.
Die Steuer-Gates 17 der FAMOS-Transistoren, die die jeweilige Speicherzellenzeile bilden, sind gemeinsam mit einer entsprechenden Wortleitung verbunden. Die Drains der FAMOS-Transistoren, die die jeweilige Speicherzellenspalte bilden, sind gemeinsam mit einer entsprechenden Bitleitung verbunden. Die Sources 18 der FAMOS- Transistoren, die alle Speicherzellen MC bilden, sind gemeinsam mit einer Source-Leitung 28 verbunden.
Es wird nun auf Fig. 7 Bezug genommen. Beim Schreiben von Daten werden über eine entsprechende Wort- bzw. Bitleitung hohe Potentiale von 12V und 6,5V an das Steuer-Gate 17 und die Drain 19 angelegt, während die Source 18 über die Source-Leitung 28 auf Masse liegt.
Durch die zwischen Steuer-Gate 17 und Source 18 angelegte Spannung schaltet der Transistor durch, und es fließt ein Kanalstrom zwischen Source 18 und Drain 19. Zu diesem Zeitpunkt werden durch Stoßionisation in der Umgebung der Drain 19 Elektronen- (heiße Elektronen) Loch-Paare gebildet. Die Löcher fließen zum geerdeten Substrat 15. Viele der Elektronen fließen in die Drain 19 auf hohem Potential. Weil das hohe Potential an das Steuer-Gate 17 angelegt ist, wird jedoch ein Teil der Elektronen vom elektrischen Feld zwischen dem Floating-Gate 16 und der Drain 19 beschleunigt und durchdringt den Isolierfilm 20 zwischen dem Floating-Gate 16 und dem Substrat 15, um in das Floating-Gate 16 injiziert zu werden.
Weil das Floating-Gate 16 vom Steuer-Gate 17, der Source 18 und der Drain 19 durch den Oxidfilm 20 elektrisch isoliert ist, fließen die in das Floating-Gate 16 injizierten Elektronen nicht nach außen. Entsprechend bleiben die einmal in das Floating-Gate 16 injizierten Elektronen lange Zeit darin gespeichert und fließen selbst dann nicht nach außen, nachdem die Spannungsversorgung abgeschaltet worden ist.
Die Zustände, ob Elektronen im Floating-Gate 16 gespeichert sind oder nicht entsprechen den Werten "0" bzw. "1". Entsprechend wird der in der Speicherzelle MC gespeicherte Wert selbst dann noch gehalten, nachdem die Spannungsversorgung abgeschaltet worden ist.
Wenn die Elektronen im Floating-Gate 16 gespeichert sind, wird die Polarität des Bereichs zwischen Source 18 und Drain 19, d. h. die Polarität des Kanalbereichs, ins Positive verschoben. Entsprechend kann eine Inversionsschicht im Kanalbereich nicht einfach erzeugt werden. Wenn die Elektronen im Floating-Gate 16 gespeichert sind, wird daher die Spannung, die notwendig ist, um in diesem Transistor einen Kanalstrom zu erzeugen (d. h. die Schwellenspannung des Transistors) und an das Steuer-Gate 17 angelegt wird, höher als in dem Fall, wenn keine Elektronen im Floating-Gate 16 gespeichert sind. Das bedeutet, daß der Transistor nicht durchgeschaltet wird, bis eine höhere Spannung an das Steuer-Gate 17 als im Fall, wenn im Floating-Gate 16 gespeichert sind, angelegt wird.
Es wird nun Bezug auf die Fig. 7 genommen. Beim Löschen gespeicherter Daten wird der Source 18 über die Source-Leitung ein hohes Potential von 12V zugeführt, während das Steuer-Gate 17 über eine entsprechende Wortleitung auf Masse liegt. Die Drain 19 wird in einen schwebenden Zustand gebracht.
Das hohe Potential, das an das Steuer-Gate 17 angelegt wird, verursacht einen Tunneleffekt, und die Elektronen im Floating-Gate 16 werden über den Oxidfilm 20 zur Source 18 extrahiert. Entsprechend werden die beim Datenschreiben in das Floating-Gate 16 injizierten Elektronen vom Floating-Gate 16 entfernt. Damit sinkt die Schwellenspannung des Transistors.
Beim Datenlesen wird dem Steuer-Gate 17 über eine entsprechende Wortleitung ein normales Versorgungspotential Vcc (=5V) zugeführt und die Source liegt über die in Fig. 7 gezeigte Source-Leitung 28 auf Masse.
Wenn im Floating-Gate 16 keine Elektronen gespeichert sind, fließt durch das Versorgungspotential von 5V, das an das Steuer-Gate 17 angelegt ist, zwischen Source 18 und Drain 19 ein Kanalstrom, weil die Schwellenspannung dieses Transistors niedrig ist. Wenn jedoch Elektronen im Floating-Gate 16 gespeichert sind, verursacht das an das Steuer-Gate 17 angelegte Versorgungspotential von 5V keinen Kanalstrom zwischen Source 18 und Drain 19, weil die Schwellenspannung des Transistors hoch ist.
Entsprechend wird ein Transistor, der eine Speicherzelle mit gespeichertem Wert "1" bildet, beim Datenlesen durchgeschaltet und überträgt einen Strom von einer entsprechenden Bitleitung zur Source-Leitung 28. Weil umgekehrt ein Transistor, der eine Speicherzelle mit gespeichertem Wert "0" bildet, beim Datenlesen gesperrt ist, überträgt er keinen Strom von einer entsprechenden Bitleitung zur Source-Leitung 28.
Daher erfaßt ein Leseverstärker beim Datenlesen, ob ein Strom in der Bitleitung entsprechend der Speicherzelle, deren Daten ausgelesen werden, fließt oder nicht. Wenn in der Bitleitung ein Strom fließt, wird erfaßt, daß der gespeicherte Wert gleich "1" ist, während ermittelt wird, daß der gespeicherte Wert gleich "0" ist, wenn in der Bitleitung kein Strom fließt.
Unter Bezugnahme auf die Fig. 6 erfolgt nun eine Beschreibung des genauen Schaltungsbetriebs beim Schreiben, Löschen und Lesen von Daten.
Zuerst wird der Schaltungsbetrieb beim Lesen von Daten beschrieben.
Ein X-Dekoder 4 führt einer der Wortleitungen WL1-WL3 im Speicherzellenfeld 1 selektiv ein hohes Potential Vpp von 12V zu.
Das Y-Gatter 2 weist eine Ein-/Ausgabeleitung 27, die mit einer Schreibschaltung 70 und einem Leseverstärker 80 verbunden ist, und N-Kanal MOS-Transistoren 26, die als Transfergatter zwischen der Ein-/Ausgabeleitung 27 und den jeweiligen Bitleitungen BL1-BL3 im Speicherzellenfeld 1 gebildet sind, auf. Die Gates der Transistoren 26 sind über verschiedene Verbindungsleitungen Y1-Y3 mit einem Y- Dekoder 5 verbunden. Das bedeutet, daß Verbindungsleitungen Y1-Y3 gebildet sind, die eine Eins-zu-eins-Entsprechung mit den Bitleitungen BL1-BL3 aufweisen.
Der Y-Dekoder 5 führt einer der Verbindungsleitungen Y1-Y3 selektiv ein Potential mit hohem Pegel zu, um einen der Transistoren 26 im Y- Gatter 2 durchzuschalten. Damit wird nur die eine der Bitleitungen BL1-BL3 im Speicherzellenfeld 1, die der Verbindungsleitung (einer von Y1-Y3) entspricht, der das Potential mit hohem Pegel zugeführt wird, elektrisch mit der Ein-/Ausgabeleitung 27 verbunden.
Die Schreibschaltung 70 wird entsprechend den Daten aktiviert, die vom in Fig. 5 gezeigten Ein-/Ausgabepuffer 9 zugeführt werden, um eine hohe Spannung Vpp an die Ein-/Ausgabeleitung 27 anzulegen. Weil die Ein-/Ausgabeleitung 27 nur mit einer Bitleitung (einer von BL1-BL3) verbunden ist, wird die von der Schreibschaltung 70 der Ein/ Ausgabeleitung 27 zugeführte hohe Spannung Vpp nur an eine Bitleitung angelegt.
Ein Source-Leitungsschalter 3 liefert der Source-Leitung 28 ein Massepotential.
Beim Datenschreiben verstärkt der Ein-/Ausgabepuffer 9 ein den Ein/ Ausgangsanschlüssen VO0-V07 extern zugeführte Datensignal und legt es an die Schreibschaltungsgruppe 7 an.
Als Ergebnis eines solchen Schaltungsbetriebs wird in nur einer Speicherzelle des Speicherzellenfeldes 1 sowohl dem Steuer-Gate 17 als auch der Drain ein hohes Potential zugeführt. Entsprechend werden nur in der einen Speicherzelle heiße Elektronen erzeugt und in das Floating-Gate 16 injiziert. Das bedeutet, daß nur in der einen Speicherzelle MC ein Wert "0" geschrieben wird.
Wenn z. B. der X-Dekoder 4 eine hohe Spannung Vpp an die Wortleitung WL1 anlegt, der Y-Dekoder 5 der Verbindungsleitung Y1 ein Potential mit hohem Pegel zuführt und die Schreibschaltung 70 aktiviert wird, wird der Wert "0" in die Speicherzelle MC eingeschrieben, die in der Figur von einer gestrichelten Linie umgeben ist.
Wenn der vom Ein-/Ausgabepuffer 9 an die in Fig. 5 gezeigte Schreibschaltung 70 angelegte Wert gleich "1" ist, wird die Schreibschaltung 70 nicht aktiviert. Entsprechend erreicht in diesem Fall die eine Bitleitung (eine von BL1-BL3) entsprechend der einen Verbindungsleitung (eine von Y1-Y3), dsr vom Y-Dekoder 5 das Potential mit hohem Pegel zugeführt wird, kein hohes Potential. Daher werden in der einen Speicherzelle MC, deren Drain 19 und Steuer-Gate 17 mit der einen Bitleitung bzw. Wortleitung (eine von WL1-WL3), an die vom X-Dekoder 4 die hohe Spannung Vpp angelegt wird, verbunden sind, keine heißen Elektronen erzeugt, die in das Floating-Gate 16 injiziert werden können. Entsprechend bleibt der in der Speicherzelle MC gespeicherte Wert gleich "1".
Wie oben beschrieben worden ist wählen der X-Dekoder 4 und der Y- Dekoder 5 beim Datenschreiben eine Wortleitung bzw. eine Bitleitung aus, und die Schreibschaltung 70 führt der ausgewählten Bitleitung entsprechend dem Wert vom Ein-/Ausgabepuffer 9 ein hohes Potential zu, so daß der externe Wert in eine Speicherzelle MC geschrieben wird.
Nun erfolgt eine Beschreibung des Schaltungsbetriebs beim Datenlöschen.
Der X-Dekoder 4 ist deaktiviert und alle Wortleitungen WL1-WL3 im Speicherzellenfeld 1 nehmen ein Massepotential Vss an. Dadurch erreichen die Steuer-Gates 17 aller Speicherzellen MC das Massepotential.
In ähnlicher Weise ist auch der Y-Dekoder 5 deaktiviert, so daß die mit allen Transistoren 26 im Y-Gatter 2 verbundenen Verbindungsleitungen Y1-Y3 ein Potential mit niedrigem Pegel annehmen. Damit werden alle Transistoren 26 im Y-Gatter 2 gesperrt, so daß die Drains 19 aller Speicherzellen MC in einen schwebenden Zustand gebracht werden.
Der Source-Leitungsschalter 3 führt der Source-Leitung 28 eine hohe Spannung Vpp zu.
Der oben beschriebene Schaltungsbetrieb erzeugt starke elektrische Felder zwischen den Floating-Gates 16 und den Sources 18, wobei die Sources 18 auf einem höheren Potential liegen, so daß in allen Speicherzellen MC ein Tunneleffekt auftritt. Daher fließen in allen Speicherzellen MC die Elektronen aus den Floating-Gates 16 heraus. Das bedeutet, daß in allen Speicherzellen MC im Speicherzellenfeld 1 die Daten kollektiv gelöscht werden.
Nun wird der Schaltungsbetrieb beim Datenlesen beschrieben.
Der X-Dekoder 4 bringt das Potential von nur einer der Wortleitungen WL1-WL3 im Speicherzellenfeld 1 auf einen hohen Pegel und die Potentiale der anderen Wortleitungen auf einen niedrigen Pegel. Damit wird dem Steuer-Gate 17 einer jeden Speicherzelle, die mit der einen Wortleitung verbunden ist, 5V zugeführt.
Der Y-Dekoder legt ein Potential mit hohem Pegel nur an das Gate von einem der Transistoren 26 im Y-Gatter 2 an. Damit wird nur die eine Bitleitung (eine von BL1-BL3), die mit dem einen Transistor 26 verbunden ist, über die Ein-/Ausgangsleitung 27 elektrisch mit dem Leseverstärker 8 verbunden.
Der Source-Leitungsschalter 3 legt die Source-Leitung wie beim Datenschreiben auf Masse.
Entsprechend einem solchen Schaltungsbetrieb, wie er oben beschrieben worden ist, liest der Leseverstärker 80 den Wert in der Speicherzelle MC aus, deren Drain 19 mit dem einen Transistor 26 verbunden sind, der durch den Y-Dekoder 5 durchgeschaltet worden ist, und deren Steuer-Gate 17 mit der Wortleitung verbunden ist, der vom X-Dekoder 4 das Potential mit hohem Pegel zugeführt wird.
Es wird nun angenommen, daß der Verbindungsleitung Y1 und der Wortleitung WL1 ein Potential mit hohem Pegel zugeführt wird. Ob in der Bitleitung BL1, die mit der Ein-/Ausgabeleitung 27 verbunden ist, ein Strom fließt oder nicht, hängt in einem solchen Fall von dem in der Speicherzelle MC gespeicherten Wert ab, die in der Figur von der gestrichelten Linie umgeben ist.
Weil die Schwellenspannung einer Speicherzelle mit einem gespeicherten Wert "1" höher als das Potential Vss mit niedrigem Pegel ist, sind daher die Speicherzellen, deren Steuer-Gates mit den Wortleitungen WL2 und WL3 auf niedrigem Potential verbunden sind, unabhängig von ihren gespeicherten Daten gesperrt. Umgekehrt ist das Potential Vcc mit hohem Pegel höher als die Schwellenspannung einer Speicherzelle mit einem gespeicherten Wert "1" und niedriger als die Schwellenspannung einer Speicherzelle mit einem gespeicherten Wert "0". Entsprechend bestimmt der gespeicherte Wert der Speicherzelle, ob die Speicherzelle, deren Steuer-Gate mit der Wortleitung WL1 auf einem Potential mit hohem Pegel verbunden ist, durchgeschaltet oder gesperrt ist.
Wenn der in der Speicherzelle MC, die in der Figur von einer gestrichelten Linie umgeben ist, gespeicherte Wert gleich "0" ist, ist die Speicherzelle MC daher gesperrt, so daß kein Strom von der Ein-/Ausgangsleitung 27 über den Transistor 26, dessen Gate mit der Verbindungsleitung Y1 verbunden ist, die Bitleitung BL1 und die Speicherzelle MC zur Source-Leitung 28 fließt. Wenn der in der Speicherzelle MC gespeicherte Wert gleich "1" ist, ist die Speicherzelle MC durchgeschaltet, so daß ein Strom von der Ein/ Ausgangsleitung 27 über den Transistor 26, dessen Gate mit der Verbindungsleitung Y1 verbunden ist, die Bitleitung BL1 und die Speicherzelle MC zur Source-Leitung 28 fließt.
Wenn ein Strom von der Bitleitung, die elektrisch mit der Ein/ Ausgangsleitung 27 verbunden ist, zur Source-Leitung 28 fließt, wird das Potential auf der Ein-/Ausgangsleitung 27 gesenkt, während sich das Potential auf der Ein-/Ausgangsleitung 27 nicht vermindert, wenn kein Strom von der Bitleitung , die elektrisch mit der Ein/ Ausgangsleitung 27 verbunden ist, zur Source-Leitung 28 fließt. Der Leseverstärker 80 erfaßt durch eine solche Potentialänderung der Ein-/Ausgangsleitung 27, ob ein Strom in der Bitleitung, die elektrisch mit der Ein-/Ausgangsleitung 27 verbunden ist, fließt oder nicht.
Wenn in der Bitleitung, die elektrisch mit der Ein-/Ausgangsleitung 27 verbunden ist, kein Strom fließt, gibt der Leseverstärker 80 ein Spannungssignal entsprechend dem Wert "0" an den Ein-/Ausgangspuffer 9 der Fig. 5 aus. Wenn in der Bitleitung, die elektrisch mit der Ein-/Ausgangsleitung 27 verbunden ist, ein Strom fließt, legt der Leseverstärker 80 ein Spannungssignal entsprechend dem Wert "1" an den Ein-/Ausgangspuffer 9 der Fig. 5 an.
Beim Datenlesen führt der Ein-/Ausgangspuffer 9 den Ein/ Ausgangsanschlüssen VO0-VO7 das Datensignal zu, das vom Leseverstärker 8 ausgegeben wird.
Nun erfolgt eine Beschreibung des Gesamtschaltungsbetriebs eines Flash-EEPROMs.
Wie in Fig. 5 gezeigt ist, puffert ein Steuersignalpuffer 14 die externen Steuersignale /WE, /OE, /CE und erzeugt ein internes Steuersignal, das zur Steuerung der restlichen Schaltung notwendig ist.
Im Flash-EEPROM werden der Schreib- und Löschmodus entsprechend einer Kombination von extern angelegten Eingangssignalen eingestellt. Das heißt, daß ein Modus zum Zeitpunkt des Anstiegs des Schreibaktivierungssignals /WE entsprechend den Eingabedaten eingestellt wird.
Beim Schreiben werden zuerst eine normale Treiberspannung Vcc und eine hohe Spannung Vpp auf ihre ursprünglichen Werte angehoben. Dann wird das Schreibaktivierungssignal /WE abgesenkt. Das den Ein/ Ausgangsanschlüssen VO0-VO7 extern zugeführte Datensignal wird über den Ein-/Ausgangspuffer 9 synchron zum Anstieg des Schreibaktivierungssignals /WE in einem Befehlsregister 12 verriegelt. Dieses Datensignal wird dann durch einen Befehlsdekoder 13 dekodiert, so daß der Betriebsmodus des Flash-EEPROMs in einen Programmiermodus zum Datenschreiben eingestellt wird.
Dann wird das Schreibaktivierungssignal /WE erneut abgesenkt und ein extern angelegtes Adreßsignal wird im Adreßregister 6 verriegelt. Darüber hinaus wird ein den Ein-/Ausgangsanschlüssen VO0-V07 extern zugeführtes Datensignal DIN über den Ein-/Ausgangspuffer 9 in Abhängigkeit vom Anstieg des Schreibaktivierungssignals /WE in einer Schreibschaltungsgruppe 7 verriegelt.
Anschließend wird von einem Programmierspannungs- Erzeugungsschaltkreis 10 ein Impuls mit hoher Spannung Vpp erzeugt und dem X-Dekoder 4 und den Y-Dekoder 5 zugeführt. Der Y-Dekoder 5 legt diesen Impuls hoher Spannung nur an das Gate desjenigen Transistors 26 im Y-Gatter 2 an, der mit der Bitleitung verbunden ist, die entsprechend der vom Adreßsignal, das im Adreßregister 6 verriegelt ist, bestimmten Speicherzellenspalte gebildet ist. Der X- Dekoder 4 führt diesen Impuls hoher Spannung nur der Wortleitung zu, die entsprechend der vom Adreßsignal, das im Adreßregister 6 verriegelt ist, bestimmten Speicherzellenzeile gebildet ist. Damit wird der in der Schreibschaltungsgruppe 7 verriegelte Wert in der oben beschriebenen Weise in eine Speicherzelle MC im Speicherzellenfeld 1 geschrieben.
Das Schreibaktivierungssignal /WE wird dann abgesenkt, und das den Ein-/Ausgangsanschlüssen VO0-VO7 extern zugeführte Datensignal wird im Befehlsregister 12 verriegelt. Anschließend wird synchron zum Anstieg des Schreibaktivierungssignals /WE ein Programmierverifizierungsmodus eingestellt, um zu überprüfen, ob der Wert korrekt geschrieben worden ist. Zu diesem Zeitpunkt erzeugt ein Verifizierungsspannungs-Erzeugungsschaltkreis 11 eine Spannung, die höher als eine Spannung von 5V ist, die dem Steuer-Gate einer Speicherzelle MC zugeführt wird, wenn Daten normal ausgelesen werden, d. h. ungefähr 6,5V als sogenannte Programmierverifizierungsspannung, indem eine hohe Spannung Vpp benutzt wird, und führt sie dem X-Dekoder 4 und dem Y-Dekoder 5 zu.
Der X-Dekoder 4 führt die Programmierverifizierungsspannung einer Wortleitung zu, die entsprechend der Speicherzellenzeile gebildet, die vom im Adreßregister 6 verriegelten Adreßsignal bestimmt wird. In gleicher Weise führt der Y-Dekoder 5 die Programmierverifizierungsspannung dem Gate des Transistors 26 im Y- Gatter 2 zu, der mit der Bitleitung verbunden ist, die entsprechend der Speicherzellenspalte gebildet, die vom im Adreßregister 6 verriegelten Adreßsignal bestimmt wird. Damit liest in der oben beschriebenen Weise eine Leseverstärkergruppe 8 den in der Speicherzelle MC, die mit der Speicherzellenzeile und der Speicherzellenspalte verbunden ist, die von den im Adreßregister 6 verrieglten Adreßsignale bestimmt sind, gespeicherten Wert aus.
Weil an das Steuer-Gate der Speicherzelle, aus der Daten gelesen werden sollen, ein höheres Potential als beim normalen Lesen angelegt wird, wird die Speicherzelle jedoch durchgeschaltet und der Wert "1" von der Leseverstärkergruppe 8 ausgelesen, wenn ihre Schwellenspannung nicht ausreichend hoch ist, selbst wenn in die Speicherzelle der Wert "0" eingeschrieben ist. Das bedeutet, daß der Verifizierungsspannungs-Erzeugungsschaltkreis 11 eine solche Programmierverifizierungsspannung erzeugt, um die Erfassung eines ungenügenden Schreibens ("Poor-Writing" zu vereinfachen, bei dem beim Schreiben des Wertes "0" nicht ausreichend viele Elektronen in ein Floating-Gate einer Speicherzelle injiziert worden sind und die Schwellenspannung der Speicherzelle nicht auf einen ausreichend hohen Wert verschoben worden ist.
Wenn der von der Leseverstärkergruppe 8 ausgelesene Wert nicht mit dem im Schreibschaltkreis 7 verriegelten Wert übereinstimmt, wird der oben beschriebene Schaltungsbetrieb dann wiederholt und der Wert wird wie oben beschrieben erneut in dieselbe Speicherzelle eingeschrieben. Wenn der von der Leseverstärkergruppe 8 ausgelesene Wert mit dem im Schreibschaltkreis 7 verriegelten Wert übereinstimmt, wird ermittelt, daß der Wert korrekt geschrieben worden ist, so daß das Datenschreiben und die Programmierverifizierung für die Speicherzelle an der nächsten Adresse ausgeführt wird. Wenn das Datenschreiben und die Programmierverifizierung für alle Speicherzellen abgeschlossen ist, stellt der Befehlsdekoder 13 das Flash-EEPROM in einen Lesemodus ein, in dem ein Schaltungsbetrieb für normales Datenlesen ausgeführt werden kann.
In einem EEPROM werden die Daten gelöscht, indem man eine hohe Spannung zwischen das Steuer-Gate 17 und die Source 18 eines Speicherzelle anlegt, um die Kurve des Energiebands zwischen dem Floating-Gate 16 und der Source so zu verschieben, daß die Elektronen vom Floating-Gate 16 zur Source 18 tunneln.
Es ist jedoch in der Praxis schwierig, die Schwellenspannungen aller Speicherzellen MC auf denselben Wert zu senken, selbst wenn eine hohe Spannung zum Löschen von Daten auf einmal an alle Speicherzellen MC im Speicherzellenfeld 1 angelegt wird.
Das bedeutet, daß in manchen Speicherzellen, denen die hohe Spannung zum Löschen von Daten kollektiv zugeführt wird, die beim Schreiben des Wertes "0" injizierten Elektronen vollständig aus dem Floating- Gate 16 entfernt werden, während in manchen anderen Speicherzellen mehr Elektronen und in manchen anderen Speicherzellen weniger Elektronen aus dem Floating-Gate 16 extrahiert werden als beim Schreiben des Werts "0" injiziert wurden.
Die Erscheinung, daß mehr Elektronen aus dem Floating-Gate extrahiert werden als beim Datenschreiben injiziert wurden, wird als "übermäßiges Löschen" ("Overerasing") bezeichnet.
Wie oben beschrieben worden ist, invertiert das übermäßige Löschen die Mehrzahl der Schwellenspannungen der Speicherzellen ins Negative, wodurch Schwierigkeiten beim nachfolgenden Datenlesen und Datenschreiben auftreten. Daher wird gegenwärtig das unten beschriebene Verfahren benutzt, um ein solches übermäßiges Löschen zu vermeiden.
Dazu wird die Breite des Impulses hoher Spannung vermindert, der beim Datenlöschen der Source-Leitung 28 zugeführt wird. Jedesmal wenn der Impuls hoher Spannung mit geringer Impulsbreite der Source- Leitung 28 zugeführt wird, werden die in allen Speicherzellen MC im Speicherzellenfeld 1 gespeicherten Daten ausgelesen und verifiziert, ob alle Daten gleich "1" sind oder nicht. Wenn mindestens eine Speicherzelle erfaßt wird, die keinen Wert "1" speichert, wird der Impuls hoher Spannung mit geringer Impulsbreite wie oben beschrieben der Source-Leitung 28 erneut zugeführt.
Löschverifizierung bedeutet, daß ermittelt wird, ob die in jeder Speicherzelle MC gespeicherten Daten gleich "1" sind oder nicht, d. h. ob der in der jeweiligen Speicherzelle MC gespeicherte Wert durch das Anlegen des Impulses hoher Spannung an die Source-Leitung 28 zum Datenlöschen vollständig gelöscht worden ist.
Diese Verifizierung und das Anlegen des Impulses hoher Spannung an die Source-Leitung 28 zum Datenlöschen werden wiederholt, bis die Daten in allen Speicherzellen MC im Speicherzellenfeld 1 vollständig gelöscht sind.
Nun wird ein Schaltungsbetrieb des gesamten Flash-EEPROM zum Datenlöschen beschrieben.
Zuerst steigen die normale Versorgungsspannung Vcc und die hohe Spannung Vpp an. Anschließend wird der Wert "0" in alle Speicherzellen im Speicherzellenfeld 1 durch Wiederholen des Schaltungsbetriebs im Programmiermodus für alle Adressen im Speicherzellenfeld 1 geschrieben.
Dann fällt das Schreibaktivierungssignal /WE ab und ein den Ein/ Ausgangsanschlüssen VO0-VO7 extern zugeführtes Datensignal wird über den Ein-/Ausgangspuffer 9 im Befehlsregister 12 verriegelt. Das bedeutet, daß ein Löschbefehl, der angibt, daß die im Speicherzellenfeld 1 gespeicherten Daten gelöscht werden sollen, dem Flash-EEPROM zugeführt wird.
Anschließend dekodiert der Befehlsdekoder 13 das im Befehlsregister 12 verriegelte Datensignal, das den Löschbefehl angibt, und versetzt das Flash-EEPROM in einen Löschmodus, um die im Speicherzellenfeld 1 gespeicherten Daten zu löschen.
Wenn as Flash-EEPROM einmal in den Löschmodus versetzt worden ist, legt der Source-Leitungsschalter 3 für eine kurze Zeitspanne vom Abfall bis zum Anstieg des Schreibaktivierungssignals /WE eine hohe Spannung Vpp an die Source-Leitung 28 im Speicherzellenfeld 1 an.
Damit wird in der gleichen Weise wie oben beschrieben ein Tunneleffekt ausgelöst, und die Elektronen werden in der jeweiligen Speicherzelle MC im Speicherzellenfeld 1 vom Floating-Gate zur Source extrahiert.
Beim Anstieg des Schreibaktivierungssignals /WE, nachdem die Zuführung der hohen Spannung Vpp an die Source-Leitung 28 abgeschlossen ist, wird im Adreßregister 6 unabhängig vom externen Adreßsignal ein Adreßsignal verriegelt, das eine Lesestartadresse im Speicherzellenfeld 1 angibt.
Ein extern an die Ein-/Ausgangsanschlüsse VO0-VO7 angelegtes Datensignal wird im Befehlsregister 12 über den Ein-/Ausgangspuffer 9 in Abhängigkeit vom Anstieg des Schreibaktivierungssignals /WE als Löschverifizierungsbefehl verriegelt, der angibt, daß ein Schaltungsbetrieb zum Verifizieren, ob die im Speicherzellenfeld 1 gespeicherten Daten vollständig gelöscht worden sind, ausgeführt werden soll. Der Befehlsdekoder 13 dekodiert das Datensignal, das im Befehlsregister 12 verriegelt worden ist, und versetzt das Flash- EEPROM in den Löschverifizierungsmodus zum Verifizieren, ob die im Speicherzellenfeld 1 gespeicherten Daten vollständig gelöscht worden sind oder nicht.
Wenn das Flash-EEPROM einmal in den Löschverifizierungsmodus versetzt worden ist, erzeugt der Verifizierungsspannungs- Erzeugungsschaltkreis 11 eine Spannung, die etwas niedriger als die Spannung von 5V ist, die dem Steuer-Gate der Speicherzelle beim normalen Datenlesen zugeführt wird, und führt sie dem X-Dekoder 4 und dem Y-Dekoder 5 zu.
Der X-Dekoder 4 legt die etwas niedrigere Spannung an eine Wortleitung an, die entsprechend einer Speicherzellenzeile gebildet ist, die vom im Adreßregister 6 verriegelten Adreßsignal bestimmt wird. In gleicher Weise legt der Y-Dekoder 5 die etwas niedrigere Spannung an das Gate eines Transistors 26 unter den Transistoren 26 im Y-Gate 2 an, der mit einer Bitleitung verbunden ist, die entsprechend einer Speicherzellenspalte gebildet ist, die vom im Adreßregister 6 verriegelten Adreßsignal bestimmt wird. Entsprechend wird der in einer Speicherzelle MC gespeicherte Wert, die vom im Adreßregister 6 verriegelten Adreßsignal bestimmt wird, von der Leseverstärkergruppe 8 nach demselben Prinzip wie beim normalen Datenlesen ausgelesen.
Weil das Potential, das dem Steuer-Gate der Speicherzelle zugeführt wird, aus der die Daten gelesen werden sollen, jedoch niedriger als beim normalen Datenlesen ist, wird die Speicherzelle MC niemals durchgeschaltet und der von der Leseverstärkergruppe 8 gelesene Wert wird niemals gleich "1", solange die Schwellenspannung der Speicherzelle MC durch das oben beschriebene Datenlöschen nicht auf einen ausreichend niedrigen Wert gesenkt worden ist.
Wenn die in das Floating-Gate der Speicherzelle MC injizierten Elektronen selbst durch den oben beschriebenen Schaltungsbetrieb für das Datenlöschen nicht vollständig entfernt worden sind, wird die Schwellenspannung der Speicherzelle MC nicht vollständig abgesenkt. Wenn jedoch die dem Steuer-Gate zugeführte Spannung in gewissem Maß hoch ist, d. h. gleich oder höher als die Schwellenspannung ist, wird die Speicherzelle MC trotz des ungenügenden Datenlöschens durchgeschaltet. Wenn die dem Steuer-Gate zugeführte Spannung niedrig ist, werden nur die Speicherzellen durchgeschaltet, die eine ausreichend niedrige Schwellenspannung aufweisen.
Um sicherer zu verifizieren, ob die in der jeweiligen Speicherzelle MC gespeicherten Daten vollständig gelöscht worden sind, wird die dem Steuer-Gate zugeführte Spannung zum Lesen von Daten im Löschverifizierungsmodus niedriger als beim normalen Datenlesen eingestellt.
Wenn der von der Leseverstärkergruppe 8 ausgelesene Wert gleich "0" ist, kann ermittelt werden, daß der in der Speicherzelle MC, die vom gegenwärtig im Adreßregister 6 verriegelten Adresse bestimmt wird, gespeicherte Wert noch nicht vollständig gelöscht worden ist, so daß der Schaltungsbetrieb zum Ausgeben einer hohen Spannung Vpp zum Datenlöschen und zum Datenlesen für die Löschverifizierung erneut wiederholt wird.
Wenn der von der Leseverstärkergruppe 8 ausgelesene Wert gleich "1" ist, kann erfaßt werden, daß der in der Speicherzelle MC, die vom gegenwärtig im Adreßregister 6 verriegelten Adresse bestimmt wird, gespeicherte Wert vollständig gelöscht worden ist. Wenn das im Adreßregister 6 verriegelte Adreßsignal in diesem Fall nicht die letzte Adresse im Speicherzellenfeld 1 angibt, wird das im Adreßregister 6 verriegelte Adreßsignal inkrementiert, und der oben beschriebene Schaltungsbetrieb wird wiederholt.
Wenn das im Adreßregister 6 verriegelte Adreßsignal nach diesen Schaltungsbetrieben die letzte Adresse im Speicherzellenfeld 1 angibt, versetzt das Befehlsregister 12 das Flash-EEPROM in den normalen Datenlesemodus, weil bestimmt werden kann, daß die in allen Speicherzellen MC im Speicherzellenfeld 1 gespeicherten Daten vollständig gelöscht worden sind.
Wie oben beschrieben worden ist, werden beim beschriebenen Flash- EEPROM die gespeicherten Daten in allen Speicherzellen im Speicherzellenfeld kollektiv durch einen einzigen Datenlöschvorgang gelöscht, weil die Sources aller Speicherzellen im Speicherzellenfeld mit derselben Source-Leitung verbunden sind, der ein Löschimpuls zugeführt wird. Damit wird das Datenlöschen nicht auf einer Bytebasis wie beim Datenschreiben und Datenlesen ausgeführt, sondern gleichzeitig für alle Bits.
Wenn Daten bereits in das Speicherzellenfeld geschrieben worden sind und die Daten durch neue Daten überschrieben werden sollen, müssen die Daten aus dem Speicherzellenfeld gelöscht werden, bevor neue Daten geschrieben werden können. Weil das Datenschreiben kollektiv für alle Speicherzellen ausgeführt wird, werden die in allen Speicherzellen gespeicherten Daten vor dem Überschreiben gelöscht, selbst wenn nur die Werte in manchen der Speicherzellen überschrieben werden sollen. Entsprechend ist es notwendig dieselben Daten wie vor dem Löschen in die Speicherzellen zu schreiben, deren gespeicherte Daten nicht überschrieben werden sollen.
Das bedeutet, daß Daten in alle Speicherzellen neu geschrieben werden, selbst wenn die gespeicherten Daten von nur ein paar Speicherzellen überschrieben werden sollen. Damit dauert es länger, Daten zu überschreiben.
Weil die Daten jeder Speicherzelle ferner nur begrenzt oft überschrieben werden können, ist es nachteilig, daß die Speicherzellen unnötigerweise einer elektrischen Belastung durch Anlegen der hohen Spannung zum Datenlöschen und Datenschreiben ausgesetzt werden. Entsprechend sollte auch in diesem Zusammenhang beim Überschreiben von Daten das Anlegen eines Löschimpulses und eines Schreibimpulses an eine Speicherzelle vermieden werden, wo ein Überschreiben der gespeicherten Daten unnötig ist.
Die JP 3-76 098 schlägt z. B. ein Flash-EEPROM vor, bei dem das Datenlöschen auf der Basis eines vorbestimmten Anzahl von Speicherzellen ausgeführt werden kann. Fig. 8 zeigt ein schematisches Blockschaltbild eines Beispiels, das als Struktur für ein solches Flash-EEPROM angesehen werden kann.
Wie in Fig. 8 gezeigt ist, ist das Speicherzellenfeld 1 bei diesem Flash-EEPROM in m Blöcke 1-0 bis 1-(m-1) unterteilt. Ein Source- Leitungsdekoder 20 steuert eine Source-Leitungsschaltgruppe 3 in Abhängigkeit von einem Adreßsignal vom Adreßregister 6, so daß ein Löschimpuls vom Source-Leitungsschaltgruppe nur an einen dieser Blöcke 1-0 bis 1-(m-1) angelegt wird. Weil Struktur und Betrieb der anderen Abschnitte in diesem Flash-EEPROM mit dem in Fig. 5 gezeigten Flash-EEPROM übereinstimmen, wird deren Beschreibung hier nicht wiederholt.
Unter Bezugnahme auf die Fig. 9 erfolgt nun eine Beschreibung der Struktur des Speicherzellenfeldes 1 und seiner Peripherieschaltung und ein Schaltungsbetrieb der Peripherieschaltung, wenn in diesem Flash-EEPROM Daten gelöscht werden.
Fig. 9 zeigt die Struktur des Speicherzellenfeldes 1 und seiner Peripherieschaltung unter der Annahme, daß in jedem der Blöcke 1-0 bis 1-(m-1) zwei Speicherzellenzeilen existieren und die Bitzahl (n+1) der Ein-/Ausgangsdaten DO bis Dn gleich 2 ist. Fig. 9 zeigt repräsentativ nur die Blöcke 1-0 und 1-1 von den Blöcken 1-0 bis 1- (m-1), die das Speicherzellenfeld 1 bilden, und die entsprechenden Peripherieschaltungen, um die Figur zu vereinfachen.
Ein Y-Gatter 2 weist dieselbe Anzahl von Ein-/Ausgangsleitungen 52 und 53 wie Bit in den Ein-/Ausgangsdaten D₀-Dn enthalten sind, und N-Kanal MOS-Transistoren 56-59 auf, die zwischen der jeweiligen Ein/ Ausgangsleitung und entsprechenden Speicherzellenfeldblöcken 1-0 bis 1-(m-1) gebildet sind.
Die in Fig. 8 gezeigten externen Anschlüsse zum Empfangen der Ein/ Ausgangsdaten D₀-Dn sind eins-zu-eins zu den Ein-/Ausgangsleitungen im Y-Gatter 2 gebildet. Das bedeutet, daß beim Datenlesen am jeweiligen externen Anschluß Daten entsprechend dem Erfassungsergebnis eines Leseverstärkers erscheinen, der mit einer entsprechenden Ein-/Ausgangsleitung verbunden ist, und daß beim Datenschreiben jedem externen Anschluß Schreibdaten extern zugeführt werden, die in eine Speicherzelle geschrieben werden sollen, die mit einer entsprechenden Ein-/Ausgangsleitung verbunden ist. Damit werden Daten mit einer vorbestimmten Bitlänge kollektiv in einen der Speicherzellenblöcke geschrieben und Daten einer vorbestimmten Bitlänge kollektiv aus einem Speicherzellenfeldblock gelesen.
Das bedeutet, daß alle Speicherzellen, die elektrisch mit einer Ein/ Ausgangsleitung verbunden werden können, dasselbe Bit der Schreibdaten und Lesedaten verarbeiten.
Wie in Fig. 9 dargestellt ist, sind vier Speicherzellen 31, 32, 35 und 36, die mit den Transistoren 56 und 58 verbunden und entsprechend der Ein-/Ausgangsleitung 52 gebildet sind und vier Speicherzellen 33, 34, 37 und 38, die mit den Transistoren 57 und 59 verbunden und entsprechend der Ein-/Ausgangsleitung 53 gebildet sind, zum Schreiben und Lesen des niederwertigen Datenbit D₀ und des höherwertigen Datenbit D1 gebildet.
Die Leseverstärkergruppe 8 weist Leseverstärker 48 und 49 auf, die entsprechend den Ein-/Ausgangsleitungen 52 bzw. 53 im Y-Gatter gebildet sind. In ähnlicher Weise weist eine Schreibschaltungsgruppe 7 Schreibschaltkreise 50 und 51 auf, die entsprechend den Ein/ Ausgangsleitungen 52 bzw. 53 im Y-Gatter gebildet sind.
Jeder der Speicherzellenfeldblöcke 1-0 bis 1-(m-1) weist dieselbe Zahl von Bitleitungen 60 und 61 (62 und 63) auf wie Ein/ Ausgangsleitungen 52 und 53 vorhanden sind. Die Bitleitungen im jeweiligen Speicherzellenfeldblock sind mit den zwei entsprechenden der Transistoren 56-59 im Y-Gatter 2 verbunden.
Das bedeutet, daß eine Bitleitung 60 im Speicherzellenfeldblock 1-0 und eine Bitleitung 62 im Speicherzellenfeldblock 1-1 über Transistoren 56 und 58 mit derselben Ein-/Ausgangsleitung 52 Verbunden sind, und daß eine weitere Bitleitung 61 im Speicherzellenfeldblock 1-0 und eine weitere Bitleitung 63 im Speicherzellenfeldblock 1-1 über Transistoren 57 bzw. 59 mit der anderen Ein-/Ausgangsleitung 52 verbunden sind.
Jeweils zwei der Transistoren 56-59 im Y-Gatter 2 entsprechend demselben Speicherzellenfeldblock werden vom Y-Dekoder 5 gesteuert.
Das bedeutet, daß die Gates der Transistoren 56 und 57, die entsprechend dem Speicherzellenfeldblock 1-0 gebildet sind, über dieselbe Signalleitung Y1 mit dem Y-Dekoder 5 verbunden sind, und daß die Gates der Transistoren 58 und 59, die entsprechend dem Speicherzellenfeldblock 1-1 gebildet sind, über eine Signalleitung Y2, die von der Signalleitung Y1 verschieden ist, mit dem Y-Dekoder 5 verbunden sind.
Der Y-Dekoder 5 gibt beim Schreiben und Lesen von Daten ein Potential mit hohem Pegel entweder auf die Signalleitung Y1 oder die Signalleitung Y2 aus, die mit den Gates der Transistoren 56-59 im Y- Gatter 2 verbunden sind. Entsprechend werden beim Lesen und Schreiben von Daten nur zwei der Transistoren 56-59 im Y-Gatter entsprechend nur einem der Speicherzellenfeldblöcke durchgeschaltet und verbinden die Bitleitungen in dem einen Speicherzellenfeldblock mit den Ein-/Ausgangsleitungen 52 und 53.
Beim Lesen von Daten werden die Leseverstärker 48 und 49 so betrieben, daß sie erfassen, ob ein Strom in den entsprechenden Ein/ Ausgangsleitungen 52 und 53 fließt.
Beim Schreiben von Daten arbeitet jeder der Schreibschaltkreise 50 und 51 so, daß eine hohe Spannung Vpp selektiv einer entsprechenden Ein-/Ausgangsleitung (52 oder 53) entsprechend den extern angelegten Schreibdaten zugeführt wird. Der X-Dekoder 4 arbeitet auch, um die Potentiale der Wortleitungen WL1 und WL2 in derselben Weise wie beim in Fig. 5 dargestellten Flash-EEPROM zu steuern.
Wortleitungen WL1 und WL2 sind gemeinsam für alle Speicherzellenfeldblöcke 1-0 bis 1-(m-1) gebildet.
Entsprechend werden beim Datenschreiben zwei Speicherzellen, die mit der einen Wortleitung in jedem der Speicherzellenfeldblöcke 1-0 bis 1-(m-1) verbunden sind, in einen Datenschreibzustand gebracht, wenn ein hohes Potential Vpp an eine der Wortleitungen angelegt wird. Weil der Y-Gatterabschnitt 2 den Y-Dekoder 5 jedoch so steuert, daß die Bitleitungen in nur einem der Speicherzellenfeldblöcke mit den Ein-/Ausgangsleitungen 52 und 53 verbunden werden, werden die externen Daten nur in diejenigen Speicherzellen unter den Speicherzellen, die mit der einen Wortleitung verbunden sind, der das hohe Potential Vpp zugeführt wird, geschrieben, die zu dem einen Speicherzellenfeldblock gehören.
Wenn z. B. der Y-Dekoder 5 ein Potential mit hohem Pegel der Signalleitung Y1 zuführt und der X-Dekoder 4 ein hohes Potential Vpp der Wortleitung WL1 zuführt, werden die Speicherzellen 31 und 33 im Speicherzellenfeldblock 1-0 in den Datenschreibzustand gebracht, und die Potentiale auf den Ein-/Ausgangsleitungen 52 und 53 werden über die durchgeschalteten Transistoren 56 und 57 zu den Bitleitungen 60 und 61 übertragen. Entsprechend werden Daten in die Speicherzellen 31 bzw. 33 geschrieben.
Beim Datenlesen legt der X-Dekoder 4 ein Potential mit hohem Pegel an eine der Wortleitungen an, so daß alle Speicherzellen in einen Datenlesezustand gebracht werden, die mit der Wortleitung in jedem der Speicherzellenfeldblöcke 1-0 bis 1-(m-1) verbunden sind. Auch beim Datenlesen jedoch werden die Daten aus nur einem Speicherzellenfeldblock gelesen, weil die Bitleitungen in nur einem der Speicherzellenfeldblöcke elektrisch mit den Ein/ Ausgangsleitungen 52 und 53 verbunden werden.
Wenn z. B. der Y-Dekoder 5 ein Potential mit hohem Pegel der Signalleitung Y1 zuführt und der X-Dekoder 4 ein Potential mit hohem Pegel der Wortleitung WL1 zuführt, wird jeder der Transistoren 31, 33, 35 und 37, die mit der Wortleitung WL1 im jeweiligen der. Speicherzellenfeldblöcke 1-0 bis 1-(m-1) verbunden sind, entsprechend den gespeicherten Daten durchgeschaltet oder gesperrt. Es werden jedoch nur die Bitleitungen 60 und 61, die mit zwei Speicherzellen 31 und 33 verbunden sind, die zum Speicherzellenfeldblock 1-0 gehören, über die durchgeschalteten Transistoren 56 und 57 elektrisch mit den Ein-/Ausgangsleitungen 52 und 53 verbunden. Daher hängt es von den in den Speicherzellen 31 und 33 im Speicherzellenfeldblock 1-0 gespeicherten Daten ab, ob in den Ein-/Ausgangsleitungen 52 und 53 ein Strom fließt.
Auf diese Weise werden auch beim Datenlesen die Daten aus nur einem der Speicherzellenfeldblöcke gelesen.
Die Source-Leitungsschaltgruppe 3 weist Source-Leitungsschalter 43 und 44 auf, die entsprechend allen Speicherzellenfeldblöcken 1-0 bis 1-(m-1) gebildet sind.
Die Source-Leitungen 281 und 282 sind einzeln für die Speicherzellenfeldblöcke 1-0 bis 1-(m-1) gebildet. Die Sources aller Speicherzellen im jeweiligen Speicherzellenfeldblock sind über eine entsprechende Source-Leitung mit einem entsprechenden Source- Leitungsschalter verbunden.
Jeder der Source-Leitungsschalter 43 und 44 wird von einem Source- Leitungsdekoder 20 gesteuert und arbeitet beim Schreiben und Lesen von Daten in gleicher Weise wie der Source-Leitungsschalter 3 im Flash-EEPROM, das in Fig. 5 gezeigt ist. Beim Datenlöschen wird jeder Source-Leitungsschalter von einem Source-Leitungsdekoder 20 gesteuert, um der Source-Leitung eines entsprechenden Speicherzellenfeldblocks selektiv ein hohes Potential Vpp zuzuführen.
Wenn der Befehlsdekoder 13 den Datenlöschmodus anweist, dekodiert genauer gesagt der Source-Leitungsdekoder 20 das Adreßsignal vom Adreßregister 6, und gibt ein Steuersignal aus, damit einer der Source-Leitungsschalter 43 und 44 in der Source-Leitungsschaltgruppe 3 ein hohes Potential Vpp und der andere Source-Leitungsschalter kein solches Potential Vpp erzeugt. Damit wird das hohe Potential Vpp nur der Source-Leitung im Speicherzellenfeldblock zugeführt, der entsprechend dem einen Source-Leitungsschalter gebildet ist, weil das hohe Potential Vpp nur von einem Source-Leitungsschalter erzeugt wird.
Weil der X-Dekoder 4 und der Y-Dekoder 5 in derselben Weise wie beim in Fig. 5 dargestellten Flash-EEPROM arbeiten, werden die Steuer- Gates aller Speicherzellen in allen Speicherzellenfeldblöcken 1-0 bis 1-(m-1) auf Masse gelegt, und ihre Drains werden in einen schwebenden Zustand gebracht. Daher werden die in allen Speicherzellen im einen Speicherzellenfeldblock gespeicherten Daten, der dem Source-Leitungsschalter entspricht, der das hohe Potential erzeugt, kollektiv gelöscht, während die Daten, die in den Speicherzellen in den anderen Speicherzellenfeldblöcken gespeichert sind, nicht gelöscht werden.
Wie in Fig. 9 gezeigt ist, führt der Source-Leitungsschalter 43 der Source-Leitung 281 z. B. ein hohes Potential Vpp zu, wenn der Source- Leitungsdekoder 20 den Source-Leitungsschalter 43 anweist, ein hohes Potential Vpp zu erzeugen, während der Source-Leitungsschalter 44 der anderen Source-Leitung 282 kein Potential Vpp zuführt. Wie in Fig. 9 dargestellt ist, wird damit der Tunneleffekt nur zwischen den Sources und Floating-Gates in den Speicherzellen 31 bis 34 im Speicherzellenfeldblock 1-0 ausgelöst, und die in diesen Speicherzellen gespeicherten Daten werden kollektiv gelöscht. Umgekehrt weist keine der Speicherzellen 34-38 im Speicherzellenfeldblock 1-1 eine Source-Floating-Gate-Spannung auf, die groß genug wäre, um den Tunneleffekt zu bewirken, so daß in diesen Speichern keine Daten gelöscht werden.
Dem Source-Leitungsdekoder 20 wird ein Adreßsignal zugeführt, dessen Dekodierung es ermöglicht, einen der Speicherzellenfeldblöcke zu bestimmen. Wenn z. B. Daten, die angeben, welcher Speicherzellenblock eine Speicherzelle enthält, deren Daten geschrieben oder ausgelesen werden sollen, in den höherwertigen Bits eines Mehr-Bit-Wertes enthalten ist, der ein extern angelegtes Adreßsignal bildet, können diejenigen dem Source-Leitungsdekoder 20 zugeführt werden, die dem Wert von ein paar der höherwertigen Bits unter den Ausgangssignalen des in Fig. 8 dargestellten Adreßregisters entsprechen.
Wie oben beschrieben worden ist werden die im Speicherzellenfeld 1 gespeicherten in Übereinstimmung mit diesem Flash-EEPROM blockweise gelöscht. Entsprechend werden beim Überschreiben der im Speicherzellenfeld 1 gespeicherten Daten nur die in einem Block gespeicherten Daten gelöscht, in dem es erforderlich ist, die gespeicherten Daten zu verändern, wenn ein externes Adreßsignal so eingestellt wird, daß von einem Source-Leitungsschalter, der entsprechend einem Block gebildet ist, in dem keine gespeicherten Daten geändert werden müssen, kein hohes Potential Vpp erzeugt wird.
Wie oben beschrieben worden ist verwendet das Flash-EEPROM, bei dem Daten blockweise gelöscht werden können, einen Source- Leitungsdekoder, der ein Adreßsignal als Eingabe benutzt, um einen Source-Leitungsschalter zu steuern, der entsprechend dem jeweiligen Speicherzellenfeldblock gebildet ist.
Der Source-Leitungsdekoder muß ein externes Adreßsignal dekodieren, um an einen Source-Leitungsschalter ein Signal anzulegen, das ihn anweist, ein hohes Potential Vpp zu erzeugen. Daher muß der Source- Leitungsdekoder Schaltungen aufweisen, die entsprechend allen Source-Leitungsschaltern gebildet sind, und jede muß in Abhängigkeit von einer bestimmten Adreßeingabe ein Steuersignal erzeugen können, das anweist, ein hohes Potential Vpp zu erzeugen. Außerdem ist es erforderlich, Signalleitungen zwischen diesen Schaltungen und entsprechenden Source-Leitungsschaltern separat zu bilden.
Wie in Fig. 9 gezeigt ist, weist z. B. der Source-Leitungsdekoder 20 einen Dekoder 200, der ein Steuersignal erzeugen kann, das anweist, ein hohes Potential Vpp nur dann zu erzeugen, wenn ein Adreßsignal, das eine der Speicherzellen 31 bis 34 im Speicherzellenfeldblock 1-0 bestimmt, als Eingabe zugeführt wird, und einen Dekoder 210, der ein Steuersignal erzeugen kann, das anweist, ein hohes Potential Vpp nur dann zu erzeugen, wenn ein Adreßsignal zum Auswählen von einer der Speicherzellen 35 bis 38 im Speicherzellenfeldblock 1-1 als Eingabe zugeführt wird, auf. Separat sind eine Signalleitung 46 zum Anlegen des Ausgangssignals vom Dekoder 200 an den Source-Leitungsschalter 43 und eine Signalleitung 46 zum Anlegen des Ausgangssignals vom Dekoder 210 an den Source-Leitungsschalter 44 gebildet.
Weil ein Speicherzellenfeld in eine Vielzahl von Blöcke unterteilt ist, muß in der Praxis dieselbe Anzahl von Signalleitungen wie diese Blöcke zwischen der Source-Leitungsschaltergruppe 3 und dem Source- Leitungsdekoder 20 und dieselbe Anzahl von Dekodern wie diese Signalleitungen muß im Source-Leitungsdekoder 20 gebildet werden.
Weil jeder Dekoder im Source-Leitungsdekoder 20 in der Praxis als Eingabe einen Wert aus einer Vielzahl von Datenbits empfängt, die ein externes Adreßsignal bilden, belegt er eine relativ große Schaltkreisfläche. Entsprechend wird eine große Fläche auf dem Halbleitersubstrat vom Source-Leitungsdekoder 20 und den Signalleitungen zwischen dem Source-Leitungsdekoder 20 und der Source-Leitungsschaltergruppe 3 belegt. Damit wird die Chipgröße eines solchen Flash-EEPROMs vergrößert. Das widerspricht der allgemeinen Forderung nach einer reduzierten Chipgröße für integrierte Halbleiterschaltkreiseinrichtungen.
Aufgabe der Erfindung ist es, eine nicht-flüchtige Halbleiterspeichereinrichtung zu schaffen, bei der die in einem Speicherzellenfeld gespeicherten Daten blockweise gelöscht werden können, ohne die Chipgröße zu erhöhen. Außerdem soll in einer nicht­ flüchtigen Halbleiterspeichereinrichtung ein blockweises Datenlöschen ausgeführt werden, wobei eine geringere Anzahl von Signalleitungen erforderlich ist. Ferner soll in einer nicht­ flüchtigen Halbleiterspeichereinrichtung ein blockweises Datenlöschen ausgeführt werden, indem eine kleinere Schaltung hinzugefügt wird. Aufgabe der Erfindung ist es ferner, die Chipgröße einer nicht-flüchtigen Halbleiterspeichereinrichtung, bei der Daten blockweise gelöscht werden können, zu vermindern.
Die Aufgabe wird gelöst durch die in Anspruch 1 oder 11 gekennzeichnete Vorrichtung. Nach einem Aspekt weist eine erfindungsgemäße nicht-flüchtige Halbleiterspeichereinrichtung eine Mehrzahl von Speicherzellenfeldblöcken, einen Datenbus, dem ein Potential entsprechend den Schreibdaten zugeführt wird, und eine Mehrzahl von ersten Verbindungsschaltungen sowie eine Mehrzahl von Hochspannungs-Erzeugungsschaltungen, die entsprechend der Mehrzahl von Speicherzellenfeldblöcken gebildet sind, auf. Jeder Speicherzellenfeldblock weist eine Mehrzahl von Speicherzellen, die in einer Mehrzahl von Spalten angeordnet sind, wobei jede Speicherzelle elektrisch beschrieben und gelöscht werden kann, und eine Mehrzahl von Bitleitungen, die entsprechend der Mehrzahl von Spalten gebildet sind, auf. Jede erste Verbindungsschaltung verbindet die Mehrzahl von Bitleitungen in einem entsprechenden Speicherzellenfeldblock elektrisch mit dem Datenbus. Jede Hochspannungs-Erzeugungsschaltung erzeugt eine hohe Spannung zum kollektiven Löschen gespeicherter Daten in allen Speicherzellen innerhalb des entsprechenden Speicherzellenfeldblocks.
Die erfindungsgemäße nicht-flüchtige Halbleiterspeichereinrichtung weist ferner eine Potentialversorgungsschaltung, die von einem Bestimmungssignal abhängig ist, das einen Datenlöschmodus bestimmt, zum Ausgeben eines vorbestimmten Potentials an den Datenbus, eine Aktivierungsschaltung zum selektiven Aktivieren von einer der Mehrzahl von Verbindungsschaltungen im Datenlöschmodus, und eine zweite Verbindungsschaltung zum elektrischen Verbinden der jeweiligen Hochspannungs-Erzeugungsschaltung mit einer vorbestimmten der Mehrzahl von Bitleitungen innerhalb eines entsprechenden Speicherzellenfeldblocks im Datenlöschmodus, auf. Jede Hochspannungs-Erzeugungsschaltung wird in Abhängigkeit davon aktiviert, daß die mit der zweiten Verbindungsschaltung verbundene Bitleitung ein vorbestimmtes Potential erreicht.
In Übereinstimmung mit der nicht-flüchtigen Halbleiterspeichereinrichtung wird das dem Datenbus in Abhängigkeit vom Signal, das den Löschmodus angibt, zugeführte Potential an nur die eine Bitleitung in dem Speicherzellenfeldblock übertragen, der der aktivierten Verbindungsschaltung entspricht, wenn eine der Verbindungsschaltungen durch die Aktivierungsschaltung im Datenlöschmodus selektiv aktiviert wird. Daher wird nur die Hochspannungs-Erzeugungsschaltung aktiviert, die dem Speicherzellenblock entspricht. Damit werden die in den Speicherzellen im Speicherzellenblock, der entsprechend der aktivierten Verbindungsschaltung gebildet ist, gespeicherten Daten durch die hohe Spannung kollektiv gelöscht, die von der entsprechenden Hochspannungs-Erzeugungsschaltung erzeugt wird.
Nach einem weiteren Aspekt weist eine erfindungsgemäße nicht­ flüchtige Halbleiterspeichereinrichtung eine Mehrzahl von Speicherzellenfeldblöcken, die jeweils eine Mehrzahl von Speicherzellen umfaßt, die in einer Mehrzahl von Spalten und Zeilen angeordnet sind, wobei jede Speicherzelle elektrisch mit Daten beschrieben oder gelöscht werden kann, eine Mehrzahl von Bitleitungen, die entsprechend der Mehrzahl von Spalten gebildet sind, eine Mehrzahl von Wortleitungen, die entsprechend der Mehrzahl von Zeilen gebildet sind, einen Datenbus, dem beim Datenschreiben ein Potential entsprechend den extern angelegten Schreibdaten zugeführt wird, eine Mehrzahl von ersten Verbindungsschaltungen, die entsprechend der Mehrzahl von Speicherzellenblöcken gebildet sind, um jeweils eine Mehrzahl von Bitleitungen in einem entsprechenden Speicherzellenfeldblock mit dem Datenbus zu verbinden, und eine Mehrzahl von Hochspannungs-Erzeugungsschaltungen, die entsprechend der Mehrzahl von Speicherzellenfeldblöcken gebildet sind, um jeweils eine hohe Spannung zum kollektiven Löschen gespeicherter Daten in der Mehrzahl von Speicherzellen in einem entsprechenden Speicherzellenfeldblock zu erzeugen, auf.
Die nicht-flüchtige Halbleiterspeichereinrichtung weist ferner eine Potentialversorgungsschaltung zum Anlegen eines vorbestimmten Potentials an den Datenbus im Datenlöschmodus, eine erste Dekodierschaltung zum Dekodieren eines Adreßsignals, um ein Signal zum Aktivieren einer der Mehrzahl erster Verbindungsschaltungen und zum Deaktivieren aller anderen ersten Verbindungsschaltungen im Datenschreibmodus, Datenlesemodus und Datenlöschmodus zu erzeugen, eine zweite Verbindungsschaltung zum elektrischen Verbinden der jeweiligen der Mehrzahl von Hochspannungs-Erzeugungsschaltungen mit einer vorbestimmten der Mehrzahl von Bitleitungen in einem entsprechenden Speicherzellenfeldblock im Datenlöschmodus, und eine zweite Dekodierschaltung zum Dekodieren eines Adreßsignals, um eine der Mehrzahl von Wortleitungen im jeweiligen der Mehrzahl von Speicherzellenfeldblöcken im Datenschreibmodus und Datenlesemodus auszuwählen, um alle der Mehrzahl von Wortleitungen in jeder der Mehrzahl von Speicherzellenfeldblöcken im Datenlöschmodus in einen nicht-ausgewählten Zustand zu bringen, auf.
Jede der Mehrzahl von Hochspannungs-Erzeugungsschaltungen wird in Abhängigkeit davon aktiviert, daß die mit der zweiten Verbindungsschaltung verbundene Bitleitung ein vorbestimmtes Potential erreicht.
In Übereinstimmung mit der nicht-flüchtigen Halbleiterspeichereinrichtung wird die erste Dekodierschaltung zum Auswählen einer Bitleitung, die elektrisch mit dem Datenbus verbunden werden soll, auch im Datenlöschmodus betrieben. Daher wird das vorbestimmte Potential, das dem Datenbus im Datenlöschmodus zugeführt wird, nur an die Hochspannungs-Erzeugungsschaltung angelegt, die dem Speicherzellenfeldblock entspricht, der die ausgewählte Bitleitung enthält, um diese zu aktivieren.
Nach einem weiteren Aspekt betrifft die vorliegende Erfindung ein Verfahren zum blockweisen Löschen von Daten in einer nicht- flüchtigen Halbleiterspeichereinrichtung, die eine Mehrzahl von Speicherzellenfeldblöcken mit einer Mehrzahl von Speicherzellen, die jeweils in einer Mehrzahl von Spalten und Zeilen angeordnet sind, wobei jede Speicherzelle elektrisch mit Daten beschrieben oder gelöscht werden kann, eine Mehrzahl von Bitleitungen, die entsprechend der Mehrzahl von Spalten gebildet sind, eine Mehrzahl von Wortleitungen, die entsprechend der Mehrzahl von Zeilen gebildet sind, einen Datenbus, dem ein Potential entsprechend den extern angelegten Schreibdaten zugeführt wird, eine Mehrzahl von Verbindungsschaltungen, die entsprechend der Mehrzahl von Speicherzellenblöcken gebildet sind, um jeweils die Mehrzahl von Bitleitungen in einem entsprechenden Speicherzellenfeldblock mit dem Datenbus zu verbinden, und eine Mehrzahl von Hochspannungs- Erzeugungsschaltungen, die entsprechend der Mehrzahl von Speicherzellenfeldblöcken gebildet sind, um jeweils eine hohe Spannung zum kollektiven Löschen gespeicherter Daten in der Mehrzahl von Speicherzellen in einem entsprechenden Speicherzellenfeldblock zu erzeugen, aufweisen. Das Verfahren ist in Anspruch 13 gekennzeichnet. Das Verfahren weist die Schritte Anlegen eines vorbestimmten Signals an den Datenbus, Treiben aller der Mehrzahl von Wortleitungen auf ein vorbestimmtes niedriges Potential, selektives Aktivieren von einer der Mehrzahl von Verbindungsschaltungen, elektrisches Verbinden der jeweiligen der Mehrzahl von Hochspannungs-Erzeugungsschaltungen mit den Bitleitungen in einem entsprechenden Speicherzellenfeldblock, und Aktivieren der Hochspannungs-Erzeugungsschaltung entsprechend dem Speicherzellenfeldblock, der die Bitleitung enthält, der über die aktivierte Verbindungsschaltung das vorbestimmte Signal zugeführt wird, auf.
In Übereinstimmung mit dem Verfahren legt jede Hochspannungs- Erzeugungsschaltung eine hohe Spannung zum Datenlöschen an einen entsprechenden Speicherzellenfeldblock an, wenn der Bitleitung im entsprechenden Speicherzellenfeldblock vom Datenbus ein vorbestimmtes Signal zugeführt wird.
Daher können in Übereinstimmung mit der Erfindung die in einem Speicherzellenfeld in einer nicht-flüchtigen Halbleiterspeichereinrichtung gespeicherten Daten auf der Basis einer beliebigen Anzahl von Blöcken gelöscht werden, indem eine kleine Zahl von Verbindungen und Schaltungen hinzugefügt wird. Ferner wird die Anzahl der Verbindungen nicht vergrößert, die zum Datenlöschen gehören, selbst wenn die Anzahl der Blöcke vergrößert wird, so daß es möglich ist, die im Speicherzellenfeld gespeicherten Daten auf der Basis kleinerer Einheiten zu löschen, ohne die Chipfläche zu vergrößern.
Wenn die vorliegende Erfindung auf ein Flash-EEPROM angewandt wird, kann daher eine nicht-flüchtige Halbleiterspeichereinrichtung mit erheblich verbesserter Leistung gebildet werden.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung eines Ausführungsbeispieles anhand der Figuren. Von den Figuren zeigt
Fig. 1 ein schematisches Blockschaltbild der Gesamtstruktur eines Flash-EEPROMs nach einer Ausführungsform der Erfindung;
Fig. 2 ein Schaltbild einer Teilstruktur des Flash-EEPROM nach der Ausführungsform;
Fig. 3 ein Zeitdiagramm zur Erläuterung des Betriebs der in Fig. 2 dargestellten Schaltung;
Fig. 4 ein Schaltbild eines Beispiels für die Struktur des in Fig. 2 dargestellten Source-Leitungs-Latch-Schaltkreises;
Fig. 5 ein schematisches Blockschaltbild der Gesamtstruktur eines Flash-EEPROM;
Fig. 6 ein Schaltbild, das die Struktur des Hauptabschnitts des Flash-EEPROMs genauer zeigt;
Fig. 7 einen Querschnitt der Speicherzellenstruktur des EEPROMs;
Fig. 8 ein schematisches Blockschaltbild der Gesamtstruktur eines Flash-EEPROM, bei dem Daten blockweise gelöscht werden können; und
Fig. 9 ein Schaltbild der Teilstruktur des Flash-EEPROM, bei dem Daten blockweise gelöscht werden konnen.
Wie in Fig. 1 gezeigt ist, weist das Flash-EEPROM im Gegensatz zu dem in Fig. 8 dargestellten einen Source-Leitungs-Latch-Abschnitt 190 und ein Transfergatter 180 zum blockweisen Löschen von Daten, die im Speicherzellenfeld 1 gespeichert sind, auf. Das Transfergatter 180 ist zwischen dem Speicherzellenfeld 1 und dem Source-Leitungs-Latch-Abschnitt 190 gebildet, um die elektrische Verbindung zwischen ihnen zu steuern.
Ein Zeitgeber 150 und eine Spannungsumschalt-Schaltung 160 sind zur Steuerung des Source-Leitungs-Latch-Abschnitts 190 gebildet, und es ist ein Transfersteuerschaltkreis 170 zum Steuern des Transfergatters 180 geschaffen.
Darüber hinaus arbeitet in diesem Flash-EEPROM im Gegensatz zum in Fig. 8 gezeigten Flash-EEPROM der Y-Dekoder 5 im Löschmodus in gleicher Weise wie beim Datenschreiben und Datenlöschen, der X- Dekoder 4 wird im Löschmodus deaktiviert und der Schreibschaltkreis 7 führt im Löschmodus externe Daten, die er über einen Ein/ Ausgabepuffer 9 empfangen hat, dem Y-Gatter 2 zu. Der Befehlsdekoder 13 hat die Aufgabe, den X-Dekoder 4, den Y-Dekoder 5 und die Schreibschaltungsgruppe 7 so zu steuern, daß sie in der oben beschriebenen Weise arbeiten, und Steuersignale EN1 bis EN3 zu erzeugen, um den Zeitgeber 150, den Transfersteuerschaltkreis 170 und den Source-Leitungs-Latch-Abschnitt 190 zu steuern.
Struktur und Betrieb der anderen Abschnitte in diesem Flash-EEPROM stimmen mit denen des in Fig. 8 gezeigten Flash-EEPROM überein.
Fig. 2 zeigt ein Schaltbild der Struktur des Speicherzellenfeldes 1 und seiner Peripherieschaltung für den Fall, daß das Speicherzellenfeld 1 aus zwei Blöcken 1-0 und 1-1 besteht und die Ein-/Ausgabedaten zwei Bit umfassen. Fig. 2 zeigt ein Beispiel, bei dem jeder Speicherfeldblock aus zwei Speicherzellenzeilen gebildet ist.
Wie in Fig. 2 gezeigt ist, weisen die Speicherzellenfeldblöcke 1-0 und 1-1, das Y-Gatter 2, die Leseverstärkergruppe 8 und die Schreibschaltkreisgruppe 7 dieselben Strukturen wie die in Fig. 9 dargestellten auf. Jeder der Schreibschaltkreise 66 und 67 in der Schreibschaltkreisgruppe 7 wird jedoch vom Ausgangssignal EN1 des in Fig. 1 dargestellten Befehlsregisters 13 gesteuert.
Der Source-Leitungs-Latch-Abschnitt 190 weist Source-Leitungs-Latch- Schaltungen 69 und 70 auf, die entsprechend den Speicherfeldblöcken 1-0 bzw. 1-1 gebildet sind. Die Source-Leitungen 281 und 282 sind separat für die Speicherzellenfeldblöcke 1-0 bzw. 1-1 gebildet. Die Sources aller Speicherzellen im jeweiligen Speicherzellenfeldblock sind über eine entsprechende Source-Leitung mit einer entsprechenden Source-Leitungs-Latch-Schaltung verbunden.
Das Transfergatter 180 weist N-Kanal MOS-Transistoren 71 und 72 auf, die entsprechend den Speicherzellenfeldblöcken 1-0 bzw. 1-1 gebildet sind. Jeder der Transistoren 71 und 72 im Transfergatter ist zwischen eine Bitleitung in einem entsprechenden Speicherzellenfeldblock und eine Source-Leitungs-Latch-Schaltung entsprechend dem Speicherzellenfeldblock geschaltet. Genauer gesagt sind die Transistoren 71 und 72 im Transfergatter 180 mit Bitleitungen verbunden, die entsprechend den Speicherzellen für daßelbe Bit gebildet sind.
Das bedeutet, daß die Speicherzellen 31 und 32 entsprechend einer Bitleitung 60, die mit dem Transistor 71 verbunden ist, und die Speicherzellen 35 und 36 entsprechend einer Bitleitung 62, die mit dem Transistor 72 verbunden ist, beide über die Transistoren 56 und 58 im Y-Gatter 2 mit einer Ein-/Ausgabeleitung 52 verbunden sind.
Alle Transistoren 71 und 72 im Transfergatter 180 werden gemeinsam von einem Steuersignal LAT von der Transfersteuerschaltung 170 gesteuert.
Unter Bezugnahme auf die Fig. 1 bis 3 erfolgt nun eine Beschreibung des Schaltungsbetriebs im Löschmodus dieses Flash-EEPROM. Fig. 3 zeigt ein Zeitdiagramm der Signale, die auf bestimmten Signalleitungen in der Schaltung von Fig. 2 auftreten.
In einem Flash-EEPROM bestimmt ein Befehl, der unter einer vorbestimmten Bedingung durch extern zugeführte Daten angegeben wird, den Betriebsmodus des Flash-EEPROM, wie z. B. den Lesemodus, den Schreibmodus (Programmiermodus) und den Löschmodus. Das bedeutet, daß die Logikwerte der Bits in einem externen Wert, der den Ein-/Ausgabepuffer 9 zugeführt wird, für den jeweiligen Modus vorbestimmt sind. Falls ein Wert mit einer solchen Kombination von Logikwerten unter der vorbestimmten Bedingung dem Ein-/Ausgabepuffer 9 zugeführt wird, versetzen das Befehlsregister 12 und der Befehlsdekoder 13 das Flash-EEPROM in einen dem Wert entsprechenden Modus.
Bei dieser Ausführungsform sei angenommen, daß der Befehl, der den Löschmodus angibt, einem Wert entspricht, bei dem der Wert D₀, der über den in Fig. 2 gezeigten Ein-/Ausgabepuffer 9 extern an die Ein/ Ausgabeleitung 52 angelegt wird, einen Logikwert "0" aufweist.
Externe Daten Din (Fig. 3(b)) entsprechend dem Befehl, der den Löschmodus angibt, werden dem Ein-/Ausgabepuffer 9 zugeführt, nachdem das Schreibaktivierungssignal /WE (Fig. 3(a)) abgefallen ist. Ein solcher Befehl wird zweimal eingegeben, indem das Schreibaktivierungssignal /WE zweimal abgesenkt wird.
Das Befehlsregister 12 führt dem Befehlsdekoder 12 den Wert Din zu, der dem Ein-/Ausgabepuffer 9 als Befehl, der den Löschmodus anzeigt, beim zweiten Mal übergeben worden ist.
Der Befehlsdekoder 13 dekodiert den Wert Din vom Befehlsregister 12 nach dem zweiten Abfall des Schreibaktivierungssignals /WE, um ein Steuersignal EN2 (Fig. 3(c)) auf einen niedrigen Pegel zu treiben und um ein Steuersignal EN1 (Fig. 3(d)) für eine vorbestimmte Zeitspanne auf einen hohen Pegel zu bringen, damit das Flash-EEPROM in den Löschmodus versetzt wird. Darüber hinaus treibt der Befehlsdekoder 13 den Zeitgeber 150, wenn das Steuersignal EN1 abfällt, und erzeugt anschließend, nachdem eine vorbestimmte Zeitspanne verstrichen ist, ein Steuersignal EN3 (Fig. 3(m)), das für eine vorbestimmte Zeitspanne auf einem hohen Pegel liegt.
Während der Zeit, in der das Steuersignal EN1 auf hohem Pegel liegt, ist der Y-Dekoder 5 aktiviert und arbeitet in derselben Weise wie beim Datenlesen und Datenschreiben. Wie in Fig. 2 dargestellt ist, bedeutet das, daß der Y-Dekoder 5 ein Adreßsignal vom Adreßregister 6 dekodiert, um nur diejenigen Transistoren in dem Y-Gatter 2 durchzuschalten, die entsprechend einem der Speicherzellenfeldblöcke 1-0 und 1-1 gebildet sind.
Darüber hinaus wird auch ein Transfersteuerschaltkreis 68 in Abhängigkeit davon aktiviert, daß das Steuersignal EN1 einen hohen Pegel erreicht. Der Transfersteuerschaltkreis 68 wird aktiviert und gibt während der Zeit, in der das Steuersignal EN1 auf hohem Pegel liegt, ein Steuersignal LAT (Fig. 3(g)) mit hohem Pegel aus. Damit schalten alle Transistoren 71 und 72 im Transfergatter 180 durch, während das Steuersignal EN1 auf hohem Pegel ist.
Der X-Dekoder 4 wird in Abhängigkeit davon deaktiviert, daß das Steuersignal EN2 einen niedrigen Pegel erreicht. Entsprechend sind im Löschmodus, in dem das Steuersignal EN2 auf niedrigem Pegel liegt, alle Wortleitungen im wesentlichen auf Masse, weil keine der Wortleitungen WL1 und WL2 ausgewählt ist.
Genauer gesagt erreicht das Potential von einer der Signalleitungen Y1 und Y2, die zwischen dem Y-Dekoder 5 und dem Y-Gatter 2 gebildet sind, nur dann einen hohen Pegel wie in Fig. 3(f), während das Steuersignal EN1 auf hohem Pegel liegt.
Der Zeitgeber 150 fährt damit fort, ein Steuersignal ERASE (Fig. 3(j)) mit hohem Pegel an die Spannungsumschalt-Schaltung 160 in Abhängigkeit vom Abfall des Steuersignal EN1 anzulegen, bis das Steuersignal EN3 ansteigt.
Die Spannungsumschalt-Schaltung 160 führt dem Source-Leitungs-Latch- Abschnitt 190 eine normale Versorgungsspannung (=5V) zu, während das Steuersignal ERASE auf niedrigem Pegel liegt, und legt eine hohe Spannung Vpp (=12V) an den Source-Leitungs-Latch-Abschnitt 190 an, wenn das Steuersignal ERASE auf hohem Pegel ist. Entsprechend erreicht die Ausgangsspannung SUP der Spannungsumschalt-Schaltung 160 für eine bestimmte Zeitspanne nach dem Abfall des Steuersignals EN1 eine hohe Spannung Vpp, wie in Fig. 3(h) dargestellt ist.
Die vom Ein-/Ausgabepuffer 9 empfangenen Daten Din werden sowohl dem Schreibschaltkreis 7 als auch dem Befehlsregister 12 zugeführt.
Die Schreibschaltungen 66 und 67 in der Schreibschaltungsgruppe 7 werden aktiviert und arbeiten in derselben Weise wie beim Datenschreiben, während das Steuersignal EN1 auf hohem Pegel liegt. Das bedeutet, daß jede der Schreibschaltungen 66 und 67 nur dann ein hohes Potential an die verbundene Ein-/Ausgabeleitung ausgibt, z. B. etwa 6,5V, wenn der Wert der Bits entsprechend der verbundenen Ein/ Ausgabeleitung 52 oder 53 im Wert Din mit einer Mehrzahl von Bits vom Ein-/Ausgabepuffer 9 gleich "0" ist.
Wie in Fig. 3(e) dargestellt ist, wird bei dieser Ausführungsform das Potential der Ein-/Ausgabeleitung 52 durch den Betrieb des entsprechenden Schreibschaltkreises 66 auf einen hohen Pegel getrieben, während das Steuersignal EN1 auf hohem Pegel liegt, weil der Wert DO des niederwertigen Bits im Wert Din, der dem Ein/ Ausgabepuffer 9 als Befehl zugeführt wird, der den Löschmodus anzeigt, gleich "0" ist.
Während das Steuersignal EN1 auf hohem Pegel ist, arbeitet der Y- Dekoder 5, so daß das Potential auf der Ein-/Ausgabeleitung 52 über einen der Transistoren im Y-Gatter 2 zu einer Bitleitung in einem Speicherzellenfeldblock übertragen wird.
Wenn z. B. das Potential auf der Signalleitung Y1 vom Y-Dekoder 5 auf einen hohen Pegel getrieben wird, wie in Fig. 3(f) gezeigt ist, wird das hohe Potential auf der Ein-/Ausgabeleitung 52 über den Transistor 56 zur Bitleitung 60 im Speicherzellenfeldblock 1-0 übertragen.
Während das Steuersignal EN auf hohem Pegel liegt, schalten die Transistoren 71 und 72 im Transfergatter 18 durch den Betrieb der Transfersteuerschaltung 170 durch, und verbinden die Bitleitungen 60 und 62 in den entsprechenden Speicherzellenfeldblöcken 1-0 und 1-1 mit den entsprechenden Source-Leitungs-Latch-Schaltungen 69 bzw. 70. Entsprechend wird das hohe Potential, das von der Ein/ Ausgabeleitung 52 zu einer Bitleitung in einem der Speicherzellenfeldblöcke übertragen wird, weiter an eine Source- Leitungs-Latch-Schaltung (69 oder 70) übertragen, die entsprechend dem einen Speicherzellenfeldblock gebildet ist.
Wenn z. B. das hohe Potential auf der Ein-/Ausgabeleitung 52 zur Bitleitung 60 übertragen wird, wird das hohe Potential über den Transistor 71 weiter der Source-Leitungs-Latch-Schaltung 69 zugeführt.
Die Source-Leitungs-Latch-Schaltungen 69 und 70 werden in Abhängigkeit davon aktiviert, daß das Steuersignal EN2 einen niedrigen Pegel erreicht. Die jeweiligen Source-Leitungs-Latch­ schaltungen 69 und 70 arbeiten so, daß sie die Potentiale auf den Signalleitungen LIN1 und LIN2 auf hohem Pegel halten, wenn die Potentiale auf den Signalleitungen zwischen den Source-Leitungs- Latch-Schaltungen und den entsprechenden Transistoren 71 und 72 einmal einen hohen Pegel erreicht haben. Dieser Haltebetrieb der jeweiligen Source-Leitungs-Latch-Schaltungen 69 und 70 wird beendet, wenn das Steuersignal EN3 einen hohen Pegel erreicht. Das bedeutet, daß die Potentiale auf den Signalleitungen LIN1 und LIN2 in Abhängigkeit vom Anstieg des Steuersignals EN3 auf einen niedrigen Pegel zurückgesetzt werden.
Wenn das Steuersignal EN1 abfällt, werden der Y-Dekoder 5 und die Transfersteuerschaltung 170 beide deaktiviert. Damit nehmen die Ausgangssignale des Y-Dekoders 5 alle einen niedrigen Pegel an, so daß alle Transistoren 56 bis 59 im Y-Gatter 2 gesperrt werden. Auch das Ausgangssignal der Transfersteuerschaltung 170 erreicht einen niedrigen Pegel, so daß alle Transistoren 71 und 72 im Transfergatter 180 gesperrt werden. Damit wird das hohe Potential auf der Ein-/Ausgangsleitung 52 nicht zu einer der Source-Leitungs- Latch-Schaltungen 69 und 70 übertragen. Jede der Source-Leitungs- Latch-Schaltungen 69 und 70 weist jedoch die oben beschriebene Haltefunktion auf.
Entsprechend hält die Source-Leitungs-Latch-Schaltung 69 oder 70, an die das hohe Potential auf der Ein/Ausgabeleitung 52 übertragen worden ist, die entsprechende Signalleitung LIN1 oder LIN2 auf hohem Potential, nachdem das Steuersignal EN1 abgefallen ist, bis das Steuersignal EN3 einen hohen Pegel annimmt.
Wenn z. B. der Transistor 56 durchgeschaltet wird, während das Steuersignal EN1 auf hohem Pegel liegt, befindet sich das Potential auf der Signalleitung LIN1 auf hohem Pegel, wie in Fig. 3(h) dargestellt ist, und das Potential auf der Signalleitung LIN2 bleibt während der Zeitspanne vom Anstieg des Steuersignals EN1 bis zum Anstieg des Steuersignals EN3 auf niedrigem Pegel, wie in Fig. 3(i) gezeigt ist.
Darüber hinaus geben die aktivierten Source-Leitungs-Latch- Schaltungen 69 und 70 die Ausgangsspannung der Spannungsumschalt- Schaltung 160 als Ausgangssignale LOUT1 und LOUT2 an die Source- Leitungen 281 und 282 in den entsprechenden Speicherzellenfeldblöcken 1-0 und 1-1 ab, während die Potentiale auf den entsprechenden Signalleitungen LIN1 und LIN2 auf hohem Pegel liegen. Sie geben ein Potential mit niedrigem Pegel an die entsprechenden Source-Leitungen 281 und 282 unabhängig von der Ausgangsspannung SUP der Spannungsumschalt-Schaltung 160 ab, wenn die Potentiale auf den entsprechenden Signalleitungen LIN1 und LIN2 auf niedrigem Pegel sind.
Die Ausgangsspannung SUP der Spannungsumschalt-Schaltung 160 beträgt 12V, wenn das Steuersignal ERASE auf hohem Pegel liegt, und ist zu anderen Zeiten gleich 5V, wie in Fig. 3(k) gezeigt ist. Wenn z. B. das hohe Potential auf der Ein-/Ausgangsleitung 52 zur Signalleitung LIN1 übertragen wird, während das Steuersignal EN1 auf hohem Pegel liegt, bewirkt das Ausgangssignal LOUT1 der Source-Leitungs-Latch- Schaltung 69 entsprechend, daß sich nur das Potential auf der Source-Leitung 281 in derselben Weise wie die Ausgangsspannung SUP (Fig. 3(k)) der Spannungsumschalt-Schaltung 160 ändert, wie in Fig. 3(1) durch die durchgezogene Linie dargestellt ist. Umgekehrt bleibt das Potential auf der anderen Source-Leitung 282 auf niedrigem Pegel, wie in Fig. 3(1) durch die g 16395 00070 552 001000280000000200012000285911628400040 0002004233248 00004 16276estrichelte Linie angegeben ist.
Wie oben beschrieben worden ist, wird das hohe Potential von 12V nur an eine der Source-Leitungen angelegt, während sich das Steuersignal ERASE auf hohem Pegel befindet. Entsprechend werden nur die Daten, die in allen Speicherzellen in einem Speicherzellenfeldblock gespeichert sind, in dem diese eine Source-Leitung gebildet ist, kollektiv gelöscht, und in den Speicherzellen der anderen Speicherzellenfeldblöcke werden keine gespeicherten Daten gelöscht.
Wenn z. B. das Potential der Source-Leitung 281 gleich 12V wird, während das Steuersignal ERASE auf hohem Pegel liegt, wird von der Source-Leitung 281 das hohe Potential den Sources aller Speicherzellen 31 bis 34 im Speicherzellenfeldblock 1-0 zugeführt, so daß die in diesen Speicherzellen gespeicherten Daten kollektiv gelöscht werden. Die in den Speicherzellen 35 bis 38 gespeicherten Daten werden jedoch nicht gelöscht, weil das hohe Potential mit 12V keiner Source der Speicherzellen 35 bis 38 im Speicherzellenfeldblock 1-1 zugeführt wird.
Wie oben beschrieben worden ist, wird in Übereinstimmung mit dieser Ausführungsform nur eine der Source-Leitungs-Latch-Schaltungen 69 und 70, die für die Speicherzellenfeldblöcke 1-0 und 1-1 gebildet sind, in einen Zustand versetzt, in dem sie eine hohe Spannung Vpp an eine entsprechende Source-Leitung 281, 282 ausgeben kann, indem im Löschmodus das Potential auf der Ein-/Ausgabeleitung 52 selektiv an eine der Bitleitungen übertragen wird, die dem Bit entspricht, das in dem Wert den Logikwert "0" aufweist, der dem Flash-EEPROM als ein den Löschmodus angebender Befehl übergeben wird.
Daher können die in einem Speicherzellenfeldblock gespeicherten Daten einfach durch ein Einstellen des externen Adreßsignal gelöscht werden, so daß das im Löschmodus vom Adreßregister 6 dem Y-Dekoder zugeführte Adreßsignal die Spaltenadresse einer Speicherzelle in dem Speicherzellenfeldblock angibt, wo die gespeicherten Daten gelöscht werden sollen.
Wie oben beschrieben worden ist, ist es in Übereinstimmung mit dieser Ausführungsform nicht notwendig, einen Source-Leitungsdekoder 20 (siehe Fig. 8) zu bilden, der das Adreßsignal als Eingangssignal empfängt, weil das hohe Potential zum Datenlöschen der Source- Leitung in nur einem der Speicherzellenfeldblöcke zugeführt wird. Alle Schaltungen 69 und 70 (entsprechend den Source- Leitungsschaltern 43 und 44 in Fig. 9), die separat für die Speicherzellenfeldblöcke gebildet sind, empfangen gemeinsam die Steuersignale EN2 und EN3 und die Ausgangsspannung SUP der Spannungsumschalt-Schaltung 160, um den Speicherzellenfeldblöcken 1- 0 bzw. 1-1 das hohe Potential zum Datenlöschen zuzuführen. Entsprechend ist unabhängig von der Anzahl der Speicherzellenfeldblöcke eine feste Zahl (3) von Eingangssignalleitungen für jede der Schaltungen 69 und 70 gebildet, die zum Anlegen eines Löschimpulses geschaffen sind.
Weil die Anzahl der Verbindungen nicht erhöht wird, die notwendig sind, um gespeicherte Daten im Speicherzellenfeld blockweise zu löschen, selbst wenn das Speicherzellenfeld 1 in eine Mehrzahl von Blöcke unterteilt wird, kann daher in Übereinstimmung mit dieser Ausführungsform die Größe eines jeden Blocks vermindert werden, ohne daß ein Anstieg der Anzahl solcher Verbindungen in betracht gezogen werden muß.
Wenn das Speicherzellenfeld 1 in eine Mehrzahl von Blöcken mit verminderter Blockgröße unterteilt wird, können die im Speicherzellenfeld 1 gespeicherten Daten in kleineren Einheiten gelöscht werden, so daß nur ein Teil der gespeicherten Daten selektiv überschrieben wird.
Obwohl die oben angeführte Beschreibung einen Fall betraf, bei dem die gespeicherten Daten in einem der Speicherzellenfeldblöcke selektiv gelöscht werden, können die Daten einer beliebigen Anzahl von Speicherzellenfeldblöcken kollektiv gelöscht werden.
Es wird Bezug auf die Fig. 2 genommen. Wenn z. B. ein externes Adreßsignal so geschaltet wird, daß die Potentiale auf den Signalleitungen Y1 und Y2 nacheinander einen hohen Pegel erreichen, während das Steuersignal EN1 auf hohem Pegel liegt, wird das hohe Potential auf der Ein-/Ausgabeleitung 52 zuerst durch die Source- Leitungs-Latch-Schaltung 69 auf der Signalleitung LIN1 und dann durch die Source-Leitungs-Latch-Schaltung 70 auf der Signalleitung LIN2 gehalten. Entsprechend wird das hohe Potential von 12V den Source-Leitungen 281 und 282 von den Source-Leitungs-Latch- Schaltungen 69 bzw. 70 zugeführt, während das Steuersignal ERASE auf hohem Pegel liegt. Damit werden die in den zwei Speicherzellenfeldblöcken 1-0 und 1-1 gespeicherten Daten kollektiv gelöscht.
Wie oben beschrieben worden ist, ist nach dieser Ausführungsform auch möglich, die in zwei oder mehr beliebigen Speicherzellenfeldblöcken gespeicherten Daten kollektiv zu löschen, indem das dem Y-Dekoder 5 im Löschmodus zugeführte Adreßsignal umgeschaltet wird, während der Y-Dekoder 5 aktiv ist, weil die Schaltungen 69 und 70, die jeweils zum Anlegen eines Löschimpulses an den entsprechenden Speicherzellenfeldblock gebildet sind, eine Funktion aufweisen zum Halten eines Signals, das die Ausgabe eines Löschimpulses anzeigt.
Bei dieser Ausführungsform arbeiten der X-Dekoder 4, der Y-Dekoder 5, die Schreibschaltungsgruppe 7 und die Leseverstärkergruppe 8 beim Datenschreiben und Datenlesen jeweils in bekannter Weise. Auch jede der Source-Leitungs-Latch-Schaltungen 69 und 70 arbeitet beim Datenschreiben und Datenlesen in derselben Weise wie die Source- Leitungsschalter 43 und 44, die in Fig. 9 gezeigt sind. Das bedeutet, daß die Source-Leitungs-Latch-Schaltungen 69 und 70 ein Potential mit niedrigem Pegel an die entsprechenden Source-Leitungen 281 und 282 ausgeben, während das Steuersignal EN2 auf hohem Pegel liegt.
Daher wird das Datenlesen und Datenschreiben bei diesem Flash-EEPROM entsprechend demselben Schaltungsbetrieb wie beim Flash-EEPROM ausgeführt, der in Fig. 8 gezeigt ist.
Fig. 4 zeigt das Schaltbild eines Beispiels für die Struktur der jeweiligen Source-Leitungs-Latch-Schaltungen. Fig. 4 zeigt repräsentativ die Struktur der Source-Leitungs-Latch-Schaltung 69.
Wie in Fig. 4 dargestellt ist, weist die Source-Leitungs-Latch- Schaltung 69 eine Flip-Flop-Schaltung 1900, die das Potential auf der entsprechenden Signalleitung 1IN1 und ein Steuersignal EN3 als Eingangssignale empfängt, einen Inverter 193, eine Spannungswandlerschaltung 194 und eine Treiberschaltung 199 zum Treiben der entsprechenden Source-Leitung 281 auf.
Die 1900 Flip-Flop-Schaltung 1900 weist zwei 2-Eingangs-NOR-Gatter 191 und 192 auf. Das NOR-Gatter 191 empfängt das Potential auf der Signalleitung LINl und das Ausgangspotential des NOR-Gatters 192, und das NOR-Gatter 192 empfängt das Ausgangspotential des NOR- Gatters 191 und das Steuersignal EN3.
Wenn im Löschmodus ein hohes Potential auf der Ein-/Ausgangleitung 50 der Signalleitung LINl über den Transistor 56, die Bitleitung 60 und den Transistor 71 zugeführt wird, nimmt entsprechend das Ausgangspotential des NOR-Gatters 191 unabhängig vom Ausgangspotential des NOR-Gatters 192 einen niedrigen Pegel. Weil das Steuersignal EN3 auf niedrigem Pegel liegt, wenn das Potential auf der Signalleitung LIN1 ansteigt (siehe Fig. 3), erreicht das Ausgangspotential des NOR-Gatters 192 in Abhängigkeit davon, daß das Ausgangspotential des NOR-Gatters 191 einen niedrigen Pegel annimmt, einen hohen Pegel.
Damit empfängt das NOR-Gatter 191 vom NOR-Gatter 192 ein Potential mit hohem Pegel, so daß das Ausgangspotential des NOR-Gatters 191 auf niedrigem Pegel bleibt, selbst wenn das Potential auf der Signalleitung LIN1 einen niedrigen Pegel erreicht, bis das Steuersignal EN3 einen hohen Pegel annimmt.
Das Ausgangssignal des NOR-Gatters 191 wird der Spannungswandlerschaltung 194 als Ausgangssignal der Flip-Flop- Schaltung 1900 zugeführt, ohne invertiert zu werden. Das dem Inverter 193 zugeführte Ausgangssignal des NOR-Gatters 191 wird vom Inverter invertiert und dann der Spannungswandlerschaltung 194 zugeführt.
Während alle Versorgungsspannungen der NOR-Gatter 191 und 192 und des Inverters 193 auf normalem Pegel liegen (5V), wird die Versorgungsspannung der Treiberschaltung 199 hoch (12V), wenn das Steuersignal ERASE auf hohem Pegel liegt. Daher ist es schwierig, die Treiberschaltung 199 durch das Ausgangssignal der Flip-Flop- Schaltung 1900 direkt zu treiben. Die Spannungswandlerschaltung 194 ist daher gebildet, um das Stromtreibungsvermögen des Ausgangssignals der Flip-Flop-Schaltung 1900 zu erhöhen.
Die Spannungswandlerschaltung 194 weist einen P-Kanal MOS-Transistor 195 und einen N-Kanal MOS-Transistor 197, die zwischen der Ausgabespannung SUP der in Fig. 1 gezeigten Spannungsumschalt- Schaltung 160 und dem Massepotential in Reihe geschaltet sind, und einen P-Kanal MOS-Transistor 196 und einen N-Kanal MOS-Transistor 198, die zu den oben angeführten parallel geschaltet sind, auf. Das Gate des Transistors 197 empfängt direkt das Ausgangssignal der Flip-Flop-Schaltung 1900. Das Ausgangssignal der Flip-Flop-Schaltung 1900 wird vom Inverter 193 invertiert und dann dem Gate des Transistors 198 zugeführt. Die Gates der Transistoren 195 und 196 sind mit dem Knoten zwischen den Transistoren 196 und 198 bzw. dem Knoten zwischen den Transistoren 195 und 197 verbunden.
Wenn das Ausgangspotential der Flip-Flop-Schaltung 1900 auf niedrigem Pegel liegt, wird entsprechend der Transistor 198 durchgeschaltet. Das reduziert das Gate-Potential des Transistors 195, während der Transistor 197 gesperrt wird, wodurch ein Abfall des Gate-Potentials des Transistors 196 verhindert wird. Damit bewirkt der durchgeschaltete Transistor 198, daß das Eingangspotential der Treiberschaltung 199 einen niedrigen Pegel annimmt.
Die Treiberschaltung 199 weist einen P-Kanal MOS-Transistor 200 und einen N-Kanal MOS-Transistor 201 auf, die zwischen dem Ausgang SUP der Spannungsumschalt-Schaltung 160 und dem Massepotential in Reihe geschaltet sind. Das Ausgangssignal der Spannungswandlerschaltung 194 wird den Gates der Transistoren 200 und 201 zugeführt, und ein Knoten zwischen den Transistoren 200 und 201 ist mit der entsprechenden Source-Leitung 281 verbunden.
Wenn das Ausgangspotential der Spannungswandlerschaltung 194 auf niedrigem Pegel liegt, wird der Transistor 200 entsprechend durchgeschaltet und führt die Ausgangsspannung SUP der Spannungsumschalt-Schaltung 160 der Source-Leitung 281 zu.
Wie oben beschrieben worden ist, wird das Potential mit niedrigem Pegel am Knoten zwischen den NOR-Gatters 191 und 192 verriegelt, wenn das Potential auf der Signalleitung LIN1 einmal einen hohen Pegel erreicht hat, so daß die Ausgangsspannung SUP der Spannungsumschalt-Schaltung 160 der Source-Leitung 281 zugeführt wird, bis das Steuersignal EN3 einen hohen Pegel erreicht. Wenn das Potential des Steuersignals EN3 den hohen Pegel erreicht, nimmt das Ausgangspotential des NOR-Gatters 192 unabhängig vom Ausgangspotential des NOR-Gatters 191 einen niedrigen Pegel an. Entsprechend hängt das Ausgangspotential des NOR-Gatters 191 anschließend vom Potential auf der Signalleitung LIN1 ab. Das bedeutet, daß die Flip-Flop-Schaltung 1900 in den Zustand vor dem Zeitpunkt zurückgesetzt wird, bevor das Potential auf der Signalleitung LIN1 den hohen Pegel erreicht hat.
Weil das Ausgangspotential des NOR-Gatters 191 auf hohem Pegel liegt, bis der Signalleitung LIN1 von der Ein-/Ausgangsleitung 52 ein hohes Potential zugeführt wird, wird der Transistor 197 im Gegensatz zum vorherigen Fall durchgeschaltet. Das vermindert das Gate-Potential des Transistors 196, während der Transistor 198 in der Spannungswandlerschaltung 194 gesperrt wird, wodurch ein Abfall des Gate-Potentials des Transistors 195 vermieden wird. Daher wird der Treiberschaltung 199 vom Transistor 196 ein Potential mit hohem Pegel von der Spannungsumschalt-Schaltung 160 zugeführt. Somit wird in der Treiberschaltung 199 der Transistor 201 durchgeschaltet und die Source-Leitung 281 auf Masse gelegt.
Jedesmal wenn das Steuersignal ERASE im Löschmodus abfällt, steigt das Steuersignal EN3 an. Wenn das Steuersignal EN3 abfällt, steigt das Ausgangspotential des NOR-Gatters 191 auf einen hohen Pegel an, weil das Potential auf der Signalleitung LINl auf niedrigem Pegel liegt. Nachdem das Steuersignal EN3 abgefallen ist, bleibt das Ausgangspotential der Flip-Flop-Schaltung 1900 entsprechend auf hohem Pegel, bis das Potential auf der Signalleitung LIN1 im Löschmodus einen hohen Pegel erreicht. Vor dem Beginn des Datenlöschens ist die Source-Leitungs-Latch-Schaltung 69 entsprechend sicher in einem Zustand, in dem sie Daten erfassen kann, die angeben, ob die im entsprechenden Speicherzellenfeldblock 1-0 gespeicherten Daten gelöscht werden sollen.
Obwohl Signalleitungen LIN1 und LIN2 zum Anlegen des Potentials auf der Ein-/Ausgangsleitung 52 an die Source-Leitungs-Latch-Schaltungen 69 und 70 und Source-Leitungen 281 und 282 zum Empfangen der Ausgangssignale der Source-Leitungs-Latch-Schaltungen 69 und 70 bei der oben beschriebenen Ausführungsform separat gebildet sind, können auch gemeinsame Leitungen gebildet sein.
Beispielsweise kann in Fig. 4 die Eingangssignalleitung LIN1 für die Flip-Flop-Schaltung 1900 mit dem Ausgangsanschluß der Treiberschaltung 199 verbunden sein. Wenn das Potential auf der Signalleitung LIN1 im Löschmodus einmal den hohen Pegel erreicht hat, wird es in diesem Fall auf dem hohen Pegel gehalten, bis das Steuersignal EN3 den hohen Pegel erreicht, wie in Fig. 3(h) dargestellt ist.
Obwohl nach der oben angeführten Ausführungsform das hohe Potential von der Ein-/Ausgangsleitung 52 zur Source-Leitungs-Latch-Schaltung übertragen wird, während das Schreibaktivierungssignal /WE auf niedrigem Pegel liegt, wie in Fig. 3 dargestellt ist, kann darüber hinaus eine solche Übertragung ausgeführt werden, während das Schreibaktivierungssignal /WE auf hohem Pegel liegt.

Claims (13)

1. Nicht-flüchtige Halbleiterspeichereinrichtung, gekennzeichnet durch
eine Mehrzahl von Speicherzellenfeldblöcken (1-0 bis 1-(m-1)), die jeweils eine Mehrzahl von Speicherzellen (31-38), die in einer Mehrzahl von Spalten angeordnet sind, wobei jede Speicherzelle elektrisch beschrieben und gelöscht werden kann, und eine Mehrzahl von Bitleitungen (60-63), die entsprechend der Mehrzahl von Spalten gebildet sind, umfassen,
eine Datenbuseinrichtung (52, 53), der ein Potential entsprechend extern angelegter Schreibdaten zugeführt wird,
eine Mehrzahl von ersten Verbindungseinrichtungen (56-59), die entsprechend der Mehrzahl von Speicherzellenfeldblöcken (1-0 bis 1- (m-1)) gebildet sind, jeweils zum elektrischen Verbinden der. Bitleitungen entsprechend dem Speicherzellenfeldblock mit der Datenbuseinrichtung (52, 53),
eine Mehrzahl von Hochspannungs-Erzeugungseinrichtungen (69, 70), die entsprechend der Mehrzahl von Speicherzellenfeldblöcken (1-0 bis 1-(m-1)) gebildet sind, jeweils zum Erzeugen einer hohen Spannung zum kollektiven Löschen gespeicherter Daten der Mehrzahl von Speicherzellen in einem entsprechenden Speicherzellenfeldblock, eine Potentialversorgungseinrichtung (7), die von einem Bestimmungssignal (EN1, EN2) abhängig ist, das einen Datenlöschmodus bestimmt, zum Ausgeben eines vorbestimmten Potentials an die Datenbuseinrichtung,
eine Aktivierungseinrichtung (5) zum selektiven Aktivieren von einer der Mehrzahl von ersten Verbindungseinrichtungen (56-59) im Datenlöschmodus, und
eine zweite Verbindungseinrichtung (170, 180) zum elektrischen Verbinden der jeweiligen Hochspannungs-Erzeugungseinrichtung (69, 70) mit einer vorbestimmten (60, 62) der Mehrzahl von Bitleitungen in einem entsprechenden Speicherzellenfeldblock im Datenlöschmodus, wobei jede der Mehrzahl von Hochspannungs-Erzeugungseinrichtungen (69, 70) in Abhängigkeit davon aktiviert wird, daß die mit der zweiten Verbindungsschaltung verbundene Bitleitung ein vorbestimmtes Potential erreicht.
2. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede der Mehrzahl von Hochspannungs- Erzeugungseinrichtungen (69, 70)
eine Signalhalteeinrichtung (1900), die von einer Änderung des Potentials der Bitleitung, die von der zweiten Verbindungseinrichtung (170, 180) verbunden ist, auf das vorbestimmte Potential abhängig ist, zum Halten eines Signals mit einem ersten Logikpegel,
einen Knoten, der im Datenlöschmodus auf ein vorbestimmtes hohes Potential (12V) gebracht wird, und
eine Schalteinrichtung (199), die vom Bestimmungssignal (EN2) abhängig ist, zum elektrischen Verbinden des Knotens mit der Mehrzahl von Speicherzellen (31-38) in einem entsprechenden Speicherzellenfeldblock für eine vorbestimmte Zeitspanne, wenn das Signal mit dem ersten Logikpegel von der Signalhalteeinrichtung (1900) gehalten wird, und zum elektrischen Trennen des Knotens von der Mehrzahl von Speicherzellen (31-38) im entsprechenden Speicherzellenfeldblock, wenn das Signal mit dem ersten Logikpegel von der Signalhalteeinrichtung (1900) nicht gehalten wird, aufweist.
3. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch 2, gekennzeichnet durch eine Potentialschalteinrichtung (160), die vom Bestimmungssignal (EN1) abhängig ist, zum Ausgeben des vorbestimmten hohen Potentials (12V) an den Knoten für eine vorbestimmte Zeitspanne, und zum Ausgeben eines Potentials (5V), das ausreichend niedriger als das vorbestimmte hohe Potential (12V) ist, an den Knoten während anderer Zeitspannen.
4. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Signalhalteeinrichtung (1900) ferner eine Rückstelleinrichtung (EN3) aufweist zum Rückstellen des gehaltenen Signals auf einen zweiten Logikpegel, nachdem die vorbestimmte Zeitspanne verstrichen ist.
5. Nicht-flüchtige Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß
die Datenbuseinrichtung (52, 53) eine Mehrzahl von Datenleitungen aufweist, die gemeinsam für die Mehrzahl von Speicherzellenfeldblöcken (1-0 bis 1-(m-1)) und ferner jeweils entsprechend der Mehrzahl von Bitleitungen (60-63) in jedem der Speicherzellenfeldblöcke gebildet sind,
und jede der Mehrzahl von ersten Verbindungseinrichtungen (56-59) eine Mehrzahl von ersten Schalteinrichtungen aufweist, die zwischen der Mehrzahl von Bitleitungen (60-63) in einem entsprechenden Speicherzellenfeldblock und den entsprechenden Datenleitungen (52, 53) gebildet sind.
6. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß
die vorbestimmte eine Bitleitung (60, 62) im jeweiligen der Speicherzellenfeldblöcke (1-0 bis 1-(m-1)) entsprechend derselben Datenleitung (52) gebildet ist, und
die Potentialversorgungseinrichtung (7) das vorbestimmte Potential in Abhängigkeit vom Bestimmungssignal (EN1) der Datenleitung (52) entsprechend der vorbestimmten einen Bitleitung (60, 62) zuführt.
7. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die Aktivierungseinrichtung (5) eine erste Steuereinrichtung aufweist, die vom Bestimmungssignal (EN1) abhängig ist, um nur die Mehrzahl erster Schalteinrichtungen für eine vorbestimmte Zeitspanne in einen EIN-Zustand zu bringen, die zwischen der Mehrzahl von Bitleitungen (60-63) in einem der Mehrzahl von Speicherzellenfeldblöcken (1-0 bis 1-(m-1)) und der entsprechenden Datenleitung (52, 53) gebildet sind.
8. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die erste Steuereinrichtung (5) eine Dekodiereinrichtung, die in Abhängigkeit vom Bestimmungssignal (EN1) aktiviert wird, zum Dekodieren eines Adreßsignals ist.
9. Nicht-flüchtige Halbleiterspeichereinrichtung nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß die zweite Verbindungseinrichtung (170, 180)
eine Mehrzahl von zweiten Schalteinrichtungen (71, 72), die entsprechend der Mehrzahl von Speicherzellenfeldblöcken (1-0 bis 1- (m-1)) gebildet sind und jeweils zwischen die vorbestimmte eine Bitleitung (60, 62) in einem entsprechenden Speicherzellenfeldblock und die entsprechende Hochspannungs-Erzeugungseinrichtung geschaltet sind, und
eine zweite Steuereinrichtung (170), die vom Bestimmungssignal (EN1) abhängig ist, zum Durchschalten aller zweiten Schalteinrichtungen (71, 72) aufweist.
10. Nicht-flüchtige Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß jede der Mehrzahl von Speicherzellen (31-38) ein Feldeffekt-Halbleiterelement mit einem Steuer-Gate-Bereich (17), einem Floating-Gate-Bereich (16), einem Drain-Bereich (19), der mit einer Bitleitung entsprechend einer Spalte verbunden ist, in der die Speicherzelle angeordnet ist, und einem Source-Bereich (18), aufweist,
die Source-Bereiche aller Speicherzellen, die im jeweiligen der Mehrzahl von Speicherzellenfeldblöcken (1-0 bis 1-(m-1)) enthalten sind, über eine gemeinsame Signalleitung (281, 282) mit einer entsprechenden Hochspannungs-Erzeugungseinrichtung verbunden sind, und
die Steuer-Gate-Bereiche (17) aller Speicherzellen, die im jeweiligen der Mehrzahl von Speicherzellenfeldblöcken (1-0 bis 1-(m- 1)) enthalten sind, im Datenlöschmodus auf ein vorbestimmtes niedriges Potential (OV) gezwungen werden.
11. Nicht-flüchtige Halbleiterspeichereinrichtung, gekennzeichnet durch
eine Mehrzahl von Speicherzellenfeldblöcken (1-0 bis 1-(m-1)), die jeweils eine Mehrzahl von Speicherzellen (31-38), die in einer Mehrzahl von Spalten und einer Mehrzahl von Zeilen angeordnet sind, wobei jede Speicherzelle elektrisch beschrieben und gelöscht werden kann, eine Mehrzahl von Bitleitungen (60-63), die entsprechend der Mehrzahl von Spalten gebildet sind, und eine Mehrzahl von Wortleitungen (WL1-WL2), die entsprechend der Mehrzahl von Zeilen gebildet sind, umfassen,
eine Datenbuseinrichtung (52, 53), der beim Datenschreiben ein Potential entsprechend extern angelegter Schreibdaten zugeführt wird,
eine Mehrzahl von ersten Verbindungseinrichtungen (56-59), die entsprechend der Mehrzahl von Speicherzellenfeldblöcken (1-0 bis 1- (m-1)) gebildet sind, jeweils zum elektrischen Verbinden der jeweiligen der Mehrzahl von Bitleitungen in einem entsprechenden Speicherzellenfeldblock mit der Datenbuseinrichtung (52, 53), eine Mehrzahl von Hochspannungs-Erzeugungseinrichtungen (69, 70), die entsprechend der Mehrzahl von Speicherzellenfeldblöcken (1-0 bis 1-(m-1)) gebildet sind, jeweils zum Erzeugen einer hohen Spannung (12V) zum kollektiven Löschen gespeicherter Daten der Mehrzahl von Speicherzellen (31-38) in einem entsprechenden Speicherzellenfeldblock,
eine Potentialversorgungseinrichtung (7) zum Ausgeben eines vorbestimmten Potentials an die Datenbuseinrichtung (52, 53) im Datenlöschmodus,
eine erste Dekodiereinrichtung (5) zum Dekodieren eines Adreßsignals, um im Datenschreibmodus, im Datenlesemodus und im Datenlöschmodus ein Signal zum Aktivieren einer der Mehrzahl erster Verbindungseinrichtungen (56-59) und zum Deaktivieren aller anderen zu erzeugen,
eine zweite Verbindungseinrichtung (170, 180) zum elektrischen Verbinden der jeweiligen Hochspannungs-Erzeugungseinrichtung (69, 70) mit einer vorbestimmten (60, 62) der Mehrzahl von Bitleitungen (60-63) in einem entsprechenden Speicherzellenfeldblock im Datenlöschmodus, und
eine zweite Dekodiereinrichtung (4) zum Dekodieren des Adreßsignals, um eine der Mehrzahl von Wortleitungen (WL1, WL2) im jeweiligen der Speicherzellenfeldblöcke (1-0 bis 1-(m-1)) im Datenschreibmodus und im Datenlesemodus in einen ausgewählten Zustand zu bringen, und um alle Wortleitungen (WL1, WL2) im jeweiligen der Speicherzellenfeldblöcke (1-0 bis 1-(m-1)) im Datenlöschmodus in einen nicht-ausgewählten Zustand zu bringen,
wobei jede der Mehrzahl von Hochspannungs-Erzeugungseinrichtungen (69, 70) in Abhängigkeit davon aktiviert wird, daß die mit der zweiten Verbindungsschaltung verbundene Bitleitung das vorbestimmte Potential erreicht.
12. Nicht-flüchtige Halbleiterspeichereinrichtung nach Anspruch 11, dadurch gekennzeichnet, daß
die Datenbuseinrichtung (52, 53) eine Mehrzahl von Datenleitungen aufweist, die gemeinsam für die Mehrzahl von
Speicherzellenfeldblöcken (1-0 bis 1-(m-1)) und für die Mehrzahl von Bitleitungen (60-63), die in jedem der Mehrzahl von
Speicherzellenfeldblöcken (1-0 bis 1-(m-1)) enthalten sind, gebildet sind,
jede der Mehrzahl erster Verbindungseinrichtungen (56-59) eine Mehrzahl von Schalteinrichtungen aufweist, die zwischen der Mehrzahl von Bitleitungen (60-63) in einem entsprechenden
Speicherzellenfeldblock und den entsprechenden Datenleitungen (52, 53) gebildet sind, und
das vorbestimmte Potential der Datenleitung (52) zugeführt wird, die entsprechend der vorbestimmten einen Bitleitung (60, 62) gebildet ist.
13. Verfahren zum blockweisen Löschen von Daten in einer nicht­ flüchtigen Halbleiterspeichereinrichtung mit
einer Mehrzahl von Speicherzellenfeldblöcken (1-0 bis 1-(m-1)), die jeweils eine Mehrzahl von Speicherzellen (31-38), die in einer Mehrzahl von Spalten und Zeilen angeordnet sind, wobei jede Speicherzelle elektrisch beschrieben und gelöscht werden kann, eine Mehrzahl von Bitleitungen (60-63), die entsprechend der Mehrzahl von Spalten gebildet sind, und eine Mehrzahl von Wortleitungen (WL1-WL2), die entsprechend der Mehrzahl von Zeilen gebildet sind, umfassen,
einer Datenbuseinrichtung (52, 53), der ein Potential entsprechend extern angelegter Schreibdaten zugeführt wird,
einer Mehrzahl von Verbindungseinrichtungen (56-59), die entsprechend der Mehrzahl von Speicherzellenfeldblöcken (1-0 bis 1- (m-1)) gebildet sind, jeweils zum elektrischen Verbinden der Mehrzahl von Bitleitungen (60-63) in einem entsprechenden Speicherzellenfeldblock mit der Datenbuseinrichtung (52, 53), und
einer Mehrzahl von Hochspannungs-Erzeugungseinrichtungen (69, 70), die entsprechend der Mehrzahl von Speicherzellenfeldblöcken (1-0 bis 1-(m-1)) gebildet sind, jeweils zum Erzeugen einer hohen Spannung (12V) zum kollektiven Löschen gespeicherter Daten der Mehrzahl von Speicherzellen (31-38) in einem entsprechenden Speicherzellenteidblock, gekennzeichnet durch die Schritte:
Anlegen eines vorbestimmten Signals an die Datenbuseinrichtung (52, 53),
Treiben aller Wortleitungen auf ein vorbestimmtes niedriges Potential,
selektives Aktivieren von einer der Mehrzahl von Verbindungseinrichtungen (56-59),
elektrisches Verbinden der jeweiligen der Mehrzahl von Hochspannungs-Erzeugungseinrichtungen (69, 70) mit der Bitleitung in einem entsprechenden Speicherzellenfeldblock, und
Aktivieren einer Hochspannungs-Erzeugungseinrichtung entsprechend dem Speicherzellenfeldblock, der die Bitleitung enthält, der über die aktivierte Verbindungseinrichtung das vorbestimmte Signal zugeführt wird.
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