JP2011166026A - 半導体装置 - Google Patents

Abstract

【課題】 同一構成の複数の半導体チップを所定角度回転させて積層する半導体装置において、使用されないバンプ及びそれに接続される貫通電極の数を削減する。
【解決手段】 半導体装置は、表面及び裏面を有する本体と、本体を表面から裏面まで貫通する第１の貫通電極と、第１の貫通電極の一端に形成された第１のバンプと、第１の貫通電極の他端が露出する本体の表面又は裏面であって、第１の貫通電極の他端に対し、予め設定された対称軸に関して所定角度だけ回転移動した位置に形成された第２のバンプと、第１の貫通電極と第２のバンプとを電気的に接続する導電部とを備えている。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、同一構成の複数の半導体チップが積層されている半導体装置に関する。

従来の半導体装置として、同一構成の半導体チップを所定角度ずつ回転させて積層するものがある（例えば、特許文献１，２又は３参照）。

特開２００４−３４９６９４号公報 特開２００４−３５６２８４号公報 特開２００９−１９４３６３号公報

特許文献１に記載された半導体装置では、積層された４個のチップの各々が、４つの辺に沿って形成された４セットのボンド・パッドを有している。しかしながら、これら４セットのボンド・パッドのうち、実際に使用されるの１セットのみである。つまり、特許文献１に記載の半導体装置は、使用されない無駄なボンド・パッドが多数存在している。

特許文献２に記載された半導体装置は、複数の端子の全てが回転対称となるように配置されている。このため、共通接続端子群に属する端子であって、等価な端子が存在しない端子については、１つの端子のために積層される数と同数の端子を用意しなければならない。

特許文献３は、同一構成の複数の部分回路が規則的に配列された半導体集積回路を複数積層した半導体装置を提供しようとするものであって、特許文献１や特許文献２も半導体装置が有する問題点及びその解決方法について、全く開示も示唆もしていない。

本発明は、使用されないバンプ（ボンド・パッド又は端子）及びそれに接続される貫通電極の数を削減することができる半導体装置を提供しようとするものである。

本発明の一実施の形態に係る半導体装置は、表面及び裏面を有する本体と、前記本体を前記表面から前記裏面まで貫通する第１の貫通電極と、前記第１の貫通電極の一端に形成された第１のバンプと、前記第１の貫通電極の他端が露出する前記表面又は前記裏面であって、前記第１の貫通電極の他端に対し、予め設定された対称軸に関して所定角度だけ回転移動した位置に形成された第２のバンプと、前記第１の貫通電極と前記第２のバンプとを電気的に接続する導電部と、を備えている。

また、本発明の他の実施の形態に係る半導体装置は、同一構成の複数の半導体チップを有し、前記複数の半導体チップの各々は、表面及び裏面を有する本体と、前記本体を前記表面から前記裏面まで貫通する第１の貫通電極と、前記第１の貫通電極の一端に形成された第１のバンプと、前記第１の貫通電極の他端が露出する前記表面又は前記裏面であって、前記第１の貫通電極の他端に対し、予め設定された対称軸に関して所定角度だけ回転移動した位置に形成された第２のバンプと、前記第１の貫通電極と前記第２のバンプとを電気的に接続する導電部と、を備え、前記複数の半導体チップは、前記対称軸が互いに一致しかつ前記所定角度ずつ回転した状態で積層され、互いに隣接する２つの半導体チップの一方の前記第１のバンプが他方の前記第２のバンプに接続されている。

本発明の半導体装置では、第１のバンプは第１の貫通電極の一端に形成されるが、第２のバンプは、前記第１の貫通電極の他端に対し、予め設定された対称軸に関して所定角度だけ回転移動した位置に形成される。そして、第２のバンプと第１の貫通電極の他端との間は導電部によって接続される。この構成により、複数の半導体チップを、それらの対称軸を互いに一致させかつ所定角度ずつ回転させて積層した場合に、隣接する２つの半導体チップの一方の第１のバンプと他方の第２のバンプとが正対する。これら正対する第１のバンプと第２のバンプとを接続することにより、本発明の半導体装置では、各半導体チップに積層数に等しい数の第１の貫通電極を形成することなく、一つの信号を全ての半導体チップに共通に供給することができる。こうして、本発明によれば、使用されないバンプ及び貫通電極の数を減らすことができる。

本発明の第１の実施の形態に係る半導体装置の表面側バンプの配置を示す平面図である。 図１の半導体装置の裏面側バンプの配置を示す平面透視図である。 図１又は図２のＸ−Ｘ’線断面図である。 積層されるＤＲＡＭチップの１段目の表面側バンプの配置を示す平面図である。 積層されるＤＲＡＭチップの２段目の表面側バンプの配置を示す平面図である。 積層されるＤＲＡＭチップの３段目の表面側バンプの配置を示す平面図である。 積層されるＤＲＡＭチップの４段目の表面側バンプの配置を示す平面図である。 ＤＲＡＭチップ積層体パッケージの断面構造を示す断面図である。 メモリコントローラーとＤＲＡＭ積層体の各ＤＲＡＭチップとの間の信号接続を説明するための図である。 本発明の第２の実施の形態に係る半導体装置の表面側バンプの配置を示す平面図である。 図１０の半導体装置の裏面側バンプの配置を示す平面透視図である。 導電部の他の例を示す図である。 導電部のさらに別の例を示す図である。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

本発明の半導体装置は、半導体チップ単体、半導体チップが積層された積層体、半導体チップ又はその積層体を含む情報処理装置、あるいはその一部であり得る。

本発明の第１の実施の形態に係る半導体装置として、ＤＲＡＭ（Dynamic Random Access Memory）チップを例示する。しかしながら、本発明はこれに限らず、他の半導体チップにも適用可能である。また、ＤＲＡＭチップの内部構成については本発明に直接関係しないので、以下では、その説明を省略する。

図１に、本実施の形態に係るＤＲＡＭチップ１０の表面に形成されるバンプ１１の配置例を、図２に、その裏面に形成されるバンプ２１の配置例をそれぞれ示す。なお、表面側のバンプ１１と裏面側のバンプ２１の位置関係の理解を容易にするため、図２は表面側から見た図（透視図）となっている。したがって、例えば、図１の左上の角は、図２の左上の角に対応する。

図１及び図２に示すように、ＤＲＡＭチップ１０の形状（本体の形状）は、板状で、互いに平行な表面及び裏面を有する。また、その平面形状は正方形である。ＤＲＡＭチップ１０の平面形状は正方形に限られないが、複数のＤＲＡＭチップを積層することを考慮して、回転対称性を持つ形状であることが望ましい。

図１及び図２において、黒丸及び（円弧状）黒帯がそれぞれバンプ１１，２１を表している。図１に示される表面側のバンプ１１と図２に示される裏面側のバンプ２１とは、一対一に対応しており、それらの間は、図３に示すように、貫通電極（ＴＳＶ：through silicon via）３１よって互いに接続されている。換言すると、各バンプ１１，１２は、ＤＲＡＭチップ１０を、その表面側から裏面側に貫通する貫通電極３１の端部に接続されるように形成されている。なお、以下の説明から容易に理解されるように、表面側のバンプ配列と裏面側のバンプ配列とは相互に交換可能である。

ＤＲＡＭチップ１０の表面又は裏面に形成された複数のバンプ１１，２１は、３つのグループに分類することができる。

第１のグループに属するバンプは、単一のメモリコントローラによって複数のＤＲＡＭチップが制御される場合に、複数のＤＲＡＭチップ間で共通の信号に用いられるバンプであって、相互に交換可能な信号（等価な信号）が存在しない信号に用いられるバンプである。このようなバンプとして、例えば、ＲＡＳ（row address strobe），ＣＡＳ（column address strobe）等のコマンド信号（ＣＯＭ）や、Ａ１０等の（特定機能が割り当てられた）アドレス信号（ＡＤＤ）に用いられるバンプがある。

第２のグループに属するバンプは、第１のグループと同様に単一のメモリコントローラによって複数のＤＲＡＭチップが制御される場合に、全てのＤＲＡＭチップ間で共通の信号に用いられるバンプであるが、相互に交換可能な信号が存在する信号用のバンプである。このバンプとして、例えば、データ信号（ＤＱ）用のバンプ、データストローブ信号（ＤＱＳ）用のバンプがある。

第３のグループに属するバンプは、単一のメモリコントローラによって複数のＤＲＡＭチップが制御される場合に、各ＤＲＡＭチップに固有の信号に用いられるバンプである。このようなバンプとして、例えば、チップセレクト信号（ＣＳ）用のバンプと、それに関連付けられた未接続（ＮＣ）のバンプとがある。なお、ここでの用語「未接続」は、ＤＲＡＭチップ１０の内部回路との接続が無いという意味である。換言すると、他の信号用のバンプは、ＤＲＡＭチップ１０の内部回路との接続を有している。

第１のグループに属するバンプ（ＡＤＤ，ＣＯＭ）は、表面側と裏面側とでその形状が異なっている。図２に示す裏面側のバンプ（第１のバンプ）は、他のグループのバンプと同様に、貫通電極（第１の貫通電極）の一端を覆うように形成されている。一方、図１に示す表面側のバンプ（第２のバンプ）は、他のグループのバンプとは異なり、円弧状（帯状）に形成されている。具体的には、表面側のバンプは、予め設定された回転対称軸を中心とする円の一部であって、そのバンプと回転対称軸とにより描かれる扇形の中心角が所定の角度となるように形成されている。

別の見方をすると、第１のグループに属するバンプは、表面側と裏面側とでその形成位置が異なっているともいえる。つまり、表面側のバンプは、接続されるべき貫通電極の端部に対し、回転対称軸に関して所定角度だけ回転移動した位置に形成されているとみなせる。そして、この表面側バンプと貫通電極との端部とが導電部によって電気的に接続されている。本実施例では、この導電部が、パンプと同一材料、同一工程により表面側のバンプと一体に形成されている。

なお、回転対称軸は、ＤＲＡＭチップ１０の表面及び裏面に対して垂直であれば、任意に設定することができるが、複数のＤＲＡＭチップを積層することを考慮して、表面及び裏面の中心を通る軸（中心軸）とすることが望ましい。また、所定の角度は、第２及び第３のグループに属するバンプがＮ回回転対称（Ｎ：２以上の整数）に配置されるとき、３６０度／Ｎである。図１及び２では、Ｎ＝４なので、中心角は９０度である。

第１のグループに属するバンプは、第２のグループや第３のグループに属するバンプに比べ、回転対称軸に近い位置に形成される。これは、表面側のバンプの長さ（弧若しくは導電部の長さ）を短くすることができるからである。

第２のグループに属するバンプ（図１では、ＤＱ及びＤＱＳ）は、表面側及び裏面側（第３のバンプ及び第４のバンプ）ともに、対応する貫通電極（第２の貫通電極）の端部を覆うように形成される。第２のグループに属するバンプは、複数の組に分割され、これらの組が回転対称となるように配置される。分割数（組数）は、Ｎ以下であればよい。図１は、Ｎ＝４の場合に、１６個のＤＱ用バンプが４個ずつ４組に分割され、４個のＤＱＳ用バンプが１個ずつ４組に分割されている例を示している。

第３のグループに属するバンプ（図１では、ＣＳ及びＮＣ１〜３）は、第２のグループのバンプと同様である。ただし、第３のグループに属するバンプは、一つの信号用バンプ（ＣＳ）に対してＮ−１個（ここでは３個）の未接続バンプ（ＮＣ１〜ＮＣ３）が関連付けされており、これら関連付けされたバンプが、回転対称となるように配置される。

以上の構成により、複数のＤＲＡＭチップ１０を、各ＤＲＡＭチップの回転対称軸を互いに一致させた状態で、所定の角度ずつ回転させて積層すると、第１及び第２のグループについては、同一（若しくは等価）の信号用バンプ同士を正対させることができる。また、第３のグループについては、各信号用バンプを未接続のバンプに正対させることができ、かつ他の信号用バンプから独立した状態とすることができる。

上記説明より容易に理解されるとおり、本実施の形態に係る半導体装置は、同一構成の複数の半導体チップ（１０）を有し、複数の半導体チップの各々は、表面及び裏面を有する本体と、本体を表面から裏面まで貫通する第１の貫通電極（３１）と、第１の貫通電極の一端に形成された第１のバンプ（２１，ＡＤＤ，ＣＯＭ）と、第１の貫通電極の他端が露出する本体の表面又は裏面であって、第１の貫通電極の他端に対し、予め設定された対称軸に関して所定角度だけ回転移動した位置に形成された第２のバンプ（１１，ＡＤＤ，ＣＯＭ）と、第１の貫通電極と第２のバンプとを電気的に接続する導電部と、を備えている。そして、複数の半導体チップは、対称軸が互いに一致しかつ所定角度ずつ回転した状態で積層され、互いに隣接する２つの半導体チップの一方の第１のバンプが他方の半導体チップの第２のバンプに接続されている。

また、本実施の形態に係る半導体装置では、複数の半導体チップの各々は、対称軸に関して所定角度の回転対称性を持つように配置され、本体を表面から裏面まで貫通する複数の第２の貫通電極（３１）と、複数の第２の貫通電極の一端にそれぞれ形成された複数の第３のバンプ（２１，ＤＱ，ＤＱＳ）と、複数の第２の貫通電極の他端にぞれぞれ形成された複数の第４のバンプ（１１，ＤＱ，ＤＱＳ）と、をさらに備える。そして、互いに隣接する２つの半導体チップの一方の複数の第３のバンプが他方の半導体チップの複数の第４のバンプにそれぞれ接続されている。

さらに本実施の形態に係る半導体装置では、第１のバンプ及び第２のバンプが、第３のバンプ及び第４のバンプよりも、対称軸寄りに配置されている。また、接続部は、第２のバンプと一体に形成されている。

次に、図４乃至図７を参照して、４個のＤＲＡＭチップを積層する方法について説明する。

図４乃至図７は、４個のＤＲＡＭチップを積層する場合の各ＤＲＡＭチップの表面のバンプ配置例を示すずである。図４乃至図７は、それぞれ１段目乃至４段目のＤＲＡＭチップに対応している。ＤＱ用及びＤＱＳ用バンプについては、各組をＡ〜Ｄで表している。

まず、図４に示す１段目のＤＲＡＭチップを、図示しない基板上に搭載する。基板には、ＤＲＡＭチップの裏面側のバンプ配置と同様に配置された複数のパッドが形成されている。これらのパッドに、１段目のＤＲＡＭチップの裏面側のバンプを加熱等により接合し、１段目のＤＲＡＭチップを基板上に搭載する。

次に、基板に搭載された１段目のＤＲＡＭチップを基準として、２段目のＤＲＡＭチップを反時計周りに９０度回転させる（即ち図５に示す状態とする）。この状態で、２段目のＤＲＡＭチップを１段目のＤＲＡＭチップ上に搭載し、２段目のＤＲＡＭチップの裏面側のバンプを１段目のＤＲＡＭチップの表面側のバンプに接合する。

次に、１段目のＤＲＡＭチップを基準として、３段目のＤＲＡＭチップを１８０度回転させる（即ち図６に示す状態とする）。この状態で、３段目のＤＲＡＭチップを２段目のＤＲＡＭチップ上に搭載し、３段目のＤＲＡＭチップの裏面側のバンプを２段目のＤＲＡＭチップの表面側のバンプに接合する。

次に、１段目のＤＲＡＭチップを基準として、４段目のＤＲＡＭチップを反時計回りに２７０度回転させる（即ち図７に示す状態とする）。この状態で、４段目のＤＲＡＭチップを３段目のＤＲＡＭチップ上に搭載し、４段目のＤＲＡＭチップの裏面側のバンプを３段目のＤＲＡＭチップの表面側のバンプに接合する。

以上のようにして４個のＤＲＡＭチップを積層することで、隣接する下層のＤＲＡＭチップに対して所定角度（ここでは、９０度）ずつ回転した状態で複数のＤＲＡＭチップが積層された積層体が形成される。形成されたＤＲＡＭチップ積層体は、その後封止材により封止されパッケージ化される。

図８に積層体パッケージの断面図を示す。４個のＤＲＡＭチップが積層されたＤＲＡＭチップ積層体８１は、前述のとおり基板８２の上面に搭載され、封止材８３により封止される。基板８２の下面には、基板８２の上面に形成されたパッドにそれぞれ対応する半田ボール８４が形成されている。

積層体パッケージは、図示しないモジュール基板等に搭載される。そして、モジュール基板等は、メモリーコントローラーが搭載されたマザーボード等に搭載される。これにより、ＤＲＡＭ積層体８１とメモリコントローラーとが電気的に接続される。

メモリコントローラーとＤＲＡＭ積層体８１を構成するＤＲＡＭチップの各々との間の信号接続関係を図９に示す。

チップセレクト信号ＣＳ０〜ＣＳ３は、メモリーコントローラから４個のＤＲＡＭチップの各々に独立に供給される。チップセレクト信号ＣＳ０は、一段目のＤＲＡＭチップのＣＳ用バンプに供給される。チップセレクト信号ＣＳ１は、１段目のＤＲＡＭチップの未接続バンプＮＣ１を介して、２段目のＣＳ用バンプに供給される。チップセレクト信号ＣＳ２は、１段目のＤＲＡＭチップの未接続バンプＮＣ２及び２段目のＤＲＡＭチップの未接続バンプＮＣ１を介して、３段目のＣＳ用バンプに供給される。チップセレクト信号ＣＳ３は、１段目のＤＲＡＭチップの未接続バンプＮＣ３、２段目のＤＲＡＭチップの未接続バンプＮＣ２及び３段目のＤＲＡＭチップの未接続バンプＮＣ１を介して、４段目のＣＳ用バンプに供給される。

アドレス信号及びコマンド信号（ＡＤＤ，ＣＯＭ）は、それぞれ、４個のＤＲＡＭチップに共通に供給される。図９では、アドレス又はコマンド信号のうちの一つ（ＡＤＤ／ＣＯＭ）しか示されていないが、全ての信号が個別に４個のＤＲＡＭチップに共通に供給される。

ＤＱ用及びＤＱＳ用信号もまた、各々、４個のＤＲＡＭチップに共通に供給される。ただし、これらの信号には、相互に等価な信号が存在する。相互に等価な信号同士は区別する必要がないので、これらの信号は、ＤＲＡＭチップ毎に異なる組のバンプに供給されてもよい。そこで、本実施の形態では、ＤＱ及びＤＱＳ用バンプが、図４乃至図７に示すようにＡ〜Ｄの４組に分割されているとして、例えば、ＤＱ用及びＤＱＳ用信号の一つであるＤＱ／ＤＱＳ（０）を、１段目のＤＲＡＭチップのＡ組に属するバンプＤＱ／ＤＱＳ（Ａ）に、２段目のＤＲＡＭチップのＤ組に属するバンプＤＱ／ＤＱＳ（Ｄ）に、３段目のＤＲＡＭチップのＣ組に属するバンプＤＱ／ＤＱＳ（Ｃ）に、及び４段目のＤＲＡＭチップのＢ組に属するバンプＤＱ／ＤＱＳ（Ｂ）に供給する。

以上のようにして、本実施の形態に係る半導体装置では、複数のＤＲＡＭチップを積層し、相互に電気的に接続することができる。この半導体装置は、信号経路が短く単純なので信号劣化が少ない。しかも、一部のバンプの形状を円弧状にすることにより、無駄なバンプ、貫通電極及び内部配線を削減することができるとともに、配線設計の自由度が向上させることができる。

次に、本発明の第２の実施の形態に係る半導体装置について説明する。上述した第１の実施の形態では、（１６ビットのデータ信号に対応する）×１６ＤＱ品と呼ばれるＤＲＡＭチップを４個積層して、同じく×１６ＤＱ品と呼ばれる積層体を作製する例について説明した。これに対し、本実施の形態では、（４ビットのデータ信号に対応する）×４ＤＱ品と呼ばれるＤＲＡＭチップを４個積層して、×１６ＤＱ品と呼ばれる積層体を構成する例について説明する。

図１０に、本実施の形態に係るＤＲＡＭチップの表面側バンプの配置例を、図１１にその裏面側バンプの配置例を示す。図２と同様に、図１１は、裏面側のパンプ配置を表面側からみた図（透視図）である。また、表面側のバンプと裏面側のバンプとは１対１で対応しており、これらの間は、貫通電極によって互いに接続されているものとする。

本実施の形態に係るＤＲＡＭチップ積層体は、メモリコントローラー側から、１個の半導体チップのように見えなければならない。つまり、一つのチップセレクト（ＣＳ）信号により、全てのＤＲＡＭチップが同時に選択されるようにしなければならない。そこで、本実施の形態では、ＣＳ信号用のバンプを、アドレス信号（ＡＤＤ）やコマンド信号（ＣＯＭ）と同様、第１のグループに属するバンプとして扱う。具体的には、図１０に示すように、表面側のバンプ形状を円弧状とする。その代わり、ＣＳ用バンプに関連付けられた未接続バンプ（ＮＣ）及び貫通電極は不要である。

また、メモリコントローラー側から、ＤＲＡＭチップ積層体が１６個のＤＱ用端子を持つ半導体チップに見えるように、４個のＤＱバンプに関連付けられた１２個の未接続バンプ（ＮＣ）を用意する。同様に、１個のＤＱＳバンプに関連付けられた３個の未接続バンプ（ＮＣ）を用意する。これらＤＱ用バンプ及びＤＱＳ用バンプに関連付けされた１５個（３組）の未接続バンプＮＣは、ＤＱ用バンプ及びＤＱＳ用バンプに対し、回転対称軸に関して回転対称性を持つ位置となるように配置される。

本実施の形態においても、４個のＤＲＡＭチップが、回転対称軸を互いに一致させた状態で所定角度ずつ回転させて積層され、積層体を構成する。隣接するＤＲＡＭチップ間において、同一信号用のバンプ同士が互いに正対するので、加熱処理等により容易に接続することができる。

本実施の形態の半導体装置においても、信号経路が短く単純なので信号劣化が少ない。また、この半導体装置においても、積層されたＤＲＡＭチップの全てに共通供給される信号であって、等価な信号が存在しない信号に対応するパッドの形状を円弧状としたことにより、無駄なバンプ、貫通電極及び内部配線を削減することができるとともに、配線設計の自由度が向上させることができる。

以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されず、種々の変形、変更等が可能である。例えば、上記実施の形態では、４つのＤＲＡＭチップを積層する例について説明したが、本発明は、２以上の半導体チップを積層するものであれば適用可能である。また、上記実施の形態では、所定角度を９０度としたが、Ｎ回回転対称となるようにバンプを配置する場合は、所定角度を３６０度／Ｎとすればよく、Ｎは任意の２以上の整数とすることができる。また、上記実施の形態では、導電部の形状を円弧状としたが、図１２に示すように、直線状としてもよいし、他の任意の形状とすることもできる。あるいは、図１３に示すように、表面側パッド及び裏面側パッドにそれぞれ対応する貫通電極（補助貫通電極）を形成して、それらの貫通電極の間をチップ内配線（内部配線）により接続するようにしてもよい。つまり、接続部は、第２のバンプに対応する位置で、本体を表面から裏面まで貫通し、第２のバンプに接続される補助貫通電極と、本体内に形成され、第１の貫通電極と補助貫通電極とを電気的に接続する内部配線と、を有するものであってもよい。

１０ ＤＲＡＭチップ
１１ バンプ
２１ バンプ
３１ 貫通電極
８１ ＤＲＡＭ積層体
８２ 基板
８３ 封止材
８４ 半田ボール
６０ ＤＲＡＭチップ
１３１ 内部配線

Claims (10)

1. 表面及び裏面を有する本体と、
   前記本体を前記表面から前記裏面まで貫通する第１の貫通電極と、
   前記第１の貫通電極の一端に形成された第１のバンプと、
   前記第１の貫通電極の他端が露出する前記表面又は前記裏面であって、前記第１の貫通電極の他端に対し、予め設定された対称軸に関して所定角度だけ回転移動した位置に形成された第２のバンプと、
   前記第１の貫通電極と前記第２のバンプとを電気的に接続する導電部と、
   を備えることを特徴とする半導体装置。
2. 前記対称軸に関して前記所定角度の回転対称性を持つように配置され、前記本体を前記表面から前記裏面まで貫通する複数の第２の貫通電極と、
   前記複数の第２の貫通電極の一端にそれぞれ形成された複数の第３のバンプと、
   前記複数の第２の貫通電極の他端にぞれぞれ形成された複数の第４のバンプと、
   をさらに備えることを特徴とする請求項１に記載の半導体装置。
3. 前記第１のバンプ及び第２のバンプが、前記第３のバンプ及び第４のバンプよりも、前記対称軸寄りに配置されていることを特徴とする請求項２に記載の半導体装置。
4. 前記接続部は、前記第２のバンプと一体に形成されていることを特徴とする請求項１，２又は３に記載の半導体装置。
5. 前記接続部は、前記第２のバンプに対応する位置で、前記本体を前記表面から前記裏面まで貫通し、前記第２のバンプに接続される補助貫通電極と、前記本体内に形成され、前記第１の貫通電極と前記補助貫通電極とを電気的に接続する内部配線と、を有していることを特徴とする請求項１，２又は３に記載の半導体装置。
6. 同一構成の複数の半導体チップを有し、
   前記複数の半導体チップの各々は、
   表面及び裏面を有する本体と、
   前記本体を前記表面から前記裏面まで貫通する第１の貫通電極と、
   前記第１の貫通電極の一端に形成された第１のバンプと、
   前記第１の貫通電極の他端が露出する前記表面又は前記裏面であって、前記第１の貫通電極の他端に対し、予め設定された対称軸に関して所定角度だけ回転移動した位置に形成された第２のバンプと、
   前記第１の貫通電極と前記第２のバンプとを電気的に接続する導電部と、を備え、
   前記複数の半導体チップは、前記対称軸が互いに一致しかつ前記所定角度ずつ回転した状態で積層され、
   互いに隣接する２つの半導体チップの一方の前記第１のバンプが他方の前記第２のバンプに接続されていることを特徴とする半導体装置。
7. 前記複数の半導体チップの各々は、
   前記対称軸に関して前記所定角度の回転対称性を持つように配置され、前記本体を前記表面から前記裏面まで貫通する複数の第２の貫通電極と、
   前記複数の第２の貫通電極の一端にそれぞれ形成された複数の第３のバンプと、
   前記複数の第２の貫通電極の他端にぞれぞれ形成された複数の第４のバンプと、をさらに備え、
   互いに隣接する２つの半導体チップの一方の前記複数の第３のバンプが他方の前記複数の第４のバンプにそれぞれ接続されていることを特徴とする請求項６に記載の半導体装置。
8. 前記第１のバンプ及び第２のバンプが、前記第３のバンプ及び第４のバンプよりも、前記対称軸寄りに配置されていることを特徴とする請求項６又は７に記載の半導体装置。
9. 前記接続部は、前記第２のバンプと一体に形成されていることを特徴とする請求項６，７又は８に記載の半導体装置。
10. 前記接続部は、前記第２のバンプに対応する位置で、前記本体を前記表面から前記裏面まで貫通し、前記第２のバンプに接続される補助貫通電極と、前記本体内に形成され、前記第１の貫通電極と前記補助貫通電極とを電気的に接続する内部配線と、を有していることを特徴とする請求項７，８又は９に記載の半導体装置。

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