JP2004273044A - 半導体装置の検査方法 - Google Patents
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Abstract
【課題】検査時間およびコストを低減することが可能な半導体装置の検査方法を提供する。
【解決手段】スタックドＣＳＰ２は高速動作するＳＲＡＭ３と低速動作するフラッシュメモリ４とがパッケージされている。スタックドＣＳＰ２はエージングボード１０上に複数個装着される。このエージングボード１０は、検査回路形成領域１１と被検査領域１２とに領分されており、検査回路形成領域１１内のスタックドＣＳＰ２のＳＲＡＭ３によって検査回路（書き込み検査回路３０、読み出し検査回路４０，５０等）が形成される。スタックドＣＳＰ２を装着したエージングボード１０はエージング装置に装填され、エージング処理される。このエージング工程中に被検査領域１２内にあるスタックドＣＳＰ２が選択され、そのフラッシュメモリ４が検査回路形成領域１１によって検査される。
【選択図】 図１０
【解決手段】スタックドＣＳＰ２は高速動作するＳＲＡＭ３と低速動作するフラッシュメモリ４とがパッケージされている。スタックドＣＳＰ２はエージングボード１０上に複数個装着される。このエージングボード１０は、検査回路形成領域１１と被検査領域１２とに領分されており、検査回路形成領域１１内のスタックドＣＳＰ２のＳＲＡＭ３によって検査回路（書き込み検査回路３０、読み出し検査回路４０，５０等）が形成される。スタックドＣＳＰ２を装着したエージングボード１０はエージング装置に装填され、エージング処理される。このエージング工程中に被検査領域１２内にあるスタックドＣＳＰ２が選択され、そのフラッシュメモリ４が検査回路形成領域１１によって検査される。
【選択図】 図１０
Description
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリとＳＲＡＭ等の異なる複数のＩＣチップを相互に接続した半導体装置の検査方法に関するものである。
【０００２】
【従来の技術】
近年、携帯電子機器の小型化が進み、従来基板上に個別に実装していた複数のＩＣチップを１つのパッケージ内に積層して搭載した、マルチチップパッケージの要求が高まっている。特に、情報記憶の大規模化にともない大記憶容量かつ高速応答性を必要とする携帯電話等に搭載される半導体装置として、フラッシュメモリとＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）とを互いに接続して１つのパッケージ内に組み込んだスタックドＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）が活用されている。フラッシュメモリは、データの書き込みや消去の動作が遅いが大きな記憶容量を持ち、データ保持のための電源を必要としない不揮発性半導体メモリである。また、ＳＲＡＭとは、プロセッサとの間での高速データ入出力のために高速処理を可能とするが、上記のフラッシュメモリと比べて一般に記憶容量が小さく、データ保持のための電源を必要とする揮発性半導体メモリである。
【０００３】
このようなスタックドＣＳＰは、ウエハプロセス、ウエハ検査、組み立て等の工程を経てパッケージ化された完成品となる。そしてこのスタックドＣＳＰの完成品は、通常、例えば図１１に示す完成品検査（試験）工程によって良品と不良品とが選別される。まず、常温環境下にてメモリテスタを用いて、スタックドＣＳＰの各端子に対して直流検査（ＤＣ検査）を行った後、搭載されたチップをＳＲＡＭ、フラッシュメモリの順にそれぞれメモリテスタを用いてファンクション検査（ＦＮ検査）を行う。次に、例えば６４個程度の数のスタックドＣＳＰをエージングボードに装着し、およそ１２５℃に保たれた高温炉を有するエージング装置の中でスタックドＣＳＰに温度加速を与える。ある一定の時間（例えば２４時間）が経過するとエージングボードに装着されたスタックドＣＳＰを高温炉から取り出し、再びメモリテスタを用いて前述した検査（ＤＣ検査、ＦＮ検査）を低温および高温環境下で順に行う。このようにしてスタックドＣＳＰの良品、不良品の選別が行われる。上記のメモリテスタは一般的にコンピュータを内蔵し、ＩＣの直流特性やファンクション特性等を測定するための検査条件やテストパターン等をプログラムすることが可能な汎用の半導体検査装置である。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記のスタックドＣＳＰの検査を行うためには、搭載されたＳＲＡＭが高速動作を行うことから、高価な高速メモリテスタが必要となる。ＳＲＡＭは記憶容量が小さく高速のデータ書き換え特性（概して２０ｎｓ／ｂｙｔｅ）を有するので検査所要時間は短時間であるが、同スタックドＣＳＰに搭載されたフラッシュメモリは記憶容量が大きく低速のデータ書き込み特性（概して１０μｓ／ｂｙｔｅ）及び低速のデータ消去（概して１ｓ／６４ｋｂｙｔｅ）を有するため、検査所要時間は長大となる。この結果、ＳＲＡＭとフラッシュメモリとが搭載されたスタックドＣＳＰの検査では、高価なメモリテスタが低速のフラッシュメモリによって長時間に亘って使用されるので、これが検査コストを押し上げる要因となり、携帯電話用に要求される低コストのスタックドＣＳＰに対して製造原価を圧迫する原因となってきている。
【０００５】
本発明は、特別な検査装置を用いずに、スタックドＣＳＰ内のフラッシュメモリを検査することができる検査方法を提供することを目的とする。
【０００６】
また、本発明は、エージング工程中に、時間がかかるフラッシュメモリの検査を行うことにより、全体の検査時間を短縮することができる検査方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置の検査方法は、高速に動作する半導体メモリチップと低速に動作する半導体チップとを含む半導体装置の検査方法において、（Ａ）正常な前記半導体メモリチップを有する前記半導体装置をボード上に複数個装着し、（Ｂ）前記ボード上に装着された前記複数の半導体装置のうちの少なくとも１つを被検査半導体装置とし、残りの半導体装置の一部又は全てを検査回路用半導体装置として用い、（Ｃ）前記複数の検査回路用半導体装置の半導体メモリチップから検査回路を構成し、（Ｄ）前記検査回路によって前記被検査半導体装置の半導体チップの不良の有無を検査し、（Ｅ）前記ステップ（Ｂ）〜（Ｄ）を繰り返すことにより前記ボード上の各半導体装置の半導体チップを順番に検査することを特徴とするものである。なお、前記半導体装置は、前記ボード上に着脱可能に取り付けられることが好ましい。
【０００８】
また、前記半導体メモリチップをＳＲＡＭとし、前記半導体チップをフラッシュメモリとすることが好ましい。また、前記半導体装置は、少なくとも前記半導体メモリチップと前記半導体チップとを１つのパッケージ内に封止したものであることが好ましい。
【０００９】
また、前記検査回路は、前記検査回路用半導体装置の半導体メモリチップを用いて構成されたコントローラ、アドレスカウンタ、計時カウンタを備え、この検査回路は、前記被検査半導体装置の半導体チップの書き込み又は消去検査を行い、この半導体チップが書き込み又は消去の自動アルゴリズム期間中にあるとき、前記コントローラが前記計時カウンタをタイマーとして計時動作させるとともに、前記アドレスカウンタが前記被検査半導体装置へ向けて出力するアドレス信号の遷移を停止させることが好ましい。
【００１０】
また、前記検査回路は、前記検査回路用半導体装置の半導体メモリチップを用いて構成されたデータ保持器を備え、このデータ保持器に格納された期待データと前記被検査半導体装置の半導体チップのデータ読み出しデータとを比較する読み出し検査を行うようにしても良い。なお、前記被検査半導体装置の半導体チップの有するアドレス幅が前記データ保持器の有するアドレス幅より大きいとき、前記半導体チップのアドレス幅に対応するようにして、前記データ保持器をアドレス幅の不足分に応じて複数個設けることが好ましい。
【００１１】
また、前記検査回路は、前記検査回路用半導体装置の半導体メモリチップを用いて構成された多数決手段を備え、この検査回路は複数個の前記被検査半導体装置の半導体チップを同時に選択してデータを読み出すことにより読み出し検査を行い、前記多数決手段は、読み出しデータが相違する半導体チップを特定するようにしても良い。
【００１２】
また、前記検査は、温度加速を行うためのエージング工程において行われることが好ましい。
【００１３】
【発明の実施の形態】
まず、図１（Ａ）において、スタックドＣＳＰ２は、ＳＲＡＭ（半導体メモリチップ）３がフラッシュメモリ（半導体チップ）４の上に積層されて樹脂で封止され、２チップ積層型の構造をしている。各チップの信号や電源の入出力端子となるボンディングパッド（不図示）にはそれぞれワイヤ６の一端が接続されており、ワイヤ６の他端は基板５に接続されている。各チップの信号や電源の入出力は、基板５の背面に設けられた半田ボール７を介して行われる。これらの半田ボール７は、実装する際にプリント基板等に接着されるものであるが、スタックドＣＳＰ２の完成品検査工程においては、検査基板（後述するエージングボード）のソケットの端子と接触可能である。
【００１４】
図１（Ｂ）において、ＳＲＡＭ３としてはアドレス幅１８ビット（Ａ０〜Ａ１７）、データ幅１６ビット（Ｄ０〜Ｄ１５）で構成される容量４Ｍビットの汎用のＳＲＡＭが用いられ、フラッシュメモリ４としてはアドレス幅２１ビット（Ａ０〜Ａ２０）、データ幅１６ビット（Ｄ０〜Ｄ１５）で構成される容量３２Ｍビットの汎用のフラッシュメモリが用いられている。
【００１５】
ＳＲＡＭ３とフラッシュメモリ４は共に、複数のメモリセルがマトリックス状に配置されるとともに、複数のワード線と複数のビット線が格子状に配置されてなるメモリアレイを備え、供給されたアドレス信号をデコードして選択されたワード線とビット線とに対応するメモリセルのデータを読み書きすることができるように構成されている。ただし、フラッシュメモリ４は、データの消去に関してはメモリアレイ単位で一括して行われる。また、フラッシュメモリ４は、ユーザーがデータ書き込み命令（コマンド）を与えると、内部で自動的に高電圧パルスを発生して書き込みを行うとともに、書き込みデータの検証を行う自動アルゴリズム機能を搭載している。さらに、データの消去に関してもフラッシュメモリ４は、同様な自動アルゴリズム機能を搭載している。
【００１６】
ＳＲＡＭ３のメモリセルは、例えば４つのＭＯＳトランジスタを用いたフリップフロップで構成されており、データ書き換えにかかる所要時間が凡そ２０ｎｓ／ｂｙｔｅ程度と極めて高速である。一方、フラッシュメモリ４のメモリセルは、浮遊ゲートを有する１つのＭＯＳトランジスタにより構成されており、データ書き込みにかかる所要時間が凡そ１０μｓ／ｂｙｔｅ、データ消去にかかる所要時間が凡そ１ｓ／６４Ｋｂｙｔｅと低速である。しかし、フラッシュメモリ４はＳＲＡＭ３に比べてメモリセルのサイズが小さいためメモリアレイを大きくすること、すなわち記憶容量を大きくすることができ、大規模なデータを格納する用途として用いられる。
【００１７】
さらに同図に示すように、ＳＲＡＭ３は、アドレス入力端子Ａ０〜１７、データ入出力端子Ｄ０〜１５、電源入力端子ＶＣＣ，ＶＳＳ以外に、チップをアクティブ状態にする信号を入力する端子ＣＥｓと、データ書き込みの制御信号を入力する端子ＷＥｓと、データ読み出しの制御信号を入力する端子ＯＥｓ等を有する。また、フラッシュメモリ４は、アドレス入力端子Ａ０〜２０、データ入出力端子Ｄ０〜１５、電源入力端子ＶＣＣ，ＶＳＳ以外に、チップをアクティブ状態にする信号を入力する端子ＣＥｆと、データ書き込みの制御信号を入力する端子ＷＥｆと、データ読み出しの制御信号を入力する端子ＯＥｆと、フラッシュメモリ４自身がデータ書き込み、或いはデータ消去の自動アルゴリズム中にあるとき外部に向けて動作中であることを知らせる信号を出力する端子ＲＢと、フラッシュメモリ４自身をデータ読み出しモードに復帰（リセット）させるための信号を入力する端子ＲＳＴｆとが設けられている。
【００１８】
図２は、スタックドＣＳＰ２を複数個装着したエージングボードの構成の概略を示す。スタックドＣＳＰ２は、高い温度を長時間に亘ってチップに与えた場合も正常に動作するかどうかを調べるためにエージング検査が行われる。このエージング検査では、高温炉を有するエージング装置内にスタックドＣＳＰ２を入れて加熱するエージング工程を有し、エージング工程後にスタックドＣＳＰ２をエージング装置から取り出してからメモリテスタを用いて性能を検査する。本発明では、検査に時間がかかるフラッシュメモリの検査をこのエージング工程中に行うようにしたものであり、そのためにエージングボード１０上に複数のスタックドＣＳＰ２が着脱可能に取り付けられている。このエージングボード１０は、インターフェース部１５を介してエージング装置と接続して電源電圧等が供給される。
【００１９】
エージングボード１０の上には、例えば６４個のソケット１３が実装されている。それらソケット１３はエージングボード１０に形成されたプリント基板１４の配線パターン（不図示）により互いに接続されている。ソケット１３は、スタックドＣＳＰ２を着脱可能に取り付けるためのものであり、検査回路形成領域１１および被検査領域１２に配設された複数のソケット１３にはそれぞれ適宜必要な数のスタックドＣＳＰ２が装着される。検査回路形成領域１１に装着されたスタックドＣＳＰ２では、搭載されたＳＲＡＭ３、或いはフラッシュメモリ４のうちからＳＲＡＭ３が選択され、選択されたＳＲＡＭ３はプリント基板１４の配線パターンを介して互いに接続される。そして、これらのＳＲＡＭ３に外部から論理データが書き込まれることにより所望の論理回路が実現し、後述する検査回路が検査回路形成領域１１に形成される。
【００２０】
被検査領域１２は、検査されるべきスタックドＣＳＰ２が装着される領域である。この領域内のスタックドＣＳＰ２が１つずつ選択され、そのフラッシュメモリ４のファンクション検査（ＦＮ検査）等が実施される。なお、検査回路形成領域１１の範囲や、検査回路として用いられるＳＲＡＭ３の数は変更可能であり、適宜所望の検査回路を構成することができる。また、被検査領域１２の範囲も変更することができる。さらに、スタックドＣＳＰ２を１つずつ検査する他に、複数のスタックドＣＳＰ２も同時に検査することができる。
【００２１】
図３は、フラッシュメモリ４の検査回路を構成する可変論理セル２０を示す。可変論理セル２０は、検査回路形成領域１１で選択される一つのＳＲＡＭ３とプリント基板１４に形成された周辺ロジック回路２１とによって構成されている。周辺ロジック回路２１は、ＳＲＡＭ３の出力端子（ＤＯＵＴ）から出力される複数ビットのデータを同時に取り込んで外部へ出力するレジスタ２２と、ＡＮＤゲート２３ａ，２３ｂとを有する。このレジスタ２２は、フリップフロップにより構成されており、シフト動作が可能なシフタブルラッチとして機能する。なお、このレジスタ２２は、ある２つの可変論理セル間に設けられて、一方の可変論理セルから供給される信号（ＳＣＡＮ＿ＩＮ）をラッチし、シフト動作で他方の可変論理セルに出力信号（ＳＣＡＮ＿ＯＵＴ）を供給することが可能なＪＴＡＧ（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ ）で提唱されている境界スキャン回路を用いても良い。
【００２２】
また、周辺ロジック回路２１は、レジスタ２２を制御するための制御信号ＣＩＮ，ＲＳＴが外部から入力される制御信号入力端子と、レジスタ２２へスキャンインデータＳＣＡＮ＿ＩＮをシリアルに外部から入力するためのスキャン入力端子と、レジスタ２２からスキャンアウトデータＳＣＡＮ＿ＯＵＴをシリアルに外部へ出力するためのスキャン出力端子と、レジスタ２２をシフト動作させるクロック信号ＣＬＫを入力するためのクロック入力端子とを備えている。信号ＣＩＮは他の可変論理セルからのキャリー入力信号であり、信号ＲＳＴはレジスタ２２に保持されたデータをリセットするためのリセット信号である。
【００２３】
ＡＮＤゲート２３ａは、外部から入力されるキャリー入力信号ＣＩＮとクロック入力信号ＣＬＫとの論理積をとって生成されるデータをレジスタ２２に入力する論理ゲートである。ＡＮＤゲート２３ｂは、キャリー入力信号ＣＩＮとＳＲＡＭ３からの出力信号の最上位ビット（Ｄ１５）との論理積をとって生成されるデータをキャリー出力信号ＣＯＵＴとして外部へ出力する論理ゲートである。
【００２４】
このような、シフタブルラッチとして機能するレジスタ２２を設けることで、ＳＲＡＭ３のテストモード時等においてＳＲＡＭ３から読み出されたデータをレジスタ２２にラッチしシフトしてスキャンアウトするさせることで、ＳＲＡＭ３の不良ビットの検出を行うこともできる。これにより、正常に動作するＳＲＡＭ３が容易に判別される。
【００２５】
本実施の形態では、ＳＲＡＭ３に論理データを書き込む際には、アドレス端子（Ａ０〜Ａ１７）およびデータ入力端子（ＤＩＮ）に外部から直接データを与える必要がある。図示しないが、周辺ロジック回路２１に、前述したレジスタ２２と同様な機能を有する、外部から入力されたアドレス信号を取り込んで保持する第２のレジスタと、外部から入力された書き込みデータを取り込んで保持する第３のレジスタとをそれぞれ設け、これらのレジスタを全てスキャンパスで結合するようにしても良い。これにより、ＳＲＡＭ３への論理データの書き込みをスキャンパスを通してより簡単に行うことができる。
【００２６】
図４は、可変論理セル２０を用いてデータ出力信号線（ＤＯＵＴ）とアドレス信号線（Ａｄｄｒｅｓｓ）を結線し、バイナリカウンタを構成した例を示す。この例では、ＳＲＡＭ３から出力される下位１５ビットのデータ出力信号（Ｄ０〜Ｄ１４）を、自己のアドレス端子（Ａ０〜Ａ１４）に帰還するように結線しており、これらの信号線の結線は、プリント基板１４上に形成された配線パターンによって行われる。そして、このＳＲＡＭ３の各アドレスに、そのアドレス番地に「１」を加算したバイナリ値を格納すると１５ビットのバイナリカウンタが構成される。即ち、クロック信号ＣＬＫによってＳＲＡＭ３の出力がレジスタ２２に取り込まれる毎にアドレスが１つだけインクリメントされて前回の出力値よりも「１」だけ大きな値が出力されるので、カウンタとして動作する。
【００２７】
また、図示しないが、図４に示す可変論理セル２０で構成されたバイナリカウンタの後段に、同様に可変論理セル２０で構成されたバイナリカウンタを接続し、前段のバイナリカウンタから出力されるキャリー出力信号ＣＯＵＴを、後段のバイナリカウンタにキャリー入力信号ＣＩＮとして入力することで、１５ビットより大きいバイナリカウンタを構成することができる。
【００２８】
図５は、フラッシュメモリ４の書き込み検査回路の例を示す。この書き込み検査回路３０は、８個の可変論理セル３１Ａ〜３１Ｈが互いに結線されることによって構成されており、各可変論理セル３１Ａ〜３１Ｈには論理を構成するための論理データが格納されている。図示しないが、すべての可変論理セル３１Ａ〜３１Ｈにはクロック信号ＣＬＫが共通に供給されており、各可変論理セル３１Ａ〜３１Ｈはクロックに同期して動作する。また、フラッシュメモリ４は、検査対象となるメモリチップであるため、以降は略してＭＵＴ（Ｍｅｍｏｒｙ Ｕｎｄｅｒ Ｔｅｓｔ ）と称する。
【００２９】
可変論理セル３１Ａと３１Ｂは、図４に示したバイナリカウンタと同様な構成である。可変論理セル３１Ａからなる１５ビットのアドレスカウンタＰＡＣ０と、可変論理セル３１Ｂからなる９ビットのアドレスカウンタＰＡＣ１とは、一体となって２５ビットのバイナリカウンタを構成している。アドレスカウンタＰＡＣ０の出力のうち１２ビット（Ｄ３〜Ｄ１４）とカウンタＡＣＴ１の出力のうち９ビット（Ｄ０〜Ｄ８）は、ＭＵＴのアドレスを選択するために用いられる。また、アドレスカウンタＰＡＣ０の出力のうち下位３ビット（Ｄ０〜Ｄ２）は、可変論理セル３１Ｃで構成されたコントローラＰＣＬに入力され、後述する書き込みコマンドシーケンスを制御するための制御信号として用いられる。さらに、アドレスカウンタＰＡＣ１の出力のうち最上位ビット（Ｄ９）がコントローラＰＣＬに入力され、２５ビットのアドレスカウンタＰＡＣ０，ＰＡＣ１のカウント値が最大になったことを知らせる信号として用いられる。
【００３０】
可変論理セル３１ＤからなるコンバータＰＣＶ０と、可変論理セル３１ＥからなるコンバータＰＣＶ１とは、アドレスカウンタＰＡＣ０，ＰＡＣ１で生成されたアドレス信号を順次変換してＭＵＴに供給するためのものである。すなわち、コンバータＰＣＶ０，ＰＣＶ１は、フラッシュメモリ４からなるＭＵＴが搭載する自動アルゴリズムの動作命令を与えるために、ＭＵＴのアドレス入力端子Ａ０〜Ａ２０に投入することが必要とされる３サイクルの書き込みコマンドアドレス（１６進表示で、５５５ｈ→２ＡＡｈ→５５５ｈ）、およびデータ書き込みアドレス（ＰＡ）を発生する。このようなコンバータＰＣＶ０，ＰＣＶ１によるアドレス変換はコントローラＰＣＬから入力される３ビットのデータ（Ｄ１０〜Ｄ１２）によって制御される。
【００３１】
可変論理セル３１Ｆからなるデータ発生器ＰＤＴは、ＭＵＴに入力されるべき書込みデータ（ＰＤ）、および上記書込みコマンドアドレスとともにＭＵＴに投入することが必要な３サイクルの書き込みコマンドデータ（１６進表示で、ＡＡｈ→５５ｈ→Ａ０ｈ）を発生する。データ発生器ＰＤＴから出力された書き込みデータ及び書き込みコマンドデータは、ＭＵＴのデータ入出力端子Ｄ０〜１５に入力される。
【００３２】
可変論理セル３１ＧからなるコンパレータＰＣＭは、データ書き込み自動アルゴリズム中にＭＵＴから出力されるステータスデータ（Ｄ０〜Ｄ１５）を期待データと比較することに加え、ＭＵＴの出力端子ＲＢから出力され、自動アルゴリズム中であるか否かを知らせるレディビジー信号の比較を行うものである。この比較すべきデータは、コンパレータＰＣＭ内に格納されている。コンパレータＰＣＭは、レディビジー信号の比較結果をコントローラＰＣＬのアドレス入力端子Ａ１３に入力する。また、コンパレータＰＣＭは、ステータスデータが期待データと一致している間は外部に「０」を出力し、期待データと不一致となった場合には外部に「１」を出力する。ステータスデータは、自動アルゴリズム中のＭＵＴ状態を示すものであり、ＭＵＴ内部の書き込みパルス数が規定値を超えた場合等にデータが変化してエラーを知らせる。
【００３３】
コントローラＰＣＬは、ＭＵＴの入力端子ＣＥｆ，ＯＥｆ，ＷＥｆに入力されるべき制御信号を生成することのほか、コンパレータＰＣＭから入力されるレディビジー信号の比較結果を受けて、可変論理セル３１Ｈからなる１３ビットの書き込みカウンタＰＰＣと、上記のアドレスカウンタＰＡＣ０，ＰＡＣ１とを制御するように構成されている。例えば、コンパレータＰＣＭからコントローラＰＣＬに入力されるレディビジー信号の比較結果がビジー状態、すなわち自動アルゴリズム中であることを示す場合には、書き込みカウンタＰＰＣをクロック信号ＣＬＫに応じてインクリメントするバイナリカウンタ、すなわちタイマーとして計時動作させるとともに、アドレスカウンタＰＡＣ０，ＰＡＣ１のカウント動作、すなわち出力されるアドレス信号の遷移を停止する。一方、コンパレータＰＣＭからコントローＰＣＬに入力されるレディビジー信号の比較結果がレディ状態、すなわち書き込み完了を示す場合には、書き込みカウンタＰＰＣに入力されるクロック信号ＣＬＫを無効とし、かつレジスタをリセットして書き込みカウンタＰＰＣの動作を停止させるとともに、停止されていたアドレスカウンタＰＡＣ０，ＰＡＣ１のカウント動作を再開させる。
【００３４】
また、書き込みカウンタＰＰＣは、カウント値を出力端子Ｄ０〜Ｄ１２から出力しコントローラＰＣＬに入力する。ＭＵＴが自動アルゴリズム中であり、かつカウンタＰＰＣのカウント値が予め設定された最大値に達すると、コントローラＰＣＬはこれを書き込みエラーであると判定する。
【００３５】
各可変論理セル３１Ａ〜３１ＨのＳＲＡＭ３に格納すべきデータは、上記の機能を実現するように作成される。これらは比較的容易に作成できるものであるので、具体的な例示は省略する。
【００３６】
図６は、コントローラＰＣＬによってＭＵＴの入力端子ＣＥｆ，ＯＥｆ，ＷＥｆに入力する制御信号と、コントローラＰＣＬの出力信号Ｄ１０〜Ｄ１２に応じて、コンバータＰＣＶ０，ＰＣＶ１がアドレス信号を変換してＭＵＴに入力する書き込みコマンドアドレス／データおよび書き込みアドレス／データのタイミングチャートを示す。フラッシュメモリ４からなるＭＵＴは、制御端子ＷＥｆへ入力される制御信号の立下りの際にアドレス（Ａ０〜Ａ２０）を取り込み、続く立ち上がりの際に入力データ（ＤＩＮ）を取り込む。３サイクルの書き込みコマンドが投入された後、データ書き込みアドレス（ＰＡ）及び書き込みデータ（ＰＤ）が指定されるとＭＵＴは自動的アルゴリズムを開始する。
【００３７】
このようにしてＭＵＴが自動アルゴリズムを開始すると、端子ＲＢの出力信号は、“１”（レディ状態）から“０”（ビジー状態）へと遷移する。そして、ＭＵＴ内部で書き込みデータのベリファイ（検証）がパスすると再び“１”（レディ状態）へと戻り自動アルゴリズムが終了し書き込みが完了する。
【００３８】
以上のように構成された書き込み検査回路３０の作用を図７のフローチャートを用いて説明する。例えば、ＭＵＴに対してチェッカーボード・パターン（１６進表示で、ＡＡＡＡｈ→５５５５ｈ→ＡＡＡＡｈ→・・とアドレス毎に交互に異なるデータパターン）のデータ書き込み検査を行う。書き込み検査回路３０が上述した３サイクルの書き込みコマンド、およびデータ書き込みアドレス（ＰＡ＝００００００ｈ）／データ（ＰＤ＝ＡＡＡＡｈ）をＭＵＴに投入すると、ＭＵＴは自動アルゴリズムを開始し、端子ＲＢの出力信号が「０」となるとともに、書き込みカウンタＰＰＣがタイマーとしての計時動作を開始する。このときアドレスカウンタＰＡＣ０，ＰＡＣ１のカウント動作が停止する。
【００３９】
端子ＲＢの出力信号が「０」の間は、書き込みカウンタＰＰＣのカウンタ値がクロック信号ＣＬＫに伴ってインクリメントする。もし端子ＲＢの出力信号が「０」の間に書き込みカウンタＰＰＣのカウンタ値が予め設定された最大値に達すると、コントローラＰＣＬがこれを認識し、コンパレータＰＣＭを介してエラー信号を外部に出力する。また、ＭＵＴの自動アルゴリズムが正常に終了すると、端子ＲＢの出力信号が「１」となって、書き込みカウンタＰＰＣが停止してリセットされるとともに、アドレスカウンタＰＡＣ０，ＰＡＣ１のカウント動作が再開しアドレスをインクリメントする。
【００４０】
続いて、書き込みコマンドシーケンスに戻り、次の書き込みアドレス（ＰＡ＝０００００１ｈ）にデータ（ＰＤ＝５５５５ｈ）の書き込みを開始する。アドレスカウンタＰＡＣ０，ＰＡＣ１のカウント値が最大値に達するまでこの動作が繰り返され、最大値に達すると書き込み検査が終了し、ＭＵＴはパスと判定される。
【００４１】
このように、ＭＵＴが自動アルゴリズム中である場合には、コントローラＰＣＬがアドレスカウンタＰＡＣ０，ＰＡＣ１の動作を停止させ、書き込みカウンタＰＰＣがＭＵＴの書き込み時間をカウントするので、ＭＵＴの各書き込みアドレス毎書き込み時間を計時し、書き込み時間が規定値より大きいときにはこれをエラーとして判別することができる。
【００４２】
なお、ＭＵＴのデータ消去検査を行う消去検査回路も上記の書き込み検査回路３０と同様な構成により実現することができる。フラッシュメモリ４は、データ書き込み動作と同様に、消去ブロック毎にデータの消去動作を自動アルゴリズムにより内部で自動的に行う。ＭＵＴの消去検査を行うには、５サイクルの消去コマンドアドレス（１６進表示で、５５５ｈ→２ＡＡｈ→５５５ｈ→５５５ｈ→２ＡＡｈ）とともに、消去コマンドデータ（１６進表示で、ＡＡｈ→５５ｈ→８０ｈ→ＡＡｈ→５５ｈ）を投入した後、ブロックアドレス（ＢＡ）及びデータ（１６進表示で、３０ｈ）を指定するようにすれば良い。このとき、カウンタＰＰＣは消去時間を計時する。
【００４３】
図８は、フラッシュメモリ４の読み出し検査回路の例を示す。この読み出し検査回路４０は、１４個の可変論理セル４１Ａ〜４１Ｎが互いに結線されることによって構成されており、各可変論理セル４１Ａ〜４１Ｎには論理を構成するためのデータが格納されている。図示しないが、すべての可変論理セル４１Ａ〜４１Ｎにはクロック信号ＣＬＫが共通に供給されており、各可変論理セル４１Ａ〜４１Ｎはクロックに同期して動作する。読み出し検査回路４０の検査対象であるＭＵＴは容量３２Ｍビットのフラッシュメモリ４であり、可変論理セル２０は容量４ＭビットのＳＲＡＭ３で構成されるため、ＭＵＴに書き込まれたデータと比較する期待値データが８分割され、８個の可変論理セル４１Ｃ〜４１Ｊにそれぞれ格納されている。
【００４４】
可変論理セル４１Ａからなる１１ビットのアドレスカウンタＲＡＣ０と、可変論理セル４１Ｂからなる１１ビットのアドレスカウンタＲＡＣ１とは、一体となって２２ビットのバイナリカウンタを構成している。アドレスカウンタＲＡＣ０の出力のうち１０ビット（Ｄ１〜Ｄ１０）とアドレスカウンタＲＡＣ１の出力のうち８ビット（Ｄ０〜Ｄ７）は、ＭＵＴの下位１８ビットのアドレスと、８個の可変論理セル４１Ｃ〜４１Ｊからなるデータ保持器ＲＤＴ０〜ＲＤＴ７の１８ビットのアドレスを選択するために用いられる。
【００４５】
また、アドレスカウンタＲＡＣ１の出力のうち上位３ビット（Ｄ８〜Ｄ１０）は、ＭＵＴの上位３アドレス（Ａ１８〜Ａ２０）に入力されるとともに、可変論理セル４１ＫからなるセレクタＳＥＬに入力される。セレクタＳＥＬは、アドレスカウンタＲＡＣ１から入力された３ビットの信号に基づいて、８個のデータ保持器ＲＤＴ０〜ＲＤＴ７からいずれかを選択するように構成されている。さらに、アドレスカウンタＲＡＣ０の出力のうち下位１ビット（Ｄ０）は、可変論理セル４１ＬからなるリセットコントローラＲＣＬ０に入力され、リセットコントローラＲＣＬ０は、ＭＵＴの制御端子ＯＥｆ，ＲＳＴｆへ入力する信号を出力端子（Ｄ０〜Ｄ１）から発生する。なお、本実施の形態で用いるフラッシュメモリ４は、データ読み出し時には書き込み時や消去時のようなコマンドシーケンスを必要としない。端子ＲＳＴｆに「０」のパルスを与えて読み出しモードへリセットした後、端子ＯＥｆを「０」として出力を有効にすることでＭＵＴのデータ読み出しが可能となる。
【００４６】
可変論理セル４１ＭからなるコンパレータＲＣＭ０と、可変論理セル４１ＮからなるコンパレータＲＣＭ１とは、ＭＵＴから読み出されたデータとデータ保持器ＲＤＴ０〜ＲＤＴ７に格納されたデータとを比較し判定するように構成されている。ＭＵＴの出力とデータ保持器ＲＤＴ０〜ＲＤＴ７の出力の下位８ビット（Ｄ０〜Ｄ７）は、それぞれコンパレータＲＣＭ０に入力され比較される。また、ＭＵＴの出力と保持器ＤＡＴ０〜ＤＡＴ７の出力の上位８ビット（Ｄ８〜Ｄ１５）は、それぞれコンパレータＲＣＭ１に入力され比較される。コンパレータＲＣＭ０，ＲＣＭ１で比較したデータが異なっているとき、コンパレータＲＣＭ０がエラー信号（例えば「１」）を外部に出力する。
【００４７】
なお、フラッシュメモリ４は、読み出し速度に関しては動作が比較的高速であり、自動アルゴリズムのコマンドシーケンスを必要としないので、読み出し動作中は端子ＲＢから出力される信号が変化しない。従って、読み出し検査回路４０には、上記書き込み検査回路３０の書き込みカウンタＰＰＣのような計時手段は設けられていない。また、読み出し検査回路４０ではアドレス信号を変換するコンバータも使用されていないが、読み出しアドレスのインクリメントを逆転してデクリメントした読み出しアドレスを形成して検査する場合には、可変論理回路２０からなるコンバータをアドレスカウンタＲＡＣ０，ＲＡＣ１の出力に接続するようにしても良い。
【００４８】
図９は、フラッシュメモリ４に書き込まれたデータの読み出し検査を行う読み出し検査回路の別の例を示す。この読み出し検査回路５０は、６個の可変論理セル５１Ａ〜５１Ｆが互いに結線されることによって構成されており、各可変論理セル５１Ａ〜５１Ｆには論理を構成するためのデータが格納されている。図示しないが、すべての可変論理セル５１Ａ〜５１Ｆにはクロック信号ＣＬＫが共通に供給されており、各可変論理セル５１Ａ〜５１Ｆはクロックに同期して動作する。読み出し検査回路５０の検査対象は、ＭＵＴ０〜ＭＵＴ２の３個のフラッシュメモリ４であり、各々同一のデータが書き込まれていると期待されるものである。これらのＭＵＴ０〜ＭＵＴ２から読み出されるデータを相互に比較して判定することを特徴としている。
【００４９】
可変論理セル５１Ａからなる１６ビットのアドレスカウンタＲＡＣ２と、可変論理セル５１Ｂからなる６ビットのアドレスカウンタＲＡＣ３とは、一体となって２２ビットのバイナリカウンタを構成している。アドレスカウンタＲＡＣ２の出力のうち１５ビット（Ｄ１〜Ｄ１５）とアドレスカウンタＲＡＣ３の出力の６ビット（Ｄ０〜Ｄ５）は、ＭＵＴ０〜ＭＵＴ２の２１ビットのアドレスを選択するために用いられる。また、アドレスカウンタＲＡＣ２の出力のうち下位１ビット（Ｄ０）は、可変論理セル５１ＣからなるリセットコントローラＲＣＬ１に入力される。リセットコントローラＲＣＬ１は入力された信号を受けて、各ＭＵＴ０〜ＭＵＴ２の制御端子ＯＥｆ，ＲＳＴｆへ信号を供給し、ＭＵＴ０〜ＭＵＴ２の読み出しを可能とする。
【００５０】
各ＭＵＴ０〜ＭＵＴ２の１６ビットの出力は、下位４ビット（Ｄ０〜Ｄ３）、中位６ビット（Ｄ４〜Ｄ９）、上位６ビット（Ｄ１０〜Ｄ１５）に３分割されている。ＭＵＴ０〜ＭＵＴ２の下位４ビット（Ｄ０〜Ｄ３）は可変論理セル５１ＤからなるコンパレータＲＣＭ２に入力され、ＭＵＴ０〜ＭＵＴ２の中位６ビット（Ｄ４〜Ｄ９）は可変論理セル５１ＥからなるコンパレータＲＣＭ３に入力され、ＭＵＴ０〜２の上位６ビット（Ｄ１０〜Ｄ１５）は可変論理セル５１ＦからなるコンパレータＲＣＭ４に入力されて読み出しデータが相互に比較される。コンパレータＲＣＭ２〜ＲＣＭ４で比較したデータがすべて等しい場合にはパスと判定され、例えば「００」がコンパレータＲＣＭ２の２ビットの出力端子（Ｄ０〜Ｄ１）から外部に出力される。一方、コンパレータＲＣＭ２〜ＲＣＭ４で比較したデータが異なる場合には、ＭＵＴ０〜ＭＵＴ２のうちいずれが異なるかを示す信号（例えば、ＭＵＴ０が異なるとき「０１」、ＭＵＴ１が異なるとき「１０」、ＭＵＴ２が異なるとき「１１」）がコンパレータＲＣＭ２の２ビットの出力端子（Ｄ０〜Ｄ１）から外部に出力される。このように、コンパレータＲＣＭ２〜ＲＣＭ４は多数決手段として機能し、ＭＵＴ０〜ＭＵＴ２のうちデータが異なるものを特定する。なお、この読み出し検査の前提条件として、読み出し不良の発生頻度は極めて小さく、３個のＭＵＴ０〜ＭＵＴ２のうちから高々一個程度しか発生しないとしている。
【００５１】
図１０は、本発明の検査方法を採用した完成品検査工程を示すフローチャートである。なお、検査回路形成領域１１には、例えば上記の書き込み検査回路３０と読出回路４０とを形成し、それらを適宜切り替えて検査できるように構成する。
【００５２】
まず、従来のメモリテスタを用いて、低温環境下にてスタックドＣＳＰ２の各端子に対して直流検査（ＤＣ検査）を行うとともに、スタックドＣＳＰ２に搭載されたＳＲＡＭ３のファンクション検査（ＦＮ検査）を行う。これらの検査の結果、エラーが発生するとそのスタックドＣＳＰ２は不良品として選別される。一方、検査をパスしたスタックドＣＳＰ２は、次に従来のメモリテスタを用いて、高温環境下にて上記と同様なＤＣ検査、及びＳＲＡＭ３のＦＮ検査を行う。そして同様に不良品が選別され、以上の検査にパスしたスタックドＣＳＰ２を、エージングボード１０の検査回路形成領域１１及び被検査領域１２に適宜必要な個数だけ装着する。
【００５３】
次に、このエージングボード１０を炉の環境温度が例えば１２５℃に保たれたエージング装置の中に挿入してエージング工程を開始するとともに、検査回路形成領域１１に形成された検査回路によって被検査領域１２に装着されたスタックドＣＳＰ２に搭載されたフラッシュメモリ４のＦＮ検査を行う。なお、このＦＮ検査が終了した後、検査回路形成領域１１に装着されたスタックドＣＳＰ２と、被検査領域１２に装着されたスタックドＣＳＰ２とを取り替えて検査回路を再度構成し直し、新たなフラッシュメモリ４に対してＦＮ検査を行う。このようにしてエージング期間中（例えば２４時間）に全てのスタックドＣＳＰ２に搭載されたフラッシュメモリ４のＦＮ検査を行う。そして、不良品と判定されたフラッシュメモリ４を搭載するスタックドＣＳＰ２が選別され、検査にパスしたフラッシュメモリ４を搭載するスタックドＣＳＰ２はエージング装置から取り出され、続く検査に移行する。そしてさらに、従来のメモリテスタを用いて、常温環境下にてスタックドＣＳＰ２の各端子に対してＤＣ検査を行うとともに、スタックドＣＳＰ２に搭載されたＳＲＡＭ３のＦＮ検査を行い、最終的に良品と不良品とが選別される。
【００５４】
以上のように、スタックドＣＳＰ２に搭載されたフラッシュメモリ４は、エージング工程中に他の複数のスタックドＣＳＰ２に搭載されたＳＲＡＭ３で構成された検査回路によってＦＮ検査されるので、フラッシュメモリ４の検査に対して従来のメモリテスタを使用する必要がなくなる。従来のメモリテスタを用いて検査されるものは高速動作を有するＳＲＡＭ３のみであるため、メモリテスタの占有時間が少なく検査コストを下げることができる。さらに、エージング工程中に低速動作のフラッシュメモリ４をＦＮ検査するため、上記の完成検査工程は従来のものと比べて大幅に短い時間で終了する。
【００５５】
なお、本発明は上記実施の形態に限定されるものではなく、その趣旨を逸脱しない範囲で種々の変更が可能である。例えば、上記実施の形態では、半導体メモリチップとしてＳＲＡＭを用いたが、ＤＲＡＭ等の高速動作が可能な半導体メモリチップを用いても良い。すなわち、本発明は、フラッシュメモリとＤＲＡＭとが搭載されたスタックドＣＳＰに適用することもできる。また、本発明はスタックドＣＳＰに限らず、複数の半導体メモリチップが搭載されたその他のマルチチップパッケージや、ロジックＩＣを含む複数のシステムＬＳＩを搭載が搭載されたＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ ）等にも用いることができる。また、上記実施の形態で示した検査回路以外の検査回路を構成しても良い。
【００５６】
また、本発明の半導体装置は、高速に動作する半導体メモリチップと低速に動作する半導体チップとを１つのパッケージ内に封止したものに限られるものではなく、上記半導体メモリチップと半導体チップとは、例えば基板上に構成された半導体システム装置であっても良い。さらに、半導体チップは、必ずしもメモリチップであることを要するものではない。
【発明の効果】
以上のように、本発明の半導体装置の検査方法によれば、動作速度が半導体メモリチップと半導体チップとを含む半導体装置を検査する際に、高速動作する半導体メモリチップによって構成された検査回路を用いて低速動作する半導体チップを検査することで、半導体チップの検査において高価なメモリテスタを使用しないで済み、検査コストを低減することができる。また、半導体チップの検査をエージング工程中に行うことで、完成品検査工程を短くすることができる。
【図面の簡単な説明】
【図１】（Ａ）は、本発明の検査方法で検査されるスタックドＣＳＰの断面構造図である。（Ｂ）は、スタックドＣＳＰの電気的構成を示すブロック図である。
【図２】エージングボードの構成を示す概略図である。
【図３】可変論理セルを示すブロック図である。
【図４】図３の可変論理セルからなるバイナリビットカウンタのブロック図である。
【図５】図３の可変論理セルを用いて構成したフラッシュメモリの書き込み検査回路を示すブロック図である。
【図６】図５の書き込み検査回路を構成するコントローラから出力される制御信号のタイミングを示すタイミングチャートである。
【図７】図５の書き込み検査回路の作用を説明するフローチャートである。
【図８】図３の可変論理セルを用いて構成したフラッシュメモリの読み出し検査回路を示すブロック図である。
【図９】図３の可変論理セルを用いて構成したフラッシュメモリの読み出し検査回路の別の例を示すブロック図である。
【図１０】本発明の検査方法を採用したスタックドＣＳＰの完成品検査工程を説明するフローチャートである。
【図１１】従来のスタックドＣＳＰの完成品検査工程を説明するフローチャートである。
【符号の説明】
２ スタックドＣＳＰ（半導体装置）
３ ＳＲＡＭ（半導体メモリチップ）
４ フラッシュメモリ（半導体チップ）
１０ エージングボード（ボード）
１１ 検査回路形成領域
１２ 被検査領域
２０ 可変論理セル
３０ 書き込み検査回路
４０，５０ 読み出し検査回路
ＰＣＬ コントローラ
ＰＡＣ０〜ＰＡＣ１ アドレスカウンタ
ＰＰＣ 書き込みカウンタ（計時カウンタ）
ＲＤＴ０〜ＲＤＴ７ データ保持器
ＲＣＭ２〜ＲＣＭ４ コンパレータ（多数決手段）
【発明の属する技術分野】
本発明は、フラッシュメモリとＳＲＡＭ等の異なる複数のＩＣチップを相互に接続した半導体装置の検査方法に関するものである。
【０００２】
【従来の技術】
近年、携帯電子機器の小型化が進み、従来基板上に個別に実装していた複数のＩＣチップを１つのパッケージ内に積層して搭載した、マルチチップパッケージの要求が高まっている。特に、情報記憶の大規模化にともない大記憶容量かつ高速応答性を必要とする携帯電話等に搭載される半導体装置として、フラッシュメモリとＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）とを互いに接続して１つのパッケージ内に組み込んだスタックドＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）が活用されている。フラッシュメモリは、データの書き込みや消去の動作が遅いが大きな記憶容量を持ち、データ保持のための電源を必要としない不揮発性半導体メモリである。また、ＳＲＡＭとは、プロセッサとの間での高速データ入出力のために高速処理を可能とするが、上記のフラッシュメモリと比べて一般に記憶容量が小さく、データ保持のための電源を必要とする揮発性半導体メモリである。
【０００３】
このようなスタックドＣＳＰは、ウエハプロセス、ウエハ検査、組み立て等の工程を経てパッケージ化された完成品となる。そしてこのスタックドＣＳＰの完成品は、通常、例えば図１１に示す完成品検査（試験）工程によって良品と不良品とが選別される。まず、常温環境下にてメモリテスタを用いて、スタックドＣＳＰの各端子に対して直流検査（ＤＣ検査）を行った後、搭載されたチップをＳＲＡＭ、フラッシュメモリの順にそれぞれメモリテスタを用いてファンクション検査（ＦＮ検査）を行う。次に、例えば６４個程度の数のスタックドＣＳＰをエージングボードに装着し、およそ１２５℃に保たれた高温炉を有するエージング装置の中でスタックドＣＳＰに温度加速を与える。ある一定の時間（例えば２４時間）が経過するとエージングボードに装着されたスタックドＣＳＰを高温炉から取り出し、再びメモリテスタを用いて前述した検査（ＤＣ検査、ＦＮ検査）を低温および高温環境下で順に行う。このようにしてスタックドＣＳＰの良品、不良品の選別が行われる。上記のメモリテスタは一般的にコンピュータを内蔵し、ＩＣの直流特性やファンクション特性等を測定するための検査条件やテストパターン等をプログラムすることが可能な汎用の半導体検査装置である。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記のスタックドＣＳＰの検査を行うためには、搭載されたＳＲＡＭが高速動作を行うことから、高価な高速メモリテスタが必要となる。ＳＲＡＭは記憶容量が小さく高速のデータ書き換え特性（概して２０ｎｓ／ｂｙｔｅ）を有するので検査所要時間は短時間であるが、同スタックドＣＳＰに搭載されたフラッシュメモリは記憶容量が大きく低速のデータ書き込み特性（概して１０μｓ／ｂｙｔｅ）及び低速のデータ消去（概して１ｓ／６４ｋｂｙｔｅ）を有するため、検査所要時間は長大となる。この結果、ＳＲＡＭとフラッシュメモリとが搭載されたスタックドＣＳＰの検査では、高価なメモリテスタが低速のフラッシュメモリによって長時間に亘って使用されるので、これが検査コストを押し上げる要因となり、携帯電話用に要求される低コストのスタックドＣＳＰに対して製造原価を圧迫する原因となってきている。
【０００５】
本発明は、特別な検査装置を用いずに、スタックドＣＳＰ内のフラッシュメモリを検査することができる検査方法を提供することを目的とする。
【０００６】
また、本発明は、エージング工程中に、時間がかかるフラッシュメモリの検査を行うことにより、全体の検査時間を短縮することができる検査方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置の検査方法は、高速に動作する半導体メモリチップと低速に動作する半導体チップとを含む半導体装置の検査方法において、（Ａ）正常な前記半導体メモリチップを有する前記半導体装置をボード上に複数個装着し、（Ｂ）前記ボード上に装着された前記複数の半導体装置のうちの少なくとも１つを被検査半導体装置とし、残りの半導体装置の一部又は全てを検査回路用半導体装置として用い、（Ｃ）前記複数の検査回路用半導体装置の半導体メモリチップから検査回路を構成し、（Ｄ）前記検査回路によって前記被検査半導体装置の半導体チップの不良の有無を検査し、（Ｅ）前記ステップ（Ｂ）〜（Ｄ）を繰り返すことにより前記ボード上の各半導体装置の半導体チップを順番に検査することを特徴とするものである。なお、前記半導体装置は、前記ボード上に着脱可能に取り付けられることが好ましい。
【０００８】
また、前記半導体メモリチップをＳＲＡＭとし、前記半導体チップをフラッシュメモリとすることが好ましい。また、前記半導体装置は、少なくとも前記半導体メモリチップと前記半導体チップとを１つのパッケージ内に封止したものであることが好ましい。
【０００９】
また、前記検査回路は、前記検査回路用半導体装置の半導体メモリチップを用いて構成されたコントローラ、アドレスカウンタ、計時カウンタを備え、この検査回路は、前記被検査半導体装置の半導体チップの書き込み又は消去検査を行い、この半導体チップが書き込み又は消去の自動アルゴリズム期間中にあるとき、前記コントローラが前記計時カウンタをタイマーとして計時動作させるとともに、前記アドレスカウンタが前記被検査半導体装置へ向けて出力するアドレス信号の遷移を停止させることが好ましい。
【００１０】
また、前記検査回路は、前記検査回路用半導体装置の半導体メモリチップを用いて構成されたデータ保持器を備え、このデータ保持器に格納された期待データと前記被検査半導体装置の半導体チップのデータ読み出しデータとを比較する読み出し検査を行うようにしても良い。なお、前記被検査半導体装置の半導体チップの有するアドレス幅が前記データ保持器の有するアドレス幅より大きいとき、前記半導体チップのアドレス幅に対応するようにして、前記データ保持器をアドレス幅の不足分に応じて複数個設けることが好ましい。
【００１１】
また、前記検査回路は、前記検査回路用半導体装置の半導体メモリチップを用いて構成された多数決手段を備え、この検査回路は複数個の前記被検査半導体装置の半導体チップを同時に選択してデータを読み出すことにより読み出し検査を行い、前記多数決手段は、読み出しデータが相違する半導体チップを特定するようにしても良い。
【００１２】
また、前記検査は、温度加速を行うためのエージング工程において行われることが好ましい。
【００１３】
【発明の実施の形態】
まず、図１（Ａ）において、スタックドＣＳＰ２は、ＳＲＡＭ（半導体メモリチップ）３がフラッシュメモリ（半導体チップ）４の上に積層されて樹脂で封止され、２チップ積層型の構造をしている。各チップの信号や電源の入出力端子となるボンディングパッド（不図示）にはそれぞれワイヤ６の一端が接続されており、ワイヤ６の他端は基板５に接続されている。各チップの信号や電源の入出力は、基板５の背面に設けられた半田ボール７を介して行われる。これらの半田ボール７は、実装する際にプリント基板等に接着されるものであるが、スタックドＣＳＰ２の完成品検査工程においては、検査基板（後述するエージングボード）のソケットの端子と接触可能である。
【００１４】
図１（Ｂ）において、ＳＲＡＭ３としてはアドレス幅１８ビット（Ａ０〜Ａ１７）、データ幅１６ビット（Ｄ０〜Ｄ１５）で構成される容量４Ｍビットの汎用のＳＲＡＭが用いられ、フラッシュメモリ４としてはアドレス幅２１ビット（Ａ０〜Ａ２０）、データ幅１６ビット（Ｄ０〜Ｄ１５）で構成される容量３２Ｍビットの汎用のフラッシュメモリが用いられている。
【００１５】
ＳＲＡＭ３とフラッシュメモリ４は共に、複数のメモリセルがマトリックス状に配置されるとともに、複数のワード線と複数のビット線が格子状に配置されてなるメモリアレイを備え、供給されたアドレス信号をデコードして選択されたワード線とビット線とに対応するメモリセルのデータを読み書きすることができるように構成されている。ただし、フラッシュメモリ４は、データの消去に関してはメモリアレイ単位で一括して行われる。また、フラッシュメモリ４は、ユーザーがデータ書き込み命令（コマンド）を与えると、内部で自動的に高電圧パルスを発生して書き込みを行うとともに、書き込みデータの検証を行う自動アルゴリズム機能を搭載している。さらに、データの消去に関してもフラッシュメモリ４は、同様な自動アルゴリズム機能を搭載している。
【００１６】
ＳＲＡＭ３のメモリセルは、例えば４つのＭＯＳトランジスタを用いたフリップフロップで構成されており、データ書き換えにかかる所要時間が凡そ２０ｎｓ／ｂｙｔｅ程度と極めて高速である。一方、フラッシュメモリ４のメモリセルは、浮遊ゲートを有する１つのＭＯＳトランジスタにより構成されており、データ書き込みにかかる所要時間が凡そ１０μｓ／ｂｙｔｅ、データ消去にかかる所要時間が凡そ１ｓ／６４Ｋｂｙｔｅと低速である。しかし、フラッシュメモリ４はＳＲＡＭ３に比べてメモリセルのサイズが小さいためメモリアレイを大きくすること、すなわち記憶容量を大きくすることができ、大規模なデータを格納する用途として用いられる。
【００１７】
さらに同図に示すように、ＳＲＡＭ３は、アドレス入力端子Ａ０〜１７、データ入出力端子Ｄ０〜１５、電源入力端子ＶＣＣ，ＶＳＳ以外に、チップをアクティブ状態にする信号を入力する端子ＣＥｓと、データ書き込みの制御信号を入力する端子ＷＥｓと、データ読み出しの制御信号を入力する端子ＯＥｓ等を有する。また、フラッシュメモリ４は、アドレス入力端子Ａ０〜２０、データ入出力端子Ｄ０〜１５、電源入力端子ＶＣＣ，ＶＳＳ以外に、チップをアクティブ状態にする信号を入力する端子ＣＥｆと、データ書き込みの制御信号を入力する端子ＷＥｆと、データ読み出しの制御信号を入力する端子ＯＥｆと、フラッシュメモリ４自身がデータ書き込み、或いはデータ消去の自動アルゴリズム中にあるとき外部に向けて動作中であることを知らせる信号を出力する端子ＲＢと、フラッシュメモリ４自身をデータ読み出しモードに復帰（リセット）させるための信号を入力する端子ＲＳＴｆとが設けられている。
【００１８】
図２は、スタックドＣＳＰ２を複数個装着したエージングボードの構成の概略を示す。スタックドＣＳＰ２は、高い温度を長時間に亘ってチップに与えた場合も正常に動作するかどうかを調べるためにエージング検査が行われる。このエージング検査では、高温炉を有するエージング装置内にスタックドＣＳＰ２を入れて加熱するエージング工程を有し、エージング工程後にスタックドＣＳＰ２をエージング装置から取り出してからメモリテスタを用いて性能を検査する。本発明では、検査に時間がかかるフラッシュメモリの検査をこのエージング工程中に行うようにしたものであり、そのためにエージングボード１０上に複数のスタックドＣＳＰ２が着脱可能に取り付けられている。このエージングボード１０は、インターフェース部１５を介してエージング装置と接続して電源電圧等が供給される。
【００１９】
エージングボード１０の上には、例えば６４個のソケット１３が実装されている。それらソケット１３はエージングボード１０に形成されたプリント基板１４の配線パターン（不図示）により互いに接続されている。ソケット１３は、スタックドＣＳＰ２を着脱可能に取り付けるためのものであり、検査回路形成領域１１および被検査領域１２に配設された複数のソケット１３にはそれぞれ適宜必要な数のスタックドＣＳＰ２が装着される。検査回路形成領域１１に装着されたスタックドＣＳＰ２では、搭載されたＳＲＡＭ３、或いはフラッシュメモリ４のうちからＳＲＡＭ３が選択され、選択されたＳＲＡＭ３はプリント基板１４の配線パターンを介して互いに接続される。そして、これらのＳＲＡＭ３に外部から論理データが書き込まれることにより所望の論理回路が実現し、後述する検査回路が検査回路形成領域１１に形成される。
【００２０】
被検査領域１２は、検査されるべきスタックドＣＳＰ２が装着される領域である。この領域内のスタックドＣＳＰ２が１つずつ選択され、そのフラッシュメモリ４のファンクション検査（ＦＮ検査）等が実施される。なお、検査回路形成領域１１の範囲や、検査回路として用いられるＳＲＡＭ３の数は変更可能であり、適宜所望の検査回路を構成することができる。また、被検査領域１２の範囲も変更することができる。さらに、スタックドＣＳＰ２を１つずつ検査する他に、複数のスタックドＣＳＰ２も同時に検査することができる。
【００２１】
図３は、フラッシュメモリ４の検査回路を構成する可変論理セル２０を示す。可変論理セル２０は、検査回路形成領域１１で選択される一つのＳＲＡＭ３とプリント基板１４に形成された周辺ロジック回路２１とによって構成されている。周辺ロジック回路２１は、ＳＲＡＭ３の出力端子（ＤＯＵＴ）から出力される複数ビットのデータを同時に取り込んで外部へ出力するレジスタ２２と、ＡＮＤゲート２３ａ，２３ｂとを有する。このレジスタ２２は、フリップフロップにより構成されており、シフト動作が可能なシフタブルラッチとして機能する。なお、このレジスタ２２は、ある２つの可変論理セル間に設けられて、一方の可変論理セルから供給される信号（ＳＣＡＮ＿ＩＮ）をラッチし、シフト動作で他方の可変論理セルに出力信号（ＳＣＡＮ＿ＯＵＴ）を供給することが可能なＪＴＡＧ（Ｊｏｉｎｔ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ ）で提唱されている境界スキャン回路を用いても良い。
【００２２】
また、周辺ロジック回路２１は、レジスタ２２を制御するための制御信号ＣＩＮ，ＲＳＴが外部から入力される制御信号入力端子と、レジスタ２２へスキャンインデータＳＣＡＮ＿ＩＮをシリアルに外部から入力するためのスキャン入力端子と、レジスタ２２からスキャンアウトデータＳＣＡＮ＿ＯＵＴをシリアルに外部へ出力するためのスキャン出力端子と、レジスタ２２をシフト動作させるクロック信号ＣＬＫを入力するためのクロック入力端子とを備えている。信号ＣＩＮは他の可変論理セルからのキャリー入力信号であり、信号ＲＳＴはレジスタ２２に保持されたデータをリセットするためのリセット信号である。
【００２３】
ＡＮＤゲート２３ａは、外部から入力されるキャリー入力信号ＣＩＮとクロック入力信号ＣＬＫとの論理積をとって生成されるデータをレジスタ２２に入力する論理ゲートである。ＡＮＤゲート２３ｂは、キャリー入力信号ＣＩＮとＳＲＡＭ３からの出力信号の最上位ビット（Ｄ１５）との論理積をとって生成されるデータをキャリー出力信号ＣＯＵＴとして外部へ出力する論理ゲートである。
【００２４】
このような、シフタブルラッチとして機能するレジスタ２２を設けることで、ＳＲＡＭ３のテストモード時等においてＳＲＡＭ３から読み出されたデータをレジスタ２２にラッチしシフトしてスキャンアウトするさせることで、ＳＲＡＭ３の不良ビットの検出を行うこともできる。これにより、正常に動作するＳＲＡＭ３が容易に判別される。
【００２５】
本実施の形態では、ＳＲＡＭ３に論理データを書き込む際には、アドレス端子（Ａ０〜Ａ１７）およびデータ入力端子（ＤＩＮ）に外部から直接データを与える必要がある。図示しないが、周辺ロジック回路２１に、前述したレジスタ２２と同様な機能を有する、外部から入力されたアドレス信号を取り込んで保持する第２のレジスタと、外部から入力された書き込みデータを取り込んで保持する第３のレジスタとをそれぞれ設け、これらのレジスタを全てスキャンパスで結合するようにしても良い。これにより、ＳＲＡＭ３への論理データの書き込みをスキャンパスを通してより簡単に行うことができる。
【００２６】
図４は、可変論理セル２０を用いてデータ出力信号線（ＤＯＵＴ）とアドレス信号線（Ａｄｄｒｅｓｓ）を結線し、バイナリカウンタを構成した例を示す。この例では、ＳＲＡＭ３から出力される下位１５ビットのデータ出力信号（Ｄ０〜Ｄ１４）を、自己のアドレス端子（Ａ０〜Ａ１４）に帰還するように結線しており、これらの信号線の結線は、プリント基板１４上に形成された配線パターンによって行われる。そして、このＳＲＡＭ３の各アドレスに、そのアドレス番地に「１」を加算したバイナリ値を格納すると１５ビットのバイナリカウンタが構成される。即ち、クロック信号ＣＬＫによってＳＲＡＭ３の出力がレジスタ２２に取り込まれる毎にアドレスが１つだけインクリメントされて前回の出力値よりも「１」だけ大きな値が出力されるので、カウンタとして動作する。
【００２７】
また、図示しないが、図４に示す可変論理セル２０で構成されたバイナリカウンタの後段に、同様に可変論理セル２０で構成されたバイナリカウンタを接続し、前段のバイナリカウンタから出力されるキャリー出力信号ＣＯＵＴを、後段のバイナリカウンタにキャリー入力信号ＣＩＮとして入力することで、１５ビットより大きいバイナリカウンタを構成することができる。
【００２８】
図５は、フラッシュメモリ４の書き込み検査回路の例を示す。この書き込み検査回路３０は、８個の可変論理セル３１Ａ〜３１Ｈが互いに結線されることによって構成されており、各可変論理セル３１Ａ〜３１Ｈには論理を構成するための論理データが格納されている。図示しないが、すべての可変論理セル３１Ａ〜３１Ｈにはクロック信号ＣＬＫが共通に供給されており、各可変論理セル３１Ａ〜３１Ｈはクロックに同期して動作する。また、フラッシュメモリ４は、検査対象となるメモリチップであるため、以降は略してＭＵＴ（Ｍｅｍｏｒｙ Ｕｎｄｅｒ Ｔｅｓｔ ）と称する。
【００２９】
可変論理セル３１Ａと３１Ｂは、図４に示したバイナリカウンタと同様な構成である。可変論理セル３１Ａからなる１５ビットのアドレスカウンタＰＡＣ０と、可変論理セル３１Ｂからなる９ビットのアドレスカウンタＰＡＣ１とは、一体となって２５ビットのバイナリカウンタを構成している。アドレスカウンタＰＡＣ０の出力のうち１２ビット（Ｄ３〜Ｄ１４）とカウンタＡＣＴ１の出力のうち９ビット（Ｄ０〜Ｄ８）は、ＭＵＴのアドレスを選択するために用いられる。また、アドレスカウンタＰＡＣ０の出力のうち下位３ビット（Ｄ０〜Ｄ２）は、可変論理セル３１Ｃで構成されたコントローラＰＣＬに入力され、後述する書き込みコマンドシーケンスを制御するための制御信号として用いられる。さらに、アドレスカウンタＰＡＣ１の出力のうち最上位ビット（Ｄ９）がコントローラＰＣＬに入力され、２５ビットのアドレスカウンタＰＡＣ０，ＰＡＣ１のカウント値が最大になったことを知らせる信号として用いられる。
【００３０】
可変論理セル３１ＤからなるコンバータＰＣＶ０と、可変論理セル３１ＥからなるコンバータＰＣＶ１とは、アドレスカウンタＰＡＣ０，ＰＡＣ１で生成されたアドレス信号を順次変換してＭＵＴに供給するためのものである。すなわち、コンバータＰＣＶ０，ＰＣＶ１は、フラッシュメモリ４からなるＭＵＴが搭載する自動アルゴリズムの動作命令を与えるために、ＭＵＴのアドレス入力端子Ａ０〜Ａ２０に投入することが必要とされる３サイクルの書き込みコマンドアドレス（１６進表示で、５５５ｈ→２ＡＡｈ→５５５ｈ）、およびデータ書き込みアドレス（ＰＡ）を発生する。このようなコンバータＰＣＶ０，ＰＣＶ１によるアドレス変換はコントローラＰＣＬから入力される３ビットのデータ（Ｄ１０〜Ｄ１２）によって制御される。
【００３１】
可変論理セル３１Ｆからなるデータ発生器ＰＤＴは、ＭＵＴに入力されるべき書込みデータ（ＰＤ）、および上記書込みコマンドアドレスとともにＭＵＴに投入することが必要な３サイクルの書き込みコマンドデータ（１６進表示で、ＡＡｈ→５５ｈ→Ａ０ｈ）を発生する。データ発生器ＰＤＴから出力された書き込みデータ及び書き込みコマンドデータは、ＭＵＴのデータ入出力端子Ｄ０〜１５に入力される。
【００３２】
可変論理セル３１ＧからなるコンパレータＰＣＭは、データ書き込み自動アルゴリズム中にＭＵＴから出力されるステータスデータ（Ｄ０〜Ｄ１５）を期待データと比較することに加え、ＭＵＴの出力端子ＲＢから出力され、自動アルゴリズム中であるか否かを知らせるレディビジー信号の比較を行うものである。この比較すべきデータは、コンパレータＰＣＭ内に格納されている。コンパレータＰＣＭは、レディビジー信号の比較結果をコントローラＰＣＬのアドレス入力端子Ａ１３に入力する。また、コンパレータＰＣＭは、ステータスデータが期待データと一致している間は外部に「０」を出力し、期待データと不一致となった場合には外部に「１」を出力する。ステータスデータは、自動アルゴリズム中のＭＵＴ状態を示すものであり、ＭＵＴ内部の書き込みパルス数が規定値を超えた場合等にデータが変化してエラーを知らせる。
【００３３】
コントローラＰＣＬは、ＭＵＴの入力端子ＣＥｆ，ＯＥｆ，ＷＥｆに入力されるべき制御信号を生成することのほか、コンパレータＰＣＭから入力されるレディビジー信号の比較結果を受けて、可変論理セル３１Ｈからなる１３ビットの書き込みカウンタＰＰＣと、上記のアドレスカウンタＰＡＣ０，ＰＡＣ１とを制御するように構成されている。例えば、コンパレータＰＣＭからコントローラＰＣＬに入力されるレディビジー信号の比較結果がビジー状態、すなわち自動アルゴリズム中であることを示す場合には、書き込みカウンタＰＰＣをクロック信号ＣＬＫに応じてインクリメントするバイナリカウンタ、すなわちタイマーとして計時動作させるとともに、アドレスカウンタＰＡＣ０，ＰＡＣ１のカウント動作、すなわち出力されるアドレス信号の遷移を停止する。一方、コンパレータＰＣＭからコントローＰＣＬに入力されるレディビジー信号の比較結果がレディ状態、すなわち書き込み完了を示す場合には、書き込みカウンタＰＰＣに入力されるクロック信号ＣＬＫを無効とし、かつレジスタをリセットして書き込みカウンタＰＰＣの動作を停止させるとともに、停止されていたアドレスカウンタＰＡＣ０，ＰＡＣ１のカウント動作を再開させる。
【００３４】
また、書き込みカウンタＰＰＣは、カウント値を出力端子Ｄ０〜Ｄ１２から出力しコントローラＰＣＬに入力する。ＭＵＴが自動アルゴリズム中であり、かつカウンタＰＰＣのカウント値が予め設定された最大値に達すると、コントローラＰＣＬはこれを書き込みエラーであると判定する。
【００３５】
各可変論理セル３１Ａ〜３１ＨのＳＲＡＭ３に格納すべきデータは、上記の機能を実現するように作成される。これらは比較的容易に作成できるものであるので、具体的な例示は省略する。
【００３６】
図６は、コントローラＰＣＬによってＭＵＴの入力端子ＣＥｆ，ＯＥｆ，ＷＥｆに入力する制御信号と、コントローラＰＣＬの出力信号Ｄ１０〜Ｄ１２に応じて、コンバータＰＣＶ０，ＰＣＶ１がアドレス信号を変換してＭＵＴに入力する書き込みコマンドアドレス／データおよび書き込みアドレス／データのタイミングチャートを示す。フラッシュメモリ４からなるＭＵＴは、制御端子ＷＥｆへ入力される制御信号の立下りの際にアドレス（Ａ０〜Ａ２０）を取り込み、続く立ち上がりの際に入力データ（ＤＩＮ）を取り込む。３サイクルの書き込みコマンドが投入された後、データ書き込みアドレス（ＰＡ）及び書き込みデータ（ＰＤ）が指定されるとＭＵＴは自動的アルゴリズムを開始する。
【００３７】
このようにしてＭＵＴが自動アルゴリズムを開始すると、端子ＲＢの出力信号は、“１”（レディ状態）から“０”（ビジー状態）へと遷移する。そして、ＭＵＴ内部で書き込みデータのベリファイ（検証）がパスすると再び“１”（レディ状態）へと戻り自動アルゴリズムが終了し書き込みが完了する。
【００３８】
以上のように構成された書き込み検査回路３０の作用を図７のフローチャートを用いて説明する。例えば、ＭＵＴに対してチェッカーボード・パターン（１６進表示で、ＡＡＡＡｈ→５５５５ｈ→ＡＡＡＡｈ→・・とアドレス毎に交互に異なるデータパターン）のデータ書き込み検査を行う。書き込み検査回路３０が上述した３サイクルの書き込みコマンド、およびデータ書き込みアドレス（ＰＡ＝００００００ｈ）／データ（ＰＤ＝ＡＡＡＡｈ）をＭＵＴに投入すると、ＭＵＴは自動アルゴリズムを開始し、端子ＲＢの出力信号が「０」となるとともに、書き込みカウンタＰＰＣがタイマーとしての計時動作を開始する。このときアドレスカウンタＰＡＣ０，ＰＡＣ１のカウント動作が停止する。
【００３９】
端子ＲＢの出力信号が「０」の間は、書き込みカウンタＰＰＣのカウンタ値がクロック信号ＣＬＫに伴ってインクリメントする。もし端子ＲＢの出力信号が「０」の間に書き込みカウンタＰＰＣのカウンタ値が予め設定された最大値に達すると、コントローラＰＣＬがこれを認識し、コンパレータＰＣＭを介してエラー信号を外部に出力する。また、ＭＵＴの自動アルゴリズムが正常に終了すると、端子ＲＢの出力信号が「１」となって、書き込みカウンタＰＰＣが停止してリセットされるとともに、アドレスカウンタＰＡＣ０，ＰＡＣ１のカウント動作が再開しアドレスをインクリメントする。
【００４０】
続いて、書き込みコマンドシーケンスに戻り、次の書き込みアドレス（ＰＡ＝０００００１ｈ）にデータ（ＰＤ＝５５５５ｈ）の書き込みを開始する。アドレスカウンタＰＡＣ０，ＰＡＣ１のカウント値が最大値に達するまでこの動作が繰り返され、最大値に達すると書き込み検査が終了し、ＭＵＴはパスと判定される。
【００４１】
このように、ＭＵＴが自動アルゴリズム中である場合には、コントローラＰＣＬがアドレスカウンタＰＡＣ０，ＰＡＣ１の動作を停止させ、書き込みカウンタＰＰＣがＭＵＴの書き込み時間をカウントするので、ＭＵＴの各書き込みアドレス毎書き込み時間を計時し、書き込み時間が規定値より大きいときにはこれをエラーとして判別することができる。
【００４２】
なお、ＭＵＴのデータ消去検査を行う消去検査回路も上記の書き込み検査回路３０と同様な構成により実現することができる。フラッシュメモリ４は、データ書き込み動作と同様に、消去ブロック毎にデータの消去動作を自動アルゴリズムにより内部で自動的に行う。ＭＵＴの消去検査を行うには、５サイクルの消去コマンドアドレス（１６進表示で、５５５ｈ→２ＡＡｈ→５５５ｈ→５５５ｈ→２ＡＡｈ）とともに、消去コマンドデータ（１６進表示で、ＡＡｈ→５５ｈ→８０ｈ→ＡＡｈ→５５ｈ）を投入した後、ブロックアドレス（ＢＡ）及びデータ（１６進表示で、３０ｈ）を指定するようにすれば良い。このとき、カウンタＰＰＣは消去時間を計時する。
【００４３】
図８は、フラッシュメモリ４の読み出し検査回路の例を示す。この読み出し検査回路４０は、１４個の可変論理セル４１Ａ〜４１Ｎが互いに結線されることによって構成されており、各可変論理セル４１Ａ〜４１Ｎには論理を構成するためのデータが格納されている。図示しないが、すべての可変論理セル４１Ａ〜４１Ｎにはクロック信号ＣＬＫが共通に供給されており、各可変論理セル４１Ａ〜４１Ｎはクロックに同期して動作する。読み出し検査回路４０の検査対象であるＭＵＴは容量３２Ｍビットのフラッシュメモリ４であり、可変論理セル２０は容量４ＭビットのＳＲＡＭ３で構成されるため、ＭＵＴに書き込まれたデータと比較する期待値データが８分割され、８個の可変論理セル４１Ｃ〜４１Ｊにそれぞれ格納されている。
【００４４】
可変論理セル４１Ａからなる１１ビットのアドレスカウンタＲＡＣ０と、可変論理セル４１Ｂからなる１１ビットのアドレスカウンタＲＡＣ１とは、一体となって２２ビットのバイナリカウンタを構成している。アドレスカウンタＲＡＣ０の出力のうち１０ビット（Ｄ１〜Ｄ１０）とアドレスカウンタＲＡＣ１の出力のうち８ビット（Ｄ０〜Ｄ７）は、ＭＵＴの下位１８ビットのアドレスと、８個の可変論理セル４１Ｃ〜４１Ｊからなるデータ保持器ＲＤＴ０〜ＲＤＴ７の１８ビットのアドレスを選択するために用いられる。
【００４５】
また、アドレスカウンタＲＡＣ１の出力のうち上位３ビット（Ｄ８〜Ｄ１０）は、ＭＵＴの上位３アドレス（Ａ１８〜Ａ２０）に入力されるとともに、可変論理セル４１ＫからなるセレクタＳＥＬに入力される。セレクタＳＥＬは、アドレスカウンタＲＡＣ１から入力された３ビットの信号に基づいて、８個のデータ保持器ＲＤＴ０〜ＲＤＴ７からいずれかを選択するように構成されている。さらに、アドレスカウンタＲＡＣ０の出力のうち下位１ビット（Ｄ０）は、可変論理セル４１ＬからなるリセットコントローラＲＣＬ０に入力され、リセットコントローラＲＣＬ０は、ＭＵＴの制御端子ＯＥｆ，ＲＳＴｆへ入力する信号を出力端子（Ｄ０〜Ｄ１）から発生する。なお、本実施の形態で用いるフラッシュメモリ４は、データ読み出し時には書き込み時や消去時のようなコマンドシーケンスを必要としない。端子ＲＳＴｆに「０」のパルスを与えて読み出しモードへリセットした後、端子ＯＥｆを「０」として出力を有効にすることでＭＵＴのデータ読み出しが可能となる。
【００４６】
可変論理セル４１ＭからなるコンパレータＲＣＭ０と、可変論理セル４１ＮからなるコンパレータＲＣＭ１とは、ＭＵＴから読み出されたデータとデータ保持器ＲＤＴ０〜ＲＤＴ７に格納されたデータとを比較し判定するように構成されている。ＭＵＴの出力とデータ保持器ＲＤＴ０〜ＲＤＴ７の出力の下位８ビット（Ｄ０〜Ｄ７）は、それぞれコンパレータＲＣＭ０に入力され比較される。また、ＭＵＴの出力と保持器ＤＡＴ０〜ＤＡＴ７の出力の上位８ビット（Ｄ８〜Ｄ１５）は、それぞれコンパレータＲＣＭ１に入力され比較される。コンパレータＲＣＭ０，ＲＣＭ１で比較したデータが異なっているとき、コンパレータＲＣＭ０がエラー信号（例えば「１」）を外部に出力する。
【００４７】
なお、フラッシュメモリ４は、読み出し速度に関しては動作が比較的高速であり、自動アルゴリズムのコマンドシーケンスを必要としないので、読み出し動作中は端子ＲＢから出力される信号が変化しない。従って、読み出し検査回路４０には、上記書き込み検査回路３０の書き込みカウンタＰＰＣのような計時手段は設けられていない。また、読み出し検査回路４０ではアドレス信号を変換するコンバータも使用されていないが、読み出しアドレスのインクリメントを逆転してデクリメントした読み出しアドレスを形成して検査する場合には、可変論理回路２０からなるコンバータをアドレスカウンタＲＡＣ０，ＲＡＣ１の出力に接続するようにしても良い。
【００４８】
図９は、フラッシュメモリ４に書き込まれたデータの読み出し検査を行う読み出し検査回路の別の例を示す。この読み出し検査回路５０は、６個の可変論理セル５１Ａ〜５１Ｆが互いに結線されることによって構成されており、各可変論理セル５１Ａ〜５１Ｆには論理を構成するためのデータが格納されている。図示しないが、すべての可変論理セル５１Ａ〜５１Ｆにはクロック信号ＣＬＫが共通に供給されており、各可変論理セル５１Ａ〜５１Ｆはクロックに同期して動作する。読み出し検査回路５０の検査対象は、ＭＵＴ０〜ＭＵＴ２の３個のフラッシュメモリ４であり、各々同一のデータが書き込まれていると期待されるものである。これらのＭＵＴ０〜ＭＵＴ２から読み出されるデータを相互に比較して判定することを特徴としている。
【００４９】
可変論理セル５１Ａからなる１６ビットのアドレスカウンタＲＡＣ２と、可変論理セル５１Ｂからなる６ビットのアドレスカウンタＲＡＣ３とは、一体となって２２ビットのバイナリカウンタを構成している。アドレスカウンタＲＡＣ２の出力のうち１５ビット（Ｄ１〜Ｄ１５）とアドレスカウンタＲＡＣ３の出力の６ビット（Ｄ０〜Ｄ５）は、ＭＵＴ０〜ＭＵＴ２の２１ビットのアドレスを選択するために用いられる。また、アドレスカウンタＲＡＣ２の出力のうち下位１ビット（Ｄ０）は、可変論理セル５１ＣからなるリセットコントローラＲＣＬ１に入力される。リセットコントローラＲＣＬ１は入力された信号を受けて、各ＭＵＴ０〜ＭＵＴ２の制御端子ＯＥｆ，ＲＳＴｆへ信号を供給し、ＭＵＴ０〜ＭＵＴ２の読み出しを可能とする。
【００５０】
各ＭＵＴ０〜ＭＵＴ２の１６ビットの出力は、下位４ビット（Ｄ０〜Ｄ３）、中位６ビット（Ｄ４〜Ｄ９）、上位６ビット（Ｄ１０〜Ｄ１５）に３分割されている。ＭＵＴ０〜ＭＵＴ２の下位４ビット（Ｄ０〜Ｄ３）は可変論理セル５１ＤからなるコンパレータＲＣＭ２に入力され、ＭＵＴ０〜ＭＵＴ２の中位６ビット（Ｄ４〜Ｄ９）は可変論理セル５１ＥからなるコンパレータＲＣＭ３に入力され、ＭＵＴ０〜２の上位６ビット（Ｄ１０〜Ｄ１５）は可変論理セル５１ＦからなるコンパレータＲＣＭ４に入力されて読み出しデータが相互に比較される。コンパレータＲＣＭ２〜ＲＣＭ４で比較したデータがすべて等しい場合にはパスと判定され、例えば「００」がコンパレータＲＣＭ２の２ビットの出力端子（Ｄ０〜Ｄ１）から外部に出力される。一方、コンパレータＲＣＭ２〜ＲＣＭ４で比較したデータが異なる場合には、ＭＵＴ０〜ＭＵＴ２のうちいずれが異なるかを示す信号（例えば、ＭＵＴ０が異なるとき「０１」、ＭＵＴ１が異なるとき「１０」、ＭＵＴ２が異なるとき「１１」）がコンパレータＲＣＭ２の２ビットの出力端子（Ｄ０〜Ｄ１）から外部に出力される。このように、コンパレータＲＣＭ２〜ＲＣＭ４は多数決手段として機能し、ＭＵＴ０〜ＭＵＴ２のうちデータが異なるものを特定する。なお、この読み出し検査の前提条件として、読み出し不良の発生頻度は極めて小さく、３個のＭＵＴ０〜ＭＵＴ２のうちから高々一個程度しか発生しないとしている。
【００５１】
図１０は、本発明の検査方法を採用した完成品検査工程を示すフローチャートである。なお、検査回路形成領域１１には、例えば上記の書き込み検査回路３０と読出回路４０とを形成し、それらを適宜切り替えて検査できるように構成する。
【００５２】
まず、従来のメモリテスタを用いて、低温環境下にてスタックドＣＳＰ２の各端子に対して直流検査（ＤＣ検査）を行うとともに、スタックドＣＳＰ２に搭載されたＳＲＡＭ３のファンクション検査（ＦＮ検査）を行う。これらの検査の結果、エラーが発生するとそのスタックドＣＳＰ２は不良品として選別される。一方、検査をパスしたスタックドＣＳＰ２は、次に従来のメモリテスタを用いて、高温環境下にて上記と同様なＤＣ検査、及びＳＲＡＭ３のＦＮ検査を行う。そして同様に不良品が選別され、以上の検査にパスしたスタックドＣＳＰ２を、エージングボード１０の検査回路形成領域１１及び被検査領域１２に適宜必要な個数だけ装着する。
【００５３】
次に、このエージングボード１０を炉の環境温度が例えば１２５℃に保たれたエージング装置の中に挿入してエージング工程を開始するとともに、検査回路形成領域１１に形成された検査回路によって被検査領域１２に装着されたスタックドＣＳＰ２に搭載されたフラッシュメモリ４のＦＮ検査を行う。なお、このＦＮ検査が終了した後、検査回路形成領域１１に装着されたスタックドＣＳＰ２と、被検査領域１２に装着されたスタックドＣＳＰ２とを取り替えて検査回路を再度構成し直し、新たなフラッシュメモリ４に対してＦＮ検査を行う。このようにしてエージング期間中（例えば２４時間）に全てのスタックドＣＳＰ２に搭載されたフラッシュメモリ４のＦＮ検査を行う。そして、不良品と判定されたフラッシュメモリ４を搭載するスタックドＣＳＰ２が選別され、検査にパスしたフラッシュメモリ４を搭載するスタックドＣＳＰ２はエージング装置から取り出され、続く検査に移行する。そしてさらに、従来のメモリテスタを用いて、常温環境下にてスタックドＣＳＰ２の各端子に対してＤＣ検査を行うとともに、スタックドＣＳＰ２に搭載されたＳＲＡＭ３のＦＮ検査を行い、最終的に良品と不良品とが選別される。
【００５４】
以上のように、スタックドＣＳＰ２に搭載されたフラッシュメモリ４は、エージング工程中に他の複数のスタックドＣＳＰ２に搭載されたＳＲＡＭ３で構成された検査回路によってＦＮ検査されるので、フラッシュメモリ４の検査に対して従来のメモリテスタを使用する必要がなくなる。従来のメモリテスタを用いて検査されるものは高速動作を有するＳＲＡＭ３のみであるため、メモリテスタの占有時間が少なく検査コストを下げることができる。さらに、エージング工程中に低速動作のフラッシュメモリ４をＦＮ検査するため、上記の完成検査工程は従来のものと比べて大幅に短い時間で終了する。
【００５５】
なお、本発明は上記実施の形態に限定されるものではなく、その趣旨を逸脱しない範囲で種々の変更が可能である。例えば、上記実施の形態では、半導体メモリチップとしてＳＲＡＭを用いたが、ＤＲＡＭ等の高速動作が可能な半導体メモリチップを用いても良い。すなわち、本発明は、フラッシュメモリとＤＲＡＭとが搭載されたスタックドＣＳＰに適用することもできる。また、本発明はスタックドＣＳＰに限らず、複数の半導体メモリチップが搭載されたその他のマルチチップパッケージや、ロジックＩＣを含む複数のシステムＬＳＩを搭載が搭載されたＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ ）等にも用いることができる。また、上記実施の形態で示した検査回路以外の検査回路を構成しても良い。
【００５６】
また、本発明の半導体装置は、高速に動作する半導体メモリチップと低速に動作する半導体チップとを１つのパッケージ内に封止したものに限られるものではなく、上記半導体メモリチップと半導体チップとは、例えば基板上に構成された半導体システム装置であっても良い。さらに、半導体チップは、必ずしもメモリチップであることを要するものではない。
【発明の効果】
以上のように、本発明の半導体装置の検査方法によれば、動作速度が半導体メモリチップと半導体チップとを含む半導体装置を検査する際に、高速動作する半導体メモリチップによって構成された検査回路を用いて低速動作する半導体チップを検査することで、半導体チップの検査において高価なメモリテスタを使用しないで済み、検査コストを低減することができる。また、半導体チップの検査をエージング工程中に行うことで、完成品検査工程を短くすることができる。
【図面の簡単な説明】
【図１】（Ａ）は、本発明の検査方法で検査されるスタックドＣＳＰの断面構造図である。（Ｂ）は、スタックドＣＳＰの電気的構成を示すブロック図である。
【図２】エージングボードの構成を示す概略図である。
【図３】可変論理セルを示すブロック図である。
【図４】図３の可変論理セルからなるバイナリビットカウンタのブロック図である。
【図５】図３の可変論理セルを用いて構成したフラッシュメモリの書き込み検査回路を示すブロック図である。
【図６】図５の書き込み検査回路を構成するコントローラから出力される制御信号のタイミングを示すタイミングチャートである。
【図７】図５の書き込み検査回路の作用を説明するフローチャートである。
【図８】図３の可変論理セルを用いて構成したフラッシュメモリの読み出し検査回路を示すブロック図である。
【図９】図３の可変論理セルを用いて構成したフラッシュメモリの読み出し検査回路の別の例を示すブロック図である。
【図１０】本発明の検査方法を採用したスタックドＣＳＰの完成品検査工程を説明するフローチャートである。
【図１１】従来のスタックドＣＳＰの完成品検査工程を説明するフローチャートである。
【符号の説明】
２ スタックドＣＳＰ（半導体装置）
３ ＳＲＡＭ（半導体メモリチップ）
４ フラッシュメモリ（半導体チップ）
１０ エージングボード（ボード）
１１ 検査回路形成領域
１２ 被検査領域
２０ 可変論理セル
３０ 書き込み検査回路
４０，５０ 読み出し検査回路
ＰＣＬ コントローラ
ＰＡＣ０〜ＰＡＣ１ アドレスカウンタ
ＰＰＣ 書き込みカウンタ（計時カウンタ）
ＲＤＴ０〜ＲＤＴ７ データ保持器
ＲＣＭ２〜ＲＣＭ４ コンパレータ（多数決手段）
Claims (9)
- 高速に動作する半導体メモリチップと低速に動作する半導体チップとを含む半導体装置の検査方法において、
（Ａ）正常な前記半導体メモリチップを有する前記半導体装置をボード上に複数個装着し、
（Ｂ）前記ボード上に装着された前記複数の半導体装置のうちの少なくとも１つを被検査半導体装置とし、残りの半導体装置の一部又は全てを検査回路用半導体装置として用い、
（Ｃ）前記複数の検査回路用半導体装置の半導体メモリチップから検査回路を構成し、
（Ｄ）前記検査回路によって前記被検査半導体装置の半導体チップの不良の有無を検査し、
（Ｅ）前記ステップ（Ｂ）〜（Ｄ）を繰り返すことにより前記ボード上の各半導体装置の半導体チップを順番に検査することを特徴とする半導体装置の検査方法。 - 前記半導体装置は、前記ボード上に着脱可能に取り付けられることを特徴とする請求項１記載の半導体装置の検査方法。
- 前記半導体メモリチップをＳＲＡＭとし、前記半導体チップをフラッシュメモリとすることを特徴とする請求項１又は請求項２に記載の半導体装置の検査方法。
- 前記半導体装置は、少なくとも前記半導体メモリチップと前記半導体チップとを１つのパッケージ内に封止したものであることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置の検査方法。
- 前記検査回路は、前記検査回路用半導体装置の半導体メモリチップを用いて構成されたコントローラ、アドレスカウンタ、計時カウンタを備え、この検査回路は、前記被検査半導体装置の半導体チップの書き込み又は消去検査を行い、この半導体チップが書き込み又は消去の自動アルゴリズム期間中にあるとき、前記コントローラが前記計時カウンタをタイマーとして計時動作させるとともに、前記アドレスカウンタが前記被検査半導体装置へ向けて出力するアドレス信号の遷移を停止させることを特徴とする請求項３記載の半導体装置の検査方法。
- 前記検査回路は、前記検査回路用半導体装置の半導体メモリチップを用いて構成されたデータ保持器を備え、このデータ保持器に格納された期待データと前記被検査半導体装置の半導体チップのデータ読み出しデータとを比較する読み出し検査を行うことを特徴とする請求項３記載の半導体装置の検査方法。
- 前記被検査半導体装置の半導体チップの有するアドレス幅が前記データ保持器の有するアドレス幅より大きいとき、前記半導体チップのアドレス幅に対応するようにして、前記データ保持器をアドレス幅の不足分に応じて複数個設けることを特徴とする請求項６記載の半導体装置の検査方法。
- 前記検査回路は、前記検査回路用半導体装置の半導体メモリチップを用いて構成された多数決手段を備え、この検査回路は複数個の前記被検査半導体装置の半導体チップを同時に選択してデータを読み出すことにより読み出し検査を行い、前記多数決手段は、読み出しデータが相違する半導体チップを特定することを特徴とする請求項３記載の半導体装置の検査方法。
- 前記検査は、温度加速を行うためのエージング工程において行われること特徴とする請求項１乃至請求項８のいずれかに記載の半導体装置の検査方法。
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|---|---|---|---|---|
| JP2007102832A (ja) * | 2005-09-30 | 2007-04-19 | Advantest Corp | 試験装置、及び試験方法 |
| JP2013232277A (ja) * | 2007-12-20 | 2013-11-14 | Mosaid Technol Inc | データ記憶装置及び積層可能構成 |
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2003
- 2003-03-10 JP JP2003063795A patent/JP2004273044A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007102832A (ja) * | 2005-09-30 | 2007-04-19 | Advantest Corp | 試験装置、及び試験方法 |
| JP2013232277A (ja) * | 2007-12-20 | 2013-11-14 | Mosaid Technol Inc | データ記憶装置及び積層可能構成 |
| US9183892B2 (en) | 2007-12-20 | 2015-11-10 | Conversant Intellectual Property Management Inc. | Data storage and stackable chip configurations |
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