CN109585400B - 堆叠半导体装置、系统及在半导体装置中传输信号的方法 - Google Patents

堆叠半导体装置、系统及在半导体装置中传输信号的方法 Download PDF

Info

Publication number
CN109585400B
CN109585400B CN201811097297.2A CN201811097297A CN109585400B CN 109585400 B CN109585400 B CN 109585400B CN 201811097297 A CN201811097297 A CN 201811097297A CN 109585400 B CN109585400 B CN 109585400B
Authority
CN
China
Prior art keywords
signals
strobe
signal
serial
parallelized
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811097297.2A
Other languages
English (en)
Other versions
CN109585400A (zh
Inventor
李海硕
金昭映
禹升汉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN109585400A publication Critical patent/CN109585400A/zh
Application granted granted Critical
Publication of CN109585400B publication Critical patent/CN109585400B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/071—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)
  • Dc Digital Transmission (AREA)
  • Information Transfer Systems (AREA)

Abstract

提供了一种堆叠半导体装置、系统及在半导体装置中传输信号的方法。一种堆叠半导体装置，其包括：多个半导体裸片，其沿第一方向堆叠；M个数据路径，其电连接所述多个半导体裸片，一个数据路径包括一个或更多个穿硅通孔，其中，M是正整数；发送电路，其包括M个串行化单元，所述M个串行化单元被配置为将P个发送信号串行化为M个串行信号，并且将所述M个串行信号分别输出到所述M个数据路径，其中，P为大于M的正整数；以及接收电路，其包括M个并行化单元，所述M个并行化单元被配置为从所述M个数据路径接收所述M个串行信号，并且将所述M个串行信号并行化为与所述P个发送信号相对应的P个接收信号。

Description

堆叠半导体装置、系统及在半导体装置中传输信号的方法
相关申请的交叉引用
本申请要求于2017年9月28日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2017-0126045的优先权，该专利申请的公开内容通过引用全部并入本文。
技术领域
示例实施例总体上涉及半导体集成电路，并且更具体地涉及一种堆叠半导体装置、包括堆叠半导体装置的系统及在堆叠半导体装置中传输信号的方法。
背景技术
多个电路集成在有限区域中，以实现高容量、电路的微型化、高运算速度等。例如，通过增加硬件的速度和/或增加软件的复杂度来增加主存储器的存储容量和速度。多个半导体裸片可以堆叠在存储器芯片的封装件中，以增加同一区域内的存储容量。许多穿硅通孔可以用于在堆叠结构中实现高带宽信号传输。然而，半导体裸片中的大量穿硅通孔可能增加芯片尺寸。
发明内容
一些示例实施例提供一种堆叠半导体装置和包括堆叠半导体装置的系统，该堆叠半导体装置能够在堆叠的半导体裸片之间执行有效的信号传输。
一些示例实施例可以提供一种在堆叠的半导体裸片中传输信号的方法。
根据示例实施例，堆叠半导体装置包括：沿第一方向堆叠的多个半导体裸片；M个数据路径，所述数据路径电连接多个半导体裸片，M个数据路径中的一个数据路径包括一个或更多个穿硅通孔，其中，M是正整数；发送电路，其包括M个串行化单元，该M个串行化单元被配置为将P个发送信号串行化为M个串行信号，并且将M个串行信号分别输出到M个数据路径，其中，P为大于M的正整数；以及接收电路，其包括M个并行化单元，该M个并行化单元被配置为从M个数据路径接收M个串行信号，并且将M个串行信号并行化为与P个发送信号相对应的P个接收信号。
根据示例实施例，一种系统包括：基底衬底(base substrate)；多个半导体裸片，其沿第一方向堆叠在基底上；以及多个电连接多个半导体裸片的数据路径，多个数据路径中的一个数据路径包括一个或更多个穿硅通孔。该系统被配置为在多个半导体裸片中的第一半导体裸片中，将多个发送信号串行化为多个串行信号，以将多个串行信号分别输出到多个数据路径，发送信号的数量大于数据路径的数量，并且该系统被配置为在多个半导体裸片中的第二半导体裸片中，将从多个数据路径接收到的多个串行信号并行化为与多个发送信号相对应的多个接收信号。
根据示例实施例，一种在堆叠半导体装置中传输信号的方法，其包括：沿第一方向堆叠多个半导体裸片；通过M个数据路径电连接多个半导体裸片；M个数据路径中的至少一个数据路径包括穿硅通孔中的相应一个穿硅通孔，其中，M是正整数；在多个半导体裸片中的第一半导体裸片中，将P个发送信号串行化为M个串行信号，以将M个串行信号分别输出到M个数据路径，其中，P是大于M的正整数，并且在多个半导体裸片中的第二半导体裸片中，将从M个数据路径接收的M个串行信号并行化为与P个发送信号相对应的P个接收信号。
根据示例实施例的堆叠半导体装置、系统和传输信号的方法可以通过串行化发送信号，通过堆叠的半导体裸片之间的较少数量的数据路径传输经串行化的信号并且然后对传输的信号进行并行化来减小堆叠半导体装置和系统的尺寸，以减少穿硅通孔的数量。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本公开的示例实施例。
图1是例示了根据本发明构思的一些实施例的在堆叠半导体装置中传输信号的方法的流程图。
图2至图6是例示了根据本发明构思的一些实施例的堆叠半导体装置的图。
图7是例示了根据本发明构思的一些实施例的包括在堆叠半导体装置的发送电路中的串行化单元的示例实施例的电路图。
图8是例示了根据本发明构思的一些实施例的图7的串行化单元的操作的时序图。
图9是例示了根据本发明构思的一些实施例的包括在堆叠半导体装置的接收电路中的并行化单元的示例实施例的电路图。
图10是例示了图9的并行化单元的操作的时序图。
图11是例示了根据本发明构思的一些实施例的包括在堆叠半导体装置的接收电路中的并行化单元的示例实施例的电路图。
图12是例示了根据本发明构思的一些实施例的图11的并行化单元的操作的时序图。
图13A和图13B是例示了根据本发明构思的一些实施例的包括在图9和图11的并行化单元中的触发器的示例实施例的图。
图14是例示了根据本发明构思的一些实施例的包括在堆叠半导体装置的接收电路中的并行化单元的示例实施例的电路图。
图15是例示了根据本发明构思的一些实施例的图14的并行化单元的操作的时序图。
图16A和图16B是例示了根据本发明构思的一些实施例的在堆叠半导体装置中发送信号的方法的时序图。
图17是例示了根据本发明构思的一些实施例的堆叠半导体装置的图。
图18是例示了根据本发明构思的一些实施例的包括在图17的堆叠半导体装置中的脉冲发生电路的示例实施例的图。
图19是例示了根据本发明构思的一些实施例的图18的脉冲发生电路的操作的时序图。
图20是例示了根据本发明构思的一些实施例的堆叠半导体装置的图。
图21是例示了根据本发明构思的一些实施例的包括在图20的堆叠半导体装置中包括的差分放大器的操作的时序图。
图22和图23是例示了根据本发明构思的一些实施例的堆叠半导体装置的图。
图24是例示了根据本发明构思的一些实施例的包括堆叠半导体装置的系统的图。
图25是例示了根据本发明构思的一些实施例的在半导体裸片中形成的内部电路的示例的图。
图26是例示了根据本发明构思的一些实施例的移动系统的框图。
具体实施方式
应当注意，关于一个实施例描述的发明构思的各方面可以并入不同的实施例中，尽管没有相对于其具体描述。也就是说，所有实施例和/或任何实施例的特征可以以任何方式和/或组合进行组合。在下面阐述的说明书中详细解释了本发明构思的这些和其他目的和/或方面。
以下将参考附图更全面地描述各种示例实施例，附图中示出了一些示例实施例。在附图中，相同的标号始终表示相同的元件。可以省略重复的描述。
图1是例示了根据一些实施例的在堆叠半导体装置中传输信号的方法的流程图。
参考图1，多个半导体裸片沿第一方向(例如，竖直方向)堆叠(S100)，并且多个半导体裸片通过M个数据路径电连接，其中，每个数据路径包括一个或更多个穿硅通孔并且M是正整数(S200)。下面将参考图2和图3描述多个半导体裸片的堆叠和电连接。
在多个半导体裸片中的第一半导体裸片中，将P个发送信号串行化为M个串行信号，以将M个串行信号分别输出到M个数据路径，其中，P是大于M的正整数(S300)。在多个半导体裸片中的第二半导体裸片中，从M个数据路径接收到的M个串行信号被并行化为与P个发送信号相对应的P个接收信号(S400)。下面将参考图4、图5和图6描述P个发送信号通过M个数据路径的传输。
在典型的堆叠半导体装置中，每个半导体裸片通过包括多个穿硅通孔的单个数据路径向另一个半导体裸片发送信号或从另一个半导体裸片接收信号。由于穿硅通孔的空间要求和/或间隙要求，这种穿硅通孔会增加芯片尺寸。
根据示例实施例的堆叠半导体装置、系统和传输信号的方法可以通过对发送信号进行串行化、通过堆叠的半导体裸片之间的较少数量的数据路径传输经串行化的信号并且然后对传输的信号进行并行化，来减小堆叠半导体装置和系统的尺寸，由此减少穿硅通孔的数量。
图2至图6是例示了根据示例实施例的堆叠半导体装置的图。
图2和图3例示了堆叠半导体装置的堆叠结构，并且图4例示了包括在堆叠半导体装置中的用于信号传输的配置。
参考图2和图3，堆叠半导体装置10包括沿第一方向(诸如，竖直方向)堆叠的多个半导体裸片SD1、SD2和/或SD3。图2例示了半导体裸片SD1、SD2和/或SD3的堆叠状态下的示例竖直结构。图3例示了半导体裸片SD1、SD2和/或SD3的非堆叠状态下的示例水平结构。图2和图3例示了三个堆叠的半导体裸片SD1、SD2和SD3的非限制性示例，并且堆叠的半导体裸片的数量可以变化。作为非限制性示例，图2的半导体裸片的堆叠可以使得半导体裸片SD1、SD2和SD3竖直堆叠，从而使得半导体裸片SD1、SD2和SD3的最大面彼此面对。
半导体裸片SD1、SD2和SD3可以分别包括：内部电路INT1、INT2和INT3；收发器电路TRX1、TRX2和TRX3；以及穿硅通孔或衬底通孔TSV11、TSV12、TSV21、TSV22、TSV31和/或TSV32。包括在每个半导体裸片中的衬底通孔的数量可以变化。
数据路径DPTH1～DPTHM中的每一个可以包括分别形成在半导体裸片SD1、SD2和SD3中的一个或更多个衬底通孔。例如，如图2所示，第一数据路径DPTH1可以包括分别形成在三个半导体裸片SD1、SD2和SD3中的三个衬底通孔TSV11、TSV21和TSV31，并且第二数据路径DPTH2可以包括分别形成在三个半导体裸片SD1、SD2和SD3中的三个衬底通孔TSV21、TSV22和TSV32。尽管图2例示了相邻半导体裸片中的两个衬底通孔直接连接，但是衬底通孔可以通过凸块、焊盘、金属线等电连接。
每个收发器电路TRXi(i＝1、2、3)可以从内部电路INTi接收P个发送信号，并且将P个发送信号串行化为M个串行信号以传输到M个数据路径DPTH1～DPTHM。另外，每个收发器电路TRXi可以从M个数据路径DPTH1～DPTHM接收M个串行信号，并且将M个串行信号并行化为P个接收信号以将P个接收信号提供给每个收发器电路TRXi。下面将参考图4至图21进一步描述这种信号传输。
根据堆叠半导体装置10的种类，内部电路INTi可以包括各种集成电路。例如，如果堆叠半导体装置10是存储装置，则可以将存储单元和用于操作存储单元的电路集成在内部电路INTi中。半导体裸片SD1、SD2和SD3可以是同质的或异质的。
参考图4，堆叠半导体装置11包括发送电路101、第一数据路径DPTH1～第M数据路径DPTHM和接收电路201。发送电路101和接收电路201可以分别包括在图2和图3中的收发器电路TRX1、TRX2和TRX3中。例如，为了执行层间信号传输，发送电路101可以包括在半导体裸片SD1、SD2和SD3中的一个中，并且接收电路201可以包括在半导体裸片SD1、SD2和SD3中的另一个中。如上面参考图2和图3描述的，第一路径DPTH1～第M路径DPTHM中的每一个可以包括至少一个衬底通孔，用于半导体裸片SD1、SD2和SD3之间的信号传输。
发送电路101可以包括串行化电路SER和驱动器DR。串行化电路SER可以将P个发送信号ST1～STP串行化为M个串行信号SE1～SEM，以输出到M个数据路径DPTH1～DPTHM。如下面将参考图5和图6描述的，串行化电路可以包括多个串行化单元。
接收电路201可以包括接收缓冲器BF和反串行化电路或并行化电路DES。并行化电路DES可以对从M个数据路径DPTH1～DPTHM接收到的M个串行信号SE1～SEM进行并行化，以分别产生与P个发送信号ST1～STP相对应的P个接收信号SR1～SRP。如下面将参考图5和图6描述的，并行化电路可以包括多个并行化单元。
驱动器DR可以被省略或包括在串行化电路SER中。另外，接收缓冲器BF可以被省略或包括在并行化电路DES中。即使M个串行信号SE1～SEM可能通过驱动器DR、M个数据路径DPTH1～DPTHM和/或接收缓冲器BF增强、衰减或失真，但是为了便于描述，假设从串行化电路SER输出的M个串行信号SE1～SEM与由并行化电路DES接收到的串行信号相同。在一些实施例中，M<P，由此减少了数据路径的数量。
因此，根据示例实施例的堆叠半导体装置可以通过对发送信号进行串行化、通过堆叠的半导体裸片之间的较少数量的数据路径传输串行化信号并且然后对传输的信号进行并行化来减小堆叠半导体装置的尺寸，以减少穿硅通孔的数量。
图5是例示了根据示例实施例的堆叠半导体装置的图，并且图6是例示了图5的堆叠半导体装置的示例实施例的电路图。
参考图5，堆叠半导体装置12包括发送电路102、第一数据路径DPTH1～第M数据路径DPTHM和接收电路202。发送电路102和接收电路202可以分别包括在图2和图3的收发器电路TRX1、TRX2和TRX3中。
发送电路102的串行化电路SER可以包括M个串行化单元SU1～SUM，并且接收电路202的并行化电路DES可以包括M个并行化单元DU1～DUM。M个串行化单元SU1～SUM中的每一个可以对P个发送信号ST11～STMN中的N个发送信号进行串行化，以产生M个串行信号SE1～SEM中的每一个。M个并行化单元DU1～DUM中的每一个可以对M个串行信号SE1～SEM中的相应的一个进行并行化，以产生P个接收信号SR11～SRMN中的N个接收信号。换句话说，第k个串行化单元SUk(k＝1～M)对N个发送信号STk1～STkN进行串行化以产生第k个串行信号SEk，并且第k个并行化单元DUk对通过第k个数据路径DPTHk接收到的第k个串行信号SEk进行并行化，以产生与N个发送信号STk1～STkN相对应的N个接收信号SRk1～SRkN。
在传统的堆叠的半导体裸片中，M×N(＝P)个数据路径用于传输M×N个数据信号。因此，必须在每个半导体裸片中形成M×N个穿硅通孔，并且大量的穿硅通孔成为增加堆叠半导体装置尺寸的一个因素。相比之下，在根据示例实施例的堆叠半导体装置12中，可以使用M个数据路径在堆叠的半导体裸片之间传输M×N个数据信号。因此，可以通过减少穿硅通孔的数量来减小堆叠半导体装置和包括堆叠半导体装置的系统的尺寸。
参考图6，堆叠半导体装置13包括发送电路103、第一数据路径DPTH1～第八数据路径DPTH8和接收电路203。如上所述，发送电路103和接收电路203可以分别包括在图2和图3的收发器电路TRX1、TRX2和TRX3中。
发送电路103的串行化电路SER可以包括八个串行化单元SU1～SU8，并且接收电路203的并行化电路DES可以包括八个并行化单元DU1～DU8。八个串行化单元SU1～SU8中的每一个可以对十六个发送信号ST1～ST16中的两个发送信号进行串行化，以产生八个串行信号SE1～SE8中的每一个。八个并行化单元DU1～DU8中的每一个可以对八个串行信号SE1～SE8中的相应的一个进行并行化，以产生与十六个发送信号ST1～ST16相对应的十六个接收信号SR1～SR16中的两个接收信号。
与图5的堆叠半导体装置12相比，图6的堆叠半导体装置13还包括一个或更多个选通脉冲路径SPTH1和SPTH2。选通脉冲路径SPTH1和/或SPTH2可以将堆叠的半导体裸片电连接，并且选通脉冲路径SPTH1和SPTH2中的每一个可以像上述数据路径那样包括一个或更多个穿硅通孔。
在一些示例实施例中，如图6所示，除了串行化单元SU1～SU8之外，发送电路103还可以包括选通脉冲产生电路STBGEN 130。选通脉冲产生电路130可以基于源时钟信号SCLK产生一个或更多个并行化选通脉冲信号DSTB1和DSTB2以及一个或更多个串行化选通脉冲信号SSTB1和SSTB2。发送电路103的串行化单元SU1～SU8可以响应于一个或更多个串行化选通脉冲信号SSTB1和SSTB2而对发送信号ST1～ST16进行串行化。接收电路203的并行化单元DU1～DU8可以响应于通过一个或更多个选通脉冲路径SPTH1和SPTH2接收到的一个或更多个并行化选通脉冲信号DSTB1和DSTB2而将串行信号SE1～SE8并行化为接收信号SR1～SR16。
在一些实施例中，可以从包括发送电路103的半导体裸片的外部电路产生并提供并行化选通脉冲信号DSTB1和DSTB2以及串行化选通脉冲信号SSTB1和SSTB2。
并行化选通脉冲信号DSTB1和DSTB2以及串行化选通脉冲信号SSTB1和SSTB2可以彼此同步。例如，可以基于相同的源时钟信号SCLK产生并行化选通脉冲信号DSTB1和DSTB2以及串行化选通脉冲信号SSTB1和SSTB2。这里，“两个信号的同步”可以不一定表示两个信号的转变时序必须一致，而是一个信号的转变时序根据该信号与另一信号之间的相对传输延迟而与该另一个信号的转变时序相关联。
图6例示了使用八个数据路径DPTH1～DPTH8传输十六个数据信号。图6的配置是描述根据示例实施例的堆叠半导体装置的配置和操作的非限制性示例。换句话说，图6中的值M＝8、N＝2以及P＝M×N＝16在各种实施例中可以变化。另外，可以根据串行化单元和并行化单元的配置来确定串行化选通脉冲信号和并行化选通脉冲信号的数量。尽管图5和图6例示了相同数量的发送信号被串行化为每个串行信号，但是不同数量的发送信号可以由串行化单元SU1～SU8中的不同的串行化单元串行化为相应的串行信号。
图7是例示了根据示例实施例的包括在堆叠半导体装置的发送电路中的串行化单元的示例实施例的电路图，并且图8是例示了图7的串行化单元的操作的时序图。
参考图7和图8，包括在串行化电路SER中的每个串行化单元150可以包括第一传输门TG1和第二传输门TG2。第一传输门TG1可以连接在接收多个发送信号中的第一发送信号ST2i-1的第一输入节点NI1和连接到每个数据路径DPTHi的输出节点NO之间。第二传输门TG2可以连接在接收多个发送信号中的第二发送信号ST2i的第二输入节点NI2和输出节点NO之间。每个串行化单元150还可以包括：反相器(inverter)INV1和INV2，用于使串行化选通脉冲信号SSTB1和SSTB2反转；以及输出电路160，用于缓冲输出节点NO的串行信号SEi。例如，输出电路160可以用两个反相器INV3和INV4的锁存器实现。输出电路160可以是上述驱动器DR，或者可以是驱动器DR的一部分。
第一传输门TG1可以在第一串行化选通脉冲信号SSTB1的激活时间期间导通，并且第二传输门TG2可以在具有与第一串行化选通脉冲信号SSTB1的相位不同的相位的第二串行化选通脉冲信号SSTB2的激活时间期间导通。如图8所示，第一串行化选通脉冲信号SSTB1和第二串行化选通脉冲信号SSTB2可以是具有相对短的脉冲宽度的脉冲的脉冲信号。
第一串行化选通脉冲信号SSTB1和第二串行化选通脉冲信号SSTB2可以交替激活，因此第一传输门TG1和第二传输门TG2可以交替地将第一发送信号ST2i-1和第二发送信号ST2i传输到数据路径DPTHi。因此，串行化单元150可以交替地对第一发送信号ST2i-1的数据位BT1和BT3以及第二发送信号ST2i的数据位BT2和BT4进行采样，以产生串行信号SEi。
图7和图8例示了包括两个传输门的串行化单元的非限制性示例，并且可以容易地理解到，串行化单元可以包括三个或更多个传输门。根据示例实施例，上述M个串行化单元中的每一个可以包括N个传输门，这N个传输门被配置为响应于具有不同相位的N个串行化选通脉冲信号，分别将P个发送信号中的N个发送信号交替地传输到M个数据路径中的每一个。换句话说，N个传输门可以被配置为以循环次序将P个发送信号中的N个发送信号传输到M个数据路径中的每一个。例如，第一传输门可以传输第一发送信号、接着第二传输门传输第二发送信号、再接着第三传输门可以传输第三发送信号。
图9是例示了根据示例实施例的包括在堆叠半导体装置的接收电路中的并行化单元的示例实施例的电路图，并且图10是例示了图9的并行化单元的操作的时序图。
参考图9和图10，包括在图6的并行化电路DES中的每个并行化单元350可以包括第一触发器FF1和第二触发器FF2。第一触发器FF1的数据端子D可以连接到接收多个串行信号中的每个串行信号SEi的输入节点NI，其时钟端子CK接收第一并行化选通脉冲信号DSTB1，并且其输出端子Q连接到产生多个接收信号中的第一接收信号SR2i-1的第一输出节点NO1。第二触发器FF2的数据端子D可以连接到接收每个串行信号SEi的输入节点NI，其时钟端子CK接收具有与第一并行化选通脉冲信号DSTB1的相位不同的相位的第二并行化选通脉冲信号DSTB2，并且其输出端子Q连接到产生多个接收信号中的第二接收信号SR2i的第二输出节点NO2。如图10所示，第一并行化选通脉冲信号DSTB1和第二并行化选通脉冲信号DSTB2可以具有约0.5的占空比。
在一些示例实施例中，第一触发器FF1和第二触发器FF2可以用上升沿触发的触发器来实现。在这种情况下，如图10所示，可以与第一并行化选通脉冲信号DSTB1和第二并行化选通脉冲信号DSTB2的上升沿同步地对串行信号SEi的数据位BT1、BT2、BT3和BT4进行交替采样。因此，可以通过第一并行化选通脉冲信号DSTB1对数据位BT1和BT3进行采样，以作为第一接收信号SR2i-1来提供，并且可以通过第二并行化选通脉冲信号DSTB2对数据位BT2和BT4进行采样，以作为第二接收信号SR2i来提供。
图9和图10例示了包括两个触发器的并行化单元的非限制性示例，并且可以容易地理解到，并行化单元可以包括三个或更多个触发器。根据示例实施例，上述M个并行化单元中的每一个可以包括N个触发器，这N个触发器被配置为响应于分别具有不同相位的N个并行化选通脉冲信号而对M个串行信号中的相应的一个进行采样，以产生P个接收信号中的N个接收信号。
图11是例示了根据示例实施例的包括在堆叠半导体装置的接收电路中的并行化单元的示例实施例的电路图，并且图12是例示了图11的并行化单元的操作的时序图。
参考图11和图12，包括在并行化电路DES中的每个并行化单元351可以包括上升沿触发的触发器FF_R和下降沿触发的触发器FF_F。上升沿触发的触发器FF_R的数据端子D可以连接到接收多个串行信号中的每个串行信号SEi的输入节点NI，时钟端子CK接收并行选通脉冲信号DSTB，输出端子Q连接到产生多个接收信号中的第一接收信号SR2i-1的第一输出节点NO1。下降沿触发的触发器FF_F的数据端子D可以连接到接收每个串行信号SEi的输入节点NI，时钟端子CK接收并行化选通脉冲信号DSTB，输出端子Q连接到产生多个接收信号中的第二接收信号SR2i的第二输出端子NO2。
如图12所示，可以与并行化选通脉冲信号DSTB的上升沿和下降沿同步地对串行信号SEi的数据位BT1、BT2、BT3和BT4进行交替采样。因此，可以通过并行化选通脉冲信号DSTB的上升沿对数据位BT1和BT3进行采样，以作为第一接收信号SR2i-1来提供，并且可以通过并行化选通脉冲信号DSTB的下降沿对数据位BT2和BT4进行采样，以作为第二接收信号SR2i来提供。
图13A和图13B是例示了包括在图9和图11的并行化单元中的触发器的示例实施例的图。
图13A例示了正边沿触发的触发器或上升沿触发的触发器的示例，并且图13B例示了负边沿触发的触发器或下降沿触发的触发器的示例。图13A和图13B中的触发器的非限制性示例配置被呈现用于描述包括在并行化单元中的触发器的触发操作，并且可以根据各种实施例改变触发器的配置。
参考图13A，正边沿触发的触发器可以包括第一反相器111、第二反相器112、第一开关113和第二开关114。
第一反相器111的输出耦合到第二反相器112的输入，并且第二反相器112的输出经由第二开关114耦合到第一反相器111的输入，从而形成锁存器配置。在图13A的示例中，第一反相器111的输出与反相输出端子/Q相对应，并且第二反相器112的输出与非反相输出端子Q相对应。第一开关113耦合在数据端子D和第一反相器111的输入之间，并且第一开关113的控制端子CK与时钟端子相对应。时钟信号CLK被应用到第一开关113的控制端子CK，并且时钟信号CLK的反相信号/CLK被应用到第二开关114的控制端子/CK。图13A的正边沿触发的触发器还可以包括用于初始化触发器的状态的复位开关115。
当应用到控制端子CK的时钟信号CLK是逻辑低时，即使数据端子D的逻辑电平被改变，图13A的触发器也处于不会改变的存储状态。当时钟信号CLK从逻辑低转变为逻辑高时，即在时钟信号CLK的上升沿处，数据端子D的逻辑电平被传输到非反相输出端子Q。逻辑状态与应用到时钟端子CK的信号的边沿同步地被确定的触发器被称为边沿触发的触发器，并且图13A的触发器与正边沿触发的触发器相对应。
参考图13B，负边沿触发的触发器可以包括第一反相器121、第二反相器122、第一开关123、第二开关124和复位开关125。图13B的负边沿触发的触发器具有与图13A的正边沿触发的触发器类似的配置，但是时钟信号CLK的反相信号/CLK被应用到第一开关123的控制门/CK，并且时钟信号CLK被应用到第二开关124的控制门CK。即，图7和图8的触发器的不同之处在于互换了控制端CK和/CK。
图13B的负边沿触发的触发器响应于时钟信号CLK的下降沿执行触发，而图13A的正边沿触发的触发器响应于时钟信号CLK的上升沿执行触发。因此，负边沿触发的触发器通过在应用到控制端子CK的时钟信号CLK的每个下降沿将存储状态从逻辑高反转为逻辑低或从逻辑低反转为逻辑高来执行触发。
如上所述的并行化单元可以包括如参考图13A和图13B所述的这种正边沿触发的触发器和/或负边沿触发的触发器。
图14是例示了根据示例实施例的包括在堆叠半导体装置的接收电路中的并行化单元的示例实施例的电路图，并且图15是例示了图14的并行化单元的操作的时序图。
参考图14和图15，包括在图6的并行化电路DES中的每个并行化单元352可以包括第一传输门TG1和第二传输门TG2。第一传输门TG1可以连接在接收多个串行信号中的每个串行信号SEi的输入节点NI和产生多个接收信号中的第一接收信号SR2i-1的第一输出节点NO1之间。第二传输门TG2可以连接在输入节点NI和产生多个接收信号中的第二接收信号SR2i的第二输出节点NO2之间。每个并行化单元352还可以包括：反相器INV1和INV2，用于反转并行化选通脉冲信号DSTB1和DSTB2；输入电路360，用于缓冲输入节点NI的串行信号SEi。例如，可以用两个反相器INV3和INV4的锁存器实现输入电路360。输入电路360可以是上述接收缓冲器BF或者可以是接收缓冲器的一部分。
第一传输门TG1可以在第一并行化选通脉冲信号DSTB1的激活时间期间导通，并且第二传输门TG2可以在具有与第一并行化选通脉冲信号DSTB1的相位不同的相位的第二并行化选通信号DSTB2的激活时间导通。如图15所示，第一并行化选通脉冲信号DSTB1和第二并行化选通脉冲信号DSTB2可以是具有相对短的脉冲宽度的脉冲的脉冲信号。
第一串行化选通脉冲信号DSTB1和第二串行化选通脉冲信号DSTB2可以交替激活，由此第一传输门TG1和第二传输门TG2可以对串行信号SEi的数据位BT1、BT2、BT3和BT4进行交替采样。因此，可以通过第一并行化选通脉冲信号DSTB1对数据位BT1和BT3进行采样，以作为第一接收信号SR2i-1来提供，并且可以通过第二并行化选通脉冲信号DSTB2对数据位BT2和BT4进行采样，以作为第二接收信号SR2i来提供。
图14和图15例示了包括两个传输门的并行化单元的非限制性示例，并且可以容易地理解到，并行化单元可以包括三个或更多个传输门。根据示例实施例，M个并行化单元中的每一个可以包括N个传输门，其被配置为响应于分别具有不同相位的N个并行化选通脉冲信号而对M个串行信号中的每一个进行采样，以产生P个接收信号中的N个接收信号。
可以根据包括在并行化单元中的传输门的操作特性而适当地设置并行化选通脉冲信号DSTB1和DSTB2的脉冲宽度PLW。为了防止采样误差，并行化选通脉冲信号DSTB1和DSTB2的脉冲宽度PLW可以短于串行信号SEi的一个数据位的持续时间DWIN。
参考在图6至图15描述示例实施例，使得使用一个数据路径传输两个数据信号。在一些示例实施例中，可以使用一个数据路径来传输三个或更多个数据信号。例如，如将参考图16A和图16B描述的，通过使用具有不同相位的四个选通脉冲信号来执行串行化和并行化，可以使用一个数据路径传输四个数据信号。
图16A和16B是例示了根据示例实施例的在堆叠半导体装置中传输信号的方法的时序图。
参考图16A，可以交替地激活第一串行化选通脉冲信号SSTB1～第四串行化选通脉冲信号SSTB4。即使未在图中示出，包括在每个串行化单元中的四个传输门可以将第一发送信号ST4i-3、第二发送信号ST4i-2、第三发送信号ST4i-1和第四发送信号ST4i交替地传输到输出节点NO，即在每个数据路径DPTHi中进行传输。因此，可以对第一发送信号ST4i-3的数据位BT1和BT5、第二发送信号ST4i-2的数据位BT2和BT6、第三发送信号ST4i-1的数据位BT3和BT7以及第四发送信号ST4i的数据位BT4和BT8进行交替采样以产生串行信号SEi。
参考图16B，可以交替地激活第一并行化选通脉冲信号DSTB1～第四并行化选通脉冲信号DSTB4。尽管未在图中示出，但是包括在每个并行化单元中的四个传输门或四个触发器可以对串行信号SEi的数据位BT1～BT8进行交替采样。因此，可以通过第一并行化选通脉冲信号DSTB1对数据位BT1和BT5进行采样以提供第一接收信号SR4i-3、可以通过第二并行化选通脉冲信号DSTB2对数据位BT2和BT6进行采样以提供第二接收信号SR4i-2、可以通过第三并行化选通脉冲信号DSTB3对数据位BT3和BT7进行采样以提供第三接收信号SR4i-1并且可以通过第四并行化选通脉冲信号DSTB4对数据位BT4和BT8进行采样以提供第四接收信号SR4i。
图17是例示了根据示例实施例的堆叠半导体装置的图。
参考图17，堆叠半导体装置14包括发送电路104、至少一个选通脉冲路径SPTH和接收电路204。如上所述，发送电路104和接收电路204可以分别包括在图2和图3中的收发器电路TRX1、TRX2和TRX3中。为了便于说明，在图17中省略了上述串行化电路SER、并行化电路DES和数据路径DPTH。
发送电路104可以包括选通脉冲产生电路STBGEN，其被配置为产生一个或更多个串行化选通脉冲信号SSTB和至少一个采样时钟信号CLKSM。串行化选通脉冲信号SSTB可以提供给串行化电路SER，并且采样时钟信号CLKSM可以输出到选通脉冲路径SPTH。
接收电路204可以包括脉冲产生电路PLSGEN，其被配置为从选通脉冲路径SPTH接收采样时钟信号CLKSM，并且产生与采样时钟信号CLKSM的上升沿和下降沿同步的一个或更多个并行化选通脉冲信号DSTB1和DSTB2。因此，这样的穿硅通孔的数量减少，所述穿硅通孔用于通过在接收电路204中传输一个选通脉冲采样时钟信号并产生两个并行化选通脉冲信号来传输选通脉冲信号。
图18是例示了图17的包括在堆叠半导体装置中的脉冲产生电路的示例实施例的图，并且图19是例示了图18的脉冲产生电路的操作的时序图。
参考图18，脉冲发生电路270可以包括第一反相器INV1和第二反相器INV2、第一延迟电路DEL1和第二延迟电路DEL2以及第一逻辑门LG1和第二逻辑门LG2。可以使用第一反相器INV1和第二反相器INV2以及第一延迟电路DEL1和第二延迟电路DEL2产生如图19所示的反相的采样时钟信号CLKSMB、第一延迟信号SDL1和第二延迟信号SDL2。第一延迟电路DEL1可以具有第一延迟量d1并且第二延迟电路DEL2可以具有第二延迟量d2。
在一些实施例中，第一逻辑门LG1和第二逻辑门LG2可以用与门实现。第一逻辑门LG1可以对采样时钟信号CLKSM和第一延迟信号SDL1执行与逻辑运算，以产生第一并行化选通脉冲信号DSTB1。第二逻辑门LG2可以对反相的采样时钟信号CLKSMB和第二延迟信号SDL2执行与逻辑运算，以产生第二并行化选通脉冲信号DSTB2。因此，使用采样时钟信号CLKSM的上升沿和下降沿，可以产生具有不同相位的两个并行化选通脉冲信号DSTB1和DSTB2。
图20是例示了根据示例实施例的堆叠半导体装置的图，并且图21是例示了包括在图20的堆叠半导体装置中的差分放大器的操作的时序图。
参考图20和图21，堆叠半导体装置15包括发送电路105、选通脉冲路径SPTH1～SPTH4和接收电路205。发送电路105和接收电路205可以分别包括在图2和图3中的收发器电路TRX1、TRX2和TRX3中。为了便于说明，在图20中省略了上述串行化电路SER、并行化电路DES和数据路径DPTH。
发送电路105可以包括选通脉冲产生电路STBGEN，其被配置为产生一个或更多个串行化选通脉冲信号SSTB和一个或更多个选通脉冲差分信号对，例如，第一选通脉冲差分信号对DSTB1p和DSTB1n以及第二选通脉冲差分信号对DSTB2p和DSTB2n。串行化选通脉冲信号SSTB可以被提供给串行化电路SER，并且第一选通脉冲差分信号对DSTB1p和DSTB1n以及第二选通脉冲差分信号对DSTB2p和DSTB2n可以被输出到选通脉冲路径SPTH1～SPTH4。
接收电路205可以包括差分放大电路280，其被配置为从选通脉冲路径接收选通脉冲差分信号对，并基于选通脉冲差分信号对产生并行化选通脉冲信号。例如，如图20所示，差分放大电路280可以包括：第一差分放大器AMP1，其被配置为基于第一选通脉冲差分信号对DSTB1p和DSTB1n产生第一并行化选通脉冲信号DSTB1；以及第二差分放大器AMP2，其被配置为基于第二选通脉冲差分信号对DSTB2p和DSTB2n产生第二并行化选通脉冲信号DSPB2。
在图21的第一选通脉冲差分信号对DSTB1p和DSTB1n以及第二选通脉冲差分信号对DSTB2p和DSTB2n中，虚线脉冲表示从发送电路105输出的示例波形，而实线脉冲表示由接收电路205接收到的示例波形。因此，选通脉冲信号可以通过选通脉冲路径SPTH1～SPTH4衰减，从而选通脉冲信号可能无法正确传输。因此，如图20和图21所示，两个选通脉冲信号，即一个选通脉冲信号对可以通过两个选通脉冲路径传输，并且选通脉冲信号对可以在接收电路中被差分放大，以产生一个并行化选通脉冲信号，从而提高并行化选通脉冲信号的可靠性。
图22和图23是例示了根据示例实施例的堆叠半导体装置的图。
参考图22，堆叠半导体装置16包括第一收发器电路521、第二收发器电路522和其间的数据路径DPTH1～DPTHM。第一收发器电路521可以包括第一串行化电路SER1和第一并行化电路DES1，以进行双向通信。另外，第二收发器电路522可以包括第二串行化电路SER1和第二并行化电路DES2，以进行双向通信。
第一收发器电路521和第二收发器电路522可以分别与图2和图3中的收发器电路TRX1、TRX2和TRX3相对应。例如，为了执行层间信号传输，第一收发器电路521可以包括在半导体裸片SD1、SD2和SD3中的一个中，并且第二收发器电路522可以包括在半导体裸片SD1、SD2和SD3中的不同的一个中。如上面参考图2和图3所述的，数据路径DPTH1～DPTHM中的每一个可以包括至少一个衬底通孔，用于半导体裸片SD1、SD2和SD3之间的信号传输。
在信号从第一收发器电路521传输到第二收发器电路522的情况下，第一收发器电路521使用第一串行化电路SER1对发送信号ST11～ST1M进行串行化以产生串行信号SE11～SE1M。第二收发器电路522使用第二并行化电路DES2将从数据路径DPTH1～DPTH2接收到的串行信号SE11～SE1M并行化为与发送信号ST11～ST1M相对应的接收信号SR11～SR1M。
在信号从第二收发器电路522传输到第一收发器电路521的情况下，第二收发器电路522使用第二串行化电路SER2对发送信号ST21～ST2M进行串行化以产生串行信号SE21～SE2M。第一收发器电路521使用第一并行化电路DES1将从数据路径DPTH1～DPTH2接收到的串行信号SE21～SE2M并行化为与发送信号ST21～ST2M相对应的接收信号SR21～SR2M。
参考图23，堆叠半导体装置17包括接口半导体裸片ISD(interfacesemiconductor die)和沿第一方向(诸如，垂直方向)堆叠在接口半导体裸片ISD上的多个半导体裸片SD1、SD2和SD3。图23例示了三个堆叠的半导体裸片SD1、SD2和SD3的非限制性示例，并且可以以各种方式确定堆叠的半导体裸片的数量。在一些示例实施例中，半导体裸片SD1、SD2和SD3可以是集成了存储单元的存储器半导体裸片，并且接口半导体裸片ISD可以是用于连接半导体裸片SD1、SD2和SD3以及外部控制器的插入器。
半导体裸片SD1、SD2和SD3可以分别包括：内部电路(未示出)；收发器电路TRX1、TRX2和TRX3；穿硅通孔或衬底通孔TSV11～TSV1M、TSV21～TSV2M和TSV31～TSV3M。接口半导体裸片ISD可以包括内部电路(未示出)、竖直接触(vertical contact)VC1和VC2以及收发器电路ITRX。在一些实施例中，穿硅通孔或衬底通孔TSV11～TSV1M、TSV21～TSV2M和TSV31～TSV3M可以不延伸通过半导体裸片SD1、SD2和/或SD3中的每一个，而是延伸通过半导体裸片SD1、SD2和/或SD3的子集。
数据路径DPTH1和DPTH2中的每一个包括分别形成在半导体裸片SD1、SD2和SD3中的一个或更多个衬底通孔。例如，如图23所示，第一数据路径DPTH1可以包括分别形成在三个半导体裸片SD1、SD2和SD3中的三个衬底通孔TSV11、TSV21和TSV31以及形成在接口半导体裸片ISD中的竖直接触VC1，并且第二数据路径DPTH2可以包括分别形成在三个半导体裸片SD1、SD2和SD3中的三个衬底通孔TSV21、TSV22和TSV32以及形成在接口半导体裸片ISD中的竖直接触VC2。尽管图23例示了相邻半导体裸片中的两个衬底通孔直接连接，但是衬底通孔可以通过凸块、焊盘、金属线等电连接。
每个收发器电路TRXi(i＝1、2、3)和ITRX可以对来自相应内部电路的多个发送信号进行串行化，以将串行信号输出到数据路径DPTH1～DPTHM。另外，每个收发器电路TRXi和ITRX可以对来自数据路径DPTH1～DPTHM的串行信号进行并行化，以将对应于发送信号的接收信号提供给相应的内部电路。这种信号传输可以类似于参考图4至图22的描述。
图24是例示了根据示例实施例的包括堆叠半导体装置的系统的图。
参考图24，系统30包括基底衬底60和堆叠在基底衬底60上的多个半导体裸片41、42、43和50。堆叠的半导体裸片41、42和43可以封装为芯片40，而半导体裸片50可以封装为另一个单独的芯片。封装芯片40和50可以使用凸块BMP安装在基底衬底60上，并且可以通过凸块BMP、竖直接触VC和/或基底衬底60的信号线62彼此电连接。
堆叠半导体芯片40包括沿第一方向(诸如竖直方向)堆叠的多个半导体裸片41、42和43。图24例示了三个堆叠的半导体裸片41、42和43的非限制性示例，并且堆叠半导体芯片40中的堆叠的半导体裸片的数量可以变化。半导体裸片41、42和43可以分别包括：内部电路INT1、INT2和INT3；收发器电路TRX1、TRX2和TRX3；穿硅通孔或衬底通孔TSV1、TSV2和TSV3。另一个半导体裸片50可以包括内部电路INTC、收发器电路TRXC和/或竖直接触VC。
每个数据路径PTH可以包括分别形成在半导体裸片41、42和43中的衬底通孔TSV1、TSV2和TSV3。尽管图24例示了相邻半导体裸片中的两个衬底通孔直接连接，但是衬底通孔可以通过凸块、焊盘、金属线等彼此电连接。
每个收发器电路TRXi(i＝1、2、3)和TRXC可以将来自内部电路INTi和INTC的发送信号串行化为串行信号，并将串行信号输出到数据路径PTH。另外，每个收发器电路TRXi和TRXC可以将来自数据路径PTH的串行信号并行化为对应于发送信号的接收信号，并将接收信号提供给内部电路INTi和INTC。这种信号传输类似于参考图4至图22描述的信号传输。
内部电路INTi和INTC根据半导体芯片40和50的种类可以包括各种集成电路。例如，堆叠半导体芯片40可以是存储器装置，而另一半导体芯片50可以是存储器控制器。在这种情况下，存储单元和用于操作存储单元的电路可以集成在半导体存储器芯片40的内部电路INT1、INT2和INT3中。半导体裸片41、42和43可以是同质的或异质的。
图25是例示了在半导体裸片中形成的内部电路的示例的图。
参考图25，内部电路400可以与存储器区域或存储器装置相对应。存储器区域400(或存储器装置)可以包括控制逻辑410、地址寄存器420、存储体(bank)控制逻辑430、行地址复用器440、列地址锁存器450、行译码器460、列译码器470、存储单元阵列480、读出放大器单元485、输入/输出(I/O)门电路490、数据输入/输出(I/O)缓冲器495和刷新计数器445。
存储单元阵列480可以包括多个存储体阵列480a～480h。行译码器460可以包括分别耦合到存储体阵列480a～480h的多个存储体行译码器460a～460h、列译码器470可以包括分别耦合到存储体阵列480a～480h的多个存储体列译码器470a～470h并且读出放大器单元485可以包括分别耦合到存储体阵列480a～480h的多个存储体读出放大器485a～485h。
地址寄存器420可以从存储器控制器接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和/或列地址COL_ADDR的地址ADDR。地址寄存器420可以将接收到的存储体地址BANK_ADDR提供给存储体控制逻辑430、可以将接收到的行地址ROW_ADDR提供给行地址复用器440并且可以将接收到的列地址COL_ADDR提供给列地址锁存器450。
存储体控制逻辑430可以响应于存储体地址BANK_ADDR来产生存储体控制信号。可以响应于存储体控制信号激活与存储体地址BANK_ADDR相对应的存储体行译码器460a～460h中的一个，并且可以响应于存储体控制信号来激活与存储体地址BANK_ADDR相对应的存储体列译码器470a～470h中的一个。
行地址复用器440可以从地址寄存器420接收行地址ROW_ADDR，并且可以从刷新计数器445接收刷新行地址REF_ADDR。行地址复用器440可以选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址复用器440输出的行地址RA可以被应用于存储体行译码器460a～460h。
存储体行译码器460a-460h中的激活的一个存储体行译码器可以对从行地址复用器440输出的行地址RA进行译码，并且可以激活与行地址RA相对应的字线。例如，激活的存储体行译码器可以将字线驱动电压施加到与行地址RA相对应的字线。
列地址锁存器450可以从地址寄存器420接收列地址COL_ADDR，并且可以临时地存储接收到的列地址COL_ADDR。在一些实施例中，在突发模式中，列地址锁存器450可以产生从接收到的列地址COL_ADDR增长的列地址。列地址锁存器450可以将临时存储或产生的列地址应用于存储体列译码器470a～470h。
存储体列译码器470a-470h中的激活的一个存储体列译码器可以对从列地址锁存器450输出的列地址COL_ADDR进行译码，并且可以控制输入/输出门电路490以便输出与列地址COL_ADDR相对应的数据。
I/O门电路490可以包括用门控制输入/输出数据的电路。I/O门电路490还可以包括用于存储从存储体阵列480a～480h输出的数据的读取数据锁存器以及用于将数据写入存储体阵列480a～480h的写入驱动器。
从存储体阵列480a～480h的一个存储体阵列读取的数据可以由耦合到要从其读取数据的一个存储体阵列的读出放大器485来读出，并且可以存储在读取数据锁存器中。存储在读取数据锁存器中的数据可以通过数据I/O缓冲器495提供给存储器控制器。要写入存储体阵列480a～480h的一个存储体阵列中的数据DQ可以从存储器控制器提供给数据I/O缓冲器。写入驱动器可以将数据DQ写入存储体阵列480a～480h的一个存储体阵列中。
控制逻辑410可以控制存储器区域400的操作。例如，控制逻辑410可以产生用于存储器区域400的控制信号，以便执行写入操作或读取操作。控制逻辑410可以包括命令译码器411和模式寄存器组412，命令译码器411对从存储器控制器接收到的命令CMD进行译码，而模式寄存器组412设置存储器区域400的操作模式。
例如，命令译码器411可以通过对写入使能信号、行地址选通脉冲信号、列地址选通脉冲信号、芯片选择信号等进行译码来产生与命令CMD相对应的控制信号。
图26是例示了根据示例实施例的移动系统的框图。
参考图26，移动系统1200包括应用处理器(AP)1210、连接性单元1220、易失性存储器设备(VM)1230、非易失性存储器设备(NVM)1240、用户接口1250和电源1260。
应用处理器1210可以执行诸如网络浏览器、游戏应用、视频播放器等的应用。连接性单元1220可以与外部设备进行有线或无线通信。易失性存储器设备1230可以存储由应用处理器1210处理的数据，或者可以作为工作存储器运行。非易失性存储器设备1240可以存储用于启动移动系统1200的启动映像。用户接口1250可以包括：至少一个输入设备，诸如键盘、触摸屏等；以及至少一个输出设备，诸如扬声器，显示设备等。电源1260可以向移动系统1200提供电源电压。
易失性存储器设备1230和/或非易失性存储器设备1240可以利用如参考图1至图25所述的堆叠结构来实现，所述的堆叠结构包括串行化电路、并行化电路和电连接它们的数据路径。
如上所述，根据示例实施例的堆叠半导体装置、系统和传输信号的方法可以通过对发送信号进行串行化、通过堆叠的半导体裸片之间的较小数量的数据路径传输经串行化的信号并且然后对传输的信号进行并行化来减小堆叠半导体装置和系统的尺寸，以减少堆叠半导体装置中的穿硅通孔的数量。
本发明构思的示例实施例可以应用于包括堆叠结构的半导体裸片的任何设备和系统。例如，本发明构思可以应用于以下系统：诸如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、便携式摄像机、个人计算机(PC)、服务器计算机、工作站、笔记本电脑、数字电视、机顶盒、便携式游戏机、导航系统等。
如本文所使用的，术语“和/或”包括相关所列项目中的一个或更多个的任意组合和所有组合。当诸如“…中的至少一个”的表达在一列元件之后时，其修饰整个元素列表而不修饰列表的各个元素。
前述内容是对示例实施例的说明，而不应当解释为对其进行限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易理解到，在不实质上脱离本发明构思的示例实施例的情况下，可以对示例实施例进行许多修改。

Claims (19)

1.一种堆叠半导体装置，其包括：
沿第一方向堆叠的多个半导体裸片；
M个数据路径，所述数据路径电连接所述多个半导体裸片中的两个半导体裸片，所述M个数据路径中的一个数据路径包括一个或更多个穿硅通孔，其中，M是正整数；
发送电路，其包括M个串行化单元，所述M个串行化单元被配置为将P个发送信号串行化为M个串行信号，并且将所述M个串行信号分别输出到所述M个数据路径，其中，P为大于M的正整数；以及
接收电路，其包括M个并行化单元，所述M个并行化单元被配置为从所述M个数据路径接收所述M个串行信号，并且将所述M个串行信号并行化为与所述P个发送信号相对应的P个接收信号，
其中，所述M个串行化单元中的一个包括：
N个传输门，其被配置为分别响应于具有不同相位的N个串行化选通脉冲信号，以循环次序将所述P个发送信号中的N个发送信号传输到所述M个数据路径中的每一个。
2.根据权利要求1所述的堆叠半导体装置，其中，所述M个并行化单元中的一个包括：
N个触发器，其被配置为分别响应于具有不同相位的N个并行化选通脉冲信号，对所述M个串行信号中的相应一个进行采样，以产生所述P个接收信号中的与所述N个触发器相对应的N个接收信号。
3.根据权利要求1所述的堆叠半导体装置，其中，所述M个并行化单元中的一个包括：
N个传输门，其被配置为分别响应于具有不同相位的N个并行化选通脉冲信号，对所述M个串行信号中的相应一个进行采样，以产生所述P个接收信号中的对应的N个接收信号。
4.根据权利要求3所述的堆叠半导体装置，
其中，所述N个并行化选通脉冲信号中的一个的脉冲宽度与所述M个串行信号的一个数据位的持续时间相对应，并且
其中，所述N个并行化选通脉冲信号中的一个的脉冲宽度短于所述M个串行信号的所述一个数据位的所述持续时间。
5.根据权利要求1所述的堆叠半导体装置，还包括：
一个或更多个选通脉冲路径，其电连接所述多个半导体裸片，所述一个或更多个选通脉冲路径中的每一个包括一个或更多个穿硅通孔，
其中，所述M个并行化单元中的一个响应于通过所述一个或更多个选通脉冲路径传输的一个或更多个并行化选通脉冲信号，将所述M个串行信号中的相应一个并行化为所述P个接收信号中的对应接收信号。
6.根据权利要求5所述的堆叠半导体装置，其中，所述发送电路还包括：
选通脉冲产生电路，其被配置为基于源时钟信号产生所述一个或更多个并行化选通脉冲信号，以将所述一个或更多个并行化选通脉冲信号输出到所述一个或更多个选通脉冲路径。
7.根据权利要求6所述的堆叠半导体装置，其中，所述选通脉冲产生电路还被配置为基于所述源时钟信号产生与所述一个或更多个并行化选通脉冲信号中的对应并行化选通脉冲信号同步的一个或更多个串行化选通脉冲信号，以及
其中，所述M个串行化单元中的一个串行化单元响应于所述一个或更多个串行化选通脉冲信号，将所述P个发送信号中的对应发送信号串行化为所述M个串行信号中的相应一个。
8.根据权利要求5所述的堆叠半导体装置，其中，所述发送电路还包括选通脉冲产生电路，所述选通脉冲产生电路被配置为产生一个或更多个采样时钟信号，以将所述一个或更多个采样时钟信号输出到所述一个或更多个选通脉冲路径，以及
其中，所述接收电路还包括脉冲产生电路，所述脉冲产生电路被配置为从所述一个或更多个选通脉冲路径接收所述一个或更多个采样时钟信号，并产生与所述一个或更多个采样时钟信号的上升沿和/或下降沿同步的所述一个或更多个并行化选通脉冲信号。
9.根据权利要求5所述的堆叠半导体装置，其中，所述发送电路还包括选通脉冲产生电路，所述选通脉冲产生电路被配置为产生一个或更多个选通脉冲差分信号对，以将所述一个或更多个选通脉冲差分信号对输出到所述一个或更多个选通脉冲路径，以及
其中，所述接收电路还包括差分放大电路，所述差分放大电路被配置为从所述一个或更多个选通脉冲路径接收所述一个或更多个选通脉冲差分信号对，并基于所述一个或更多个选通脉冲差分信号对产生所述一个或更多个并行化选通脉冲信号。
10.根据权利要求1所述的堆叠半导体装置，其中，
所述M个串行化单元中的一个串行化单元对所述P个发送信号中的N个发送信号进行串行化，以产生所述M个串行信号中的对应一个串行信号，以及
其中，所述M个并行化单元中的一个对所述M个串行信号中的对应一个串行信号进行并行化，以产生所述P个接收信号中的N个接收信号。
11.根据权利要求1所述的堆叠半导体装置，其中，所述M个串行化单元中的一个串行化单元包括：
第一传输门，其连接在接收所述P个发送信号中的第一发送信号的第一输入节点和连接到所述M个数据路径中的一个数据路径的输出节点之间，所述第一传输门被配置为在第一串行化选通脉冲信号的激活时间期间导通；以及
第二传输门，其连接在接收所述P个发送信号中的第二发送信号的第二输入节点和所述输出节点之间，所述第二传输门被配置为在第二串行化选通脉冲信号的激活时间期间导通，所述第二串行化选通脉冲信号的相位不同于所述第一串行化选通脉冲信号的相位。
12.根据权利要求1所述的堆叠半导体装置，其中，所述M个并行化单元中的一个包括：
第一触发器，其数据端子接收所述M个串行信号中的串行信号，其时钟端子接收第一并行化选通脉冲信号，其输出端子产生所述P个接收信号中的第一接收信号；以及
第二触发器，其数据端子接收所述串行信号，其时钟端子接收具有与所述第一并行化选通脉冲信号的第一相位不同的第二相位的第二并行化选通脉冲信号，其输出端子产生所述P个接收信号中的第二接收信号。
13.根据权利要求1所述的堆叠半导体装置，其中，所述M个并行化单元中的一个包括：
上升沿触发的触发器，其数据端子接收所述M个串行信号中的串行信号，其时钟端子接收并行化选通脉冲信号，其输出端子产生所述P个接收信号中的第一接收信号；以及
下降沿触发的触发器，其数据端子接收所述串行信号，其时钟端子接收所述并行化选通脉冲信号，其输出端子产生所述P个接收信号中的第二接收信号。
14.根据权利要求1所述的堆叠半导体装置，其中，所述M个并行化单元中的一个包括：
第一传输门，其连接在接收所述M个串行信号中的串行信号的输入节点和产生所述P个接收信号中的第一接收信号的第一输出节点之间，所述第一传输门被配置为在第一并行化选通脉冲信号的激活时间期间导通；以及
第二传输门，其连接在所述输入节点和产生所述P个接收信号中的第二接收信号的第二输出节点之间，所述第二传输门被配置为在第二并行化选通脉冲信号的激活时间期间导通，所述第二并行化选通脉冲信号具有与所述第一并行化选通脉冲信号的第一相位不同的第二相位。
15.根据权利要求1所述的堆叠半导体装置，其中，所述发送电路包括在所述多个半导体裸片中的第一半导体裸片中，并且所述接收电路包括在所述多个半导体裸片中的第二半导体裸片中。
16.一种系统，其包括：
基底衬底；
多个半导体裸片，其沿第一方向堆叠在所述基底衬底上；以及
多个数据路径，其电连接所述多个半导体裸片，所述多个数据路径中的一个数据路径包括一个或更多个穿硅通孔，
其中，所述系统被配置为在所述多个半导体裸片中的第一半导体裸片中，将多个发送信号串行化为多个串行信号，以将所述多个串行信号分别输出到所述多个数据路径，
其中，所述多个发送信号的数量大于所述多个数据路径的数量，并且
其中，所述系统被配置为在所述多个半导体裸片中的第二半导体裸片中，将从所述多个数据路径接收到的所述多个串行信号并行化为与所述多个发送信号相对应的多个接收信号，
其中，所述系统包括N个传输门，其被配置为分别响应于具有不同相位的N个串行化选通脉冲信号，以循环次序将所述多个发送信号中的N个发送信号传输到所述多个数据路径中的每一个。
17.根据权利要求16所述的系统，还包括：
一个或更多个选通脉冲路径，所述一个或更多个选通脉冲路径电连接所述多个半导体裸片，所述一个或更多个选通脉冲路径中的每一个包括所述一个或更多个穿硅通孔中的相应穿硅通孔，
其中，通过所述一个或更多个选通脉冲路径，将用于把所述多个串行信号并行化为所述多个接收信号的多个并行化选通脉冲信号，从所述第一半导体裸片提供给所述第二半导体裸片。
18.一种在堆叠半导体装置中传输信号的方法，所述方法包括：
沿第一方向堆叠多个半导体裸片；
通过M个数据路径电连接所述多个半导体裸片，所述M个数据路径中的至少一个数据路径包括穿硅通孔，其中，M是正整数；
在所述多个半导体裸片中的第一半导体裸片中，将P个发送信号串行化为M个串行信号，以将所述M个串行信号分别输出到所述M个数据路径，其中，P是大于M的正整数；以及
在所述多个半导体裸片中的第二半导体裸片中，将从所述M个数据路径接收到的所述M个串行信号并行化为与所述P个发送信号相对应的P个接收信号，
其中，将所述M个串行信号并行化包括：通过N个传输门，分别响应于具有不同相位的N个并行化选通脉冲信号，对所述M个串行信号中的相应一个进行采样，以产生所述P个接收信号中的对应的N个接收信号。
19.根据权利要求18所述的方法，其中，所述穿硅通孔包括第一穿硅通孔，所述方法还包括：
通过一个或更多个选通脉冲路径电连接所述多个半导体裸片，所述一个或更多个选通脉冲路径中的至少一个包括第二穿硅通孔；以及
通过所述一个或更多个选通脉冲路径，将用于把所述M个串行信号并行化为所述P个接收信号的多个并行化选通脉冲信号，从所述第一半导体裸片提供到所述第二半导体裸片。
CN201811097297.2A 2017-09-28 2018-09-17 堆叠半导体装置、系统及在半导体装置中传输信号的方法 Active CN109585400B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170126045A KR102395446B1 (ko) 2017-09-28 2017-09-28 적층형 반도체 장치, 이를 포함하는 시스템 및 적층형 반도체 장치에서의 신호 전송 방법
KR10-2017-0126045 2017-09-28

Publications (2)

Publication Number Publication Date
CN109585400A CN109585400A (zh) 2019-04-05
CN109585400B true CN109585400B (zh) 2024-04-26

Family

ID=65806828

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811097297.2A Active CN109585400B (zh) 2017-09-28 2018-09-17 堆叠半导体装置、系统及在半导体装置中传输信号的方法

Country Status (4)

Country Link
US (1) US10607965B2 (zh)
KR (1) KR102395446B1 (zh)
CN (1) CN109585400B (zh)
SG (1) SG10201808065XA (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101919002A (zh) * 2007-12-20 2010-12-15 莫塞德技术公司 数据存储和可堆叠结构
CN102354519A (zh) * 2010-05-25 2012-02-15 三星电子株式会社 三维半导体器件
CN102576700A (zh) * 2009-09-02 2012-07-11 莫塞德技术公司 在适于堆叠的集成电路中使用间断式硅过孔
CN104885212A (zh) * 2012-12-23 2015-09-02 先进微装置公司 利用分区多跳网络的裸片堆叠装置
CN106782641A (zh) * 2015-11-23 2017-05-31 爱思开海力士有限公司 层叠存储器件和半导体存储系统

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101430166B1 (ko) * 2007-08-06 2014-08-13 삼성전자주식회사 멀티 스택 메모리 장치
KR101213175B1 (ko) 2007-08-20 2012-12-18 삼성전자주식회사 로직 칩에 층층이 쌓인 메모리장치들을 구비하는반도체패키지
KR100936445B1 (ko) 2008-01-11 2010-01-13 한국과학기술원 고속 직렬-병렬 변환시스템 및 방법
KR20090095003A (ko) * 2008-03-04 2009-09-09 삼성전자주식회사 적층형 반도체 메모리 장치
US8988130B2 (en) * 2009-05-20 2015-03-24 Qualcomm Incorporated Method and apparatus for providing through silicon via (TSV) redundancy
FR2946182B1 (fr) 2009-06-02 2012-02-10 Inst Polytechnique Grenoble Circuit integre tridimensionnel.
JP5564230B2 (ja) 2009-10-09 2014-07-30 ピーエスフォー ルクスコ エスエイアールエル 積層型半導体装置
US11221764B2 (en) * 2010-01-29 2022-01-11 Mosys, Inc. Partitioned memory with shared memory resources and configurable functions
US9287239B2 (en) 2010-04-26 2016-03-15 Rambus Inc. Techniques for interconnecting stacked dies using connection sites
JP2013531891A (ja) 2010-06-17 2013-08-08 モサイド・テクノロジーズ・インコーポレーテッド シリコン貫通孔を有する半導体デバイス
KR101145312B1 (ko) 2010-07-06 2012-05-14 에스케이하이닉스 주식회사 반도체 집적회로
US8217814B1 (en) * 2010-12-17 2012-07-10 Mosys, Inc. Low power serial to parallel converter
KR101902938B1 (ko) 2012-02-14 2018-11-13 에스케이하이닉스 주식회사 반도체 집적회로
US8836394B2 (en) 2012-03-26 2014-09-16 Rambus Inc. Method and apparatus for source-synchronous signaling
KR102058509B1 (ko) 2012-06-29 2019-12-24 에스케이하이닉스 주식회사 반도체 집적회로
US8890607B2 (en) 2013-03-15 2014-11-18 IPEnval Consultant Inc. Stacked chip system
TW201525494A (zh) 2013-12-26 2015-07-01 Nat Univ Tsing Hua 測試兼具容錯矽穿通道裝置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101919002A (zh) * 2007-12-20 2010-12-15 莫塞德技术公司 数据存储和可堆叠结构
CN102576700A (zh) * 2009-09-02 2012-07-11 莫塞德技术公司 在适于堆叠的集成电路中使用间断式硅过孔
CN102354519A (zh) * 2010-05-25 2012-02-15 三星电子株式会社 三维半导体器件
CN104885212A (zh) * 2012-12-23 2015-09-02 先进微装置公司 利用分区多跳网络的裸片堆叠装置
CN106782641A (zh) * 2015-11-23 2017-05-31 爱思开海力士有限公司 层叠存储器件和半导体存储系统

Also Published As

Publication number Publication date
US20190096853A1 (en) 2019-03-28
KR20190036755A (ko) 2019-04-05
US10607965B2 (en) 2020-03-31
KR102395446B1 (ko) 2022-05-10
CN109585400A (zh) 2019-04-05
SG10201808065XA (en) 2019-04-29

Similar Documents

Publication Publication Date Title
US10996885B2 (en) High bandwidth memory device and system device having the same
TWI688963B (zh) 修復電路、使用其的半導體裝置和半導體系統
US9396777B1 (en) Stacked memory device and system
US8700818B2 (en) Packet based ID generation for serially interconnected devices
US9953943B2 (en) Semiconductor apparatus having multiple ranks with noise elimination
KR20170060205A (ko) 적층형 메모리 장치 및 이를 포함하는 반도체 메모리 시스템
US9959935B2 (en) Input-output circuit for supporting multiple-input shift register (MISR) function and memory device including the same
US10373661B2 (en) Stacked semiconductor device and system including the same
US11599301B2 (en) Semiconductor memory device and system including the same
CN109584944B (zh) 支持多输入移位寄存器功能的输入输出电路及存储器件
US9373379B2 (en) Active control device and semiconductor device including the same
US20210200479A1 (en) Semiconductor apparatus including a plurality of dies operating as a plurality of channels
TWI759938B (zh) 高速且低功率傳輸及接收資料之記憶體裝置
CN111613261A (zh) 用于交叉点型存储器单元的双极解码器
US7643370B2 (en) Memory device having conditioning output data
US11289174B2 (en) Stacked semiconductor device and semiconductor system including the same
CN109585400B (zh) 堆叠半导体装置、系统及在半导体装置中传输信号的方法
US11574661B1 (en) Shared command shifter systems and methods
KR102557107B1 (ko) 다중-입력 쉬프트 레지스터 기능을 지원하는 입출력 회로 및 이를 포함하는 메모리 장치
KR20230037859A (ko) 반도체 장치
US11749319B2 (en) Integrated circuit chip
US20160372178A1 (en) Semiconductor devices and semiconductor systems including the same
CN115104154A (zh) 存储器装置中的多循环命令处理以及相关方法、装置及系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant