CN102576700A - 在适于堆叠的集成电路中使用间断式硅过孔 - Google Patents

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Abstract

在适于在互连IC堆叠中使用的集成电路(IC)中，除了非间断式TSV外还提供间断式硅过孔(TSV)。间断式TSV提供除了堆叠IC之间的共用并行路径以外的信号路径。这允许使用TSV实施IC识别方案和其他功能，而无需堆叠中的交替的IC角度旋转。

Description

在适于堆叠的集成电路中使用间断式硅过孔
相关申请
本申请要求共同未决的2009年9月2日提交的、序列号为No.61/239,211的美国临时专利申请以及2010年4月9日提交的序列号为12/757,540的美国专利申请的优先权，通过引用将其整个内容合并于此。
技术领域
本发明总的涉及集成电路，尤其是涉及互连的集成电路的堆叠布置。
背景技术
硅过孔(TSV)技术是一种新兴的用于堆叠的半导体集成电路(IC)芯片连接的方法。因为TSV的密度可以大大高于传统的用于引线键合的焊盘的密度，所以能够实现非常宽的总线。常规的用于引线键合的键合焊盘具有大约100um的平面尺寸，而TSV可为10um甚至更小。因为芯片堆叠中的每个芯片之间的连接被制成为垂直的，因此多个堆叠芯片之间的总线直接连接。图1示出了晶圆堆叠之前的单片集成电路裸芯片中的TSV结构的横截面。TSV从芯片底部开始延伸，穿过硅衬底并穿过有源电路和互连层。焊盘位于裸芯片的顶部表面和底部表面，并电连接到TSV。最后，焊料球接附到顶部焊盘。
由Makoto Motoyoshi公开于Proceedings of the IEEE vol.97，no.1，January 2009上的论文“Through-Silicon Via(TSV)”中描述了制造TSV的工艺。首先，使用公知的工艺在硅晶圆上制造半导体电路，以形成有源电路和互连层，包括顶层键合焊盘。然后将晶圆的背面抛光以减小厚度。晶圆的正面可被键合到操作晶圆以在后续的抛光和TSV工艺步骤中提供机械支撑，并保护有源电路和互连层。然后向晶圆的背表面和要定义TSV的区域施加光致抗蚀剂层。通过深硅刻蚀工艺以及接下来的反应离子刻蚀(RIE)工艺形成从晶圆背部延伸穿过衬底以及有源电路和互连层的通孔，以暴露正面键合焊盘的底部。通过金属键合焊盘来停止刻蚀工艺。然后，使用低温等离子体增强化学气相沉积(PECVD)SiO2在通孔中形成侧壁绝缘体。这能够防止TSV与衬底短路。继续使用RIE工艺从正面键合焊盘的底部移除SiO2，以允许TSV接触。在这个阶段，在通孔中沉积接触金属层和/或扩散阻挡金属层。然后在通孔中填充导电材料，例如导电胶，或者通过诸如电镀或金属CVD工艺填充通孔。最后一步是在晶圆的底部沉积金属并形成底部键合焊盘。然后移除操作晶圆，并且将焊料球接附到顶部键合焊盘上。
通过在各个相应的TSV沿着TSV轴对准(从而形成轴向对准的TSV)的情况下将一个裸芯片放置在另一个裸芯片的顶部并且升温融化焊料球材料来组装芯片堆叠。图2示出了两个具有TSV互连的堆叠芯片的横截面。可重复该工艺以堆叠更多的芯片。
图2中示出的垂直TSV互连对于总线互连是有益的，其中每个芯片以相同的方式连接到同一组TSV。存储芯片可以这种方式连接到如论文″8Gb3D DDR3 DRAM using Through Silicon Via Technology″，Kang等(公布在ISSCC Digest of Technical Papers，2009年2月)中(见第130页)示出的同一地址、数据和控制总线，该论文通过引用合并于此。但是，堆叠总线存储器芯片中存在的问题是每个芯片之间不可区分。即问题是不能单独地识别每个芯片，从而不能仅由堆叠中的单个芯片执行诸如读和写等命令。在传统的印刷电路板存储器子系统或引线键合多芯片封装中，通常向共用一个总线的每个装置发送唯一的芯片使能信号CE来识别哪个芯片正在被寻址、哪个芯片控制数据总线。在仅通过连续的垂直TSV连接的堆叠存储器装置中，这种方法行不通。
美国专利申请公开2009/0127668通过引用合并于此，其提供了这种问题的解决方案。在具有TSV的普通裸芯片堆叠中，每隔一个裸芯片被旋转180°以提供穿过每一裸芯片上的中间电路的串联TSV连接。这种方案的缺点在于TSV必须相对于芯片的旋转轴对称地定位，该旋转轴通常为矩形裸芯片的坐标中心。这降低了TSV布置的灵活性，并导致裸芯片尺寸恶化。一些存储装置，诸如NAND闪存，具有沿芯片的一个边缘定位的焊盘，这可以防止这种步骤。
美国专利申请公开2009/0161402通过引用合并于此，其公开了一种类似的通过裸芯片旋转制作串联TSV连接的方法。替代存储器总线共同连接到堆叠中的所有芯片，而使用串联的点对点菊花链环结构。美国专利申请公开2007/0233917、2007/0234071和2008/0155219均通过引用合并于此，其公开了在串联点对点菊花链环拓扑中装置ID分配的几种变型。串联点对点菊花链环结构的缺点在于环不能通过TSV而被完全连接。特别地，需要引线键合将堆叠的顶部芯片连接到封装衬底以将数据传回到控制器。
美国专利公开2007/0165457通过引用被合并于此，其公开了一种串联点对点拓扑，其中上游路径和下游路径穿过每一存储装置。顶部装置不直接连回到控制器，因此无需上述键合引线。然而，如果所有的堆叠存储装置相同，最后一个装置会含有未连接到下游链接的到达控制器的输入。这些未连接的输入会拾取随机噪声，导致每一下游链接上不必要的逻辑转换，从而导致不必要的功率损耗。
发明内容
考虑到前述内容，希望能够提供一种可避免上述缺点的相连接集成电路的堆叠布置。
附图说明
图1概略地示出了现有的具有TSV的IC。
图2概略地示出了现有的通过TSV互连的IC堆叠。
图3和图4概略地示出了由根据本发明的示例性实施例的由非间断式和间断式TSV而互连的IC堆叠。
图5概略地示出了TSV之间的组合芯片上互连，其中IC交替旋转以支持根据本发明的示例性实施例的IC堆叠中的IC识别。
图6概略地示出了与间断式TSV相结合以支持根据本发明的示例性实施例的IC堆叠中的IC识别的加法器电路。
图7和图8概略地示出了计数器电路，该计数器电路与间断式和非间断式TSV相结合以支持根据本发明的示例性实施例的IC堆叠中的IC识别。
图9和图10概略地示出了解码/发送逻辑，该解码/发送逻辑与间断式和非间断式TSV相结合以支持根据本发明的示例性实施例的IC堆叠中的IC识别。
图11概略地示出了用于堆叠IC访问的非间断式TSV的并行总线结构，其与间断式TSV相结合以支持根据本发明的示例性实施例的IC堆叠中的IC识别。
图12为时序图，其示出了图11的并行总线结构可用来确定根据本发明的示例性实施例的堆叠中的IC数目的信号发送。
图13概略地示出了对于SDRAM堆叠中的间断式和非间断式TSV的信号配置，该SDRAM堆叠使用根据本发明的示例性实施例的交替IC旋转。
图14概略地示出了用于降低根据本发明的示例性实施例的IC堆叠中堆叠TSV的负载的串联点对点接口连接。
图15概略地示出了根据本发明的示例实施例的具有表决逻辑的TSV冗余方案，用于兼容故障TSV。
具体实施方式
本发明的示例性实施例使用间断式TSV，该间断式TSV通过堆叠中连续的集成电路裸芯片提供串联连接，而无需旋转裸芯片。用间断式TSV，底部焊盘和顶部焊盘之间的连接被断开，以允许除直接(非间断)垂直连接之外的连接。
图3示出了用根据本发明的间断式TSV互连的堆叠芯片的例子，该TSV提供了非直接垂直连接的连接。A处的TSV为裸芯片的底部表面上的焊盘与顶部金属层之间的常规的非间断式垂直连接，B、C和D处的TSV为间断式TSV。
在芯片的有源电路和互连区内具有多个导电层。目前的逻辑工艺具有9层金属互连甚至更多。顶部金属层在此处表示为金属n，底部层在此处表示为金属1。另外，可用多晶硅或者甚至是扩散层形成连接。与现有技术中的连续TSV(同见图1和图2)从底部焊盘垂直地延伸到顶部焊盘不同，间断式TSV(B、C、D)从底部焊盘延伸穿过衬底然后终止在金属层1的有源电路和互连区中。金属1的TSV端点可连接到有源电路和互连区内的任意电路。在不同的实施例中，间断式TSV(B、C、D)终止在层1和层n之间的不同金属层中。顶部金属层n在裸芯片的顶部表面上为非间断式和间断式TSV都提供连接。通过间断式TSV，底部焊盘31分离于并电气地不同于图3和图4中所示的金属n中对应的重叠并轴向对准的顶部焊盘。为了机械支撑，顶部金属连接和下部金属连接均包括若干金属层，例如金属1与金属2结合以接触通孔中的材料，金属n与金属n-1结合以形成到顶部焊盘(TSV输出)的顶部连接。
刻蚀通孔以及向TSV填充导电材料的工艺仍基本与现有技术相同。在非间断式TSVA的情况下，深硅刻蚀工艺及随后的反应离子刻蚀(RIE)工艺终止在顶部金属层n中。对于间断式TSV(B、C或D)，该工艺将终止在下部金属层。为了增强该刻蚀工艺的均一性，甚至可以用与间断式TSV一样，使用相同的下部金属层(例如金属1)形成A处的非间断式TSV，并且可以通过有源电路和互连区内的垂直过孔和金属层形成与顶部金属的连接，如图4所示。这在间断式TSV的情况中能够防止诸如过刻蚀较浅的通孔到达下部金属层的问题，且在非间断式TSV的情况中能够防止欠刻蚀较深的到达顶部金属层的通孔的问题。
可使用间断式TSV在堆叠的相同芯片之间形成串联连接，而无需交替地旋转芯片。因此组成的相同芯片上的TSV的位置可以是任意的，不受诸如关于旋转轴的对称性的限制。
对所期望的功能的有益的是，间断式TSV(B，C，D)可与垂直连续式(非间断式)TSV(A)相结合。例如，在存储器芯片堆叠中，数据、地址和控制总线可使用非间断的TSV，而芯片标识总线可使用以错开的方式互连的间断式TSV，如图3和图4所示。这能够唯一地识别堆叠中芯片。底部芯片的TSV连接到所示的逻辑“1”和逻辑“0”电平。在一些实施例中，逻辑“1”为正电源电压Vdd，逻辑“0”为地电压Vss。垂直堆叠的互连的、非间断式TSV(由所有的位于图3和图4中的A处的TSV限定)(在底部芯片的对应焊盘31处)被连接到逻辑“1”，而其余三个间断式TSV B、C和D(在底部芯片的对应焊盘31处)连接到逻辑“0”。
在间断式TSV(B、C、D)之中，每个位于芯片顶部的输出焊盘连接到位于芯片底部的对应的输入焊盘，并相对于顶部焊盘轴向偏移。具有这种轴向偏移特性的间断式TSV在此处也称为错开的TSV。由于轴向偏移，顶部和底部焊盘对由相应的错开的TSV B、C和D连接，每一芯片从四个TSV A、B、C和D接收不同的比特组合，从对应于最下方芯片的“1000”开始，下一个芯片为“1100”，所示最上方的芯片为“1110”。这种类型的代码有时称为温度计代码。也可使用其他的由于使用错开TSV的互连而导致芯片与芯片之间不同的代码。可增加错开的TSV的数目以提供更宽的唯一芯片标识代码的范围。错开TSV方法的好处在于无需TSV之间的居间逻辑或有源电路来产生芯片ID代码。在一些实施例中，TSV上接收的逻辑电平被编码成如表1所示的二进制数字。
  TSV输入   编码芯片ID
  100000…   000
  110000…   001
  111000…   010
  111100…   011
  111110…   100
表1
在一些实施例中，在寻址芯片堆叠时，控制器通过各个非间断式垂直互连TSV向堆叠中的每一芯片提供多个芯片使能(CE)信号。堆叠中的每个芯片会仅仅响应对应于其唯一芯片标识编码的CE信号组合，诸如上述的温度计代码。在一些实施例中，控制器用每一指令发送编码芯片ID地址字段，如上表1所示。只有编码芯片ID(例如使用表1所确定的芯片上的ID)匹配该指令中的编码芯片ID字段的芯片才响应于该指令。
也可以使用美国专利申请公开2009/0127668所公开的裸芯片旋转法与错开布置的间断式TSV相结合而形成串联的TSV连接。图5示出了将被堆叠在一起的4个芯片的顶部平面示意图；在该示意图中，小实心圆代表芯片底部上的键合焊盘和TSV。这是指TSV输入(其可选地包括芯片顶部的键合焊盘)。大的空心圆代表芯片顶部的键合焊盘和焊料球。这是指TSV输出(其可选地包括芯片底部的键合焊盘和/或TSV)。两个标示为V0和V1的直接垂直(即非间断式)TSV包括顶部和底部键合焊盘以及TSV和焊料球。这些非间断式TSV表示为大空心圆内的小实心圆。V0和V1相对于芯片的旋转中心对称地定位。当一个芯片旋转180°并放置到另一未旋转芯片的顶部时，底部芯片上的V0和V1将分别连接到顶部芯片上的V1和V0。在该示例中，芯片1位于底部，V0和V1均通过封装衬底连接到Vdd。
每个裸芯片上还具有3个标示为I1、I2和I3的TSV输入，以及标示为O1、O2和O3的输出。当一个裸芯片旋转并放置到另一未旋转裸芯片的顶部时，底部裸芯片上的O1、O2和O3将分别连接到顶部裸芯片上的I1、I2和I3。在裸芯片内部，通过内部连接，V0连接到O3，I1连接到O2，I3连接到O1。在识别为芯片1的底部裸芯片上，I1、I2和I3通过所示出的封装衬底连接到Vss。芯片2旋转180°并放置于芯片1的顶部。芯片2上的I3从下部芯片上的O3接收Vdd，并向O1提供该逻辑电平。芯片2上的I1和I2维持在Vss。芯片3具有与芯片1相同的取向，并在I1和I3上接收Vdd，同时I2保持在Vss。芯片4具有与芯片2相同的取向，并在I1、I2和I3上接收Vdd。每个芯片以这种方式在三个输入I1、I2和I3上接收唯一的逻辑电平组合，I1、I2和I3可被用作芯片标识符。通过增加错开的间断式TSV的数目，这种方法还能够扩展为容纳更大数目的芯片。
上述的使用错开的间断式TSV以唯一地识别芯片堆叠中的各个芯片中，堆叠中每增加一个芯片，需要每个芯片上增加一个额外的TSV输入和输出。对于较大的堆叠，这会导致很大数目的TSV。一种解决办法是通过TSV传输编码芯片ID代码，而非上述解决办法中的温度计或类似类型的代码。为此，一些实施例在每一裸芯片底部的TSV输入与每一裸芯片顶部的TSV输出之间提供了一种二进制加法器61，如图6所示。
每个芯片包括二进制加法器61，该加法器61从TSV输入接收n比特的二进制字，并增加二进制“1”，以向TSV输出增加n比特的二进制字。堆叠底部的第一芯片的TSV输入可连接到Vss，Vss例如表示二进制数字′..0000′，因此第二芯片将接收二进制数字′..0001′，第三芯片将收到′..0010′，以此类推。这种方法可唯一地寻址到堆叠中的2n个裸芯片。堆叠中的每个芯片上的TSV输入提供芯片ID代码(由外部控制器发出)，以当特定芯片由专用的芯片使能输入或在所接收命令内编码的芯片ID字段而被使能/寻址时进行识别。可使用串联TSV连接来实现这种方法，串联TSV可由间断式TSV或非间断式TSV以及交替的裸芯片旋转而实现。
为了进一步节省唯一地识别芯片堆叠中的各个芯片所需的TSV开销，一些实施例使用图7和图8的示例中所示的串联的方法。三个额外的TSV被提供在每个芯片上。两个非间断式TSV穿过每个芯片以分配重置(Reset)和时钟(Clk)。使能信号通过串联(间断式)TSV被发送进入每个芯片中的可置位D型触发电路71，或从触发器71发送出。触发器71的D输入端子从堆叠中的前一芯片接收TSV输入Ein，并在TSV输出Eout为堆叠中的下一芯片提供其Q输出。在堆叠上电时，重置输入保持一段时间的“高”以重置二进制计数器的输出为″..000″，并将D型触发器的输出设定为″1″。堆叠的底部芯片的Ein0输入保持为低。然后重置输入从高逻辑电平变为低逻辑电平。
在重置输入变低之后的第一个上升时钟边沿，堆叠中除第一(底部)芯片以外的每个芯片中的二进制计数器72将被时钟驱动，并从″..000″增加到″..001″。因为Ein0具有阻止计数器增加的低逻辑电平，第一芯片的计数器72将保持在重置状态″..000″。在相同的时钟边缘，第一芯片上的D型触发器的Q输出将从“1”设置状态变为“0”。该Q输出被提供给TSV输出Eout0，Eout0连接到堆叠中的第二芯片上的Ein1输入。因为第二芯片的En1输入在时钟的第一上升边沿具有逻辑“1”，所以计数器将从″..000″增加到″..001″。Ein1在时钟的第一上升边沿后降低，降低之后，第二芯片上的计数器的进一步增加被禁止，并将保持在″..001″。类似地，在重置输入无效之后，堆叠中的第三芯片中的计数器将在前两个上升时钟边沿处增加，并在″..010″停止计数。使能信号Ein的无效在每一上升时钟边沿传送通过芯片堆叠的又一级，以阻止各个连续的芯片的计数。以这种方式，堆叠中的每个芯片被分配唯一的芯片ID，即其计数器72的输出。可使用串联TSV连接来实现这种方法，串联TSV可由间断式TSV或非间断式TSV以及交替的裸芯片旋转而实现。
诸如图9和图10中所示的实施例通过用串行连接协议传输的初始化序列向堆叠中的芯片提供了唯一标识符。在一些实施例中，该协议还支持其他操作，诸如背景维持操作，其周期性地执行或在初始化后执行。在一些实施例中，该协议还支持芯片的正常功能操作，例如存储器芯片的读和写操作。
在串行连接协议中，堆叠中的一个装置从堆叠中的前一装置接收命令。在一些实施例中，所接收的命令被锁定到接收装置中，并且还转送到堆叠中的下一个装置。表2示出了命令包的一个示例。
  装置ID   命令   地址   地址   数据   数据   数据   ……
表2
命令包中的每个字段可正好为一个字节长，或具有其他的长度。可在1比特同步接口顺序地传送每个比特，或者在单个时钟边沿上传送每个字段。时钟可以是使用时钟信号一个边沿的单倍数据率(SDR)，或者是使用时钟的两个边沿的双倍数据率(DDR)。命令包括：指示命令所寻址的装置的装置ID字段；指示命令的类型(诸如存储器读或存储器写)的命令字段；一个或多个可选的依赖于命令的地址字段；以及一个或多个可选的依赖于命令的数据字段。
如果命令被寻址到器件ID字段所指示的特定装置，那么在一些实施例中，位于该指定装置上的命令解码/转发逻辑91将锁定并执行该命令，但无需向堆叠中的下一装置转发命令。在一些实施例中，装置ID字段还被用于指示广播命令，例如“11111111”。在这种情况下，该命令将由每个装置上的逻辑91执行。在一些实施例中，重置之后，每个装置准备好接收命令，例如广播设置装置ID命令。表3示出了广播设置装置ID命令的一个示例。
  装置ID   命令   数据
  11111111   11111111   00000000
表3
在接收广播设置装置ID命令(在一些实施例中由命令字段中的“11111111”指示)时，装置内的逻辑91会将其内部的装置ID寄存器加载到所述包的数据字段内所找到的值。对于其他类型的命令包，逻辑91正常地照旧向下一装置转发命令包。但是，对于广播设置装置ID命令，逻辑91将在转发命令之前增加数据字段，而不是照旧向下一装置发送广播设置装置ID命令包。例如，如果外部控制器向TSV堆叠中的第一装置发送数据字段中的值为“00000000”的命令，那么堆叠中的第一装置将取该值作为其装置ID，将该值增加到“00000001”，并将所得的数据字段中的值增加的广播设置装置ID命令发送到下一装置。堆叠中的每个装置以相同的方式处理该命令，从而使每个装置获得唯一的装置ID值。
在一些实施例中，基于协议的串行包仅需要少至四个TSV来支持单比特数据流，如图9中所示的。其包括用于数据输入D和数据输出Q的间断式TSV、用于命令选通输入CSI和命令选通输出CSO的间断式TSV、用于时钟Clk的非间断式TSV以及用于重置R*的非间断式TSV。
在初始化时，控制器向堆叠的底部装置发出广播设置装置ID，并为该命令提供足以传播穿过堆叠中所支持的最大数目装置的时钟边沿。图10示出了穿过堆叠中前三个装置的广播设置装置ID命令的时序。未示出时钟。可使用SDR或DDR时钟。数据流可以为单比特宽，此时需要8个时钟边沿来传输包中的每个字节，数据流也可以为单字节宽，此时需要单个时钟边沿来传输每个字节，或者还可以为任一其他可行的宽度。包的三个字段中的数据以16进制的格式示出。在所示例子中，包在被转发到下一装置之间被完整的接收。在一些实施例中，接收装置在从前一装置完整地接收到包之前就开始向下一装置传输包。
芯片ID分配之后，在一些实施例中，控制器通过上述任一方法或其他方法来确定堆叠中有多少个装置。在一些实施例中，如图11所示，每个芯片通过非间断式TSV连接并联地连接到双向的数据总线，以及并联地连接到单向的装置ID、地址和命令总线。控制器对堆叠中的每个可能的芯片写存储器中的几个位置，然后读出该位置以确定是否每个裸芯片确实存在。一些实施例使用图12中的命令序列，通过使用图11中的并行总线结构，确定堆叠中存在的存储器装置的数目。
图12示出一用于同步DRAM(诸如SDRAM、DDR SDRAM或LPDDRSDRAM)的命令、地址和数据序列。未示出时钟。图12中的“命令”总体上指公知的SDRAM控制引脚，诸如RAS*、CAS*、WE*和CE*。装置ID总线对于传统的DRAM接口来说是附加的，用于支持具有通过TSV的连接的堆叠装置的操作。为了示例目的，数据总线被示意为8位总线，但是其他的数据宽度也是可以的。类似的命令序列可被应用到其他形式的存储器，诸如DDR2 SDRAM、DDR3 SDRAM和NAND闪存。
控制器发送的命令序列以向DRAM发送装置ID＝00(该示例中的堆叠中的第一装置)的体激活(BA)命令开始，同时地址比特指定为体地址0和行地址0(图中缩写为0，0)。在允许体激活过程完成的一段时间之后，控制器向装置0发送写命令(WR)，同时地址比特指定为体地址0和列地址0(图中缩写为0，0)，然后是将2字节数据突发写为″55″和″AA″。然后控制器继续向每个可能的装置ID发送类似的BA和WR命令对，直到控制器或系统支持的最大数目。如果堆叠中的某一装置ID不存在，那么对应于该装置ID的命令将被忽略。
在完成写操作之后，控制器读取堆叠中的每个可能的装置以确定那些装置是确实存在的。读取过程以对装置ID＝00(该示例中的堆叠中的第一装置)的体激活(BA)命令开始，同时地址比特指定为体地址0和行地址0(图中缩写为0，0)。在允许体激活过程完成的一段时间之后，控制器向装置0发送读命令(RD)，同时地址比特指定为体地址0和列地址0(图中缩写为0，0)。在一段时间之后，装置0在数据总线上提供所期望的数据″55″和″AA″。在一些实施例中，数据总线是三态总线。
如果没有装置ID＝0的装置，则数据总线保持浮动，并且控制器读取的数据为不确定的。使用数据模式″55″和″AA″，是因为字节中的每一比特在从″55″向″AA″的转换中改变。浮动的数据总线不可能模拟这种模式。可使用更长且更复杂的模式来进一步降低模拟该模式的噪声的可能性。如果检测到正确的模式，则控制器获知该装置存在。然后控制器继续读取序列，直到控制器或系统支持的装置ID的最大数目。如果例如任一具体装置ID没有返回期望的数据，则控制器可确定在假定支持n个装置的情况下堆叠中具有n-1个装置。在一些实施例中，控制器试图从与全部可能的装置ID的数字有关的装置中读取数据，以解决故障裸芯片。如果找到了比没有返回期望数据的装置数字更高的装置，则可将该居间装置认定为有故障的，从而该装置在正常操作中将不被使用。
如果晶圆制造工艺允许间断式TSV，则TSV在裸芯片上的位置不受限制。如果该工艺不允许断开上部TSV焊盘和底部TSV焊盘之间的连接，则一些实施例使用基于裸芯片旋转的方法。例如矩形裸芯片交替地180°旋转地堆叠，但是90°旋转也有可能实现，尤其是对于正方形或几乎正方形的裸芯片。串联连接具有的输入TSV没有顶部焊料球，而输出TSV具有顶部焊料球。顶部焊盘可选地用于输入TSV，而输出TSV可以包括或不包括底部焊盘和硅通孔。串行输入TSV的位置180°地反向于串行输出，串行输入和串行输出与芯片旋转中心等距离，因此，当芯片堆叠时，串行输出顶部的焊料球与上部裸芯片的串行输入TSV的底部焊盘相接触。下部芯片的串行输入TSV不接触上面的芯片。图13示出了DDR型SDRAM的TSV区域的裸芯片布局的一个例子，包括两个通过裸芯片旋转连接的串联TSV。TSV区域位于芯片中央，存储体位于任一一侧。
在图13的示例结构中，提供了两个串行的TSV连接S0和S1。由下标“o”指示的输出具有顶部焊料球，如同实心填充圆所指示的。由下标“i”指示的输入不具有顶部焊料球，如同空心圆所指示的。这两个串行的TSV连接可支持上述任一芯片ID分配技术。可替代地，可提供另外的串行TSV连接，以在错开的TSV方法(图3和图4)或二进制加法器方法(图6)的情况下支持更高数目的芯片ID。对于计数器(图7和图8)或串行协议(图9和图10)的方法，所需的平行分布控制信号(例如时钟和重置)可与常规的存储器信号分享或由专门的非间断式TSV堆叠提供。
图13中的其余的TSV代表同步DDR SDRAM型接口，其具有32个DQ引脚且每字节一个DQS/DQS*对。因为每个DQ的引脚的功能可互换，所以改变芯片旋转姿态没有问题。一个裸芯片上的DQ0连接到下一裸芯片上的DQ31，但是每个裸芯片将访问用于读和写的相同比特。还有两个体地址比特BA、十个多路复用行/列地址比特RCA和8个仅仅行地址比特RA。这些组内的比特也是可互换的。还有多个唯一的信号，其作用是不可互换的，包括重置(R*)、CLK、CLK*、RAS*、CAS*和WE*。这些信号在相对的垂直TSV连接中被复制。在一些实施例中，控制器用同样的信号驱动对应于相同功能的两个垂直TSV。每个裸芯片在TSV中的一个上接收信号，并可忽略其他的。在一些实施例中，TSV在每个裸芯片上被短路在一起，控制器仅驱动单个信号。这种方法增加了负载，并会限制对于给定操作频率的可被堆叠的芯片的数目。在一些实施例中，串行连接的TSV被用于上述唯一信号中的每一个。这仍需要每个芯片上有两个TSV，但是控制器仅驱动单个信号。因为在每个裸芯片上有两个TSV以及他们之间的连接，当然使负载较高。
图13中的结构还包括4个装置ID地址比特，被指定为DIa-Did。控制器用每个命令提供一4-比特装置ID，在该示例中支持多达16个装置的堆叠。仅仅具有匹配于比特DIa-Did的装置ID(例如由上述技术中分配的装置ID)的装置才会执行命令。DI比特以与DRAM控制信号相同的方式被复制，但是这需要总共8个TSV。替代地，DI比特分配基于芯片ID分配。对于偶数数字的芯片ID，DIa、DIb、DIc和DId输入被分别分配到内部芯片上信号DI0、DI1、DI2和DI3。对于奇数数字芯片ID装置，代表芯片相对于偶数数字芯片ID装置旋转了180°的芯片，DIa、DIb、DIc和DId输入被分别分配到DI3、DI2、DI1和DI0。由芯片上装置ID寄存器的至少有效比特控制的简单多路复用器电路被用于基于TSV输入DIa、DIb、DIc和DId来提供内部DI0、DI1、DI2和DI3。因为装置ID必须在任一任务模式的DRAM操作发生之前被分配，因此这种方法可节省TSV。其他的DRAM引脚，诸如RAS*和CAS*，也可以是成对的并基于装置ID被分配。只有诸如重置(R*)和CLK/CLK*等用于装置ID分配的引脚需要被复制或串联连接。
当要支持大量的堆叠装置时，并行连接的地址、命令和数据总线上的负载会限制最大操作频率。在这种情况下，使用包括合适的寄存器逻辑141的串行点对点接口是有益的，如图14所示。因为每个装置仅需要驱动相邻的装置，因此显著地降低负载从而可允许高速操作。来自控制器的单向输出总线向堆叠中的第一装置提供命令、地址并且向其写数据。该总线可以为单比特总线、1字节宽总线或其他宽度。由控制器提供时钟。其可以为单端时钟或差分时钟。时钟可以为SDR或DDR。时钟可以与命令/地址/写数据总线中心对准或者可以边缘对准。时钟可如所示那样在堆叠中的每一装置中被更新(regenerate)，或者可以并行于堆叠中的一些或所有装置地被总线传输。还包括功能类似于基于芯片ID分配总线的串行包的命令选通CS。控制器还提供重置信号，该重置信号可如所示那样在堆叠中的每一装置中被更新，或者可以并行于堆叠中的一些或所有装置地被总线传输。读取的数据被返回到单向读数据总线上的控制器。在下游总线上提供读数据的装置也会确立下游数据选通DS以描绘读数据突发，从而使下部装置识别该数据并将其向控制器传输。通常，每个装置在上游和下游路径上都增加全时钟周期等待时间。因此控制器会期望堆叠的每一级比下一级晚两个时钟周期提供读数据。
在图14中所示的结构中，装置通过以距读命令固定的等待时间驱动下游总线上的读数据而响应于读命令。在一些实施例中，控制器向存储器堆叠提供上游数据选通以指示读数据被放置到下游读数据总线上的时间。这允许独立地控制读和写数据传输并且该读数据和写数据传输同时发生。加电时，控制器可以与上述对基于芯片ID分配的串行包相同的方式，使用上游命令/地址/写数据总线初始化装置ID。然后，控制器可如上述图11的结构那样发出写和读命令。表4示出了命令序列，向存储器中的位置写/然后从存储器中的位置读2字节模式″55，AA″。尽管对于DRAM来说需要两个步骤，包括初始的体激活命令以及之后的写或读命令，但是为了简化起见示出了单命令。类似地，对于NAND闪存装置来说，对于读取，页读取之后需要突发读命令，或者对于写，数据加载之后需要页程序。在表4中，简化的单个读命令被编码为“00000000”，且简化的单个写命令被编码为“00000001”。
  装置ID   命令   地址1   地址2   数据1   数据2
  00000000   00000001   00000000   00000000   01010101   10101010
  00000001   00000001   00000000   00000000   01010101   10101010
  00000010   00000001   00000000   00000000   01010101   10101010
  …………
  00001111   00000001   00000000   00000000   01010101   10101010
  00000000   00000000   00000000   00000000
  00000001   00000000   00000000   00000000
  00000010   00000000   00000000   00000000
  ………
  00001111   00000000   00000000   00000000
表4
按照表4中的操作序列，控制器将确定堆叠中有多少个装置。一些实施例在没有读到装置时阻止无用信息返回控制器。在一些实施例中，控制器可写堆叠中的最后一个装置中的寄存器，以禁止来自堆叠中不存在的较高的装置的下游输入。只有用读命令寻址的装置才会确立数据选通DS。下部装置可仅仅传递接收到的读数据和选通，而不进行任何门控。
在一些实施例中，堆叠中的每个装置监控读命令以确定哪一装置会在下游读数据路径上放置数据。当希望从较高的装置读数据时，只有堆叠中较低的装置能够使能下游读数据路径输入。为了以合适的时间完成，装置必须从命令中的装置ID中确定寻址的装置在堆叠中是较高还是较低。如果较低，则路径被继续禁止。如果较高，则装置从命令中的装置ID中减去其自身的装置ID，然后将结果乘以2，以确定额外的出现在其自身读数据输入的等待时间(接收的命令和实际读数据之间的延迟的额外时钟周期的数目)。通过向计算得到的额外等待时间加上来自读命令读取数据的固定的等待时间来确定总的等待时间，或者如果提供了上游数据选通，通过向计算得到的额外的等待时间加上来自用于读数据的上游数据选通的固定的等待时间来确定总的等待时间。如果堆叠中的每个装置和控制器执行该操作，则无需下游数据选通DS。假定控制器仅向实体地存在于堆叠中的装置ID发送命令，较高的装置将仅在其寻址到自身的时候才向下游发送读数据。
则潜在的是，故障TSV连接会阻止芯片ID被合适地分配。一般地，专用于芯片ID分配的TSV的数目相对低于专用于地址、数据和控制的TSV的数目。在一些应用中，期望TSV的数目为数百或者甚至可能达到1000。芯片ID分配可能仅需要3个TSV。因此提供多余的芯片ID分配TSV的相对成本不是很高，所以在一些实施例中，应用一般的误差校正码(诸如海明码)来解决故障TSV的问题。
图15概略地示出根据本发明的示例实施例的2/3表决逻辑。指定为ina、inb和inc的三个分离的TSV输入提供用于相同数字数据的三条路径。在不存在任何错误时，所有的三个TSV输入在任一给定的时间具有相同的逻辑电平。如果所有三个TSV输入均为逻辑0，则NAND门151-153均输出逻辑1，且NAND门154输出逻辑0。如果所有三个TSV输入均为逻辑1，则NAND门151-153均输出逻辑0，且NAND门154输出逻辑1。
但是，如果TSV输入中的任意一个有故障(例如由于到前一裸芯片的TSV连接的故障)，则2/3表决逻辑校正该错误。例如，故障的TSV连接可导致一个TSV输入与衬底短路并被保持在Vss，即逻辑0电平。在其他两个TSV输入处于逻辑1电平的情况下，NAND门151-153中的一个将在两个输入上具有逻辑1，因此输出将为逻辑0。这向NAND门154提供了逻辑0输入，导致其输出逻辑1。另一方面，如果TSV输入中的两个为逻辑0，且第三个TSV输入有故障，为逻辑1，那么NAND门151-153将均向NAND门154输出逻辑1，导致其输出逻辑0。
由NAND门154输出的故障-校正电平可在内部使用，并且还提供给三个分离的指定为outa、outb和outc的TSV输出，这三个TSV输出被提供到堆叠中的下一裸芯片。因此包括时钟信号连接的任何信号连接可免受单个故障TSV影响。对于较宽的数据字段，可使用更有效的海明错误校正。
如图11所示，如果例如每个芯片通过垂直TSV连接并联地连接到双向的数据总线以及并联地连接到单向的装置ID、地址和命令总线，则装置ID肯定是无误的。因此一些实施例将表决逻辑或其他的硬件错误校正施加到装置ID总线。
在基于芯片ID分配通过串行包分配芯片ID之后，串行包接口可被用于发送其他诊断命令。尤其是需要测试地址和命令总线，以确保这些路径中没有有故障的TSV。一些实施例向堆叠中的每个装置提供额外的串行命令，例如表5中所示的‘10000001’和‘10000010’，指示装置接收地址和命令总线上的数据并输出数据总线上的数据。因为数据总线通常比地址和命令总线宽很多，因此每个地址和命令比特可被发送到多个数据总线引脚。如果与提供在各个地址或控制比特上的模式相同的数据模式出现于至少一个数据总线比特上，那么输入到寻址芯片的该地址或控制总线比特有效。在同步接口的情况下，这种方法还可被用于时钟输入。如果地址或控制比特输入对于一个或多个数据总线比特正常工作，但是一个或多个与地址或控制比特输入相关的其他数据总线比特不输出该模式，那么这些数据总线比特有故障。命令‘10000001’和‘10000010′是持续的，因此在测试结束之后必须用命令‘10000000’将其清除。最后，堆叠中的每个芯片都应该被测试写数据输入。这可在此先前步骤中的校验地址和命令输入以及数据输出之后，于常的地址、命令和数据总线上完成。可在数据读之前进行正常的数据写。如果数据写和数据读之间没有差别，则一定是由于输入缓冲器的故障数据，因为已经对读数据所必需的路径进行了校验。
  命令   数据   说明
  10000000 清除诊断命令
  10000001 输出命令输入到数据引脚
  10000010 输出地址输入到数据引脚
10000100 清除冗余寄存器
  10000101   Bit# 跳过命令比特
10000110 Bit# 跳过地址比特
  10000111   But# 跳过数据比特
  11111111   设置装置ID
表5
一些实施例提供了多余的地址、控制和数据总线TSV，从而使故障TSV被禁止，并由多余的TSV代替。在一些实施例中，这由在图9和图10的串行包接口上发送的命令来控制。一些实施例向修复变址寄存器写有缺陷的总线比特的位置，从而标记该有缺陷的比特以将其旁路。例如，对于N比特地址总线，如果地址比特4是有缺陷的，则发出数据字段为“00000100”的跳过地址比特命令“10000110”(见表5)。在该命令被执行且该值被写入修复变址寄存器后，由TSV 0-3提供地址输入0-3，TSV4被旁路，由TSV 5-(N-1)提供地址比特4-(N-2)，而由剩余的TSV提供地址比特(N-1)。除了对整个总线提供单个剩余TSV，各种实施例还对总线的多个子集中的每一个分配一个或多个剩余TSV。所有可应用的跳过地址比特命令被提供给堆叠中的所有芯片，从而所有芯片最终使用相同的TSV结构。在一些实施例中，控制器和堆叠中的芯片使所有未使用和有故障的TSV浮动，因此，如果由于短路而发生故障时不会浪费电力。
一些实施例提供了一种半导体装置，包括：
a)基本平坦的裸芯片，具有顶部表面和底部表面；
b)多个金属互连层，被布置在裸芯片顶部表面上的绝缘层分隔开，包括顶部金属层和底部金属层；
c)硅过孔(TSV)，从裸芯片的底部表面延伸到低于顶部金属层的金属层，并电接触到低于顶部金属层的金属层；
d)底部金属焊盘，布置在裸芯片的底部表面上，并电接触到硅过孔；以及
e)顶部金属焊盘，由比低于顶部金属层的金属层高的金属互连层形成在硅过孔上。
在一些实施例中，顶部金属焊盘由顶部金属层形成。在一些实施例中，低于顶部金属层的金属层为底部金属层。在一些实施例中，焊料球接附到顶部金属焊盘。在一些实施例中，底部金属焊盘连接到电路输入。在一些实施例中，顶部金属焊盘连接到电路输出。一些实施例包括基本等同于所述硅过孔、顶部金属焊盘和底部金属焊盘的一个或多个硅过孔、顶部金属焊盘和底部金属焊盘。一些实施例包括直接垂直连接，该垂直连接具有布置在裸芯片底部表面上的底部金属焊盘、由比低于顶部金属层的金属层高的金属互连层形成的顶部金属焊盘、以及从底部金属焊盘延伸到顶部金属焊盘的硅过孔。
一些实施例提供多个组装在堆叠中的半导体装置，每个装置包括：
a)基本平坦的芯片，具有顶部表面和底部表面；
b)多个金属互连层，被布置在裸芯片顶部表面上的绝缘层分隔开，包括顶部金属层和底部金属层；
c)硅过孔(TSV)，从裸芯片的底部表面延伸到低于顶部金属层的金属层，并电接触低于顶部金属层的该金属层；
d)底部金属焊盘，布置在裸芯片的底部表面上，并电接触该硅过孔；以及
e)顶部金属焊盘，由比低于顶部金属层的该金属层高的金属互连层形成，位于硅过孔上。
其中堆叠中相邻的装置从一个装置的顶部金属焊盘连接到另一装置的底部金属焊盘。
在一些实施例中，相邻的装置通过焊料球相连接。在一些实施例中，这些装置相同。
一些实施例提供了基本平坦的半导体装置，该装置包括多个硅过孔(TSV)，每个硅过孔具有底部焊盘、顶部焊盘和填充有导电材料且电连接到顶部焊盘和底部焊盘的通孔，其中
a)第一TSV和第二TSV的位置与垂直于半导体装置的平面的旋转轴等距，且以一旋转角度分隔开；
b)第三TSV和第四TSV的位置与旋转轴等距，且以该旋转角度分隔开，第三TSV电连接到第二TSV；以及
c)第五TSV和第六TSV的位置与旋转轴等距，且以该旋转角度分隔开，第五TSV电连接到第四TSV；
其中半导体装置还包括连接到第四TSV和第六TSV的芯片ID电路。在一些实施例中，所述旋转角度为180°。一些实施例包括接附到第一、第二、第三和第五TSV中的每一个的顶部焊盘上的焊料球。
一些实施例提供了组装在堆叠中的三个或更多个基本平坦的半导体装置，每个装置包括多个硅过孔(TSV)，每个硅过孔具有底部焊盘、顶部焊盘和填充有导电材料且电连接到顶部焊盘和底部焊盘的通孔，其中每个装置包括：
a)第一TSV和第二TSV的位置距垂直于半导体装置的平面的旋转轴的距离相等且关于该旋转轴相对；
b)第三TSV和第四TSV的位置距旋转轴的距离相等且相对，第三TSV电连接到第二TSV；
c)第五TSV和第六TSV的位置距离旋转轴的距离相等且关于该旋转轴相对，第五TSV电连接到第四TSV；
以及所述装置组装在堆叠中，其中：
d)位于堆叠的底部上的第一装置的第一和第二TSV的底部焊盘连接到第一逻辑电平，第一装置的第四和第六TSV的底部焊盘连接到与第一逻辑电平相反的第二逻辑电平；
e)旋转并位于第一装置顶部上的第二装置的第一、第二、第四和第六TSV的底部焊盘通过焊料球分别连接到第一装置的第二、第一、第三和第五顶部焊盘；以及
f)具有与第一装置相同取向且位于第二装置顶部的第三装置的第一、第二、第四和第六TSV通过焊料球分别连接到第二装置的第二、第一、第三和第五顶部焊盘。
一些实施例提供一种确定半导体装置堆叠中的装置ID的方法，包括以下步骤：
a)向堆叠中的第一装置上的第一多个串联硅过孔(TSV)输入提供逻辑电平；
b)在第一装置中，在第一多个TSV输入上接收逻辑电平，对接收到的逻辑电平编码(scrabmble)，并将该编码的接收到的逻辑电平提供给连接到堆叠中的第二装置上的第一多个串联TSV输入的第一多个TSV输出；
c)在第二装置中，在第一多个TSV输入上接收逻辑电平，对接收到的逻辑电平编码，并将该编码的接收到的逻辑电平提供给连接到堆叠中的第三装置上的第一多个串联TSV输入的第一多个TSV输出；
d)在第三装置中，在第一多个TSV输入上接收逻辑电平；以及
e)使用在第一、第二和第三装置中的每一个上所接收到的逻辑电平提供装置ID。
在一些实施例中，第一、第二和第三装置相同。在一些实施例中，所述装置中的每一个上的串联TSV输出与对应的TSV输入位于相同的垂直于装置表面的轴上。在一些实施例中，串联TSV输出位于垂直于装置表面的轴上，相对于该装置的中心从垂直于相对应的TSV输入的装置表面的轴旋转180°。在一些实施例中，编码包括将在第一串联TSV输入上接收到的逻辑电平连接到第二串联TSV输出，并将在第二串联TSV输入上接收到的逻辑电平连接到第三串联TSV输出。在一些实施例中，串联TSV输入直接连接到每个装置中的串联TSV输出。在一些实施例中，在第一、第二和第三装置中的每一个中接收到的逻辑电平被编码以提供装置ID。
一些实施例提供一种确定半导体装置堆叠中的装置ID的方法，包括以下步骤：
a)向堆叠中的第一装置上的第一多个串联硅过孔(TSV)输入提供编码的逻辑电平；
b)在第一装置中，在第一多个TSV输入上接收编码的逻辑电平，向编码的逻辑电平增加固定的参数，并将所得的逻辑电平提供给连接到堆叠中的第二装置上的第一多个串联TSV输入的第一多个TSV输出；
c)在第二装置中，在第一多个TSV输入上接收编码的逻辑电平，向编码的逻辑电平增加固定的参数，并将所得的逻辑电平提供给连接到堆叠中的第三装置上的第一多个串联TSV输入的第一多个串联TSV输出；
d)在第三装置中，在第一多个串联TSV输入上接收逻辑电平；以及
e)使用在第一、第二和第三装置中的每一个上所接收到的逻辑电平提供装置ID。
在一些实施例中，所述固定参数为1。在一些实施例中，第一、第二和第三装置相同。在一些实施例中，串联TSV输入与串联TSV输出位于该装置的相对侧，并位于垂直于该装置的平面的同一轴上。在一些实施例中，串联TSV输出位于垂直于装置表面的轴上，相对于该装置的中心从垂直于相对应的TSV输入的装表面的轴旋转180°。
一些实施例提供一种在半导体装置中确定装置ID的方法，包括以下步骤：
a)重置计数器；
b)向下一装置确立计数器使能信号；
c)从前一装置接收计数器使能信号；
d)在时钟信号边沿增加计数器，同时确立来自前一装置的计数器使能信号；
e)当来自前一装置的计数器使能信号被无效后，在时钟信号边沿后无效掉到下一装置的计数器使能信号；
f)提供计数器输出作为装置ID。
在一些实施例中，所述时钟边沿为时钟上升边沿。在一些实施例中，由触发器提供到达下一装置的计数器使能信号。
一些实施例提供一种半导体存储器装置，其被构成为在堆叠中互连，该半导体存储器装置包括：
a)多对数据总线终端，每对数据总线终端具有在装置第一表面上的第一终端和在装置的与第一表面相反的第二表面上的第二终端，第一和第二终端通过硅过孔(TSV)电连接；
b)多对控制终端，每对控制终端具有在装置第一表面上的第一终端和在装置第二表面上的第二终端，第一和第二终端通过硅过孔(TSV)电连接；
c)多对串联终端，每对串联终端具有装置第一表面上的第一终端和装置第二表面上的第二终端，第一终端电连接到硅过孔(TSV)；
d)多个数据输出缓冲器，电连接到数据总线终端；
e)多个数据输入缓冲器，电连接到数据总线终端；
f)控制电路，电连接到控制终端；
g)装置ID电路，具有电连接到每对串联终端中选定的终端的输入以及电连接到每对串联终端中除所述选定的终端以外的终端的输出。
在一些实施例中，每对串联终端的第一终端和第二终端位于同一轴上，该轴基本垂直于第一和第二表面。在一些实施例中，每对串联终端的第一终端所在的轴相对于垂直于装置的第一和第二表面且穿过装置中心的轴旋转180°，该轴从垂直于装置第一表面和第二表面的轴开始穿过每对串联终端中的第二终端。在一些实施例中，所述装置ID电路包括加法器。在一些实施例中，所述装置ID电路包括计数器。在一些实施例中，所述装置ID电路包括串行命令包解码器。在一些实施例中，装置ID电路的输入电连接到多对串联终端中的第一终端。
一些实施例提供一种半导体存储器装置，其被构成为在堆叠中互连，该半导体存储器装置包括：
a)多对上游串联终端，每对终端具有在装置第一表面上的第一终端和在装置第二表面上的第二终端，第一终端电连接到硅过孔(TSV)；
b)多对下游串联终端，每对终端具有在装置第一表面上的第一终端和在装置第二表面上的第二终端，第一终端电连接到硅过孔(TSV)；
c)电连接到每对上游串联终端中选定的终端的多个命令输入缓冲器以及电连接到每对上游串联终端中除上述选定的终端外的终端的多个命令输出缓冲器；
d)电连接到每对下游串联终端中选定的终端的多个数据输入缓冲器以及电连接到每对下游串联终端中除上述选定的终端外的终端的多个数据输出缓冲器；
e)控制电路，电连接到多个命令输入缓冲器；
f)装置ID电路，电连接到多个命令输入缓冲器；
g)数据输入缓冲器禁止电路，电连接到多个数据输入缓冲器。
在一些实施例中，每对上游和下游串联终端的第一终端和第二终端位于同一轴上，该轴基本垂直于第一和第二表面。在一些实施例中，每对上游和下游串联终端的第一终端所在的轴相对于垂直于装置的第一和第二表面且穿过装置中心的轴旋转180°，该轴从垂直于装置第一表面和第二表面的轴开始穿过每对上游和下游串联终端中的第二终端。在一些实施例中，数据输入缓冲器禁止电路包括寄存器，该寄存器被设置为指示存储器装置堆叠中最后一个存储器装置并禁止多个数据输入缓冲器。在一些实施例中，数据输入缓冲器禁止电路比较控制电路接收的命令中的目标装置地址与装置ID电路提供的装置ID，以选择性地禁止多个数据输入缓冲器。在一些实施例中，当目标装置地址位于该装置的上游时，多个数据输入缓冲器被禁止。
一些实施例提供一种在半导体装置的堆叠中选择半导体装置的方法，包括以下步骤：
a)向堆叠中的第一装置上的第一多个串联硅过孔(TSV)输入提供逻辑电平；
b)在第一装置中，在第一多个TSV输入上接收逻辑电平，对接收的逻辑电平编码，并将该编码的接收到的逻辑电平提供给连接到堆叠中的第二装置上的第一多个串联TSV输入的第一多个TSV输出；
c)在第二装置中，在第一多个TSV输入上接收逻辑电平，对接收的逻辑电平编码，并将该编码的接收到的逻辑电平提供给连接到堆叠中的第三装置上的第一多个串联TSV输入的第一多个TSV输出；
d)在第三装置中，在第一多个TSV输入上接收逻辑电平；以及
e)使用在第一、第二和第三装置中的每一个上所接收到的逻辑电平来选择第一、第二和第三装置中的一个。
在一些实施例中，第一、第二和第三装置相同。在一些实施例中，所述装置中的每一个上的串联TSV输出与对应的TSV输入位于相同的垂直于装置表面的轴上。在一些实施例中，串联TSV输出位于垂直于装置表面的轴上，相对于该装置的中心从垂直于相对应的TSV输入的装置表面的轴旋转180°。在一些实施例中，编码包括将在第一串联TSV输入上接收的逻辑电平连接到第二串联TSV输出，并将在第二串联TSV输入上接收的逻辑电平连接到第三串联TSV输出。在一些实施例中，编码包括将在第一串联TSV输入上接收的逻辑电平连接到第二串联TSV输出，并将在第二串联TSV输入上接收的逻辑电平连接到第三串联TSV输出，第一装置的第一串联TSV输入接收第一逻辑电平，第一装置的第二串联TSV输入接收与第一逻辑电平相反的第二逻辑电平。在一些实施例中，编码包括将在第一串联TSV输入上接收的逻辑电平连接到第二串联TSV输出，并将在第二串联TSV输入上接收的逻辑电平连接到第三串联TSV输出，第一装置的第一串联TSV输入接收第一逻辑电平，第一装置的第二串联TSV输入接收与第一逻辑电平相反的第二逻辑电平，且第一、第二和第三装置中的每一个中接收的逻辑电平被编码以形成温度计代码。在一些实施例中，串联TSV输入直接连接到每个装置中的串联TSV输出。在一些实施例中，在第一、第二和第三装置中的每一个上所接收到的逻辑电平代表该装置在装置堆叠中的位置。在一些实施例中，在第一、第二和第三装置中的每一个上所接收到的逻辑电平代表该装置在装置堆叠中的位置，并被编码以提供装置ID。在一些实施例中，在第一、第二和第三装置中的每一个上所接收到的逻辑电平代表该装置在装置堆叠中的位置，提供包括装置地址的命令，并将该装置地址与第一、第二和第三装置中的每一个中的逻辑电平相比较，以确定哪一装置应该执行该命令。在一些实施例中，在第一、第二和第三装置中的每一个上所接收到的逻辑电平代表该装置在装置堆叠中的位置，提供包括装置地址的命令，并将该装置地址与第一、第二和第三装置中的每一个中的逻辑电平相比较，以确定哪一装置应该执行该命令，且仅一个装置执行该命令。
尽管本发明的示例实施例在上面详细进行了描述，但是这并不限制本发明的保护范围，本发明可以以多种实施例来实现。

Claims (33)

1.一种集成电路设备，包括：
衬底；
有源电路和互连层，设置在所述衬底上并包括多个组分金属层；
多个过孔，从所述有源电路和互连层延伸穿过所述衬底到达所述衬底的与所述有源电路和互连层相对的表面；
多个键合焊盘，设置在所述表面上，所述键合焊盘分别轴向地对准于并电连接到所述过孔；以及
多个终端，设置在所述有源电路和互连层上，所述终端分别轴向对准于所述过孔，所述终端的第一子集电连接到相关的过孔，且所述终端的第二子集包括被设置为相对于相关的轴向对准过孔的电气特征不同的节点的一个所述终端。
2.根据权利要求1所述的集成电路设备，其中所述一个终端为所述有源电路和互连层中的电路输出，并且该相关的轴向对准过孔为所述电路的输入。
3.根据权利要求2所述的集成电路设备，其中所述电路为数字闭锁电路。
4.根据权利要求2所述的集成电路设备，其中所述第二子集包括设置为所述电路的相应输出的多个所述终端，并且其中各个相关的轴向对准过孔为所述电路的相应输入。
5.根据权利要求4所述的集成电路设备，其中所述输入承载用于识别所述集成电路设备的信号。
6.根据权利要求5所述的集成电路设备，其中所述电路为数字加法器电路。
7.根据权利要求1所述的集成电路设备，其中所述第二子集包括通过所述有源电路和互连层连接到各个所述过孔的多个所述终端，所述过孔轴向偏离于相应的终端。
8.根据权利要求7所述的集成电路设备，其中所述第一子集包括的一个所述终端通过所述有源电路和互连层连接到所述过孔中的一个，所述的一个过孔轴向偏离于所述一个终端。
9.根据权利要求8所述的集成电路设备，其中所述终端的所述第二子集和所述终端的所述第一子集传送用于识别所述集成电路设备的信号。
10.根据权利要求7所述的集成电路设备，包括多个另外的过孔，该另外的过孔将所述第二子集的所述终端连接到相关的轴向偏移过孔。
11.根据权利要求1所述的集成电路设备，其中每一所述终端包括焊料球。
12.根据权利要求11所述的集成电路设备，其中每一所述终端包括键合焊盘，该键合焊盘插入在所述焊料球以及所述有源电路和互连层之间。
13.根据权利要求4所述的集成电路设备，其中所述输入传送用于识别所述集成电路设备的信号，还传送与所述集成电路设备的功能相关的信号。
14.一种集成电路设备，包括：
多个集成电路，被布置为形成集成电路堆叠，每一所述集成电路包括：
衬底，
有源电路和互连层，设置在所述衬底上并包括多个组分金属层，
多个过孔，从所述有源电路和互连层延伸穿过所述衬底到达所述衬底的与所述有源电路和互连层相对的表面，
多个键合焊盘，设置在所述表面上，所述键合焊盘分别轴向地对准并电连接到所述过孔，以及
多个终端，设置在所述有源电路和互连层上，所述终端分别轴向对准于所述过孔，所述终端的第一子集电连接到相关的过孔，且所述终端的第二子集包括被设置为相对于相关的轴向对准过孔的电气特征不同的节点的一个所述终端；
其中所述集成电路中的一个的所述终端分别电连接到所述堆叠中与所述的一个集成电路相邻的另一所述集成电路的所述键合焊盘。
15.根据权利要求14所述的集成电路设备，其中所述有源电路和互连层被配置为共同实现数字数据存储设备。
16.根据权利要求14所述的集成电路设备，其中所述一个集成电路与所述另一集成电路相同，且其中所述一个集成电路的所述过孔轴向地偏离于所述另一集成电路的对应的同样的过孔。
17.根据权利要求16所述的集成电路设备，其中所述一个集成电路插入在所述堆叠中的所述另一集成电路和又一所述集成电路之间，该又一所述集成电路也与所述一个集成电路相同，且该又一所述集成电路所具有的终端分别连接到所述一个集成电路的所述键合焊盘，其中所述一个集成电路的所述过孔轴向地偏离于所述又一集成电路的相应的同样的过孔，且其中所述又一集成电路的所述过孔轴向地对准于所述另一集成电路的相应的同样的过孔。
18.一种电子系统，包括：
多个集成电路，被布置为形成集成电路堆叠，每一所述集成电路包括：
衬底，
有源电路和互连层，设置在所述衬底上并包括多个组分金属层，
多个过孔，从所述有源电路和互连层延伸穿过所述衬底到达所述衬底的与所述有源电路和互连层相对的表面，
多个键合焊盘，设置在所述表面上，所述键合焊盘分别轴向地对准并电连接到所述过孔，以及
多个终端，设置在所述有源电路和互连层上，所述终端分别轴向对准于所述过孔，所述终端的第一子集电连接到相关的过孔，且所述终端的第二子集包括被设置为相对于相关的轴向对准过孔的电气特征不同的节点的一个所述终端；
其中所述集成电路中的一个的所述终端分别电连接到所述堆叠中与所述的一个集成电路相邻的另一所述集成电路的所述键合焊盘；以及
电子电路，耦合到所述一个集成电路的所述键合焊盘，以允许所述电子电路和所述集成电路堆叠之间的信号传递。
19.根据权利要求18所述的系统，其中所述有源电路和互连层被配置为共同实现数字数据存储设备，且其中所述电子电路包括用于访问所述数字数据存储设备的控制器。
20.一种用于生产集成电路的方法，包括：
提供衬底；
在所述衬底上提供包括多个组分金属层的有源电路和互连层；
提供多个过孔，所述多个过孔从所述有源电路和互连层延伸穿过所述衬底到达所述衬底的与所述有源电路和互连层相对的表面；
在所述表面上提供多个键合焊盘，所述键合焊盘分别轴向地与所述过孔对准；
将所述键合焊盘电连接到所述过孔；
在所述有源电路和互连层上提供多个终端，多个终端分别轴向地与所述过孔对准；
将所述终端的第一子集电连接到相关的过孔；以及
提供所述终端的第二子集，该第二子集包括的一个所述终端为相对于相关的轴向对准过孔的电气特征不同的节点。
21.一种生产集成电路堆叠的方法，包括：
生产多个集成电路，对于每个集成电路，包括
提供衬底，
在所述衬底上提供包括多个组分金属层的有源电路和互连层，
提供多个过孔，所述多个过孔从所述有源电路和互连层延伸穿过所述衬底到达所述衬底的与所述有源电路和互连层相对的表面，
在所述表面上提供多个键合焊盘，所述键合焊盘分别轴向地与所述过孔对准，
将所述键合焊盘电连接到所述过孔，
在所述有源电路和互连层上提供多个终端，所述多个终端分别轴向地与所述过孔对准，
将所述终端的第一子集电连接到相关的过孔，以及
提供所述终端的第二子集，该第二子集包括一个所述终端，该一个终端相对于相关的轴向对准过孔的电气特征不同的节点；
将所述集成电路一个堆叠在另一个上；以及
将一个所述集成电路中的所述终端电连接到所述堆叠中与所述一个集成电路相邻的另一所述集成电路的相应的键合焊盘。
22.一种在半导体装置堆叠中选择半导体装置的方法，包括以下步骤：
a)向堆叠中的第一装置上的第一多个串联硅过孔(TSV)输入提供逻辑电平；
b)在第一装置中，在第一多个TSV输入上接收逻辑电平，对接收到的逻辑电平编码，并将该编码的接收到的逻辑电平提供给连接到堆叠中的第二装置上的第一多个串联TSV输入的第一多个TSV输出；
c)在第二装置中，在第一多个TSV输入上接收逻辑电平，对接收到的逻辑电平编码，并将该编码的接收到的逻辑电平提供给连接到堆叠中的第三装置上的第一多个串联TSV输入的第一多个TSV输出；
d)在第三装置中，在第一多个TSV输入上接收逻辑电平；以及
e)使用在第一、第二和第三装置中的每一个中接收到的逻辑电平来选择第一、第二和第三装置中的一个。
23.根据权利要求22所述的选择半导体装置的方法，其中所述第一、第二和第三装置相同。
24.根据权利要求22所述的选择半导体装置的方法，其中每一个所述装置上的串联TSV输出与对应的TSV输入位于垂直于装置表面的同一轴上。
25.根据权利要求22所述的选择半导体装置的方法，其中串联TSV输出位于垂直于装置表面的轴上，相对于该装置的中心从垂直于相对应的TSV输入的装置的表面的轴旋转180”。
26.根据权利要求22所述的选择半导体装置的方法，其中编码包括将在第一串联TSV输入上接收到的逻辑电平连接到第二串联TSV输出，并将在第二串联TSV输入上接收到的逻辑电平连接到第三串联TSV输出。
27.根据权利要求26所述的选择半导体装置的方法，其中所述第一装置的第一串联TSV输入接收第一逻辑电平，所述第一装置的第二串联TSV输入接收与第一逻辑电平相反的第二逻辑电平。
28.根据权利要求27所述的选择半导体装置的方法，其中第一、第二和第三装置中的每一个中接收到的逻辑电平被编码以形成温度计代码。
29.根据权利要求22所述的选择半导体装置的方法，其中所述串联TSV输入直接连接到每个装置中的串联TSV输出。
30.根据权利要求22所述的选择半导体装置的方法，其中在第一、第二和第三装置中的每一个中接收到的逻辑电平代表该装置在装置堆叠中的位置。
31.根据权利要求30所述的选择半导体装置的方法，其中在第一、第二和第三装置中的每一个中接收到的逻辑电平被编码以提供装置ID。
32.根据权利要求30所述的选择半导体装置的方法，还包括以下步骤：提供包括装置地址的命令，并将该装置地址与第一、第二和第三装置中的每一个中的逻辑电平相比较，以确定哪一装置应该执行该命令。
33.根据权利要求32所述的选择半导体装置的方法，其中仅一个装置执行该命令。
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