TW201423937A - 在堆疊的積體電路中使用斷開的穿矽介層 - Google Patents

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Abstract

在用於互連積體電路堆疊中的積體電路(IC)中，除了連續穿矽介層(TSVs)，還提供斷開的穿矽介層。斷開的穿矽介層提供除了在堆疊的積體電路間常見並行路徑之訊號路徑。如此容許利用穿矽介層實施積體電路識別方案及其他功能，而不需要堆疊中交替積體電路之角旋轉。

Description

在堆疊的積體電路中使用斷開的穿矽介層 【相關申請案參照】
本申請案主張2009年9月2日申請的美國臨時申請案61/239,211號的優先權，並結合於此做為參考。
本發明一般係關於積體電路，且尤其是關於互連積體電路的堆疊配置。
穿矽介層(Through Silicon Via、TSV)技術為堆疊的半導體積體電路(IC)晶片連接的新興解決方案。因為穿矽介層密度可比傳統線路接合墊還要高，所以可有非常廣泛的匯流排(buses)。正常用於線路接合的接合墊具有約100μm的平面尺寸，而穿矽介層則可為10μm或更小。連接許多堆疊晶片間的匯流排是很直接了當的，因為是在堆疊晶片中各晶片間的垂直連接。圖1顯示在晶圓堆疊前於單一積體電路晶粒(die)中之穿矽介層結構之截面圖。穿矽介層從晶片底部延伸穿過矽基板並穿過主動電路及互連層。接合墊位於晶粒的頂表面及底表面電連接穿矽介層。最後，焊球附接到頂部墊。
製造穿矽介層的程序描述於Makoto Motoyoshi在2009年1月發表在IEEE vol.97,no.1之文獻「穿矽介層(TSV)」，其結合於此做為參考。首先，半導體電路利用已知製程製造於矽晶圓上，以完成主動電路及 互連層，包含頂層接合墊。然後可研磨晶圓背側，以縮減厚度。晶圓頂側可接合到處理晶圓，以提供後續研磨及穿矽介層製程步驟期間的機械支撐，並保護主動電路及互連層。然後，塗佈光阻層於晶圓背側以及要定義穿矽介層的區域。深矽蝕刻製程及接續的反應性離子蝕刻(RIE)製程產生自晶圓背側延伸穿過基板與主動電路及互連層之通孔，以暴露出頂側接合墊的底部。蝕刻製程停止於金屬接合墊。然後，利用低溫電漿加強化學氣相沉積(PECVD)SiO2，在通孔內形成側壁絕緣層。如此防止穿矽介層與基板短路。另外的RIE製程自頂側接合墊底部移除SiO2，以容許穿矽介層接觸。於此階段，接觸金屬層及/或擴散阻障層可形成於通孔中。然後通孔中填充導電材料，例如導電膠或透過例如電鍍或金屬CVD等程序。最後步驟為沉積金屬於晶圓底部以及形成底部接合墊。然後移除處理晶圓，以及附接焊球到頂部接合墊。
藉由將晶粒彼此一個疊一個的定位而組成晶片堆疊，其中個別對應的穿矽介層沿著穿矽介層軸對準(造成軸向對準的穿矽介層)，並提高溫度融化焊球材料。圖2顯示具有穿矽介層互連的兩個堆疊晶片之截面圖。可重複此程序以堆疊更多的晶片。
圖2所示之垂直穿矽介層互連可用於每個晶片以相同方式連接到相同組穿矽介層之匯流排互連。記憶體晶片可以此方式連接到共用位址、資料、及控制匯流排，如Kang等人於2009年2月發表於ISSCC技術文摘之文獻「利用穿矽介層技術之8Gb 3D DDR3 DRAM(8Gb 3D DDR3 DRAM using Through Silicon Via Technology)」所示(參見130頁)，其結合於此做為參考。然而，於各個彼此無法區分的堆疊匯流排式記憶體晶片中仍存在著問題。亦即，獨特地辨識出各晶片而使如讀及寫等命令僅由堆疊中單一晶片來執行的問題。於傳統印刷電路板記憶體子系統或線路接合多晶片封裝中，獨特晶片致能訊號CE典型傳送到共享匯流排的各裝置，以辨識出定址哪個晶片，以及哪個晶片控制資料匯流排。此方案在僅由連續垂直穿矽介層連接的堆疊記憶體裝置中是行不通的。
美國專利公開案2009/0127668號(結合於此作為參考)提供 解決此問題的方案。於具有穿矽介層之共用晶粒堆疊中，每隔一個晶粒就旋轉180°，以提供通過各晶粒上介於其間電路的串列穿矽介層連接。此方案的缺點在於，穿矽介層必須繞著晶片的旋轉軸對稱地設置，旋轉軸典型是矩形晶粒的幾何中心。如此降低設置穿矽介層的彈性，且可能導致不利的晶粒尺寸。一些記憶體裝置(例如NAND快閃記憶體)沿著晶粒的邊緣具有接合墊，而此方案將行不通。
美國專利公開案2009/0161402號(其結合於此做為參考)揭露透過晶粒旋轉製造串列穿矽介層的類似方法。並非記憶體匯流排具有連到堆疊內所有晶粒的共同連接，而是使用串列點對點雛菊鏈環型組態。美國專利公開案2007/0233917號、2007/0234071號、以及2008/0155219號(全部結合於此做為參考)，揭露串列點對點雛菊鏈環型技術中選替的裝置ID指派。串列點對點雛菊鏈環型組態具有的缺點在於，環不能完全地利用穿矽介層連接。具體而言，需要用線路接合將堆疊頂部晶粒連接到封裝基板，而將資料傳回給控制器。
美國專利公開案2007/0165457號(其結合於此做為參考)揭露串列點對點形貌，具有通過各記憶體裝置之上游路徑及下游路徑。頂部裝置不具有連回控制器的直接連接，所以不需要前述的接合線路。然而，假設所有的堆疊記憶體是相同的，最後一個裝置會有送到控制器之下游鏈結的未連接輸入。未連接的輸入可能有隨機雜訊，因而在各下游鏈結造成不利的邏輯轉換，以及不利的功率消耗。
綜觀前述，希望提供連接的積體電路堆疊配置，以避免如上所述之缺點。
本發明之範例實施例使用斷開的穿矽介層，其提供穿過堆疊中相繼連接之積體電路的串列連接，而不需要晶粒旋轉。利用斷開的穿矽介層，打斷底部墊與頂部墊間的連接，而容許除了直接(連續)垂直連接的連接。
31‧‧‧底部墊
61‧‧‧二進位加法器
71‧‧‧觸發器
72‧‧‧計數器
91‧‧‧命令解碼/轉送邏輯
141‧‧‧暫存邏輯
151‧‧‧NAND閘
152‧‧‧NAND閘
153‧‧‧NAND閘
154‧‧‧NAND閘
圖1概略地顯示習知具有穿矽介層的積體電路；圖2概略地顯示習知藉由穿矽介層互連的積體電路堆疊；圖3及圖4概略地顯示根據本發明例示實施例藉由連續及斷開之穿矽介層互連的積體電路堆疊；圖5概略地顯示根據本發明例示實施例結合穿矽介層間之晶片上互連與交替積體電路旋轉，以支援積體電路堆疊中的積體電路識別；圖6概略地顯示根據本發明例示實施例加法器電路結合斷開穿矽介層，以支援積體電路堆疊中的積體電路識別；圖7及圖8概略地顯示根據本發明例示實施例計數器電路配置結合斷開及連續的穿矽介層，以支援積體電路堆疊中的積體電路識別；圖9及圖10概略地顯示根據本發明例示實施例解碼/轉送邏輯結合斷開及連續的穿矽介層，以支援積體電路堆疊中的積體電路識別；圖11概略地顯示根據本發明例示實施例針對堆疊積體電路存取之連續穿矽介層之並行匯流排架構結合斷開的穿矽介層，以支援堆疊積體電路的識別；圖12為時序圖，顯示根據本發明例示實施例可用於與圖11之並行匯流排架構之傳訊，以決定堆疊中之積體電路數量；圖13概略地顯示根據本發明例示實施例於使用積體電路交替旋轉之SDRAM堆疊中，針對斷開及連續之穿矽介層的訊號配置；圖14概略地顯示根據本發明例示實施例針對積體電路堆疊之堆疊穿矽介層中負載降低之串列點對點介接；以及圖15概略地顯示根據本發明例示實施例針對包容故障穿矽介層，具有表決邏輯之穿矽介層冗餘方案。
圖3顯示根據本發明利用斷開的穿矽介層互連的堆疊晶片 範例，以提供非直接垂直連接的連接。於位置A的穿矽介層為在晶粒底表面之墊及頂金屬層間傳統的連續垂直連接，而在位置B、C、以及D的穿矽介層為斷開的穿矽介層。
在晶片之主動電路及互連區域內，可有許多的導電層。現代邏輯製程具有9層或甚至更多層的金屬互連。頂金屬層於此表示為金屬n，而底層表示為金屬1。於其他的連接中，可形成多晶矽或甚至是擴散層。不像習知連續的穿矽介層(同時參見圖1及圖2)從底部墊垂直延伸到頂部墊，斷開的穿矽介層(B、C、D)從底部墊延伸穿過基板，然後終止於主動電路及互連區域內的金屬1。金屬1的穿矽介層端子可連接到主動電路及互連區域內的任何電路。於各種實施例中，斷開的穿矽介層(B、C、D)終止於層1到層n之間的各種金屬層。頂金屬層n針對連續及斷開的穿矽介層提供在晶粒頂表面的連接。利用斷開的穿矽介層，底部墊31與圖3及圖4中在金屬層n之對應重疊並軸向對準的頂部墊分開且電不同。針對機械支撐，頂金屬連接及較低金屬連接可各包含數個金屬層，例如連接到通孔中材料之接觸的金屬1結合金屬2，以及連接到頂部墊(穿矽介層輸出)之頂部連接的金屬n結合金屬n-1。
蝕刻通孔及填充穿矽介層導電材料的製程實質與習知技術相同。於對連續穿矽介層A的案例中，深矽蝕刻製程及連續反應性離子蝕刻(RIE)製程會終止於頂金屬層n。對斷開的穿矽介層(B、C、或D)而言，製程會終止於較低的金屬層。為了強化蝕刻製程的均勻性，即使是在A的連續穿矽介層也可利用與斷開穿矽介層相同的較低金屬層形成，例如金屬1，而連到頂部金屬的連接可透過主動電路及互連區域內的正規介層及金屬層來形成，如圖4所示。如此可避免例如於斷開的穿矽介層例子中對通到較低金屬層之較淺通孔過度蝕刻，以及於連續的穿矽介層例子中對通到頂金屬層之較深通孔蝕刻不足等問題。
斷開的穿矽介層可用於在共用晶片堆疊中的晶片間產生串列連接，而不需要交替的晶片旋轉。因此，在組成的共用晶片上的穿矽介層位置可為任意的，且不受到例如相對旋轉軸之對稱性的限制。
斷開的穿矽介層(B、C、D)可結合垂直連續的(未斷開的)穿矽介層(A)，而可能對所需功能有所優勢。舉例而言，於記憶體晶片、資料、位址、及控制匯流排的堆疊中可使用連續的穿矽介層，而晶片識別匯流排可使用以交錯方式互連的斷開穿矽介層，如圖3及圖4所示。如此提供在堆疊內獨特識別晶片的能力。如圖所示，底部晶片的穿矽介層連接到邏輯「1」以及邏輯「0」位準。於一些實施例中，邏輯「1」為正供應電壓Vdd，而邏輯「0」為接地供應電壓Vss。互連連續的穿矽介層(由圖3及圖4中A所指定的所有穿矽介層)的垂直堆疊連接到邏輯「1」(於底部晶片之對應墊31)，而其他三個斷開的穿矽介層B、C、以及D連接到邏輯「0」(於底部晶片之對應墊31)。
在斷開的穿矽介層(B、C、D)之間，位在晶片頂部上的各輸出墊連接到位在晶片底部並與頂部墊軸向偏移的個別輸入墊。具有此種軸向偏移特徵的斷開穿矽介層於此亦稱為交錯穿矽介層。藉由個別交錯穿矽介層B、C、及D連接的頂部墊與底部墊的軸向偏移對，造成各晶片從4個穿矽介層A、B、C、以及D接收不同組合的位元，從最低的晶片為「1000」開始，下個晶片為「1100」，而所示最上面的晶片為「1110」。此類碼有時稱為溫度計碼。亦可使用其他的碼，隨著晶片而異作為利用交錯穿矽介層的互連結果。可增加交錯穿矽介層的數量，以提供廣大範圍的獨特晶片識別碼。交錯穿矽介層方案的益處在於在穿矽介層間不需要中介邏輯或主動電路，來提供晶片ID碼。於一些實施例中，於穿矽介層上接收的邏輯位準編碼成二進位數，如表1所示。
於一些實施例，定址晶片堆疊時，控制器透過個別連續垂直互連的穿矽介層，提供一些晶片致能(CE)訊號給堆疊中的每個晶片。堆疊中的各晶片僅會響應對應其獨特晶片識別碼(例如上述的溫度計碼)之CE訊號組合。於一些實施例，控制器傳送如上表1所示的編碼晶片ID位址欄及各指令。僅編碼晶片ID(如利用表1所決定的晶片上(on-chip))符合指令內之編碼晶片ID欄的晶片會響應此指令。
串列穿矽介層連接亦可利用斷開穿矽介層的交錯配置結合美國專利申請公開案2009/0127668號所揭露之晶粒旋轉方案來產生。圖5顯示4個要堆疊的晶片之上平面圖。於圖式中，小實心圓表示穿矽介層及晶片底部之接合墊。此表示為穿矽介層輸入(其可選擇性地包含晶片頂部上的接合墊)。大空心圓表示晶片頂部上的接合墊以及焊球。此表示為穿矽介層輸出(其可選擇性地包含穿矽介層及/或晶片底部上的接合墊)。標示為V0及V1的兩個垂直(即連續)穿矽介層包含頂部及底部的接合墊，以及穿矽介層與焊球。這些連續穿矽介層顯示為在大空心圓內的小實心圓。V0及V1位在相對於晶片旋轉中心對稱的相對位置。當晶片旋轉180°並放在另一個未旋轉的晶片頂部時，在下方晶片上的V0及V1會分別連接到頂部晶片的V1及V0。於此範例中，晶片1在下面，且V0及V1皆透過封裝基板連接到Vdd。
在各晶粒上，亦有3個穿矽介層輸入，標示為I1、I2、及I3，以及3個穿矽介層輸出，標示為O1、O2、及O3。當晶粒旋轉並放在未旋轉的晶粒頂上時，在下方晶片的O1、O2、及O3會分別連接到頂部晶片的I1、I2、及I3。在晶粒內，透過內部連接，V0連接到O3，I1連接到O2，而I3連接到O1。在識別為晶片1的底部晶片上，I1、I2、及I3透過封裝基板連接到Vss，如圖所示。晶片2旋轉180°並放在晶片1頂上。晶片2上 的I3從下方晶片上的O3接收Vdd，並提供此邏輯位準到O1。晶片2上的I1及I2維持在Vss。晶片3具有與晶片1相同的方位，並於I1及I3皆接收Vdd，而I2維持在Vss。晶片4具有與晶片2相同的方位，並於I1、I2、及I3接收Vdd。於此方式中，各晶片在3個輸入I1、I2、及I3接收獨特的邏輯位準組合，其可用做為晶片辨識符。此方法亦可藉由增加交錯(staggered)斷開穿矽介層的數量，而擴展到更大量的晶片數。
如上所述使用交錯斷開穿矽介層以獨特地識別晶片堆疊中的個別晶片，針對堆疊中的每個額外的晶片，在各晶片上就需要一個額外的穿矽介層輸入及輸出。對大型堆疊而言，如此可導致顯著數量的穿矽介層。解決方案為透過穿矽介層而非溫度計或上述方案中的類似類型的碼，傳播編碼晶片ID碼。為此，一些實施例在各晶粒底部之穿矽介層輸入與各晶粒頂部之穿矽介層輸出之間，提供二進位加法器61，如圖6所示。
各晶片包含二進位加法器61，其從穿矽介層輸入得到n位元二進字，並加上二元「1」，以提供遞增的n位元二進字給穿矽介層輸出。於堆疊底部之第一個晶片的穿矽介層輸入可連接到Vss，例如表示二元數「..0000」，所以第二個晶片就會接收到二元數「..0001」，第三個晶片會收到二元數「..0010」，以此類推。此方法可獨特地定址堆疊內高達2n個的晶粒。當致能/定址特定晶片時，堆疊中的穿矽介層輸入提供用於識別的晶片ID碼(如源自外部控制器的)，其藉由專屬晶片致能輸入或在所收到命令內編碼的晶片ID欄。此方法可利用具有斷開穿矽介層或連續穿矽介層之串列穿矽介層連接及交替晶粒旋轉來施行。
為了進一步節省需要獨特識別晶片堆疊內之個別晶片的穿矽介層開銷，一些實施例使用如圖7及圖8之範例所示的串列方法。兩個連續的穿矽介層傳播通過每個晶片，以分布重設(Reset)及時脈(Clk)。致能訊號透過進出各晶片之可設定D型觸發器(filp-flop)71之串列(斷開的)穿矽介層路由傳送。觸發器71於其D輸入端子接收來自堆疊中的前個晶片的穿矽介層輸入Ein，並於穿矽介層輸出Eout提供Q輸出給堆疊中的下個晶片。於堆疊啟動時，重設輸入維持在高一段時間，以將二元計數器的輸出重設 為「..000」，並設定D型觸發器的輸出為「1」。於堆疊之底部晶片的Ein0輸入維持在低。然後重設輸入從高邏輯位準到低邏輯位準。
在重設輸入為低後的第一個上升時脈，於堆疊中除了第一個(底部)晶片外之各晶片的二元計數器會計時並從「..000」遞增到「..001」。第一個晶片的計數器72會維持在重設狀態「..000」，因為Ein0具有低邏輯位準，其防止計數器遞增。於相同時脈邊緣，第一個晶片之Q輸出D型觸發器會從「1」的設定狀態改變到「0」。將此Q輸出提供給連接堆疊中第二個晶片之Ein1輸入的穿矽介層輸出Eout0。在時脈的第一個上升邊緣期間，由於第二個晶片於Ein1輸入具有邏輯「1」，計數器已經從「..000」遞增到「..001」。在時脈的第一個上升邊緣之後，Ein1為低，避免進一步遞增第二個晶片的計數器，且會維持在「..001」。類似地，在重設輸入的消逝後，堆疊中第三個晶片的計數器會在時脈的前兩個上升邊緣遞增，並會停止在計數「..010」。在時脈的各個上升邊緣，致能訊號Ein的消逝傳播通過晶片堆疊的又另一個階層，以抑制各個相繼接序晶片的計數。於此方式，堆疊中的各晶片指派有獨特的晶片ID，即其計數器72的輸出。此方法可利用具有斷開穿矽介層或連續穿矽介層之串列穿矽介層連接及交替晶粒旋轉來施行。
例如圖9及圖10的實施例透過利用串列連接協定傳輸的初始化序列，提供獨特的辨識符給堆疊中的晶片。於一些實施例，協定亦支援其他操作，例如在初始化後或週期地執行的背景維護操作。於一些實施例中，協定更支援晶片的正常功能操作，例如記憶體晶片的讀及寫操作。
於串列連接協定中，命令由堆疊中的一個裝置從堆疊中的前個裝置來接收。於一些實施例，接收的命令鎖存於接收裝置，而且也轉送到堆疊中的下一個裝置。命令封包的範例顯示於表2。
命令封包中的各欄位可剛好為1個位元組長度，或可具有不同的長度。各位元可以1位元同步介面依序傳輸，或各欄位可以單一時脈邊緣傳輸。時脈可為利用時脈訊號一個邊緣的單一資料率(SDR)，或利用時脈兩個邊緣的雙資料率(DDR)。命令包含裝置ID欄，指示命令是定址哪個裝置、命令欄指示命令的類型，例如記憶體讀取或記憶體寫入、依據命令而有一個或更多的選擇性位址欄、以及依據命令而有一個或更多的資料欄。
若命令是定址到裝置ID欄中的特定裝置，則於一些實施例中，在該裝置的命令解碼/轉送邏輯91會鎖存並執行命令，但不需要轉送命令到堆疊中的下一個裝置。於一些實施例中，裝置ID欄亦用於指示廣播命令，例如「11111111」。於此案例中，命令會由各裝置的邏輯91執行。於一些實施例中，在重設後，各裝置準備接收命令，例如廣播設定裝置ID命令(Broadcast Set Device ID command)。廣播設定裝置ID命令的範例顯示於表3。
在接收廣播設定裝置ID命令(於一些實施例由命令欄位內的「11111111」所指示)時，裝置內的邏輯91會將內部裝置ID暫存器載入封包資料欄內所發現的值。就其他類型的命令封包而言，邏輯91一般會不改變地轉送命令封包到接著的裝置。然而，就廣播設定裝置ID命令而言，不是不改變地轉送接收廣播設定裝置ID命令到下一個裝置，邏輯91會在轉送命令前遞增資料欄。舉例而言，若外部控制器傳送命令到穿矽介層堆疊中的第一個裝置，其中資料欄中的值為「00000000」，則堆疊中的第一個裝置會以此值作為其裝置ID，而將值遞增為「00000001」，並將資料欄有遞 增值的廣播設定裝置ID命令傳到下一個裝置。於堆疊中的各裝置以相同方式處理命令，所以各裝置就得到獨特的裝置ID值。
於一些實施例中，基於協定的串行封包需要最少4個穿矽介層來支援單一位元資料流，如圖9所示。這些包含針對資料輸入D及資料輸出Q的斷開穿矽介層、針對命令選通(strobe)輸入CSI以及命令選通輸出CSO的斷開穿矽介層、針對時脈Clk的連續穿矽介層、以及針對重設R*的連續穿矽介層。
初始化時，控制器會發出廣播設定裝置ID命令給堆疊中的底部裝置，並提供足夠的時脈邊緣讓命令傳播通過堆疊中要支援的最大數量的裝置。圖10顯示廣播設定裝置ID命令通過堆疊中前三個裝置的時序。並未顯示時脈。可施行SDR或DDR時脈。資料流可為需要8個時脈邊緣來轉移封包中的各位元組之單個位元寬、需要單個時脈邊緣來轉移各位元組之位元組寬、或任何其他實際寬度。封包三個欄位中的資料以十六進制格式顯示。於所示範例，封包在被轉送到下個裝置之前完全地接收。於一些實施例，接收裝置在從前個裝置已經完全接收到封包之前就開始傳輸封包到下個裝置。
晶片ID指派之後，利用任何上述方案或其他方法，於一些實施例，控制器決定堆疊中有多少個裝置。於一些實施例中，各晶片透過連續穿矽介層並行連接到單向裝置ID、位址、以及命令匯流排，以及雙向資料匯流排，如圖11所示。針對堆疊中各個可能的晶粒，控制器寫入記憶體的數個位置，然後讀取位置以決定各晶粒是否實際存在。一些實施例使用圖12的命令序列，以決定呈現在堆疊中的記憶體裝置數量，其係利用圖11的並行匯流排架構。
圖12針對同步DRAM(例如SDRAM、DDR SDRAM、或LPDDR SDRAM)顯示一序列的命令、位址、以及資料。於圖12的「命令」集體地表示熟知的SDRAM控制接腳，例如RAS*、CAS*、WE*、以及CE*。裝置ID匯流排是傳統DRAM介面的附加物，以透過穿矽介層連接來支援堆疊裝置的操作。為例示目的，資料匯流排顯示為8位元匯流排，但是有 可以容納其他的資料寬度。類似的命令序列可應用到其他形式的記憶體，例如DDR2 SDRAM、DDR3 SDRAM、以及NAND快閃記憶體。
控制器傳送一序列命令，開始於傳到具有裝置ID=00(於此範例為堆疊中的第一個裝置)的DRAM之觸排啟動(Bank Activate，BA)命令，以及指明觸排位址0及列位址0之位置位元(於圖中縮寫成0,0)。在一段時間容許觸排啟動程序完成後，控制器傳送寫入命令(WR)到裝置0，以及指明觸排位址0及欄位址0之位置位元(於圖中縮寫成0,0)，接著是2位元組突發要寫入的資料「55」及「AA」。然後控制器繼續發出類似的BA及WR命令對到各個可能的裝置ID，數量高達控制器或系統可支援的最大數量。若特定的裝置ID並未呈現在堆疊中，則忽略對應該裝置ID的命令。
在完成寫入操作後，控制器讀取堆疊中各個可能的裝置，以決定哪個裝置實際存在。讀取程序開始於傳到具有裝置ID=00(於此範例為堆疊中的第一個裝置)的DRAM之觸排啟動(BA)命令，以及指明觸排位址0及列位址0之位置位元(於圖中縮寫成0,0)。在一段時間容許觸排啟動程序完成後，控制器傳送讀取命令(RD)到裝置0，以及指明觸排位址0及欄位址0之位置位元(於圖中縮寫成0,0)。在一段時間後，裝置於資料匯流排提供預期的資料「55」及「AA」。於一些實施例中，資料匯流排為三狀態匯流排。
若其中沒有裝置ID=0的裝置，則資料匯流排會維持浮動，並且不確定控制器所讀取的資料。使用資料型態「55」及「AA」是因為於位元組中的各位元於轉換中由「55」改變成「AA」。浮動資料極不可能模仿這個型態。可使用更長又更複雜的型態，來降低雜訊模仿該型態的可能性。若偵測到正確的型態，則控制器得知裝置存在。然後，控制器繼續讀取序列，數量高達控制器或系統可支援的最大數量。舉例而言，若一個特定裝置ID並未回傳預期資料，假設支援n個裝置，則控制器判定堆疊中有n-1個裝置。於一些實施例中，控制器試圖從所有可能裝置ID號碼相關的裝置讀取資料，以瞭解故障的晶粒。若發現到有比沒有回傳預期資料之裝置號還高的裝置，則中間裝置可標註為缺陷，而不會用於正常操作。
若晶圓製造程序容許斷開的穿矽介層，則不限制穿矽介在晶粒上的位置。若製程不容許打斷頂穿矽介層墊與底穿矽介層墊之間的連接，一些實施例使用基於晶粒旋轉的方案。舉例而言，矩形晶粒以交替180°旋轉的方式堆疊，然而90°旋轉亦為可能的，尤其是對方形或近乎方形晶粒而言。串列連接會具有沒有頂球的輸入穿矽介層，而輸出穿矽介層具有頂球。頂部墊對輸入穿矽介層而言是選擇性的，而輸出穿矽介層可包含或可不包含底部墊及矽通孔。串列輸入穿矽介層與距離晶片旋轉中心等距之串列輸出位在相對旋轉180°的位置，當晶片堆疊時，使得串列輸出頂部的球接觸上方晶粒之串列輸入的頂部墊。下方晶粒的串列輸入穿矽介層不與上方晶粒有任何接觸。圖13顯示包含兩個串列穿矽介層透過晶粒旋轉連接之DDR型SDRAM之穿矽介層區域的晶粒佈局範例。穿矽介層區域是在晶片的中心，其中記憶體觸排位在任一側。
於圖13的範例架構中，提供兩個串列穿矽介層連接S0及S1。由字尾「o」標示的輸出具有頂球，如實心圓所示。由字尾「i」標示的輸入不具有頂球，如空心圓所示。這兩個串列穿矽介層連接可支援上述任何的晶片ID指派技術。選替地，於交錯穿矽介層方案(圖3及圖4)或二進位加法器方案(圖6)的案例中，可提供額外的串列穿矽介層連接，以支援更大數量的晶片ID。就計數器(圖7及圖8)或串列協定(圖9及圖10)方案而言，所需的並行分布控制訊號(如時脈及重設)可與正常記憶體訊號共享，或由專屬的連續穿矽介層堆疊所提供。
圖13中其餘的穿矽介層表示具有32個DQ接腳與每位元組有DQS/DQS*對之同步DDR SDRAM型介面。由於各DQ接腳的功能為可相互交換的，所以交替晶片旋轉沒有問題。在一個晶粒上的DQ0連接到下個晶粒上的DQ31，但是各晶粒針對讀及寫存取相同的位元。類似地，有2個觸排位址位元BA、10個多功列有位址位元RCA、8個僅列位址位元RA。在這些群組中的位元亦為可相互交換的。也有一些獨特的訊號，其功能是不能相互交換的，包含重設(R*)、CLK、CLK*、RAS*、CAS*、以及WE*。這些訊號於相對垂直穿矽介層連接中重複。於一些實施例，控制器以相同 訊號驅動對應於相同功能的兩個垂直穿矽介層。各晶粒接收其中一個穿矽介層的訊號並可忽略另一個。於一些實施例，穿矽介層在各晶粒上一起短路，且控制器僅驅動單一訊號。此方法增加負載且可能限制針對預定頻率操作可堆疊的晶片數量。於一些實施例，串列連接的穿矽介層用於上述獨特訊號的每一個。如此在各晶粒上仍需要兩個穿矽介層，但是控制器僅驅動單一訊號。因為各晶粒上有兩個穿矽介層以及其間的連接，當然負載較高。
亦包含於圖13的架構中的是，4個裝置ID位址位元，表示為DIa-DId。於此範例中，利用各命令，控制器提供4位元裝置ID，以支援高達16個裝置的堆疊。僅裝置ID符合位元DIa-Did的裝置(例如上述技術其中之一所指派的)會執行命令。DI位元可能已經以相同方式重複成DRAM控制訊號，但是這樣會需要總共8個穿矽介層。反之，DI位元指派是基於晶片ID指派。就偶數晶片ID而言，DIa、DIb、DIc、以及DId輸入分別指派到內部晶片上訊號DI0、DI1、DI2、以及DI3。就奇數晶片ID裝置而言，代表的晶片相對於偶數晶片ID裝置旋轉了180°，DIa、DIb、DIc、以及DId輸入分別指派到內部晶片上訊號DI3、DI2、DI1、以及DI0。由晶片上裝置ID暫存器最不顯著的位元所控制的簡易多功器電路，用於基於穿矽介層輸入DIa、DIb、DIc、以及DId提供內部DI0、DI1、DI2、以及DI3訊號。由於裝置ID必須在任何任務模式DRAM操作發生前指派，此方案可節省穿矽介層。其它DRAM接腳(例如RAS*及CAS*)亦可基於裝置ID配成對並指派。僅用於裝置ID指派接腳(例如重設(R*)及CLK/CLK*)需要重複或串列連接。
當要支援大量堆疊裝置時，並行連接位址、命令、以及資料匯流排上的負載可限制最大操作頻率。於此案例下，使用包含適當暫存邏輯141的串列點對點介面是有利的，如圖14所示。由於各裝置僅必須驅動相鄰的裝置，所以負載顯著降低而容許更高的速度操作。從控制器而來的單向輸出匯流排提供命令、位址、及寫入資料給堆疊中的第一個裝置。此匯流排可為單一位元匯流排、位元組寬匯流排、或其他寬度。藉由控制器 提供時脈。此可為單端時脈或不同時脈。時脈可為SDR或DDR。時脈可中心對準命令/位址/寫入資料匯流排，或可為邊緣對準。時脈可如所示在堆疊中的各裝置中重新產生，或可與堆疊中的一些或全部裝置並行匯流。亦可包含具有類似串列封包式晶片ID指派的命令選通(command strobe，CS)。控制器亦提供重設訊號，其可如所示在堆疊中的各裝置重新產生，或可與堆疊中的一些或全部裝置並行匯流。讀取資料回傳到單向讀取資料匯流排上的控制器。於此下游匯流排上提供讀取資料的裝置亦會確定下游資料選通DS，以描繪讀取資料突發，使得下方裝置會認出資料並傳給控制器。典型地，各裝置於上游及下游路徑皆加入全時脈循環延遲。因此控制器會預期堆疊的各階層會比下個較低階層慢兩個全時脈循環才提供讀取資料。
於圖14所示的組態中，藉由從讀取命令以固定延遲驅動下游匯流排的讀取資料，裝置響應讀取命令。於一些實施例，控制器提供上游資料選通給記憶體堆疊，以指示何時資料要放到下游讀取資料匯流排。如此容許讀取及寫入資料獨立地控制並同時發生。當啟動時，控制器可利用上游命令/位址/寫入資料匯流排，以上述串列封包式晶片ID指派之相同方式初始化裝置ID。然後，控制器可發出上述如圖11架構之寫入及讀取命令。表4顯示一序列用於寫入到記憶體位置以及之後從記憶體位置讀取2位元組型態「55、AA」之命令。為簡化目的，顯示單一命令，雖然針對DRAM，可能需要兩個步驟，包含首先的觸排啟動命令以及之後的寫入或讀取命令。類似地，就NAND快閃裝置而言，可能需要針對讀取的讀取頁接著突發讀取命令，或針對寫入的資料載入接著頁程式化。於表4中，簡化的單一讀取命令編碼成「00000000」，而簡化的單一寫入命令編碼成「00000001」。
於表4的序列操作之後，控制器會決定堆疊中有多少個裝置。一些實施例避免在裝置未讀取時回傳無用的東西到控制器。於一些實施例，控制器可寫入到堆疊中最後一個裝置的暫存器，以取消(disable)堆疊中更高不存在裝置的下游輸入。唯有讀取命令定址的裝置會宣告資料選通DS。較低的裝置可簡單地傳輸所接收的讀取資料及選通而沒有任何進一步的閘通。
於一些實施例，堆疊中的每個裝置監控讀取命令，以決定哪個裝置要放資料到下游讀取資料路徑上。當預期從較高裝置得到讀取資料時，僅堆疊中較低的裝置會致能下游讀取資料路徑輸入。為了如此進行，在正確時機，裝置必須從命令中的裝置ID決定所定址的裝置在堆疊中是較高的或較低的。若是較低的，則路徑可連續地停用(disabled)。若是較高的，則裝置自命令中的裝置ID摘錄本身的裝置ID，然後將結果乘以2，以決定出現在其自身的讀取資料輸入中的額外潛時(在所接收的命令與實際讀取資料之間的額外時脈訊環數)。藉由將從讀取命令到讀取資料的固定潛時加到計算的額外潛時而決定總潛時，或者若提供上游資料選通，則藉由將從上游資料選通到讀取資料的固定潛時加到計算的額外潛時而決定總潛時。若堆疊中各裝置及控制器執行此操作，則不需要下游資料選通DS。假設控制 器僅傳送命令到實際呈現在堆疊中的裝置ID，當定址本身時，上方裝置僅傳送讀取資料到下游。
潛在可能為故障的穿矽介層連接可干擾適當地指派晶片ID。一般而言，專屬於晶片ID指派的穿矽介層數目會比專屬於位址、資料、以及控制的穿矽介層數目還少。在一些應用中，有數百甚至是上千的穿矽介層。晶片ID指派可能需要少到像3個穿矽介層。因此，提供冗餘晶片ID指派穿矽介層的相對成本並不大，所以於一些實施例中應用一般的錯誤校正碼(例如漢明碼(Hamming codes)，以解決故障穿矽介層的問題。
圖15概略地顯示根據本發明範例實施例2/3的表決邏輯。三個個別的介層輸入(表示為ina、inb、及inc)針對相同的數位資料提供三個路徑。在沒有任何錯誤時，三個穿矽介層輸入在任何給定時間全部會具有相同的邏輯位準。若三個穿矽介層輸入全部為邏輯0，則NAND閘151-153全部輸出邏輯1，且NAND閘154輸出邏輯0。若三個穿矽介層輸入全部為邏輯1，則NAND閘151-153全部輸出邏輯0，而NAND閘154輸出邏輯1。
然而，若任何其中一穿矽介層故障(例如因為與前個裝置的故障穿矽介層連接)，則2/3表決邏輯改正此錯誤。舉例而言，故障穿矽介層連接可造成一個穿矽介層輸入與基板短路，並維持Vss，即邏輯0的位準。其他兩個穿矽介層輸入為邏輯1的位準，NAND閘151-153其中一個在兩個輸入會具有邏輯1，所以輸出會是邏輯0。如此提供邏輯0的輸入給NAND閘154，使其輸出邏輯1。另一方面，若兩個穿矽介層輸入為邏輯0，而第三個穿矽介層輸入為故障的且為邏輯1，則NAND閘151-153全部出輸出邏輯1到NAND閘154，使其輸出邏輯0。
由NADN閘154所輸出的故障校正位準可於內部使用，且提供到連接堆疊中下個晶粒的三個個別的穿矽介層輸出(表示為outa、outb、以及outc)。因此，包含時脈訊號連接的任何訊號連接可避免任何的單個故障穿矽介層。就較寬的資料欄而言，可使用更有效率的漢明錯誤校正。
舉例而言，若各晶片透過圖11之垂直穿矽介層連接並行連 接到單向裝置ID、位址及命令匯流排，以及雙向資料匯流排，則裝置ID必須沒有錯誤。因此，一些實施例應用表決邏輯或其他硬體錯誤校正到裝置ID匯流排。
透過串列封包式晶片ID指派而指派晶片ID後，串列封包介面可用於傳送其他診斷命令。具體而言，希望測試位址與命令匯流排，以確保這些路徑中沒有故障的穿矽介層。一些實施例提供額外串列命令，例如表5所示的「10000001」及「10000010」，到堆疊中的各裝置，指示裝置接收位址及命令匯流排上的資料，並輸出資料到資料匯流排。由於資料匯流排典型比位址及命令匯流排還寬，所以各位址及命令位元可傳到多個資料匯流排接腳。若與個別位址或控制位元上所提供的型態相同的資料型態呈現在至少一資料匯流排位元，則傳到所定址晶片的位址或控制位元輸入是有作用的。於同步介面的案例中，此方法亦可應用到時脈輸入。若顯示位址或控制位元輸入對一或更多資料匯流排位元有適當作用，但是與位址或控制位元輸入有關的一或更多其他資料匯流排位元不輸出此型態，則那些資料匯流排位元為故障的。命令「10000001」及「10000010」為持久的，所以在測試完成後必須利用「10000000」清除。最後，堆疊中各晶片應針對寫入資料輸入進行測試。在先前步驟中驗證位址及命令輸入及資料輸出後，此可針對正常位址、命令、及資料匯流排完成。可執行正常資料寫入，接著是資料讀取。若資料寫入和資料讀取間有差異，因為早已驗證過讀取資料所需的路徑，則其必為故障資料輸入的結果。
一些實施例提供冗餘位址、控制、以及資料匯流排穿矽介層，使得故障的穿矽介層可停用並由冗餘穿矽介層所取代。此在一些實施例中是藉由通過圖9及圖10的串列封包介面傳送之命令來控制。一些實施例將缺陷匯流排位元的位置寫入修復索引暫存器，所以可標示要跳過缺陷位元。舉例而言，以N位元位址匯流排而言，若位址位元4為缺陷的，可發出資料欄「00000100」的跳過位址位元命令「10000110」(參件表5)。在執行此命令並將值寫入修復索引暫存器後，位址輸入0-3由穿矽介層0-3所提供，跳過穿矽介層4，且由穿矽介層5-(N-1)提供位址位元4-(N-2)，而位址位元(N-1)由備用穿矽介層所提供。各種實施例指派一或更多的備用穿矽介層給複數匯流排子組的各個，而不是針對整個匯流排提供單一備用穿矽介層。提供所有適用的跳過位址位元命令給堆疊中的所有晶片，而使所有晶片最終使用相同的穿矽介層組態。於一些實施例，控制器及堆疊中的晶片讓所有未使用或故障的穿矽介層為浮動的，若是因為短路發生的故障則不會浪費能源。
一些實施例提供一種半導體裝置，包含：a)實質平的晶粒，具有頂表面及底表面；b)複數金屬互連層，由設置在晶粒頂表面的絕緣層所分開，包含頂金屬層及底金屬層；c)穿矽介層(TSV)，從晶粒底表面延伸到比頂金屬層還低的金屬層，並電連接比頂金屬層還低的金屬層；d)底金屬墊，設置在晶粒底表面上，並電連接穿矽介層；以及 e)頂金屬墊，藉由金屬互連層形成於穿矽介層上方，金屬互連層比頂金屬層還低的金屬層還要高。
於一些實施例，頂金屬墊藉由頂金屬層形成。於一些實施例，比頂金屬層還低的金屬層為底金屬層。於一些實施例，焊球附接到頂金屬墊。於一些實施例，底金屬墊連接到電路輸入。於一些實施例，頂金屬墊連接到電路輸出。一些實施例包含一或更多的穿矽介層、頂金屬墊、以及底金屬墊，係實質與上述穿矽介層、頂金屬墊以及底金屬墊實質相同。一些實施例包含直接垂直連接，其具有金屬墊設置於晶粒底表面、頂金屬墊，係由比頂金屬層還低的金屬層還要高的金屬互連層所形成、以及穿矽介層，係從底金屬墊延伸到頂金屬墊。
一些實施例提供堆疊組裝的複數半導體裝置，各裝置包含：a)實質平的晶粒，具有頂表面及底表面；b)複數金屬互連層，由設置在晶粒頂表面的絕緣層所分開，包含頂金屬層及底金屬層；c)穿矽介層(TSV)，從晶粒底表面延伸到比頂金屬層還低的金屬層，並電連接比頂金屬層還低的金屬層；d)底金屬墊，設置在晶粒底表面上，並電連接穿矽介層；以及e)頂金屬墊，藉由金屬互連層形成於穿矽介層上方，金屬互連層比頂金屬層還低的金屬層還要高；其中堆疊中相鄰的晶粒從一個裝置的頂金屬墊連接到另一個裝置的底金屬墊。於一些實施例，相鄰裝置藉由焊球連接。一些實施例，裝置為相同的。
一些實施例提供實質平的半導體裝置，包含複數穿矽介層，各具有底部墊、頂部墊、以及通孔，通孔係填充有導電材料電連接頂部墊及底部墊，其中：a)第一穿矽介層及第二穿矽介層位在與半導體裝置平面垂直之旋轉軸等距之處，並由旋轉角分開； b)第三穿矽介層及第四穿矽介層位在與旋轉軸等距之處，並由旋轉角分開，第三穿矽介層電連接第二穿矽介層；以及c)第五穿矽介層及第六穿矽介層位在與旋轉軸等距之處，並由旋轉角分開，第五穿矽介層電連接第四穿矽介層，其中半導體裝置更包含晶片ID電路，連接到第四穿矽介層及第六穿矽介層。於一些實施例，旋轉角為180°。一些實施例包含焊球，附接到第一、第二、第三、及第五穿矽介層各個的頂部墊。
一些實施例提供堆疊組裝的三個或更多實質平的半導體裝置，各裝置包含複數穿矽介層，各具有底部墊、頂部墊、以及通孔，通孔係填充有導電材料電連接頂部墊及底部墊，其中各裝置包含：a)第一穿矽介層及第二穿矽介層位在與半導體裝置平面垂直之旋轉軸等距相對之處；b)第三穿矽介層及第四穿矽介層位在與旋轉軸等距相對之處，第三穿矽介層電連接第二穿矽介層；以及c)第五穿矽介層及第六穿矽介層位在與旋轉軸等距相對之處，第五穿矽介層電連接第四穿矽介層，且其中裝置組裝成堆疊，其中：d)在堆疊底部的第一裝置的第一穿矽介層及第二穿矽介層的底部墊連接到第一邏輯位準，而第一裝置的第四穿矽介層及第六穿矽介層連接到相對於第一邏輯位準的第二邏輯位準；e)第二裝置的第一、第二、第四、及第六穿矽介層的底部墊分別以焊球連接到第一裝置的第二、第一、第三、及第五頂部墊，其中第二裝置係旋轉放置在第一裝置上方；以及 f)第三裝置的第一、第二、第四、及第六穿矽介層的底部墊分別以焊球連接到第二裝置的第二、第一、第三、及第五頂部墊，其中第三裝置具有與第一裝置相同的方位並放置在第二裝置上方。
一些實施例提供於半導體裝置堆疊中建立裝置ID的方法，包含以下步驟：a)提供邏輯位準給在堆疊中第一裝置上的第一複數串列穿矽介層輸入；b)在第一裝置內，接收在第一複數穿矽介層輸入上的該些邏輯位準，置亂(scrambling)所接收的邏輯位準，以及提供置亂接收的邏輯位準到與堆疊中之第二裝置之第一複數串列穿矽介層輸入連接之第一複數穿矽介層輸出；c)在第二裝置內，接收在第一複數穿矽介層輸入上的該些邏輯位準，置亂所接收的邏輯位準，以及提供置亂接收的邏輯位準到與堆疊中第三裝置之第一複數串列穿矽介層輸入連接之第一複數穿矽介層輸出；d)在第三裝置內，接收在第一複數穿矽介層輸入上的該些邏輯位準；以及e)利用在第一裝置、第二裝置、以及第三裝置各個所接收的邏輯位準，提供裝置ID。
於一些實施例，第一裝置、第二裝置、第三裝置為相同的。於一些實施例，各裝置的串列穿矽介層輸出位在與對應的穿矽介層輸入相同的軸上，該軸係垂直裝置表面。於一些實施例，串列穿矽介層輸出位在垂直於裝置表面之軸上，係從垂直對應穿矽介層輸入之裝置表面之軸，繞裝置中心旋轉180°。於一些實施例，置亂包含將在第一串列穿矽介層輸入接收的邏輯位準連接到第二串列穿矽介層輸出，以及將在第二串列穿矽介層輸入接收的邏輯位準連接到第三串列穿矽介層輸出。於一些實施例，串列穿矽介層輸入直接連接到在各裝置內的串列穿矽介層輸出。於一些實施 例，將在第一裝置、第二裝置、以及第三裝置各個所接收的邏輯位準編碼，以提供裝置ID。
一些實施例提供於半導體裝置堆疊中建立裝置ID的方法，包含以下步驟：a)提供編碼邏輯位準給在堆疊中第一裝置上的第一複數串列穿矽介層輸入；b)在第一裝置內，接收在第一複數穿矽介層輸入上的該些編碼邏輯位準，加入固定參數到編碼邏輯位準，以及提供所得邏輯位準到與堆疊中之第二裝置之第一複數串列穿矽介層輸入連接之第一複數穿矽介層輸出；c)在第二裝置內，接收在第一複數穿矽介層輸入上的該些編碼邏輯位準，加入固定參數到編碼邏輯位準，以及提供所得邏輯位準到與堆疊中第三裝置之第一複數串列穿矽介層輸入連接之第一複數串列穿矽介層輸出；d)在第三裝置內，接收在第一複數串列穿矽介層輸入上的該些邏輯位準；以及e)利用在第一裝置、第二裝置、以及第三裝置各個所接收的邏輯位準，提供裝置ID。
於一些實施例，固定參數為1。於一些實施例，第一裝置、第二裝置、第三裝置為相同的。於一些實施例，串列穿矽介層輸入及串列穿矽介層輸出位在裝置的相對側，且在垂直裝置平面的共同軸上。於一些實施例，串列穿矽介層輸出位在垂直於裝置表面之軸上，係從垂直對應穿矽介層輸入之裝置表面之軸，繞裝置中心旋轉180°。
一些實施例提供在半導體裝置內建立裝置ID的方法，包含以下步驟：a)重設計數器；b)在宣告計數器致能訊號到下個裝置； c)接收來自前個裝置的計數器致能訊號；d)當宣告來自前個裝置的計數器致能訊號時，在時脈訊號邊緣遞增計數器；e)將來自前個裝置的計數器致能訊號解除宣告時，在接下來的時脈訊號邊緣，解除宣告到下個裝置的計數器致能訊號；f)提供計數器輸出作為裝置ID。
於一些實施例，時脈邊緣為時脈的上升邊緣。於一些實施例，到下個裝置的計數器致能訊號是由觸發器所提供。
一些實施例提供半導體記憶體裝置，係針對裝置堆疊內的互連組態，包含：a)複數成對的資料匯流排端子，各對在裝置的第一表面具有第一端子，在裝置相對於第一表面的第二表面具有第二端子，第一端子及第二端子藉由穿矽介層電連接；b)複數成對的控制端子，各對在裝置的第一表面具有第一端子，在裝置相對於第一表面的第二表面具有第二端子，第一端子及第二端子藉由穿矽介層電連接；c)複數成對的串列端子，各對在裝置的第一表面具有第一端子，在裝置相對於第一表面的第二表面具有第二端子，第一端子及第二端子藉由穿矽介層電連接；d)複數資料輸出緩衝器，電連接到資料匯流排端子；e)複數資料輸入緩衝器，電連接到資料匯流排端子；f)控制電路，電連接到控制端子；g)裝置ID電路，具有輸入係電連接到各對串列端子的所選端子，以及輸出係電連接到各對串列端子的所選端子外的端子。
於一些實施例，各對串列端子的第一端子及第二端子位在實質垂直第一表面及第二表面的共同軸上。於一些實施例，各對串列端子的 第一端子位在軸上，該軸繞垂直裝置的第一表面及第二表面的軸旋轉180°，從垂直裝置的第一表面及第二表面的軸通過裝置中心，通過各對串列端子的第二端子。於一些實施例，裝置ID電路包含加法器。於一些實施例，裝置ID電路包含計數器。於一些實施例，裝置ID電路包含串列封包解碼器。於一些實施例，裝置ID電路的輸入電連接到複數成對的串列端子的第一端子。
一些實施例提供半導體記憶體裝置，係針對裝置堆疊內的互連組態，包含：a)複數成對的上游串列端子，各對在裝置的第一表面具有第一端子，在裝置相對於第一表面的第二表面具有第二端子，第一端子及第二端子藉由穿矽介層電連接；b)複數成對的下游串列端子，各對在裝置的第一表面具有第一端子，在裝置相對於第一表面的第二表面具有第二端子，第一端子及第二端子藉由穿矽介層電連接；c)複數命令輸入緩衝器，電連接到各對上游串列端子的所選端子，以及複數命令輸出緩衝器，電連接到各對上游串列端子的所選端子外的端子；d)複數資料輸入緩衝器，電連接到電連接到各對下游串列端子的所選端子，以及複數資料輸出緩衝器，電連接到各對下游串列端子的所選端子外的端子；e)控制電路，電連接到複數命令輸入緩衝器；f)裝置ID電路，電連接到複數命令輸入緩衝器；g)資料輸入緩衝器停用電路，連接複數資料輸入緩衝器。
於一些實施例，各對上游串列端子及下游串列端子的第一端子及第二端子位在實質垂直第一表面及第二表面的共同軸上。於一些實施例，各對上游串列端子及下游串列端子的第一端子位在軸上，該軸繞垂直裝置的第一表面及第二表面的軸旋轉180°，從垂直裝置的第一表面及第二表面的軸通過裝置中心，通過各對上游串列端子及下游串列端子的第二端 子。於一些實施例，資料輸入緩衝器停用電路包含暫存器，設定用於指示在記憶體裝置堆疊中的最後一個記憶體裝置，並停用複數資料輸入緩衝器。於一些實施例，資料輸入緩衝器停用電路包含在命令內的目標裝置位址，該命令係由具有裝置ID電路所提供之裝置ID的控制電路所接收，以選擇性停用複數資料輸入緩衝器。於一些實施例，當目標裝置位址為裝置的上游時，停用複數資料輸入緩衝器。
一些實施例提供於半導體裝置堆疊中選擇半導體裝置之方法，包含以下步驟：a)提供邏輯位準給在堆疊中之第一裝置上的第一複數串列穿矽介層輸入；b)在第一裝置內，接收在第一複數串列穿矽介層輸入上的該些邏輯位準，置亂所接收的邏輯位準，以及提供置亂接收的邏輯位準到與堆疊中之第二裝置之第一複數串列穿矽介層輸入連接之第一複數穿矽介層輸出；c)在第二裝置內，接收在第一複數串列穿矽介層輸入上的該些邏輯位準，置亂所接收的邏輯位準，以及提供置亂接收的邏輯位準到與堆疊中第三裝置之第一複數串列穿矽介層輸入連接之第一複數穿矽介層輸出；d)在第三裝置內，接收在第一複數串列穿矽介層輸入上的該些邏輯位準；以及e)利用在第一裝置、第二裝置、以及第三裝置各個所接收的邏輯位準，選擇第一裝置、第二裝置、或第三裝置其中之一。
於一些實施例，第一裝置、第二裝置、第三裝置為相同的。於一些實施例，各裝置的串列穿矽介層輸出位在與對應的穿矽介層輸入相同的軸上，該軸係垂直裝置表面。於一些實施例，串列穿矽介層輸出位在垂直於裝置表面之軸上，係從垂直對應穿矽介層輸入之裝置表面之軸，繞裝置中心旋轉180°。於一些實施例，置亂包含將在第一串列穿矽介層輸入 接收的邏輯位準連接到第二串列穿矽介層輸出，以及將在第二串列穿矽介層輸入接收的邏輯位準連接到第三串列穿矽介層輸出。於一些實施例，置亂包含將在第一串列穿矽介層輸入接收的邏輯位準連接到第二串列穿矽介層輸出，以及將在第二串列穿矽介層輸入接收的邏輯位準連接到第三串列穿矽介層輸出，第一裝置的第一串列穿矽介層輸入接收第一位準，而第一裝置的第二串列輸入穿矽介層接收相對於第一邏輯位準的第二邏輯位準。於一些實施例，置亂包含將在第一串列穿矽介層輸入接收的邏輯位準連接到第二串列穿矽介層輸出，以及將在第二串列穿矽介層輸入接收的邏輯位準連接到第三串列穿矽介層輸出，第一裝置的第一串列穿矽介層輸入接收第一位準，第一裝置的第二串列輸入穿矽介層接收相對於第一邏輯位準的第二邏輯位準，以及置亂第一裝置、第二裝置、以及第三裝置各個中所接收的邏輯位準，以形成溫度計碼。於一些實施例，串列穿矽介層輸入直接連接到在各裝置內的串列穿矽介層輸出。於一些實施例，在第一裝置、第二裝置、以及第三裝置各個所接收的邏輯位準表示裝置在裝置堆疊中的位置。於一些實施例，在第一裝置、第二裝置、以及第三裝置各個所接收的邏輯位準表示裝置在裝置堆疊中的位置，且將其編碼以提供裝置ID。於一些實施例，在第一裝置、第二裝置、以及第三裝置各個所接收的邏輯位準表示裝置在裝置堆疊中的位置，提供含包含裝置位址的命令，以及將裝置位址與第一裝置、第二裝置、以及第三裝置各個內的邏輯位準相較，以決定哪個裝置應該行該命令。於一些實施例，在第一裝置、第二裝置、以及第三裝置各個所接收的邏輯位準表示裝置在裝置堆疊中的位置，提供含包含裝置位址的命令，以及將裝置位址與第一裝置、第二裝置、以及第三裝置各個內的邏輯位準相較，以決定哪個裝置應該行該命令，且僅有單一個裝置執行該命令。
雖然本發明範例實施例以詳細說明如上，但不用於限制本發明範疇，本發明可以各種實施例實施。
31‧‧‧底部墊

Claims (12)

  1. 一種於一半導體裝置堆疊中選擇一半導體裝置之方法，包含：a)提供邏輯位準給在一堆疊中之一第一裝置上的第一複數串列穿矽介層輸入；b)在該第一裝置內，接收在該第一複數串列穿矽介層輸入上的該些邏輯位準，置亂所接收的邏輯位準，以及提供置亂接收的邏輯位準到與該堆疊中之一第二裝置之第一複數串列穿矽介層輸入連接之一第一複數穿矽介層輸出；c)在該第二裝置內，接收在該第一複數串列穿矽介層輸入上的該些邏輯位準，置亂所接收的邏輯位準，以及提供置亂接收的邏輯位準到與該堆疊中一第三裝置之第一複數串列穿矽介層輸入連接之一第一複數穿矽介層輸出；d)在該第三裝置內，接收在該第一複數串列穿矽介層輸入上的該些邏輯位準；以及e)利用在該第一裝置、該第二裝置、以及該第三裝置所接收的邏輯位準，選擇該第一裝置、該第二裝置、或該第三裝置其中之一。
  2. 如申請專利範圍第1項所述之選擇半導體裝置之方法，其中該第一裝置、第二裝置、以及第三裝置為相同的。
  3. 如申請專利範圍第1項所述之選擇半導體裝置之方法，其中在該些裝置各個的該串列穿矽介層輸出位在垂直於該裝置的表面與該對應穿矽介層輸入相同的軸上。
  4. 如申請專利範圍第1項所述之選擇半導體裝置之方法，其中該串列穿矽介層輸出位在一軸上，該軸垂直於該裝置之表面，係從垂直該對應穿矽介層輸入之該裝置的表面之一軸，繞該裝置之該中心旋轉180°。
  5. 如申請專利範圍第1項所述之選擇半導體裝置之方法，其中該置亂包含將在一第一串列穿矽介層輸入接收的一邏輯位準連接到一第二串列穿矽介層輸出，以及將在一第二串列穿矽介層輸入接收的一邏輯位準連接到一第三串列穿矽介層輸出。
  6. 如申請專利範圍第5項所述之選擇半導體裝置之方法，其中該第一裝置的該第一串列穿矽介層輸入接收一第一邏輯位準，且該第一裝置的該第二串列穿矽介層輸入接收相對於該第一邏輯位準之一第二邏輯位準。
  7. 如申請專利範圍第6項所述之選擇半導體裝置之方法，其中將該第一裝置、第二裝置、以及第三裝置中所接收的邏輯位準置亂，以形成溫度計碼。
  8. 如申請專利範圍第1項所述之選擇半導體裝置之方法，其中該串列穿矽介層輸入直接連接到各裝置內的串列穿矽介層輸出。
  9. 如申請專利範圍第1項所述之選擇半導體裝置之方法，其中在該第一裝置、第二裝置、以及第三裝置中所接收的邏輯位準表示於裝置堆疊中該裝置的位置。
  10. 如申請專利範圍第9項所述之選擇半導體裝置之方法，其中將在該第一裝置、第二裝置、以及第三裝置中所接收的邏輯位準編碼，以提供一裝置ID。
  11. 如申請專利範圍第9項所述之選擇半導體裝置之方法，更包含以下步驟：提供包含一裝置位址之一命令之步驟，以及將該裝置位址比較該 第一裝置、第二裝置、以及第三裝置各個內的邏輯位準，以決定哪個裝置應該執行該命令。
  12. 如申請專利範圍第11項所述之選擇半導體裝置之方法，其中僅一單一裝置執行該命令。
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