KR20120090955A - 스택킹용으로 적합된 집적 회로의 인터럽트된 쓰루-실리콘-비어 이용 방법 - Google Patents

스택킹용으로 적합된 집적 회로의 인터럽트된 쓰루-실리콘-비어 이용 방법 Download PDF

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피터 비. 길링햄
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모사이드 테크놀로지스 인코퍼레이티드
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Abstract

상호 연결된 집적 회로(IC)들의 스택에서의 사용을 위해 적합된 IC에 있어서, 인터럽트된 쓰루-실리콘-비어(TSV)들이 인터럽트되지 않은 TSV들에 추가로 제공되어 있다. 인터럽트된 TSV는 스택의 IC들 사이에 공통의 나란한 경로들과는 다른 신호 경로들을 제공한다. 이것은, IC 식별 스킴 및 다른 기능성들이, 스택의 교호의 IC들의 각을 이룬 회전을 요구하지 않고, TSV들을 이용하여 구현될 수 있게 한다.

Description

스택킹용으로 적합된 집적 회로의 인터럽트된 쓰루-실리콘-비어 이용 방법 {USING INTERRUPTED THROUGH-SILICON-VIAS IN INTEGRATED CIRCUITS ADAPTED FOR STACKING}
본 출원은, 그 전체가 이 명세서에 참조로 통합되어 있는, 미국 동시 계속 가출원 제61/239,211호(2009년 9월 2일 출원) 및 미국 출원 제12/757,540호(2010년 4월 9일 출원)에 대한 우선권을 청구한다.
본 발명은 일반적으로 집적 회로에 관한 것이고, 보다 상세하게는, 상호 연결된 집적 회로의 스택된 배열(stacked arrangement)에 관한 것이다.
쓰루 실리콘 비어(Through Silicon Via; “TSV”) 기술은, 스택된 반도체 집적 회로(IC) 칩들의 연결을 위한 신흥 해결책이다. TSV 밀도가 와이어 접합용 기존의 패드(pad)보다 매우 더 높을 수 있기 때문에, 매우 넓은 버스(bus)들이 가능하다. 와이어 접합용의 보통의 접합 패드들이 약 l00um의 평면 치수들을 갖는데 반해, TSV는 l0um 또는 심지어 더 작을 수 있다. 다수의 스택된 칩들 사이에 버스를 연결하는 것은, 칩들의 스택내의 각 칩 사이에서 연결이 수직으로 만들어지기 때문에, 간단하다. 도 1은, 웨이퍼 스태킹(wafer stacking) 전에, 단일의 집적 회로 다이(die)내의 TSV 구조의 단면을 나타낸다. TSV는 활성 회로 및 상호 연결(active circuitry and interconnect)의 층들을 통해 그리고 실리콘 기판을 통해 칩의 하부로부터 연장한다. 패드는 TSV에 전기적으로 연결된 다이의 상부 및 하부 표면에 위치된다. 최종적으로, 땜납 볼(solder ball)은 상부 패드에 부착된다.
TSV를 제조하기 위한 프로세스는, 참조로 이 명세서에 통합되어 있는, “Proceedings of the IEEE vol. 97, no. 1, January 2009”에 공개된, 마코토 모토요시(Makoto Motoyoshi)의 “Through-Silicon Via (TSV)”의 논문에 기술되어 있다. 먼저, 반도체 회로는, 상부 층 접합 패드를 포함하여, 활성 회로 및 상호 연결 층들을 완성하기 위해 주지의 프로세스들을 이용하여 실리콘 웨이퍼상에 제조된다. 웨이퍼는, 그 다음에, 두께를 감소시키기 위해 이측이 연마될 수 있다. 웨이퍼의 상측은, 후속하는 연마 및 TSV 프로세스 단계들 동안에 기계적인 지지를 제공하기 위해, 그리고 활성 회로 및 상호 연결 층들을 보호하기 위해, 핸들 웨이퍼(handle wafer)에 접합될 수 있다. 그 다음에, 포토레지스트 층(photoresist layer)이 웨이퍼의 이면 및 TSV가 형성될 영역들에 도포된다. 딥 실리콘 에칭(deep silicon etch) 프로세스 및 연속하는 반응성 이온 에칭(reactive ion etch; “RIE”) 프로세스는, 상측 접합 패드들의 하부를 노광시키기 위해 활성 회로 및 상호 연결 층 및 기판의 양쪽을 통해서, 웨이퍼의 후방으로부터 연장하는 관통 구멍(through hole)들을 생성한다. 에칭 프로세스는 금속 접합 패드에 의해 중단된다. 그 다음으로, 관통 구멍내의 측벽 절연체는 저온 플라즈마 증강 화학 기상 증착(plasma-enhanced chemical vapor deposition; “PECVD”) SiO2를 이용하여 형성된다. 이것은, TSV가 기판을 단락시키는 것을 방지한다. 추가적인 RIE프로세스는, TSV 컨택트(contact)를 가능케 하도록 상측 접합 패드의 하부로부터 SiO2를 제거한다. 컨택트 금속 층 및/또는 확산 장벽(diffusion barrier) 금속 층은 이러한 스테이지(stage)에서 관통 구멍내에 퇴적될 수 있다. 관통 구멍은, 그 다음에, 전도성 페이스트와 같은 전도성 재료로, 또는 도금 또는 금속 CVD와 같은 프로세스를 통해서 채워진다. 최종 단계는, 웨이퍼 하부의 금속의 퇴적 및 하부 접합 패드의 형성이다. 핸들 웨이퍼는 그 다음에 제거되고, 땜납 볼이 상부 접합 패드에 부착된다.
칩 스택은, TSV 축들을 따라 정렬되는 TSV들을 각각 대응시키고(축방향으로 정렬된 TSV들을 초래함), 온도를 상승시켜 땜납 볼 재료를 녹여서, 하나의 상부 위에 하나의 다이를 위치시키는 것에 의해 조립된다. 도 2는 TSV 상호 연결을 가진 2개의 스택된 칩들의 단면을 나타낸다. 프로세스는 더 많은 칩들을 스택하도록 반복될 수 있다.
도 2에 나타낸 수직 TSV 상호 연결은, 모든 칩이 동일한 세트의 TSV들에 동일한 방식으로 연결되는 버스 상호 연결을 위해 유용하다. 메모리 칩들은, 2009년 2월에 “the ISSCC Digest of Technical Papers”에 공개된 강(Kang) 등의 논문 “8Gb 3D DDR3 DRAM using Through Silicon Via Technology”에 나타내어진 바와 같이(페이지 130 참조), 그리고 이 명세서에 참조로 통합되어 있듯이, 공통의 어드레스, 데이터, 및 제어 버스들에 이러한 식으로 연결될 수 있다. 하지만, 서로 각각 분간할 수 없는 버스화된 메모리를 스택하는 것에 있어서의 문제가 남아 있다. 즉, 판독 및 기입과 같은 커맨드들이 스택내의 단일의 칩에 의해서만 실행되도록, 각각의 칩을 고유하게 식별하는 문제이다. 종래의 인쇄 회로 기판 메모리 서브시스템들 또는 와이어-접합된 다칩 패키지들에 있어서, 일반적으로, 고유한 칩 인에이블 신호 CE는, 어떤 칩이 어드레스(address)되고, 어떤 칩이 데이터버스의 제어를 갖는지를 식별하기 위해 버스를 공유하는 각각의 디바이스에 송신된다. 이러한 접근법은, 연속적인 수직 TSV들과만 연결되는 스택된 메모리 디바이스들에서는 작용하지 않는다.
이 명세서에 참조로 통합된 미국 특허 출원 공개 제2009/0127668호는 이러한 문제에 대한 해결책을 제공한다. TSV를 가진 공통 다이의 스택에 있어서, 모든 다른 다이는, 각각의 다이상의 중간의 회로를 통과하는 직렬 TSV 연결을 제공하기 위해 180°만큼 회전된다. 이러한 해결책의 단점은, TSV들이 일반적으로 직사각형 다이의 기하학적 중심인 칩의 회전의 축에 대하여 대칭적으로 위치되어야 한다는 것이다. 이것은, TSV들의 배치에 있어서의 유연성을 감소시키고 다이 사이즈 패널티(die size penalty)를 이끌 수 있다. NAND 플래시와 같은 일부의 메모리 디바이스들은 이러한 접근법을 못하게 할, 다이의 하나의 에지를 따라 위치되는 패드들을 갖는다.
이 명세서에 참조로 통합된 미국 특허 출원 공개 제2009/0161402호는 다이 회전을 통해 직렬 TSV 연결을 만드는 유사한 방법을 개시한다. 스택내의 모든 다이로의 공통의 연결들을 가진 메모리 버스 대신에, 직렬의 포인트-투-포인트 데이지-체인드 링(serial point-to-point daisy-chained ring)이 사용된다. 모두가 참조로 이 명세서에 통합되어 있는, 미국 특허 출원 공개 제2007/0233917호, 제2007/0234071호, 및 제2008/0155219호는, 직렬의 포인트-투-포인트 데이지-체인드 링 토폴로지(topology)에서의 디바이스 ID 할당에 대한 몇몇의 대안들을 개시한다. 직렬의 포인트-투-포인트 데이지-체인드 링 구성은, 링이 TSV들을 이용하여 완전하게 연결될 수 없다고 하는 단점을 갖는다. 특히, 와이어 접합은, 데이터를 제어기에 되 패스시키기 위해서, 패키지 기판에 스택의 상부 다이를 연결시키도록 요구된다.
이 명세서에 참조로 통합된, 미국 특허 공개 제2007/0165457호는, 각각의 메모리 디바이스를 통과하는 상류의 경로 및 하류의 경로를 갖는 직렬의 포인트-투-포인트 토폴로지를 개시한다. 상부 디바이스는, 제어기로 돌아가는 직접 연결을 갖지 않으므로, 상기한 접합 와이어들이 요구되지 않는다. 하지만, 모든 스택된 메모리 디바이스들이 동일하다는 것을 가정하면, 최종 디바이스는 제어기로의 하류의 링크(link)들에 대한 연결되지 않은 입력들을 가질 것이다. 이러한 연결되지 않은 입력들은, 랜덤한 노이즈를 픽 업(pick up)할 수 있고, 각각의 하류 링크에, 따라서 불필요한 로직 천이(logic transition)들을 유발하며, 따라서 불필요한 전력 낭비를 유발한다.
상기한 관점에서, 상기한 바와 같은 단점들을 회피하는 연결된 집적 회로들의 스택된 배열들을 제공하는 것이 이상적이다.
도 1은 종래 기술의 TSV들을 가진 IC를 개략적으로 예시한다.
도 2는 종래 기술의 TSV들에 의해 상호 연결된 IC들의 스택을 개략적으로 예시한다.
도 3 및 4는 본 발명의 모범적인 실시예들에 따른 인터럽트되지 않은 그리고 인터럽트된 TSV들에 의해 상호 연결된 IC들의 스택을 개략적으로 예시한다.
도 5는 본 발명의 모범적인 실시예들에 따른 IC들의 스택에 있어서의 IC 식별을 지원하기 위해 교호의 IC 회전을 가진 TSV들 사이의 온-칩(on-chip) 상호 연결들을 결합하는 것을 개략적으로 예시한다.
도 6은 본 발명의 모범적인 실시예들에 따른 IC들의 스택에 있어서의 IC 식별을 지원하기 위해 인터럽트된 TSV들과 결합된 가산기 회로를 개략적으로 예시한다.
도 7 및 8은, 본 발명의 모범적인 실시예들에 따른 IC들의 스택에 있어서의 IC 식별을 지원하기 위해 인터럽트된 그리고 인터럽트되지 않은 TSV들과 결합된 카운터(counter) 회로 배열을 개략적으로 예시한다.
도 9 및 10은, 본 발명의 모범적인 실시예들에 따른 IC들의 스택에 있어서의 IC 식별을 지원하기 위해 인터럽트된 그리고 인터럽트되지 않은 TSV들과 결합된 디코딩/포워딩 로직(decoding/forwarding logic)을 개략적으로 예시한다.
도 11은, 본 발명의 모범적인 실시예들에 따른 스택된 IC 식별을 지원하는 인터럽트된 TSV들과 결합된 스택된 IC 액세스에 대한 인터럽트되지 않은 TSV들의 병렬 버스 아키텍쳐를 개략적으로 예시한다.
도 12는, 본 발명의 모범적인 실시예에 따른 스택에 있어서의 IC들의 개수를 결정하기 위해 도 11의 병렬 버스 아키텍쳐와 더불어 사용될 수 있는 시그널링을 예시하는 타이밍도이다.
도 13은, 본 발명의 예시적인 실시예들에 따른 교호의 IC 회전을 채용하는 SDRAM 스택에 있어서의 인터럽트된 그리고 인터럽트되지 않은 TSV들에 대한 신호 할당을 개략적으로 예시한다.
도 14는 본 발명의 모범적인 실시예들에 따른 IC 스택의 스택된 TSV들의 하중 감소를 위한 직렬의 포인트-투-포인트 인터페이싱을 개략적으로 예시한다.
도 15는, 본 발명의 모범적인 실시예들에 따른 결점이 있는 TSV들을 순응시키기 위한 보우팅 로직(voting logic)을 가진 TSV 중복 스킴을 개략적으로 예시한다.
본 발명의 예시적인 실시예들은, 다이 회전에 대한 필요 없이, 스택내의 연속적인 집적 회로 다이를 통해 직렬 연결들을 제공하는 인터럽트된(interrupted) TSV들을 이용한다. 인터럽트된 TSV로, 하부 패드와 상부 패드간의 연결은, 직접 (인터럽트되지 않은(uninterrupted)) 수직 연결들 외의 연결들을 가능케 하도록, 단절된다.
도 3은, 직접 수직 연결들이 아닌 연결들을 제공하기 위해 본 발명에 따른 인터럽트된 TSV들을 이용하여 상호 연결된 스택된 칩들의 일예를 나타낸다. 위치 A에서의 TSV들은, 상부 금속 층과 다이의 하부면의 패드 사이의 일반적인 인터럽트되지 않은 수직 연결들이고, 위치 B, C 및 D에서의 TSV들은 인터럽트된 TSV들이다.
칩의 상호 연결 영역과 활성 회로내에는, 많은 전도성 층들이 있을 수 있다. 현대의 로직 프로세스들은, 9층의 금속 상호 연결 또는 심지어 더 많은 층의 금속 연결을 갖는다. 상부 금속 층은 금속 n으로서 여기에 표시되어 있고, 하부 층은 금속 1로서 표시되어 있다. 또한, 연결들은 폴리실리콘(polysilicon) 또는 심지어 확산 층들로 만들어질 수 있다. 하부 패드로부터 상부 패드에 수직으로 연장하는 종래 기술의 연속적인 TSV들(도 1 및 2를 또한 참조)과는 달리, 인터럽트된 TSV(B,C,D)는, 하부 패드로부터 기판을 통해서 연장하고, 그 다음에 활성 회로 및 상호 연결 영역내에서 금속 층 1에서 종결한다. 금속 1 TSV 단자는, 활성 회로 및 상호 연결 영역내의 임의의 회로에 연결될 수 있다. 다양한 실시예들에 있어서, 인터럽트된 TSV들(B,C,D)은 층 1 및 층 n 사이의 여러 금속 층들에서 종결한다. 상부 금속 층 n은 인터럽트되지 않은 TSV들과 인터럽트된 TSV들의 양쪽에 대해 다이의 상부 표면에서 연결을 제공한다. 인터럽트된 TSV로, 하부 패드(31)는, 도 3 및 4에서의 금속에서 대응하는 위에 놓이고 축방향으로 정렬되는 상부 패드로부터 분리되고 전기적으로 별개이다. 기계적 서포트에 대해서, 상부 금속 연결 및 하부 금속 연결의 양쪽은, 각각, 몇몇의 금속 층들, 예컨대, 관통 구멍에서의 재료에 대한 컨택트를 위해 금속 2와 결합된 금속 1, 및 상부 패드로의 상부 연결(TSV 출력)을 위한 금속 n-1과 결합된 금속 n을 포함할 수 있다.
관통 구멍들을 에칭하고 TSV 전도성 재료들을 채우기 위한 프로세스는, 종래 기술과 본질적으로 동일한 채로 남는다. 인터럽트되지 않은 TSV A의 경우에 있어서, 딥 실리콘 에칭 프로세스 및 잇따른 반응성 이온 에칭(RIE) 프로세스들은 상부 금속 층 n에서 종결할 것이다. 인터럽트된 TSV(B, C, 또는 D)에 대해서, 프로세스는 하부 금속 층에서 종결할 것이다. 이러한 에칭 프로세스의 향상된 균일성을 위해서, A에서의 인터럽트된 TSV조차 인터럽트된 TSV들과 동일한 하부 금속 층, 예컨대, 금속 1을 이용하여 형성될 수 있고, 상부 금속으로의 연결이, 도 4에 나타낸 바와 같이, 활성 회로 및 상호 연결 영역내에서 금속 층들과 보통의 비어들을 통해 만들어질 수 있다. 이것은, 인터럽트된 TSV의 경우에 있어서는, 하부 금속 층으로의 더 얕은 관통 구멍을 과도하게 에칭하고, 인터럽트되지 않은 TSV들의 경우에 있어서 상부 금속 층으로의 더 깊은 관통 구멍을 부족하게 에칭하는 것과 같은 문제들을 방지할 수 있다.
인터럽트된 TSV는, 교호의 칩 회전에 대한 필요 없이, 공통의 칩들의 스택에 있어서의 칩들간의 직렬 연결들을 생성하는데 사용될 수 있다. 따라서, 공통의 구성 칩들상의 TSV들의 위치는 임의이고, 회전의 축에 대해 대칭과 같은 제한들을 겪지 않을 수 있다.
인터럽트된 TSV들(B,C,D)은 요구되는 기능에 대한 장점들일 수 있는 바와 같이, 수직으로 연속적인 (인터럽트되지 않은) TSV들(A)과 결합될 수 있다. 예를 들면, 메모리 칩들의 스택에 있어서, 데이터, 어드레스, 및 제어 버스들이 인터럽트되지 않은 TSV들을 이용할 수 있고, 칩 식별 버스는 도 3 및 4에 도시된 바와 같이 서로 엇갈리는 방식(staggered manner)으로 상호 연결된 인터럽트된 TSV들을 채용할 수 있다. 이것은, 스택내에서 칩들을 고유하게 식별할 능력을 제공한다. 하부 칩의 TSV들은, 도시된 바와 같이, 로직 “1” 및 로직 “0” 레벨들에 연결된다. 일부의 실시예들에 있어서, 로직 “1”은 포지티브(positive) 공급 전압 Vdd이고, 로직 “0”은 그라운드(ground) 공급 전압 Vss이다. (도 3 및 4에서 A에 지정된 모든 TSV들에 의해 형성되는) 상호 연결된, 인터럽트되지 않은 TSV들의 수직 스택은, 로직 “1”에 (하부 칩의 대응하는 패드(31)에서) 연결되며, 3의 다른, 인터럽트된 TSV들 B, C, 및 D는 로직 “0”에 (하부 칩의 대응하는 패드(31)에서) 연결된다.
인터럽트된 TSV들(B,C,D) 중에서, 칩의 상부에 위치되는 각각의 출력 패드는, 칩의 하부에 위치되고 상부 패드로부터 축방향으로 오프셋되는, 개개의 입력 패드에 연결된다. 이러한 축방향 오프셋 피쳐를 갖는 인터럽트된 TSV들은 또한 여기서는 서로 엇갈리는 TSV들로 칭해진다. 개개의 서로 엇갈린 TSV들 B, C, 및 D에 의해 연결되는 상부 및 하드 패드들의 축방향으로 오프셋된 쌍들의 결과로서, 각각의 칩은 4개의 TSV들(A, B, C, 및 D)로부터, 최하위 칩에 대해“1000”으로, 다음의 칩에 대해 “1100”으로, 그리고 도시된 최상위 칩에 대해 “1110”으로 시작하는, 비트들의 상이한 조합을 수신한다. 이러한 타입의 코드는 써모미터 코드로 종종 불리운다. 다른 코드들은, 서로 엇갈린 TSV들을 이용하는 상호 연결의 결과로서 칩으로부터 칩으로 변화하는 다른 코드들이 채용될 수 있다. 서로 엇갈린 TSV들의 개수는, 고유한 칩 식별 코드들의 더 넓은 범위를 제공하도록 증가될 수 있다. 서로 엇갈린 TSV 접근법의 이익은, 칩 ID 코드들을 생성하도록 요구되는 TSV들 사이에 끼어 있는 로직 또는 활성 회로가 없다는 것이다. 몇몇의 실시예들에 있어서, TSV에 수신되는 로직 레벨들은 표 1에 나타낸 바와 같이 2진수로 인코딩된다.
Figure pct00001
몇몇의 실시예들에 있어서, 칩들의 스택을 어드레싱하는 것에 있어서, 제어기는, 개개의 인터럽트되지 않은 수직으로 상호 연결된 TSV들을 통해서 다수의 칩 인에이블(Chip Enable)(CE) 신호들을 스택내의 모든 칩에 제공한다. 스택내의 각각의 칩은, 상기한 써모미터 코드와 같은, 그 자신의 고유의 칩 식별 코드에 대응하는 CE 신호 조합에만 대응할 것이다. 몇몇의 실시예들에 있어서, 제어기는, 각각의 명령과 더불어 상기 표 1에 나타내어진 인코드된 칩 ID 어드레스 필드를 송신한다. 인코드된 칩 ID가 (표 1을 이용하여 결정된 온-칩으로서) 명령내의 인코드된 칩 ID 필드와 매치하는 칩만이 명령에 응답한다.
직렬의 TSV 연결들은, 미국 특허 출원 공개 제2009/0127668호에 기술된 다이 회전 접근법과 조합된 인터럽트된 TSV들의 서로 엇갈린 배열을 이용하여 또한 생성될 수 있다. 도 5는 스택될 4 칩들의 상부 평면도를 나타낸다. 도면에 있어서, 작은 속이 찬 원은 TSV 및 칩의 하부의 접합 패드를 나타낸다. 이것은, (칩 상부에 접합 패드를 선택적으로 포함할 수 있는) TSV 입력으로서 칭해진다. 큰 개방 원은 땜납 볼 및 칩 상부의 접합 패드를 나타낸다. 이것은, (칩 하부에 접합 패드 및/또는 TSV를 선택적으로 포함할 수 있는) TSV 출력으로서 칭해진다. V0 및 V1로서 부호가 부여된 2개의 곧은 수직의 (즉, 인터럽트되지 않은) TSV들은, 상부 및 하부 접합 패드들의 양쪽과 함께 TSV 및 땜납 볼을 포함한다. 이러한 인터럽트되지 않은 TSV들은, 더 큰 개방 원들 내부의 더 작은 속이 찬 원들로서 나타내어져 있다. V0 및 V1은 칩의 회전의 중신에 대칭적으로 대향하는 위치들에 자리한다. 하나의 칩이 180° 회전되고, 다른 회전되지 않은 칩의 상부에 위치될 때, 하부 칩상의 V0 및 V1은 상부 칩상의 V0 및 V1에 각각 연결될 것이다. 이러한 예에 있어서, 하부 및 양쪽의 V0 및 V1에 있는 칩 1은 패키지 기판을 통해 Vdd에 연결된다.
각각의 다이에 있어서, I1, I2, 및 I3로 부호가 부여된 3개의 TSV 입력들과 Ol, O2, 및 O3로 부호가 부여된 3개의 TSV 출력들이 또한 있다. 다이가 회전되지 않은 다이의 상부에 위치되고 회전될 때, 하부 다이 상의 Ol, O2, 및 O3는 상부 다이 상의 I1, I2, 및 I3에 각각 연결될 것이다. 다이 내에 있어서, 내부의 연결들을 통해, V0는 O3에 연결되고, I1은 O2에 연결되며, I3는 O1에 연결된다. 칩 1로서 식별된 하부 다이 상에는, I1, I2, 및 I3가 표시된 바와 같이 패키지 기판을 통해서 Vss에 연결된다. 칩 2는 180° 회전되고 칩 1의 상부에 위치된다. 칩 2상의 I3는 하부 칩상의 O3로부터 Vdd를 수신하고, 이러한 로직 레벨을 O1에 제공한다. 칩 2상의 I1 및 I2는 Vss에 남는다. 칩 3은, I2가 Vss에 남아 있는 동안, 칩 1과 동일한 배향을 갖고, I1 및 I3의 양쪽에서 Vdd를 수신한다. 칩 4는 칩 2와 동일한 배향을 갖고, I1, I2, 및 I3에서 Vdd를 수신한다. 이러한 식으로, 각각의 칩은, 칩 식별자로서 사용될 수 있는 3개의 입력들 I1, I2, 및 I3에서 로직 레벨들의 고유한 조합을 수신한다. 이러한 접근법은, 서로 엇갈린, 인터럽트된 TSV들의 개수를 증가시키는 것에 의해 더 많은 수의 칩들을 수용하도록 연장될 수도 있다.
앞서 설명된 바와 같이 칩들의 스택내의 개별적인 칩들을 고유하게 식별하는 것에 대한, 서로 엇갈린, 인터럽트된 TSV들의 사용은 스택내의 각각의 축가적인 칩에 대하여 각각의 칩상에 하나의 추가적인 TSV 입력 및 출력을 요구한다. 큰 스택에 있어서, 이것은, 상당한 수의 TSV들을 초래할 수 있다. 해결책은, 인코드된 칩 ID 코드들을 상기한 해결책에서의 유사한 타입의 코드들 또는 써모미터보다는 오히려 TSV들을 통해 전파시키는 것이다. 이를 위해서, 몇몇의 실시예들은, 도 6에 나타낸 바와 같이, 각각의 다이의 하부에서의 TSV 입력들과 각각의 다이의 상부에서의 TSV 출력들 사이에 2진 가산기(61)를 제공한다.
각각의 칩은, TSV 입력들로부터 n-비트 2진 워드(word)를 취하고, 2진수 “1”을 가산하여 증가된 n-비트 2진 워드를 TSV 출력들에 제공하는 2진 가산기(61)를 포함한다. 스택의 하부에서의 제1 칩에서의 TSV 입력들은, 예컨대, 2진수 ‘..0000’을 나타내는, Vss에 연결될 수 있고, 그래서 제2의 칩이 2진수 ‘..0001’을 수신할 것이며, 제3의 칩이 ‘..0010’을 수신할 것이다, 등등. 이러한 접근법은, 스택내에서 2n 다이까지 고유하게 어드레싱할 수 있다. 수신된 커맨드들내의 인코드된 칩 ID 필드들에 의해서든 또는 전용의 칩 인에이블 입력들에 의해서든, 특정한 칩이 인에이블되고/어드레싱될 때, 스택내의 각 칩에서의 TSV 입력들은 식별을 위한 (외부 제어기에 의해 시발된 바와 같은) 칩 ID 코드를 제공한다. 이러한 접근법은, 교호의 다이 회전 및 인터럽트되지 않은 TSV들로 또는 인터럽트된 TSV들로 구현되는 직렬의 TSV 연결들을 이용하여 구현될 수 있다.
칩들의 스택내에서 개별적인 칩들을 고유하게 식별하는데 필요한 TSV에 대해 더 절약하기 위해, 몇몇의 실시예들은, 도 7 및 8의 예에 나타내어진 바와 같이 직렬의 접근법을 사용한다. 3개의 추가적인 TSV들이 각각의 칩 상에 제공된다. 2개의 인터럽트되지 않은 TSV들은 모든 칩을 통해 전파하여 리셋 및 클럭(Clk)을 배포한다. 인에이블 신호는, 모든 칩에 있어서 설정 가능 D-형 플립-플롭(flip-flop)(71)의 직렬의 (인터럽트된) TSV 입력 및 출력을 통해 라우트(route)된다. 플립-플롭(71)은, 그 자신의 D 입력 단자에서 스택에 있어서의 이전의 칩으로부터 TSV 입력 Ein을 수신하고, 스택에 있어서의 다음의 칩에 대해 TSV 출력 Eout에 그 자신의 Q 출력을 제공한다. 스택 파워-업(power-up)에서, 리셋 입력이 2진 카운터 출력을 “..000”으로 리셋하기 위해 그리고 D-형 플립-플롭의 출력을 “1”로 설정하기 위해, 일 기간동안 하이(high)로 홀드(hold)된다. 스택의 하부 칩에서의 Ein0 입력은 로우(low)로 홀드된다. 리셋 입력은 그 다음에, 하이 로직 레벨로부터 로우 로직 레벨로 취해진다.
제1의 상승 클럭 에지(rising clock edge)에서, 리셋 입력이 로우로 초래된 후에, 2진 카운터(72)는 제1의 (하부의) 칩을 제외하고 스택의 각 칩에 있어서 기록을 낼 것이고, “...000”으로부터 “..001”로 증가될 것이다. 제1 칩의 카운터(72)는, Ein0이 카운터를 증가되지 않게 막는 로우 로직 레벨을 갖기 때문에, 리셋 상태 “...000”에 남아 있을 것이다. 동일한 클럭 에지에서, 제1 칩의 D-형 플립-플롭의 Q 출력은 “1” 설정 상태로부터 “0”으로 변화할 것이다. 이러한 Q 출력은, 스택내의 제2 칩의 Ein1 입력에 연결하는 TSV 출력 Eout0에 제공된다. 제2 칩이, 클럭의 제1 상승 에지 동안에, En1 입력상에 로직 “1”을 갖기 때문에, 카운터는 “..000”으로부터 “..001”로 증가될 것이다. Ein1이 클럭의 제1 상승 에지 후에 로우로 진행한 후에, 제2 칩의 카운터는 더 증가하는 것이 방지되고 “..001”에 남을 것이다. 유사하게, 스택내의 제3 칩의 카운터는, 리셋 입력의 디-어서션(de-assertion) 후에 클럭의 제1의 2개의 상승 에지들에서 증가될 것이고, “..010”에서 카운팅을 멈출 것이다. 인에이블 신호 Ein의 디-어서션은, 각각의 연속적인 칩에 대한 카운팅을 금지하기 위해 클럭의 각 상승 에지에서 칩 스택의 하나 더의 레벨을 통해 전파한다. 이러한 식으로, 스택내의 각 칩은 고유한 칩 ID, 즉, 그 자신의 카운터(72)의 출력을 할당받는다. 이러한 접근법은, 교호의 다이 회전 및 인터럽트되지 않은 TSV들로 또는 인터럽트된 TSV들로 구현되는 직렬 TSV 연결들을 이용하여 구현될 수 있다.
도 9 및 10에 나타낸 바와 같은 실시예들은, 직렬 연결된 프로토콜을 이용하여 전송되는 초기화 시퀀스(initialization sequence)를 통해 스택내의 칩들에 대한 고유한 식별자들을 제공한다. 몇몇의 실시예들에 있어서, 프로토콜은, 주기적으로 또는 초기화 후에 실행되는 백그라운드 관리 동작(background maintenance operation)과 같은, 다른 동작들을 또한 지원한다. 몇몇의 실시예들에 있어서, 프로토콜은, 칩의 보통의 기능성 동작들, 예컨대, 메모리 칩의 판독 및 기입 동작들을 또한 지원한다.
직렬로 연결된 프로토콜에 있어서, 커맨드들이 스택내의 이전의 디바이스로부터 스택내의 하나의 디바이스에서 수신된다. 몇몇의 실시예들에 있어서, 수신된 커맨드들은 수신 디바이스내로 래치(latch)되고, 또한 스택내의 다음 디바이스로 포워드(forward)된다. 예시적인 커맨드 패킷은 표 2로서 나타내어져 있다.
디바이스 ID 커맨드 어드레스 어드레스 데이터 데이터 데이터 .....
커맨드 패싯내의 각 필드는, 정확히 1 바이트의 길이를 가질 수 있고 또는 상이한 길이를 가질 수 있다. 각각의 비트는, 1-비트 동기 인터페이스상에서 순차적으로 전송될 수 있고, 또는 각각의 필드는 단일 클럭 에지에서 전송될 수 있다. 클럭킹(clocking)은, 클럭의 양쪽 에지들을 이용하는 2중 데이터 레이트(double data rate; “DDR”) 또는 클럭 신호의 하나의 에지를 이용하는 단일 데이터 레이트(single data rate; “SDR”)일 수 있다. 커맨드는, 커맨드가 어드레스될 디바이스를 표시하는 디바이스 ID 필드, 메모리 판독 또는 메모리 기입과 같은 커맨드의 타입을 표시하는 커맨드 필드, 커맨드에 좌우되는 하나 이상의 선택적인 어드레스 필드, 및 커맨드에 좌우되는 하나 이상의 선택적인 데이터 필드를 포함한다.
커맨드가 디바이스 ID 필드에 표시된 특정 디바이스에 어드레스되면, 몇몇의 실시예에 이어서, 그 디바이스에 있는 커맨드 디코딩/포워딩 로직(91)이 커맨드를 래치하고 실행할 것이지만, 커맨드를 스택내의 다음 디바이스에 포워드할 필요가 없다. 몇몇의 실시예들에 있어서, 디바이스 ID 필드는, 브로드캐스트 커맨드(broadcast command), 예컨대 ‘11111111’를 표시하는데 또한 사용된다. 이러한 경우에 있어서, 커맨드는 각각의 디바이스 상의 로직(91)에 의해 실행될 것이다. 몇몇의 실시예들에 있어서, 리셋 후에, 각각의 디바이스는 커맨드, 예컨대, 브로드캐스트 설정 디바이스 ID 커맨드(Broadcast Set Device ID command)를 수신하도록 준비된다. 브로드캐스트 설정 디바이스 ID 커맨드의 일 예는 표 3에 나타내어져 있다.
디바이스 ID 커맨드 데이터
11111111 11111111 00000000
(몇몇의 실시예들에서 커맨드 필드내에 ‘11111111’로 표시되는) 브로드캐스트 설정 디바이스 ID 커맨드의 수신 시에, 디바이스내의 로직(91)은, 그 자신의 내부 디바이스 ID 레지스터(register)를 패킷의 데이터 필드내에서 발견되는 값으로 로드(load)할 것이다. 다른 타입의 커맨드 패킷에 있어서, 로직(91)은 통상적으로, 변화되지 않은 커맨드 패킷을 후속하는 디바이스에 포워드할 것이다. 하지만, 브로드캐스트 설정 디바이스 ID 커맨드에 있어서, 브로드캐스트 설정 디바이스 ID 커맨드 패킷을 변화되지 않은 다음 디바이스로 포워드하기 보다는 오히려, 로직(91)은 커맨드를 포워드하기 전에 데이터 필드를 증가시킬 것이다. 만약, 예컨대, 내부의 제어기가 TSV 스택내의 제1 디바이스에 커맨드를 데이터 필드내의 값 ‘00000000’으로 송신한다면, 스택내의 제1 디바이스는 그 자신의 디바이스 ID에 대해 이러한 값을 취하고, 값을 ‘00000001’로 증가시켜, 데이터 필드내에 증가된 값을 가진 결과적인 브로드캐스트 설정 디바이스 ID 커맨드를 다음 디바이스에 송신할 것이다. 스택내의 각각의 디바이스가 동일한 방식으로 커맨드를 처리하고, 그래서 각각의 디바이스가 고유한 디바이스 ID 값을 획득한다.
몇몇의 실시예들에 있어서, 직렬의 패킷 기반 프로토콜은, 도 9로부터 보여지듯이, 단일 비트 데이터 스트림을 지원하도록 기껏 4개의 TSV만을 요구한다. 이것들은, 데이터 입력 D 및 데이터 출력 Q용의 인터럽트된 TSV, 커맨드 스트로브 입력(command strobe input)(CSI) 및 커맨드 스트로브 출력(CSO)용의 인터럽트된 TSV, 클럭(Clk)용의 인터럽트되지 않은 TSV, 및 리셋(R*)용의 인터럽트되지 않은 TSV를 포함한다.
초기화시에, 제어기는, 스택내의 하부 디바이스에 브로드캐스트 설정 디바이스 ID 커맨드를 발생하고, 스택내에서 지원될 최대 개수의 디바이스들을 통해 전파하기 위해서, 커맨드에 대해 충분한 클럭 에지들을 제공할 것이다. 도 10은, 스택내의 제1의 3개의 디바이스들을 통한 브로드캐스트 설정 디바이스 ID 커맨드들의 타이밍을 나타낸다. 클럭은 나타내어져 있지 않다. SDR 또는 DDR 클럭킹이 채용될 수 있다. 데이터 스트림은, 8 클럭 에지들이 패킷내의 각각의 바이트를 전송하는데 요구될, 단일 비트 폭일 수 있거나, 단일 클럭 에지가 각각의 바이트를 전송하는데 요구될, 바이트 폭일 수 있거나, 임의의 다른 실용적인 폭일 수 있다. 패킷의 3개의 필드내의 데이터는 16진수 포맷으로 나타내어져 있다. 나타낸 예에 있어서, 패킷은, 그것이 다음 디바이스에 포워드되기 전에, 완전하게 수신된다. 몇몇의 실시예들에 있어서, 수신 디바이스는, 그것이 이전의 디바이스로부터 패킷을 완전하게 수신되기 전에, 다음 디바이스에 패킷을 전송하기 시작한다.
칩 ID 할당에 뒤이어서, 임의의 상기한 접근법들 또는 다른 방법에 의해, 제어기는 몇몇의 실시예들에 있어서 얼마나 많은 디바이스들이 스택내에 있는가를 판정한다. 몇몇의 실시예들에 있어서, 각각의 칩은, 도 11에 나타낸 바와 같이, 인터럽트되지 않은 TSV 연결들을 통해서 양 지향성 데이터 버스들 및, 단 지향성 디바이스 ID, 어드레스, 및 커맨드 버스들에 병렬로 연결된다. 제어기는, 스택내의 각각의 가능성 있는 다이에 대해 메모리 내의 몇몇 장소를 기입하고, 그 다음에 각각의 다이가 실제적으로 존재하는지의 여부를 판정하기 위해 장소들을 판독한다. 몇몇의 실시예들은, 도 11의 병렬 버스 아키텍쳐를 이용하여, 스택내에 존재하는 메모리 디바이스들의 개수를 판정하기 위한 도 12의 커맨드 시퀀스를 이용한다.
도 12는 SDRAM, DDR SDRAM, 또는 LPDDR SDRAM과 같은 동기식 DRAM용의 커맨드들, 어드레스들, 및 데이터의 시퀀스를 나타낸다. 클럭이 나타내어져 있다. 도 12의 “커맨드”는 RAS*, CAS*, WE*, 및 CE*와 같은 주지의 SDRAM 제어 핀들을 집합적으로 말한다. 디바이스 ID 버스는, TSV들을 통하는 연결을 가진 스택된 디바이스들의 동작을 지원하기 위한 일반적인 DRAM 인터페이스에 대한 추가이다. 예시적인 목적을 위해서, 데이터 버스는, 다른 데이터 폭들이 수용될 수 있을지라도, 8-비트 버스로서 나타내어져 있다. 유사한 커맨드 시퀀스들은, DDR2 SDRAM, DDR3 SDRAM, 및 NAND 플래시 메모리와 같은 메모리의 다른 형태들에 적용될 수 있다.
제어기는, 뱅크 활성화(Bank Activate)(BA) 커맨드로 시작하는 일련의 커맨드들을, 디바이스 ID = 00(본 예에 있어서 스택내의 제1의 디바이스)과 함께 뱅크 어드레스 0 및 로우 어드레스 0을 지정하는 어드레스 비트들(도면에서는 0,0으로 축약됨)을 가진 DRAM에 송신한다. 뱅크 활성화 프로세스가 완료될 수 있게 하는 기간 후에, 제어기는 기입 커맨드(WR)를, 뱅크 어드레스 0 및 칼럼 어드레스 0을 지정하는 어드레스 비트들(도면에서는 0,0으로 축약됨)과 그 뒤를 이어서 “55” 및 “AA”로 기입될 2 바이트 버스트(burst)의 데이터를 함께 디바이스 0에 송신한다. 제어기는 그 다음에 계속해서, 유사한 쌍들의 BA 및 WR 커맨드들을, 시스템 또는 제어기에 의해 지원되는 최대 개수까지의 각각의 가능성 있는 디바이스 ID까지 발행한다. 특정 디바이스 ID가 스택내에 존재하지 않으면, 그 디바이스 ID에 대응하는 커맨드들이 무시될 것이다.
기입 동작들을 완료한 후에, 제어기는 그 다음에, 어느 것들이 실제적으로 존재하는지를 판정하기 위해 스택내의 각각의 가능성 있는 디바이스를 판독한다. 판독 프로세스는 디바이스 ID = 00(본 예에 있어서 스택내의 제1의 디바이스)과 함께 뱅크 어드레스 0 및 로우 어드레스 0을 지정하는 어드레스 비트들(도면에서는 0,0으로 축약됨)을 가진 DRAM에 대해서 뱅크 활성화(BA) 커맨드에 의해 시작한다. 뱅크 활성화 프로세스가 완료될 수 있게 하는 기간 후에, 제어기는 판독 커맨드(RD)를, 뱅크 어드레스 0 및 칼럼 어드레스 0을 지정하는 어드레스 비트들(도면에서는 0,0으로 축약됨)과 함께 디바이스 0에 송신한다. 기간 후에, 디바이스 0은 예기된 데이터 “55” 및 “AA”를 데이터 버스상에 제공한다. 데이터 버스는, 몇몇의 실시예들에 있어서, 트라이-스테이티드 버스(tri-stated bus)이다.
디바이스 ID=0을 가진 디바이스가 없는 경우에, 데이터 버스는 플로팅(floating)에 남아 있을 것이고, 제어기에 의해 판독된 데이터는 불확실해질 것이다. 데이터 패턴 “55” 및 “AA”은, 바이트내의 각 비트가 “55”로부터 “AA”로의 천이에 있어서 변화하기 때문에, 사용된다. 플로팅 데이터 버스가 이러한 패턴을 모방할 것이라는 것이, 고도로 있을 법하지 않다. 더 길고 더 복잡한 패턴이, 패턴을 모방하는 노이즈의 가능성을 더 감소시키기 위해 사용될 수 있다. 교정 패턴이 검출되는 경우에, 제어기는 존재하는 디바이스를 인식한다. 제어기는, 그 다음에, 제어기 또는 시스템에 의해 지원되는 최대 개수의 디바이스 ID들까지 판독 시퀀스를 계속한다. 만약, 예컨대, 임의의 하나의 특정한 디바이스 ID가 예기되는 데이터를 돌려주지 않으면, 제어기는, n개의 디바이스들이 지원되는 것을 가정하여, n-1 디바이스들이 스택내에 있다는 것을 판정한다. 몇몇의 실시예들에 있어서, 제어기는, 모든 가능성 있는 디바이스 ID 수들과 관련된 디바이스들로부터 데이터를 판독하여 결점이 있는 다이를 알려고 시도한다. 예기되는 데이터를 되돌려주는데 실패한 디바이스 수보다 더 높은 디바이스들이 발견되면, 사이에 있는 디바이스가, 그것이 보통의 동작에서 사용되지 않게 되도록, 노트(note)될 수 있다.
웨이퍼 제조 프로세스가 인터럽트된 TSV를 가능케하는 경우에, 다이상의 TSV의 장소는 한정되지 않는다. 프로세스가, 상부의 TSV 패드와 하부의 TSV 패드 사이에 연결을 전달하는 것을 가능케 하지 않는 경우에, 몇몇의 실시예들은 다이 회전에 기반하는 접근법을 채용한다. 예를 들면, 직사각형 다이는, 90° 회전이 정사각형 또는 대략 정사각형 다이용으로 특별히 또한 가능할 수 있을지라도, 교호하는 180°회전으로 스택될 것이다. 직렬 연결들은 상부 볼을 갖지 않은 입력 TSV들을 가질 것이고, 출력 TSV들은 상부 볼을 갖는다. 상부 패드는 입력 TSV에 대해서 선택적이나, 출력 TSV는 하부 패드 및 실리콘 관통 구멍을 포함하거나 포함하지 않을 수 있다. 직렬 입력 TSV는 칩의 회전 중심으로부터 등거리에 직렬 출력에 180° 대향하여 위치됨으로써, 칩이 스택되었을 때, 직렬 출력의 상부의 볼이 상부 다이의 직렬 입력 TSV의 하부 패드를 접촉한다. 하부 칩의 직렬 입력 TSV는 칩과의 임의의 접촉을 그 이상으로 만들지 않는다. 다이 회전을 통해 연결된 2개의 직렬 TSV들을 포함하는 DDR 타입의 SDRAM의 TSV 영역에 대한 다이 레이아웃의 일 예가 도 13에 예시되어 있다. TSV 영역은, 양측에 위치된 메모리의 뱅크들과 더불어, 칩의 중심에 있다.
도 13의 예시적인 아키텍쳐에 있어서, 2개의 직렬의 TSV 연결들 S0 및 S1이 제공되어 있다. 접미사 “o”에 의해 표시되는 출력들은, 속이 찬 원에 의해 표시되는 바와 같이 상부 볼을 갖는다. 접미사 “i”에 의해 표시되는 입력들은, 테두리 원에 의해 표시되는 바와 같이 상부 볼을 갖는다. 이러한 2개의 직렬 TSV 연결들은 상기한 칩 ID 할당 기술들 중 임의의 것을 지원할 수 있다. 대안적으로, 추가적인 직렬 TSV 연결들이, 서로 엇갈린 TSV 접근법(도 3 및 4) 또는 2진 가산기 접근법(도 6)의 경우에 있어서 더 높은 수의 칩 ID를 지원하도록, 제공될 수 있다. 카운터(도 7 및 8) 또는 직렬의 프로토콜(도 9 및 10)의 접근법들에 있어서, 클럭 및 리셋과 같은 요구되는 병렬 배분된 제어 신호들은 보통의 메모리 신호들과 공유될 수 있고 또는 인터럽트되지 않은 TSV들의 전용의 스택들에 의해 제공될 수 있다.
도 13에서 TSV들의 나머지는, 32개의 DQ 핀들 및 DQS/DQS* 페어 퍼 바이트(pair per byte)를 가진 동기식 DDR SDRAM타입의 인터페이스를 나타낸다. 각각의 DQ 핀의 기능성은 교환할 수 있기 때문에, 교호의 칩 회전은 문제를 제기하지 않는다. 하나의 다이상의 DQ0는 다음 다이의 DQ31에 연결되지만, 각각의 다이는 판독 및 기입의 양쪽에 대해서 동일 비트를 액세스할 것이다. 마찬가지로, 2개의 뱅크 어드레스 비트들(BA), 10개의 다중화된 로우/칼럼 어드레스 비트들(RCA), 및 8개의 로우 어드레스 온리 비트들(RA)이 있다. 이러한 그룹들내의 비트들이 또한 교환할 수 있다. 리셋(R*), CLK, CLK*, RAS*, CAS*, 및 WE*를 포함하여 기능들이 교환될 수 없는 다수의 고유한 신호들이 또한 있다. 이러한 신호들은, 대향하는 수직 TSV 연결들에서 복제된다. 몇몇의 실시예들에 있어서, 제어기는, 동일한 신호들을 갖는 동일 기능에 대응하는 양쪽의 수직 TSV들을 구동한다. 각각의 다이는 TSV들 중 하나에서 신호를 수신하고 그 외는 무시할 수 있다. 몇몇의 실시예들에 있어서, TSV들은 각각의 다이 상에서 함께 단락되고, 제어기는 단일 신호만을 구동한다. 이러한 접근법은, 부하를 증가시키고, 주어진 동작 주파수에 대해서 스택될 수 있는 칩들의 개수를 제한할 수 있다. 몇몇의 실시예들에 있어서, 직렬 연결된 TSV들은 상기한 고유 신호들의 각각에 대해 사용된다. 이것은 각각의 다이에 2개의 TSV를 여전히 요구하지만, 제어기는 단일 신호만을 구동한다. 부하는, 각각의 다이 상에서의 2개의 TSV 및 그것들간의 결합으로 인해서, 물론 더 높다.
또한 도 13 아키텍쳐에는, DIa-DId로서 지정된 4개의 디바이스 ID 어드레스 비트들이 포함된다. 각각의 커맨드에 의해, 제어기는 본 예에 있어서 16개의 디바이스들까지의 스택을 지원하는 4-비트 디바이스 ID를 제공한다. 비트들 DIa-DId에 매치하는 (예컨대, 상기한 기술들 중 하나에 의해 할당되는) 디바이스 ID를 가진 디바이스만이 커맨드를 실행할 것이다. DI 비트들이 DRAM 제어 신호들과 동일한 방식으로 복제되었을 수 있지만, 이것은 요구되는 총 8개의 TSV들을 필요로 해야할 것이다. 대신에, DI 비트 할당은 칩 ID 할당에 기반된다. 짝수 칩 ID에 있어서, DIa, DIb, DIc, 및 DId 입력들은, 각각, 내부의 온-칩 신호들 DIO, DI1, DI2, 및 DI3에 할당된다. 짝수 칩 ID 디바이스들에 관하여 180° 회전된 칩들을 나타내는 홀수 칩 ID 디바이스들에 있어서, DIa, DIb, DIc, 및 DId 입력들은, 각각, DI3, DI2, DI1, 및 DI0에 할당된다. 온-칩 디바이스 ID 레지스터의 최하위 비트에 의해 제어되는 단순한 다중화기 회로가, TSV DIa, DIb, DIc, 및 DId 입력들에 기반하여 내부의 DIO, DI1, DI2, 및 DI3를 제공하는데 사용된다. 임의의 미션 모드 DRAM 동작들이 일어나기 전에, 디바이스 ID들이 할당되어야 하기 때문에, 이러한 접근법은 TSV들을 절약할 수 있다. RAS* 및 CAS*와 같은 다른 DRAM 핀들이 또한, 디바이스 ID에 기반하여 할당되고 짝을 이룰 수 있다. 디바이스 ID 할당에 사용되는 리셋(R*) 및 CLK/CLK*와 같은 핀들만이 복제되거나 직렬로 연결될 필요가 있다.
대다수의 스택된 디바이스들이 지원될 때, 병렬 연결된 어드레스, 커맨드, 및 데이터 버스들에 대한 부하가 최대 동작 주파수를 제한할 수 있다. 이러한 경우에 있어서, 도 14에 나타낸 바와 같이, 적절한 레지스터드 로직(registered logic)(141)을 포함하는 직렬의 포인트-투-포인트 인터페이스를 사용하는 것이 유리하다. 각각의 디바이스만이 인접한 디바이스를 구동해야 하기 때문에, 부하가 현저히 감소되어 더 높은 속도의 동작을 가능케 한다. 제어기로부터의 단 지향성 출력 버스는 커맨드들, 어드레스들, 및 기입 데이터를 스택내의 제1 디바이스에 제공한다. 이러한 버스는 단일의 비트 버스, 바이트-폭 버스 또는 다른 폭일 수 있다. 클럭은, 제어기에 의해 제공된다. 이것은 싱글 엔디드 클럭(single ended clock) 또는 차동 클럭일 수 있다. 클럭킹은 SDR 또는 DDR일 수 있다. 클럭은, 커맨드/어드레스/기입 데이터 버스와 중심 정렬될 수 있고, 또는 그것은 에지 정렬될 수 있다. 클럭은, 나타내어진 바와 같이 스택내의 각 디바이스에서 재생될 수 있고, 또는 그것은 스택내의 일부 또는 모든 디바이스들에 병렬로 버스될 수 있다. 직렬의 패킷 기반 칩 ID 할당 버스와 유사한 기능성을 갖는 커맨드 스트로브(CS)가 또한 포함된다. 제어기가 또한, 나타내어진 바와 같이 스택내의 각각의 디바이스에서 재생성될 수 있거나 스택내의 일부 또는 모든 디바이스들에 병렬로 버스될 수 있는 리셋 신호를 제공한다. 판독 데이터는 단 지향성 판독 데이터 버스상에서 제어기에 돌려 보내진다. 이러한 하류 버스상에 판독 데이터를 제공하는 디바이스는, 판독 데이터 버스트를 묘사하기 위해 하류의 데이터 스트로브(ds)를 또한 어서트(assert)할 것이고, 그래서 하부 디바이스들이 데이터를 인식하여 그것을 제어기쪽으로 패스할 것이다. 일반적으로, 각각의 디바이스는, 상류 및 하류의 경로 양쪽에 풀 클럭 사이클 레이턴시(full clock cycle latency)를 더한다. 제어기는, 따라서, 스택의 각 레벨이, 다음의 하위 레벨보다 2 풀 클럭 사이클 나중에 판독 데이터를 제공할 것으로 예기할 것이다.
도 14에 나타낸 구성에 있어서, 디바이스들은, 판독 커맨드로부터 고정된 레이턴시를 가진 하류의 버스에 판독 데이터를 구동하는 것에 의해 판독 데이터에 응답한다. 몇몇의 실시예에 있어서, 제어기는, 판독 데이터가 하류의 판독 데이터 버스에 자리하게 될 때를 표시하도록 메모리 스택에 상류의 데이터 스트로브를 제공한다. 이것은, 판독 및 기입 데이터 전송이 독립적으로 제어될 수 있게 하고 동시에 발생할 수 있게 한다. 파워 업시에, 제어기는, 직렬 패킷 기반 칩 ID 할당에 대해서 상기한 동일한 방식으로 상류의 커맨드/어드레스/기입 데이터 버스를 이용하여 디바이스 ID를 초기화할 수 있다. 제어기는 그 다음에, 도 11의 아키텍쳐에 대해서 상기한 바와 같이 기입 및 판독 커맨드들을 발행할 수 있다. 표 4는, 메모리의 장소에 2-바이트 패턴 “55, AA”을 기입하고 그 다음에 메모리의 장소로부터 2-바이트 패턴 “55, AA”을 판독하기 위한 일련의 커맨드들을 나타낸다. 간략화를 위해서, DRAM에 대해서, 먼저 뱅크 활성화 커맨드 그리고 그 다음의 기입 또는 판독 커맨드를 포함하는, 2 단계들이 요구될 수 있을지라도, 단일 커맨드가 나타내어져 있다. NAND 플래시 디바이스에 대해 유사하게, 판독을 위해 페이지 판독과 그 다음으로 버스트 판독 커맨드가 요구되거나, 기입을 위해 데이터 로드와 그 다음의 페이지 프로그램이 요구될 수 있다. 표 4에 있어서, 간략화된 단일 판독 커맨드는 ‘00000000’로 인코드되고, 간략화된 단일 기입 커맨드는 ‘00000001’로 인코드된다.
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표 4의 동작의 시퀀스에 뒤이어서, 제어기는 얼마나 많은 디바이스들이 스택에 있을가를 판정할 것이다. 몇몇의 실시예들은, 디바이스가 판독되지 않을 때, 제어기에 쓰레기가 돌려 보내지는 것을 방지한다. 몇몇의 실시예들에 있어서, 제어기는, 스택내의 더 상위의 존재하지 않는 디바이스로부터의 하류의 입력들을 디스에이블시키기 위해서, 스택내의 최종 디바이스의 레지스터에 기입할 수 있다. 판독 커맨드와 더불어 어드레스되는 디바이스만이 데이터 스토로브(DS)를 어서트할 것이다. 하위의 디바이스들은, 임의의 추가적인 게이팅(gating) 없이, 수신된 판독 데이터 및 스트로브를 간단히 넘겨줄 수 있다.
몇몇의 실시예들에 있어서, 스택내의 모든 디바이스는, 어떤 디바이스가 하류의 판독 데이터 경로에 데이터를 둘 것인가를 판정하기 위해 판독 커맨드들을 감시한다. 스택내의 하위의 디바이스들만이, 상위의 디바이스로부터 판독 데이터가 예기될 때, 하류의 판독 데이터 경로 입력들을 인에이블할 것이다. 타이밍을 교정하는 것으로 이것을 달성하기 위해, 디바이스는, 어드레스된 디바이스가 스택내에서 상위인지 또는 하위인지의 여부를 커맨드내의 디바이스 ID로부터 판정해야할 것이다. 하위일 경우, 경로는 연속적으로 디스에이블될 수 있다. 상위일 경우, 디바이스는, 커맨드내의 디바이스 ID로부터 그 자신의 디바이스 ID를 감하고, 그 다음에, 그 자신의 판독 데이터 입력에서 나타나는 추가적인 레이턴시(수신된 커맨드와 실제 판독 데이터 사이의 지연의 추가적인 클럭 사이클의 수)를 판정하기 위해 결과에 2를 곱한다. 총 레이턴시는, 계산된 추가적인 레이턴시에 판독 커맨드로부터 판독 데이터로의 고정된 레이턴시를 더하는 것에 의해 또는, 상류의 데이터 스트로브가 제공되는 경우에, 계산된 추가적인 레이턴시에 상류의 데이터 스트로브로부터 판독 데이터로의 고정된 레이턴시를 더하는 것에 의해 판정된다. 스택내의 각 디바이스와 제어기가 이러한 동작을 실행하면, 하류의 데이터 스트로브(DS)가 요구되지 않는다. 제어기가 오로지, 스택내에 물리적으로 존재하는 디바이스 ID들에 커맨드들을 송신하는 것을 가정하면, 상위 디바이스는 오로지, 그 자체가 어드레스될 때, 하류에 판독 데이터를 송신할 것이다.
결점이 있는 TSV 연결이 칩 ID가 적절하게 지정되는 것을 막을 수 있는 잠재성이 있다. 일반적으로, 칩 ID 할당 전용의 TSV들의 개수는, 어드레스, 데이터, 및 제어 전용의 TSV들의 개수에 비해 적을 수 있다. 수백 및 어쩌면 1000개의 TSV들이 몇몇의 어플리케이션에서 예기된다. 칩 ID 할당은 기껏 3개의 TSV들만을 요구할 수 있다. 따라서, 여분의 칩 ID 할당 TSV들을 제공하는 상대 비용이 크지 않고, 그래서 해밍 코드(Hamming code)와 같은 일반적인 에러 정정이 결점이 있는 TSV들의 문제를 해결하기 위해 몇몇의 실시예에 적용된다.
도 15는, 본 발명의 예시적인 실시예들에 따른 2/3 보우팅 로직을 개략적으로 예시한다. ina, inb, 및 inc로서 지정된, 3개의 분리된 TSV 입력들은, 동일한 디지털 데이터에 대해 3개의 경로들을 제공한다. 임의의 에러들이 없을 경우에, 3개의 TSV 입력들은 임의의 주어진 시간에 동일한 로직 레벨을 가질 것이다. 모든 3개의 TSV 입력들이 로직 0이면, NAND 게이트들(151-153)은 모두 로직 1을 출력하고, NAND 게이트(154)는 로직 0을 출력한다. 모든 3개의 TSV 입력들이 로직 1이면, NAND 게이트들(151-153)은 모두 로직 0을 출력하고, NAND 게이트(154)는 로직 1을 출력한다.
하지만, (예컨대, 이전 다이로부터의 결점이 있는 TSV 연결로 인해서) TSV 입력들 중 임의의 하나가 결점이 있으면, 2/3 보우팅 로직은 에러를 교정한다. 예를 들면, 결점이 있는 TSV 연결은, 하나의 TSV 입력을 기판에 단락되게 하여 Vss로, 즉, 로직 0 레벨로 홀드될 수 있게 한다. 로직 1 레벨에서의 다른 2개의 TSV 입력들로, NAND 게이트들(151-153) 중 하나가, 양쪽의 입력들에서 로직 1을 가질 것이고, 그래서 그 출력은 로직 0일 것이다. 이것은 로직 0 입력을 NAND 게이트(154)에 제공하여, 그것이 로직 1을 출력하게 한다. 한편, TSV 입력들 중 2개가 로직 0이고 제3의 TSV 입력이 로직 1에서 결점이 있으면, NAND 게이트들(151-153)은 모두 로직 1을 NAND 게이트(154)에 출력하여, 그것이 로직 0을 출력하게 할 것이다.
NAND 게이트(154)에 의해 출력되는 결점이 교정된 레벨은 내부적으로 사용될 수 있고, 스택내의 다음 다이에 제공되는, outa, outb, 및 outc로 지정되는, 3개의 분리된 TSV 출력들에 또한 제공될 수 있다. 따라서, 클럭 신호 연결을 포함하는 임의의 신호 연결은, 단일의 결점이 있는 TSV로부터 면역이 될 수 있다. 더 넓은 데이터 필드를 위해서, 보다 효율적인 해밍 에러 교정이 채용될 수 있다.
예컨대, 각각의 칩이 도 11에 나타내어진 수직의 TSV 입력들을 통해서 양 지향성 데이터 버스들, 그리고 단 지향성 디바이스 ID, 어드레스, 및 커맨드 버스들에 병렬로 연결된다. 몇몇의 실시예들은, 따라서, 디바이스 ID버스에 보우팅 로직 또는 다른 하드웨어 에러 교정을 적용한다.
직렬의 패킷 기반 칩 ID 할당을 통한 칩 ID들의 할당 후에, 직렬 패킷 인터페이스는 다른 진단 커맨드들을 송신하는데 사용될 수 있다. 특히, 이러한 경로들내에 결점이 있는 TSV들이 없다는 것을 보장하도록 어드레스 및 커맨드 버스들을 검사하는 것이 이상적이다. 몇몇의 실시예들은, 어드레스 및 커맨드 버스들에서 데이터를 수신하도록 그리고 데이터 버스에서 데이터를 출력하도록 디바이스들에게 명령하는, 추가적인 직렬의 커맨드들, 예컨대, 표 5에 나타낸 바와 같은 ‘10000001’ 및 ‘10000010’을 스택내의 각 디바이스에 제공한다. 데이터 버스가 어드레스 및 커맨드 버스들보다 일반적으로 훨씬 더 넓기 때문에, 각각의 어드레스 및 커맨드 비트는 다수의 데이터버스 핀들에 송신될 수 있다. 데이터 패턴이 개별적인 어드레스에 제공되는 패턴과 동일하거나 제어 비트가 적어도 하나의 데이터버스 비트에 나타나면, 어드레스된 칩에 대한 어드레스 또는 제어 비트 입력이 작동한다. 동기 인터페이스의 경우에 있어서, 이러한 방법은, 클럭 입력에 또한 적용될 수 있다. 어드레스 또는 제어 비트 입력이 하나 이상의 데이터버스 비트들에 대해 적절하게 기능하는 것으로 나타내어지지만, 어드레스 또는 제어 비트 입력과 관련된 하나 이상의 다른 데이터버스 비트들이 패턴을 출력하지 않으면, 그 데이터버스 비트들은 결점이 있다. 커맨드들 ‘10000001’ 및 ‘10000010’은 영속적이고, 그래서 그것들은 검사가 완료된 후에 커맨드 ‘10000000’로 소거되어야 한다. 최종적으로, 스택내의 각각의 칩은 기입 데이터 입력에 대해 검사되어야 한다. 이것은, 이전의 단계들에서 어드레스 및 커맨드 입력과 데이터 출력을 검증한 후에, 보통의 어드레스, 커맨드, 및 데이터 버스들에 걸치어 달성될 수 있다. 보통의 데이터 기입과 그 다음에 데이터 판독이 실행될 수 있다. 데이터 기입과 데이터 판독 사이에 차이가 있다면, 그것은, 데이터를 판독하기 위해 필요한 경로들이 이미 검증되었기 때문에, 결점이 있는 데이터 입력 버퍼의 결과일 것이다.
커맨드 데이터 설명
10000000 진단 커맨드들을 소거
10000001 데이터 핀에 커맨드 입력을 출력
10000010 데이터 핀에 어드레스 입력을 출력
10000100 여분의 레지스터를 소거
10000101 비트# 커맨드 비트를 스킵
10000110 비트# 어드레스 비트를 스킵
10000111 비트# 데이터 비트를 스킵
11111111 디바이스 ID를 설정
몇몇의 실시예들은, 여분의 어드레스, 제어, 및 데이터 버스 TSV들을 제공함으로써, 결점이 있는 TSV들이 디스에이블되고 여분의 TSV들에 의해 대체될 수 있다. 이것은, 몇몇의 실시예들에서, 도 9 및 10의 직렬 패킷 인터페이스를 통해 송신되는 커맨드들에 의해 제어된다. 몇몇의 실시예들은, 결점이 이는 버스 비트의 위치를 수리 인덱스 레지스터(repair index register)에 기입하고, 그래서 결점이 있는 비트가 바이패스(bypass)되도록 꼬리표가 붙여질 수 있다. 예를 들면, N 비트 어드레스 버스로, 어드레스 비트 4가 결점이 있다면, 데이터 필드 “00000100”를 가진 스킵(skip) 어드레스 비트 커맨드 "10000110"가(표 5 참조) 발행될 것이다. 이러한 커맨드가 실행되고 값이 수리 인덱스 레지스터에 기입된 후에, 어드레스 입력들 0-3이 TSV들(0-3)에 의해 제공될 것이고, TSV 4가 바이패스될 것이며, 어드레스 비트들 4-(N-2)가 TSV 5-(N-1)에 의해 제공될 것이고, 어드레스 비트(N-1)가 예비의 TSV에 의해 제공될 것이다. 전체의 버스에 대해 단일의 예비 TSV를 제공하기 보다는, 다양한 실시예들은, 버스의 복수의 서브셋(subset)의 각각에 하나 이상의 예비 TSV를 할당한다. 모든 적용 가능한 스킵 어드레스 비트 커맨드들이 스택내의 모든 칩들에 제공됨으로써, 모든 칩들이 궁극적으로 동일한 TSV 구성을 사용할 것이다. 몇몇의 실시예들에 있어서, 스택내의 제어기 및 칩들이 모든 사용되지 않는 그리고 결점이 있는 TSV들을 플로팅으로 남겨둠으로써, 결점이 단락 회로에 기인한 경우에 전력이 낭비되지 않는다.
몇몇의 실시예들은,
a) 상부 표면과 하부 표면을 갖는 실질적으로 평면의 다이;
b) 상부 금속 층 및 하부 금속 층을 포함하는 다이의 상부 표면에 배치된 절연 층들에 의해 분리되는 복수의 금속 상호 연결 층들;
c) 다이의 하부 표면으로부터 상부의 금속 층보다 낮은 금속 층으로 연장하며, 상부 금속 층보다 낮은 금속 층에 전기적으로 접촉하는 쓰루 실리콘 비어(TSV);
d) 다이의 하부 표면에 배치되고 쓰루 실리콘 비어에 전기적으로 접촉하는 하부 금속 패드; 및
e) 상부 금속 층보다 낮은 금속 층보다 높은 금속 상호 연결 층에 의해 쓰루 실리콘 비어상에 형성된 상부 금속 패드를 포함하는, 반도체 디바이스를 제공한다.
몇몇의 실시예들에 있어서, 상부 금속 패드는 상부 금속 층에 의해 형성된다. 몇몇의 실시예들에 있어서, 상부 금속 층보다 낮은 금속 층은 하부 금속 층이다. 몇몇의 실시예들에 있어서, 땜납 볼이 상부 금속 패드에 부착된다. 몇몇의 실시예들에 있어서, 하부 금속 패드는 회로 입력에 연결된다. 몇몇의 실시예들에 있어서, 상부 금속 패드는 회로 출력에 연결된다. 몇몇의 실시예들은, 상기 쓰루 실리콘 비어, 상기 상부 금속 패드, 및 하부 금속 패와 실질적으로 동일한 하나 이상의 쓰루 실리콘 비어, 상부 금속 패드, 및 하부 금속 패드를 포함한다. 몇몇의 실시예들은, 다이의 하부 표면에 배치되는 하부 금속 패드, 상부 금속 층보다 낮은 금속 층보다 높은 금속 상호 연결에 의해 형성되는 상부 금속 패드, 및 하부 금속 패드로부터 상부 금속 패드로 연장하는 쓰루 실리콘 비어를 갖는 직접 수직 연결을 포함한다.
몇몇의 실시예들은, 스택으로 조립된 복수의 반도체 디바이스들을 제공하며, 각각의 디바이스는:
a) 상부 표면 및 하부 표면을 갖는 실질적으로 평면인 다이;
b) 상부 금속 층 및 하부 금속 층을 포함하는 다이의 상부 표면에 배치된 절연 층들에 의해 분리되는 복수의 금속 상호 연결 층;
c) 다이의 하부 표면으로부터 상부 금속 층보다 낮은 금속 층으로 연장하고, 상부 금속 층보다 낮은 금속 층을 전기적으로 접촉하는 쓰루 실리콘 비어(TSV);
d) 다이의 하부 표면에 배치된 그리고 쓰루 실리콘 비어를 전기적으로 접촉하는 하부 금속 패드; 및
e) 상부 금속 층보다 낮은 금속 층보다 높은 금속 상호 연결 층에 의해 쓰루 실리콘 비어상에 형성된 상부 금속 패드를 포함하며,
스택내의 인접한 디바이스들이, 하나의 디바이스의 상부 금속 패드로부터 다른 디바이스의 하부 금속 패드로 연결된다.
몇몇의 실시예들에 있어서, 인접한 디바이스들은 땜납 볼에 의해 연결된다. 몇몇의 실시예들에 있어서, 디바이스들이 동일하다.
몇몇의 실시예들은, 하부 패드, 상부 패드, 및 상기 상부 패드와 상기 하부 패드를 전기적으로 연결하는 전도성 재료로 채워진 관통 구멍을 각각이 갖는 복수의 쓰루 실리콘 비어(TSV)를 포함하는 실질적으로 평면인 반도체 디바이스를 제공하며, 여기서,
a) 제1 TSV 및 제2 TSV는 회전 각도만큼 분리되고 반도체 디바이스의 평면에 수직한 회전의 축으로부터 등거리에 위치되며;
b) 제3 TSV 및 제4 TSV는 회전 각도만큼 분리되고 회전의 축으로부터 등거리에 위치되며, 제3 TSV는 제2 TSV에 전기적으로 연결되고; 그리고
c) 제5 TSV 및 제6 TSV는 회전 각도만큼 분리되고 회전의 축으로부터 등거리에 위치되며, 제5 TSV는 제4 TSV에 전기적으로 연결되고,
반도체 디바이스는 제4 TSV 및 제6 TSV에 연결된 칩 ID 회로를 더 포함한다. 몇몇의 실시예들에 있어서, 회전 각도는 180°이다. 몇몇의 실시예들은, 제1, 제2, 제3, 및 제4 TSV들의 각각의 상부 패드에 부착되는 땜납 볼을 포함한다.
몇몇의 실시예들은, 스택으로 조립된 3개 이상의 실질적으로 평면인 반도체 디바이스를 제공하며, 각각의 디바이스는 하부 패드, 상부 패드, 및 상기 상부 패드와 상기 하부 패드를 전기적으로 연결하는 전도성 재료로 채워진 관통 구멍을 각각이 갖는 복수의 쓰루 실리콘 비어(TSV)를 포함하며, 여기서, 각각의 디바이스는:
a) 반도체 디바이스의 평면에 수직한 회전의 축에 대향하고 등거리에 위치되는, 제1 TSV 및 제2 TSV;
b) 회전의 축에 대향하고 등거리에 위치되는, 제3 TSV 및 제4 TSV - 제3 TSV는 제2 TSV에 전기적으로 연결됨 -;
c) 회전의 축에 대향하고 등거리에 위치되는, 제5 TSV 및 제6 TSV - 제5 TSV는 제4 TSV에 전기적으로 연결됨 -를 포함하며;
그리고, 디바이스들은;
d) 스택 하부의 제1 디바이스의 제1 및 제2 TSV들의 하부 패드들이 제1 로직 레벨에 연결되고, 제1 디바이스의 제4 및 제6 TSV들의 하부 패드가 제1 로직 레벨에 대향하는 제2 로직 레벨에 연결되며;
e) 제1 디바이스의 상부에 위치되고 회전되는 제2 디바이스의 제1, 제2, 제4, 및 제6 TSV들의 하부 패드들이, 제1 디바이스의 제2, 제1, 제3 및 제5 상부 패드들에 땜납 볼로 각각 연결되고; 그리고
f) 제2 디바이스의 상부에 위치되고 제1 디바이스와 동일한 배향을 갖는 제3 디바이스의 제1, 제2, 제4, 및 제6 TSV들의 하부 패드들이, 제2 디바이스의 제2, 제1, 제3 및 제5 상부 패드들에 땜납 볼로 각각 연결되는, 스택으로 조립되어 있다.
몇몇의 실시예들은,
a) 스택내의 제1 디바이스상의 제1의 복수의 직렬 쓰루 실리콘 비어(TSV) 입력들에 로직 레벨들을 제공하는 단계;
b) 제1 디바이스내에서, 제1의 복수의 TSV 입력들에서 로직 레벨들을 수신하고, 수신된 로직 레벨들을 스크램블(scramble)하며, 스크램블된 수신된 로직 레벨들을 스택내에서 제2 디바이스의 제1의 복수의 직렬 TSV 입력들에 연결된 제1의 복수의 TSV 출력들에 제공하는 단계;
c) 제2 디바이스내에서, 제1의 복수의 TSV 입력들에서 로직 레벨들을 수신하고, 수신된 로직 레벨들을 스크램블하며, 스크램블된 수신된 로직 레벨들을 스택내의 제3 디바이스의 제1의 복수의 직렬 TSV 입력들에 연결된 제1의 복수의 직렬 TSV 출력들에 제공하는 단계;
d) 제3 디바이스내에서, 제1의 복수의 TSV 입력들에서 로직 레벨들을 수신하는 단계; 및
e) 제1, 제2 및 제3 디바이스들의 각각의 수신된 로직 레벨들을 이용하여 디바이스 ID를 제공하는 단계의, 단계들을 포함하는 반도체 디바이스들의 스택내의 디바이스 ID를 수립하는 방법을 제공한다.
몇몇의 실시예들에 있어서, 제1, 제2, 및 제3 디바이스들이 동일하다. 몇몇의 실시예들에 있어서, 디바이스들의 각각의 직렬 TSV 출력들은, 디바이스의 표면에 수직한, 대응하는 TSV 입력들과 동일한 축에 위치된다. 몇몇의 실시예들에 있어서, 직렬 TSV 출력들은, 대응하는 TSV 입력들의 디바이스의 표면에 수직한 축으로부터 디바이스의 중심에 대하여 180° 회전된 디바이스의 표면에 수직한 축에 위치된다. 몇몇의 실시예들에 있어서, 스크램블링은, 제1 직렬 TSV입력에 수신되는 로직 레벨을 제2 직렬 TSV 출력에 연결하는 것과, 제2 직렬 TSV 입력에 수신되는 로직 레벨을 제3 직렬 TSV 출력에 연결하는 것을 포함한다. 몇몇의 실시예들에 있어서, 직렬 TSV 입력들은 각각의 디바이스내의 직렬 TSV 출력들에 직접 연결되어 있다. 몇몇의 실시예들에 있어서, 제1, 제2, 및 제3 디바이스들의 각각에 있어서 수신된 로직 레벨들은 디바이스 ID를 제공하도록 인코드된다.
몇몇의 실시예들은,
a) 스택내의 제1 디바이스상의 제1의 복수의 직렬 쓰루 실리콘 비어(TSV) 입력들에 인코드된 로직 레벨들을 제공하는 단계;
b) 제1 디바이스내에서, 제1의 복수의 TSV 입력들에서 인코드된 로직 레벨들을 수신하고, 인코드된 로직 레벨들에 고정된 파라미터를 더하고, 결과적인 로직 레벨들을 스택내에서 제2 디바이스의 제1의 복수의 직렬 TSV 입력들에 연결된 제1의 복수의 TSV 출력들에 제공하는 단계;
c) 제2 디바이스내에서, 제1의 복수의 TSV 입력들에서 인코드된 로직 레벨들을 수신하고, 인코드된 로직 레벨들에 고정된 파라미터를 더하며, 결과적인 로직 레벨들을 스택내의 제3 디바이스의 제1의 복수의 직렬 TSV 입력들에 연결된 제1의 복수의 직렬 TSV 출력들에 제공하는 단계;
d) 제3 디바이스내에서, 제1의 복수의 직렬 TSV 입력들에서 로직 레벨들을 수신하는 단계; 및
e) 제1, 제2 및 제3 디바이스들의 각각의 수신된 로직 레벨들을 이용하여 디바이스 ID를 제공하는 단계의, 단계들을 포함하는 반도체 디바이스들의 스택내의 디바이스 ID들을 수립하는 방법을 제공한다.
몇몇의 실시예들에 있어서, 고정된 파라미터는 1이다. 몇몇의 실시예들에 있어서, 제1, 제2, 및 제3 디바이스들은 동일하다. 몇몇의 실시예들에 있어서, 직렬 TSV 입력들과 직렬 TSV 출력들은, 디바이스들의 평면에 수직한 공통 축들상에서 디바이스들의 대향 측들에 위치된다. 몇몇의 실시예들에 있어서, 직렬 TSV 출력들은, 대응하는 TSV 입력들의 디바이스의 표면에 수직한 축으로부터 디바이스들의 중심에 대하여 180° 회전된 디바이스들의 표면에 수직한 축에 위치된다.
몇몇의 실시예들은,
a) 카운터를 리셋하는 단계;
b) 다음 디바이스에 카운터 인에이블 신호(counter enable signal)를 어서트(assert)하는 단계;
c) 이전의 디바이스로부터 카운터 인에이블 신호를 수신하는 단계;
d) 이전 디바이스로부터 카운터 인에이블 신호가 어서트되는 동안 클럭 신호의 에지들에서 카운터를 증가시키는 단계;
e) 이전 디바이스로부터 카운터 인에이블 신호가 디-어서트(de-assert)될 때 발생하는 클럭 신호의 에지 후에, 다음 디바이스에 대한 카운터 인에이블 신호를 디-어서트하는 단계;
f) 카운터 출력을 디바이스 ID로서 제공하는 단계의, 단계들을 포함하는 반도체 디바이스내에서 디바이스 ID를 수립하는 방법을 제공한다.
몇몇의 실시예들에 있어서, 클럭의 에지들은 클럭의 상승 에지들이다. 몇몇의 실시예들에 있어서, 다음 디바이스에 대한 카운터 인에이블 신호는 플립-플롭에 의해 제공된다.
몇몇의 실시예들은,
a) 데이터버스 단자들의 복수의 쌍으로서, 각각의 쌍은 디바이스의 제1 표면상의 제1 단자 및 제1 표면에 대향하는 디바이스의 제2 표면상의 제2 단자를 갖고, 제1 및 제2 단자는 쓰루 실리콘 비어(TSV)에 의해 전기적으로 연결되는, 데이터버스 단자들의 복수의 쌍;
b) 제어 단자들의 복수의 쌍으로서, 각각의 쌍은 디바이스의 제1 표면상의 제1 단자 및 디바이스의 제2 표면상의 제2 단자를 갖고, 제1 및 제2 단자는 쓰루 실리콘 비어(TSV)에 의해 전기적으로 연결되는, 제어 단자들의 복수의 쌍;
c) 직렬 단자들의 복수의 쌍으로서, 각각의 쌍은 디바이스의 제1 표면상의 제1 단자 및 디바이스의 제2 표면상의 제2 단자를 갖고, 제1 단자는 쓰루 실리콘 비어(TSV)들에 전기적으로 연결되는, 직렬 단자들의 복수의 쌍;
d) 데이터버스 단자들에 전기적으로 연결되는 복수의 데이터 출력 버퍼;
e) 데이터버스 단자들에 전기적으로 연결되는 복수의 데이터 입력 버퍼;
f) 제어 단자들에 전기적으로 연결되는 제어 회로;
g) 직렬 단자들의 각각의 쌍의 선택된 단자에 전기적으로 연결되는 입력들, 및 직렬 단자들의 각각의 쌍의 선택된 단자 이외의 단자에 전기적으로 연결되는 출력들을 갖는 디바이스 ID 회로를 포함하는 디바이스들의 스택내에 상호 연결을 위해 구성된 반도체 메모리 디바이스를 제공한다.
몇몇의 실시예들에 있어서, 직렬 단자들의 각 쌍의 제1 단자 및 제2 단자는 제1 표면 및 제2 표면에 실질적으로 수직한 공통 축에 위치된다. 몇몇의 실시예들에 있어서, 각 쌍의 직렬 단자들의 제1 단자는, 각 쌍의 직렬 단자들의 제2 단자를 통과하는 디바이스들의 제1 표면 및 제2 표면에 수직한 축으로부터 디바이스의 중심을 통해 디바이스들의 제1 표면 및 제2 포면에 수직한 축에 대하여 180° 회전된 축에 위치된다. 몇몇의 실시예들에 있어서, 디바이스 ID 회로는 가산기를 포함한다. 몇몇의 실시예들에 있어서, 디바이스 ID 회로는 카운터를 포함한다. 몇몇의 실시예들에 있어서, 디바이스 ID 회로는 직렬 커맨드 패킷 디코더를 포함한다. 몇몇의 실시예들에 있어서, 디바이스 ID회로의 입력들은, 복수의 쌍의 직렬 단자들의 제1 단자에 전기적으로 연결된다.
몇몇의 실시예들은,
a) 상류의 직렬 단자들의 복수의 쌍으로서, 각각의 쌍은 디바이스의 제1 표면상의 제1 단자 및 디바이스의 제2 표면상의 제2 단자를 갖고, 제1 단자는 쓰루 실리콘 비어(TSV)에 전기적으로 연결되는, 상류의 직렬 단자들의 복수의 쌍;
b) 하류의 직렬 단자들의 복수의 쌍으로서, 각각의 쌍은 디바이스의 제1 표면상의 제1 단자 및 디바이스의 제2 표면상의 제2 단자를 갖고, 제1 단자는 쓰루 실리콘 비어(TSV)에 전기적으로 연결되는, 하류의 직렬 단자들의 복수의 쌍;
c) 각 쌍의 상류의 직렬 단자들 중 선택된 단자에 전기적으로 연결되는 복수의 커맨드 입력 버퍼 및 각 쌍의 상류의 직렬 단자들 중 선택된 단자 이외의 단자에 전기적으로 연결되는 복수의 커맨드 출력 버퍼;
d) 각 쌍의 하류의 직렬 단자들 중 선택된 단자에 전기적으로 연결되는 복수의 데이터 입력 버퍼 및 각 쌍의 하류의 직렬 단자들 중 선택된 단자 이외의 단자에 전기적으로 연결되는 복수의 데이터 출력 버퍼;
e) 복수의 커맨드 입력 버퍼에 전기적으로 연결되는 제어 회로;
f) 복수의 커맨드 입력 버퍼에 전기적으로 연결되는 디바이스 ID 회로;
g) 복수의 데이터 입력 버퍼에 연결되는 데이터 입력 버퍼 디스에이블 회로를 포함하는 디바이스들의 스택내에 상호 연결을 위해 구성된 반도체 메모리 디바이스를 제공한다.
몇몇의 실시예들에 있어서, 각 쌍의 상류 및 하류의 직렬 단자들의 제1 단자 및 제2 단자는 제1 표면 및 제2 표면에 실질적으로 수직한 공통 축에 위치된다. 몇몇의 실시예들에 있어서, 각 쌍의 상류 및 하류의 직렬 단자들의 제1 단자는, 각 상의 상류 및 하류의 직렬 단자들의 제2 단자를 통과하는 디바이스들의 제1 표면 및 제2 표면에 수직한 축으로부터 디바이스의 중심을 통해 디바이스들의 제1 표면 및 제2 포면에 수직한 축에 대하여 180° 회전된 축에 위치된다. 몇몇의 실시예들에 있어서, 데이터 입력 버퍼 디스에이블 회로는, 메모리 디바이스들의 스택내의 최종 메모리 디바이스를 지시하도록 그리고 복수의 데이터 입력 버퍼를 디스에이블하도록 설정되는 레지스터를 포함한다. 몇몇의 실시예들에 있어서, 데이터 입력 버퍼 디스에이블 회로는, 복수의 데이터 입력 버퍼를 선택적으로 디스에이블하기 위해, 제어 회로에 의해 수신되는 커맨드내의 타깃 디바이스 어드레스를 디바이스 ID 회로에 의해 제공되는 디바이스 ID와 비교한다. 몇몇의 실시예들에 있어서, 복수의 데이터 입력 버퍼는, 타깃 디바이스 어드레스가 디바이스의 상류일 때, 디스에이블된다.
몇몇의 실시예들은,
a) 스택내의 제1 디바이스상의 제1의 복수의 직렬 쓰루 실리콘 비어(TSV) 입력들에 로직 레벨들을 제공하는 단계;
b) 제1 디바이스내에서, 제1의 복수의 TSV 입력들에서 로직 레벨들을 수신하고, 수신된 로직 레벨들을 스크램블하며, 스크램블된 수신된 로직 레벨들을 스택내의 제2 디바이스상의 제1의 복수의 직렬 TSV 입력들에 연결된 제1의 복수의 TSV 출력들에 제공하는 단계;
c) 제2 디바이스내에서, 제1의 복수의 TSV 입력들에서 로직 레벨들을 수신하고, 수신된 로직 레벨들을 스크램블하며, 스크램블된 수신된 로직 레벨들을 스택내의 제3 디바이스상의 제1의 복수의 직렬 TSV 입력들에 연결된 제1의 복수의 TSV 출력들에 제공하는 단계;
d) 제3 디바이스내에서, 제1의 복수의 TSV 입력들에서 로직 레벨들을 수신하는 단계; 및
e) 제1, 제2 및 제3 디바이스들 각각의 수신된 로직 레벨들을, 제1, 제2 또는 제3 디바이스들 중 하나를 선택하는데 사용하는 단계의, 단계들을 포함하는 반도체 디바이스들의 스택내의 반도체 디바이스를 선택하는 방법을 제공한다.
몇몇의 실시예들에 있어서, 제1, 제2, 및 제3 디바이스들이 동일하다. 몇몇의 실시예들에 있어서, 디바이스들의 각각의 직렬 TSV 출력들은, 디바이스의 표면에 수직한, 대응하는 TSV 입력들과 동일한 축에 위치된다. 몇몇의 실시예들에 있어서, 직렬 TSV 출력들은, 대응하는 TSV 입력들의 디바이스의 표면에 수직한 축으로부터 디바이스의 중심에 대하여 180° 회전된 디바이스의 표면에 수직한 축에 위치된다. 몇몇의 실시예들에 있어서, 스크램블링은, 제1 직렬 TSV 입력에 수신되는 로직 레벨을 제2 직렬 TSV 출력에 연결하는 것과, 제2 직렬 TSV 입력에 수신되는 로직 레벨을 제3 직렬 TSV 출력에 연결하는 것을 포함한다. 몇몇의 실시예들에 있어서, 스크램블링은, 제1 직렬 TSV 입력에 수신되는 로직 레벨을 제2 직렬 TSV 출력에 연결하는 것과, 제2 직렬 TSV 입력에 수신되는 로직 레벨을 제3 직렬 TSV 출력에 연결하는 것을 포함하고, 제1 디바이스의 제1 직렬 TSV 입력은 제1 로직 레벨을 수신하고, 제1 디바이스의 제2 직렬 TSV 입력은 제1 로직 레벨의 반대의 제2 로직 레벨을 수신한다. 몇몇의 실시예들에 있어서, 스크램블링은, 제1 직렬 TSV 입력에 수신되는 로직 레벨을 제2 직렬 TSV 출력에 연결하는 것과, 제2 직렬 TSV 입력에 수신되는 로직 레벨을 제3 직렬 TSV 출력에 연결하는 것을 포함하고, 제1 디바이스의 제1 직렬 TSV 입력은 제1 로직 레벨을 수신하고, 제1 디바이스의 제2 직렬 TSV 입력은 제1 로직 레벨의 반대의 제2 로직 레벨을 수신하며, 제1, 제2, 및 제3 디바이스들의 각각의 수신된 로직 레벨들은 써모미터 코드(thermometer code)를 형성하도록 스크램블된다. 몇몇의 실시예들에 있어서, 직렬 TSV 입력들은 각각의 디바이스내의 직렬 TSV 출력들에 직접 연결되어 있다. 몇몇의 실시예들에 있어서, 제1, 제2, 및 제3 디바이스들의 각각의 수신된 로직 레벨들은 디바이스들의 스택내의 디바이스의 위치를 나타낸다. 몇몇의 실시예들에 있어서, 제1, 제2, 및 제3 디바이스들의 각각의 수신된 로직 레벨들은 디바이스들의 스택내의 디바이스의 위치를 나타내고, 디바이스 ID를 제공하도록 인코드된다. 몇몇의 실시예들에 있어서, 제1, 제2, 및 제3 디바이스들의 각각의 수신된 로직 레벨들은 디바이스들의 스택내의 디바이스의 위치를 나타내고, 디바이스 어드레스를 포함하는 커맨드가 제공되며, 디바이스 어드레스는, 커맨드를 실행할 디바이스를 판정하기 위해, 각각의 제1, 제2, 및 제3 디바이스들내의 로직 레벨들에 비교된다. 몇몇의 실시예들에 있어서, 제1, 제2, 및 제3 디바이스들의 각각의 수신된 로직 레벨들은 디바이스들의 스택내의 디바이스의 위치를 나타내고, 디바이스 어드레스를 포함하는 커맨드가 제공되며, 디바이스 어드레스는, 커맨드를 실행할 디바이스를 판정하기 위해, 각각의 제1, 제2, 및 제3 디바이스들내의 로직 레벨들에 비교되고, 단일의 디바이스만이 커맨드를 실행한다.
본 발명의 예시적인 실시예들이, 앞서 상세히 설명되었을지라도, 이것은 본 발명의 권리 범위를 한정하지 않으며, 그것은 다양한 실시예들에서 실시될 수 있다.

Claims (33)

  1. 집적 회로 장치로서,
    기판;
    상기 기판상에 제공되고, 복수의 구성 금속 층(constituent metal layer)을 포함하는 활성 회로 및 상호 연결 층;
    상기 활성 회로 및 상호 연결 층으로부터 상기 기판을 통해 상기 활성 회로 및 상호 연결 층에 대향하는 상기 기판의 표면으로 연장하는 복수의 비어(via);
    상기 표면에 제공된 복수의 접합 패드(bond pad)로서, 각각, 상기 비어들과 축 방향으로 정렬되고 상기 비어들에 전기적으로 연결되는 복수의 접합 패드; 및
    상기 활성 회로 및 상호 연결 층상에 제공되는 복수의 단자로서, 상기 단자들은 상기 비어들과 각각 축 방향으로 정렬되고, 상기 단자들의 제1 서브셋(subset)은 관련되는 비어들에 전기적으로 연결되며, 상기 단자들의 제2 서브셋은 관련되는 축 방향으로 정렬된 비어에 관하여 전기적으로 별개의 노드로서 제공되는 하나의 상기 단자를 포함하는, 복수의 단자를 포함하는, 집적 회로 장치.
  2. 청구항 1에 있어서,
    상기 하나의 단자는 상기 활성 회로 및 상호 연결 층내의 회로의 출력이고, 관련되는 축 방향으로 정렬된 비어는 상기 회로의 입력인, 집적 회로 장치.
  3. 청구항 2에 있어서,
    상기 회로는 디지털 래칭(digital latching) 회로인, 집적 회로 장치.
  4. 청구항 2에 있어서,
    상기 제2 서브셋은 상기 회로의 개개의 출력들로서 제공되는 복수의 상기 단자들을 포함하고, 개별적으로 관련되는 축 방향으로 정렬되는 비어들은 상기 회로의 개별적인 입력들인, 집적 회로 장치.
  5. 청구항 4에 있어서,
    상기 입력들은, 상기 집적 회로 장치를 식별하는 신호들을 운반하는, 집적 회로 장치.
  6. 청구항 5에 있어서,
    상기 회로는 디지털 가산기 회로인, 집적 회로 장치.
  7. 청구항 1에 있어서,
    상기 제2 서브셋은, 상기 활성 회로 및 상호 연결 층을 통해서, 개개의 단자들로부터 축 방향으로 오프셋(offset)되는 상기 비어들의 각각에 연결되는 복수의 상기 단자들을 포함하는, 집적 회로 장치.
  8. 청구항 7에 있어서,
    상기 제1 서브셋은 상기 단자들 중 하나의 단자 - 상기 활성 회로 및 상호 연결 층을 통해서 상기 하나의 단자로부터 축 방향으로 오프셋되는 상기 비어들 중 하나에 연결됨 - 를 포함하는, 집적 회로 장치.
  9. 청구항 8에 있어서,
    상기 제2 서브셋의 상기 단자들 및 상기 제1 서브셋의 상기 단자는 상기 집적 회로 장치를 식별하는 신호들을 운반하는, 집적 회로 장치.
  10. 청구항 7에 있어서,
    상기 제2 서브셋의 상기 단자들을 관련되는 축 방향으로 오프셋된 비어들에 연결하는 복수의 추가적인 비어들을 포함하는, 집적 회로 장치.
  11. 청구항 1에 있어서,
    각각의 상기 단자는 땜납 볼(solder ball)을 포함하는, 집적 회로 장치.
  12. 청구항 11에 있어서,
    각각의 상기 단자는, 땜납 볼과 상기 활성 회로 및 상호 연결 층 사이에 개입(interpose)된 접합 패드를 포함하는, 집적 회로 장치.
  13. 청구항 4에 있어서,
    상기 입력들은, 상기 집적 회로 장치를 식별하는 신호들을 운반하고, 상기 집적 회로 장치의 기능성과 관련되는 신호들을 또한 운반하는, 집적 회로 장치.
  14. 집적 회로 장치로서,
    집적 회로들의 스택(stack)을 형성하도록 배열되어 있는 복수의 집적 회로를 포함하며, 각각의 상기 집적 회로는:
    기판,
    상기 기판상에 제공되고, 복수의 구성 금속 층을 포함하는 활성 회로 및 상호 연결 층,
    상기 활성 회로 및 상호 연결 층으로부터 상기 기판을 통해 상기 활성 회로 및 상호 연결 층에 대향하는 상기 기판의 표면으로 연장하는 복수의 비어,
    상기 표면에 제공된 복수의 접합 패드로서, 각각, 상기 비어들과 축 방향으로 정렬되고 상기 비어들에 전기적으로 연결되는 복수의 접합 패드, 및
    상기 활성 회로 및 상호 연결 층상에 제공되는 복수의 단자로서, 상기 단자들은 상기 비어들과 각각 축 방향으로 정렬되고, 상기 단자들의 제1 서브셋은 관련되는 비어들에 전기적으로 연결되며, 상기 단자들의 제2 서브셋은 관련되는 축 방향으로 정렬된 비어에 관하여 전기적으로 별개의 노드로서 제공되는 하나의 상기 단자를 포함하는, 복수의 단자를 포함하며;
    상기 집적 회로들 중 하나의 집적 회로의 상기 단자들은, 상기 스택내의 상기 하나의 집적 회로에 인접한 상기 집적 회로들 중 다른 집적 회로의 상기 접합 패드들에 각각 전기적으로 연결되는, 집적 회로 장치.
  15. 청구항 14에 있어서,
    상기 활성 회로 및 상호 연결 층들은 디지털 데이터 저장 장치를 집합적으로 구현하도록 구성되어 있는, 집적 회로 장치.
  16. 청구항 14에 있어서,
    상기 하나의 집적 회로는 상기 다른 집적 회로와 동일하고, 상기 하나의 집적 회로의 상기 비어들은 상기 다른 집적 회로의 동일하게 대응하는 비어들로부터 축 방향으로 오프셋되는, 집적 회로 장치.
  17. 청구항 16에 있어서,
    상기 하나의 집적 회로는 상기 스택내에서, 상기 하나의 집적 회로와 또한 동일하고 상기 하나의 집적 회로의 상기 접합 패드들에 각각 연결되는 그 상기 단자들을 갖는 추가적인 상기 집적 회로와 상기 다른 집적 회로 사이에 개입되며, 상기 하나의 집적 회로의 상기 비어들은, 상기 추가적인 집적 회로의 동일하게 대응하는 비어들로부터 축 방향으로 오프셋되며, 상기 추가적인 집적 회로의 상기 비어들은 상기 다른 집적 회로의 동일하게 대응하는 비어들과 축 방향으로 정렬되는, 집적 회로 장치.
  18. 전자 시스템으로서,
    집적 회로들의 스택을 형성하도록 배열되어 있는 복수의 집적 회로를 포함하며, 각각의 상기 집적 회로는:
    기판,
    상기 기판상에 제공되고, 복수의 구성 금속 층을 포함하는 활성 회로 및 상호 연결 층,
    상기 활성 회로 및 상호 연결 층으로부터 상기 기판을 통해 상기 활성 회로 및 상호 연결 층에 대향하는 상기 기판의 표면으로 연장하는 복수의 비어,
    상기 표면에 제공된 복수의 접합 패드로서, 각각, 상기 비어들과 축 방향으로 정렬되고 상기 비어들에 전기적으로 연결되는 복수의 접합 패드, 및
    상기 활성 회로 및 상호 연결 층상에 제공되는 복수의 단자로서, 상기 단자들은 상기 비어들과 각각 축 방향으로 정렬되고, 상기 단자들의 제1 서브셋은 관련되는 비어들에 전기적으로 연결되며, 상기 단자들의 제2 서브셋은 관련되는 축 방향으로 정렬된 비어에 관하여 전기적으로 별개의 노드로서 제공되는 하나의 상기 단자를 포함하는, 복수의 단자를 포함하며;
    상기 집적 회로들 중 하나의 집적 회로의 상기 단자들은, 상기 스택내의 상기 하나의 집적 회로에 인접한 상기 집적 회로들 중 다른 집적 회로의 상기 접합 패드들에 각각 전기적으로 연결되고; 그리고
    전자 회로가, 상기 전자 회로와 집적 회로들의 상기 스택 간의 시그널링(signaling)을 가능케 하도록 상기 하나의 집적 회로의 상기 접합 패드들에 결합되는, 전자 시스템.
  19. 청구항 18에 있어서,
    상기 활성 회로 및 상호 연결 층들은 디지털 데이터 저장 장치를 집합적으로 구현하도록 구성되어 있고, 상기 전자 회로는 상기 디지털 데이터 저장 장치를 액세스하기 위한 제어기를 포함하는, 전자 시스템.
  20. 집적 회로를 제조하는 방법으로서,
    기판을 제공하는 단계;
    상기 기판상에 복수의 구성 금속 층을 포함하는 활성 회로 및 상호 연결 층을 제공하는 단계;
    상기 활성 회로 및 상호 연결 층으로부터 상기 기판을 통해 상기 활성 회로 및 상호 연결 층에 대향하는 상기 기판의 표면으로 연장하는 복수의 비어를 제공하는 단계;
    상기 표면에, 각각 상기 비어들과 축 방향으로 정렬되는 복수의 접합 패드를 제공하는 단계;
    상기 접합 패드들을 상기 비어들에 전기적으로 연결하는 단계;
    상기 활성 회로 및 상호 연결 층상에, 상기 비어들과 각각 축 방향으로 정렬되는 복수의 단자를 제공하는 단계;
    상기 단자들의 제1 서브셋을 관련되는 비어들에 전기적으로 연결하는 단계; 및
    관련되는 축 방향으로 정렬된 비어에 관하여 전기적으로 별개의 노드인 하나의 상기 단자를 포함하는 상기 단자들의 제2 서브셋을 제공하는 단계를 포함하는, 집적 회로 제조 방법.
  21. 집적 회로 스택을 제조하는 방법으로서,
    각각의 집적 회로에 대해서,
    기판을 제공하는 것,
    상기 기판상에 복수의 구성 금속 층을 포함하는 활성 회로 및 상호 연결 층을 제공하는 것,
    상기 활성 회로 및 상호 연결 층으로부터 상기 기판을 통해 상기 활성 회로 및 상호 연결 층에 대향하는 상기 기판의 표면으로 연장하는 복수의 비어를 제공하는 것,
    상기 표면에, 각각 상기 비어들과 축 방향으로 정렬되는 복수의 접합 패드를 제공하는 것,
    상기 접합 패드들을 상기 비어들에 전기적으로 연결하는 것,
    상기 활성 회로 및 상호 연결 층상에, 상기 비어들과 각각 축 방향으로 정렬되는 복수의 단자를 제공하는 것,
    상기 단자들의 제1 서브셋을 관련되는 비어들에 전기적으로 연결하는 것, 및
    관련되는 축 방향으로 정렬된 비어에 관하여 전기적으로 별개의 노드인 하나의 상기 단자를 포함하는 상기 단자들의 제2 서브셋을 제공하는 것을 포함하는, 복수의 집적 회로를 제조하는 단계;
    상기 집적 회로들을 겹겹이 스택킹(stacking)하는 단계; 및
    하나의 상기 집적 회로의 상기 단자들을 상기 스택내의 상기 하나의 집적 회로에 인접한 다른 상기 집적 회로의 개개의 접합 패드들에 전기적으로 연결하는 단계를 포함하는, 집적 회로 스택 제조 방법,
  22. 반도체 디바이스들의 스택내의 반도체 디바이스를 선택하는 방법으로서,
    a) 스택내의 제1 디바이스상의 제1의 복수의 직렬 쓰루 실리콘 비어(through silicon via ; “TSV”) 입력들에 로직 레벨(logic level)들을 제공하는 단계;
    b) 제1 디바이스내에서, 제1의 복수의 TSV 입력들에서 로직 레벨들을 수신하고, 수신된 로직 레벨들을 스크램블(scramble)하며, 스크램블된 수신된 로직 레벨들을 스택내의 제2 디바이스상의 제1의 복수의 직렬 TSV 입력들에 연결된 제1의 복수의 TSV 출력들에 제공하는 단계;
    c) 제2 디바이스내에서, 제1의 복수의 TSV 입력들에서 로직 레벨들을 수신하고, 수신된 로직 레벨들을 스크램블하며, 스크램블된 수신된 로직 레벨들을 제1의 복수의 TSV 출력들에 제공하는 단계; 및
    e) 제1 및 제2 디바이스들 각각의 수신된 로직 레벨들 중 적어도 하나를, 제1 또는 제2 디바이스들 중 하나를 선택하는데 사용하는 단계를 포함하는, 반도체 디바이스 선택 방법.
  23. 청구항 22에 있어서,
    제 1 및 제2 디바이스가 동일한, 반도체 디바이스 선택 방법.
  24. 청구항 22에 있어서,
    디바이스들 각각의 직렬 TSV 출력들은, 디바이스의 표면에 수직한, 대응하는 TSV 입력들과 동일한 축에 위치되는, 반도체 디바이스 선택 방법.
  25. 청구항 22에 있어서,
    직렬 TSV 출력들은, 대응하는 TSV 입력들의 디바이스의 표면에 수직한 축으로부터 디바이스의 중심에 대하여 180° 회전된 디바이스의 표면에 수직한 축에 위치되는, 반도체 디바이스 선택 방법.
  26. 청구항 22에 있어서,
    상기 스크램블하는 단계는, 제1 직렬 TSV 입력에 수신되는 로직 레벨을 제2 직렬 TSV에 연결하는 것을 포함하는, 반도체 디바이스 선택 방법.
  27. 청구항 26에 있어서,
    제1 디바이스의 제1 직렬 TSV 입력은 제1 로직 레벨을 수신하고, 제1 디바이스의 제2 직렬 TSV 입력은 제1 로직 레벨의 반대인 제2 로직 레벨을 수신하는, 반도체 디바이스 선택 방법.
  28. 청구항 27에 있어서,
    제1 및 제2 디바이스들 각각의 수신된 로직 레벨들은 써모미터 코드(thermometer code)를 형성하도록 스크램블되는, 반도체 디바이스 선택 방법.
  29. 청구항 22에 있어서,
    직렬 TSV 입력들은, 각각의 디바이스내에서 직렬 TSV 출력들에 직접 연결되는, 반도체 디바이스 선택 방법.
  30. 청구항 22에 있어서,
    제1 및 제2 디바이스들 각각의 수신된 로직 레벨들은 디바이스들의 스택내의 디바이스의 위치를 나타내는, 반도체 디바이스 선택 방법.
  31. 청구항 30에 있어서,
    제1 및 제2 디바이스들 각각의 수신된 로직 레벨들은 디바이스 ID를 제공하도록 인코드(encode)되는, 반도체 디바이스 선택 방법.
  32. 청구항 30에 있어서,
    디바이스 어드레스를 포함하는 커맨드(command)를 제공하고, 커맨드를 실행할 디바이스를 판정하기 위해, 디바이스 어드레스를 제1 및 제2 디바이스들의 각각내의 로직 레벨과 비교하는 단계들을 더 포함하는, 반도체 디바이스 선택 방법.
  33. 청구항 32에 있어서,
    단일 디바이스만이 커맨드를 실행하는, 반도체 디바이스 선택 방법.
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