JP6500736B2 - 半導体装置および半導体装置の制御方法 - Google Patents

半導体装置および半導体装置の制御方法 Download PDF

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Description

本発明は、半導体装置および半導体装置の制御方法に関する。
複数の半導体チップが積層された積層型半導体装置は、半導体装置の集積度を高めるために開発された装置である。積層型半導体装置には多くの場合、同様な構造の半導体チップ（例えば、ＤＲＡＭ（Dynamic Random Access Memory））が複数積層される（例えば、特許文献１〜５参照）。
このような積層型半導体装置では、半導体チップの識別のため、各半導体チップに別々の識別情報（以下、チップＩＤと呼ぶ）が割り当てられる。チップＩＤの割り当て方法としては、下側の半導体チップが生成したチップＩＤに１を加算して、上側の半導体チップのチップＩＤを生成する技術（以下、チップＩＤ生成技術と呼ぶ）が提案されている（例えば、特許文献１〜２参照）。具体的には、各半導体チップにインクリメント回路を設け、このインクリメント回路を縦続接続して、各インクリメント回路にチップＩＤを生成させる。
チップＩＤ生成技術によれば、インクリメント回路により各半導体チップにチップＩＤを割り当てることができるので、各半導体チップに別々のチップＩＤを記録しなくてもよい。従って、各半導体チップの構造を同様にすることができる。故に、各半導体チップの製造工程を共通化できるので、コスト面で有利な積層型半導体装置を提供できる（例えば、特許文献１参照）。
なお、積層型半導体装置の熱放散を改善するため、半導体チップを回転して積層する技術が提案されている（例えば、特許文献５参照）。
特開２００７−１５７２６６号公報 特開２００７−２１３６５４号公報 特開２００８−１８７０６１号公報 特表２０１３−５０４１８３号公報 特表２００９−５０８３５７号公報
積層型半導体装置の各半導体チップには、半導体チップ間のデータの送受信のために、データの受信端子と送信端子とが設けられる。この様な積層型半導体装置の各半導体チップは例えば、表面側の受信端子で受信したデータを内部回路（例えば、論理回路）で処理して裏面側の送信端子から出力する。
内部回路の受信端子と送信端子は、種々の理由（例えば、回路設計の容易性）から、平面視において重ならないように配置される。この様な半導体チップを単純に積層すると、内部回路の受信端子と送信端子は接続されずに離隔する。この様な状況を回避するため例えば、上側の半導体チップの受信端子と下側の半導体チップの送信端子が重なるように、上側の半導体チップを回転することが考えられる。
一方、チップＩＤ生成技術では、インクリメント回路の受信端子と送信端子は、平面視において重なるように配置される。従って、内部回路の受信端子と送信端子が接続するように半導体チップを回転すると、インクリメント回路の受信端子と送信端子は接続されない。
チップ回転によるインクリメント回路の受信端子と送信端子の分離を回避するためには、インクリメント回路の受信端子と送信端子を夫々点対称に配置することが考えられる。しかし、上側の半導体チップを回転すると、下側の半導体チップが出力したチップＩＤのビット配列が変更され、上側の半導体チップは誤ったチップＩＤを受信してしまう。このため、上側の半導体チップは、正しいチップＩＤを生成することができない。そこで本発明は、このような問題を解決することを課題とする。
上記の問題を解決するために、本装置の一観点によれば、複数の半導体チップが互いに積層された半導体装置において、第１面に点対称にそれぞれ配置された前記複数の半導体チップの第１受信端子と、前記第１面の裏面の第２面に配置され、平面視において前記複数の半導体チップの前記第１受信端子にそれぞれ重なる前記複数の半導体チップの第１送信端子と、前記第１面に点対称にそれぞれ配置され、前記複数の半導体チップの前記第１受信端子とは異なる前記複数の半導体チップの第２受信端子とを有し、前記複数の半導体チップの各々は、前記第２面に配置され、平面視において前記複数の半導体チップの前記第２受信端子に重なる前記複数の半導体チップの第２送信端子とを備えるとともに、前記第２面上に他の半導体チップが配置されている第１場合、前記複数の半導体チップの前記第１送信端子が、前記他の半導体チップの前記第１受信端子に接続され、前記複数の半導体チップの前記第２送信端子が、前記他の半導体チップの前記第２受信端子に接続されるとともに、前記第１受信端子で受信する第１受信データに含まれる各ビットを基準データに変換する第２場合の変換方法を用いて前記第２受信端子で受信する第２受信データを変換し、変換した前記第２受信データに基づいて前記各半導体チップの識別情報を生成するとともに、生成した前記識別情報を前記変換方法の時系列とは逆の時系列により変換する逆変換方法を用いた第３場合に得られるビット列を前記第２送信端子から出力する半導体装置が提供される。
開示の装置によれば、各半導体チップが下側の半導体チップから受信する識別番号からチップ回転の影響を除去できるので、互いに積層された複数の半導体チップが夫々正しい識別番号を生成することができる。
図１は、実施の形態１の半導体装置の上面図である。 図２は、図１のII-II線に沿った断面図である。 図３は、実施の形態１の半導体装置の端子配置を説明する図である。 図４は、実施の形態１の半導体装置の端子配置を説明する図である。 図５は、実施の形態１の制御方法を説明する断面図である。 図６は、識別番号生成回路の論理接続図の一例である。 図７は、識別番号生成回路の実装図の一例である。 図８は、識別番号生成回路による信号処理の一例を説明する図である。 図９は、各半導体チップの制御方法の一例を示すフローチャートである。 図１０は、実施の形態１の変形例１を説明する図である。 図１１は、変形例２を説明する図である。 図１２は、変形例３を説明する図である。 図１３は、実施の形態２の識別番号生成回路の論理接続図の一例である。 図１４は、実施の形態２の識別番号生成回路の実装図の一例である。 図１５は、実施の形態２の識別番号生成回路による信号処理の一例を説明する図である。 図１６は、実施の形態３の半導体装置の断面図である。 図１７は、実施の形態３の識別番号生成回路の論理接続図の一例である。 図１８は、実施の形態３の識別番号生成回路の実装図の一例である。 図１９は、実施の形態３の識別番号生成回路による信号処理の一例を説明する図である。 図２０は、実施の形態３の半導体装置に形成される信号経路の一例を示す図である。 図２１は、実施の形態３の半導体装置に形成される信号経路の別の例を示す図である。
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。図面が異なっても同じ構造を有する部分等には同一の符号を付し、その説明を省略または簡単にする。
（実施の形態１）
（１）構造
（１−１）端子配置および回路
図１は、実施の形態１の半導体装置１２の上面図である。図２は、図１のII-II線に沿った断面図である。図３〜４は、半導体装置１２の端子配置を説明する断面図である。図５は、実施の形態１の制御方法を説明する断面図である。
実施の形態１の半導体装置１２は、図２に示すように、互いに積層された複数の半導体チップ２を有する。複数の半導体チップ２の各半導体チップ１０２は例えば、半導体基板３（例えば、シリコン基板）と、半導体基板３の表面側に形成された集積回路とを有する。
図２及び５の配線層５には、各半導体チップ１０２の集積回路の一部が示されている（後述する図５、１２、１６、２０〜２１についても同様）。図２には、各半導体チップ１０２の集積回路のうちの識別情報生成回路１０およびそのバッファ２８，３０が示されている。図５には、各半導体チップ１０２の集積回路のうちの内部回路１４が示されている。
複数の半導体チップ２は夫々、図２に示すように、夫々の第１面８ａに配置された複数の第１受信端子４ａを有する。複数の半導体チップ２は更に、第１面８ａの反対側の第２面８ｂに配置された複数の第１送信端子６ａを有する。複数の半導体チップ２は更に、第１面８ａに配置された複数の第２受信端子４ｂを有する。複数の半導体チップ２は更に、第２面８ｂ上に配置された複数の第２送信端子６ｂを有する。
図３は、各半導体チップ１０２の第１面８ａを図２の下側から見た図である。図４は、各半導体チップ１０２の第２面８ｂを図２の上側から見た図である。
図３に示すように、複数の第１受信端子４ａは、夫々に含まれる点１８ａ（以下、内点１８ａと呼ぶ）が第１面８ａに点対称(すなわち、回転対称)に配置された複数の端子である。複数の第１送信端子６ａは、図２及び４に示すように、平面視において複数の第１受信端子４ａに重なる複数の端子である。複数の第１送信端子６ａは、平面視において複数の第１受信端子４ａに部分的に重なってもよい。
複数の第２受信端子４ｂは、図３に示すように、夫々に含まれる点１８ｂ（以下、内点１８ｂと呼ぶ）が第１面８ａに点対称に配置された複数の端子である。複数の第２受信端子４ｂは、複数の第１受信端子４ａとは異なる複数の端子である。複数の第２送信端子６ｂは、図２及び４に示すように、第２面８ｂに配置され平面視において複数の第２受信端子４ｂに重なる複数の端子である。複数の第２送信端子６ｂは、平面視において複数の第２受信端子４ｂに部分的に重なってもよい。
各半導体チップ１０２（図２参照）は、一定の場合に、複数の半導体チップ２の他の半導体チップ２０２と一定の状態で積層される。上記場合とは、上記各半導体チップ１０２の第２面８ｂ上に他の半導体チップ２０２が配置されている場合である。上記状態とは、上記各半導体チップ１０２（３０２）の複数の第１送信端子１０６ａが、上記他の半導体チップ２０２の複数の第１受信端子２０４ａに接続されている状態である。上記状態とは更に、上記各半導体チップ３０２の複数の第２送信端子１０６ｂが、上記他の半導体チップ２０２の複数の第２受信端子２０４ｂに接続されている状態である。
複数の第１受信端子４ａは夫々例えば、各半導体チップ１０２を貫通する貫通電極２２の一端に設けられたパッド状の電極である。複数の第１送信端子６ａは夫々例えば、この貫通電極２２の他端に設けられた別のパッド状の電極である。
複数の第１受信端子４ａの内点１８ａ（図３参照）は好ましくは、複数の第２受信端子４ｂの内点１８ｂと同じ回転中心１６を有する。この回転中心１６を中心として半導体チップ１０２を一定の角度回転すると、回転後の複数の第１受信端子４ａは、回転前の複数の第１受信端子４ａに重なる。複数の第２受信端子４ｂについても、同様である。従って、第２面８ｂ上の他の半導体チップ２０２が上記一定の角度回転しても、他の半導体チップ２０２の第１受信端子２０４ａと各半導体チップ１０２（３０２）の第１送信端子１０６ａ（図２参照）とは接続される。他の半導体チップ２０２の第２受信端子２０４ｂと各半導体チップ１０２（３０２）の第２送信端子１０６ｂについても、同様である。
複数の第１受信端子４ａと複数の第２受信端子４ｂの回転中心１６の一致は、以下のように表現することもできる。
すなわち、複数の第１受信端子４ａ（図３参照）は、第１面８ａ上の一点１６を中心として点対称に配置された複数の第１点１９ａを含む。複数の第２受信端子４ｂは、この一点１６を中心として点対称に配置され複数の第１点１９ａとは異なる複数の第２点１９ｂを含む。これらの表現は、複数の第１受信端子４ａの回転中心と複数の第２受信端子４ｂの回転中心とが一致することと実質的に同一である。図３に示す例では、第１点１９ａは複数の第１受信端子４ａの内点１８ａであり、第２点１９ｂは複数の第２受信端子４ｂの内点１８ｂである。
各半導体チップ１０２は更に、当該各半導体チップ１０２の識別情報（例えば、識別番号）を生成する識別情報生成回路１０（図２参照）を有する。識別情報生成回路１０は例えば、論理回路である。識別情報生成回路１０の詳細は、後述する。
各半導体チップ１０２は更に、この識別情報に基づいて動作する内部回路１４（図５参照）を有する。内部回路１４は、入力バッファ２８と信号処理部２６と出力バッファ３０とを有する。信号処理部２６は例えば、ＣＰＵ（Central Processing Unit）、論理回路およびメモリ（例えば、ダイナミック・ランダム・アクセス・メモリ）等である。
信号処理部２６は例えば、入力バッファ２８を介して、第１面８ａ側の電極３２または第２面８ｂ側の電極３４に接続される。信号処理部２６は更に、出力バッファ３０を介して、第１面８ａ側の電極３２または第２面８ｂ側の電極３４に接続される。入力バッファ２８および出力バッファ３０の制御については、後述する。
図１〜５に示すように、実施の形態１の各半導体チップ１０２の構造は一つ（すなわち、同一）である。すなわち、各半導体チップ１０２の設計は同一である。
従って、各半導体チップ１０２の設計および製造工程の共通化は容易である。この共通化により、半導体チップ１０２の歩留りは向上する。
（１−２）識別情報生成回路
図６は、識別情報生成回路１０の論理接続図の一例である。図７は、識別情報生成回路１０の実装図の一例である。図８は、識別情報生成回路１０による信号処理の一例を説明する図である。
図６の下側には、複数の半導体チップ２のうちの一層目の半導体チップ（以下、第１半導体チップ２ａと呼ぶ）の論理が示されている。図６の上側には、複数の半導体チップ２のうちの２層目の半導体チップ（以下、第２半導体チップ２ｂと呼ぶ）の論理が示されている。図７〜８についても、同様である。
図６の「（ａ）」は、複数の第１受信端子４ａ（または、複数の第１送信端子６ａ）に関するデータであることを示している。図６の「（ｂ）」は、複数の第２受信端子４ｂ（または、複数の第２送信端子６ｂ）に関するデータであることを示している。「／Ｎ」は、Ｎビットのデータであることを示している。「／Ｍ」は、Ｍビットのデータであることを示している。実施の形態１では、ＮおよびＭは４である。図７〜８についても、同様である。以下、図６〜８を参照して、識別情報生成回路１０の動作を説明する。
半導体装置１２（図２参照）の一端１５に配置された複数の第１受信端子１０４ａには、図６及び８に示すように、基準データＤＳ（例えば、２進数”０００１”）が入力される。更に半導体装置１２の一端１５に配置された複数の第２受信端子１０４ｂには、識別情報ＩＤの元となるデータＤＯが入力される。なお以下の説明では、二重引用符で囲われた数字は２進数であり、それ以外の数字は十進数である。
―基準データ、および識別情報の元となるデータ―
基準データＤＳは、第１半導体チップ２ａに対する他の半導体チップ（例えば、第２半導体チップ２ｂ）の回転角度の検出が可能なデータである。基準データＤＳは例えば、各ビットの値（”０”または”１”）を最上ビット側にシフトすると共に最上位ビット側から溢れた２進数（例えば、”０”）を最下位ビット側の空いたビットに移動するビットシフトにより異なるデータに変化するデータである。基準データＤＳは例えば、最下位ビットが”１”で他のビットが”０”の２進数”０００１”である（図８参照）。この場合、最上位ビット側から溢れ最下位ビット側の空いたビットに移動する２進数は、基準データＤＳのシフト量が１ビットの場合には”０”である。基準データＤＳのシフト量が２ビットの場合には、”００”である。基準データＤＳには、”００００”や”１１１１”は含まれない。基準データは例えば、２進数”００１１”であってもよい。
識別情報ＩＤの元となるデータＤＯは例えば、各ビット（桁）が０の２進数である（図８参照）。基準データＤＳ、および識別情報ＩＤの元となるデータは例えば、半導体装置１２が搭載された回路基板３６から入力される。
具体的には例えば、複数の第１受信端子４ａのうち最下位ビットに対応する端子は回路基板の電源電位に接続される。複数の第１受信端子４ａの他の端子は、回路基板３６のグランド線に接続される。この接続により、基準データ”０００１”が入力される。
複数の第２受信端子４ｂの各端子は例えば、回路基板のグランド線に接続される（図６参照）。この接続により、識別情報ＩＤの元となるデータ”００００”が入力される。
―第２受信データの変換―
各半導体チップ１０２の識別情報生成回路１０は、複数の第１受信端子４ａで第１受信データＤ１を受信すると、受信した第１受信データＤ１を基準データＤＳに変換する場合における各ビットの移動方法Ｍ１を特定する。識別情報生成回路１０は更に、特定した各ビットの移動方法Ｍ１により、複数の第２受信端子１０４ｂで受信した各ビットを移動して第２受信データＤ２を変換する。
ビットの変換方法Ｍ１は例えば、第１受信データＤ１のビットのうち値が１であるビットが最下位ビットから数えてｍ１ビット目（ｍ１は整数）に位置する場合に、第２受信データＤ２をｍ１ビット右シフトする変換方法である。この場合、識別情報生成回路１０が特定するものは上記ｍ１である。
図８に示す例では、基準データは”０００１”である。一方、第１半導体チップ２ａが受信する第１受信データＤ１は、”０００１”（基準データＤＳ）である。従って、第１半導体チップ２ａの識別情報生成回路１０は、ビットの移動方法Ｍ１として「０ビット右シフト」を特定する（図８参照）。
図８に示す例では、第１半導体チップ２ａが受信する第２受信データＤ２は、”００００”（識別情報の元となるデータＤＯ）である。従って、第１半導体チップ２ａの識別情報生成回路１０は、第２受信データＤ２である”００００”を０ビット右シフトして、”００００”に変換する。すなわち第１半導体チップ２ａにおける第２受信データＤ２の変換は、実質的には無変換である。
―識別情報の生成―
各半導体チップ１０２の識別情報生成回路１０は更に、変換した第２受信データＤ２に基づいて各半導体チップ１０２の識別情報ＩＤを生成する。図８に示す例では、第１半導体チップ２ａは、変換した受信データＤ２である”００００”に一定の値を加算（インクリメント）して、第１半導体チップ２ａの識別情報ＩＤを生成する。図８に示す例では、「一定の値」は１であり、生成される識別情報は１である。「一定の値」は１以外の値（例えば、２）であってもよい。
―識別情報の逆変換および出力―
各半導体チップ１０２の識別情報生成回路１０は更に、生成した識別情報ＩＤを上記移動方法Ｍ１の逆変換Ｍ２により変換して、複数の第２送信端子６ｂから出力する。逆変換Ｍ２は、基準データＤＳを第１受信データＤ１に変換するビットの移動方法である。
上述したように、図８に示す例では、基準データＤＳおよび第１受信データＤ１は”０００１”である。従って、第１半導体チップ２ａにおける逆変換Ｍ２は、０ビット左シフト（すなわち、無変換）である。従って、第１半導体チップ２ａの識別情報生成回路１０は、生成した識別情報である”０００１”を０ビット左シフトして、複数の第２送信端子１０６ｂから出力する。
識別情報生成回路１０は例えば、上記ビットの移動方法Ｍ１で特定したｍ１を逆変換Ｍ２の左シフト量とすることができる。
―第１受信データの出力―
各半導体チップ１０２は更に、第１受信データＤ１を複数の第１送信端子６ａから出力する。図８に示す例では、第１半導体チップ２ａは、第１受信データ”０００１”を複数の第１送信端子１０６ａ（図２参照）から出力する。
ところで、第１受信データＤ１のｎ１ビット目（ｎ１は整数）は、複数の第１受信端子４ａ（図３参照）のうちのある端子２４ａ（以下、第１端子と呼ぶ）で受信される。複数の第１送信端子６ａから出力されるデータのｎ１ビット目は、複数の第１送信端子６ａのうち平面視において第１端子２４ａに重なる端子２４ｂ（以下、第２端子と呼ぶ）から出力される。ｎ１は、０以上で複数の第１受信端子４ａの数より小さい全ての整数である。
例えば、第１半導体チップ２ａの第１受信データＤ１である”０００１”（図８参照）の０ビット目のビット”１”は、図３に示す第１端子２４ａで受信される。第１半導体チップ２ａの複数の第１送信端子１０６ａから出力される第１データＤ１である”０００１”の０ビット目のビット”１”は、平面視において第１端子２４ａに重なる第２端子２４ｂ（図４参照）から出力される。
なお図３は第１半導体チップ２ａの下面図であり、図４は第１半導体チップ２ａの上面図である。従って、図３において第１受信データＤ１の各ビットを複数の第１受信端子４ａに時計回りに割り当てた場合、複数の第１送信端子６ａから出力されるデータの各ビットは図４では反時計回りに出力される。従って、図３の第１端子２４ａの位置と図４の第２端子２４ｂの位置は異なっている。
同様に、第２受信データＤ２のｎ２ビット目（ｎ２は整数）は、複数の第２受信端子４ｂのうちのある端子２４ｃ（以下、第３端子と呼ぶ）で受信される（図３参照）。複数の第２送信端子６ｂから出力されるデータのｎ２ビット目は、複数の第２送信端子６ｂのうち平面視において第３端子２４ｃに重なる第４端子２４ｄから出力される（図４参照）。ｎ２は、０以上で複数の第２受信端子４ｂの数より小さい全ての整数である。
なお図７の下側には、第１半導体チップ２ａの第２面８ｂが示されている。図７の上側には、第２半導体チップ２ｂの第２面８ｂが示されている。図７の各送信端子６ａ，６ｂには、各端子が出力するビットの一例が示されている。図７のbit[0]は、引き出し線で結ばれた送信端子が送信データの０ビット目を出力することを示している。bit[1]〜「bit[3]についても同様である。
図７の第１〜２半導体チップ２ａ,２ｂの切り欠きは、チップの回転角度を示している。この切り欠きから明らかなように、図６〜８に示す例では、第２半導体チップ２ｂは、第１半導体チップ２ａに対して時計回りに９０°回転している。
従って図６〜８に示す例では第２半導体チップ２ｂは、第１受信データ”００１０”を受信する（図８参照）。一方、基準データＤＳは、”０００１”である。従って、第２半導体チップ２ｂにおけるビットの移動方法Ｍ１は１ビット右シフトである（図８参照）。第２半導体チップ２ｂは更に、第２受信データ”００１０”を受信する（図８参照）。従って、第２半導体チップ２ｂの識別情報生成回路１０は、第２受信データ”００１０”を１ビット右シフトして、”０００１”に変換する。
第２半導体チップ２ｂの識別情報生成回路１０は更に、変換した第２受信データ”０００１”に一定の値「１」を加算（インクリメント）して、第２半導体チップ２ａの識別情報”００１０”（すなわち、２）を生成する。
上述したように、第２半導体チップ２ｂにおけるビットの移動方法Ｍ１は、１ビットの右シフトである。従って、第２半導体チップ２ｂにおける逆変換Ｍ２は、１ビット左シフトである。従って、第２半導体チップ２ｂの識別情報生成回路１０は、生成した識別情報”００１０”を１ビット左シフト（逆変換）したビット列２０（”０１００”）を、複数の第２送信端子６ｂから出力する。第２半導体チップ２ｂは更に、第１受信データ”０００１”を複数の第１送信端子６ａから出力する。
上述したように、図６〜８に示す例では、第２半導体チップ２ｂは、第２半導体チップ２ｂの回転により変形された第１半導体チップ２ａの識別情報”００１０”を受信する。すると、第２半導体チップ２ｂの識別情報生成回路１０は先ず、１ビット右シフトＭ１により、変形された識別情報”００１０”から回転の影響を除去して、第１半導体チップ２ａの正しい識別情報”０００１”を検出する。識別情報生成回路１０は、検出した識別情報”０００１”に一定の値”１”を加算して、第２半導体チップ２ｂの識別情報”００１０”を生成する。
以上のように実施の形態１の識別情報生成回路１０によれば、下側の半導体チップから受信する識別情報からチップ回転の影響を除去できるので、正しい識別情報を得ることができる。
図６〜８に示す例では更に、第２半導体チップ２ｂは、生成した識別情報”００１０”を１ビット左シフトＭ２（逆変換）して、複数の第２送信端子６ｂから出力する。この処理により、第２半導体チップ２ｂの識別情報”００１０”は、第２半導体チップ２ｂの回転により基準信号ＤＳが受ける変形と同じ変形を受ける。
上記のビットの変換方法Ｍ１により、基準信号ＤＳと同じ変形を受けた識別情報から正しい識別情報を検出することは容易である。従って、第２半導体チップ２ｂ上に別の半導体チップが積層されても、正しい識別情報を生成することができる。
以上の例では、基準データは”０００１”である。しかし、基準データは”０００１”以外の２進数であってもよい。例えば、基準データＤＳは最下位ビットが０で他のビットが１の２進数（すなわち、”１１１０”）であってもよい。すなわち、実施の形態１の基準データＤＳは例えば、１ホットクリップされた２進数（”０００１”や”１１１０”）である。
基準データＤＳが”１１１０”である場合、ビットの変換方法Ｍ１（図８参照）は、第１受信データＤ１のビットのうち値が０であるビットが最下位ビットから数えてｍ２ビット目（ｍ２は整数）に位置する場合に、第２受信データＤ２をｍ２ビット右シフトする変換方法である。
（２）制御方法
図９は、各半導体チップ１０２の制御方法の一例を示すフローチャートである。
各半導体チップ１０２は先ず、複数の第１受信端子４ａ（図３参照）を介して第１受信データＤ１（図８参照）を受信する（Ｓ２）。各半導体チップ１０２は更に、複数の第２受信端子４ｂを介して第２受信データＤ２を受信する（Ｓ４）。
各半導体チップ１０２は、第１受信データＤ１を受信する工程（Ｓ２）の後に、第１受信データＤ１を基準データＤＳに変換するビットの移動方法Ｍ１（又はデータの変換方法Ｍ１）を特定する（Ｓ６）。
各半導体チップ１０２は、第２受信データＤ２を受信する工程（Ｓ４）とビットの移動方法Ｍ１を特定する工程（Ｓ６）の後に、上記移動方法Ｍ１（又はデータの変換方法Ｍ１）により第２受信データＤ２を変換する（Ｓ８）。各半導体チップ１０２は更に、変換した第２受信データに基づいて各半導体チップ１０２の識別情報ＩＤを生成する（Ｓ１０）。
各半導体チップ１０２は、生成した識別情報ＩＤを上記移動方法Ｍ１（又はデータの変換方法Ｍ１）の逆であるビットの逆移動方法Ｍ２（又はデータの逆変換方法Ｍ２）により変換する（Ｓ１２）。ここで「逆」とは、ビットの移動方法Ｍ１（又はデータの変換方法Ｍ１）におけるビットを移動する場合の時系列（又はデータを変換する場合の時系列）とは、逆の時系列でビットを移動（又はデータを変換）することをいう。各半導体チップ１０２は、逆変換した識別情報ＩＤを第２送信端子６ｂから出力する（Ｓ１４）。
各半導体チップ１０２は、第１受信データＤ１を受信する工程の後（Ｓ２）に、受信した第１受信データＤ１を第１送信端子６ａから出力する（Ｓ１６）。
更に各半導体チップ１０２は、識別情報ＩＤを生成する工程（Ｓ１０）の後に、各半導体チップ１０２に含まれる内部回路１４を、生成した識別情報ＩＤに基づいて制御する（Ｓ１８）。
例えば、各半導体チップ１０２は生成した識別情報ＩＤを内部回路１４に供給して、内部回路１４が行うデータの送受信（例えば、Ｉ２Ｃ（Inter-Integrated Circuit）バスによる送受信）を制御する。
各半導体チップは更に、生成した識別情報ＩＤに基づいて、内部回路１４（図５参照）の入力バッファ２８および出力バッファ３０を制御してもよい。具体的には例えば、内部回路１４の信号処理部２６が識別情報ＩＤに基づいて、入力バッファ２８および出力バッファ３０を制御する。
図５には、入力バッファ２８および出力バッファ３０の制御の一例が示されている。実線で表された入力バッファ２８は、入力信号のバッファが可能な状態（すなわち、valid状態）にあるバッファである。破線で表された入力バッファ２８は、入力信号のバッファが不可能な状態（すなわち、invalid状態）にあるバッファである。出力バッファ３０についても、同様である。
図５の信号処理部２６のメモリには、識別情報に対応する信号経路が記録されている。信号処理部２６は、識別情報生成回路１０から識別情報が供給されると、供給された識別情報に対応する信号経路をメモリから読み出す。信号処理部２６は、読み出した信号経路が各半導体チップ１０２内に形成されるように、入力バッファ２８および出力バッファ３０の状態（validまたはinvalid）を制御する。
なお、図５の破線３８は、半導体装置１２全体の信号経路である。各半導体チップ１０２の上記メモリには、この信号経路３８を半導体チップごとに分割した経路が、識別情報ＩＤに対応付けられた状態で記録されている。図５の信号経路３８は例えば、各半導体チップ１０２の制御信号の経路である。
例えば、一層目の第１半導体チップ２ａでは、識別情報生成回路１０により識別情報”１”が生成され、信号処理部２６に供給される。すると信号処理部２６は、識別情報”１”をキーとして上記メモリを検索し、第１面８ａ側の入力バッファ２８と信号処理部２６と第２面８ｂ側の出力バッファ３０とを通る信号経路をメモリから読み出す。
信号処理部２６は、読み出した信号経路に従って、第１面８ａ側の入力バッファ２８をvalidにし、第２面８ｂ側の入力バッファ２８をinvalidにする。信号処理部２６は更に、第１面８ａ側の出力バッファ３０をinvalidにし、第２面８ｂ側の出力バッファ３０をvalidにする。これにより、識別情報”１”に対応する信号経路が第１半導体チップ２ａに形成される。
２層目の第２半導体チップ２ｂでも、同様の手順により、識別情報”２”に対応する信号経路が形成される。各半導体チップ１０２で形成された信号経路が各半導体チップ１０２の電極３２，３４とバンプ３４を介して接続され、半導体装置１２全体を貫く信号経路３８が形成される。
第２半導体チップ２ｂの内部回路１４の出力は例えば、図示されていない別の信号経路により出力される。入力バッファ２８および出力バッファ３０の制御は、信号処理回路２６以外の回路（例えば、識別情報生成回路１０）により行われてもよい。
ところで上述したように、実施の形態１の各半導体チップ１０２の構造は同一である。従って、第２半導体チップ２ｂを単純に第１半導体チップ２ａに積層すると、第１半導体チップ２ａの出力バッファ３０と第２半導体チップ２ｂの入力バッファ２８とは接続されない。そこで実施の形態１では図５に示すように、第２半導体チップ２ｂを第１半導体チップ２ａに対して１８０°回転して、第２半導体チップ２ｂの入力バッファ２８を第１半導体チップ２ａの出力バッファ３０に接続する。
第１半導体チップ２ａが出力する識別情報はこの回転により変形された後、第２半導体チップ２ｂに受信される。しかし、実施の形態１の識別情報生成回路１０によれば、変形された識別情報からチップ回転の影響を除去できるので、第２半導体チップ２ｂは正しい識別情報を生成することができる。
（３）変形例
（３−１）変形例１
図１０は、実施の形態１の変形例１を説明する図である。図１０には、変形例１の第１受信端子３０４ａおよび第２受信端子３０４ｂが示されている。図１０（ｂ）には、図１０（ａ）を９０°回転した状態が示されている。
図３の第１受信端子４ａおよび第２受信端子４ｂは、正方形である。一方、図１０（ａ）に示すように、変形例１の第１受信端子３０４ａおよび第２受信端子３０４ｂは長方形である。
図３の複数の第１受信端子４ａは、点対称に配置されている。しかし、図１０（ａ）〜（ｂ）に示すように、図１０の複数の第１受信端子３０４ａは点対称には配置されていない。すなわち、図１０（ａ）の複数の第１受信端子３０４ａを回転しても、図１０（ｂ）の複数の第１受信端子３０４ａには完全には重ならない。第２受信端子３０４ｂについても、同様である。
しかし図１０に示す例でも、複数の第１受信端子３０４ａ夫々に含まれる内点（例えば、中心点）は点対称に配置されている。従って上側の第２半導体チップ２ｂが回転しても、第２半導体チップ２ｂの第１受信端子３０４ａの少なくとも一部は、下側の第１半導体チップ２ａの第１送信端子６ａに重なる。第２受信端子３０４ｂについても、同様である。
図１０に示す例では、第１受信端子３０４ａおよび第２受信端子３０４ｂは、長方形である。しかし、第１受信端子３０４ａおよび第２受信端子３０４ｂは長方形以外であってもよい。例えば、第１受信端子３０４ａおよび第２受信端子３０４ｂは、３角形や５角形であってもよい。
（３−２）変形例２
図１１は、変形例２を説明する図である。
各半導体チップ１０２には、入力バッファ２８（図５参照）の代わりに、図１１のように大容量バッファ４０と大容量バッファ４０より容量が小さい小容量バッファ４２を並列接続したバッファ回路４４を設けてもよい。大容量バッファ４０は、例えばＣ４（Controlled Collapse Chip Connection）に適合したバッファである。小容量バッファ４２は、マイクロバンプに適合したバッファである。各半導体チップ１０２は、生成した識別情報に基づいて、このバッファ回路４４を制御する。
例えば各半導体チップ１０２は、生成した識別情報が”１”の場合には、選択した信号経路上の大容量バッファ４０をvalidにする。各半導体チップ１０２は更に、選択した信号経路上の小容量バッファ４２をinvalidにする。この制御により、１層目の半導体チップ２ａは、Ｃ４バンプに適合する。１層目の第１半導体チップ２ａは、例えばＣ４バンプを介してパッケージー基板に搭載される。
一方、各半導体チップ１０２は、生成した識別情報が”２”の場合には、選択した信号経路上の大容量バッファ４０をinvalidにする。各半導体チップ１０２は更に、選択した信号経路上の小容量バッファ４２をvalidにする。この制御により、２層目の第２半導体チップ２ｂは、マイクロバンプに適合する。
（３−３）変形例３
図１２は、変形例３を説明する図である。
図２に示す例では、第１受信端子４ａと第１送信端子６ａは、貫通電極２２により接続されている。しかし、第１受信端子４ａと第１送信端子６ａは、図１２に示すように、ＴＳＶ（through-silicon via）４６とバッファ４８と配線５０とにより接続されてもよい。変形例３によれば、第１受信データＤ１を増幅することができる。
（３−４）変形例４
図６〜８を参照して説明した例では、識別情報生成回路１０は、変換した第２受信データＤ２に一定の値を加算して識別情報を生成する。しかし、識別情報生成回路１０は、変換した第２受信データから一定の値を減算して識別情報を生成してもよい。この場合、識別情報の元となるデータには、十分に大きな値（例えば、２進数”１１１１”）が用いられる。
或いは識別情報生成回路１０は、別々の数字がランガムに配列された数列から順番に識別情報を抽出してもよい。具体的には先ず、各半導体チップ１０２の不揮発性メモリに上記数列を記録する。その後、各半導体チップ１０２の識別情報生成回路１０は、第２受信データＤ２がビットの移動方法Ｍ１により変換されると上記数列を検索して、変換された第２受信データＤ２の次に配列されている数字を抽出する。各半導体チップ１０２はこの数字を、識別情報として用いる。
変形例４によれば、識別情報のバリエーションが増加する。
以上の例では、各半導体チップ１０２は、第１受信データＤ１を第１送信端子６ａから出力し更に、ビットの逆移動方法Ｍ２（又はデータの逆変換方法Ｍ２）により変換した識別情報を第２送信端子６ｂから出力する。しかし、各半導体チップ１０２は、第２面上８ｂに他の半導体チップ２０２が配置されていない場合には、これらのデータを出力しなくてもよい。例えば、図２の２層目の第２半導体チップ２ｂは、第１受信データＤ１および逆変換された識別情報を出力しなくてもよい。
第２面８ｂ上に他の半導体チップ２０２が配置されていない場合には、第１受信データＤ１および逆変換された識別情報を利用する半導体チップは存在しない。従って、これらのデータが出力されなくても問題はない。
以上のように、実施の形態１によれば、下側の半導体チップから受信する識別情報からチップ回転の影響を除去できるので、互いに積層された複数の半導体チップの各半導体チップは、正しい識別情報を生成することができる。
（実施の形態２）
実施の形態２は、実施の形態１に類似している。従って、実施の形態１と同じ部分については、説明を省略または簡単にする。
図１３は、実施の形態２の識別情報生成回路１０の論理接続図の一例である。図１４は、実施の形態２の識別情報生成回路１０の実装図の一例である。図１５は、実施の形態２の識別情報生成回路１０による信号処理の一例を説明する図である。
実施の形態２の各半導体チップ１０２の数は、実施の形態１と同じく２つである。
一方、実施の形態２の各半導体チップ１０２は、図１３に示すように、識別情報生成回路１０が生成した識別情報ＩＤを逆変換Ｍ２することなく、そのまま複数の第２送信端子６ｂから出力する。すなわち、各半導体チップ１０２が出力するビット列は、識別情報生成回路１０が生成した識別情報ＩＤそのものである。
いま実施の形態１のように、各半導体チップ１０２が、生成した識別情報ＩＤを移動方法Ｍ１の逆変換Ｍ２（図８参照）により変換する場合を考える。１層目の第１半導体チップ２ａが受信する第１受信データＤ１は、変形されていない基準データＤＳそのものである。従って、１層目の第１半導体チップ２ａにおける逆変換Ｍ２は、実質的には無変換である。
従って図１４〜１５に示すように、実施の形態２の第１半導体チップ２ａが出力する識別情報（例えば、１）は、識別情報（例えば、１）を逆変換Ｍ２した場合に得られるビット列（例えば、１）と同じものである（図１４〜１５参照）。従って、２層目の第２半導体チップ２ｂは、逆変換Ｍ２されない識別情報を受信しても、正しい識別情報を生成することができる。
更に第１半導体チップ２ａは、逆変換Ｍ２の有無に拘わらず正しい識別情報を生成できるので、実施の形態２によれば各半導体チップ１０２は、実施の形態１と同様、正しい識別情報を生成することができる。
上記のように、実施の形態２では識別情報の逆変換Ｍ２は行われない。従って実施の形態２によれば更に、各半導体チップ１０２の回路構成を簡素化することができる。
（実施の形態３）
実施の形態３の各半導体チップ１０２の数は、３つである。その他の構造は、実施の形態１と略同じである。従って、実施の形態１と同じ部分については、説明を省略または簡単にする。
図１６は、実施の形態３の半導体装置３１２の断面図である。図１６は、実施の形態１の図２に対応する。図１７は、実施の形態３の識別情報生成回路１０の論理接続図の一例である。図１８は、実施の形態３の識別情報生成回路１０の実装図の一例である。図１９は、実施の形態３の識別情報生成回路１０による信号処理の一例を説明する図である。
図１７〜１９に示すように、実施の形態３の識別情報生成回路１０は、実施の形態１の識別情報生成回路１０と同じ処理を行う。従って実施の形態３によれば、半導体チップが３つの場合でも、各半導体チップは正しい識別情報を生成することができる。
図２０は、実施の形態３の半導体装置３１２に形成される信号経路３３８の一例を示す図である。図２０に示す例では、各半導体チップ１０２は、下側の半導体チップに対して１８０°回転している。
各半導体チップ１０２は、生成した識別情報に基づいて、半導体装置３１２全体を貫く信号経路３３８のうち夫々に含まれる部分を形成する。従って、実施の形態３によれば、半導体チップ１０２の数が３つでも、半導体装置３１２全体を貫く信号経路３３８を形成することができる。
図２１は、実施の形態３の半導体装置４１２に形成される信号経路４３８の別の例を示す図である。図２１の内部回路３１４は、例えばＣＰＵとメモリとを含む集積回路である。図２１に示すように、各半導体チップ１０２は協働して、２層目の第２半導体チップ２ｂの内部回路３１４を上側および下側の半導体チップ２ｂ，２ｃに接続する信号経路を形成する。信号経路４３８は例えば、信号処理回路３１４が生成したデータが伝搬する経路である。
以上のように、実施の形態３によれば、積層される半導体チップの数は３つなので、半導体チップ１０２の設計および製造工程の共通化および歩留りが更に向上する。しかし、互いに積層される各半導体チップ１０２の数は３つより多くてもよい。
実施の形態１〜３の半導体装置は、例えばスマートフォーンのような携帯機器やスーパーコンピュータなどの情報処理装置に使用することができる。
以上、本発明の実施形態について説明したが、実施の形態１〜３は、例示であって制限的なものではない。
例えば、実施の形態１〜３の複数の半導体チップ２は全て同一構造を有している。しかし、複数の半導体チップ２の一部が、他の半導体チップとは別の構造を有してもよい。この場合でも、同一構造を有する半導体チップ同士の設計および製造工程を共通化できる。
また以上の例では、複数の第１受信端子４ａの数は４である。しかし、複数の第１受信端子４ａの数は４以外の数であってもよい。例えば、複数の第１受信端子４ａの数は２つであってもよい。複数の第２受信端子４ｂの数についても同様である。
また以上の例では、複数の第１受信端子４ａは各半導体チップ１０２の各辺の中央に配置されている。しかし複数の第１受信端子４ａは、異なる場所に配置されてもよい。例えば、複数の第１受信端子４ａは、各半導体チップ１０２の四隅に配置されてもよい。複数の第２受信端子４ｂについても、同様である。
また以上の例では、複数の第１受信端子４ａはパッド状の電極である。しかし、複数の第１受信端子４ａはパッド状の電極には限られない。例えば、複数の第１受信端子４ａは夫々、各半導体チップ１０２を貫通する貫通電極２２の一端であってもよい。複数の第１送信端子６ａ、複数の第２受信端子４ｂ、複数の第２送信端子６ｂについても、同様である。
また以上の例では、複数の第１受信端子４ａは、半導体チップの配線層側に設けられている。しかし複数の第１受信端子４ａは、半導体チップの基板側に設けられてもよい。複数の第２受信端子４ｂについても同様である。
また以上の例では、識別情報生成回路１０と内部回路１４は別々の回路である。しかし、識別情報生成回路１０と内部回路１４は同一の回路であってもよい。例えば、内部回路１４が識別情報生成回路１０を兼ねてもよい。この場合、上述した識別情報生成回路１０の処理は例えば、内部回路１４の信号処理回路２６が行う。
また以上の例では、各半導体チップ１０２の配線層５が回路基板３６側を向いている。しかし、各半導体チップ１０２のチップ積層形態はこのような形態には限られない。例えば、各半導体チップ１０２の半導体基板３が回路基板３６側を向いてもよい。
以上の実施の形態１〜３に関し、更に以下の付記を開示する。
（付記１）
複数の半導体チップが互いに積層された半導体装置において、
第１面に点対称にそれぞれ配置された前記複数の半導体チップの第１受信端子と、
前記第１面の裏面の第２面に配置され、平面視において前記複数の半導体チップの前記第１受信端子にそれぞれ重なる前記複数の半導体チップの第１送信端子と、
前記第１面に点対称にそれぞれ配置され、前記複数の半導体チップの前記第１受信端子とは異なる前記複数の半導体チップの第２受信端子とを有し、
前記複数の半導体チップの各々は、
前記第２面に配置され、平面視において前記複数の半導体チップの前記第２受信端子に重なる前記複数の半導体チップの第２送信端子とを備えるとともに、前記第２面上に他の半導体チップが配置されている第１場合、前記複数の半導体チップの前記第１送信端子が、前記他の半導体チップの前記第１受信端子に接続され、前記複数の半導体チップの前記第２送信端子が、前記他の半導体チップの前記第２受信端子に接続されるとともに、前記第１受信端子で受信する第１受信データに含まれる各ビットを基準データに変換する第２場合の変換方法を用いて前記第２受信端子で受信する第２受信データを変換し、変換した前記第２受信データに基づいて前記各半導体チップの識別情報を生成するとともに、生成した前記識別情報を前記変換方法の時系列とは逆の時系列により変換する逆変換方法を用いた第３場合に得られるビット列を前記第２送信端子から出力する
半導体装置。
（付記２）
前記各半導体チップの数は、２つであり、
前記各半導体チップは、少なくとも前記第１場合に、前記第１受信データを前記第１送信端子から出力すると共に生成した前記識別情報である前記ビット列を、前記第２送信端子から出力することを
特徴とする付記１に記載の半導体装置。
（付記３）
前記各半導体チップの数は、３つ以上であり、
前記各半導体チップは、少なくとも前記第１場合に、前記第１受信データを前記第１送信端子から出力すると共に生成した前記識別情報を前記逆変換方法により変換し、変換した前記識別情報である前記ビット列を前記第２送信端子から出力することを
特徴とする付記１に記載の半導体装置
（付記４）
前記基準データは、各ビットの値を最上ビット側にシフトすると共に最上位ビット側から溢れた２進数を最下位ビット側の空いたビットに移動するビットシフトにより異なるデータに変化するデータであり、
前記半導体装置の一端に配置された前記第１受信端子には、前記基準データが入力され、
前記一端に配置された前記第２受信端子には、前記識別情報の元となるデータが入力されることを
特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
（付記５）
前記第１受信端子は、前記第１面上の一点を中心として点対称に配置された複数の第１点を含み、
前記第２受信端子は、前記第１面上の前記一点を中心として点対称に配置され前記複数の第１点とは異なる複数の第２点を含むことを
特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
（付記６）
前記第１受信端子は夫々、前記各半導体チップを貫通する貫通電極の一端に設けられた電極であり、
前記第１送信端子は夫々、前記貫通電極の他端に設けられた電極であることを
特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
（付記７）
前記基準データは、最下位ビットが１で他のビットが０の２進数であり、
前記変換方法は、前記第１受信データのビットのうち値が１であるビットが最下位ビットから数えてｍ１ビット目に位置する場合に、前記第２受信データを前記ｍ１ビット右シフトする方法であり、前記ｍ１は整数であることを
特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
（付記８）
前記基準データは、最下位ビットが０で他のビットが１の２進数であり、
前記変換方法は、前記第１受信データのビットのうち値が０であるビットが最下位ビットから数えてｍ２ビット目に位置する場合に、前記第２受信データを前記ｍ２ビット右シフトする変換方法であり、前記ｍ２は整数であることを
特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
（付記９）
前記識別情報の前記生成は、変換した前記第２受信データに一定の値を加算または減算する工程であり、
前記逆変換方法は、前記基準データを前記第１受信データに変換する方法であることを
特徴とする付記１乃至８のいずれか１項に記載の半導体装置。
（付記１０）
前記各半導体チップは、前記識別情報に基づいて動作する内部回路を有することを
特徴とする付記１乃至９のいずれか１項に記載の半導体装置。
（付記１１）
前記各半導体チップの構造は一つであり、
前記他の半導体チップは、前記各半導体チップに対して回転していることを
特徴とする付記１乃至１０のいずれか１項に記載の半導体装置。
（付記１２）
前記第１受信データのｎ１ビット目は、前記第１受信端子のうちの第１端子で受信され、前記ｎ１は０以上で前記第１受信端子の数より小さい整数であり、
前記第１送信端子から出力されるデータの前記ｎ１ビット目は、前記第１送信端子のうち平面視において前記第１端子に重なる第２端子から出力され、
前記第２受信データのｎ２ビット目は、前記第２受信端子のうちの第３端子で受信され、前記ｎ２は０以上で前記第２受信端子の数より小さい整数であり、
前記第２送信端子から出力されるデータの前記ｎ２ビット目は、前記第２送信端子のうち平面視において前記第３端子に重なる第４端子から出力されることを
特徴とする付記１乃至１１のいずれか１項に記載の半導体装置。
（付記１３）
複数の半導体チップが互いに積層されるとともに、第１面に点対称にそれぞれ配置された前記複数の半導体チップの第１受信端子と、前記第１面の裏面の第２面に配置され、平面視において前記複数の半導体チップの前記第１受信端子にそれぞれ重なる前記複数の半導体チップの第１送信端子と、前記第１面に点対称にそれぞれ配置され、前記複数の半導体チップの前記第１受信端子とは異なる前記複数の半導体チップの第２受信端子とを有し、前記複数の半導体チップの各々は、前記第２面に配置され、平面視において前記複数の半導体チップの前記第２受信端子に重なる前記複数の半導体チップの第２送信端子とを備えるとともに、前記第２面上に他の半導体チップが配置されている第１場合、前記複数の半導体チップの前記第１送信端子が、前記他の半導体チップの前記第１受信端子に接続され、前記複数の半導体チップの前記第２送信端子が、前記他の半導体チップの前記第２受信端子に接続される半導体装置の制御方法において、
前記第１受信端子で受信する第１受信データに含まれる各ビットを基準データに変換する第２場合の変換方法を用いて前記第２受信端子で受信する第２受信データを変換し、
変換した前記第２受信データに基づいて前記各半導体チップの識別情報を生成し、
生成した前記識別情報を前記変換方法の時系列とは逆の時系列により変換する逆変換方法を用いた第３場合に得られるビット列を前記第２送信端子から出力する半導体装置の制御方法。
２・・・複数の半導体チップ
４ａ・・・複数の第１受信端子 ４ｂ・・・複数の第２受信端子
６ａ・・・複数の第１送信端子 ６ｂ・・・複数の第２送信端子
８ａ・・・第１面 ８ｂ・・・第２面
１０・・・識別番号生成回路
１２・・・半導体装置
１４・・・内部回路
２６・・・信号処理部
１０２・・・各半導体チップ

Claims (6)

  1. 複数の半導体チップが互いに積層された半導体装置において、
    第１面に点対称にそれぞれ配置された前記複数の半導体チップの第１受信端子と、
    前記第１面の裏面の第２面に配置され、平面視において前記複数の半導体チップの前記第１受信端子にそれぞれ重なる前記複数の半導体チップの第１送信端子と、
    前記第１面に点対称にそれぞれ配置され、前記複数の半導体チップの前記第１受信端子とは異なる前記複数の半導体チップの第２受信端子とを有し、
    前記複数の半導体チップの各々は、
    前記第２面に配置され、平面視において前記複数の半導体チップの前記第２受信端子に重なる前記複数の半導体チップの第２送信端子とを備えるとともに、前記第２面上に他の半導体チップが配置されている第１場合、前記複数の半導体チップの前記第１送信端子が、前記他の半導体チップの前記第１受信端子に接続され、前記複数の半導体チップの前記第２送信端子が、前記他の半導体チップの前記第２受信端子に接続されるとともに、前記第１受信端子で受信する第１受信データに含まれる各ビットを基準データに変換する第２場合の変換方法を用いて前記第２受信端子で受信する第２受信データを変換し、変換した前記第２受信データに基づいて前記各半導体チップの識別情報を生成するとともに、生成した前記識別情報を前記変換方法の時系列とは逆の時系列により変換する逆変換方法を用いた第３場合に得られるビット列を前記第２送信端子から出力する
    半導体装置。
  2. 前記各半導体チップの数は、２つであり、
    前記各半導体チップは、少なくとも前記第１場合に、前記第１受信データを前記第１送信端子から出力すると共に生成した前記識別情報である前記ビット列を、前記第２送信端子から出力することを
    特徴とする請求項１に記載の半導体装置。
  3. 前記各半導体チップの数は、３つ以上であり、
    前記各半導体チップは、少なくとも前記第１場合に、前記第１受信データを前記第１送信端子から出力すると共に生成した前記識別情報を前記逆変換方法により変換し、変換した前記識別情報である前記ビット列を前記第２送信端子から出力することを
    特徴とする請求項１に記載の半導体装置。
  4. 前記基準データは、各ビットの値を最上ビット側にシフトすると共に最上位ビット側から溢れた２進数を最下位ビット側の空いたビットに移動するビットシフトにより異なるデータに変化するデータであり、
    前記半導体装置の一端に配置された前記第１受信端子には、前記基準データが入力され、
    前記一端に配置された前記第２受信端子には、前記識別情報の元となるデータが入力されることを
    特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記識別情報の前記生成は、変換した前記第２受信データに一定の値を加算または減算する工程であり、
    前記逆変換方法は、前記基準データを前記第１受信データに変換する方法であることを
    特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 複数の半導体チップが互いに積層されるとともに、第１面に点対称にそれぞれ配置された前記複数の半導体チップの第１受信端子と、前記第１面の裏面の第２面に配置され、平面視において前記複数の半導体チップの前記第１受信端子にそれぞれ重なる前記複数の半導体チップの第１送信端子と、前記第１面に点対称にそれぞれ配置され、前記複数の半導体チップの前記第１受信端子とは異なる前記複数の半導体チップの第２受信端子とを有し、前記複数の半導体チップの各々は、前記第２面に配置され、平面視において前記複数の半導体チップの前記第２受信端子に重なる前記複数の半導体チップの第２送信端子とを備えるとともに、前記第２面上に他の半導体チップが配置されている第１場合、前記複数の半導体チップの前記第１送信端子が、前記他の半導体チップの前記第１受信端子に接続され、前記複数の半導体チップの前記第２送信端子が、前記他の半導体チップの前記第２受信端子に接続される半導体装置の制御方法において、
    前記第１受信端子で受信する第１受信データに含まれる各ビットを基準データに変換する第２場合の変換方法を用いて前記第２受信端子で受信する第２受信データを変換し、
    変換した前記第２受信データに基づいて前記各半導体チップの識別情報を生成し、
    生成した前記識別情報を前記変換方法の時系列とは逆の時系列により変換する逆変換方法を用いた第３場合に得られるビット列を前記第２送信端子から出力する半導体装置の制御方法。
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