CN113345814A - 测试半导体装置的结构及方法 - Google Patents

Abstract

本发明实施例涉及测试半导体装置的结构及方法。一种测试半导体装置的方法包含：传送时钟信号到第一晶片的第一寄存器以及第二晶片的第二寄存器；在所述时钟信号的第一边缘时，经由所述第一寄存器传送测试信号到第一待测装置；经由所述第一晶片的第一垫传送第一测量信号；在所述时钟信号的第二边缘时，经由所述第二寄存器传送所述测试信号到第二待测装置；及经由所述第二晶片的第二垫传送第二测量信号，其中所述第一垫及所述第二垫在垂直方向上对齐。

Description

测试半导体装置的结构及方法

技术领域

本发明实施例涉及测试半导体装置的结构及方法。

背景技术

随着技术发展，半导体装置由于尺寸缩小、功能增加及电路变多而使得其设计及制造变得更加复杂。因此需要许多制造程序以实现这些微小及高效的半导体装置。目前针对修改测试及制造半导体装置的结构及方法一直存在大量需求，以便改进装置的稳定性并减少制造成本及处理时间。

发明内容

根据本发明的实施例，一种测试半导体装置的方法包含：传送时钟信号到第一晶片的第一寄存器以及第二晶片的第二寄存器；在所述时钟信号的第一边缘时，经由所述第一寄存器传送测试信号到第一待测装置；经由所述第一晶片的第一垫传送第一测量信号；在所述时钟信号的第二边缘时，经由所述第二寄存器传送所述测试信号到第二待测装置；及经由所述第二晶片的第二垫传送第二测量信号，其中所述第一垫及所述第二垫在垂直方向上对齐。

根据本发明的实施例，一种测试半导体装置的方法，包含：传送时钟信号到第一晶片的第一寄存器及第二晶片的第二寄存器，其中所述第一晶片另包括第一待测装置，所述第二晶片另包括第二待测装置，并且所述第一晶片与所述第二晶片形成晶片堆叠；将测试信号传送到所述第二寄存器；将所述测试信号在所述时钟信号的第一时间经由所述第二寄存器传送到所述第二待测装置及所述第一寄存器；及在所述时钟信号的第二时间将所述测试信号经由所述第一寄存器传送到所述第一待测装置，其中所述第二时间晚于所述第一时间。

根据本发明的实施例，一种半导体结构包括第一晶片及第二晶片。第一晶片包括多个第一半导体装置以及第一分隔区域隔开所述第一半导体装置，其中所述第一分隔区域包括第一垫、第一待测装置及第一电路，所述第一电路经布置以根据测试信号测试所述第一待测装置，并且所述第一垫经布置以传送所述第一待测装置的第一测量信号。第二晶片包括多个第二半导体装置以及第二分隔区域隔开所述第二半导体装置，其中所述第二分隔区域包括第二垫、第二待测装置及第二电路，所述第二电路经布置以根据所述测试信号测试所述第二待测装置，并且所述第二垫经布置以传送所述第二待测装置的第二测量信号。所述第一垫在垂直方向上对齐且电性连接所述第二垫，所述第一电路及所述第二电路更经布置以在不同时间测试所述第一待测装置及所述第二待测装置。

本揭露的各种目的、特征、方面与优势将可从本发明优选实施例的具体实施方式、连同附图而变得更明白，在附图中的相同编号代表类似组件。

附图说明

从下列具体实施方式、连同附图将更了解本揭露的方面。应注意，根据业界的标准实务，各种特征件并未按实际比例绘制。事实上，为了清楚说明，各种特征件的尺寸可任意放大或缩小。

图1A是根据本发明实施例的晶片堆叠示意图。

图1B是根据本发明实施例依照图1A的测试结构的剖面图。

图2是根据本发明实施例的测试系统示意图。

图3是根据本发明实施例的晶片堆叠示意图。

图4A是根据本发明实施例的测试电路示意图。

图4B是根据本发明实施例的测试电路波形图。

图5是根据本发明实施例的测试方法流程图。

图6是根据本发明实施例的测试方法流程图。

图7是根据本发明实施例的半导体装置制造方法流程图。

具体实施方式

下述揭露提供用于实施所提供标的的不同特征的许多不同的实施例或示例。为简化本揭露，下面说明组件和布置的特定示例。当然，这些仅为示例且并未受限。举例来说，在下列说明中，形成第一特征件于第二特征件上或上方可包含第一和第二特征件以直接接触方式形成的实施例，且还包含可以在第一和第二特征之间形成附加特征件，使得第一和第二特征件可以未直接接触的实施例。此外，本揭露可能在各个示例中重复参考编号及/或字母。这是为了简化和清晰的目的而重复，其本身并不代表所述各种实施例及/或布置之间的关系。

此外，本说明书使用的空间相对用语，例如“下方”、“在下方”、“低于”、“在上方”、“上方”等是为易于描述说明如图式所述一元件或特征件对另一元件或特征件的关系。空间相对用语旨在涵盖装置在除图式所描述方向以外、在使用或操作中的不同方向。所述装置可以呈其它方向(旋转90度或其它角度方向)，而且在本说明书中使用的空间相对用语可因此同样被解释。

尽管阐述本揭露的广泛范围的数值范围和参数是近似值，但是在具体实例中阐述的数值是尽可能精确提出。然而，任何数值本质上包括通常必然从各个测试测量中发现偏差导致的某些误差。同时，如本说明书的使用，用语“约”、“实质”和“大体上”一般是表示在特定数值或范围的10％、5％、1％或0.5％内。或者，在为本领域中具有通常知识者所考虑时，用语“约”、“实质”和“大体上”是指在平均值的可接受标准误差内。除了在操作/工作示例中，或者除非另有明确说明，否则本说明书所揭露的所有数值范围、数量、数值和百分比(例如材料数量、持续时间、温度、操作条件、数量比例等)在任何情况下都应理解为由用语“约”、“实质”或“大体上”所修饰。因此，除非有相反的教示，否则本揭露和文后权利要求书中阐述的数值参数是可依需要而变化的近似值。最起码，每个数值参数至少应根据所提出的有效数字的数量并且通过应用普通的四舍五入技术来解释。范围在本说明书中可以表示为从一端点到另一端点或在两端点之间。除非另有说明，否则本说明书揭露的所有范围均包含端点。

在最新的半导体制造版图中，三维集成电路(3D integrated circuit,3DIC)已被视为重要技术之一，通过堆叠不同晶片并将不同晶片上的电子元件进行接合及封装，可形成具有性能更高、耗电更少且尺寸更小的电子封装装置。在包括三维集成电路在内的半导体装置制造过程中，需要进行晶片或芯片的测试，以确保制造的半导体装置的合格率符合预期。举例来说，一种称为晶片验收测试法(wafer acceptance test,WAT)的方法，在制造的晶片上形成某些虚设结构并测试这些虚设结构以便早期发现制作过程是否出现偏差。WAT方法可利用晶片中用以隔开不同芯片的切割道，在其中形成作为测试图案(test key)的虚设结构及相关线路，而各个测试图案可且用于不同的测试目的，例如形成晶体管装置，并测试其中的电阻值或电流值。当使用WAT方法而在半导体装置的工艺早期阶段检测到测试图案出现电路缺陷时，代表着在制造的芯片中其物理或电气特性很可能也出现类似的缺陷或合格率问题。经测试有缺陷的晶片可接受进一步检验或修正，或从生产线上废弃以节省制造成本及时间。

虽然晶片验收测试法已用在二维集成电路的测试流程中，目前的测试方法及电路仍无法以有效率的方式完成三维集成电路的测试。例如在形成堆叠的晶片中，上下相叠的晶片所形成的测试图案，其作为信号输出入端点的测试接垫必须在垂直方向上彼此错开，才能透过形成导电通路电性连接到这些测试接垫，而对位于下方的晶片进行个别的测试。然而这将会大幅增加测试结构占用晶片的面积，而使晶片制造的成本上升。

本公开内容的实施例是有关一种用于测试半导体装置的结构及方法。通过本公开内容所讨论的测试结构及测试方法，可以在上下相叠的晶片中电性连接并存取到上下(即在垂直方向上)重叠的测试接垫，并从测试接垫接收个别晶片里个别待测装置的测量结果。由于不同晶片的测试接垫可以上下重叠，因此测试结构所占用的晶片面积不会随着堆叠的晶片数目而增加，因而能使晶片有效的制造面积最大化，而能提高生产效率并降低生产成本。

图1A是根据本发明实施例的晶片堆叠100的示意图。晶片堆叠100是由多片晶片101，例如晶片101a、101b及101c，所堆叠而成。在一些实施例中，晶片101是用于形成本发明实施例的测试结构或测试电路。以下对每一片晶片101a、101b或101c的说明将以对晶片101的说明进行而不另外个别叙述。如图1A所示，晶片101为半导体晶片，其可包括例如硅的半导体材料。在实施例中，晶片101包括其它半导体材料，例如硅锗、碳化硅、砷化镓或其它类似者。晶片101可由晶片载台或吸盘固持。

晶片101的每一者定义装置区域，其中装置区域用于制造一或多个半导体装置102，其中装置区域可以矩阵的型态布置在晶片101上。半导体装置102中的每一者可包括形成于晶片101表面的各种功能组件。举例来说，这些功能组件可以是晶体管、二极管、电容器或导电互连件。图1A中绘示的半导体装置102可包括完成或未完成的半导体电路。在相邻的半导体装置102之间可定义间隔区域或切割道区域104，用于隔开不同的半导体装置102。切割道区域104可形成为彼此相交并以列及行排列的格状结构。在对晶片101或晶片堆叠100进行切割以产生个别的半导体装置102时，可利用切割刀或激光沿着切割道区域104进行分割动作。在完成半导体装置102的制造及测试工艺之后，透过去除切割道区域104而将半导体装置102单粒化为个别裸片。在一些实施例中，在单粒化工艺中，切割道区域104部分或完全被去除。

在实施例中，测试结构106形成于晶片101的切割道区域104中。在实施例中，测试结构106形成为独立式电路且与半导体装置102物理分离及电性分离。测试结构106的设计可用于确定及反应在晶片101上所制造的半导体装置102的组件其几何图案精确度及电性性能。在实施例中，测试结构106所包括的测试图案其形状及结构可用于判断在晶片101上所制造的半导体装置102是否符合设计要求。

在实施例中，测试结构106至少包括待测装置、接垫及导电通路等构件，并且经布置以接受测试信号并将测试信号经由导电通路传输到待测装置的输入端，并由待测装置的输出端传输代表测试结果的测量信号经由导电通路及接垫传输到外部的测试仪器，以检测待测装置的功能是否符合预期。测试结构106的详细构造及功能将在后续段落说明。在实施例中，在形成半导体装置102的半导体工艺中，同时在切割道区域104中形成测试结构106。在实施例中，形成测试结构106的工艺与形成半导体装置102的工艺是相同工艺。由于用于半导体装置102及测试结构106的形成方式及参数可以是相同的，因此在测试结构106中所发现的缺陷也有可能出现在半导体装置102中。因此，在进行全面测试之前，测试结构106适合作为监测工艺是否妥善的指标。

在一些实施例中，首先在晶片101a、101b及101c上形成各自的半导体装置102、切割道区域104，以及在切割道区域中的测试结构106。这些不同晶片101a、101b及101c的布局可以彼此相同，因此当多片晶片101a、101b及101c上下相叠用以形成半导体堆叠100时，其各自的半导体装置102及切割道区域104也可彼此上下对齐。在一些实施例中，不同晶片101a、101b及101c中的测试结构106可以不同。在一些实施例中，不同晶片101a、101b及101c中的测试结构106经由通路彼此电性连接。

图1B是根据本发明实施例依照图1A的测试结构106沿着剖面线AA的剖面图。图1B是显示晶片堆叠100在切割道区域104的放大图示。在所绘示的实施例中，晶片堆叠100由多片(例如五片)晶片101(例如晶片101a、101b、101c、101d及101e)上下相叠组成。在一些实施例中，每一片晶片101在切割道区域104在垂直方向上包括衬底112、前侧互连结构114及背侧互连结构116。虽然半导体装置102没有绘示在图1B中，然而每一片晶片101的切割道区域104及半导体装置102是共享其中的衬底112、前侧互连结构114及背侧互连结构116。在一些实施例中，某些晶片101仅包括前侧互连结构114或仅包括背侧互连结构116。在功能上，测试结构106至少包括设置于衬底112、前侧互连结构114及背侧互连结构116中的电路结构或测试图案，例如包含待测装置122、导电层124、接垫126及硅通路132。

衬底112包括半导体材料，例如块状硅。在某些实施例中，衬底112用作中介层衬底。在某些实施例中，衬底112可包括其它半导体材料，例如硅锗、碳化硅、砷化镓等等。在某些实施例中，衬底112为p型半导电衬底(受体类型)或n型半导电衬底(供体类型)。另一选择为，衬底112包括另一元素半导体，例如锗；化合物半导体，包括砷化镓、磷化镓、磷化铟、砷化铟或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GalnAs、GalnP或GalnAsP；或其组合。在又一实施例中，衬底112为绝缘体上覆半导体(SOI)。在其它实施例中，衬底112可包括经掺杂外延层、梯度半导体层及/或覆叠不同类型的另一半导体层的半导体层，例如硅锗层上的硅层。在一些实施例中，不同的晶片101可以有不同的厚度，例如最下层的晶片101e的厚度比上层的晶片101a、101b、101c或101d的厚度还要大。

在一些实施例中，一或多个待测装置(Device under test,DUT)122形成在衬底112中。在图1B中，待测装置122是晶体管，其可能包括栅极、漏极、源极以及其它掺杂区域、导电通路或电介质层。然而，待测装置122也可能以其它形式的电路存在，例如电阻器、电感器、电容器，或其它适合的电路结构。在一些实施例中，待测装置122包括特定的测试图案，具有特定的尺寸及几何结构，用于测试制造半导体装置102的工艺可靠度与精准度。

前侧互连结构114或背侧互连结构116是用于将待测装置114电性连接到同一晶片101的其它装置或结构，或用于电性连接上下相邻的不同晶片101中的装置或结构。前侧互连结构114可包括多个导电层124。每一导电层124包含导电材料，例如铜、钛、钨、铝、银或其组合等。在一些实施例中，每一导电层124包含多层结构，例如包括一层扩散阻障层以及一层导电填充层。每一导电层124可包括水平导电线124a或垂直导电通路124b，其中水平导电线124a透过至少一个垂直导电通路124b电性耦合到位于上方或下方的另一相邻水平导电线124a。在本实施例中，前侧互连结构114的水平导电线124a及垂直导电通路124b的数目及结构是为进行图解说明而绘示。前侧互连结构114可包括其它数目的导电层的及其它走线图案。

类似于前侧互连结构114，背侧互连结构116也可包括多个导电层124。每一导电层124可包括水平导电线124a或垂直导电通路124b，其中水平导电线124a透过至少一个垂直导电通路124b电性耦合到位于上方或下方的另一相邻水平导电线124a。在本实施例中，背侧互连结构116的水平导电线124a及垂直导电通路124b的数目及结构是为进行图解说明而绘示。背侧互连结构116可包括其它数目的导电层的及其它走线图案。

此外，前侧互连结构114包括电介质层136，用以将导电层124与其它组件电性绝缘。同理，背侧互连结构116包括电介质层136，用以将导电层124与其它组件电性绝缘。在某些实施例中，电介质层136填充前侧互连结构114或背侧互连结构116之中不属于导电层124的部分。在一些实施例中，电介质层136可由氧化物形成，例如无掺杂硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、氧化硅、氮化硅、氮氧化硅、低介电系数材料等等。低介电系数材料可具有低于3.8的介电常量(k)值，但电介质层136的介电材料也可接近3.8。

在一些实施例中，前侧互连结构114包括测试结构106的接垫126。接垫126是由导电材料构成，且电性连接前侧互连结构114的其它水平导电线124a或垂直导电通路124b。在一些实施例中，接垫126为前侧互连结构114或背侧互连结构116最外层的导电层124，用于与上下相邻的晶片101的前侧互连结构114或背侧互连结构116的接垫126进行电性连接。在一些实施例中，接垫126用于电性连接晶片堆叠100之外的测试仪器，其包括测试探针，并用于将测试仪器所设定的预定待测装置122的地址选择信号及对应的测试信号传送到测试结构106中，并用于将预定待测装置122的测试结果通过接触其上的探针传送到测试仪器。在一些实施例中，接垫126包括选择接垫126a及测量接垫126b，其中选择接垫126a是经布置将预定待测装置的地址选择信号传送到测试结构106中的选择电路或开关电路(未绘示)，而测量接垫126b经布置以将待测装置122的测试结果经由前侧互连结构114或后侧互连结构116传输到测试仪器。

在一些实施例中，晶片101的衬底112还包括硅通路132。硅通路132包括导电材料，例如铜、钛、钨、铝、银或其组合等。在一些实施例中，每一硅通路132包含多层结构，例如包括一层扩散阻障层以及一层导电填充层。硅通路132通常延伸贯穿其所在的衬底112，用以使衬底112上方及下方的结构彼此电性连接。在一些实施例中，同一片晶片101的前侧互连结构114及背侧互连结构116是经由衬底中的硅通路132电性连接。在一些实施例中，上下相邻的晶片101的硅通路132是在垂直方向上重叠，例如晶片101d的衬底112d中的硅通路132是与晶片101e的衬底112e中的硅通路132在垂直方向上重叠，节省测试结构106所占用的切割道区域114的面积。在一些实施例中，上下相邻的硅通路132及接垫126是在垂直方向上重叠，例如晶片101d的衬底112d中的硅通路132是与晶片101d的背侧互连结构116d的接垫126在垂直方向上重叠，也与晶片101d的前侧互连结构114d的接垫126在垂直方向上重叠，节省测试结构106所占用的切割道区域114的面积。

在一些实施例中，晶片堆叠100是利用每一片晶片101的接垫126彼此电性连接，以致所形成的测试结构106通过前侧互连结构114、背侧互连结构116及硅通路132的电性连接得以跨越整个晶片堆叠100。因此，测试仪器的地址选择信号或时钟信号可经由晶片堆叠100的表面层(例如晶片101a的前侧100F)传输到晶片101a的接垫130，并通过不同晶片101的前侧互连结构114或背侧互连结构116传输到各个晶片101中的待测装置122以进行测试。因此，在一些实施例中，上下相邻的晶片101的接垫126是在垂直方向上重叠，例如晶片101d的背侧互连结构116中的接垫126是与晶片101e的前侧互连结构114e的接垫126在垂直方向上重叠，以方便进行接垫126的接合，并能节省接垫126所占用的切割道区域114的面积。

在一些实施例中，测试结构106还包括其它组件，例如选择电路(未绘示)以及开关电路(未绘示)，其中用以将地址选择信号传输到想要的某片特定晶片101的某个特定待测装置122，而不至于同时传输到其它待测装置122；或是设定接收从某片特定晶片101的某个特定待测装置122的某个输出端传输的测量结果，而不至于接收到其它的待测装置测量结果而造成测量结果混入不同待测装置的信号。选择电路以及开关电路的相关细节在图2相关叙述中会进行说明。

图2是根据本发明实施例的测试系统200的示意图。测试系统200是包括图1A及图1B的测试结构106。在一些实施例中，测试系统200包含接垫126、选择电路204、开关电路206及待测装置阵列208，其中接垫126包含选择接垫126a及测量接垫126b，并且其相关内容已经于图1B相关叙述中说明，因此不再重复。

选择电路204经由导电层210(对应前侧互连结构114或背侧互连结构116中的导电层124)与选择接垫126a电性相接。在一些实施例中，选择电路204经布置以实现地址选择电路或地址解码电路，其经由地址选择信号提供预定待测装置阵列208的地址。在一些实施例中，选择电路204用于选择测量接垫126b与预定的待测装置阵列208之间的传输路径，其中这些传输路径可形成在导电层210中。在一些实施例中，选择电路204是由晶体管或逻辑门组成。在一些实施例中，选择电路204包括寄存器或触发器，例如D型触发器，SR型触发器，多路复用器、多路分用器或其它类似者。上述选择电路204的实现方式仅为例示，现存技术中其它可实现选址功能或地址解码功能的电路也可用于实现选择电路204，而可视为本公开内容的范围。

在一些实施例中，选择电路还包括延迟单元或延迟电路(未绘示，可见于图4A)，用以延迟输入的测试信号或时钟信号。延迟电路可以晶体管或逻辑门形成，例如利用一对反向门组合成延迟电路。延迟电路可利用触发器或逻辑门进行不同组合或串接而产生延迟信号的效果，使得不同的待测装置阵列208可在同一时钟信号的控制下，可在不同时间点接收测试信号进行测试，而不致彼此干扰。在一些实施例中，选择电路204的晶体管形成在各个晶片101的衬底112中。在一些实施例中，连接选择电路204或连接选择电路204与开关电路206或选择接垫206a的线路形成在各个晶片101的前侧互连结构114或背侧互连结构116的导电层124中。

在一些实施例中，开关电路206经由导电层220与测量接垫126b相接，其中导电层220类似于图1B的导电层124并可形成在各个晶片101的前侧互连结构114或背侧互连结构116中。在一些实施例中，开关电路经由导电层230与待测装置122A电性相接并经由导电层240与待测装置122B电性相接，其中导电层230或240类似于图1B的导电层124并可形成在各个晶片101的前侧互连结构114或背侧互连结构116中。待测装置阵列208中的待测装置122A或122B类似于图1B的待测装置122并可形成在各个晶片101的衬底112中。在一些实施例中，开关电路206经布置以接收选择电路204的地址选择信号而选择预定的待测装置122A或122B。在一些实施例中，开关电路206经布置以开启或关闭待测装置122A或122B的输入端或输出端与外界的连线。在一些实施例中，开关电路206是由晶体管或逻辑门组成。在一些实施例中，开关电路206中的任一开关包括传输门(transmission gate)或其它类似者。举例来说，传输门可由一个P型晶体管与一个N型晶体管构成，两个晶体管的栅极相接但接收相反向电平(即逻辑相异的电压电平)的选择信号，两个晶体管的源极或漏极两两相接。将欲控制的测试信号接到逻辑门的源极或漏极的一端，并通过将选择电路204的开启电平(例如逻辑高电平)或关闭电平(例如逻辑低电平)控制传输门的两个晶体管栅极，可以决定测试信号是否可由传输门的源极通过到漏极，或从漏极通过到源极。上述传输门的实现方式仅为例示，现存技术中其它可实现开关功能的电路也可用于实现开关电路206的方式，而可视为本公开内容的范围。在一些实施例中，开关电路206的晶体管形成在各个晶片101的衬底112中，而连接开关电路206的开关的导电线路透过布置导电层124的布局而形成在各个晶片101的前侧互连结构114或背侧互连结构116中。

待测装置阵列208经由前侧互连结构114或背侧互连结构116中的导电层124与开关电路206a及206b电性相接。在一些实施例中，待测装置阵列208中的待测装置122A或122B包括半导体装置102中相同或类似的元件或结构，例如晶体管、电容器、电阻器、电感器、掺杂区域、电介质层，或其它类似者。在一些实施例中，待测装置122A或122B具有输入端用于接收输入的测试信号以及与输出端用于提供测试结果的测量信号。举例来说，待测装置122A或122B的栅极与基极可作为输入端，漏极或源极可作为输出端。上述待测装置122A或122B的实现方式仅为例示，现存技术中其它可作为待测装置122A与122B的结构也属于本公开内容的范围。在一些实施例中，待测装置阵列208形成在各个晶片101的衬底112中。在其它实施例中，待测装置阵列208形成在各个晶片101的前侧互连结构114或背侧互连结构116中。

图3是根据本发明实施例的晶片堆叠100的示意图。参照图1B与图3，图3仅绘示位于晶片堆叠100的晶片101的前侧互连结构114或背侧互连结构116的部分，而绘示的部分互连结构114包括最外层(可能是最上层或最下层)的导电层且包括接垫阵列。例如，部分互连结构114a～114e分别包括接垫阵列302-ax、302-bx、302-cx、302-dx及302-ex(x＝1～N代表接垫所在的位置或排序，N代表接垫总数)，用于将测试信号及时钟信号传输到各从的晶片101a～101e的待测装置122，并且测量信号可通过接垫阵列302-ax、302-bx、302-cx、302-dx及302-ex(x＝1～N)传输到外部的测试仪器。为方便说明，某特定接垫302的标号后面加上的字母(以字母y作为通称)及数字(以字母x作为通称)标示分别表示其设置的晶片101编号及对应接垫阵列302中的位置，例如接垫302-a1代表设置于晶片101a且位于第一个位置(x＝1)的接垫。

参照图1B、图2及图3，接垫阵列302可包括选择接垫126a及测量接垫126b。此外，如图2所示，每一晶片101可包括两层的接垫阵列302分别设置在上下方的最外层导电层，然而为了便于说明，图3仅绘示每一晶片101的一层导电层及其接垫阵列302，并视需要加以说明。

在一些实施例中，接垫阵列302-ax、302-bx、302-cx、302-dx及302-ex在各自的晶片101a～101e中是以列或行的方式排列，例如在图3的实施例中，接垫阵列302-ax、302-bx、302-cx、302-dx及302-ex各自包括由N个接垫所组成的接垫行302-a1～302-aN、302-b1～302-bN、302-c1～302-cN、302-d1～302-dN及302-e1～302-eN。在一些实施例中，不同接垫阵列302-ax、302-bx、302-cx、302-dx及302-ex中具有相同排序位置(即具有相同x值)的接垫，不论设置在前侧互连结构114或在背侧互连结构116中，在各自的晶片101a～101e或其所处得前侧互连结构114及背侧互连结构116中的位置是相同的。在实施例中，不同接垫阵列302-ax、302-bx、302-cx、302-dx及302-ex中具有相同排序位置(即具有相同x值)的接垫在各自的晶片101a～101e相对于晶片面的中心点的坐标是相同的。在一些实施例中，不同接垫阵列302-ax、302-bx、302-cx、302-dx及302-ex中相同排序位置(即具有相同x值)的接垫在垂直方向上彼此重叠。在实施例中，每一前侧互连结构114中的接垫阵列302-ax、302-bx、302-cx、302-dx及302-ex与相同晶片101中的背侧互连结构116中的接垫阵列302-ax、302-bx、302-cx、302-dx及302-ex，其中具有相同排序位置(即具有相同x值)的一对接垫在垂直方向上彼此重叠。在本公开内容中，如果有一个接垫如果有至少20％的面积在垂直方向上与另一接垫完全重叠，那么此两接垫可称为在垂直方向上重叠。在一些实施例中，一个接垫如果有至少50％或至少80％的面积在垂直方向上与另一接垫完全重叠，那么此两接垫可称为在垂直方向上重叠。由于堆叠的晶片101a～101e的测试接垫可在垂直方向上重叠，不须完全错开即可进行测试，因此接垫所占用的面积可以固定，不会随着堆叠晶片的数目变多而增加，但个别晶片中可供测试待测装置的数目并没有变少，还有可能更多。

在一些实施例中，上下堆叠的晶片101a～101e在垂直方向上重叠的接垫302(对应图1B及图2的接垫126)彼此电性连接以组成如图1B或图2的测试结构106，而构成此些电性连接的结构在图3中以导电结构304、306及308表示。在以下说明中，导电结构的标号(即304、306或308)后面加上的字母(以字母y作为通称)及数字(以字母x作为通称)标示分别表示其设置的晶片101编号及对应接垫阵列302中的位置，例如导电结构304-a1代表设置于晶片101a且对应接垫302位置x＝1的导电结构。

在实施例中，导电结构304、306及308可由图1B的前侧互连结构114或背侧互连结构116中的导电层124以及衬底112中的硅通路132所组成。在实施例中，导电结构304、306及308可由多层水平导电线124a和垂直导电通路124b，以及硅通路132相接而成。参照图1B，由虚线所界定的矩形区域Z1包括上下堆叠的晶片101d及101e的切割道区域104的部分，而晶片101d及晶片101e各自包括接垫P1及P2，其中接垫P1及P2在垂直方向上重叠，其布置与图3垂直方向上重叠的接垫302类似。由矩形区域Z1的例示线路，可见接垫P1(在此示例中，图3的接垫阵列302是表示位于上方的最外层导电层的接垫)经由晶片101d的前侧互连结构114中多层的水平导电线124a和多层的垂直导电通路124b电性连接位于晶片101d的衬底112d中的硅通路V1，并且再经由晶片101d的背侧互连结构116中的垂直导电通路124b及接垫P3(在此示例中，图3的接垫阵列302是表示位于下方的最外层导电层的接垫)电性连接到晶片101e的前侧互连结构114中的接垫P2。

在一些实施例中，用于电性连接接垫P1及P2的互连结构的至少一部分(例如硅通路V1或垂直导电通路124b)与接垫P1及P2在垂直方向上重叠，如此可以减少互连结构的长度及其占用切割道区域104的面积，以节省布线空间并改善互连结构引起的电阻电容延迟(RC-delay)效应。在一些实施例中，同一片晶片101中的接垫如果有需要进行电性连接，可通过晶片101的前侧互连结构114或背侧互连结构116中的导电层124进行水平方向的电性连接。

复参照图3。在实施例中，测试信号及测量信号是透过不同的接垫302进行传输，因此接垫302可因功能而区分为不同群组，而对应不同接垫群组的第一导电结构304、第二导电结构306及第三导电结构308其布置也可能不同。在实施例中，测试用的控制信号是透过第一接垫群组302-yN(y＝a、b、c、d、e)传输到不同的晶片101a～101e，第一接垫群组302-yN可对应图2的选择接垫126a，用于接收时钟信号、地址选择信号或电源参考电压。时钟信号、地址选择信号或电源参考电压可透过第一接垫群组302-yN位于最上方的接垫(例如晶片101a的接垫302-aN)接入晶片堆叠100，再经由第一导电结构304-aN、304-bN、304-cN及304-dN传输到晶片101b～101e，其中第一导电结构304-aN、304-bN、304-cN及304-dN对应图2的导电层210，并可形成于晶片101a、101b、101c、101d及101e中，视第一接垫群组302-yN中的接垫设于所在晶片101的最上方导电层或最下方导电层而定。时钟信号Clock的传输路径(以点折线表示)首先从测试仪器传输到接垫302-aN而到达晶片101a，并经由第一导电结构304-aN、304-bN、304-cN及304-dN分别到达晶片101b～101e。在实施例中，第一导电结构304对应图2的导电层210，其用于电性连接第一接垫群组302-yN(y＝a、b、c、d、e)而未出现在对应其它接垫302-yx(x＝1～N-1)之处。在不考虑第一导电结构304-aN、304-bN、304-cN及304-dN所产生的时间延迟的情况下，时钟信号可视为同时到达每个晶片101a～101e。接着，时钟信号通过各个晶片101的前侧互连结构114或背侧互连结构116的导电层124水平传送到各个选择电路以在预定的时间测试选择预定的待测装置122。

在实施例中，测试信号Data是经由内建的信号产生器(未绘示，可形成于例如晶片101e的衬底112e中)所产生，而测试结果所产生的测量信号则由第二接垫群组302-yx(y＝a、b、c、d、e；x＝2～N-1)所组成，其可对应图2的测量接垫126b。测试信号Data的传输路径(以虚线表示)首先从第一片待测的晶片(例如晶片101e)中发出，并按照时钟信号不同周期依序到达晶片101e中不同的待测装置122。每当测试信号Data(或地址选择信号)开启一个待测装置时122时，所得到的测量信号利用接垫302-ex(x＝2～N-2)中的一或多个接垫传输到测试机台。不同的待测装置122利用同一测试信号Data在不同的时钟期间进行测试，并使用共同的测量接垫302-ex(x＝2～N-2)传输测量信号，直到晶片101e中的最后一个待测装置122完成测试。晶片101e的接垫302-ex的测量信号是经由第二导电结构306-dx、306-cx、306-bx及306-ax(x＝2～N-2)及第二接垫群组302-dx、302-cx、302-bx及302-ax传输到测试机台。在一些实施例中，第二导电结构306-ax、306-bx、306-cx及306-dx是分别形成于晶片101a～101e上，视第二接垫群组302-dx、302-cx、302-bx及302-ax中的接垫设于所在晶片101的最上方导电层或最下方导电层而定。在实施例中，第二导电结构306对应图2的导电层220，其用于电性连接第二接垫群组302-yx(y＝a、b、c、d、e；x＝2～N-2)而未出现在对应其它接垫302-yx(x＝1、N-1、N)之处。

当晶片101e中的最后一个待测装置122进行测试或测试完成时，测试信号Data在同时传送到晶片101d中，并在晶片101d中进行与晶片101e类似的测试流程。测试信号Data按照时钟信号不同周期依序到达晶片101d中不同的待测装置122。每当测试信号Data(或地址选择信号)开启一个待测装置时122时，所得到的测量信号利用接垫302-dx(x＝2～N-2)中的一或多个接垫传输到测试机台。不同的待测装置122利用同一测试信号Data在不同的时钟期间进行测试，并使用共同的测量接垫302-dx(x＝2～N-2)传输测量信号，直到晶片101d中的最后一个待测装置122完成测试。晶片101d的接垫302-dx的测量信号是经由第二导电结构306-cx、306-bx及306-ax(x＝2～N-2)及第二接垫群组302-cx、302-bx及302-ax传输到测试机台。

在晶片101d最后一个待测装置122进行测试或测试完成时，测试信号Data会传送到晶片101c。上述的测试信号Data传输顺序或待测装置122的测试顺序仅为例示，测试信号Data通过不同晶片101a～101e的顺序可依需求而更动。测试信号Data在到达每一片晶片101a～101e时，会将所有在同一片晶片101中的待测装置都测试完成后，才进行下一片晶片101的测试，而同一片的晶片101的不同待测装置122测试时间是通过时钟信号的周期加以区隔。如此可确保测试过程中不同晶片101或不同待测装置122可共享第二接垫群组302-yx(y＝a、b、c、d、e；x＝2～N-1)传送测量信号到测试仪器，而不会发生同时传送测量信号的状况而产生信号干扰。

在一些实施例中，第三接垫群组与第三导电结构308电性连接而使测试信号Data在上下相接的晶片101之间传送。举例来说，测试信号Data在到达晶片101e最后一个待测装置122进行测试时，也一并传送到晶片101d。在实施例中，所述测试信号Data是先传输到晶片101e上方的接垫302-e(N-1)，其面向晶片101d的面向晶片101e的接垫的302-d(N-1)。由于接垫302-e(N-1)与接垫302-d(N-1)是透过接合而电性连接，因此测试信号Data直接传送到晶片101d。在实施例中，第三导电结构308-d(N-1)可对应图2的导电层220并可形成在晶片101d的前侧互连结构114或背侧互连结构116中。

当测试信号Data到达晶片101d的接垫302-d(N-1)后，利用前侧互连结构114或背侧互连结构116的传输路径将测试信号Data传送到晶片101d的第一个待测装置122，并依序进行其它待测装置的测试。当测试信号Data在到达晶片101d的最后一个待测装置122时，也一并传送到接垫302-d1。在实施例中，接垫302-d1与接垫302-c1是直接接合或透过第三导电结构308-c1电性连接，使测试信号Data可以从晶片101d传送到晶片101c，其中第三导电结构308-c1可对应图2的导电层220并可形成在晶片101c的前侧互连结构114或背侧互连结构116中。

依照上述测试信号Data的传送方式，测试结构106经布置以在测试信号Data接着在进行晶片101c最后一个待测装置122的测试时，同时将测试信号Data传送到接垫302-c(N-1)。接垫302-c(N-1)与302-b(N-1)是直接接合或透过第三导电结构308-b(N-1)电性连接，使测试信号Data可以从晶片101c传送到晶片101b，其中第三导电结构308-b(N-1)可对应图2的导电层220并可形成在晶片101c的前侧互连结构114或背侧互连结构116中。再者，接垫302-b1与接垫302-a1是直接接合或透过第三导电结构308-a1电性连接，使测试信号Data可以从晶片101b传送到晶片101a，其中第三导电结构308-a1可对应图2的导电层220并可形成在晶片101a的前侧互连结构114或背侧互连结构116中。最终，当测试信号Data经由晶片101a的最后一个待测装置122输出到接垫302-a(N-1)并传送到测试机台，说明所有待测装置122皆已完成测试。

在实施例中，第三导电结构308仅用于电性连接第三接垫群组302-yx(y＝a、b、c、d、e；x＝1,N-1)而未出现在对应其它接垫302-yx(x＝2～N-2、N)之处。再者，第三导电结构308与第一导电结构304不同之处在于，第三导电结构308的每一者仅电性连接相邻两晶片的重叠的两接垫，而位于相同位置(由x代表)的第三导电结构308在相邻的晶片上不会连续出现，以确保测试信号Data在到达第一片待测晶片101时，会通过所有的待测装置122之后才会继续传送到下一片待测的晶片101。

上述的接垫群组分类仅为例示，本公开内容也可能有其它的接垫分群方式。

图4A是根据本发明实施例的测试电路400的示意图。测试电路400可形成在堆叠的晶片101中，而图4A仅绘示两片相邻的晶片101d及101e作为例示，本公开内容的测试电路不限于图4A的实施例。

如图4A所示，晶片101e的测试电路中包括待测装置e1、122-e2、……122-eK(K代表待测装置总数)以及选择电路，其中选择电路包括寄存器R11、R12……R1K用于将测试信号Data分别传送到对应的待测装置122-e1～122-eK。晶片101e的测试电路还包括多个延迟单元L11～L1K分别对应寄存器R11～R1K。在实施例中，待测装置122-e1～122-eK每一者包括晶体管(类似图2的待测装置122A或122B)，其具有栅极接收测试信号Data。在实施例中，寄存器R11～R1K包括D型触发器，其包括数据输入端D、数据输出端Q以及时钟输入端Clk，其中寄存器R11～R1K串接，使得寄存器R12～R1K的数据输入端D与前一级寄存器R11～R1(K-1)的数据输出端Q相接。在实施例中，连接寄存器R11～R1K及待测装置122-e1～122-eK的线路可对应图2的导电层210、230或240。

第一级的寄存器R11的数据输入端D则由信号产生器输入测试信号Data，其具有信号长度T_d。延迟单元L11～L1K进行串接，使得寄存器R11的时钟输入端Clk是通过延迟单元L11接收测试仪器的时钟信号Clock，其中时钟信号Clock可经由图3所示的第一接垫群组302yN及第一导电结构304传输，并具有周期T_c。在实施例中，信号长度T_d大于周期T_c。

寄存器R12～R1K的每一者的时钟输入端Clk是经由对应的延迟单元L12～L1K与前一级延迟单元L11～L1K所传输的时钟信号Clock相接。在实施例中，寄存器R11～R1K每一者具有大致上相同的输出延迟时间TL1，而延迟单元L11～L1K每一者具有大致上相同的延迟时间TL2。在实施例中，延迟时间TL1大于延迟时间TL2，使得串接的前后级寄存器可经由不同时钟的周期进行测试信号Data的输出。

晶片101d的测试电路中包括待测装置122-d1、122-d2、……122-dK以及选择电路，其中选择电路包括寄存器R21、R22……R2K用于将测试信号Data分别传送到对应的待测装置122-d1～122-dK。晶片101d的测试电路还包括多个延迟单元L21～L2K分别对应寄存器R21～R2K。在实施例中，待测装置122-d1～122-dK每一者包括晶体管(类似图2的待测装置122A或122B)，其具有栅极接收测试信号Data。在实施例中，寄存器R21～R2K包括D型触发器，其包括数据输入端D、数据输出端Q以及时钟输入端Clk，其中寄存器R21～R2K串接，使得寄存器R22～R2K的数据输入端D与前一级寄存器R21～R2(K-1)的数据输出端Q相接。第一级的寄存器R21的数据输入端D则与晶片101e的寄存器R1K的数据输出端Q相接，而最后一级的寄存器R2K的数据输出端Q则与下一片晶片101(例如晶片101c，未显示于图4A)的寄存器的数据输入端D相接。延迟单元L21～L2K进行串接，使得寄存器R21的时钟输入端Clk是通过延迟单元L21接收测试仪器的时钟信号Clock，而寄存器R22～R2K每一者的时钟输入端Clk是经由对应的延迟单元L22～L2K与前一级延迟单元L21～L2K所传输的时钟信号Clock相接。

在实施例中，连接寄存器R21～R2K及待测装置122-d1～122-dK的线路可对应图2的导电层210、230或240。在实施例中，寄存器R21～R2K每一者具有大致上相同的输出延迟时间TL1，而延迟单元L21～L2K每一者具有大致上相同的延迟时间TL2。在实施例中，延迟时间TL1大于延迟时间TL2，使得串接的前后级寄存器可经由不同时钟的周期进行测试信号Data的输出。

图4B是根据本发明实施例的测试电路波形图400。参照图4A及图4B，测试信号Data经由信号产生器在时间T0时产生并在时间T1时到达寄存器R11的数据输入端D，而时钟信号Clock在时间T0时产生并在时间T2时到达寄存器R11的时钟输入端R11-Clk以及寄存器R21的时钟输入端R21-Clk，其中时间T2为晚于时间T1。寄存器R11可根据时钟信号Clock在触发边缘(例如上升边缘或下降边缘)而经过延迟时间TL1后将数据输入端D的数据输出到输出端Q。在图4B的实施例中，以时钟信号Clock的上升边缘(标示为上升箭头W1、W2)作为触发寄存器R11～R1K将信号输出的触发边缘，其中Wi代表第i个周期的上升边缘。

寄存器R11收到时钟信号Clock的上升边缘W1后经过延迟时间TL1将测试信号Data在时间T4输出到数据输出端R11-Q。参照图4A，寄存器R11的数据输出端R11-Q将测试信号Data传送到待测装置122e-1以及下一级的寄存器R12-D。因此，在时间T4时，待测装置122-e1的输入端接收测试信号Data(其例如用以对晶体管的栅极及基极进行偏压)并将测量信号(例如漏极或源极的电压值或电流值)通过图3的第二接垫群组302yx(x＝2～N-2)及第二导电结构306传送到测试仪器。由上述叙述可知，待测装置122e-1是在上升边缘W1所对应的第一个周期期间内进行测试。在实施例中，当寄存器R11对待测装置122-e1进行测量后，如图2所示的选择电路204或开关电路206将待测装置122-e1关闭。在实施例中，当寄存器R11对待测装置122-e1完成测量，且经过时钟信号的上升边缘W2之后，如图2所示的选择电路204或开关电路206将待测装置122-e1关闭。

此外，在同一时间，对应寄存器R11的延迟单元L11将时钟信号输出到延迟单元L12并经延迟时间TL2后在时间T3到达寄存器R12的时钟输入端R12-Clk。由于延迟时间TL1大于延迟时间TL2，所以时间T3早于时间T4，因而寄存器R12的数据输出端R12-Q在时间T3并未输出测试信号Data。因此，在时间T4后，除了待测装置122-e1以外，其它待测装置(例如待测装置122-e2～122-eK)并未接收到测试信号Data，因此是关闭的。时钟信号clock第二个上升边缘W2在经过一个周期T_c在时间T5时到达寄存器R12的时钟输入端R12-clk，此时寄存器R12收到时钟信号Clock的上升边缘W2后经过延迟时间TL1将测试信号Data在时间T6输出到数据输出端R12-Q。

寄存器R12的数据输出端R12-Q将测试信号Data传送到待测装置122e-2以及下一级的寄存器R13-D。因此，在时间T6时，待测装置122-e2的输入端接收测试信号Data(其例如用以对晶体管的栅极及基极进行偏压)并将测量信号(例如漏极或源极的电压值或电流值)通过图3的第二接垫群组302yx(x＝2～N-2)及第二导电结构306传送到测试仪器。由上述叙述可知，待测装置122e-2是在上升边缘W2所对应的第二个周期期间内进行测试。在实施例中，当寄存器R12对待测装置122-e2进行测量后，如图2所示的选择电路204或开关电路206将待测装置122-e2关闭。在实施例中，当寄存器R12对待测装置122-e2完成测量，且经过时钟信号的下一个上升边缘(即在上升边缘W2之后的第一个上升边缘)之后，如图2所示的选择电路204或开关电路206将待测装置122-e2关闭。

上述对待测装置122-e1及122-e2的测试流程延续到晶片101e的最后一个寄存器R1K。在时间T7时，时钟信号Clock第K个周期时时钟信号的第WK个上升边缘到达时钟输入端R1K-Clk，而在经过延迟时间TL1后，在时间T8时寄存器R1K将测试信号Data输出到数据输出端R1K-Q并测试信号Data接入接待测装置122-eK而完成晶片101e的测试。

参照图3及4A，寄存器R1K的数据输出端R1K-Q还另外电性连接接垫302-e(N-1)，并透过第三导电结构308-d(N-1)或晶片101d的前侧互连结构114d或背侧互连结构116d电性连接到寄存器R21的数据输入端R21-D。因此，考虑线路传输的延迟时间可以忽略不计，那么测试信号Data到达数据输出端R1K-Q的时间T8可视为到达数据输入端R21-D的时间。由于时间T8晚于上升边缘WK的到达时间T7，因而寄存器R21的数据输出端R21-Q在时间T8并未输出测试信号Data。因此，在时间T8后，除了待测装置122-eK以外，其它待测装置(例如待测装置122-d1～122-dK)并未接收到测试信号Data，因此是关闭的。时钟信号clock第(K+1)个上升边缘W(K+1)在经过一个周期T_c在时间T9时到达寄存器R21的时钟输入端R21-clk，此时寄存器R21收到时钟信号Clock的上升边缘W(K+1)后经过延迟时间TL1将测试信号Data在时间T10输出到数据输出端R21-Q并传送到待测装置122-d1。

图5是根据本发明实施例的测试方法500的流程图。测试方法500的进行可参照图3及图4A、4B。测试方法500仅为例示，并可加入其它步骤或去除某些步骤，或者更动步骤之间的顺序。在步骤502时，传送时钟信号(例如时钟信号Clock)到第一晶片(例如晶片101e)的第一寄存器(例如寄存器R11)以及第二晶片(例如晶片101d)的第二寄存器(例如寄存器R21)。在实施例中，所述第一晶片及所述第二晶片构成晶片堆叠。在步骤504时，在所述时钟信号的第一边缘(例如上升边缘W1)时，经由所述第一寄存器传送测试信号(例如测试信号Data)到第一待测装置(例如待测装置122-e1)。

在步骤506时，经由所述第一晶片的第一垫(例如第二接垫群组302-e2～302-e(N-2))传送第一测量信号。在步骤508时，在所述时钟信号的第二边缘(例如上升边缘W(K+1))时，经由所述第二寄存器传送所述测试信号到第二待测装置(例如待测装置122-d1)。在步骤510时，经由所述第二晶片的第二垫(例如第二接垫群组302-d2～302-d(N-2))传送第二测量信号。所述第一垫及所述第二垫在垂直方向上对齐

图6是根据本发明实施例的测试方法600的流程图。测试方法600的进行可参照图3及图4A、4B。测试方法600仅为例示，并可加入其它步骤或去除某些步骤，或者更动步骤之间的顺序。在步骤602时，传送时钟信号(例如时钟信号Clock)到第一晶片(例如晶片101d)的第一寄存器(例如寄存器R21)及第二晶片(例如晶片101e)的第二寄存器(例如寄存器R1K)，其中所述第一晶片另包括第一待测装置(例如待测装置122-d1)，所述第二晶片另包括第二待测装置(例如待测装置122-eK)，并且所述第一晶片与所述第二晶片形成晶片堆叠。在步骤604时，将测试信号(例如测试信号Data)传送到所述第二寄存器。在步骤606时，将所述测试信号在所述时钟信号的第一时间(例如图4B的时间T8)经由所述第二寄存器传送到所述第二待测装置及所述第一寄存器。在步骤608时，在所述时钟信号的第二时间(例如图4B的时间T10)将所述测试信号经由所述第一寄存器传送到所述第一待测装置，其中所述第二时间晚于所述第一时间。

图7是根据本发明实施例的半导体装置制造方法700的流程图。半导体装置制造方法700的进行可参照图1、图3及图4A、4B。半导体装置制造方法700仅为例示，并可加入其它步骤或去除某些步骤，或者更动步骤之间的顺序。在步骤702时，提供多个晶片(例如图1的晶片101)。在步骤704时，在所述晶片中定义每个晶片的装置区域及切割道区域(例如图1的切割道区域104)，并在装置区域中形成半导体装置(例如图1的半导体装置102)。在实施例中，形成半导体装置的工艺包括显影、曝光、离子布植、蚀刻、研磨等。在步骤706时，在切割道区域中形成测试图案(例如图2、图3及图4的测试结构106)。在步骤708时，将所述晶片形成晶片堆叠(例如图1的晶片堆叠100)，并根据所述晶片中的测试图案形成测试结构(例如图1的测试结构106)。在步骤710时，对所述测试结构进行测试。在实施例中，测试的方法是使用图2、图3、图4A及图4B所说明的测试方法)。在步骤712时，确认测试结果是否符合设计规范。如果测试结果并未符合设计规范，那么半导体装置制造方法700往前到步骤714，对所述晶片堆叠中的半导体装置进行改善或废弃所述晶片堆叠。如果测试结果符合设计规范，那么半导体装置制造往前到步骤716，对所述晶片堆叠进行切割。在实施例中，在对所述晶片堆叠进行切割时，所述测试结构的一部分或全部被去除。在所述晶片堆叠切割后，产生个别的半导体裸片。在实施例中，对所述个别的半导体裸片进行封装。

在本公开内容的实施例中，一种测试半导体装置的方法包含：传送时钟信号到第一晶片的第一寄存器以及第二晶片的第二寄存器；在所述时钟信号的第一边缘时，经由所述第一寄存器传送测试信号到第一待测装置；经由所述第一晶片的第一垫传送第一测量信号；在所述时钟信号的第二边缘时，经由所述第二寄存器传送所述测试信号到第二待测装置；及经由所述第二晶片的第二垫传送第二测量信号，其中所述第一垫及所述第二垫在垂直方向上对齐。

在本公开内容的实施例中，一种测试半导体装置的方法包含：传送时钟信号到第一晶片的第一寄存器及第二晶片的第二寄存器，其中所述第一晶片另包括第一待测装置，所述第二晶片另包括第二待测装置，并且所述第一晶片与所述第二晶片形成晶片堆叠；将测试信号传送到所述第二寄存器；将所述测试信号在所述时钟信号的第一时间经由所述第二寄存器传送到所述第二待测装置及所述第一寄存器；及在所述时钟信号的第二时间将所述测试信号经由所述第一寄存器传送到所述第一待测装置，其中所述第二时间晚于所述第一时间。

在本公开内容的实施例中，一种半导体结构包括第一晶片及第二晶片。第一晶片包括多个第一半导体装置以及第一分隔区域隔开所述第一半导体装置，其中所述第一分隔区域包括第一垫、第一待测装置及第一电路，所述第一电路经布置以根据测试信号测试所述第一待测装置，并且所述第一垫经布置以传送所述第一待测装置的第一测量信号。第二晶片包括多个第二半导体装置以及第二分隔区域隔开所述第二半导体装置，其中所述第二分隔区域包括第二垫、第二待测装置及第二电路，所述第二电路经布置以根据所述测试信号测试所述第二待测装置，并且所述第二垫经布置以传送所述第二待测装置的第二测量信号。所述第一垫在垂直方向上对齐且电性连接所述第二垫，所述第一电路及所述第二电路更经布置以在不同时间测试所述第一待测装置及所述第二待测装置。

前面描述数种实施例的特征，因此所属领域的一般技术人员可更理解本揭露的方面。所属领域的一般技术人员应明白其可以直接使用本揭露作为设计或修改其它工艺或结构的基础，以实现本说明书所导入实施例的相同目的及/或实现相同优势。所属领域的一般技术人员也应理解到这些等效架构并未悖离本揭露的精神和范围，且其可进行本说明书的各种变化、替换和替代例，而不悖离本揭露的精神和范围。

符号说明

100 晶片堆叠

100F 表面

101a、101b、101c、101d、101e 晶片

102 半导体装置

104 切割道区域

106 测试结构

112a、112b、112c、112d、112e 衬底

114a、114b、114c、114d、114e 前侧互连结构

116a、116b、116c、116d、116e 背侧互连结构

122、122a、122b 待测装置

122-e1～122-eK、122-d1～122-dK 待测装置

124 导电层

124a 水平导电线

124b 垂直导电通路

126 接垫

126a 选择接垫

126b 测量接垫

200 测试系统

204 选择电路

206 开关电路

208 待测装置

210、220、230、240 导电层

302-a1～302-aN 接垫

302-b1～302-bN 接垫

302-c1～302-cN 接垫

302-d1～302-dN 接垫

302-e1～302-eN 接垫

304 导电结构

304-aN、304-bN 导电结构

304-cN、304-dN 导电结构

306 导电结构

306-a2～306-a(N-2) 导电结构

306-b2～306-b(N-2) 导电结构

306-c2～306-c(N-2) 导电结构

306-d2～306-d(N-2) 导电结构

308 导电结构

308-a1、308-c1 导电结构

308-b(N-1)、308-d(N-1) 导电结构

400 测试电路

500、600、700 方法

502、504、506、508、510 步骤

602、604、606、608 步骤

702、704、706、708、710 步骤

712、714、716 步骤

Clock 时钟信号

Data 测试信号

R11～R2K 寄存器

L11～L2K 延迟单元

T0～T10 时间

P1、P2、P3 接垫

V1 垂直导电通路

Z1 区域

Claims (10)

1.一种测试半导体装置的方法，包含：

传送时钟信号到第一晶片的第一寄存器以及第二晶片的第二寄存器；

在所述时钟信号的第一边缘时，经由所述第一寄存器传送测试信号到第一待测装置；

经由所述第一晶片的第一垫传送第一测量信号；

在所述时钟信号的第二边缘时，经由所述第二寄存器传送所述测试信号到第二待测装置；及

经由所述第二晶片的第二垫传送第二测量信号，其中所述第一垫及所述第二垫在垂直方向上对齐。

2.根据权利要求1所述的方法，其中传送时钟信号到第一晶片的第一寄存器以及第二晶片的第二寄存器的步骤包含分别经由所述第一晶片的第三垫以及所述第二晶片的第四垫传送所述时钟信号到所述第一寄存器及第二寄存器，其中所述第三垫及所述第四垫在垂直方向上对齐。

3.根据权利要求1所述的方法，还包含将所述时钟信号经过延迟时间后传送到所述第一晶片的第三寄存器。

4.根据权利要求3所述的方法，其中所述第三寄存器的数据输入端连接所述第二寄存器的数据输出端。

5.一种测试半导体装置的方法，包含：

传送时钟信号到第一晶片的第一寄存器及第二晶片的第二寄存器，其中所述第一晶片另包括第一待测装置，所述第二晶片另包括第二待测装置，并且所述第一晶片与所述第二晶片形成晶片堆叠；

将测试信号传送到所述第二寄存器；

将所述测试信号在所述时钟信号的第一时间经由所述第二寄存器传送到所述第二待测装置及所述第一寄存器；及

在所述时钟信号的第二时间将所述测试信号经由所述第一寄存器传送到所述第一待测装置，其中所述第二时间晚于所述第一时间。

6.根据权利要求5所述的方法，其中所述第一时间是所述时钟信号的第一边缘并使延迟时间延迟，并且所述第二时间是所述时钟信号的第二边缘，所述第二边缘与所述第一边缘相距时间为所述时钟信号的周期。

7.根据权利要求5所述的方法，还包括经由所述第一晶片的第一垫传送所述第一待测装置的第一测量信号，以及经由所述第二晶片的第二垫传送所述第二待测装置的第二测量信号。

8.根据权利要求5所述的方法，其中将所述测试信号在所述时钟信号的第一时间经由所述第二寄存器传送到所述第一寄存器包括将所述测试信号经由所述第一寄存器的数据输出端、所述第二晶片的第三垫以及所述第一晶片的第四垫传送到所述第一寄存器，其中所述第三垫及所述第四垫在垂直方向上重叠。

9.一种半导体结构，其包含：

第一晶片，包括多个第一半导体装置以及第一分隔区域隔开所述第一半导体装置，其中所述第一分隔区域包括第一垫、第一待测装置及第一电路，所述第一电路经布置以根据测试信号测试所述第一待测装置，并且所述第一垫经布置以传送所述第一待测装置的第一测量信号；及

第二晶片，包括多个第二半导体装置以及第二分隔区域隔开所述第二半导体装置，其中所述第二分隔区域包括第二垫、第二待测装置及第二电路，所述第二电路经布置以根据所述测试信号测试所述第二待测装置，并且所述第二垫经布置以传送所述第二待测装置的第二测量信号，

其中所述第一垫在垂直方向上对齐且电性连接所述第二垫，所述第一电路及所述第二电路更经布置以在不同时间测试所述第一待测装置及所述第二待测装置。

10.根据权利要求9所述的半导体结构，其中所述第一电路还包括：

寄存器，经布置经接收所述测试信号；以及

延迟单元，经布置经由第一晶片的第三垫接收时钟信号并传送所述时钟信号到所述寄存器。

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