CN1402347A - 半导体芯片,半导体集成电路及选择半导体芯片的方法 - Google Patents

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Abstract

以层叠方式安置在一个衬底上的半导体芯片和应用此半导体芯片的半导体集成电路装置。一个预定的半导体芯片被来自外部单元的芯片选择信号选中，尽管芯片有相同布线图形且数目很多地彼此层叠。半导体集成电路装置通过应用该半导体芯片构成。半导体芯片包括排列在前表面保持一个预定间距的多个第一电极端子来接收参考信号以便产生比较信号，比较信号和芯片选择信号在一个比较电路中比较来选择一个芯片，多个第二电极端子排列在和前表面对立的后表面，每个相比于多个第一电极端子偏离一个间距，它们输出参考信号输入到第一电极端子，以及用于电连接偏离一个间距的第一第二电极端子的连接部分。

Description

半导体芯片，半导体集成 电路及选择半导体芯片的方法
技术领域
本发明涉及在一个衬底上层压的半导体芯片，一个应用此芯片的半导体集成电路装置和一种选择半导体芯片的方法。
背景技术
近些年，半导体集成电路已经实现了高的集成度，实现了SOC(芯片上系统，system-on-chip)形式。特别是，半导体集成电路已经可以以多芯片模式集成，它依赖一种芯片装备技术将多个半导体芯片一个层压置于另一个之上。用于实现多芯片器件的芯片装备技术可以被一种超连接技术所代表，通过它多个电极端子配置在半导体芯片表面，半导体芯片一个层叠在另一个上，通过电极端子连接在一起。已经有研究提出将超连接技术应用于实际，被认为是下一代的技术。例如，形成记忆电路的多个半导体芯片通过超连接技术一个层叠在另一个之上，来获得一个高密度的存储器和一个大的存储容量。
通常，应用超连接技术形成的大存储容量的存储器有一种结构，其中半导体芯片通过凸块(bump)一个层叠在另一个上面形成多个层，这些半导体芯片带有相同布线图形包括电极端子和电路元件。当半导体芯片被层叠形成多个层时，需要信号来选择一个芯片来读或写数据。然而，当所有层叠的半导体芯片有相同的布线图形时，用于接收芯片选择信号的电极端子位置变得一致，使相同的芯片选择信号进入每个半导体芯片中，这使选择运行芯片变得困难。
这个问题可以通过以下的两个方法避免。根据第一个方法，制备多个半导体芯片，通过在一个光刻步骤中使用有不同电路图形的多个曝光掩膜，同时偏移接受芯片选择信号的电极端子。这些半导体芯片通过凸块层叠在一个衬底上，选择信号连续地从衬底输出到电极端子接受半导体芯片的芯片选择信号，从而选择在运作的芯片。
根据第二个方法，制备多个半导体芯片，通过形成相同的布线图形，用激光束照射每一个半导体芯片布线图形的一部分来形成电极端子，它们分别被偏离来接受芯片选择信号。这些半导体芯片通过凸块层叠在一个衬底上，选择信号连续地从衬底输出到电极端子接受半导体芯片的芯片选择信号，从而选择在运作的芯片。
但是，第一个方法要求多种芯片设计以及要求用于曝光的多个昂贵的掩膜。此外，要求增加光刻的步骤。第二个方法要求通过激光束的照射来切割布线图形。因此每种方法都增加生产步骤提高生产成本。
发明内容
本发明的一个目的是提供半导体芯片，该芯片能让一个预先指定的芯片通过来自外部单元的芯片选择信号被选中，尽管芯片被层叠为有相同布线图形的多个芯片，由此提供应用这种芯片的半导体集成电路器件，以及提供一种选择半导体芯片的方法。
上述目的由如下半导体芯片完成，它包括排列在前表面的多个第一电极端子来维持一个预定间距以便接受参考信号来产生对比信号，对比信号在对比电路中和芯片选择信号比较来选择芯片，多个第二电极端子排列在和前表面相对的后表面，每个都以一个间距和多个第一电极端子偏离，其输出参考信号输入到第一电极端子，以及电连接以一个间距偏离的第一和第二电极端子的连接部分。
附图说明
图1是一个剖面示图图解了根据发明的第一实施方案的一个半导体集成电路装置的构造。
图2是一个示图示意性的图解了根据发明的第一实施方案的半导体芯片一个主要部分的电路构造。
图3一个部分示图图解了根据发明的第一实施方案的一个半导体芯片部分的构造。
图4是一个剖面示图示意性的图解了用于选择一个半导体芯片的逻辑电路的构造，半导体芯片位于根据发明的第一实施方案的一个半导体集成电路装置中。
图5是一个剖面示图图解了根据发明的第二实施方案的一个半导体集成电路装置的构造。
具体实施方式
根据本发明的第一实施方案的一个半导体芯片，应用相同芯片的一个半导体集成电路装置，和一个选择半导体芯片的方法将对应图1到图4描述。图1是一个剖面示图图解了根据一个实施方案的一个半导体集成电路装置的构造。如图1所示，例如，三个半导体芯片4，5和6在底衬2上以这种顺序层叠。根据该实施方案的半导体集成电路装置涉及DRAM(动态随机存储器)，它有三个由半导体芯片4，5和6组成的存储体(bank)。多个电极端子就像矩阵在半导体集成电路装置的上下表面排列。但是，图1的剖面示图和随后的图示都是沿着预定的线或是多个电极端子的一列的图示。
图2是一个示图示意性的图解了半导体芯片4，5和6的主要部分的电路构造。如图2所示，半导体芯片4，5和6都有一个存储单元部分52。在存储单元部分52，多个存储单元58(仅仅在图2中画出一个)由一个做传输门的晶体管60和一个电容器62以矩阵的方式排列组成。沿着存储单元58，形成了多个字线54(仅仅在图2中画出一个)在行方向延伸(图中右和左方向)，形成了多个位线56(仅仅在图2中画出一个)在列方向延伸(图中上下方向)。在相同行方向排列的存储单元58中晶体管60的栅电极连接到相同的字线54上，在相同列方向排列的存储单元58中的晶体管60的漏极都被连接到相同的位线56上。
多个字线54被一行解码器64驱动。用于控制位线56和数据总线之间列选通器的多个列选择线被一个列解码器66驱动。两种解码器64和66被输入/输出控制电路68控制。
返回到图1，电极端子27a和27b在图左面衬底2的前表面排列，保持一个预定的间隔(间距)P。在电极端子27b的右面，以这样的次序排列着电极端子27c和27d。电极端子27c和27d将输出芯片选择信号用于从多个半导体芯片4、5和6中选择运行的预定芯片。电极端子27a和27b提供参考信号来产生对比信号以便在对比电路中和芯片选择信号比较，对比电路以后描述，电极端子27a和27b接地。也就是，在这个实施方案中，电极端子27a和27b提供地电势参考信号给半导体芯片4，5和6。
在电极端子27d的右面，以这种次序排列着多个电极端子27e到27n。存储体上的地址信号，时钟信号，时钟控制信号，和不同的指令信号以及在其他存储电路中应用的预定数据信号通过电极端子27e到27n送到半导体芯片4，5和6中。电极端子27b和电极端子27c保持一个间距排列，例如2P。电极端子27c到27n保持一个间距排列，例如间距P。
在这个实施方案中，当三个半导体芯片4，5和6叠加层叠时，两个电极端子27a和27b足够来输出参考信号。当更多层叠加层叠时，用于参考信号的电极端子的数目应是：层的数目-1。用于芯片选择信号的电极端子27c和27d的数目和用于参考信号的电极端子27a和27b的数目一致。所以，由于半导体芯片中叠加层叠层的增加，引起的用于芯片选择信号的电极端子增加的数目必然和用于参考信号的电极端子增加的数目一样。
根据该实施方案的半导体芯片4层叠在衬底2上。在半导体芯片4的前表面(实施方案中图的下侧)，在左面排列着用于参考信号的电极端子28a和28b，保持间距P。在电极端子28b的右面，以这种次序排列着用于芯片选择信号的电极端子(第一电极端子)28c和28d。在电极端子28d的右面，以这种次序排列着电极端子28e到28n。电极端子28a到28n和衬底上的电极端子27a和27n相对排列。半导体芯片4通过芯片间连接部件的凸块12a到12n粘连到衬底2上。所以，半导体芯片4的电极端子28a到28n相应的和衬底2的电极端子27a和27n电连接起来。这里，用于参考信号的电极端子28a通过凸块12a接地，用于参考信号的电极端子28b通过凸块12b接地。
电极端子28a`到28n`在半导体芯片4的后表面排列(图的上侧)。用于参考信号的电极端子(第二电极端子)28a`和28b`相对于表面的用于参考信号的电极端子28a和28b向右偏离了一个间距排列。所以，电极端子28a`在后表面排列不是正对在前表面排列电极端子28a，而是偏离了一个间距和28b相对。电极端子28a`和电极端子28a通过一个连接部分8a电连接。电极端子28b`和电极端子28b通过一个连接部分8b电连接。连接部分8a和8b有连接导体在横截面呈阶梯状将电极端子28a`和28b`和偏离一个间距排列的28a和28b连接起来。
用于芯片选择信号的电极端子28c`通过一个连接部分9c和电极端子28c电连接起来，电极端子28d`通过一个连接部分9d和电极端子28d电连接起来。类似的，电极端子28e`和28n`通过连接部分9e到9n相应的和电极端子28e和28n连接起来。连接部分9c到9n通过在半导体芯片4表面形成的通孔几乎垂直穿过芯片和通孔中埋置的连接导体形成的。
层叠在半导体芯片4上的半导体芯片5和半导体芯片4有相同的构成。电极端子29a到29n在半导体芯片5的前表面以和电极端子28a到28n在半导体芯片4相同的排列方式排列。在半导体芯片5的后表面，以和在半导体芯片4的后表面形成的电极端子28a`到28n`相同的方式排列着电极端子29a`到29n`。半导体芯片5和半导体芯片4通过多个凸块13a到13n粘连在一起。相应的，在半导体芯片5的前表面的电极端子29b和半导体芯片4后表面的电极端子28a`通过一个凸块13b连接。相同的，在半导体芯片5前表面的电极端子29c到29n相对应的通过凸块13c到13n和半导体芯片4后表面的电极端子28c`和28n`连接。这里，半导体芯片5前表面的用于参考信号的电极端子29a和接地的电极端子28a`和28b`都不相连。所以，仅仅用于参考信号的电极端子29b通过凸块13b，连接部分8a和凸块12a接地。
进一步，层叠在半导体芯片5上的半导体芯片6和半导体芯片4和5有相同的结构。电极端子30a到30n在半导体芯片6的前表面以和电极端子28a到28n在半导体芯片4前表面以及电极端子29a到29n在半导体芯片5前表面相同的排列方式排列。在半导体芯片6的后表面，以和在半导体芯片4的后表面形成的电极端子28a`到28n`以及在半导体芯片5的后表面形成的电极端子29a`到29n`相同的方式排列着电极端子30a`到30n`。半导体芯片6和半导体芯片5通过多个凸块14a到14n粘连在一起。相应的，在半导体芯片6的前表面的电极端子30b和半导体芯片5后表面的电极端子29a`连接在一起。相同的，在半导体芯片6前表面的电极端子30c到30n相对应的分别和半导体芯片5后表面的电极端子29c`和29n`连接。这里，半导体芯片6前表面的用于参考信号的电极端子30a和30b和接地的电极端子29b`都不相连。所以，电极端子30a和30b都不接地。
在半导体芯片4后表面的电极端子28b`是一个非连接端子。也就是，没有和电极端子28b`连接的电极端子在对立安置的半导体芯片5上排列。相同的，在半导体芯片5后表面的电极端子29b`，在半导体芯片5前表面的电极端子29a和半导体芯片6前表面的电极端子30a也是没有对立电极端子的非连接端子。
图3是一个部分示图示意了图1中放大的半导体芯片的一部分，而且和图1中半导体芯片4的布置完全颠倒。图3示意了用于参考信号的电极端子28a，28b，28a`，28b`的结构和作为半导体芯片4一部分的连接部分8a和8b的结构。如图3中所示，一个隔离膜22在硅(Si)衬底20上形成，硅衬底例如是n型。在Si衬底20和隔离膜22中，形成了两个通孔24a和24b，它们保持一个间距P穿过Si衬底20和隔离膜22。一个连接导体例如Cu被埋在通孔24a和24b中。通孔24a中的连接导体，在Si衬底20后表面(图中的下侧)暴露的表面作为电极端子28a`。相同的，通孔24b中的连接导体，在Si衬底20后表面暴露的表面作为电极端子28b`。电极端子28a`和28b`可以被提供垫片(pad)以连接凸块。
在隔离膜22上，形成了铝(Al)，Cu或其他的布线26a和26b。线26a在它的一端电连接到通孔24a中的连接导体，它的另一端在图中相对于电极端子28a`向右偏离半个间距排列。相同的，线26b在它的一端电连接到通孔24b中的连接导体，它的另一端在图中相对于电极端子28b`向右偏离半个间距排列。在整个线26a和26b的表面形成了一个隔离膜31。隔离膜31有一个在线26a另一端设置的通孔32a和在线26b另一端设置的通孔32b。就像在通孔24a和24b中一样，连接导体例如Cu埋在通孔32a和32b中。通孔32a中的连接导体电连接到线26a，通孔32b中的连接导体电连接到线26b。
线34a和34b在隔离膜31上的半导体芯片4(图的上侧)的前表面形成。线34a在它的一端电连接到通孔32a中的连接导体，它的另一端在图中相对于电极端子28a`向右偏离一个间距排列。相同的，线34b在它的一端电连接到通孔32b中的连接导体，它的另一端在图中相对于电极端子28b`向右偏离一个间距排列。线34a的另一端作为电极端子28a，线34b的另一端作为电极端子28b。连接部分8a由通孔24a，32a中的连接导体和线26a，34a组成。进一步，连接部分8b由通孔24b，32b中的连接导体和线26b，34b组成。如下面将要参考图4描述的，连接部分8a和8b输出比较信号到比较电路。但是图3没有示出用于输出比较信号的连线。
其次，根据该实施方案的半导体集成电路装置的电路组成将参考图4描述，图4是一个部分示图示意了在根据实施方案的半导体集成电路装置中选择一个半导体芯片的电路的组成。如图4所示，半导体芯片4，5和6以这种顺序在衬底2上层叠排列。从衬底2到半导体芯片4，5和6之间的电连接已经参考图1描述过了，这里不再重复，但是，芯片中的电路构造将描述一下。首先，芯片选择信号S0从用作在衬底2上的芯片选择信号的电极端子27C输出，芯片选择信号S1从用作芯片选择信号的电极端子27d输出。
半导体芯片4的连接部分8a和8b分别连接到一个电压源Vd，连接是通过在芯片中形成的上拉电阻70。连接部分8a通过凸块12a接地，维持在一个低的电势(L)。所以连接部分8a输出一个L电平的比较信号。相同的，连接部分8b通过凸块12b接地，维持在一个低的电势(L)。所以连接部分8b输出一个L电平的比较信号。也就是说，两个L电平的比较信号在半导体芯片4中产生。
由两个exclusive NOR(“同”门)(Ex-NOR)电路72，73和一个NAND电路74组成的一个比较电路在半导体芯片4中形成。连接部分8a和Ex-NOR电路72的一个输入端子相连，连接部分8b和Ex-NOR电路73的一个输入端子相连。连接部分9c和Ex-NOR电路73的另一个输入端子相连，连接部分9d和Ex-NOR电路72的另一个输入端子相连。
Ex-NOR电路72的输出端子连接到NAND电路74的一个输入端子，Ex-NOR电路73的输出端子和NAND电路74的另一个输入端子相连。一个输出信号S2从NAND电路74输出。当输出信号S2呈L电平时，半导体芯片4作为一个运行芯片工作，半导体芯片4中的存储电路通过预定的电极端子接受不同的命令和数据。
就像在半导体芯片4中一样，在半导体芯片5中形成一个由两个exclusive NOR(Ex-NOR)电路75，76和一个NAND电路77组成的比较电路，NAND电路77从两个Ex-NOR 75和76接收输出信号。一个输出信号S3从NAND电路77输出。当输出信号S3呈现L电平时，半导体芯片5作为一个运行芯片工作，半导体芯片5中的存储电路通过预定的电极端子接收不同的命令和数据。
半导体芯片5的连接部分15b通过连接部分8a接地，维持在一个L电平的电势上。所以，连接部分15b输出一个L电平的比较信号。另一个方面，连接部分15a没有接地，由于通过上拉电阻70连接的电压源Vd维持在一个高(H)的电平。所以，连接部分15a输出一个H电平的比较信号。也就是，半导体芯片5产生了一个L电平的比较信号和一个H电平的比较信号。
像在半导体芯片4和5中一样，在半导体芯片6中形成一个由两个exclusive NOR(Ex-NOR)电路78，79和一个NAND电路80组成的比较电路，NAND电路80从两个Ex-NOR 78和79接收输出信号。NAND电路80输出一个输出信号S4。输出信号S4呈现L电平时，半导体芯片6作为一个运行芯片工作，半导体芯片6中的存储电路通过预定的电极端子接收不同的命令和数据。
半导体芯片6的连接部分17a和17b没有接地，由于通过上拉电阻70连接的电压源Vd维持在一个高(H)的电平。所以，连接部分17a和17b输出H电平的比较信号。也就是，半导体芯片6仅仅产生H电平的比较信号。
接下来，描述一种根据该实施方案选择一种如上结构的半导体芯片的方法。首先，下面描述的一种情形是从用于衬底2的芯片选择信号的电极端子27c和27d输出的芯片选择信号S0和S1都呈现L电平(0)。一个L电平比较信号从连接部分8a输入到半导体芯片4的Ex-NOR电路72的一个输入端子，一个L电平的芯片选择信号S1从连接部分9d输入到另一个输入端子。所以，Ex-NOR电路72的输出信号呈现H电平。另一方面，一个L电平比较信号从连接部分8b输入到Ex-NOR电路73的一个输入端子，一个L电平的芯片选择信号S0从连接部分9c输入到另一个输入端子。所以，Ex-NOR电路73的输出信号呈现H电平。一个H电平的信号从Ex-NOR电路72输入到NAND电路74的一个输入端子，一个H电平的信号从Ex-NOR电路73输入到另一个输入端子。所以，NAND电路74的输出信号S2呈现L电平。
一个H电平的比较信号从连接部分15a输入到半导体芯片5中的Ex-NOR电路75的一个输入端子，一个L电平的芯片选择信号S1从连接部分16d输入到另一个输入端子。所以，Ex-NOR电路75的输出信号呈现L电平。另一方面，一个L电平的比较信号从连接部分15b输入到Ex-NOR电路76的一个输入端子，一个L电平的芯片选择信号S0从连接部分16c输入到另一个端子。所以，Ex-NOR电路76的输出信号呈现H电平。一个L电平的信号从Ex-NOR电路75输入到NAND电路77的一个输入端子，一个H电平的信号从Ex-NOR电路76输入到另一个端子。所以，NAND电路77的输出信号S3呈现H电平。
一个H电平的比较信号从连接部分17a输入到半导体芯片6中的Ex-NOR电路78的一个输入端子，一个L电平的芯片选择信号S1从连接部分18d输入到另一个输入端子。所以，Ex-NOR电路78的输出信号呈现L电平。另一方面，一个H电平的比较信号从连接部分17b输入到Ex-NOR电路79的一个输入端子，一个L电平的芯片选择信号S0从连接部分18c输入到另一个输入端子。所以，Ex-NOR电路79的输出信号呈现L电平。一个L电平的信号从Ex-NOR电路78输入到NAND电路80的一个输入端子，一个L电平的信号从Ex-NOR电路79输入到另一个输入端子。所以，NAND电路80的输出信号S4呈现H电平。当芯片选择信号S0和S1都如上所述呈现L电平时，仅仅来自半导体芯片4的输出信号S2呈现L电平，半导体芯片4被选作为运行芯片。
接下来，描述一种情形，此时从电极端子27c输出的芯片选择信号S0呈现L电平，从电极端子27d输出的芯片选择信号S1呈现H电平(1)。一个L电平的比较信号从连接部分8a输入到半导体芯片4的Ex-NOR电路72的一个输入端子，一个H电平的芯片选择信号S1从连接部分9d输入到另一个输入端子。所以，Ex-NOR电路72的输出信号呈现L电平。另一个方面，一个L电平的比较信号从连接部分8b输入到Ex-NOR电路73的一个输入端子，一个L电平的芯片选择信号从连接部分9c输入到另一个端子。所以，Ex-NOR电路73的输出信号呈现H电平。一个L电平信号从Ex-NOR电路72输入到NAND电路74的一个输入端子，一个H电平的信号从Ex-NOR电路73输入到另一个输入端子。所以，NAND电路74的输出信号S2呈现H电平。
一个H电平的比较信号从连接部分15a输入到半导体芯片5中的Ex-NOR电路75的一个输入端子，一个H电平的芯片选择信号S1从连接部分16d输入到另一个输入端子。所以，Ex-NOR电路75的输出信号呈现H电平。另一个方面，一个L电平的比较信号从连接部分15b输入到Ex-NOR电路76的一个输入端子，一个L电平的芯片选择信号S0从连接部分16c输入到另一个端子。所以，Ex-NOR电路76的输出信号呈现H电平。一个H电平的信号从Ex-NOR电路75输入到NAND电路77的一个输入端子，一个H电平的信号从Ex-NOR电路76输入到另一个端子。所以，NAND电路77的输出信号S3呈现L电平。
一个H电平的比较信号从连接部分17a输入到半导体芯片6中的Ex-NOR电路78的一个输入端子，一个H电平的芯片选择信号S1从连接部分18d输入到另一个输入端子。所以，Ex-NOR电路78的输出信号呈现H电平。另一个方面，一个H电平的比较信号从连接部分17b输入到Ex-NOR电路79的一个输入端子，一个L电平的芯片选择信号S0从连接部分18c输入到另一个端子。所以，Ex-NOR电路79的输出信号呈现L电平。一个H电平的信号从Ex-NOR电路78输入到NAND电路80的一个输入端子，一个L电平的信号从Ex-NOR电路79输入到另一个端子。所以，NAND电路80的输出信号S4呈现H电平。当芯片选择信号S0呈现L电平和S1如上所述呈现H电平时，仅仅从半导体芯片5输出的信号S3呈现L电平，半导体芯片5被选作为运行芯片。
接下来，描述一种情形，此时从电极端子27c和27d输出的芯片选择信号S0和S1都呈现H电平。一个L电平的比较信号从连接部分8a输入到半导体芯片4的Ex-NOR电路72的一个输入端子，一个H电平的芯片选择信号S1从连接部分9d输入到另一个端子。所以，Ex-NOR电路72的输出信号呈现L电平。另一个方面，一个L电平的比较信号从连接部分8b输入到Ex-NOR电路73的一个输入端子，一个H电平的芯片选择信号S0从连接部分9c输入到另一个端子。所以，Ex-NOR电路73的输出信号呈现L电平。一个L电平信号从Ex-NOR电路72输入到NAND电路74的一个输入端子，一个L电平的信号从Ex-NOR电路73输入到另一个输入端子。所以，NAND电路74的输出信号S2呈现H电平。
一个H电平的比较信号从连接部分15a输入到半导体芯片5中的Ex-NOR电路75的一个输入端子，一个H电平的芯片选择信号S1从连接部分16d输入到另一个输入端子。所以，Ex-NOR电路75的输出信号呈现H电平。另一个方面，一个L电平的比较信号从连接部分1Sb输入到Ex-NOR电路76的一个输入端子，一个H电平的芯片选择信号S0从连接部分16c输入到另一个端子。所以，Ex-NOR电路76的输出信号呈现L电平。一个H电平的信号从Ex-NOR电路75输入到NAND电路77的一个输入端子，一个L电平的信号从Ex-NOR电路76输入到另一个端子。所以，NAND电路77的输出信号S3呈现H电平。
一个H电平的比较信号从连接部分17a输入到半导体芯片6中的Ex-NOR电路78的一个输入端子，一个H电平的芯片选择信号S1从连接部分18d输入到另一个输入端子。所以，Ex-NOR电路78的输出信号呈现H电平。另一个方面，一个H电平的比较信号从连接部分17b输入到Ex-NOR电路79的一个输入端子，一个H电平的芯片选择信号S0从连接部分18c输入到另一个端子。所以，Ex-NOR电路79的输出信号呈现H电平。一个H电平的信号从Ex-NOR电路78输入到NAND电路80的一个输入端子，一个H电平的信号从Ex-NOR电路79输入到另一个端子。所以，NAND电路80的输出信号S4呈现L电平。当芯片选择信号S0和S1都如上所述呈现H电平时，仅仅从半导体芯片6输出的信号S4呈现L电平，半导体芯片6被选作为运行芯片。
以上的运算在下面的表1到3中列出，显示了在芯片输出信号S0和S1基础上输出的输出信号S2，S3和S4。表1显示了半导体芯片4的输出信号S2。表2显示了半导体芯片5的输出信号S3。表3显示了半导体芯片6的输出信号S4。
表1
    SO     S1     S2
    L     L     L     选择
    L     H     H
    H     L     H
    H     H     H
表2
    SO     S1     S3
    L     L     H
    L     H     L     选择
    H     L     H
    H     H     H
表3
    SO     S1     S4
    L     L     H
    L     H     H
    H     L     H
    H     H     L     选择
在这个实施方案中，与电极端子27a和27b相连用于衬底2的参考信号的电极端子的数目基于半导体芯片4，5和6是不相同的。所以，半导体芯片4，5和6被提供不同组合的参考信号，然后产生不同的比较信号，尽管被提供了相同的芯片选择信号。所以，尽管形成相同布线图形的多个半导体芯片4，5和6层叠，但是任何一个期望的半导体芯片4，5和6都是通过拿芯片选择信号和预定比较电路中的比较信号作比较来选定运行芯片。
接下来，根据本发明第二个实施方案的半导体集成电路装置将要根据图5解释。图5是一个剖面示图示意了根据本实施方案的半导体集成电路装置的构造。参阅图5，多个电极端子27a到27o排列在衬底2`的前表面保持一个预定间距P。用于参考信号的电极端子(第三电极端子)27a和27b接地。芯片选择信号从用作芯片选择信号的电极端子27c和27d输出。电极端子27e到27o输出存储体中的地址信号、时钟信号、时钟启动信号到半导体芯片4`，5`和6`，以及其他存储电路中的命令信号和预定的数据信号。
用作参考信号的电极端子(第四电极端子)28a和28b排列在衬底2`上的半导体芯片4`的前表面(图中下侧)以致和电极端子27a和27b相对。相同的，电极端子28c到28o和电极端子27c到27o相对排列。衬底2`和半导体芯片4`通过多个凸块12a到12o粘贴在一块。所以，衬底2`的电极端子27c到27o和半导体芯片4`的电极端子28a到28o对应电连接在一起。在这种情况下，半导体芯片4`的用作参考信号的电极端子28a通过凸块12a接地，电极端子28b通过凸块12b接地。
电极端子28a`到28o`在半导体芯片4`(图的上侧)的后表面排列。用于参考信号的电极端子28a`和前表面的电极端子28a通过一个连接部分9a电连接在一起。电极端子28b`和前表面的电极端子28b通过一个连接部分9b电连接在一起。相同的，电极端子28c到28o通过相应的连接部分9c到9o分别电连接在电极端子28c`到28o`。连接部分9a到9o由通孔组成，通孔在半导体芯片4`的表面形成，几乎垂直的穿过芯片，在通孔中埋有连接导体。
层叠在半导体芯片4`上的半导体芯片5`有和半导体芯片4`相同的结构。电极端子29a到29o排列在半导体芯片5`的表面。在半导体芯片5`的后表面，排列着电极端子29a`到29o`。在半导体芯片5`前表面的电极端子(第四电极端子)29a通过连接部分16a和在半导体芯片5`后表面的用于参考信号的电极端子29a`电连接在一起。在半导体芯片5`前表面的电极端子(第四电极端子)29b通过连接部分16b和在半导体芯片5`后表面的用于参考信号的电极端子29b`电连接在一起。相同的，在半导体芯片5`前表面的电极端子29c到29o相应的通过连接部分16c到16o分别和在半导体芯片5`后表面的电极端子29c`到29o`电连接在一起。
半导体芯片5`和半导体芯片4`通过多个凸块13b到13o粘连在一起。相应的，在半导体芯片5`前表面的电极端子29b到29o分别和半导体芯片4`后表面的电极端子28b`到28o`电连接在一起。这里，在电极端子29a和用于参考信号的电极端子28a`之间没有形成凸块13b到13o，因此，电极端子29a和接地的电极端子28a`没有连接起来。因此，仅仅用于参考信号的电极端子29b通过凸块13b，连接部分9b和凸块12b接地。
层叠在半导体芯片5`上的半导体芯片6`有和半导体芯片4`和5`相同的结构。电极端子30a到30o排列在半导体芯片6`的表面。在半导体芯片6`的后表面，排列着电极端子30a`到30o`。在半导体芯片6`前表面的电极端子(第四电极端子)30a通过连接部分18a和在半导体芯片6`后表面的用于参考信号的电极端子30a`电连接在一起。在半导体芯片6`前表面的电极端子(第四电极端子)30b通过连接部分16b和在半导体芯片6`后表面的用于参考信号的电极端子30b`电连接在一起。相同的，在半导体芯片6`前表面的电极端子30c到30o相应的通过连接部分16c到16o分别和在半导体芯片6`后表面的电极端子30c`到30o`电连接在一起。
半导体芯片6`和半导体芯片5`通过多个凸块14c到140粘连在一起。相应的，在半导体芯片6`前表面的电极端子30c到30o相对应的和半导体芯片5`后表面的电极端子29c`到29o`电连接在一起。这里，在电极端子30a和用于参考信号的电极端子29a`之间没有形成凸块14c到14o。相同的，在电极端子30b和用于参考信号的电极端子29b`之间没有形成凸块14c到14o。所以，用于参考信号的电极端子30a和30b没有和半导体芯片5`接地的电极端子29b`连接起来。所以，电极端子30a和30b都没有接地。
在衬底2`和半导体芯片4`，5`和6`之间的电连接中，一个和图4中示出的电路结构和参考第一实施方案描述的相似的比较电路在半导体芯片4`，5`和6`中形成，半导体芯片4`，5`和6`中的任何一个芯片通过和第一个实施方案相同的选择半导体芯片的方法来选择运行芯片。
在这个实施方案中，凸块12a，12b和13b如此排列使得半导体芯片4`，5`和6`的连接端子的数目在层叠方向(向上)逐个减少，连接端子电连接到用于衬底2`参考信号的电极端子27a和27b。所以，半导体芯片4`，5`和6`被提供不同组合的参考信号以提供参考信号，然后产生不同的比较信号，尽管被提供相同的芯片选择信号。所以，尽管形成相同布线图形的多个半导体芯片4`，5`和6`层叠，但是任何一个期望的半导体芯片4`，5`和6`都是通过拿芯片选择信号和预定比较电路中的比较信号作比较来选定运行芯片。
本发明可以以多种方式更改而不仅仅局限于上面的实施方案。
在上面的实施方案中，衬底和半导体芯片或是两个半导体芯片通过应用多个凸块粘连在一起。但是不仅仅局限于此，它们可以根据发明通过应用其他芯片间连接构件例如一个ACF(各向异性传导膜)粘连在一起。
在上面的实施方案中，进一步，比较电路由两个Ex-NOR电路和NAND电路构成，NAND电路从两个Ex-NOR电路接受输出信号。但是不仅仅局限于此，  自然不必说比较电路可以由任何电路组成包括Ex-OR电路。
进一步，尽管上面的实施方案涉及到半导体芯片形成存储器电路和半导体集成电路装置应用这些半导体芯片，但是本发明可以进一步的应用于半导体芯片形成CPU，一个系统LSI和半导体集成电路应用这些半导体芯片。
根据如上描述的当前发明，一个预定的芯片可以通过从外部单元发出的芯片选择信号选出，即使当有相同布线图形的芯片多个层叠叠加时。

Claims (14)

1.一个半导体芯片包括：
排列在前表面的保持一个预定间距的多个第一电极端子接收参考信号来产生比较信号，比较信号和一个比较电路中的芯片选择信号比较来选择一个芯片；
排列在和前表面相对的后表面的多个第二电极端子，每一个相对第一电极端子偏离一个间距排列，它们输出参考信号输入到第一电极端子；以及
连接部分，用于电连接偏离一个间距的第一和第二电极端子。
2.根据权利要求1的一个半导体芯片，其中连接部分有一个台阶型的截面。
3.根据权利要求1的一个半导体芯片，进一步包括用于接收芯片选择信号的电极端子，用于接收芯片选择信号的电极端子和第一电极端子数目相同。
4.根据权利要求2的一个半导体芯片，进一步包括用于接收芯片选择信号的电极端子，用于接收芯片选择信号的电极端子和第一电极端子数目相同。
5.一个半导体集成电路装置，包括有相同布线图形在一个衬底上层叠的多个半导体芯片，以及芯片间连接部件用于电连接电极端子，作为粘连衬底和多个半导体芯片的结果，这些电极端子彼此相对排列，所述半导体芯片是权利要求1到4中的任何一个。
6.根据权利要求5的一个半导体集成电路装置，其中芯片间连接部件是凸块。
7.一个半导体集成电路装置包括：
一个包括多个第三电极端子的衬底，电极端子用于输出参考信号来产生比较信号，比较信号在比较电路中和芯片选择信号比较来选择一个芯片；
有相同布线图形并层叠在衬底上的多个半导体芯片；
用于接收参考信号的多个第四电极，排列在多个半导体芯片上；
用于粘连衬底和多个半导体芯片的芯片间连接部件，它们如此排列使得和第三电极端子相连的第四电极端子的数目随着层叠的顺序减少。
8.根据权利要求7的一个半导体集成电路装置，其中连接端子的数目随着层叠的顺序一个一个地减少。
9.根据权利要求7的一个半导体集成电路装置，其中衬底进一步有用于输出芯片选择信号的电极端子，用于输出芯片选择信号的端子和第三电极端子数目相同。
10.根据权利要求8的一个半导体集成电路装置，其中衬底进一步有用于输出芯片选择信号的电极端子，用于输出芯片选择信号的端子和第三电极端子数目相同的。
11.根据权利要求7的一个半导体集成电路装置，其中芯片间连接部件是凸块。
12.一种选择半导体芯片的方法，包括步骤：
输出芯片选择信号到有相同的布线图形和层叠在衬底上的多个半导体芯片上；
根据产生用于半导体芯片的比较信号和芯片选择信号来选择多个半导体芯片中的任何一个。
13.根据权利要求12一种选择半导体芯片的方法，其中为每个半导体芯片根据来自衬底的参考信号产生比较信号。
14.根据权利要求13一种选择半导体芯片的方法，其中比较信号对每一个半导体芯片作为不同状态电平的组合的多个信号而产生。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102054823A (zh) * 2009-10-29 2011-05-11 海力士半导体有限公司 半导体装置及其芯片选择方法
CN102576700A (zh) * 2009-09-02 2012-07-11 莫塞德技术公司 在适于堆叠的集成电路中使用间断式硅过孔
CN102751251A (zh) * 2008-06-30 2012-10-24 海力士半导体有限公司 半导体封装和堆叠半导体封装
CN102867795A (zh) * 2011-07-07 2013-01-09 瑞萨电子株式会社 半导体器件及制造该半导体器件的方法
CN104347563A (zh) * 2013-08-07 2015-02-11 瑞萨电子株式会社 半导体器件
CN101304022B (zh) * 2007-05-08 2015-08-26 意法半导体股份有限公司 多芯片电子系统
CN108389851A (zh) * 2017-02-03 2018-08-10 南亚科技股份有限公司 半导体装置及其制造方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3959264B2 (ja) * 2001-09-29 2007-08-15 株式会社東芝 積層型半導体装置
US20030105799A1 (en) * 2001-12-03 2003-06-05 Avaz Networks, Inc. Distributed processing architecture with scalable processing layers
US20030112758A1 (en) * 2001-12-03 2003-06-19 Pang Jon Laurent Methods and systems for managing variable delays in packet transmission
US6969909B2 (en) * 2002-12-20 2005-11-29 Vlt, Inc. Flip chip FET device
JP2004296853A (ja) 2003-03-27 2004-10-21 Seiko Epson Corp 半導体チップ、半導体装置及びその製造方法、回路基板並びに電子機器
JP4419049B2 (ja) 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
DE102004060345A1 (de) 2003-12-26 2005-10-06 Elpida Memory, Inc. Halbleitervorrichtung mit geschichteten Chips
JP2007250561A (ja) * 2004-04-12 2007-09-27 Japan Science & Technology Agency 半導体素子および半導体システム
JP4577688B2 (ja) 2005-05-09 2010-11-10 エルピーダメモリ株式会社 半導体チップ選択方法、半導体チップ及び半導体集積回路装置
US7327592B2 (en) * 2005-08-30 2008-02-05 Micron Technology, Inc. Self-identifying stacked die semiconductor components
JP4473215B2 (ja) * 2005-12-28 2010-06-02 株式会社リキッド・デザイン・システムズ 半導体集積回路
US7352602B2 (en) * 2005-12-30 2008-04-01 Micron Technology, Inc. Configurable inputs and outputs for memory stacking system and method
KR100762206B1 (ko) * 2006-06-08 2007-10-01 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 칩 선택 신호 발생방법
US8018071B2 (en) 2007-02-07 2011-09-13 Samsung Electronics Co., Ltd. Stacked structure using semiconductor devices and semiconductor device package including the same
WO2008126468A1 (ja) * 2007-03-30 2008-10-23 Nec Corporation 半導体装置及び半導体装置の製造方法
KR100871381B1 (ko) * 2007-06-20 2008-12-02 주식회사 하이닉스반도체 관통 실리콘 비아 칩 스택 패키지
KR100900236B1 (ko) * 2008-01-25 2009-05-29 주식회사 하이닉스반도체 반도체 칩 및 이를 갖는 적층 반도체 패키지
KR100900239B1 (ko) 2008-02-18 2009-06-02 주식회사 하이닉스반도체 스택 패키지 및 그의 제조방법
EP2099031A1 (fr) * 2008-03-07 2009-09-09 Axalto S.A. Procédés pour fabriquer un empilement de circuits mémoire et pour adresser un circuit mémoire, empilement et dispositif correspondants
KR100990937B1 (ko) * 2008-04-03 2010-11-01 주식회사 하이닉스반도체 반도체 패키지
US8102029B2 (en) 2008-10-31 2012-01-24 Fairchild Semiconductor Corporation Wafer level buck converter
JP5160396B2 (ja) * 2008-12-18 2013-03-13 株式会社日立製作所 半導体装置
KR20110112707A (ko) 2010-04-07 2011-10-13 삼성전자주식회사 층간 연결 유닛을 갖는 적층 메모리 장치, 이를 포함하는 메모리 시스템, 및 전송선의 지연시간 보상 방법
KR20110119087A (ko) 2010-04-26 2011-11-02 삼성전자주식회사 스택형 반도체 장치
KR101078744B1 (ko) 2010-05-06 2011-11-02 주식회사 하이닉스반도체 적층 반도체 패키지
KR101805146B1 (ko) 2011-05-03 2017-12-05 삼성전자주식회사 반도체 칩, 메모리 칩, 메모리 제어 칩, 반도체 패키지, 그리고 메모리 시스템
JP6515724B2 (ja) * 2015-07-31 2019-05-22 富士通株式会社 半導体装置
KR20210128681A (ko) 2020-04-17 2021-10-27 에스케이하이닉스 주식회사 저항 소자를 구비하는 반도체 장치
KR20220106617A (ko) 2021-01-22 2022-07-29 삼성전자주식회사 멀티 레벨 칩 인에이블 신호를 생성하는 스토리지 장치 및 이의 동작 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940003375B1 (ko) * 1986-05-21 1994-04-21 가부시끼가이샤 히다찌세이사꾸쇼 반도체 장치 및 그 제조 방법
US6067062A (en) * 1990-09-05 2000-05-23 Seiko Instruments Inc. Light valve device
USRE35807E (en) * 1991-04-16 1998-05-26 Iversen Arthur H Power semiconductor packaging
JP2966972B2 (ja) 1991-07-05 1999-10-25 株式会社日立製作所 半導体チップキャリアとそれを実装したモジュール及びそれを組み込んだ電子機器
US6094370A (en) * 1996-06-10 2000-07-25 Kabushiki Kaisha Toshiba Semiconductor memory device and various systems mounting them
JP2870530B1 (ja) * 1997-10-30 1999-03-17 日本電気株式会社 スタックモジュール用インターポーザとスタックモジュール
JP3563604B2 (ja) * 1998-07-29 2004-09-08 株式会社東芝 マルチチップ半導体装置及びメモリカード
JP3360655B2 (ja) * 1999-07-08 2002-12-24 日本電気株式会社 半導体装置
JP2001053217A (ja) * 1999-08-10 2001-02-23 Nec Corp 三次元半導体装置用スタックキャリアおよび三次元半導体装置
KR100364635B1 (ko) * 2001-02-09 2002-12-16 삼성전자 주식회사 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법
JP5685501B2 (ja) * 2011-07-22 2015-03-18 株式会社クボタ 水中ポンプの制御ユニット、及び水中ポンプの制御盤

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101304022B (zh) * 2007-05-08 2015-08-26 意法半导体股份有限公司 多芯片电子系统
CN102751251A (zh) * 2008-06-30 2012-10-24 海力士半导体有限公司 半导体封装和堆叠半导体封装
CN102576700A (zh) * 2009-09-02 2012-07-11 莫塞德技术公司 在适于堆叠的集成电路中使用间断式硅过孔
US9190369B2 (en) 2009-09-02 2015-11-17 Coversant Intellectual Property Management Inc. Using interrupted Through-Silicon-Vias in integrated circuits adapted for stacking
CN102054823A (zh) * 2009-10-29 2011-05-11 海力士半导体有限公司 半导体装置及其芯片选择方法
CN102054823B (zh) * 2009-10-29 2014-12-31 海力士半导体有限公司 半导体装置及其芯片选择方法
CN102867795A (zh) * 2011-07-07 2013-01-09 瑞萨电子株式会社 半导体器件及制造该半导体器件的方法
CN104347563A (zh) * 2013-08-07 2015-02-11 瑞萨电子株式会社 半导体器件
CN104347563B (zh) * 2013-08-07 2018-11-13 瑞萨电子株式会社 半导体器件
CN109616467A (zh) * 2013-08-07 2019-04-12 瑞萨电子株式会社 半导体器件
CN108389851A (zh) * 2017-02-03 2018-08-10 南亚科技股份有限公司 半导体装置及其制造方法
CN108389851B (zh) * 2017-02-03 2020-10-02 南亚科技股份有限公司 半导体装置及其制造方法

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