TW538526B - Semiconductor chip, semiconductor integrated circuit device using the same, and method of selecting semiconductor chip - Google Patents
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Description
538526 五、發明説明() 【發明領域】 本發明有關製成薄片在一基底上的半導體晶片、一種 使用該半導體晶片的半導體積電路元件、及一種選擇一半 導體晶片的方法。 【習知技藝說明】 近年來,半導體積體電路元件以實現高度積體形式以 及SOC(日日片上之系統;system_〇n_chip)形式,特別是半 導體積體電路已被製造於一多晶片形式藉由依靠一晶片鑲 嵌技術將複數個一個在另一個上之半導體晶片製成薄片。 用以實現該多晶片元件之晶片鑲嵌方法能藉由一超連接技 術被表不,藉由此方法複數個電極端係安排在半導體晶片 之表面上,並且該等半導體晶片一個在另一個上被製成薄 片以及經由電極端被連接在一起。將該超連接技術置於實 際使用已促進研究,並且研究已被期望成為下一個產生之 技術。例如,複數個形成一記憶體電路之半導體晶片係一 個在另一個上製成薄片依靠該超連接技術為了得到一高密 度與大儲存量的記憶體。 通常,藉由利用超連接技術所形成的一大儲存量之記 憶體具有一結構其中該等半導體晶片一個在另一個上經由 凸塊被製成薄片以形成複數層,該等半導體晶片具有包含 電極端及電路元件之相同的接線圖案。當該等半導體晶片 係形成薄片以習成該複數層時,信號係必須用以選擇一於 操作中的晶片以便寫入或讀出該資料。當所有被製成薄片 之半導體晶片具有相同接線圖案時,然而該等用以接收晶 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) -4- 五、發明説明:() 二選擇信號之電極端的位置變得所有—致,允許相同的晶 選擇㈣進人到每—半導體晶片,其使選擇於操作中的 晶片困難。 错由以下兩個方法能避免此問題。根據—第-方法, 複數財導體晶片係藉由利用複數個具有不同電路圖案之 曝光掩拉在-照相平版印刷之步驟在使接收該等晶片選擇 信號的該等電極端脫執的時候而準備好。然後,這些半導 體阳片係、,.二由凸塊製成薄片在一基底上,並且選擇信號連 續地從該基底被輸出至接收該等半導體晶片之晶片選擇信 號的該等電極端,藉此選擇於操作中之晶片。 根據一第二方法,複數個半導體晶片係藉由形成相同 接線圖案而準備,用一鐳射光束照射每個半導體晶片的一 部份接線圖案以形成電極端其分別為脫執的以便接收晶片 選擇信號。這些半導體晶片經由凸塊被製成薄片在該:底 上,並且選擇信號連續地從該基底被輸出至接收該等半導 體晶片之晶片選擇信號的該等電極端,藉此選擇於操作中 之晶片。 y 然而’該第一方法需要複數個電路設計及複數片昂貴 用於曝光的掩模,此外,需要一增加數量的照相平版印刷 術步驟。藉由一鐳射光束照射,該第二方法需要—切割該 接線圖案之步驟。因此,兩者中的任一個方法需要一增加 數量之製造步驟使製造成本上升。 【發明概要】 本發明的一目的在於提供半導體晶片其使一預定晶片 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
能夠被來自一
片的方法。 #就所選擇儘管該等晶 成薄片、提供一種使用 供一種選擇一半導體晶
離正執。 【圖示之簡單說明】 第1圖係一說明根據本發明第一實施例一半導體積體 電路元件之結構的截面圖; 弟2圖係一說明根據本發明第一實施例一半導體晶片 的一主要部分之電路結構的概要圖; 第3圖係一說明根據本發明第一實施例該半導體晶片 之一部份結構的截面圖; 第4圖係一概要說明一根據本發明第一實施例於一半 導體積體電路元件用以選擇一半導體晶片的邏輯電路之截 面圖;及 第5圖係一說明根據本發明第二實施例該半導體積體 電路元件之結構的截面圖。 【較佳實施例之詳細說明】 本紙張尺度適用中國國家標準(CNS) A4规格(210X297公釐) -6- 538526
五、發明説明4 ) 參考第1至4圖現將說明根據本發明一第一實施例之一 半導體晶片、一使用該半導體晶片之半導體積體電路元 件、及一選擇一半導體晶片的方法。第丨圖係一概要說明根 據本發明第一實施例一半導體積體電路元件之結構的截面 圖。如第1圖所示,三個半導體晶片4, 5,及6以此順序被 製成薄片在一基底2上。根據此實施例之半導體積體電路元 件是關於一具有由半導體晶片4, 5,及6所構成的三個儲庫 的DRAM(動態隨機存取記憶體)。複數個電極端係相一矩 陣般安排在該半導體積體電路元件的上與下表面上。然 而,第1圖及其後之截面圖係沿著一預定線或一列複數個電 極端者。 第2圖係一概要說明根據本發明第一實施例該半導體 晶片4,5,及6的主要部分之電路結構的概要圖。如第2圖 所不,半導體晶片4,5,及6每個具有一記憶體晶胞部份52, 於该記憶體晶胞部份52中,形成複數個記憶體晶胞58(僅一 個係顯不於第2圖)每個係由一用以轉換閘及之電晶體6〇 及一電容62所構成,以矩陣的形式。在該等記憶體晶胞 58中,形成有複數條字線54(其中僅一條線顯示於第2圖) 延伸在列方向(於圖式中的左右方向)及複數條位元線 56(其中僅一條線顯示於第2圖)延伸在行方向(於圖式中的 上下方向)。安排於同列方向之該等記憶體晶胞58的電晶體 6〇之閘極電極係連接至同一條字線54,並且安排於同行方 向之π亥荨δ己憶體晶胞5 8的電晶體6 〇之沒極電極係連接至同 一條位元線56。 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐) 請 先·-閲 讀 背 面- 之- 注 意 事 項·
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五、發明説明< ) 因此,由於半導體晶片薄片層的增加,用於晶片選擇信號 之電極端27c,27d的數量必須依照用於參考信號之電極端 的增加數量而增加。 根據該實施例之半導體晶片4係製成薄片在該基底2 上,在該半導體晶片4的前表面上(於該圖式實施例的下側 於該圖式實施例的下側),在該圖式的左邊安排有電極端 28a及28b用於參考信號保持一間距p。在該電極端28b的右 邊,安排有電極端(第一電極端)28〇及28(1用於晶片選擇信 號以此順序。在該電極端28d的右邊,安排有電極端Me至 28η以此順序。該等電極端28e至28n係安排以便相對於基底 2的該等電極端273至2711,該半導體晶片4經由複數個凸塊 12a至12η其為介晶片連接構件被黏至該基底2。因此,該半 導體晶片4的電極端28as28n係分別電性連接至該基底二的 電極端27a至27η。料,用於參考信號之電極端—經由凸 塊12a被接地,並且用於參考信號之電極端28b經由凸塊 被接地。 電極端28a,-28n,被安排在該半導體晶片4的後表面(圖 式中上側)用於參考彳s號之該等電極端(第二電極端)28a, 及28b’係在該表面上相對用於參考信號之該等電極端“a 及28b以一個間距朝向圖式右邊脫離正軌而安排於。因此, 該電極端28a,係安排在後表面上,非相對於在前表面上的 電極端28a但相對於電極端28b其係以一個間距自電極端 28a偏離。該電極端28a,係經由一連接部心電性連接至該電 極端28a’該電極端28b,係經由一連接部朴電性連接至該電 五、發明説明< ) 端29b經由該凸塊13b、連接部8a及凸塊12a被接地。 再者’製成薄片在該半導體晶片5上的半導體晶片6具 有一相同於該等半導體晶片4及5的結構。電極端3〇a至3〇n 係以如同在该半導體晶片4前表面上之該等電極端28&至 28η的方法以及如同在該半導體晶片5前表面上之該等電極 端29a至29η的方法安排在該半導體晶片6的前表面上。在該 半導體晶片6的後表面上,以相同於形成在半導體晶片4之 後表面上該等電極端28a,至28η,的方法並以相同於形成在 半導體晶片5之後表面上該等電極端29a,至29η,的方法安 排有電極端30a’至30η,,該半導體晶片5與該半導體晶片6 係經由數個凸塊14a至14η黏在一起。於是,該半導體晶片6 前表面上的電極端3〇b係電性連接至該半導體晶片5後表面 上的電極端29a,。同樣地,該半導體晶片6後表面上的該等 電極端30c至30η係分別電性連接至該半導體晶片4後表面 上的該等電極端29c,至29η,。這時,在該半導體晶片6前表 面上用於參考信號之該等電極端30a及3Ob係不連接至接地 的電極端29b,。於是,該電極端30a與該電極端3〇b皆不被 接地。 在半導體晶片4之後表面上的該電極端28b,係一非連 接端;即,無任何連接該電極端28b,的電極端,其係相對 於該電極端28 b,設置,被安排在該半導體晶片5上。同樣 地,該半導體晶片5後表面上的電極端29b,、該半導體晶片 5前表面上的電極端29及該半導體晶片6前表面上的電極端 30a係不具任何相對電極端的非連接端。 538526
發明説明 (請先閲讀背面之注意事項再填窝本頁) 第3圖係說明一部份的第丨圖之半導體晶片㈣截面圖 在放大刻度下,並相對於第1圖所示之半導體晶片4的安 排被反轉。第3圖說明用於參考信號之電極端2以、2讥、 28a’、28b’及作為部份半導體晶片4之連接部心及肋的結 構。如第3圖所示,一絕緣薄膜22係形成在一如.型矽 基底20上。於該Si基底20且於該絕緣薄膜22中,形成有兩 個介層洞24a及24b穿透保持一間距p的該Si基底2〇及該絕 緣薄膜22,一連接導體例如銅(Cu)係埋藏於該等介層洞 及24b。於該介層洞24a中的連接導體,該&基底2〇之後表 面侧的暴露表面作為該電極端28a,。同樣地,於該介層洞 24b中的連接導體,該Si基底2〇之後表面側的暴露表面作為 該電極端28b’。該等電極端28a,及28b,可設有墊用於連接 該等凸塊。 在该絕緣薄膜22上,形成有鋁(Ai)、Cu或類似者的接 線26a及26b,該接線26a在其一端係電性連接至該介層洞 24a中的連接導體並且在其另一端係安排相對於該電極端 28a’以半個間距朝向圖式中右邊偏離。同樣地,該接線26b 在其一端係電性連接至該介層洞24b中的連接導體並且在 其另一端係安排相對於該電極端2 8b,以半個間距朝向圖式 中右邊偏離。一絕緣薄膜3 1係形成在該等接線2^及26b之 整個表面上,该絕緣薄膜3 1具有一介層洞3 2 a其中在該接線 26a的另一端是開口的、及一介層洞32b其中在該接線2的 的另一端是開口的。相似於該等介層洞24a及24b,例如Cu 之連接導體係埋藏於該等介層洞32a及32b,於該介層洞32a 本紙張尺度適用中國國家標準(CNS) A4规格(210X297公釐) -12- 538526 五、發明説明(〇 ) 中的連接導體係電性連接至該接線—,並且於該介層洞 32b中的連接導體係電性連接至該接線26b。 接線34a及34b係形成在該絕緣薄膜22上該半導體晶片 4的前表面上(圖式中的上側)。該接線34&在其一端係電性 連接至該介層洞32a中的連接導體並且在其另一端係安排 相對於該電極端28a,以一個間距朝向圖式中右邊偏離。同 樣地,該接線34b在其一端係電性連接至該介層洞3孔中的 連接導體並且在其另一端係安排相對於該電極端28b,以一 個間距朝向圖式中右邊偏離。該接線34a的另一端作為該電 極端28a,並且該接線341)的另一端作為該電極端28b。該連 接部8a係由該等介層洞24a,32a中的連接導體與該等接線 26a,34a所構成。再者,該連接部讣係由該等介層洞以^^, 32b中的連接導體與该4接線26b,34b所構成。如同參考第 4圖稍後將說明的,該等連接部8&及朴輸出比較信號至該比 幸父器電路’然而第3圖並未顯示用以輸出該等比較信號之接 線。 接著,參考第4圖,其係一概要說明根據該實施例用以 選擇半導體積體電路元件中的一半導體晶片之電路結構的 截面圖,將說明根據該實施例半導體積體電路元件之電路 結構,如第4圖所示,該等半導體晶片4,5,及6係以此順 序製成薄片在該基底2上。參考第1圖已說明從該基底2至該 等半導體晶片4, 5,及6的電連接,並且在此不重複,而將 說明該等晶片中的電路結構。首先,一晶片選擇信號S 〇從 該電極端27c被輸出用於該基底2上的晶片選擇信號,以及 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) -13- 538526 A7 B7 五 發明説明 曰曰片選擇信號S1從該電極端2 7 d被輸出用於晶片選擇信 號。 該半導體晶片4的連接部8a及8b係分別連接至一電源 Vd ’經由形成於該晶片中的提升電阻器70,該連接部8 a經 由該凸塊12a被接地並被保持在一低(L)準位之電位。因 此’该連接部8a輸出一 L-準位的比較信號。同樣地,該連 接部8b經由該凸塊丨2b被接地並被保持在一低(L)準位之電 位。因此’該連接部8b輸出一 L-準位的比較信號。即,該 L_準位的兩個比較信號係產生於該半導體晶片4。 一由兩個互斥反或閘(Ex-NOR)電路72,73及一反及閘 (NADN)電路74所構成的比較器電路係形成於該半導體晶 片4,該連接部8a係連接至該Ex-NOR電路72的一輸入端, 並且該連接部8b係連接至該Ex-NOR電路73的一輸入端。該 連接部9c係連接至該Ex-NOR電路73的另一輸入端,並且該 連接部9d係連接至該Ex-NOR電路72的另一輸入端。 該Ex-NOR電路72的該輸出端係連接至該NAND電路 74的一輸入端’並且該Ex-NOR電路73的該輸出端係連接至 該NAND電路74的另一輸入端,一輸出信號S2從該nand 電路74被輸出。當該輸入信號S2假設為該L-準位時,該半 導體晶片4如一操作晶片工作,並且該半導體晶片4中的記 憶體電路經由預定的電極端接收不同指令及資料。 如同於該半導體晶片4,該半導體晶片5中係形成一由 兩個互斥反或閘(Ex-NOR)電路75 ’ 76及一接收來自該兩個 Ex-NOR電路75,76的輸出信號之反及閘(NADN)電路77所 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公菱) 請 先- 閲 讀 背 面' 之. 注 意 事 項,
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-14- 538526 A7 —____ B7_ 五、發明説明(3 ) (請先閲讀背面之注意事項再填寫本頁) 據該實施例之說明。首先,以下說明該晶片選擇信號训及 S1從該等電極端27c及27d輸出用於該基底2之晶片選擇信 號的情況,一者假設為L-準位(〇)。一 L-準位之比較信號從 該連接部8a被輸入至該半導體晶片4之該Ex-n〇r電路72的 一輸入端,並且一 L-準位之晶片選擇信號S1從該連接部9d 被輸入至該另一輸入端。因此,該Ex_n〇R電路72的輸出信 號假設為H-準位。另一方面,一^準位之比較信號從該連 接部8b被輸入至該Ex-NOR電路73的一輸入端,並且一L-準位之晶片選擇信號S0從該連接部9c被輸入至該另一輸入 端。因此’該Ex-NOR電路73的輸出信號假設為H-準位。一 H-準位信號從該Ex-NOR電路72被輸入至該NAND電路74 的一輸入端’並且一 H-準位信號從該Ex-NOR電路73被輸入 至該另一輸入端。因此,該NAND電路74的輸出信號S2假 設為L-準位。 一 H-準位之比較信號從該連接部14被輸入至該半導 體晶片5中之該Ex-NOR電路75的一輸入端,並且一 L-準位 之晶片選擇信號S1從該連接部I6d被輸入至該另一輸入 端。因此,該Ex-NOR電路75的輸出信號假設為L-準位。另 一方面,一 L-準位之比較信號從該連接部15b被輸入至該 Ex-NOR電路76的一輸入端,並且一 L-準位之晶片選擇信號 S0從該連接部16c被輸入至該另一輸入端。因此,該eX-n〇R 電路76的輸出信號假設為H-準位。一 L-準位信號從該 Ex-NOR電路75被輸入至該NAND電路77的一輸入端,並且 一 H-準位信號從該Ex_n〇r電路76被輸入至該另一輸入 本紙張尺度適用中國國家標準(Q^S) A4規格(21〇χ297公釐) 538526 A7 B7 五、發明説明(4 端因此’該NAND電路77的輪出信號S3假設為準位。 (請先閱讀背面之注意事項再填寫本頁) 、可| Η-準位之比較信號從該連接部i7a被輸入至該半導 體晶片6中之該Ex_臟電路78的一輸入端,並且準位 之曰曰片選擇仏號si從該連接部18d被輸入至該另一輸入 端因此’該Ex-NOR電路78的輸出信號假設為L_準位。另 方面,一H-準位之比較信號從該連接部17b被輸入至該 Ex-NOR電路79的一輸入端,並且_l•準位之晶片選擇信號 so從該連接部18c被輸入至該另一輸入端。因此,該Ex_n〇r 電路79的輸出信號假設為L•準位。—l_準位信號從該 Ex-NOR電路78被輸入至該NAND電路8〇的一輸入端,並且 一 L-準位信號從該Ex_N〇R電路79被輸入至該另一輪入 端。因此,該NAND電路80的輸出信號S4假設為H_準位。 虽該等晶片選擇信號S〇及s 1如上述假設為L_準位時,僅來 自该半導體晶片4之輸出信號S2假設為L_準位,並且該半導 體晶片4被選擇作為該操作晶片。 接著,以下說明從該電極端27c所輸出的晶片選擇信號 S0假設為L-準位、以及從該電極端27d所輸出的晶片選擇信 號S1假设為H-準位(1)的情況。一^準位之比較信號從該連 接部8a被輸入至該半導體晶片4之該Ex_n〇R電路72的一輸 入端,並且一H-準位之晶片選擇信號S1從該連接部%被輸 入至该另一輸入端。因此,該Ex-N〇R電路72的輸出信號假 設為L·準位。另一方面,一L_準位之比較信號從該連接部 8b被輸入至該Ex-NOR電路73的一輸入端,並且一^準位之 晶片選擇信號S0從該連接部9〇被輸入至該另一輸入端。因 -17- 538526 A7 -------— B7___ 五、發明説明(5 ) 此,該Ex-NOR電路73的輸出信號假設為H_準位。一L_準位 信號從該Ex-NOR電路72被輸入至該NAND電路74的一輸 入端’並且一 H_準位信號從該Ex-N〇R電路73被輸入至該另 一輸入端。因此,該NAND電路74的輸出信號S2假設為h_ 準位。 一 H-準位之比較信號從該連接部1 5a被輸入至該半導 體晶片5中之該Ex_N0R電路75的一輸入端,並且一小準位 之曰a片選擇信號S1從該連接部i6d被輸入至該另一輸入 知。因此,该Ex-NOR電路75的輸出信號假設為H_準位。另 方面 準位之比較#號從該連接部1 5b被輸入至該
Ex-NOR電路76的一輸入端,並且_L_準位之晶片選擇信號 so從該連接部16c被輸入至該另一輸入端。因此,該Ex_n〇r 電路%的輸出k號假设為Η-準位。一 Η-準位信號從該 Ex-NOR電路75被輸入至該NAND電路77的一輸入端,並且 H_準位仏唬從該Ex_N〇R電路%被輸入至該另一輸入 端。因此,該NAND電路77的輸出信號S3假設為L_準位。 一士準位之比較信號從該連接部17&被輸入至該半導 體晶片6中之該Ex_N0R電路78的一輸入端,並且_H_準位 之sa片選擇^號S 1從該連接部j 8(j被輸入至該另一輸入 端。因此,該Ex-NOR電路78的輸出信號假設為H_準位。另 一方面,一 H-準位之比較信號從該連接部nb被輸入至該 Ex NOR電路79的一輸入端,並且_L-準位之晶片選擇信號 so伙孩連接部18c被輸入至該另一輸入端。因此,該 電路79的輸出信號假設為準位。一h-準位信號 本紙張尺度適用中國國家標準(⑶幻A4規格(21〇χ297公釐) (請先閲讀背面之注意事項再填寫本頁) •訂— -18- 五、發明説明(6 )
Ex-NOR電路78被輸入至該NAND電路80的一輸入端,並且 一 L-準位信號從該Ex_N〇R電路79被輸入至該另一輪入 端。因此,該NAND電路80的輸出信號S4假設為H_準位。 當如上述該晶片選擇信號S〇假設為l-準位且該晶片選擇信 號S1假設為H-準位時,僅來自該半導體晶片5之輸出信號 S3假設為L-準位,並且該半導體晶片5被選擇作為該操作晶 接著,以下說明從該等電極端27()及27(1二者所輸出的 晶片選擇信號S0及S1假設為H-準位的情況。一L_準位之比 較信號從該連接部8a被輸入至該半導體晶片4之該Ex_n〇r 電路72的一輸入端,並且一丨準位之晶片選擇信號si從該 連接部9d被輸入至該另一輸入端。因此,該Ex_n〇r電路 的輸出仏號假设為L -準位。另一方面,一 L -準位之比較作 號從该連接部8b被輸入至該Ex-NOR電路73的一輸入端,並 且一 H-準位之晶片選擇信號s〇從該連接部%被輸入至該 另一輸入端。因此,該Ex-NOR電路73的輸出信號假設為 L-準位。一 L-準位信號從該Ex-N〇R電路72被輸入至該 NAND電路74的一輸入端,並且一 L_準位信號從該Ex_n〇r 電路73被輸入至該另一輸入端。因此,該nand電路74的 輸出信號S2假設為H-準位。 一 H-準位之比較信號從該連接部1化被輸入至該半導 體晶片5中之該Ex-NOR電路75的一輸入端,並且一 H-準位 之晶片選擇信號S1從該連接部16d被輸入至該另一輸入 端。因此,該Ex-NOR電路75的輸出信號假設為H-準位。另 538526 A7 __ —_B7 五、發明説明(7 ) (請先閲讀背面之注意事項再填寫本頁) 一方面’ 一 L-準位之比較信號從該連接部1 5b被輸入至該 Ex-NOR電路76的一輸入端,並且一士準位之晶片選擇信號 so從该連接部16c被輸入至該另一輸入端。因此,該Ex_n〇r 電路76的輸出信號假設為準位。一 H_準位信號從該 Ex-NOR電路75被輸入至該NAND電路77的一輸入端,並且 一L-準位信號從該Ex_N〇R電路%被輸入至該另一輸入 端。因此,該NAND電路77的輸出信號S3假設為H-準位。 一 H-準位之比較信號從該連接部1〜被輸入至該半導 體晶片6中之該Ex_N〇R電路78的一輸入端,並且—H_準位 之晶片選擇信號S1從該連接部18d被輸入至該另一輸入 端。因此,該Ex-NOR電路78的輸出信號假設為H_準位。另 一方面’一 H_準位之比較信號從該連接部17b被輸入至該 Ex-NOR電路79的一輸入端,並且一 η-準位之晶片選擇信號 SO從該連接部18c被輸入至該另一輸入端。因此,該Εχ
-NOR 電路79的輸出信號假設為H_準位。一 H_準位信號從該 Ex-NOR電路78被輸入至該NAND電路80的一輸入端,並且 一 H-準位信號從該Ex-N〇r電路79被輸入至該另一輸入 端。因此,該NAND電路80的輸出信號S4假設為L_準位。 當如上述該等晶片選擇信號8〇及s丨假設為準位時,僅來 自該半導體晶片6之輸出信號S4假設為L-準位,並且該半導 體晶片6被選擇作為該操作晶片。 上述操作被製成表於下表1至3其顯示根據該等晶片選 擇信號S0及S1所輸出的輸出信號S2,83及84。表1顯示來 自該半導體晶片4之輸出信號S2,表2顯示來自該半導體晶 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) -20- 538526 五 、發明說明(8 )片5之輪出信號S3, 出信號S4。 A7 B7 以及表3顯示來自該半導體晶片6之 --- S1 L S2 "--- ----- Η L Η SELECTION ----— ----~------ — LZ H j 二—S=二
[表3]
(請先閱讀背面之注意事項再填窝本頁) 此實施例中,電性連接至該等電極端27a及27b用於該 基底2之參考#號的電極端之數量視該等半導體晶片4,$ 及6而不同。因此,該等半導體晶片4, 5及6係供應有不同 組合的參考信號並且因此產生不同的比較信號不管係供應 有共同的晶片選擇信號。因此,不管該複數個形成相同接 線圖案之半導體晶片4,5及6被製成薄片,該等半導體晶片 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) -21- 538526 A7 __ .............. B7 五、發明説明(9 ) '~-- 4,5及6中所要的任_個被選擇作為_操作晶片藉由於一預 定比較器電路比較該等晶片選擇信號與該等比較信號。 (請先閲讀背面之注意事項再填窝本頁) 接著,參考第5圖將說明根據本發明第二實施例之半導 體積體電路兀件,第5圖係一說明根據此實施例該半導體積 體電路元件之結構的截面圖。參考第5圖,複數個電極端27a 至27〇被安排在-基底2’之前表面上保持—預定間距p,用 於參考L唬之该等電極端(第三電極端)27&及27b被接地, 晶片選擇信號從該等電極端27c及27d被輸出用於晶片選擇 仏號4等電極端27e至27〇輸出,至該等半導體晶片4,,5, 及6,,位址信號於該等儲庫、時脈信號、時脈致能信號與 用於其他記憶體電路的指令信號及預定資料信號。 用於參考信號之電極端(第四電極端)28a及28b係安排 在該基底2’上之該等半導體晶片4,的前表面上(圖式中下 侧)以便相對於該等電極端27a及27b。同樣地,電極端28c 至28〇係安排以便相對於該等電極端27〇及27〇。該基底 與該半導體晶片4,經由複數個凸塊12a至12〇被黏在一起。 因此,該基底2’的電極端27a至27〇係分別電性連接至該半 導體晶片4’的電極端28a至28〇。於此情況下,用於參考信 唬之電極端28a經由凸塊12a被接地,並且用於該半導體晶 片4’的參考信號之電極端28b經由凸塊12b被接地。 電極端28a’-28o,被安排在該半導體晶片4,的後表面 (圖式中上側)。用於參考信號之該電極端28a係在該前表面 上經由一連接部9a電性連接至該等電極端28a,該電極端 28a’係經由一連接部外電性連接至在前表面上的電極 本紙張尺度適用中國國家標準(CNS) A4規格(21〇\297公楚) -22- 五、發明説明和) 抓。同樣地,該等電極端28e·。係經由連接部%至 分別電性連接至該等電極端28c,至28,〇,該等連接部如至 %係由形成於該半導體晶片4’表面穿透且幾乎垂直於該表 面之介層洞及埋藏於該等介層洞之連接導體所構成。 製成薄片在該半導體晶片4,上的半導體晶片5,且有-相同於該半導體晶片4’的結構。電極端心至29。係安排在 該半導體晶片5’的表面上。在該半導體晶片5,的後表面 上,安排有電極端29a,至29〇,,該半導體晶片5,之前表面 上的電極端(第四電極端)2%係經由該連接部16a電性連接 至該半導體晶片5,之後表®上用☆參考信號的該電極端 29a ,該半導體晶片5’之前表面上的電極端(第四電極 端)29b係經由該連接部16b電性連接至該半導體晶片5,之 後表面上用於參考信號的該電極端29b,。同樣地,該半導 體晶片5,前表面上的該等電極端29c至29〇係分別經由連接 部16c至16〇電性連接至該半導體晶片5,後表面上的該等電 極端29c’至29〇’。 $亥半‘體晶片5 ’及該半導體晶片4 ’經由複數個凸塊 13b至13〇被黏在一起。於是,該半導體晶片5,之前表面上 的該等電極端29b至29〇係分別電性連接至該半導體晶片4, 之後表面上的該等電極端28b,至28〇,。這裡,未形成有凸 塊13b至13〇在該電極端29a與該電極28a,之間用於參考信 號’並且因此該電極端29a係不連接至接地的電極端28a,。 於是,僅用於參考信號之電極端29b經由該凸塊13b、連接 部9b及凸塊12b被接地。 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) -23- .於 方 538526 五、發明説明<1 安排在該半導體晶片5,上的半導體晶片6,具有一相同 於该等半導體晶片4,及5,的結構。電極端30a至30〇係安排 在該半導體晶片6’的表面上。在該半導體晶片6,的後表面 上,安排有電極端30a,至30〇,,該半導體晶片6,之前表面 上的電極端(第四電極端)3如係經由該連接部18a電性連接 至该半導體晶片6,之後表面上用於參考信號的該電極端 3〇a ,該半導體晶片6,之前表面上的電極端(第四電極 端)3〇b係經由該連接部18b電性連接至該半導體晶片6,之 後表面上用於參考信號的該電極端30b,。同樣地,該半導 體晶片6,前表面上的該等電極端3以至3〇〇係分別經由連接 部18c至18〇電性連接至該半導體晶片6,後表面上的該等電 極端3〇c’至3〇0,。 該半導體晶片6,與該半導體晶片5,係經由數個凸塊 14c至14〇黏在一起。於是,該半導體晶片6,前表面上的該 等電極端30c至30〇係分別電性連接至該半導體晶片5,後表 面上的該等電極端29c,至29〇,。這裡,未形成有凸塊Μ。至 14〇在該電極端3(^與該電極29a,之間用於參考信號。同樣 地,未形成有凸塊14C至14〇在該電極端3〇b與該電極2外, 之間用於參考信號。因此,用於參考信號的該等電極端遍 及3〇b係未連接至該半導體晶片5,接地的電極,。於是, 該等電極端30a及30b未被接地。 此實施例中,如此安排該等凸塊12a、m&13b以至 該等半導體晶片4, ’ 5,及6,之連接端的數量於該薄片之 向(朝向上侧)一個一個地減少,該等連接端係電性連接至 (請先閲讀背面之注意事項再填寫本頁) .訂_ -24- 538526 A7
«亥基底2之用於參考信號的該等電極端27a及μ。因此, 該等半導體日日日片4,,5,及6,係供應有不同組合的參考信號 用以形成參考信號並且因此產生不同的比較信號儘管係提 供有共同的晶片選擇信號。於是,不管形成相同接線圖案 的該等半導體晶片4,,5,及6,被製成薄片,該等半導體晶 片4’ ’ 5’及6’所要的任一個被選擇作為一操作晶片藉由於 一預定比較器電路比較該等晶片選擇信號與該等比較信 號。 本發明並非僅限於上述實施例而能在不同的方法下被 修改。 上述實施例中,藉由利用複數個凸塊,該基底及半導 體曰曰片或兩個半導體晶片被黏在一起,然而並非僅限於 此’根據本發明藉由利用任何其他介晶片連接構件諸如一 ACF(非等向性導電薄膜)它們可被黏在一起。 再者,上述實施例中,該比較器電路係由兩個Ex_n〇r 電路及接收來自該兩個Ex-NOR電路的輸出信號之nanD 電路’然而並非僅限於此,該比較器電路可由任何器它包 含Ex-OR電路之電路所構成,作為一理所當然之事。 再者’雖然上述實施例已論及形成一記憶體電路之半 導體晶片以及使用這些半導體晶片的半導體積體電路元 件,本發明進一步能被應用至形成一 CPU或一系統LSI的半 導體晶片以及使用此半導體晶片之半導體積體電路元件。 根據本發明如以上所述,即使當具有相同接線圖案之 該等晶片以一複數之數量一個在另一個上被製成薄片時 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) -25- 538526 A7 B7 五、發明説明Φ 藉由從一外部單元所送至之晶片選擇信號能選擇一預定晶 片 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐) -26-
Claims (1)
- 538526—^ · i i t i 4 f .-4 . 孑二—申'讀'專利範圍 第091 105100號專利申請案申請專利範圍修正本 卜種半導體日日日片,包含: 修正日期:辦3月 定間::Γ第一電極端,係安排在—前表面上保持-預 、了接收參考信號用以產生比較信號其係要與-乂電路中的晶片選擇信號比較以選擇—晶片;、 之 離 複數個第二電極端,係安排在一相對於該前表面 面每個係以一間距自該複數個第一電極端脫 及軌乂輪出破輸人至該等第—電極端之該等參考信號; 連接部份,係用以電性連接該#第_及第二電 其係以該個間距脫離正軌。 2·如申請專利範圍第㈣之半導體晶片,其中該等連接部份 具有一步階·形狀之橫截面。 曰曰 電 3·如,了請專利範圍第1項之半導體晶片,更包含用以接收 片遠擇信號之電極端,該等用以接收晶片選擇信號之 極端係以相同於該等第一電極端的數量而形成。‘ 4·如:請專利範圍第2項之半導體晶片,更包含用以接收晶 片選擇信號之電極端,該等用以接收晶片選擇信號之電 極端係以相同於該等第一電極端的數量而形成。 5·—種半導體積體電路元件,包含: ”硬數個半導體晶片,具有相同的接線圖案並被製成 薄片在一基底上; 介晶片連接構件,係用以電性連接該等電極端其係 本纸張尺度適用中 )Α4規格 (210X297 公发) -28- 538526以彼此相對安排由於該基底與該複數個半導體晶片黏在 一起,該等半導體晶片係申請專利範圍第丨至4項中的任 一者。 6.如申請專利範圍第5項之半導體積體電路元件,其中該等 介晶片連接構件為凸塊。 7·—種半導體積體電路元件,包含·· 一基底,具有複數個第三電極端用以輸出參考信號 以產生在一比較器電路中與用以選擇一晶片之晶片選擇 信號比較的比較信號; 複數個半導體晶片,具有相同的接線圖案並被製成 薄片在該基底上; 複數個第四電極,係用以接收被安排在該複數個半 導體晶片上的該等參考信號;及 介晶片.連接構件,係用以將該基底與該複數個半導 體曰a片黏在起,並被如此安排以至於電性連接至該等 第一電極端之該等電極端的數量按薄片的順序減少。 8·如申請專利範圍第7項之半導體積體電路元件,其中該等 連接的數量按薄片的順序一個一個地減少。 •如申明專利範圍第7項之半導體積體電路元件,其中該基 底更具有用以輸出該等晶片選擇信號的電極端,該等用 以輸出該等晶片選擇信號的電極端係以同於該等三電極 端之數量而形成。 士申明專利範圍第8項之半導體積體電路元件,其中該 基底更具有用以輸出該等晶>5選擇信號的電極端,該等 (CNS ) A4規格 (210X297 公釐) •29- 538526 A8 B8 C8 〜_____ D8 申Μ專利範圍 用以輸出該等晶片選擇信號的電極端係以同於該等三 電極端之數量而形成。 • 士申明專利範圍第7項之半導體積體電路元件,其中該 等介晶片連接構件為凸塊。 12· 一種選擇一半導體晶片的方法,包含下述步驟: 輸出晶片選擇信號至複數個具有相同接線圖案且 被製成薄片在一基底上的半導體晶片;及 "違擇该複數個半導體晶片中的任—個根據為了該 專半V體曰曰片所產生的该專比較信號及該等晶片選擇 信號。 、 U·如申請專利範圍第12項選擇一半導體晶片之方法,其中 該比較信號係產生用於每個該等半導體晶片根據從該 基底所應用之該等參考信號。 14.如申請專利範圍第13項選擇一半導體晶片之方法,其中 該比較信號係產生作為複數個用於每個該等半導體晶 片不同狀態準位組合的信號。爷 訂 線-30-
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001243949A JP2003060053A (ja) | 2001-08-10 | 2001-08-10 | 半導体チップ及びそれを用いた半導体集積回路装置及び半導体チップ選択方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW538526B true TW538526B (en) | 2003-06-21 |
Family
ID=19073955
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW091105100A TW538526B (en) | 2001-08-10 | 2002-03-18 | Semiconductor chip, semiconductor integrated circuit device using the same, and method of selecting semiconductor chip |
Country Status (5)
Country | Link |
---|---|
US (1) | US6649428B2 (zh) |
JP (1) | JP2003060053A (zh) |
KR (1) | KR100724653B1 (zh) |
CN (1) | CN1220263C (zh) |
TW (1) | TW538526B (zh) |
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---|---|---|---|---|
TWI474017B (zh) * | 2005-12-28 | 2015-02-21 | Liquid Design Systems Inc | 半導體積體電路 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3959264B2 (ja) * | 2001-09-29 | 2007-08-15 | 株式会社東芝 | 積層型半導体装置 |
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JP4577688B2 (ja) | 2005-05-09 | 2010-11-10 | エルピーダメモリ株式会社 | 半導体チップ選択方法、半導体チップ及び半導体集積回路装置 |
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US8018071B2 (en) | 2007-02-07 | 2011-09-13 | Samsung Electronics Co., Ltd. | Stacked structure using semiconductor devices and semiconductor device package including the same |
WO2008126468A1 (ja) * | 2007-03-30 | 2008-10-23 | Nec Corporation | 半導体装置及び半導体装置の製造方法 |
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KR100900236B1 (ko) * | 2008-01-25 | 2009-05-29 | 주식회사 하이닉스반도체 | 반도체 칩 및 이를 갖는 적층 반도체 패키지 |
KR100900239B1 (ko) | 2008-02-18 | 2009-06-02 | 주식회사 하이닉스반도체 | 스택 패키지 및 그의 제조방법 |
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KR20110119087A (ko) | 2010-04-26 | 2011-11-02 | 삼성전자주식회사 | 스택형 반도체 장치 |
KR101078744B1 (ko) | 2010-05-06 | 2011-11-02 | 주식회사 하이닉스반도체 | 적층 반도체 패키지 |
KR101805146B1 (ko) | 2011-05-03 | 2017-12-05 | 삼성전자주식회사 | 반도체 칩, 메모리 칩, 메모리 제어 칩, 반도체 패키지, 그리고 메모리 시스템 |
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KR20210128681A (ko) | 2020-04-17 | 2021-10-27 | 에스케이하이닉스 주식회사 | 저항 소자를 구비하는 반도체 장치 |
KR20220106617A (ko) | 2021-01-22 | 2022-07-29 | 삼성전자주식회사 | 멀티 레벨 칩 인에이블 신호를 생성하는 스토리지 장치 및 이의 동작 방법 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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2001
- 2001-08-10 JP JP2001243949A patent/JP2003060053A/ja active Pending
-
2002
- 2002-03-13 US US10/096,512 patent/US6649428B2/en not_active Expired - Fee Related
- 2002-03-18 TW TW091105100A patent/TW538526B/zh not_active IP Right Cessation
- 2002-03-28 KR KR1020020017035A patent/KR100724653B1/ko not_active IP Right Cessation
- 2002-04-25 CN CNB021184372A patent/CN1220263C/zh not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
CN1220263C (zh) | 2005-09-21 |
JP2003060053A (ja) | 2003-02-28 |
US20030040131A1 (en) | 2003-02-27 |
KR100724653B1 (ko) | 2007-06-04 |
KR20030014100A (ko) | 2003-02-15 |
CN1402347A (zh) | 2003-03-12 |
US6649428B2 (en) | 2003-11-18 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |