KR940003375B1

KR940003375B1 - 반도체 장치 및 그 제조 방법

Info

Publication number: KR940003375B1
Application number: KR1019870005051A
Authority: KR
Inventors: 게이지 미야모또; 아쓰시 나까무라; 쓰네오 사또오; 가즈오 고지마; 마사유끼 모리따
Original assignee: 가부시끼가이샤 히다찌세이사꾸쇼; 미따 가쯔시게
Priority date: 1986-05-21
Filing date: 1987-05-21
Publication date: 1994-04-21
Also published as: EP0246893A2; KR870011691A; US4910582A; EP0246893A3; US4822989A

Abstract

내용 없음.

Description

반도체 장치 및 그 제조 방법

제1도는 본 발명의 1실시예인 테이프 캐리어(carrier) 방식의 반도체 장치의 수지 코우팅전의 상태를 나타낸 반도체 장치의 평면도.

제2도는 본 발명의 1실시예인 테이프 캐리어 방식의 반도체 장치의 수지 코우팅후의 상태를 나타낸 반도체 장치의 평면도.

제3도는 제2도의 테이프 캐리어 상태로부터 각개의 반도체 장치로한 상태를 나타낸 각개의 반도체 장치의 평면도.

제4도는 제3도에 있어서의 Ⅳ-Ⅳ선을 따라 화살표 방향으로 본 단면도.

제5도는 IC 카드를 나타낸 평면도.

제6도는 제5도의 Ⅵ-Ⅵ선을 따라 화살표 방향으로 본 단면도.

제7도는 본 발명의 다른 실시예인 반도체 장치를 나타낸 평면도.

제8도는 제7도의 Ⅷ-Ⅷ선을 따라 화살표 방향으로 본 단면도.

제9도는 제7도에 나타낸 반도체 장치를 조입한 IC 카드를 나타낸 평면도.

제10도는 제9도의 X-X선을 따라 화살표 방향으로 본 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 캐리어 테이프 2 : 스프로켓(sprocket) 홀

3 : 반도체 집적회로(IC) 칩 7 : 분리영역

8,9 : 리이드 단자 12 : 코우팅재

16 : 분리용 리세스 17 : 배선층

18,22 : IC 카드 19,29 : 카드 기판

20 : 수지제 박판 23 : IC 팰리트(IC 칩)

24 : 배선기판 25 : IC 팰리트 장착 구멍

26 : 외부전극 27,28 : 오우버 시이트

30 : 자기 스트라이프(stripe) 31 : 절연기핀

32 : 메탈라이즈층 배선 33 : 리이드

33a : 광폭부 33b : 협폭부

34 : 범프(bump)전극 35,37,G1,G2 : 간극

36 : 표면 보호재

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 예를 들면 반도체 집적회로가 탑재된 IC 카드에 적용하는 유요한 기술에 관한 것이다.

반도체 집적회로 칩의 실장 기술인 와이어리스 본딩기술의 일종으로서, 테이프 캐리어 방식이 있다. 이와 같은 테이프 캐리어 방식은 예를 들면 일본 소화 59년 11월 30일 오음사 발생의 「LSI 핸드북」 410 및 411페이지에 기재된 바와 같이, 폴리이미드 수지 등에 의하여 영화 필름상으로 형성된 캐리어 테이프의 1프레임(영화 필름의 한 화면)마다 도전 패턴에 의하여 배선 리이드부가 형성되고, 이 리이드부의 선단의 리이드 단자에 반도체 집적회로 칩의 소정의 범프 전극 등의 전극 패드가 결합된다. 이 칩은 필요에 따라서 수지 등의 코우팅재로 피복되어서 봉지되어 이루어진다.

본 발명자들은 이와 같은 테이프 캐리어 방식에 의하여 캐리어 테이프에 실장한 반도체 집적회로를 IC(Integrated circuit) 카드, 즉 종래의 자기 스프라이프만을 갖는 ID 카드나 크레디트(credit) 카드와 같은 메모리 카드에 대하여 반도체 기억회로 및 데이터 처리회로 등을 이에 탑재하여 기억용량의 증대나 적용범위의 확대를 가능케한 메모리 카드에 적용함을 검토하였다. 즉, 1면에 필요한 도전패턴이 형성된 캐리어 테이프에 반도체 집적회로 칩을 삽입 가능한 칩 수납용 홀을 관통시키고 그 홀의 내측으로 돌출하는 도전 패턴의 선단에 반도체 집적회로 칩의 전극 패드를 결합하고 그 칩을 코우팅재로 피복한다. 이와 같이 하여 실장된 반도체 집적회로 칩 및 도전 패턴의 1유닛을 소정의 형성으로 타발된 캐리어 테이프와 함께 카드에 매설한다. 그런데 본 발명자들의 검토에 의하면 상기와 같이 리이드 단자에 결합한 반도체 집적회로 칩의 표면 및 그 주위에 포팅(potting)법 등의 수지도포방법에 의하여 보호피막을 형성할 경우에 액상 수지의 응고전의 동수지의 유동성에 의하여 그 유동범위 또는 피복범위가 불균일하고, 그리하여 이와 같은 피막의 두께에 불균일을 일으킨다.

이와 같은 보호피막의 두께에 불균일은 테이프 캐리어 방식의 반도체 장치 표면의 불규칙한 요철로 되어 그대로의 상태로 카드기판에 반도체 장치가 매설되면, 카드의 표면이 요철이 생기며, 또 그 부분에 자기 스프라이프를 형성하는 사양의 카드인 경우에는 이와 같은 자기 스프라이프 표면도 요철이 생기므로 정확한 자기 판독이 불가능한 문제가 분명해졌다.

또한, IC 카드 또는 카드형 전탁등의 박형 패케이지를 갖는 반도체 장치에 있어서는 테이프 캐리어에 IC 칩, 환원하면 IC를 장착하고, 이 칩캐리어를 카드 기판내에 실장함이 알려져 있다. 그런데 상기 전극 모듈의 조립은 다음과 같이 하여 행해진다. 먼저 IC 칩이 수용되는 4각형상의 홀이 형성된 카드기판인 수지기판의 표면에 소형 형상의 메탈라이즈층에 의하여 배선 및 외부 전극 단자를 형성하고 이 기판에 테이프 캐리어 방식에 의하여 리이드가 접합된 IC 칩을 장착한다. 이와 같이 리이드와 메탈라이즈층을 접합한 후에 IC 칩과 IC 칩 수납용 홀과의 극간 및 IC 칩의 표면에 에폭시수지 등의 피복 수지를 피착하고, 열처리를 실시하여 이 유기 수지를 고화시켜서 반도체 장치의 조립을 완료하는 것이다.

그런데 상기 반도체 장치 구조에서는, 피착한 합성수지는 열처리에 의하여 수축하는 성질이 있으며, 특히 IC 칩과 상기 홀과의 극간에 충전된 합성수지가 고화되면 그 체적의 감소에 따라서, 합성수지의 고화 표면에 요철이 형성될 때가 있다.

이와 같은 테이프 캐리어상의 합성수지 표면의 요철이 클 경우에는 패케이징 후에 있어서, 카드의 표면이 이에 대응한 요철상으로 형성되어 카드의 외관을 손상하게 된다.

또한, 이 요철부분이 카드 표면에 라미네이트 봉입된 자기 스프라이프 부분에 나타나면 카드리이더에 있어서 자기 정보의 판독때 오차를 일으킬 우려가 있으며, 나아가서는 정보의 판독이 곤란하게 될 수도 있다. 또 자기 스프라이프 이외의 위치에 배치된 경우에도 IC 카드의 외관을 손상한다.

본 발명의 목적은 반도체 집적회로 칩을 코우팅하는 수지 등으로써 된 보호재 또는 코우팅재의 응고전에 있어서의 유동범위 또는 피복범위를 균일화할 수 있는 반도체 장치 및 그 제조 방법을 제공함에 있다.

본 발명의 다른 목적은 IC 카드등의 표면의 평탄도를 유지할 수 있는 반도체 장치 및 그 제조방법을 제공함에 있다.

본 발명의 상기 및 기타의 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면에 의하여 명백하다.

본원에서 개시되는 발명중, 대표적인 것의 개요를 간단히 설명하면 다음과 같다.

즉, IC 칩 수납용 홀에 삽입되어서 리이드 단자에 결합되는 IC 칩의 표면이 코우팅재에 의하여 피복될 때, 이 코우팅재의 응고전에 있어서의 캐리어 테이프상에서의 그 유동범위 또는 피복범위를 규제하기 위하여 홀의 주연부를 소정의 간극을 갖고 거의 둘러싸도록 형성한 리이드 단자와 동일 재료의 도전층을 형성하여 이를 장벽부로 한 것이다.

상기 수단에 의하면, 캐리어 테이프의 표면과 상기 장벽부에 의하여 구성되는 단자가 홀의 주연부를 소정의 간극을 갖고, 거의 둘러쌈으로써, 응고전의 코우팅재의 유동범위는 이와 같은 단차에 의하여 규제되며, 이로써 코우팅재에 의한 IC 칩 표면 등의 피복역이 균일화되어서, 그 막두께의 불균일이 최소한으로 된다.

[실시예 1]

제1도는 본 발명의 1실시예인 테이프 캐리어 방식의 반도체 장치의 수지 코우팅전의 상태를 나타낸 반도체 장치의 평면도이다.

제2도는 본 발명의 1실시예인 테이프 캐리어 방식의 반도체 장치의 수지 코우팅후의 상태를 나타낸 반도체 장치의 평면도이다.

제3도는 제2도의 테이프 캐리어 상태로부터 개별의 반도체 장치로 한 상태를 나타낸 개별의 반도체 장치의 평면도이다.

제4도는 제3도에서의 Ⅳ-Ⅳ선을 따라 화살표 방향으로 본 단면도이다.

제1도~제4도에 나타낸 테이프 캐리어 방식의 반도체 장치는 특히 제한되지 않으나, 폴리이미드수지, 유리 에폭시수지 또는 폴리에스텔수지 등에 의하여 영화의 필름상으로 형성된 절연성 그리고 가요성의 캐리어 테이프(1)를 기체로 한다. 이와 같은 캐리어 테이프(1)의 길이 방향의 양측 가장자리부분에는 소정 피치로 복수의 스프로켓 홀(2)이 천설되어 있다. 제1도~제2도에는 캐리어 테이프(1)의 1프레임분에 상당하는 부위에 있어서의 1유닛의 구성이 나타나 있으나 실제로는 그와 같은 구성을 캐리어 테이프의 길이 방향으로 복수개 형성하여 테이프 캐리어 방식의 반도체 장치를 하나의 테이프에 다수개 구성할 수가 있다.

제3도~제4도에 나타낸 테이프 캐리어 방식의 반도체 장치는 특히 제한되지 않으나, 제5도~제6도에 나타낸 IC 카드의 카드 기판에 조입되어 IC 카드로서의 반도체 장치를 얻는 것이다.

그리고 제5도는 IC 카드를 나타낸 평면도이고 제6도는 제5도의 Ⅵ-Ⅵ선을 화살표 방향으로 본 단면도이다.

제1도~제4도에 있어서, 참고부호 3은 캐리어 테이프(1)에 형성된 칩 수납용 홀로서 IC 카드에 필요로 하는 기억 회로나 데이터 처리회로 등을 포함한 반도체 집적회로 칩(이하 단지 IC 칩이라 한다)(4)이 소정의 간극을 갖고 삽입 가능한 사이즈로 되어 있다. 이와 같은 홀(3)은 캐리어 테이프(1)에 있어서의 1유닛분의 우측 부분에 관통 형성된다. 여기서, 상기 IC 칩(4)과 홀(3)과의 간극은 이와 같은 IC 칩(4)을 홀(3)에 삽입하여, 그 IC 칩(4)의 전극 패드를 후술하는 리이드 단자에 본딩할 경우의 조립 오차나 IC 칩(4) 자체의 외형치수 오차에 따라 설정된다.

캐리어 테이프(1)의 표면에는 도시한 바와 같은 각종 배선 패턴으로 된 도전층(6A 내지 6F)이 전기도금 등에 의하여 형성되어 있다.

도전층(6A 내지 6F)은 특히 제한되지 않으나 동박으로 구성되어 있으며, 각각 뒤에 설명하는 바와 같은 부분에 주석 도금층이나 금 도금층이 형성되어 있다. 이와 같은 도전층(6A 내지 6F)은 예를 들면 스프로켓 홀(2) 및 (3)과 같은 각종 구멍이 형성된 약 120μ와 같은 두께의 캐리어 테이프(1)의 표면에 약 3.5μ와 같은 두께의 동박을 접착하고, 다음에 도시한 바와 같은 불필요한 패턴이 되는 이와 같은 동박을 선택에칭 제거하고, 다음에, 남아있는 동박 즉 도시한 바와 같은 패턴으로 된 동박에 상기한 주석이나 금을 선택 도금함으로써 형성할 수가 있다.

이 실시예에 따르면 특히 제한되지 않으나 캐리어 테이프(1)상에 즉 캐리어 테이프(1)에 있어서의 1유닛분의 좌측 부분에 IC 카드의 집적의 외부단자로서 기능하는 8개의 외부단자(5A 내지 5H)가 각 도전층과 일체적으로 형성되어 있다. 그리고 외부단자(5A 내지 5H)는 예를 들면 동도금과 같은 방법에 의하여 그 높이가 필요에 따라서 배선패턴보다도 높게 된다. 여기서 통상 IC 카드는 국제표준화기구(ISO : International Organization for Standardization)에 있어서의 국제규격(IS)에 의하여 당해 카드의 투입을 받아서 이를 처리하는 처리회로에 접속 가능한 8개의 외부단자를 갖는 것으로 되어 있다. 본 실시예의 경우 특히 제한되지 않으나 그 규격에 따라서 외부단자(5A 내지 5E)는 IC 칩(4)에 기준 클럭 신호를 공급하는 단자, 리세트 신호를 공급하는 단자, 한쪽의 기준전위를 공급하는 단자, 다른쪽의 기준 전위를 공급하는 단자 및 IC 칩(4)과의 사이에서 시리얼 데이터를 입력하는 단자로서, 각각 가능하도록 된다. 외부단자(5F 내지 5H)는 예비단자로 된다. 이와 같은 외부단자(5A 내지 5E)는 그 내부식성의 향상 및 접촉 저항의 저감화의 고려하에서 그 표면 부분에 금도금을 실시할 수가 있다.

도전층(6A 내지 6F)은 홀(3)의 주위의 캐리어 테이프(1)의 표면에 있어서 그 홀(3)을 비교적 넓은 범위에 걸쳐서 둘러싸며 그리고 전체로서 대략 방형상을 이루도록 형성되어 있다. 캐리어 테이프(1)의 표면의 도전층(6A 내지 6F)이 형성되어 있지 않은 부분은 분리영역(7)으로 간주된다. 분리영역(7)의 폭은 홀(3)의 주위 부분에 있어서, 도시와 같이 좁게 형성되어 있다. 각 도전층(6A 내지 6F)의 일부는 홀(3)의 내측으로 돌출되어서 IC 칩(4)의 금도금 범프 전극으로써 되는 도시하지 않은 전극 패드에 결합 가능한 리이드 단자(8 및 9)로 된다. 이들 도전층(6A 내지 6F)은 주석 도금이 실시된 동박으로써 구성되며, 각각 동일한 막두께로 형성된다. 리이드 단자(8 및 9)와 IC 칩(4)에 있어서의 복수의 도시하지 않은 전극 패드와는 적당한 본딩 투울의 사용에 의하여 서로 동시에 본딩된다. 즉, 캐리어 테이프(1)의 이면으로부터 그 홀(3)에 칩(4)이 삽입되며, 그리고 도시하지 않은 본딩투울에 의하여 리이드 단자(8 및 9)가 IC 칩(4)의 각 전극 패드에 압부가열되면 이로써 형성되는 금과 주석의 공정합금에 의하여 이들 양자가 접착된다. 여기서 도전층(6A 내지 6F)중 6A 내지 6F는 각각의 소망 부분이 배선층(10)으로 되어 각각 상기 외부단자(5A 내지 5E)에 결합되어 있다. 이들 도전층(6A 내지 6E)으로부터 돌출하는 리이드 단자(8)는 각각 IC 칩(4)의 이와 같은 외부단자에 대응하는 전극 패드에 결합된다. 제1도에 따르면, 도전층(6F)은 IC 카드에 결합되어 있지 않다. 그러므로 도전층(6F)으로부터 돌출하는 리이드 단자(9)는 IC 카드의 기능상 실제의 데이터 처리에는 사용되지 않는다. 그러나, 이와 같은 리이드 단자(9)는 반도체 칩(4)을 캐리어 테이프(1)에 지지하는 강도를 증가하기 위한 역학적인 구조상의 기능을 가지며, 또한 캐리어 테이프(1)상에 있어서 IC 칩(4)을 테스트할 때 그 리이드 단자(9)에 연결되는 도전층(6F)을 테스트용 전극으로서 사용가능하게 하는 기능을 갖는다.

다음에, 상기 홀(3)의 둘레의 도전층(6A 내지 6F)의 패턴 구성에 대하여 특히 상세히 설명한다.

도전층(6A 내지 6F)은 홀(3)의 주위에 있어서, 이와 같은 홀(3)의 주연부와 소정의 간극(G1)을 갖고 거의 이를 둘러싸도록 패턴 형성되어 있다. 이와 같은 패턴은 본 실시예에 따르면 동박의 선택에칭에 의하여 형성되는 것으로 상기 간극(G1)이나 분리 영역(7)은 이와 같은 선택에칭에 의한 제거부로 된다. 본 실시예에 따르면 간극(G1)을 이룬 제거부의 외방에 또한 다른 간극(G2)을 갖고 구성되는 대략 방형상의 제거부가 형성되며 이들 양 제거부는 홀(3)을 중심으로 하여 2중 구조를 이룬다. 간극(G1 및 G2)은 도전층(6A~6F)의 단면 폭보다 작게 형성되어 있다.

상기 간극(G1 및 G2)으로써 된 각각의 제거부에 있어 도전층(6A 내지 6F)의 캐리어 테이프(1)의 표면에 의하여 각각 단차(11a, 11b)가 형성되게 된다. 이와 같은 단차(11a, 11b)가 제2도~제4도에 나타낸 바와 같이 응고전의 코우팅재(12)의 유동범위 또는 피복범위를 규제하여 코우팅재(12)의 흐름 정지로서 기능하는 장벽부로 된다.

장벽부로서의 단차(11a, 11b)에 의하여 둘러싸인 공간은 상기 도전층(6A 내지 6F)의 막두께 치수에 따른 요부로 되므로 리이드 단자(8 및 9)에 본딩된 IC 칩(4)의 표면이 합성수지로 된 코우팅재(12)로 피복되면, 이와 같은 코우팅재(12)는 장벽부로서의 단차(11a, 11b)에 의하여 그 유동범위가 규제되어, 상기 단차(11a, 11b)에 의하여 둘러싸인 공간내만이 당해 코우팅재(12)로 매입되도록 하여 IC 칩(4) 및 그 주변이 완전히 피복된다. 피복된 코우팅재(12)는 그 후의 열처리 등에 의하여 경화된다. 이와 같이 간극(G1)에 의하여 형성되는 제거부를 둘러싸는 장벽부로서의 단차(11a)가 코우팅재(12)의 유동범위 또는 피복범위를 양호하게 규제하여 그 코우팅재(12)의 불규칙한 유동확산을 저지한다. 따라서, 코우팅재(12)에 의한 피복범위가 균일화되어서 그 막 두께의 불균일도 각각의 반도체 장치 상호간에서 최소한으로 된다. 코우팅재(12)의 구체예로서 에폭시수지가 있다.

여기서 상기 간극(G1)에 의하여 형성되는 제거부의 넓이는 코우팅재(12)에 의한 피복막 두께 치수나 코우팅재의 유동성등에 따라서 미리 적의 설정되는 것인데, 코우팅재(12)의 도포량의 오차나 코우팅재(12)에 있어서의 유동성의 온도 의존성 등의 영향을 받아서 이와 같은 코우팅재(12)가 간극(G1)에 의하여 구성되는 제거부의 외측으로 돌출할 수가 있다. 그와 같은 경우에는 그외 방에 있어, 간극(G2)으로써 된 제거부를 둘러싸는 장벽부로서의 단차(11a)가 돌출한 코우팅재의 유동범위 또는 피복범위를 또한 규제하게 된다.

상기 외부단자(5A 내지 5H) 및 도전층(6A 내지 6F) 등 주요부분의 둘레에 있어서의 캐리어 테이프(1)에 이들을 대략 4방으로부터 둘러싸는 분리용 리세스(16)가 형성되어서 그 내측의 부분은 예를 들면 3점 지지되도록 되어 있다. 본 실시예에 따르면 상기 분리용 리세스(16)에 의하여 둘러싸인 부분이 그 3점 지지 부분으로부터 2점 점선으로 나타낸 위치에서 절단분리됨으로써 이 절단분리된 것이 제3도에 나타낸 바와 같이 1매의 IC 카드에 탑재되게 된다. IC 카드(18)에의 탑재 기술은 특히 제한되지 않으나, 제5도~제6도에 나타낸 IC 카드(18)의 수지재 카드 기판(19)의 관통구멍에 상기 캐리어 테이프(1)로부터 절단 분리한 것을 삽입하고 그 상태에서 카드 기판(19)의 양면을 외부단자(5A 내지 5H)를 노출시키도록 하여 수지제박판(20)으로 덮어서 카드기판(19) 및 박판(20)을 일체적으로 열 접착 등에 의하여 고정할 수가 있다. 이때 도전층(6A 내지 6F) 및 장벽부로서의 단차(11a, 11b)의 작용에 의하여 코우팅재(12)의 피복범위 및 그 막두께 치수가 균일화되어 있으므로, 특히 표면에 요철이 생기기 쉬운 IC 칩(4) 근방의 표면은 비교적 양호하게 평탄하게 되어 있다. 그 결과로서 IC 카드(18)의 표면에 국부적인 요철이 생기는 일은 없으며 또, 코우팅재(12)에 의한 피복 부분의 직상의 표면에 자기 스프라이프(21)를 형성하여도 그 부분은 평탄하므로 그 부분으로부터의 자기 판독이 저해되는 일도 없다.

그리고 반도체 장치의 각 유닛의 둘레는 상기 각 도전층(6A 내지 6F)과 동시에 형성되는 배선층(17)에 의하여 둘러싸이며, 또 그 배선층(17)은 상기 분리용 리세스(16)가 형성되기전에 있어서, 상기 각각의 외부단자(5A 내지 5H)에 접속되어 있다. 배선층(17)은 IC 카드에 탑재되어서 기능하는 것은 아니며, 상기 도전층(6A 내지 6F) 등에 전기 도금을 형성할 때의 도전로로서 기능하는 것이다. 그리고 장벽부는 배선패턴과 동일 재료의 것이 아니며 절연재료를 테이프 등의 다른 재료의 것으로 형성할 수도 있다.

상기 실시예에 의하면 다음의 효과를 얻을 수가 있다.

(1) 간극(G1)에 의하여 형성되는 제거부를 둘러싼 장벽부로서의 단차(11a)가 코우팅재(12)의 유동범위 또는 피복범위를 양호하게 규제하여 그 코우팅재(12)의 불규칙한 유동확산을 저지할 수가 있다.

(2) 코우팅재(12)의 도포량의 오차나 코우팅재(12)에 있어서의 유동성의 온도 의존성 등의 영향을 받아서 이와 같은 코우팅재(12)가 간극(G1)에 의하여 구성되는 제거부의 외측으로 돌출하는 일이 있어도 그와 같은 경우에 그 외측에 있어서 간극(G2)으로써 된 제거부를 둘러싸는 장벽부로서의 단차(11b)가 돌출한 코우팅재의 유동범위 또는 피복범위를 또한 규제할 수가 있다.

(3) 상기 효과 (1) 및 (2)로부터 코우팅재에 의한 피복범위가 균일화되어서, 그 막 두께의 불균일도 각각의 반도체 장치 상호간에서 최소한으로 할 수가 있다.

(4) 도전층(6A 내지 6F) 및 장벽부로서의 단차(11a, 11b)의 작용에 의하여 코우팅재의 피복범위 및 그 막 두께 치수가 균일화되므로, 특히 표면에 요철이 생기기 쉬운 IC 칩(4) 근방의 표면은 비교적 양호하게 평탄하게 되어 있으므로 캐리어 테이프(1)로부터 절단 분리한 주요부를 카드기판에 삽입하고, 그 상태에서 카드기판의 양면을 수지제 박판으로 덮어서 고정함으로써, 반도체 장치가 IC 카드로 적용될 경우, IC 카드의 표면에 국부적인 요철이 생기지 않으며 또 코우팅재에 의한 피복 부분의 직상의 표면에 자기 스프라이프를 형성하여도 그 부분은 평탄하므로 그 부분으로부터의 자기 판독이 저해되는 일도 없다.

(5) 특히 도전층(6A 내지 6F)을 이용하여 장벽부를 형성하면 선택에칭 등의 수단을 통함으로써 소정의 도전 패턴과 동시에 장벽부를 용이하게 형성할 수가 있다.

이상 본 발명자에 의하여 이룬 발명을 실시예에 의하여 구체적으로 설명하였는데 본 발명은 상기 실시예에 한정되는 것은 아니며, 그 요지를 일탈하지 않은 범위에 있어서, 여러가지 변경이 가능하다.

예를 들면 상기 실시예의 장벽부는 도전층의 일부에 의하여 형성하였으나, 이에 한정되는 것은 아니며 절연성의 수지 필름을 접착하여 구성할 수도 있다. 또 장벽부는 상기 실시예와 같은 2중 구조에 한정되지 않으며, 한겹이라도 무방하며 또 3중 이상으로 구성할 수도 있다.

또 상기 실시예에서는 IC 카드용의 외부단자를 갖는 반도체 장치에 대하여 설명하였으나, 이에 한정되는 것은 아니며 IC 카드용의 외부단자는 아니며, TAB(Tape Automated Bonding)용 외부단자 리이드 또는 듀얼 인 라인(dual in line) 형성의 외부단자 리이드 또는 쿼드 인 라인(quad in line) 형식의 외부단자 리이드 구성의 반도체 장치이어도 무방하다.

이상의 설명에서는 주로 본 발명자에 의하여 이룬 발명을 그 배경으로 된 이용분야인 IC 카드에 적용한 경우에 대하여 설명하였으나, 이에 한정되는 것은 아니며 코우팅재의 피복범위의 규제나 그 표면의 평탄성이 요구되는 반도체 장치를 탑재가능한 여러가지의 전기기능을 갖는 모듈 구조의 반도체 장치에 적용가능하다. 예를 들면, 전탁용 반도체 장치, 손목시계용 반도체 장치가 있다. 본 발명은 적어도 홀에 삽입된 IC 칩을 코우팅재로 피복하는 조건의 것에는 적용할 수가 있다.

본원에 있어 개시되는 발명중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.

즉, 캐리어 테이프의 표면과 그 캐리어 테이프의 표면에 형성되는 도전패턴과 동일재료의 도전층에 의하여 구성되는 단자가 IC 칩 수납용 홀의 주연부를 소정의 간극을 갖고 거의 둘러싸임으로써 응고전의 코우팅재의 유동범위 또는 피복범위는 이와 같은 단차에 의하여 규제되며 이로써 코우팅재에 의한 IC 칩 표면 등의 피복역이 균일화되어서 그 막 두께의 불균일을 캐리어 테이프 방식의 반도체 장치 상호간에서 최소한으로 할 수가 있다.

[실시예 2]

실시예 2의 반도체 장치의 개요를 간단히 설명하면 다음과 같다.

즉, 배선기판의 표면으로부터 구멍의 상부에 연결된 리이드중, 적어도 배선기판상에 형성된 부분의 각 리이드간의 극간이 협소하게 되도록 각 리이드를 광폭 형상으로 형성한 것이다.

상기한 수단에 의하면 배선기판의 표면에 있어서, 리이드의 형상에 의한 요철이 생기는 것을 방지할 수 있으므로, 배선기판의 실장때 카드표면의 평탄도를 유지할 수가 있다.

제7도는 본 발명의 다른 실시예인 반도체 장치를 나타낸 평면도이다.

제8도는 제7도의 Ⅷ-Ⅷ을 따라 화살표 방향으로 본 단면도이다.

제9도는 제7도에 나타낸 반도체 장치를 조입한 IC 카드를 나타낸 평면도이다.

제10도는 제9도의 X-X선을 따라 화살표 방향으로 본 단면도이다.

본 실시예 2의 반도체 장치는 소위 IC 카드(22)를 구성하고 있다. IC 카드(22)의 평면 형상은 제9도에 나타낸 바와 같으며 4모서리가 절단 형상된 장방 형상을 갖고 있다. IC 팰리트(또는 IC 칩)(23)는 제7도~제8도에 나타낸 바와 같은 배선기판(24)에 형성된 4각형의 IC 팰리트 장착 구멍(25)에 수용된 상태로 IC 카드(22)에 내장되어 있으며 카드 표면에는 상기 배선기판(24)에 형성된 외부 전극(26)이 노출된 구조로 되어 있다.

IC 카드(22)의 단면 구조는 제10도에 나타낸 바와 같이 내부에 상기 IC 칩을 고정한 배선기판(24)이 장착되고 그 카드기판(29)의 표리 양면측이 경질 폴리염화비닐수지로써 된 필름상의 오우버시이트(27, 28)로 라미네이트 가공된 구조로 되어 있다. 그리고 특히 제한되지 않으나 IC 팰리트(23)의 직상은 라미네이트 가공에 의하여 자기스프라이프(30)가 매설되어 있다.

전기배선기판(24)은 제7도~제8도에 나타내는 구조로 되어 있다. 즉, 유리 에폭시수지 등에 의하여 형성된 절연기판(31)의 표면에 동박등의 도전체로써 된 프린트 배선 또는 메탈라이즈층 배선(32)이 형성되며 이와 같은 메탈라이즈층 배선(32)의 일단에는 상기에서 설명한 외부전극(26)이 형성되어 있다. 이 외부전극(26)의 표면에는 부식방지를 위하여 또는 접촉저항 저감을 위하여 금(Au)을 피착시킨 것이어도 무방하다. 또 절연기판(31)의 일부에는 IC 팰리트(23)의 단면 형상보다도 약간 큰 개구 형상을 갖는 팰리트 장착구멍(25)이 절연기판(31)의 두께방향으로 관통형성되어 있다.

상기 절연기판(31)의 표면에 있어서, 팰리트 장착구멍(25)의 주위로부터는 IC 팰리트(23)의 회로형성면의 상방에 걸쳐서 복수의 리이드(33)가 연설되어 있다. 이 리이드(33)의 선단은 각각 제7도~제8도에 나타낸 바와 같은 범프 전극(34)을 개장하여 IC 팰리트(23)의 패드와 전기적으로 도통되어 있으며 IC 팰리트(23)는 이 리이드(33)에 의하여 팰리트 장착구멍(25)의 내부의 소정 위치에 유지되도록 되어 있다. 또 리이드(33)는 상기 절연기판(31)의 표면에서 메탈라이즈층 배설(32)과 도통되어 있으며 이로써 IC 팰리트(23)와 외부전극(26)의 전기적 도통이 행해지는 구조로 되어 있다.

그런데 본 실시예에서는 절연기판(31)상에 형성된 리이드(33)는 그 근원부분 즉, 팰리트 장착구멍(25)의 주위의 표면에 피착되어 있는 부분은 광폭부(33a)를 형성하고 있으며 이 광폭부(33a)는 서로 인접하는 다른 리이드(33)의 광폭부(33a)와의 사이에는 절연공간으로서 약간의 극간만이 형성되는 구조로 되어 있다. 또 이 광폭부(33a)는 제7도~제8도에 나타낸 바와 같이 팰리트 장착구멍(25)의 내측면과 IC 팰리트(23)의 외측면과의 사이에 형성되는 간극(35)의 상부를 덮도록 IC 팰리트(23)의 상면에까지 계속되어 있으나 IC 팰리트(23)측의 범프 전극(34)과의 접합부 근방에서는 그 폭이 좁아져서 협폭부(33b)를 형성하고 있다.

상기 IC 팰리트(23)의 회로형성면상은 제8도에서 나타낸 바와 같이 에폭시수지 등의 코우트재 또는 표면 보호재(36)로 덮여 있으며 펠리트(23)의 표면을 보호하는 구조로 되어 있다. 이 표면 보호재(36)의 피착은 예를 들면 액상의 에폭시수지를 IC 팰리트(23) 및 리이드(33) 상의 소정 위치에 복수회 도포 영역 전역에 걸쳐서 적하한후, 소정의 막 두께의 표면 보호막으로 한 후, 소정 온도의 가열상태로 하고 이 에폭시수지를 경화시키는 것이다. 이 에폭시수지의 경화때에 절연기판(31)의 표면이 리이드(33)에 의하여 요철이 큰 상태로 되어 있을 때에는 경화 상태로 된 에폭시 표면에도 요철이 나타나서 이것이 결과로서 IC 카드(22)의 표면의 평탄도에 영향을 주는 경우가 많다. 특히 IC 팰리트를 고정한 배선기판(24)의 IC 카드(22)에의 장착위치, 예를 들면 제9도~제10도에 나타낸 바와 같이 자기스프라이프(30)의 하우에 IC 팰리트(23)가 오도록한 위치로 되는 경우에는 배선 기판(24)의 표면의 요철이 원인이 되어서 자기스프라이프(30)에 기록된 정보의 판독오차를 일으킬 가능성도 있다.

그러나 본 실시예에서는 상기와 같이, 절연기판(31)상의 리이드(33) 부분에 광폭부(33a)가 형성되어 있고 이 광폭부(33a)와 서로 인접하는 광폭부(33a)와의 사이에는 절연공간으로서의 근소한 간극(37)이 존재할 뿐인 구조로 되어 있다. 이 간극(37)은 각 리이드(33)의 폭 보다도 작게 하여 있으므로 리이드(33)의 전체는 거의 평탄한 표면상태로 형성되어 있다. 따라서 이 리이드(33)상에 에폭시수지 등의 코우트재(36)를 피착한 때에도 이 코우트재(36)의 표면을 평탄하게 유지할 수가 있다.

또한, 본 실시예에서는 리이드(33)의 광폭부(33a)가 팰리트(23)와 팰리트 장착구멍(25)과의 간극(35)을 덮도록 형성되어 있으므로 팰리트(23)와 팰리트 장착구멍(25)과의 간극(35)에 충전된 에폭시수지(36)가 경화할때 이 에폭시수지(36)가 수축하여 수지 표면에 요철이 발생함도 효과적으로 방지할 수 있다.

이와 같이 본 실시예에 의하면 다음의 효과를 얻을 수가 있다.

(1) 배선기판(24)을 구성하는 절연기판(31)의 팰리트 장착구멍(25)의 주위의 표면의 리이드 부분이 광폭부(33a)로서 형성되어 있으며 인접하는 리이드의 광폭부(33a)와의 간극(37)이 협소하게 되는 리이드 구조로 함으로써 리이드(33)의 두께에 의한 표면의 요철의 발생을 방지하고 IC 카드(22)의 표면 평탄도를 일정하게 유지할 수가 있다.

(2) 리이드(33)의 광폭부(33a)를 IC 팰리트(23)의 상방에까지 연설함으로써 IC 팰리트(23)와 팰리트 장착구멍(25)과의 간극(35)의 상부를 덮을 수가 있으므로 이 간극(35)에 충전되는 에폭시수지(36)의 수축에 의한 IC 카드(22)의 표면의 요철을 방지할 수 있다.

(3) 절연기판(31)의 표면에 형성되는 리이드(33)의 부분에 광폭부(33a)를 형성함으로써 이 리이드(33)에 의한 IC 팰리트(23)의 유지를 높은 강도로 유지할 수가 있다.

(4) 상기 (1)~(3)에 의하여, 신뢰성이 높은 IC 카드(22)를 제공할 수가 있다.

이상 본 발명자에 의하여 이루어진 발명을 실시예에 의하여 구체적으로 설명하였는데 본 발명은 상기 실시예에 한정되는 것은 아니며 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능함은 당연하다. 예를 들면 리이드에 있어 IC 팰리트의 범프 전극과의 접합부분은 협폭형상으로 구성 하였을 경우에 대하여 설명하였으나 접합 부분에 있어도 광폭 형상대로 리이드가 연설된 상태로 되어 있는 것이 있어도 무방하다.

이상의 설명에서는 주로 본 발명자에 의하여 이루어진 발명을 그 이용 분야인 소위 IC 카드에 적용한 경우에 대하여 설명하였는데 이에 한정되는 것은 아니며 예를 들면 박판상전탁, 손목시계모듈 등 다른 제 전기기능을 갖는 모듈 구조의 반도체 장치에도 다음과 같다.

즉, 소정의 배선기판과 이 배선기판의 구멍에 수용된 IC 팰리트를 갖고 배선기판의 표면으로부터 구멍의 상부에 연결된 배선패턴인 리이드에 의하여 구멍내의 IC 팰리트가 유지되어 있으며 이 리이드중 적어도 상기 구멍상에 형성된 부분에 있어서 각 리이드 사이의 간극이 협소하게 되도록 각 리이드가 광폭 형상으로 형성된 반도체 장치구조로 함으로써 배선기판의 표면에 있어서, 리이드의 형성에 의한 요철이 생김을 방지할 수 있으므로 배선기판의 실장때에 카드 표면의 평탄도를 유지할 수가 있다.

Claims

IC 칩의 복수개의 전극패드와 전기 접속되는 복수개의 리이드(8, 9)와, 상기 리이드와 외부전극(5A, 5B, 5C, 5D, 5E, 5F, 5G, 5H)을 전기 접속하는 배선을 갖는 배선패턴(6A, 6B, 6C, 6D, 6E, 6F)이 절연 매체의 표면에 형성되어 있는 배선기판(1)과, 상기 배선기판에 있어서의 상기 IC 칩(4)을 삽입하기 위하여 형성된 상기 배선기판의 구멍(3)에 수용되어 있는 IC 칩(4)을 갖고, 상기 IC 칩의 복수개의 전극 패드와 상기 배선기판의 복수개의 리이드(8, 9) 가 서로 각각 전기 접속되고, 상기 IC 칩의 전체표면 및 그 대응 주변이, 상기 배선기판까지 부분적으로 연설하고, 수지에 의한 표면 보호막(12)에 의하여 코우팅되어 있는 반도체 장치에 있어서, 상기 구멍(3)의 주연부에 인접한 상기 배선기판(1)의 표면을 따라서 형성된 표면 보호수지재료(12)의 응고전에 상기 배선기판(1) 표면에서의 상기 보호막(12)의 외부로의 유동범위를 규제하기 위한 장벽부(11a, 11b)를 추가로 포함하며, 상기 장벽부(11a, 11b)는 상기 배선기판 표면의 배선 패턴(6H, 6B, 6C, 6D, 6E, 6F)과 동일재료로 형성된 반도체 장치.
제1항에 있어서, 상기 구멍(3)의 주연부를 둘러싸도록 배설되고 상기 구멍과 소정간격으로 분리되어 있는 복수개의 장벽부(11a, 11b)를 포함하며, 상기 장벽부(11a, 11b)는 상기 배선패턴(6A, 6B, 6C, 6D, 6E, 6F)과 동일 높이 형성막으로 상기 절연 매체의 표면에 형성되는 반도체 장치.
IC 칩의 복수개의 전극패드와 전기접속되는 복수개의 리이드(8, 9)와, 상기 리이드와 외부전극(5A, 5B, 5C, 5D, 5E, 5F, 5G, 5H)을 전기접속하는 배선을 갖는 배선패턴(6A, 6B, 6C, 6D, 6E, 6F)이 절연매체의 표면에 형성되어 있는 배선기판(1)과, 상기 배선기판에 있어서의 상기 IC 칩(4)을 삽입하기 위하여 형성된 상기 배선기판의 구멍(3)에 수용되어 있는 IC 칩(4)을 갖고, 상기 IC 칩의 복수개의 전극패드와 상기 배선기판의 복수개의 리이드(8, 9)가 서로 각각 전기 접속되고, 상기 IC 칩의 전체표면 및 그 대응주변이, 상기 배선기판까지 부분적으로 연설하고, 수지에 의한 표면보호막(12)에 의하여 코우팅되어 있는 반도체 장치에 있어서, 표면 보호수지재료의 응고전에 상기 배선기판의 표면에서의 상기 보호막(12)의 외부로의 유동범위를 규제하기 위한 제1 및 제2장벽부(11b, 11a)를 추가로 포함하며, 상기 제1장벽부(11b)는 상기 구멍의 주연부에 인접한 상기 배선기판(1)의 표면을 따라 형성되고, 상기 제2장벽부(11a)는 상기 제1장벽부(11b)와 분리되고, 상기 구멍(3)과 상기 제1장벽부(11b) 사이의 위치에 배설되며, 상기 구멍(3)의 주연부에 인접한 상기 배선기판(1)의 표면을 따라서 형성되고, 상기 각각의 제2장벽부(11a) 사이의 간격은 상기 구멍(3)과 상기 제1장벽부(11b)의 사이의 위치에 배설되고, 상기 장벽부(11a, 11b)는 상기 배선기판 표면의 배선패턴(6A, 6B, 6C, 6D, 6E, 6F)과 동일재료로 형성된 반도체 장치.
제3항에 있어서, 상기 제1 및 상기 제2장벽부는 상기 구멍의 주연부를 둘러싸도록 배설되고, 상기 제1 및 상기 제2장벽부는 상기 배선 패턴(6A, 6B, 6C, 6D, 6E, 6F)과 동일 높이 형성막으로 구성되며 상기 절연매체의 표면에 형성되는 반도체 장치.
IC 칩의 복수개의 전극패드와 전기접속되는 복수개의 리이드(8, 9)와, 상기 리이드와 외부전극(5A, 5B, 5C, 5D, 5E, 5F, 5G, 5H)을 전기 접속하는 배선을 갖는 배선 패턴(6A, 6B, 6C, 6D, 6E, 6F)이 절연매체의 표면에 형성되어 있는 배선기판(1)과, 상기 배선기판에 있어서의 상기 IC 칩(4)을 삽입하기 위하여 형성된 상기 배선기판의 구멍(3)에 수용되어 있는 IC 칩(4)을 갖고, 상기 IC 칩의 복수개의 전극패드와 상기 배선기판의 복수개의 리이드(8, 9)가 서로 각각 전기 접속되고, 상기 IC 칩의 전체표면 및 그 대응 주변이, 상기 배선기판까지 부분적으로 연설하고, 수지에 의한 표면 보호막(12)에 의하여 코우팅되어 있는 반도체 장치를 갖는 IC 카드에 있어서, 상기 구멍(3)의 주연부에 인접한 상기 배선기판(1)의 표면을 따라서 형성된 표면 보호수지재료(12)의 응고전에 상기 배선기판(1) 표면에서의 상기 보호막(12)의 외부로의 유동범위를 규제하기 위한 장벽부(11a, 11b)를 추가로 포함하며, 상기 장벽부(11a, 11b)는 상기 배선기판 표면의 배선패턴(6A, 6B, 6C, 6D, 6E, 6F)과 동일재료로 형성된 반도체 장치.
IC 칩의 복수개의 전극패드와 전기 접속되는 복수개의 리이드(33)와, 상기 리이드(33)와 외부전극(26)을 전기 접속하는 배선을 갖는 배선 패턴(32)이 절연 매체의 표면에 형성되어 있는 배선기판(24)과, 상기 배선기판에 있어서의 상기 IC 칩(23)을 삽입하기 위하여 형성된 상기 배선기판의 구멍(25)에 수용되어 있는 IC 칩을 갖고, 상기 IC 칩의 복수개의 전극 패드와 상기 배선기판의 복수개의 리이드(33)가 서로 각각 전기접속되고, 상기 IC 칩의 전체표면 및 그 대응 주변이, 상기 배선기판까지 부분적으로 연설하고, 수지에 의한 표면보호막(36)에 의하여 코우팅되어 있는 반도체 장치에 있어서, 상기 복수개의 리이드의 각각은 제1리이드부(33a) 및 제2리이드부(33b)를 갖고, 상기 구멍(25) 주변부의 상기 각각의 제1리이드부(33a) 사이의 간격(37)은 상기 각각의 제1리이드부의 폭 보다 작게 형성되도록 상기 리이드의 각각의 상기 제1리이드부(33a)의 폭은, 광폭으로 형성되고, 상기 제2리이드부(33b)는 상기 제1리이드부(33a)의 폭보다 작은 폭을 갖고, 상기 리이드(33)의 각각에 관련한 상기 제1리이드부로부터 상기 IC 칩(23)과 전기 접속을 효과적으로 하도록 상기 구멍(25)의 내에까지 연설하며, 상기 제1리이드부(33a)는 표면수지재료(36)의 응고전에 상기 배선기판 표면(24)에서의 상기 보호막(36)의 외부로의 유동 범위를 규제하기 위하여, 상기 구멍(25)의 주연부를 둘러싸도록 배설되어 있는 반도체 장치.
제5항에 있어서, 상기 구멍(3)의 주연부를 둘러싸도록 배설되고 상기 구멍과 소정의 간격으로 분리되는 복수의 장벽부(11a, 11b)를 포함하며, 상기 장벽부(11a, 11b)는 상기 배선 패턴(6A, 6B, 6C, 6D, 6E, 6F)과 동일높이 형성막으로 상기 절연 매체의 표면에 형성되는 반도체 장치.
제2항에 있어서, 상기 배선기판의 테이프 캐리어 방식인 반도체 장치.
제2항에 있어서, 상기 장치는 IC 카드의 모듈구조에 포함되는 반도체 장치.
제2항에 있어서, 상기 장치는 IC 카드의 모듈구조에 포함되는 반도체 장치.
제2항에 있어서, 상기 장치는 메모리 카드의 모듈구조에 포함되는 반도체 장치.
제1항에 있어서, 상기 장치는 메모리 카드의 모듈구조에 포함되는 반도체 장치.
제3항에 있어서, 상기 장치는 IC 카드의 모듈구조에 포함되는 반도체 장치.
제3항에 있어서, 상기 장치는 ID 카드의 모듈구조에 포함되는 반도체 장치.
제3항에 있어서, 상기 장치는 메모리 카드의 모듈구조에 포함되는 반도체 장치.
제6항에 있어서, 상기 장치는 IC 카드의 모듈구조에 포함되는 반도체 장치.
제6항에 있어서, 상기 장치는 ID 카드의 모듈구조에 포함되는 반도체 장치.
제6항에 있어서, 상기 장치는 메모리 카드의 모듈구조에 포함되는 반도체 장치.
IC 칩의 복수개의 전극패드와 전기 접속되는 복수개의 리이드(8, 9)와, 상기 리이드와 외부전극(5A, 5B, 5C, 5D, 5E, 5F, 5G, 5H)을 전기 접속하는 배선을 갖는 배선 패턴(6A, 6B, 6C, 6D, 6E, 6F)이 절연 매체의 표면에 형성되어 잇는 배선기판(1)과, 상기 배선기판에 있어서의 상기 IC 칩(4)을 삽입하기 위하여 형성된 상기 배선기판의 구멍(3)에 수용되어 있는 IC 칩(4)을 갖고, 상기 IC 칩의 복수개의 전극패드와 상기 배선기판의 복수개의 리이드(8, 9)가 서로 각각 전기 접속되고, 상기 IC 칩의 전체표면 및 그 대응주변이, 상기 배선기판까지 부분적으로 연설하고, 수지에 의한 표면 보호막(12)에 의하여 코우팅되어 있는 반도체 장치에 있어서, 상기 배선기판(1)의 표면으로부터 상기 구멍(3)의 상부에 각각 연설되고, 상기 구멍내에 수용되어 있는 상기 IC 칩(4)의 상기 복수개의 전극패드의 대응하는 것과 각각 접속하는 복수개의 리이드(8, 9)와, 상기 구멍(3)의 주연부에 인접한 상기 배선기판(1)의 표면을 따라서 형성된 표면 보호수지재료(12)의 응고전에 상기 배선기판(1)의 표면에서의 상기 보호막(12)의 외부로의 유동 범위를 규제하기 위한 장벽부(11a, 11b)을 추가로 포함하는 반도체 장치.
제19항에 있어서, 상기 구멍(3)의 주연부를 둘러싸도록 배설되고 상기 구멍(3)과 소정의 간격으로 분리되는 복수개의 장벽부(11a, 11b)를 포함하는 반도체 장치.
제19항에 있어서, 상기 구멍의 주연부를 둘러싸도록 배설되고 상기 구멍과 소정의 간격으로 분리되는 복수개의 장벽부(11a, 11b)와, 상기 복수개의 장벽부로부터 상기 구멍의 내에 연설된 상기 장벽부와 동일재료로 형성되고, 상기 IC 칩(4)을 고정하도록 상기 IC 칩과 접속되어 있는 복수개의 리이드 단자(8, 9)를 포함하는 반도체 장치.
제19항에 있어서, 상기 장벽부(11a, 11b)는 상기 배선기판 표면의 배선 패턴(6A, 6B, 6C, 6D, 6E, 6F)과 동일 재료로 형성된 반도체 장치.
제19항에 있어서, 상기 배선기판(1)의 테이프 캐리어 방식인 반도체 장치.
제19항에 있어서, 상기 표면 보호막(12)이 에폭시 수지로된 반도체 장치.
IC 칩의 복수개의 전극패드와 전기접속되는 복수개의 리이드(8, 9)와, 상기 리이드와 외부전극(5A, 5B, 5C, 5D, 5E, 5F, 5G, 5H)을 전기 접속하는 배선을 갖는 배선 패턴(6A, 6B, 6C, 6D, 6E, 6F)이 절연 매체의 표면에 형성되어 있는 배선기판(1)과, 상기 배선기판에 있어서의 상기 IC 칩(4)을 삽입하기 위하여 형성된 상기 배선기판의 구멍(3)에 수용되어 있는 IC 칩(4)을 갖고, 상기 IC 칩의 복수개의 전극패드와 상기 배선기판의 복수개의 리이드(8, 9)가 서로 각각 전기 접속되고, 상기 IC 칩의 전체표면 및 그 대응 주변이, 상기 배선기판까지 부분적으로 연설하고, 수지에 의한 표면 보호막(12)에 의하여 코우팅되어 있는 디바이스에 있어서, 상기 배선기판의 표면으로부터 상기 구멍의 상부에 각각 연설하고, 상기 구멍내에 수용되어 있는 상기 IC 칩의 상기 복수개의 전극패드에 대응하는 것과 각각 접속하는 복수개의 리이드(8, 9)와, 상기 구멍(3)의 주연부에 인접한 상기 배선기판의 표면을 따라서 형성된 표면 보호수지재료(12)의 응고전에 상기 배선기판 표면에서의 상기 보호막의 외부로의 유동 범위를 규제하기 위한 장벽부(11a, 11b)를 추가로 포함하는 전기 기능을 갖는 상기 디바이스를 포함하는 모듈구조의 반도체 장치.
제25항에 있어서, 상기 구멍(3)의 주연부를 둘러싸도록 배설되고, 상기 구멍(3)과 소정의 간격으로 분리되는 복수개의 장벽부(11a, 11b)를 포함하는 반도체 장치.
제25항에 있어서, 상기 구멍(3)의 주연부를 둘러싸도록 배설하고 상기 구멍(3)과 소정의 간격으로 분리되는 복수개의 장벽부(11a, 11b)와, 상기 복수개의 장벽부로부터 상기 구멍(3)의 내에 연설된 장벽부와 동일 재료이고 상기 IC 칩(4)을 고정하도록 상기 IC 칩과 접속되어 있는 복수개의 리이드 단자(8, 9)를 포함하는 반도체 장치.
제25항에 있어서, 상기 장벽부(11a, 11b)가 상기 배선기판 표면의 배선 패턴(6A, 6B, 6C, 6D, 6E, 6F)과 동일 재료로 형성된 반도체 장치.
제25항에 있어서, 상기 배선기판(1)이 테이프 캐리어 방식인 반도체 장치.
제25항에 있어서, 상기 표면 보호막(12)이 에폭시수지로 된 반도체 장치.
제25항에 있어서, 모듈구조의 반도체 장치는 IC 카드인 반도체 장치.
제25항에 있어서, 모듈구조의 반도체 장치는 휴대용 전자계산기인 반도체 장치.
제25항에 있어서, 모듈구조의 반도체 장치는 손목시계인 반도체 장치.
IC 칩의 복수개의 전극패드와 전기 접속되는 복수개의 리이드(8, 9)와, 상기 리이드와 외부전극(5A, 5B, 5C, 5D, 5E, 5F, 5G, 5H)을 전기 접속하는 배선을 갖는 배선 패턴(6A, 6B, 6C, 6D, 6E, 6F)이 절연기판의 표면에 형성되어 있는 배선기판(1)을 준비하고, 상기 배선기판에 있어서의 상기 IC 칩을 삽입하기 위하여 형성된 구멍(3)에 상기 IC 칩(4)을 수용하고, 상기 IC 칩의 복수개의 전극패드와 상기 배선기판의 복수개의 리이드(8, 9)를 전기 접속하고, 상기 IC 칩(4)과 그 주변의 영역을 상기 배선기판내에 부분적으로 연설하고, 수지에 의한 표면 보호재(12)로 코우팅한 후, 열처리를 실시하여 표면보호막(12)을 형성하고 있는 표면 보호재를 고화하는 반도체 장치의 제조방법에 있어서, 상기 구멍(3)의 주연부에 인접한 배선기판의 표면을 따라서 상기 표면 보호 수지재료(12)의 응고전에 상기 배선기판의 표면에서 외부로의 유동범위를 규제하기 위한 장벽부(11a, 11b)가 형성되어 있는 반도체 장치의 제조방법.
제33항에 있어서, 복수개의 장벽부(11a, 11b)는 상기 구멍(3)의 주연부를 둘러싸도록 배설되고 소정의 간격으로 분리 형성되어 있는 반도체 제조방법.
제33항에 있어서, 복수개의 장벽부(11a, 11b)는 상기 구멍(3)의 주연부를 둘러싸도록 배설되고 소정의 간격으로 분리되어 형성되어 있으며, 상기 복수개의 장벽부(11a, 11b)로부터 상기 구멍(3)내로 연설되고, 상기 IC 칩(4)에 고정되어 있으면, 상기 장벽부(11a, 11b)와 동일 재료로 형성된 복수개의 리이드(8, 9)를 추가로 포함하는 반도체 장치의 제조방법.
제33항에 있어서, 상기 장벽부(11a, 11b)는 상기 배선기판 표면의 배선 패턴(6A, 6B, 6C, 6D, 6E, 6F)과 동일 재료로 형성된 반도체 장치의 제조방법.
제33항에 있어서, 상기 배선기판은 테이프 캐리어 방식인 반도체 장치의 제조방법.
제33항에 있어서, 상기 표면 보호막(1)은 에폭시수지로 형성된 반도체 장치의 제조방법.
IC 칩의 장착된 배선기판을 갖는 디바이스로서, IC 칩의 복수개의 전극패드와 전기 접속되는 복수개의 리이드(8, 9)와, 상기 리이드와 외부전극(5A, 5B, 5C, 5D, 5E, 5F, 5G, 5H)을 전기 접속하는 배선을 갖는 배선 패턴이 절연기판 표면에 형성되어 있는 배선기판(1)과, 상기 배선기판에 있어서의 상기 IC 칩을 삽입하기 위하여 형성된 상기 배선기판의 구멍(3)에 수용되어 있는 IC 칩(4)을 갖고, 상기 IC 칩(4)의 상기 복수개의 전극패드와 상기 배선기판의 상기 복수개의 리이드(8, 9)가 서로 각각 전기 접속되고, 상기 IC 칩의 전체표면과 그 주변이, 상기 배선기판까지 부분적으로 연장하고, 수지에 의한 표면보호막(12)에 의하여 코우팅되어 있는 디바이스에 있어서, 상기 배선기판의 표면으로부터 상기 구멍(3)의 상부에 각각 연설되고 상기 구멍에 수용되어 있는 상기 IC 칩(4)의 상기 복수개의 전극패드에 대응하는 것과 각각 접속되는 복수개의 리이드(8, 9)와, 상기 구멍 주변의 주연부에 인접한 상기 구멍 주변의 주연부에 인접한 상기 배선기판의 표면을 따라서 표면 보호수지재료(12)의 응고전에 상기 배선기판 표면에서의 상기 보호막(12)의 외부로의 유동 범위를 규제하기 위하여 형성된 장벽부(11a, 11b)를 추가로 포함하는 구조의 IC 칩의 장착된 배선기판을 갖는 디바이스를 전기기능을 갖는 기판에 조입하는 모듈구조의 반도체 장치의 제조방법.
제39항에 있어서, 상기 구멍의 주연부를 둘러싸도록 배설되고, 상기 구멍(3)으로부터 소정 간격으로 분리되어 있는 복수개의 장벽부(11a, 11b)를 포함하는 반도체 장치의 제조방법.
제39항에 있어서, 상기 구멍(3)의 주연부를 둘러싸도록 배설되고, 상기 구멍으로부터 소정 간격으로 분리되어 있는 복수개의 장벽부(11a, 11b)와, 상기 복수개의 장벽부로부터 상기 구멍내로 연설되고, 상기 IC 칩(4)을 고정하도록 상기 IC 칩과 접속되며, 상기 장벽부와 동일 재료로 형성되는 복수개의 리이드 단자(8, 9)를 포함하는 반도체 장치의 제조방법.
제39항에 있어서, 상기 장벽부(11a, 11b)는 상기 배선기판 표면의 배선패턴(6A, 6B, 6C, 6D, 6E, 6F)과 동일 재료로 형성된 반도체 장치의 제조방법.
제39항에 있어서, 상기 배선기판은 테이프 캐리어 방식인 반도체 장치의 제조방법.
제39항에 있어서, 상기 표면 보호막(12)은 에폭시 수지로 형성된 반도체 장치의 제조방법.
제39항에 있어서, 상기 반도체 장치는 IC 카드인 모듈구조의 반도체 장치의 제조방법.
제39항에 있어서, 상기 반도체 장치는 휴대용 전자 계산기인 모듈구조의 반도체 장치의 제조방법.
제39항에 있어서, 상기 반도체 장치는 손목기계인 모듈구조의 반도체 장치의 제조방법.