CN1417861A - 用于大存储容量的3－d存储设备 - Google Patents

用于大存储容量的3－d存储设备 Download PDF

Info

Publication number
CN1417861A
CN1417861A CN02148159A CN02148159A CN1417861A CN 1417861 A CN1417861 A CN 1417861A CN 02148159 A CN02148159 A CN 02148159A CN 02148159 A CN02148159 A CN 02148159A CN 1417861 A CN1417861 A CN 1417861A
Authority
CN
China
Prior art keywords
plane
memory
array
electrically connected
bus
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN02148159A
Other languages
English (en)
Inventor
L·T·特兰
T·C·安东尼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HP Inc
Original Assignee
Hewlett Packard Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hewlett Packard Co filed Critical Hewlett Packard Co
Publication of CN1417861A publication Critical patent/CN1417861A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)

Abstract

随机存取存储设备包括存储阵列的一个或多个相互重叠往上堆放的平面。每个平面都能单独被生产，并且在该平面里的每个阵列都能分别被使能/禁止。用这种方式，在该平面里的每个存储阵列都能被单独测试，有缺陷的存储阵列可被筛选掉，这样就增加了最终成品率及质量。一个存储平面可被堆叠在每个其它存储平面以及一个有源电路平面板之上以做成一个大容量存储设备。通过使用适当的存储单元作为基单位，该存储器可以是易失的也可为非易失的。另外，该存储平面与该有源电路板分开安装。该存储平面不需硅基片，而例如可由玻璃基片组成。进一步讲，每个存储平面经由平面存储选择晶体管组可被单独选择。该阵列经由阵列选择晶体管能单独被选择。

Description

用于大存储容量的3-D存储设备
                          相关申请
下列共同受让人的申请可能包括一些共同的公开内容并可能会涉及到本发明，包含在此作为参考：
美国专利申请序列号09/964,770，标题“垂直定向的毫微熔丝(NANO-FUSE)和毫微电阻(NANO-RESISTOR)电路元件”(律师卷宗号10012295-1)；
美国专利申请序列号09/964,768，标题“可编程一次性熔丝/反熔丝组合基的存储单元”(律师卷宗号10012297-1)；
美国专利申请序列号09/924,500，标题“基于垂直定向熔丝和二极管的可编程一次性独立存储单元以及使用相同机理的可编程一次性存储器”(律师卷宗号10019168-1)；
美国专利申请序列号09/924,577，标题“用熔丝/反熔丝和垂直定向熔丝独立存储单元组的可编程一次性存储器”(律师卷宗号10012495-1)。
                          发明领域
本发明总体上涉及存储设备。更具体而言，本发明涉及到三维的大储量随机存取存储设备。
                          发明背景
在诸如计算机，通讯设备，消费电子等等设备中，对高密度、大容量存储的需求持续增长。这就导致了在如硬盘驱动器，固态存储器等数据存储设备的容量和性能方面有很大改善。在硬盘驱动器中，小格式因数结合盘区密度的极大改进已让高密度磁盘驱动器得到发展。
在集成电路方面，多芯片模块(MCM)的发展和混合生产技术已使尺寸减少了许多，并且在一些实例中，还改善最终产品的性能。用于动态随机存取存储器(DRAM)最常用的MCM结构是单列方式的存储模块(SIMM)。当前，许多存储设备局限于单层。这归结于两个因素。其一，有源电路板需要硅作为基材料以支持如读和写的存储器操作。为了读写，地址解码器，读/写控制逻辑，感应放大器，输出缓冲器，多路复用器，等等被包含在一个存储芯片里。这些总体上被称为额外开销，它们一般占了该物理存储的20-30％。最好的，这种额外开销保持低位，故更多空间用于存储器。把存储器存储设备局限为单个阵列层的第二个因素是由于功率耗散限制。
近来，装在互补金属氧化半导体(CMOS)之上的多阵列存储器得以提出来。然而，这个方法需要有到每个存储层的通道(VIA)以便每个存储层能单独连接到有源电路平面。此方法可以提供高密度和高效的多层存储设计。但随着层数增加，通道(VIA)数会增加到这样一点，即，从存储阵列把信号送到该CMOS层变得困难，确定的路线变长以致此设计变得更低效，更复杂，而且成本也增加了。通道可以做小可以解决一部分问题。但是，更小的通道相应地增加了次品风险和匹配难度。此外，阵列层间相互的连接变得更困难及更复杂。
此外，存储设备的成品率相对来讲很低。这样的低成品率是由于每个单独的存储层不能从一叠层面被筛选和排除出这一事实。为了说明，若一个单个的存储层有缺陷的概率为p(x)，则极为明显，一个由多层制成的MCM存储器有大于具有至少一个缺陷层的概率p(x)的概率。由于不能在每一个别的存储层级别上筛选和排除缺陷，该存储设备的总体质量受损害，因此成品率低。
                        发明概述
在一方面，存储器阵列示例实施方案之一可包括非硅基基片。存储阵列也可包括在非硅基基片之上形成的、向行方向延伸的一条行导线以及在非硅基基片之上形成的、向列方向延伸的一条列导线，使得在行导线与列导线相交处组成一个交叉点。在该交叉点中，形成一个存储单元。该存储阵列可进一步包括一个阵列使能电路连接用于使能/禁止至少一条行导线与列导线。
在另一方面，存储平面的一个示例实施方案可包括一个非硅基基片和在非硅基基片之上形成的一个或多个存储阵列。每一个存储阵列可包括向行方向延伸的一条行导线和向列方向延伸的一条列导线，使得在该行导线与该列导线相交处组成一个交叉点。每个存储阵列也可包括一个在交叉点形成的存储单元，及一个阵列使能电路连接用以使能/禁止至少一条行导线与列导线。
进一步说，存储设备的一个示例实施方案可包括一个有源电路平面，例如CMOS电路平面，和在有源电路平面之上形成的一个或多个存储平面。每个存储平面能包括一个非硅基基片在非硅基基片之上形成的一个或多个存储阵列。每一存储平面的每个存储阵列可包括向行方向延伸的一条行导线和向列方向延伸的一条列导线，使得在行导线与列导线相交处组成一个交叉点。每一个存储阵列也可包括一个在交叉点形成的存储单元，和一个使能电路连接用于使能/禁止至少一条行导线与列导线。
更进一步讲，存储设备装配方法的一个示例实施方案可包括：形成一个有源电路平面和在有源电路平面之上形成的一个或多个存储平面。该方法也可包括形成一个非硅基基片给每个存储平面。对于每个存储平面，可进一步包括在非硅基基片上形成一个或多个存储阵列。此外，对于每个存储阵列，该方法可包括形成向行方向延伸的一条行导线和组成向列方向延伸的一条列导线，使得在该行导线与该列导线相交处形成一个交叉点。该方法仍可进一步包括形成在此交叉点里的一个存储单元和形成一个阵列使能电路连接用于使能/禁止至少一条行导线与列导线给每个存储阵列。
本发明的上述公开的实施方案能够实现某些方面。例如，该存储设备能通过堆叠存储阵列的多个平面做成，且每个平面被单独加工。这不需要安装通道(Via)且因此该设备的相对复杂度减少了。还有，每个阵列可单独地被使能和被禁止，比如通过一条阵列选择线。因此有缺陷的阵列和/或平面在做完该设备之前能被筛选出，这样就增加了成品率和质量。进一步讲，因为该存储平面能独立于有源电路制造，该存储平面的基片可由硅以外的材料构成。再进一步讲，能制成不含像读写控制逻辑，感应放大器，输出缓存和多路器等额外开销的存储平面，使更多空间仅用于存储以增加了容量。还可进一步讲，堆叠能获得很高的容量。此外，该存储器可以是易失的，非易失的，随机存取和可编程一次性的。
                        附图概述
对本领域的那些技术人员来说，本发明的特点和优势将是很明显的，该产品参照附图描述如下：
图1A根据本发明的原理，示出了存储阵列的一个示范性实施方案；
图1B根据本发明的原理，示出了存储阵列的第二个示范性实施方案；
图2根据本发明的原理，示出了存储平面的一个示范性实施方案；
图3根据本发明的原理，示出了存储设备的一个示范性实施方案；
图4为一个流程图，表示了根据本发明的一方面所用的一个示范性方法来装配图3的存储设备。
                        详细描述
为了简单化及图解说明的目的，本发明的原理主要是对其参照示范性实施方案来描述。但是，用该产品的一般技巧之一就是便捷地识别出同种原理以平等地适用于多个类型固态存储器以及对其安装和使用的多种方法。
配合本发明的原理，往上一个个装配多层存储阵列可以增加存储设备的容量。在本发明的一个方面，存储阵列的平面能叠放组成某个三维(3D)存储设备。每个平面可含有一个或多个存储阵列。
图1A根据本发明的原理，图解说明了存储阵列100的一个典型实施方案。正如图1A所示，该存储阵列100可能包括一个基片110。该基片110可以是硅基的或非硅基的。非硅基基片的例子包括塑料，玻璃，陶瓷，非金属如电绝缘体等等材料。
在该基片110之上，一条或多条行导线120及一条或多条列导线130被组成了。行导线120和列导线130可分别地从行方向和列方向延伸，在每个交叉处构成一个交叉点。在一个交叉点，存储单元140形成，每个存储单元140通过相应的行导线120和列导线130可被分别地、单独地编址。该存储单元140可为只读的，随机存取的，或可编程一次性的，这样就让该存储阵列100相应成为只读存储器(ROM)，随机存储器(RAM)，或可编程一次性存储器(OTP)。例如，该存储单元140可是熔丝存储单元，熔丝/二极管存储单元，熔丝/反熔丝单元，磁存储单元，二极管单元，磁/二极管存储单元，相变存储单元，电阻元素单元，等等。
该存储阵列100也能包括一个阵列使能电路170。该阵列使能电路170能包括一个或多个阵列使能晶体管160。四组阵列使能晶体管160如图1A所示。每条行导线120或列导线130可分别相连于一个或多个阵列使能晶体管160。如图1A所示，每条行导线120或列导线130相应可连到在两端上的两个阵列使能晶体管。通过该行导线120或该列导线130的电导由控制阵列使能晶体管160来使能或中止。该阵列使能晶体管160可由微晶形硅晶体管，非晶形硅晶体管，或任何不需要硅基片的使能开关构成。
该存储阵列100能进一步包括连到该阵列使能晶体管160的一条阵列选择线150。通过控制到阵列选择线150上的信号，存储阵列100可被选择或禁用。一般而言，在一个多阵列设置里，每单条阵列线150仅用于一个阵列100，不被任何其它的阵列共享。
注意到行导线120或列导线130的两端被连接到阵列使能晶体管160是没有必要。图1B根据本发明的原理图示存储阵列的第二个典型实施方案。如图所示，行导线120和列导线130仅有一端相应被连接到阵列使能晶体管160。除图1A和图1B外，未脱离本发明的范围的结构是可能的。
不管该存储阵列是硅基还是非硅基，值得注意的是该存储阵列无需包含诸如感应放大器，输出缓冲器，解码器，多路器等等的额外开销。每单个有源电路平面层可提供存储位置选择，感应放大器，以及读写控制。
尽管仅靠存储阵列100就能重叠构成一个3-D存储设备，根据本发明的另一方面，存储阵列的平面也能装配上。该阵列的平面于是能够被筛选和重叠以组成一个3-D存储设备，它相对地增加了该设备的存储容量。
图2根据本发明的原理，图释说明了存储平面200的一个典型实施方案。如图2所示，该存储平面200可包括一个或多个存储阵列100，例如在基片110(未图示)上构成的，图1A和1B中的存储阵列100。重复强调，该基片110可以是硅基的也可是非硅基的。该存储平面200也能包括一个或多个行总线210和一个或多个列总线220。该行总线210可电子连接该存储阵列100的行导线120(未被标记)。类似地，该列总线220可电子连接到该存储阵列100的列导线130(也未被标记)。通过行总线210和列总线220，单独存储阵列100地每个单独的存储单元140(未在图2里说明)可被编址。
该存储平面200可进一步包含一个平面使能电路250。该平面使能电路250可包含一个或多个平面使能晶体管240。例如，四组平面使能晶体管240在图2中的显示。到达和来自行总线210和列总线220的数据流以及随之从该存储阵列100的存储单元140(未在图2中图示)通过控制该平面使能晶体管240可被使能或中止。该平面使能晶体管240可由晶形薄膜晶体管，非晶形薄膜晶体管，或任何不需要硅基片的使能开关组成。
一条平面选择线270可含于该存储平面200中，在该平面里该平面选择线270被连接到该平面使能晶体管240。用此方式通过控制到该平面选择线270的信号，该存储平面200能被使能或中止。
该存储平面200还可进一步包含一个或多个数据侧接触垫230，该数据侧接触垫230经由该平面使能晶体管240，可电连接于行总线210和列总线220。该存储平面200可被安装使得当多个存储平面200重叠时，该存储平面200的数据侧接触垫230相匹配用于下一条导线处理步骤以组成数据总线310(见图3)。用此方式，在平面间安装相互连接通道的要求可消除了且该设备的相对复杂性可减少。
注意到单个存储阵列100的阵列选择线150能汇集起来以组成一个复杂的阵列选择线260。该存储平面200和该有源电路平面390可被安装使得当多个存储平面200重叠一起时，该数据侧接触垫230匹配对齐以方便多个存储平面和该有源电路平面的相互连接。镀层法，镀膜或筛选导线的处理步骤可被用作相互连接和组成阵列选择总线330(见图3)。因物理上该阵列选择总线330的导线有宽度，此处理过程极易实现。
图3根据本发明的原理，图示了存储设备的一个典型实施方案。如图所示，该存储设备300可包含一个或多个重叠的存储平面200以构成一个3-D存储器。该存储设备300也可包含一个有源电路平面390。该有源电路平面390可在一个硅基片上做成以及包括电路，这些电路对含额外功耗元素如地址解码器，读写控制逻辑，感应放大器，输出缓冲器，多路器的存储平面200的存储阵列的编址是有必要的。存储设备300可进一步包括一个或多个数据总线310。该数据总线310可通过一个连接该存储平面200的匹配好的数据侧接触垫(见图2)的导线处理步骤来构成。注意到该有源电路平面390也可包括数据侧接触垫，这些垫被匹配并也被电连接到该存储平面200的数据侧接触垫230。
该存储设备300还可进一步包含阵列选择总线330。该阵列选择总线330可由一个导线处理过程组成，此过程通过在该存储平面200上的阵列选择侧接触垫265和通过在该有源平面390上的阵列选择侧接触垫电连接多条阵列选择线260。注意到该有源电路平面390也可包含阵列选择线以及还与该存储平面200的阵列选择侧接触垫265匹配的阵列选择侧接触垫。
该存储设备300可包括一个平面选择总线340。该平面选择总线340由组合单个存储平面的平面选择线270和一个平面选择侧接触垫275(见图2)而构成。一个导线处理步骤经由该单个存储平面200上的平面选择侧接触垫275相互电连接该平面选择线270到该有源电路平面390。每个平面200可有一条分开的平面选择线270，但该阵列选择总线330可在该平面200间共享。
图4为一个流程图，表示了根据现在这个发明的一方面所用的一个示范性方法来装配图3的存储设备300。如图4所示，该有源电路平面390可被安装(第410步)。另外，一个或多个存储平面210也可被安装(第420步和第430步)。注意到安装该有源电路平面390可发生在安装该存储平面200之前，之后或同时。
然后，该存储平面200可按照一个预定义错误阈值被筛选(第440步)。例如，可设置一个阈值以排除任何有超过10％缺陷的该存储阵列100的存储平面200。这样如果每个存储平面200有十六个存储阵列100，则带有多于1个有缺陷阵列100的平面200将被丢弃。此项控制确保有结果的设备符合对缺陷的预置容忍度。为筛除一个坏的存储平面，具备类似于该有源电路平面的读写和控制功能的测试仪或电子生产线可被使用。在晶片被切成单独的平面200之前，该筛选步骤440在晶片检测试验阶段被做完。一个晶片可含有几个平面200。
的确，可用多个限度级别筛选该存储平面200。例如，有可能某些应用可以容忍比其它更多缺陷。用此方法，在该存储设备里确认可变的缺陷容忍级别。
然后，为了完成该过程，该有源电路平面390和该存储平面200可用粘性材料来重叠和捆绑把它们夹在一起。该重叠过程也匹配了该存储平面200和该有源电路平面390的侧接触垫(数据230，阵列选择265，和平面选择275)。该导线过程组成平面相连的导线310，330和340以使存储平面和该有源电路平面电连接。该存储堆栈通过一个包装处理过程被送去组成该存储设备300。
尽管本发明在其典型实施例方面进行了描述，本领域的那些技术人员将能对本发明所描述的实施方案做各种修改，而不偏离本发明实际的精神和范围。例如，此名称“行”和“列”仅仅是相对的，并不暗示任何固定的指向。此外，“行”和“列”是可相互改变的，因为本文件所称的列在其它文件里可能称作“行”，反之亦然。名称“行”和“列”不一定暗示一种垂直的关系，虽然在本文里是被那样图释说明的。本文用的名称和描述以图示的方式陈述并不意味限制于此。尤其是，虽然本发明的方法已通过例子得以描述，此方法的步骤可以以异于图示的顺序或同时被执行。本领域的那些技术人员在以下权利要求及其相同部分中定义的本发明的精神和范围内将认识到这些和其它变动方法是可能的。

Claims (10)

1.一种存储平面(200)包含：
一个基片(110)；
由在所述基片(110)之上形成的多条阵列选择线(150)；
在所述基片(110)之上形成和用于构成使能/禁止所述存储平面(200)的一个平面使能电路(250)；
电连接于所述平面使能电路(250)的一条平面选择线(270)；以及
在所述基片(110)之上形成的一个或多个存储阵列(100)，其中至少一个存储阵列(100)包括：
由在所述基片(110)之上形成的并向行方向延伸的一条或多条行导线(120)；
由在所述基片(110)之上形成的一条或多条列导线(130)，并且向列方向延伸以使在所述行导线(120)和列导线(130)间的每个交叉处形成一个交叉点；
由在一个或多个所述交叉点中形成的一个存储单元(140)；以及
用于构成使能/禁止所述存储阵列(100)和被电连接于所述多条阵列选择线(150)中的至少一条的一个阵列使能电路(170)。
2.权利要求1的存储平面(200)，进一步包含：
电连接到所述一个或多个存储阵列的所述一条或多条行导线(120)的一个行总线(210)；以及
电连接到所述一个或多个存储阵列(100)的所述一条或多条列导线(130)的一个列总线(220)。
3.权利要求1的存储平面(200)，其中所述基片(110)是硅基的以及其中所述一个或多个存储阵列(100)的每个都不包含感应放大器，输出缓冲器，解码器，和多路器。
4.权利要求1的存储平面(200)，其中所述基片(110)是非硅基的以及由塑料，玻璃，陶瓷和非金属中的至少一种的基材料形成的。
5.权利要求1的存储平面(200)，其中所述存储单元(140)包括熔丝存储单元，熔丝/二极管存储单元，熔丝/反熔丝存储单元，磁性存储单元，二极管存储单元，磁性/二极管存储单元，相变存储单元和电阻元件单元中的至少一种。
6.一种存储设备，包含：
一个有源电路平面(390)；
电连接于所述有源电路平面(390)的一个数据总线(310)；
电连接于所述有源电路平面(390)的一个平面选择总线(340)；
电连接于所述有源电路平面(390)的一个阵列选择总线(330)；以及
堆叠在所述有源电路平面(390)之上的一个或多个平面(200)，其中至少一个存储平面包括：
一个基片(110)；
在所述基片(110)之上形成并电连接到所述阵列选择总线(330)的多个阵列选择线(150)；
用于构造使能/禁止所述存储平面(200)的一个平面使能电路(250)；
电连接于所述平面使能电路(250)和所述平面选择总线(340)的一条平面选择线(270)；以及
在所述基片(110)之上形成的一个或多个存储阵列(100)，其中至少一个存储阵列(100)包括：
在所述基片(110)之上形成的并向行方向延伸的一条或多条行导线(120)；
在所述基片(110)之上形成的一条或多条列导线(130)，并且向列方向延伸以使在所述行导线和列导线间的每个交叉处形成一个交叉点；
在一个或多个所述交叉点中形成的一个存储单元(140)；以及
用于构成使能/禁止所述存储阵列(100)和用于电连接到所述多个阵列选择线(150)中至少一条的一个阵列启动电路(170)。
7.权利要求6的存储设备(300)，其中所述至少一个存储平面(200)进一步包含：
电连接到所述一个或多个存储阵列中的所述一条或多条行导线(120)的一个行总线(210)；以及
电连接到所述一个或多个存储阵列中的所述一条或多条列导线(130)的一个列总线(220)。
8.权利要求7的存储设备(300)，其中所述至少一个存储平面(200)进一步包含至少一项：
电连接于所述行总线(210)和列总线(220)的多个数据侧接触垫(310)；
电连接于所述阵列选择线(150)的多个数据侧接触垫(310)；以及
电连接于所述平面选择线(270)的一个平面选择侧接触垫(340)。
9.权利要求8的存储设备(300)，其中至少一项：
所述多个数据侧接触总线(310)被对准并电连接到所述数据总线(310)；
所述多个阵列选择侧接触垫(330)被对准并电连接到所述阵列选择总线(330)；以及
所述平面选择侧接触垫(340)与所述平面选择总线(340)的一条线电连接。
10.权利要求9的存储设备(300)，其中所述存储平面(200)中的所述多条阵列选择线(150)被电连接至从所述阵列选择总线(330)。
CN02148159A 2001-10-31 2002-10-31 用于大存储容量的3－d存储设备 Pending CN1417861A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/984,934 US6504742B1 (en) 2001-10-31 2001-10-31 3-D memory device for large storage capacity
US09/984934 2001-10-31

Publications (1)

Publication Number Publication Date
CN1417861A true CN1417861A (zh) 2003-05-14

Family

ID=25531039

Family Applications (1)

Application Number Title Priority Date Filing Date
CN02148159A Pending CN1417861A (zh) 2001-10-31 2002-10-31 用于大存储容量的3－d存储设备

Country Status (6)

Country Link
US (1) US6504742B1 (zh)
EP (1) EP1308958B1 (zh)
JP (1) JP2003209222A (zh)
KR (1) KR100895073B1 (zh)
CN (1) CN1417861A (zh)
DE (1) DE60208310T2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104584133A (zh) * 2012-08-29 2015-04-29 美光科技公司 存储器阵列平面选择

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1406187A4 (en) * 2001-07-11 2007-05-02 Riken METHOD FOR STORING ENTITY DATA INCORPORATING FORM AND PHYSICAL QUANTITY AND STORAGE PROGRAM
JP4346021B2 (ja) 2001-08-16 2009-10-14 独立行政法人理化学研究所 Ｖ−ｃａｄデータを用いたラピッドプロトタイピング方法と装置
CN1311390C (zh) 2001-12-04 2007-04-18 独立行政法人理化学研究所 三维形状数据向单元内部数据的变换方法
WO2003073335A1 (fr) 2002-02-28 2003-09-04 Riken Procede et programme de conversion de donnees frontieres en forme a l'interieur d'une cellule
US6643159B2 (en) * 2002-04-02 2003-11-04 Hewlett-Packard Development Company, L.P. Cubic memory array
US7312109B2 (en) * 2002-07-08 2007-12-25 Viciciv, Inc. Methods for fabricating fuse programmable three dimensional integrated circuits
US20040018711A1 (en) * 2002-07-08 2004-01-29 Madurawe Raminda U. Methods for fabricating three dimensional integrated circuits
US6998722B2 (en) * 2002-07-08 2006-02-14 Viciciv Technology Semiconductor latches and SRAM devices
US7129744B2 (en) * 2003-10-23 2006-10-31 Viciciv Technology Programmable interconnect structures
US6856030B2 (en) * 2002-07-08 2005-02-15 Viciciv Technology Semiconductor latches and SRAM devices
US7064018B2 (en) * 2002-07-08 2006-06-20 Viciciv Technology Methods for fabricating three dimensional integrated circuits
US7064579B2 (en) * 2002-07-08 2006-06-20 Viciciv Technology Alterable application specific integrated circuit (ASIC)
US20040004239A1 (en) * 2002-07-08 2004-01-08 Madurawe Raminda U. Three dimensional integrated circuits
US6992503B2 (en) 2002-07-08 2006-01-31 Viciciv Technology Programmable devices with convertibility to customizable devices
US6828689B2 (en) * 2002-07-08 2004-12-07 Vi Ci Civ Semiconductor latches and SRAM devices
US7673273B2 (en) * 2002-07-08 2010-03-02 Tier Logic, Inc. MPGA products based on a prototype FPGA
US20040004251A1 (en) * 2002-07-08 2004-01-08 Madurawe Raminda U. Insulated-gate field-effect thin film transistors
US7112994B2 (en) * 2002-07-08 2006-09-26 Viciciv Technology Three dimensional integrated circuits
US7812458B2 (en) * 2007-11-19 2010-10-12 Tier Logic, Inc. Pad invariant FPGA and ASIC devices
US8643162B2 (en) * 2007-11-19 2014-02-04 Raminda Udaya Madurawe Pads and pin-outs in three dimensional integrated circuits
US7394680B2 (en) * 2003-03-18 2008-07-01 Kabushiki Kaisha Toshiba Resistance change memory device having a variable resistance element with a recording layer electrode served as a cation source in a write or erase mode
US7606059B2 (en) 2003-03-18 2009-10-20 Kabushiki Kaisha Toshiba Three-dimensional programmable resistance memory device with a read/write circuit stacked under a memory cell array
US7778062B2 (en) * 2003-03-18 2010-08-17 Kabushiki Kaisha Toshiba Resistance change memory device
US7400522B2 (en) * 2003-03-18 2008-07-15 Kabushiki Kaisha Toshiba Resistance change memory device having a variable resistance element formed of a first and second composite compound for storing a cation
EP1609186B1 (en) * 2003-04-03 2010-09-08 Hewlett-Packard Development Company, L.P. Cubic memory array and method of manufacturing
JP4381743B2 (ja) 2003-07-16 2009-12-09 独立行政法人理化学研究所 境界表現データからボリュームデータを生成する方法及びそのプログラム
US6961263B2 (en) * 2003-09-08 2005-11-01 Hewlett-Packard Development Company, L.P. Memory device with a thermally assisted write
US7030651B2 (en) 2003-12-04 2006-04-18 Viciciv Technology Programmable structured arrays
US7176713B2 (en) * 2004-01-05 2007-02-13 Viciciv Technology Integrated circuits with RAM and ROM fabrication options
JP4399777B2 (ja) * 2004-01-21 2010-01-20 セイコーエプソン株式会社 半導体記憶装置、半導体装置、及び電子機器
KR100564611B1 (ko) * 2004-02-14 2006-03-29 삼성전자주식회사 하드 디스크 드라이브의 완충 구조체
US7112815B2 (en) * 2004-02-25 2006-09-26 Micron Technology, Inc. Multi-layer memory arrays
US7489164B2 (en) * 2004-05-17 2009-02-10 Raminda Udaya Madurawe Multi-port memory devices
JP4662740B2 (ja) 2004-06-28 2011-03-30 日本電気株式会社 積層型半導体メモリ装置
US7554873B2 (en) * 2005-03-21 2009-06-30 Macronix International Co., Ltd. Three-dimensional memory devices and methods of manufacturing and operating the same
US7359279B2 (en) 2005-03-31 2008-04-15 Sandisk 3D Llc Integrated circuit memory array configuration including decoding compatibility with partial implementation of multiple memory layers
JP4783100B2 (ja) 2005-09-12 2011-09-28 独立行政法人理化学研究所 境界データのセル内形状データへの変換方法とその変換プログラム
KR100855861B1 (ko) * 2005-12-30 2008-09-01 주식회사 하이닉스반도체 비휘발성 반도체 메모리 장치
US20070183189A1 (en) * 2006-02-08 2007-08-09 Thomas Nirschl Memory having nanotube transistor access device
US7486111B2 (en) * 2006-03-08 2009-02-03 Tier Logic, Inc. Programmable logic devices comprising time multiplexed programmable interconnect
US7345899B2 (en) * 2006-04-07 2008-03-18 Infineon Technologies Ag Memory having storage locations within a common volume of phase change material
JP2007322141A (ja) * 2006-05-30 2007-12-13 Yokogawa Electric Corp 半導体集積回路試験装置及び方法
JP2008140220A (ja) * 2006-12-04 2008-06-19 Nec Corp 半導体装置
US7692951B2 (en) * 2007-06-12 2010-04-06 Kabushiki Kaisha Toshiba Resistance change memory device with a variable resistance element formed of a first and a second composite compound
US8679977B2 (en) * 2007-07-25 2014-03-25 Micron Technology, Inc. Method and apparatus providing multi-planed array memory device
US7898893B2 (en) 2007-09-12 2011-03-01 Samsung Electronics Co., Ltd. Multi-layered memory devices
KR101330710B1 (ko) 2007-11-01 2013-11-19 삼성전자주식회사 플래시 메모리 장치
US20090128189A1 (en) * 2007-11-19 2009-05-21 Raminda Udaya Madurawe Three dimensional programmable devices
US7635988B2 (en) * 2007-11-19 2009-12-22 Tier Logic, Inc. Multi-port thin-film memory devices
US7573293B2 (en) * 2007-12-26 2009-08-11 Tier Logic, Inc. Programmable logic based latches and shift registers
US7795913B2 (en) * 2007-12-26 2010-09-14 Tier Logic Programmable latch based multiplier
US7602213B2 (en) * 2007-12-26 2009-10-13 Tier Logic, Inc. Using programmable latch to implement logic
US7573294B2 (en) * 2007-12-26 2009-08-11 Tier Logic, Inc. Programmable logic based latches and shift registers
US8230375B2 (en) 2008-09-14 2012-07-24 Raminda Udaya Madurawe Automated metal pattern generation for integrated circuits
KR20100038986A (ko) * 2008-10-07 2010-04-15 삼성전자주식회사 산화물 박막 트랜지스터를 포함하는 적층 메모리 장치
KR20100040580A (ko) 2008-10-10 2010-04-20 성균관대학교산학협력단 적층 메모리 소자
US8023307B1 (en) 2010-04-30 2011-09-20 Hewlett-Packard Development Company, L.P. Peripheral signal handling in extensible three dimensional circuits
US8159266B1 (en) 2010-11-16 2012-04-17 Raminda Udaya Madurawe Metal configurable integrated circuits
US8159265B1 (en) 2010-11-16 2012-04-17 Raminda Udaya Madurawe Memory for metal configurable integrated circuits
US8159268B1 (en) 2010-11-16 2012-04-17 Raminda Udaya Madurawe Interconnect structures for metal configurable integrated circuits
TWI564890B (zh) * 2011-01-26 2017-01-01 半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
US9076505B2 (en) 2011-12-09 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Memory device
US20150287706A1 (en) * 2012-10-24 2015-10-08 Mitsunari Sukekawa Semiconductor device and method for manufacturing the same
CN103022071B (zh) * 2012-12-13 2015-06-17 南京大学 一种柔性存储器及制造方法
CN106920797B (zh) * 2017-03-08 2018-10-12 长江存储科技有限责任公司 存储器结构及其制备方法、存储器的测试方法
US10833059B2 (en) * 2018-12-07 2020-11-10 Micron Technology, Inc. Integrated assemblies comprising vertically-stacked decks of memory arrays
EP3899711B1 (en) 2020-02-20 2024-02-07 Yangtze Memory Technologies Co., Ltd. Method of programming multi-plane memory device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6220043A (ja) * 1985-07-19 1987-01-28 Yukihiro Taguchi マルチプロセツサ用非同期同時アクセスの可能なランダムアクセスメモリ−
JPH06167958A (ja) * 1991-03-28 1994-06-14 Texas Instr Inc <Ti> 記憶装置
US5397726A (en) * 1992-02-04 1995-03-14 National Semiconductor Corporation Segment-erasable flash EPROM
US5786629A (en) * 1992-05-14 1998-07-28 Reveo, Inc. 3-D packaging using massive fillo-leaf technology
JPH0793997A (ja) * 1993-09-24 1995-04-07 Nec Corp スタティック型半導体記憶装置
JPH09503622A (ja) * 1993-09-30 1997-04-08 コピン・コーポレーシヨン 転写薄膜回路を使用した３次元プロセッサー
US6157356A (en) * 1996-04-12 2000-12-05 International Business Machines Company Digitally driven gray scale operation of active matrix OLED displays
NO308149B1 (no) * 1998-06-02 2000-07-31 Thin Film Electronics Asa Skalerbar, integrert databehandlingsinnretning
JP4085459B2 (ja) * 1998-03-02 2008-05-14 セイコーエプソン株式会社 ３次元デバイスの製造方法
US6034882A (en) * 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
KR100301932B1 (ko) * 1999-04-27 2001-10-29 윤종용 불 휘발성 반도체 메모리 장치
TW587252B (en) * 2000-01-18 2004-05-11 Hitachi Ltd Semiconductor memory device and data processing device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104584133A (zh) * 2012-08-29 2015-04-29 美光科技公司 存储器阵列平面选择
US9543003B2 (en) 2012-08-29 2017-01-10 Micron Technology, Inc. Memory array plane select
CN104584133B (zh) * 2012-08-29 2017-06-20 美光科技公司 存储器阵列平面选择

Also Published As

Publication number Publication date
KR100895073B1 (ko) 2009-04-27
EP1308958A3 (en) 2003-05-14
DE60208310D1 (de) 2006-02-02
US6504742B1 (en) 2003-01-07
KR20030036028A (ko) 2003-05-09
EP1308958A2 (en) 2003-05-07
JP2003209222A (ja) 2003-07-25
EP1308958B1 (en) 2005-12-28
DE60208310T2 (de) 2006-07-27

Similar Documents

Publication Publication Date Title
CN1417861A (zh) 用于大存储容量的3－d存储设备
CN111710681B (zh) 三维存储器及三维存储器的制造方法
US20230073464A1 (en) Connections for memory electrode lines
US9245629B2 (en) Method for non-volatile memory having 3D array of read/write elements with efficient decoding of vertical bit lines and word lines
US9466790B2 (en) Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines
US8259520B2 (en) Columnar replacement of defective memory cells
CN1790721A (zh) 在半导体存储器件中的电路线布线及布线方法
JP2001516964A (ja) 読出し専用メモリ及び読出し専用メモリ装置
CN112018238B (zh) 三维存储器的制造方法
CN1710663A (zh) 铁电存储装置及电子设备
US20230050150A1 (en) Stacked architecture for three-dimensional nand
WO2022077318A1 (en) Array and contact architecture for four stack three dimensional cross point memory
US6639821B2 (en) Memory circuit with memory elements overlying driver cells
CN113345487B (zh) 存储器、存储器系统及存储器的制造方法
CN113517312B (zh) 三维存储器及其制作方法
CN113299682B (zh) 三维存储器
CN114512490A (zh) 一种存储器及其制备方法
CN115172364A (zh) 半导体结构及存储器
CN117789776A (zh) 存储器和存储系统

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication