CN114512490A - 一种存储器及其制备方法 - Google Patents

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CN114512490A CN202210014991.3A CN202210014991A CN114512490A CN 114512490 A CN114512490 A CN 114512490A CN 202210014991 A CN202210014991 A CN 202210014991A CN 114512490 A CN114512490 A CN 114512490A
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Abstract

本发明实施例提供了一种存储器及存储器的制备方法，其中，所述存储器包括：第一半导体结构，所述第一半导体结构至少包括三维NAND阵列及阵列存取电路，所述阵列存取电路至少包括字线驱动器及页缓冲器；第二半导体结构，所述第二半导体结构至少包括外围电路；线路板，所述线路板至少包括电连接的第一连接触点和第二连接触点；其中，所述第一半导体结构固定于所述线路板的所述第一连接触点上，所述第二半导体结构固定于所述线路板的所述第二连接触点上。

Description

一种存储器及其制备方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种存储器及其制备方法。
背景技术
存储器，如，三维NAND存储器是一种非易失性存储器，其独特的单元和阵列结构提供了小单元尺寸、高密度、低写入电流、以及较高的数据吞吐量。
然而，传统技术中，三维NAND存储器仍存在较多挑战。
发明内容
有鉴于此，本发明实施例为解决背景技术中存在的至少一个问题而提供一种存储器及其制备方法。
为达到上述目的，本发明的技术方案是这样实现的：
本发明实施例提供了一种存储器，包括：第一半导体结构，所述第一半导体结构至少包括三维NAND阵列及阵列存取电路，所述阵列存取电路至少包括字线驱动器及页缓冲器；第二半导体结构，所述第二半导体结构至少包括外围电路；线路板，所述线路板至少包括电连接的第一连接触点和第二连接触点；其中，所述第一半导体结构固定于所述线路板的所述第一连接触点上，所述第二半导体结构固定于所述线路板的所述第二连接触点上。
上述方案中，所述第一半导体结构包括堆叠键合的第一芯片和第二芯片；其中，所述页缓冲器位于所述第一芯片内，所述三维NAND阵列和所述字线驱动器位于所述第二芯片内。
上述方案中，所述第一半导体结构还包括第一导电触点，所述第一导电触点位于所述第一芯片的远离所述第二芯片的一侧；其中，所述第一半导体结构的所述第一导电触点与所述线路板的所述第一连接触点对应连接。
上述方案中，所述第一芯片包括：第一衬底；位于所述第一衬底上的所述页缓冲器；以及位于所述页缓冲器上的第一键合层；
所述第二芯片包括：第二衬底，位于所述第二衬底上的所述字线驱动器；位于所述字线驱动器上的所述三维NAND阵列；以及位于所述三维NAND阵列上的第二键合层；
其中，所述第一芯片和所述第二芯片通过所述第一键合层、所述第二键合层键合连接。
上述方案中，所述第二衬底包括在第一方向上相对设置的第一侧和第二侧；所述字线驱动器包括设置在所述第一侧的第一子驱动器以及设置在所述第二侧的第二子驱动器；所述三维NAND阵列包括沿多个第一字线和多个第二字线；其中，所述第一子驱动器位于所述多个第一字线下方且与所述多个第一字线连接，所述第二子驱动器位于所述多个第二字线下方且与所述多个第二字线连接。
上述方案中，所述字线驱动器还包括设置于所述第一侧的第三子驱动器和设置于所述第二侧的第四子驱动器；所述第三子驱动器位于所述多个第二字线下方且与所述多个第二字线连接，所述第四子驱动器位于所述多个第一字线下方且与所述多个第一字线连接。
上述方案中，所述第一衬底包括在第二方向上相对设置的第三侧和第四侧；所述页缓冲器包括设置在所述第三侧的第一子缓冲器和设置在所述第四侧的第二子缓冲器；所述三维NAND阵列包括沿第二方向延伸的多条第一位线和多条第二位线；其中，所述第一子缓冲器位于所述多条第一位线上方且与所述多条第一位线连接，所述第二子缓冲器位于所述多条第二位线上方且与所述多条第二位线连接。
上述方案中，所述第一衬底包括在第二方向上相对设置的第三侧和第四侧；所述页缓冲器包括设置在所述第三侧和所述第四侧之间中间位置处的第一子缓冲器和第二子缓冲器；所述三维NAND阵列包括沿第二方向延伸的多条第一位线和多条第二位线；其中，所述第一子缓冲器位于所述多条第一位线上方且与所述多条第一位线连接，所述第二子缓冲器位于所述多条第二位线上方且与所述多条第二位线连接。
上述方案中，所述第二半导体结构包括第三衬底、位于所述第三衬底上的所述外围电路以及位于所述外围电路上的第二导电触点；其中，所述第二半导体结构的所述第二导电触点与所述线路板的所述第二连接触点对应连接。
本发明实施例还提供了一种存储器的制备方法，所述方法包括：形成第一半导体结构，所述第一半导体结构至少包括三维NAND阵列及阵列存取电路，所述阵列存取电路至少包括字线驱动器和页缓冲器；
形成第二半导体结构，所述第二半导体结构至少包括外围电路；
将所述第一半导体结构和所述第二半导体结构分别固定至线路板；其中，所述线路板至少包括电连接的第一连接触点和第二连接触点，所述第一半导体结构固定于所述线路板的所述第一连接触点上，所述第二半导体结构固定于所述线路板的所述第二连接触点上。
上述方案中，所述第一半导体结构包括第一芯片、第二芯片及第一导电触点；形成第一半导体结构，包括：
形成所述第一芯片，所述第一芯片内包括所述页缓冲器；
形成所述第二芯片，所述第二芯片内包括三维NAND阵列和所述字线驱动器；
将所述第二芯片与所述第一芯片堆叠键合；
在所述第一芯片的远离所述第二芯片的表面形成所述第一导电触点，所述第一导电触点用于与所述线路板上的所述第一连接触点对应连接。
上述方案中，形成所述第一芯片，包括：提供第一衬底；在所述第一衬底上形成页缓冲器；在所述页缓冲器上形成第一键合层；
形成所述第二芯片，包括：提供第二衬底；在所述第二衬底上形成字线驱动器；在所述字线驱动器上形成三维NAND阵列；在所述三维NAND阵列上形成第二键合层；
将所述第二芯片与所述第一芯片堆叠键合，包括：将所述第二芯片的第二键合层与所述第一芯片的第一键合层键合连接。
上述方案中，形成第二半导体结构，包括：
提供第三衬底；
在所述第三衬底上形成外围电路；
在所述外围电路上形成第二导电触点，所述第二导电触点用于与所述线路板上的所述第二连接触点对应连接。
本发明实施例所提供的存储器及其制备方法，其中，所述存储器包括：第一半导体结构，所述第一半导体结构至少包括三维NAND阵列及阵列存取电路，所述阵列存取电路至少包括字线驱动器及页缓冲器；第二半导体结构，所述第二半导体结构至少包括外围电路；线路板，所述线路板至少包括电连接的第一连接触点和第二连接触点；其中，所述第一半导体结构固定于所述线路板的所述第一连接触点上，所述第二半导体结构固定于所述线路板的所述第二连接触点上。本发明实施例提供的存储器，其将三维NAND阵列以及阵列存取电路集成在第一半导体结构内，将外围电路集成在第二半导体结构内，并通过线路板将所述第一半导体结构和所述第二半导体结构连接。与现有技术中将三维NAND阵列、阵列存取电路、外围电路集成在一个半导体结构中相比，本发明实施例至少具有以下优点：一、第一半导体结构和第二半导体结构形成在不同的晶圆上，并在形成以后分别进行良率检测，只将检测合格的第一半导体结构和第二半导体结构连接到线路板，这样，可以提高整个存储器的良率；二、所述第一半导体结构和所述第二半导体结构与现有技术中的半导体结构相比而言具有较小的尺寸，在制备时，同样数量的晶圆可以制备出更多数量的存储器，即可以提高单个晶圆的器件产出率，降低存储器的生产成本。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
图1为本发明实施例提供的存储器的结构示意图；
图2为本发明实施例提供的第一半导体结构的局部布局示意图；
图3为本发明实施例提供的第二半导体结构的局部布局示意图；
图4为本发明实施例提供的存储器的剖面结构示意图；
图5至图7为本发明不同实施例提供的第一半导体结构的构成示意图。
图8为本发明实施例提供的存储器的制备方法的流程框图；
图9至图16为本发明实施例提供的存储器的制备方法的工艺流程图。
具体实施方式
下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
在相关技术中，三维NAND存储器中的三维NAND阵列、阵列存取电路及外围电路通常被集成在一个半导体结构中。所述半导体结构包括衬底，所述NAND阵列、阵列存储电路及外围电路平铺设置在所述衬底的不同区域。
然而，上述相关技术中的三维NAND存储器的阵列效率较低、位成本较大。
基于此，本发明实施例提供了一种存储器，包括：
第一半导体结构，所述第一半导体结构至少包括三维NAND阵列及阵列存取电路，所述阵列存取电路至少包括字线驱动器及页缓冲器；
第二半导体结构，所述第二半导体结构至少包括外围电路；
线路板，所述线路板至少包括电连接的第一连接触点和第二连接触点；其中，所述第一半导体结构固定于所述线路板的所述第一连接触点上，所述第二半导体结构固定于所述线路板的所述第二连接触点上。
本发明实施例提供的存储器，其将三维NAND阵列以及阵列存取电路集成在第一半导体结构内，将外围电路集成在第二半导体结构内，并通过线路板将所述第一半导体结构和所述第二半导体结构连接。与现有技术中将三维NAND阵列、阵列存取电路、外围电路集成在一个半导体结构中相比，本发明实施例至少具有以下优点：一、第一半导体结构和第二半导体结构形成在不同的晶圆上，并在形成以后分别进行良率检测，只将检测合格的第一半导体结构和第二半导体结构连接到线路板，这样，可以提高整个存储器的良率；二、所述第一半导体结构和所述第二半导体结构与现有技术中的半导体结构相比而言具有较小的尺寸，在制备时，同样数量的晶圆可以制备出更多数量的存储器，即可以提高单个晶圆的器件产出率，降低存储器的生产成本。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。
图1为本发明实施例提供的存储器的结构示意图，图2为本发明实施例提供的第一半导体结构的局部布局示意图，图3为本发明实施例提供的第二半导体结构的局部布局示意图，图4为本发明实施例提供的存储器的剖面结构示意图。
如图1所示，所述存储器包括：第一半导体结构10，所述第一半导体结构10至少包括三维NAND阵列121及阵列存取电路AC1，所述阵列存取AC1至少包括字线驱动器122及页缓冲器112；
第二半导体结构20，所述第二半导体结构20至少包括外围电路21；
线路板30，所述线路板30至少包括电连接的第一连接触点31和第二连接触点32；其中，所述第一半导体结构10固定于所述线路板30的所述第一连接触点31上，所述第二半导体结构20固定于所述线路板30的所述第二连接触点32上。
下面，结合图2至图4对存储器的第一、第二半导体结构进行进一步详细的描述，需要说明的是，图2至图4示出的第一半导体结构和第二半导体结构仅作为一种示例，不用于限制本发明实施例的存储器的第一、第二半导体结构。
如图2所示，在一个实施例中，所述第一半导体结构10包括堆叠键合的第一芯片11和第二芯片12；其中，所述页缓冲器112位于所述第一芯片11内，所述三维NAND阵列121和所述字线驱动器122位于所述第二芯片12内。
具体的，所述第一芯片11包括：第一衬底110；位于所述第一衬底110上的所述页缓冲器112；以及位于所述页缓冲器112上的第一键合层114；
所述第二芯片12包括：第二衬底120，位于所述第二衬底120上的所述字线驱动器122；位于所述字线驱动器122上的所述三维NAND阵列121；以及位于所述三维NAND阵列121上的第二键合层124；
其中，所述第一芯片11和所述第二芯片12通过所述第一键合层114、所述第二键合层124键合连接。
所述第一键合层114内包括多个第一键合触点115，所述第二键合层124包括多个第二键合触点125，所述多个第一键合触点115和所述第二键合触点125对应连接。
这里，所述三维NAND阵列121包含多个字线WL、多条位线BL以及多个用于存储数据的存储单元，所述字线驱动器122与所述多个字线WL连接，所述页缓冲器112与所述多个位线BL连接。
在一个实施例中，所述阵列存储电路AC1还包括第一控制电路113及第二控制电路123，所述第一控制电路113位于所述第一芯片11内，所述第二控制电路123位于所述第二芯片12内。所述第一控制电路113可以包括但不限于模拟电路及逻辑电路等，所述第二控制电路123可以包括但不限于驱动电路、读写电路、状态机、逻辑电路等。
继续参见图2，所述第一半导体结构10还包括第一导电触点111，所述第一导电触点111位于所述第一芯片11的远离所述第二芯片12的一侧；其中，所述第一半导体结构10的所述第一导电触点111与所述线路板30的所述第一连接触点31对应连接。
在一些实施例中，所述第一导电触点111设置在所述第一衬底110背离所述页缓冲器112的一侧，在所述第一衬底110和所述第一导电触点111之间依次设置有氢阻挡层116及第一介质层117，其中，所述氢阻挡层116用于防止氢从所述页缓冲器112所在的区域向所述第一导电触点111所在的方向排出。所述氢阻挡层116的材料包括但不限于氮化硅、氧化铝等；所述第一介质层117的材料包括但不限于氧化物、氮化物、氮氧化物等。
在实际应用中，在所述第一衬底110、所述氢阻挡层116及所述第一介质层117中设有导电连接柱118，所述导电连接柱118用于在所述第一半导体结构10与所述第一导电触点111之间形成电连接。可以理解的，所述导电连接柱118与所述第一衬底110及所述第一介质层117之间也设置有所述氢阻挡层116，所述氢阻挡层116的作用与前段中描述的作用相同，在此不做赘述。
在本发明实施例中，在第一芯片中形成页缓冲器和第一控制电路，在第二芯片中形成字线驱动器、第二控制电路以及三维NAND阵列，然后将第一芯片和第二芯片键合形成纵向排布的第一半导体结构，有利于降低所述第一半导体结构的衬底占用面积，提高存储器的阵列效率。另外，采用垂直互连的方式有效的缩短了第一芯片和第二芯片之间的通信距离，提高了存储器的通信效率。
如图3所示，所述第二半导体结构20包括第三衬底210、位于所述第三衬底上的所述外围电路21以及位于所述外围电路21上的第二导电触点211；其中，所述第二半导体结构20的所述第二导电触点211与所述线路板30的所述第二连接触点32对应连接。
所述外围电路21可以包括但不限于电压发生器、电流发生器、熔断保护电路、模拟电路、控制逻辑电路及输入输出(I/O，Input/Output)电路等。优选地，所述外围电路21包括模拟电路、电压发生器、控制逻辑电路及I/O电路。其中，电压发生器可以基于控制逻辑电路的控制而产生所要供应的地址线中的每一个的各种类型的字线电压，该电压可通过字线驱动器施加到所选字线上。
如图4所示，所述第一半导体结构10的第一导电触点111与线路板30的第一连接触点31电连接，所述第二半导体结构20的第二导电触点211与线路板30的第二连接触点32电连接。
在实际工艺中，所述线路板30还可以包括第三连接触点33，所述第三连接触点33与所述第一连接触点31和所述第二连接触点32位于相对侧上，可以理解的，所述第三连接触点33可以与印刷电路板(PCB板)进行接触连接。
可以理解的，所述线路板30可以是具有布线电路的电路板，也可以是包括硅(例如单晶硅)、陶瓷、玻璃或任何其他适当的材料所形成的衬底。所述第一连接触点111、第二连接触点211及所述第三连接触点33的材料包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。
本发明实施例提供的存储器，第一半导体结构和第二半导体结构分别形成后附接到线路板上，在附接之前，所述第一半导体结构和第二半导体结构经过电特性拣选，可以提高整个存储器的良率。另外，第一半导体结构和第二半导体结构分别制造，与现有技术相比，同样数量的晶圆可以制备出更多数量的存储器，即可以提高单个晶圆的器件产出率，降低存储器的生产成本。
图5至图7为本发明不同实施例提供的第一半导体结构的构成示意图。
如图5所示，所述第一半导体结构10是由第一芯片11和第二芯片12堆叠键合而成。所述第二芯片12包括第二衬底120，所述第二衬底120包括在第一方向上相对设置的第一侧S1和第二侧S2；所述字线驱动器122包括设置在所述第一侧S1的第一子驱动器1221以及设置在所述第二侧S2的第二子驱动器1222；所述三维NAND阵列121包括多个第一字线WL1和多个第二字线WL2；其中，所述第一子驱动器1221位于所述多个第一字线WL1下方且与所述多个第一字线WL1连接，所述第二子驱动器1221位于所述多个第二字线WL2下方且与所述多个第二字线WL2连接。
所述第一芯片11包括第一衬底110，所述第一衬底110包括在第二方向上相对设置的第三侧S3和第四侧S4；所述页缓冲器112包括设置在所述第三侧的第一子缓冲器1121和设置在所述第四侧的第二子缓冲器1122；所述三维NAND阵列121包括沿第二方向延伸的多条第一位线BL1和多条第二位线BL2；其中，所述第一子缓冲器1121位于所述多条第一位线BL1上方且与所述多条第一位线BL1连接，所述第二子缓冲器1122位于所述多条第二位线BL2上方且与所述多条第二位线BL2连接。
在该实施例中，所述字线驱动器122包括第一子驱动器1221、第二子驱动器1221，所述第一子驱动器1221、第二子驱动器1221分别与多个第一字线WL1、多个第二字线WL2连接；所述页缓冲器112包括第一子缓冲器1121、第二子缓冲器1122，所述第一子缓冲器1121、第二子缓冲器1122分别与多条第一位线BL1和多条第二位线BL2连接。
需要说明的是，所述第一位线BL1、第二位线BL2形成在第二芯片12上，图5至图7将其绘制在第一芯片11上是为了准确示出第一位线BL1、第二位线BL2与页缓冲器112的位置关系。
在另一个实施例中，如图6所示，所述字线驱动器122还包括设置于所述第一侧S1的第三子驱动器1223和设置于所述第二侧S2的第四子驱动器1224；所述第三子驱动器1223位于所述多个第二字线下方WL2且与所述多个第二字线WL2连接，所述第四子驱动器1224位于所述多个第一字线下方WL1且与所述多个第一字线连接WL1。在该实施例中，第一子驱动器1221、第二子驱动器1222与第一字线WL1、第二字线WL2的位置关系，第一子缓冲器1121、第二子缓冲器1122与第一位线BL1、第二位线BL2的位置关系与上一实施例(图5)相同，在此不再赘述。
在该实施例中，每一个字线同时与两个子驱动器相连，在进行存取操作时，可以有效将字线的存取时间降低一半。
在又一实施例中，如图7所示，所述第一芯片11包括第一衬底110，所述第一衬底110包括在第二方向上相对设置的第三侧S3和第四侧S4；所述页缓冲器112包括设置在所述第三侧S3和所述第四侧S4之间中间位置处的第一子缓冲器1121和第二子缓冲器1122；所述三维NAND阵列121包括沿第二方向延伸的多条第一位线BL1和多条第二位线BL2；其中，所述第一子缓冲器1121位于所述多条第一位线BL1上方且与所述多条第一位线BL1连接，所述第二子缓冲器1122位于所述多条第二位线BL2上方且与所述多条第二位线BL2连接。在该实施例中，第二芯片12中字线驱动器122与第一字线WL1、第二字线WL2的位置关系可以与上一实施例(图6)相同，但不限于此，第二芯片12中的字线驱动器122与第一字线WL1、第二字线WL2的位置关系也可以和图5对应的实施例相同，在此不再赘述。
在该实施例中，由于所述页缓冲器112位于所述第一芯片的中间位置处，所述页缓冲器12可以与位线BL的中间位置相连，可以有效的改善位线BL的延迟现象。
在实际工艺中，可以先在一个晶圆上形成具有多个第一芯片的第一晶圆及在另一晶圆上形成具有多个第二芯片的第二晶圆，然后将第一晶圆和第二晶圆进行先键合，再分割的方式来形成第一半导体结构。随后，对所述第一半导体结构进行电特性拣选测试来挑选出性能良好的第一半导体结构等待与线路板进行固定连接。可以理解的，可以采用类似的方式来形成第二半导体结构，即在其他晶圆上形成具有多个外围电路结构的第三晶圆，然后将第三晶圆分割成多个外围电路芯片的方式来形成第二半导体结构。随后，对所述第二半导体结构进行电特性拣选测试来挑选出性能良好的第二半导体结构等待与线路板进行固定连接。上述形成第一半导体结构、第二半导体结构的方式可以提高最终形成的存储器的良率，降低生产成本。
需要说明的是，在图5、图6及图7中，仅示意性的画出了三条第一位线BL1与位于其上方的所述第一子缓冲器1121相连接及三条第二位线BL2与位于其上方的所述第二子缓冲器1122相连接。但在实际应用中，所述第一位线BL1和所述第二位线BL2形成在芯片上的具体位置及所述第一位线BL1、所述第二位线BL2的数量和形状不受图5、图6及图7的限制。可以理解的，所述第一位线BL1和所述第二位线BL2形成在第二芯片上；所述第一位线BL1的数量可以为一条或多条且所述第一位线BL1的形状也可以为其他形状。同理，所述第二位线BL2的数量也可以为一条或多条，所述第二位线BL2的形状也以为其他形状。具体的，所述第一位线BL1、所述第二位线BL2的位置、数量和形状可根据实际情况进行相应设置。
同样的，在图5、图6及图7中，仅示意性的画出了一个第一字线WL1与位于其下方的字线驱动器112相连接及一个第二字线WL2与位于其下方的所述字线驱动器112相连接。但在实际应用中，所述第一字线WL1、所述第二字线WL2形成在芯片上的具体位置及所述第一字线WL1、所述第二字线WL2的数量和形状不受图5、图6及图7的限制。可以理解的，所述第一字线WL1的数量可以为一个或多个，所述第一字线WL1的形状也以为其他形状。同理，所述第二字线WL2的数量也可以为一个或多个，所述第二字线WL2的形状也以为其他形状。具体的，所述第一字线WL1、所述第二字线WL2的位置、数量和形状可根据实际情况进行相应设置。
在本发明实施例中，第一芯片和第二芯片通过键合形成纵向排布的第一半导体结构，有效的提高了存储器的阵列效率和通信效率。另外，第一半导体结构和第二半导体结构分别形成于不同的衬底上，将两者固定在线路板上后，第一半导体结构和第二半导体结构之间可进行电连接及通信。与传统技术相比，本发明实施例有效的缩小了单个衬底的面积，有利于阵列效率、通信效率的提高，以及位成本的降低。
本发明还提供了一种存储器的制备方法，如图8所示，所述方法包括了如下步骤：
步骤310：形成第一半导体结构，所述第一半导体结构至少包括三维NAND阵列及阵列存取电路，所述阵列存取电路至少包括字线驱动器和页缓冲器；
步骤320：形成第二半导体结构，所述第二半导体结构至少包括外围电路；
步骤330：将所述第一半导体结构和所述第二半导体结构分别固定至线路板；其中，所述线路板至少包括电连接的第一连接触点和第二连接触点，所述第一半导体结构固定于所述线路板的所述第一连接触点上，所述第二半导体结构固定于所述线路板的所述第二连接触点上。
本发明实施例提供的存储器，其将三维NAND阵列以及阵列存取电路集成在第一半导体结构内，将外围电路集成在第二半导体结构内，并通过线路板将所述第一半导体结构和所述第二半导体结构连接。与现有技术中将三维NAND阵列、阵列存取电路、外围电路集成在一个半导体结构中相比，本发明实施例至少具有以下优点：一、第一半导体结构和第二半导体结构形成在不同的晶圆上，并在形成以后分别进行良率检测，只将检测合格的第一半导体结构和第二半导体结构连接到线路板，这样，可以提高整个存储器的良率；二、所述第一半导体结构和所述第二半导体结构与现有技术中的半导体结构相比而言具有较小的尺寸，在制备时，同样数量的晶圆可以制备出更多数量的存储器，即可以提高单个晶圆的器件产出率，降低存储器的生产成本。
下面，结合图9至图16对本发明实施例提供的存储器的制备方法再做进一步详细的说明。
首先，如图9至图14所示，执行步骤310，形成第一半导体结构10，所述第一半导体结构10至少包括三维NAND阵列121及阵列存取电路AC1，所述阵列存取电路AC1至少包括字线驱动器122和页缓冲器112。
在一些实施例中，所述第一半导体结构10包括第一芯片11、第二芯片12及第一导电触点111；形成第一半导体结构10，包括：
形成所述第一芯片11，所述第一芯片11内包括所述页缓冲器112，如图9至图10所示；
形成所述第二芯片12，所述第二芯片12内包括三维NAND阵列121和所述字线驱动器122，如图11至图12所示；
将所述第二芯片12与所述第一芯片11堆叠键合，具体请参考图13；
在所述第一芯片11的远离所述第二芯片12的表面形成所述第一导电触点111，如图14所示。所述第一导电触点111用于与所述线路板30上的所述第一连接触点31对应连接。
在实际工艺中，形成所述第一芯片11，包括：提供第一衬底110；在所述第一衬底110上形成页缓冲器112；在所述页缓冲器112上形成第一键合层114，如图9和图10所示；
形成所述第二芯片12，包括：提供第二衬底120；在所述第二衬底120上形成字线驱动器122；在所述字线驱动器122上形成三维NAND阵列121；在所述三维NAND阵列121上形成第二键合层124，如图11和图12所示；
将所述第二芯片12与所述第一芯片11堆叠键合，包括：将所述第二芯片12的第二键合层124与所述第一芯片11的第一键合层114键合连接，具体请参考图13。
这里，所述三维NAND阵列121包含多个字线WL、多条位线BL以及多个用于存储数据的存储单元，所述字线驱动器122与所述多个字线WL连接，所述页缓冲器112与所述多个位线BL连接。
在一个实施例中，所述阵列存储电路AC1还包括第一控制电路113及第二控制电路123，所述第一控制电路113位于所述第一芯片11内，所述第二控制电路123位于所述第二芯片12内。所述第一控制电路113可以包括但不限于模拟电路及逻辑电路等，所述第二控制电路123可以包括但不限于驱动电路、读写电路、状态机、逻辑电路等。
可以理解的，如图14所示，在将所述第一芯片11和所述第二芯片12进行键合之后，所述方法还包括：对所述第一衬底110远离所述页缓冲器112的一侧执行减薄工艺，接着在所述第一衬底110上依次沉积氢阻挡层116及第一介质层117。其中，所述氢阻挡层116用于防止氢从所述页缓冲器112所在的区域向所述第一导电触点111所在的方向排出。所述氢阻挡层116的材料包括但不限于氮化硅、氧化铝等；所述第一介质层117的材料包括但不限于氧化物、氮化物、氮氧化物等。
在所述第一衬底110、所述氢阻挡层116及所述第一介质层117中还形成有导电连接柱118，所述导电连接柱118用于在所述第一半导体结构10与所述第一导电触点111之间形成电连接。可以理解的，所述导电连接柱118与所述第一衬底110及所述第一介质层117之间也形成有所述氢阻挡层116，所述氢阻挡层116的作用与前段中描述的作用相同，在此不做赘述。
在本发明实施例中，在第一芯片中形成页缓冲器和第一控制电路，在第二芯片中形成字线驱动器、第二控制电路以及三维NAND阵列，然后将第一芯片和第二芯片键合形成纵向排布的第一半导体结构，有利于降低所述第一半导体结构的衬底占用面积，提高存储器的阵列效率。另外，采用垂直互连的方式有效的缩短了第一芯片和第二芯片之间的通信距离，提高了存储器的通信效率。
在形成第一半导体结构时，可以采用具有不同结构的第一芯片和第二芯片进行键合来形成第一半导体结构。具体请参考图5至图7，图中示出了本发明不同实施例所提供的第一半导体结构的构成示意图。
在实际工艺中，可以先在一个晶圆上形成具有多个第一芯片的第一晶圆及在另一晶圆上形成具有多个第二芯片的第二晶圆，然后将第一晶圆和第二晶圆进行先键合，再分割的方式来形成第一半导体结构。随后，对所述第一半导体结构进行电特性拣选测试来挑选出性能良好的第一半导体结构等待与线路板进行固定连接。可以理解的，可以采用类似的方式来形成第二半导体结构，即在其他晶圆上形成具有多个外围电路结构的第三晶圆，然后将第三晶圆分割成多个外围电路芯片的方式来形成第二半导体结构。随后，对所述第二半导体结构进行电特性拣选测试来挑选出性能良好的第二半导体结构等待与线路板进行固定连接。上述形成第一半导体结构、第二半导体结构的方式可以提高最终形成的存储器的良率，降低生产成本。
接着，如图15所示，执行步骤320，形成第二半导体结构20，所述第二半导体结构20至少包括外围电路21；
在一些实施例中，如图15所示，形成第二半导体结构20，包括：
提供第三衬底210；
在所述第三衬底210上形成外围电路21；
在所述外围电路21上形成第二导电触点211，所述第二导电触点211用于与所述线路板30上的所述第二连接触点32对应连接。
这里，所述衬底可以为半导体衬底；在一具体实施例中，所述衬底为硅衬底。在本发明实施例中，所述第一衬底、所述第二衬底及所述第三衬底的材料可以相同也可以不同。
所述外围电路21可以包括但不限于电压发生器、电流发生器、熔断保护电路、模拟电路、控制逻辑电路及输入输出(I/O，Input/Output)电路等。优选地，所述外围电路包括模拟电路、电压发生器、控制逻辑电路及I/O电路。其中，电压发生器可以基于控制逻辑电路的控制而产生所要供应的地址线中的每一个的各种类型的字线电压，该电压可通过字线驱动器施加到所选字线上。
最后，如图16所示，执行步骤330，将所述第一半导体结构10和所述第二半导体结构20分别固定在线路板30，其中，所述线路板30至少包括电连接的第一连接触点111和第二连接触点211，所述第一半导体结构10固定于所述线路板30的所述第一连接触点111上，所述第二半导体结构20固定于所述线路板30的所述第二连接触点211上。
在实际工艺中，所述线路板30还可以包括第三连接触点33，所述第三连接触点33与所述第一连接触点31和所述第二连接触点32位于相对侧上，可以理解的，所述第三连接触点33可以与印刷电路板(PCB板)进行接触连接。
可以理解的，所述线路板30可以是具有布线电路的电路板，也可以是包括硅(例如单晶硅)、陶瓷、玻璃或任何其他适当的材料所形成的衬底。所述第一连接触点111、第二连接触点211及所述第三连接触点33的材料包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。
综上所述，本发明实施例中，将第一半导体结构和第二半导体结构分别形成后附接到线路板上，在附接之前，所述第一半导体结构和第二半导体结构经过电特性拣选，可以提高整个存储器的良率。另外，与现有技术相比，本发明实施例采用第一半导体结构和第二半导体结构进行分别制造的方式，使得同样数量的晶圆可以制备出更多数量的存储器，可以有效提高单个晶圆的器件产出率，降低存储器的生产成本。
另外，在第一半导体结构中，三维NAND阵列、字线驱动器及页缓冲器之间呈纵向排布，有效提高了存储器的阵列效率，降低位成本；且采用垂直互连的方式有效缩短了彼此之间的通信距离，提高了存储器的通信效率。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (13)

1.一种存储器，其特征在于，包括：
第一半导体结构，所述第一半导体结构至少包括三维NAND阵列及阵列存取电路，所述阵列存取电路至少包括字线驱动器及页缓冲器；
第二半导体结构，所述第二半导体结构至少包括外围电路；
线路板，所述线路板至少包括电连接的第一连接触点和第二连接触点；其中，所述第一半导体结构固定于所述线路板的所述第一连接触点上，所述第二半导体结构固定于所述线路板的所述第二连接触点上。
2.根据权利要求1所述的存储器，其特征在于，所述第一半导体结构包括堆叠键合的第一芯片和第二芯片；其中，所述页缓冲器位于所述第一芯片内，所述三维NAND阵列和所述字线驱动器位于所述第二芯片内。
3.根据权利要求2所述的存储器，其特征在于，所述第一半导体结构还包括第一导电触点，所述第一导电触点位于所述第一芯片的远离所述第二芯片的一侧；其中，所述第一半导体结构的所述第一导电触点与所述线路板的所述第一连接触点对应连接。
4.根据权利要求2所述的存储器，其特征在于，
所述第一芯片包括：第一衬底；位于所述第一衬底上的所述页缓冲器；以及位于所述页缓冲器上的第一键合层；
所述第二芯片包括：第二衬底，位于所述第二衬底上的所述字线驱动器；位于所述字线驱动器上的所述三维NAND阵列；以及位于所述三维NAND阵列上的第二键合层；
其中，所述第一芯片和所述第二芯片通过所述第一键合层、所述第二键合层键合连接。
5.根据权利要求4所述的存储器，其特征在于，所述第二衬底包括在第一方向上相对设置的第一侧和第二侧；所述字线驱动器包括设置在所述第一侧的第一子驱动器以及设置在所述第二侧的第二子驱动器；所述三维NAND阵列包括多个第一字线和多个第二字线；其中，所述第一子驱动器位于所述多个第一字线下方且与所述多个第一字线连接，所述第二子驱动器位于所述多个第二字线下方且与所述多个第二字线连接。
6.根据权利要求5所述的存储器，其特征在于，所述字线驱动器还包括设置于所述第一侧的第三子驱动器和设置于所述第二侧的第四子驱动器；所述第三子驱动器位于所述多个第二字线下方且与所述多个第二字线连接，所述第四子驱动器位于所述多个第一字线下方且与所述多个第一字线连接。
7.根据权利要求4-6中任一项所述的存储器，其特征在于，所述第一衬底包括在第二方向上相对设置的第三侧和第四侧；所述页缓冲器包括设置在所述第三侧的第一子缓冲器和设置在所述第四侧的第二子缓冲器；所述三维NAND阵列包括沿第二方向延伸的多条第一位线和多条第二位线；其中，所述第一子缓冲器位于所述多条第一位线上方且与所述多条第一位线连接，所述第二子缓冲器位于所述多条第二位线上方且与所述多条第二位线连接。
8.根据权利要求4-6中任一项所述的存储器，其特征在于，所述第一衬底包括在第二方向上相对设置的第三侧和第四侧；所述页缓冲器包括设置在所述第三侧和所述第四侧之间中间位置处的第一子缓冲器和第二子缓冲器；所述三维NAND阵列包括沿第二方向延伸的多条第一位线和多条第二位线；其中，所述第一子缓冲器位于所述多条第一位线上方且与所述多条第一位线连接，所述第二子缓冲器位于所述多条第二位线上方且与所述多条第二位线连接。
9.根据权利要求1所述的存储器，其特征在于，所述第二半导体结构包括第三衬底、位于所述第三衬底上的所述外围电路以及位于所述外围电路上的第二导电触点；其中，所述第二半导体结构的所述第二导电触点与所述线路板的所述第二连接触点对应连接。
10.一种存储器的制备方法，其特征在于，所述方法包括：
形成第一半导体结构，所述第一半导体结构至少包括三维NAND阵列及阵列存取电路，所述阵列存取电路至少包括字线驱动器和页缓冲器；
形成第二半导体结构，所述第二半导体结构至少包括外围电路；
将所述第一半导体结构和所述第二半导体结构分别固定至线路板；其中，所述线路板至少包括电连接的第一连接触点和第二连接触点，所述第一半导体结构固定于所述线路板的所述第一连接触点上，所述第二半导体结构固定于所述线路板的所述第二连接触点上。
11.根据权利要求10所述的制备方法，其特征在于，所述第一半导体结构包括第一芯片、第二芯片及第一导电触点；形成第一半导体结构，包括：
形成所述第一芯片，所述第一芯片内包括所述页缓冲器；
形成所述第二芯片，所述第二芯片内包括三维NAND阵列和所述字线驱动器；
将所述第二芯片与所述第一芯片堆叠键合；
在所述第一芯片的远离所述第二芯片的表面形成所述第一导电触点，所述第一导电触点用于与所述线路板上的所述第一连接触点对应连接。
12.根据权利要求11所述的制备方法，其特征在于，
形成所述第一芯片，包括：提供第一衬底；在所述第一衬底上形成页缓冲器；在所述页缓冲器上形成第一键合层；
形成所述第二芯片，包括：提供第二衬底；在所述第二衬底上形成字线驱动器；在所述字线驱动器上形成三维NAND阵列；在所述三维NAND阵列上形成第二键合层；
将所述第二芯片与所述第一芯片堆叠键合，包括：将所述第二芯片的第二键合层与所述第一芯片的第一键合层键合连接。
13.根据权利要求10所述的制备方法，其特征在于，形成第二半导体结构，包括：
提供第三衬底；
在所述第三衬底上形成外围电路；
在所述外围电路上形成第二导电触点，所述第二导电触点用于与所述线路板上的所述第二连接触点对应连接。
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