CN104584133B - 存储器阵列平面选择 - Google Patents

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Abstract

本发明提供存储器阵列及形成所述存储器阵列的方法。实例存储器阵列可包含具有布置于矩阵中的多个存储器单元及多个平面选择装置的至少一个平面。所述多个存储器单元的群组以通信方式耦合到多个平面选择装置中的相应平面选择装置。具有元件的解码逻辑形成于衬底材料中且以通信方式耦合到所述多个平面选择装置。所述多个存储器单元及所述多个平面选择装置未形成于所述衬底材料中。

Description

存储器阵列平面选择
技术领域
本发明大体上涉及半导体装置及方法，且更特定来说涉及用于存储器阵列平面选择的设备及方法。
背景技术
存储器装置通常提供作为计算机或其它电子装置中的内部、半导体、集成电路。存在许多不同类型的存储器，尤其包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、电阻可变存储器及快闪存储器。电阻可变存储器的类型尤其包含相变存储器、可编程导体存储器及电阻性随机存取存储器(RRAM)。
利用存储器装置作为用于需要高存储器密度、高可靠性及无需电力的数据保留的广泛电子应用范围的非易失性存储器。非易失性存储器可用于(例如)个人计算机、便携式记忆棒、固态驱动器(SSD)、数码相机、蜂窝式电话、便携式音乐播放器(例如MP3播放器)、电影播放器及其它电子装置中。
各种存储器装置可包含存储器阵列。所述存储器阵列可包含多个存储器单元。所述多个存储器单元可布置于一或多个平面中，每一平面具有组织于交叉点架构中的存储器单元。在此类架构中，存储器单元可布置于行及列的矩阵中。存储器单元可定位于导电线的交点处。存储器装置可包含多个垂直堆叠平面。即，所述平面可在彼此不同的高度处形成。
与所述存储器阵列相关联的解码逻辑(例如，一或多个解码器)可具有在存储器阵列下方形成于衬底材料中的元件(例如晶体管)。然而，随着存储器单元的密度在给定区域中归因于存储器单元及/或堆叠在彼此顶部上的存储器单元的平面的大小降低而增加，解码逻辑的占据面积可超过存储器阵列的占据面积。
发明内容
附图说明
图1说明根据本发明的许多实施例的存储器阵列的一部分的透视图。
图2A为根据本发明的许多实施例所形成的具有呈平面隔离的“共用基极”配置的三端子平面选择装置的存储器阵列的一部分的示意表示。
图2B为根据本发明的许多实施例所形成的具有呈平面隔离的“共用集电极”配置的三端子平面选择装置的存储器阵列的一部分的示意表示。
图3说明根据本发明的许多实施例所形成的具有平面隔离的“共用基极”配置的存储器阵列的一部分的透视图。
具体实施方式
本发明提供存储器阵列及形成所述存储器阵列的方法。实例存储器阵列可包含具有布置于矩阵中的多个存储器单元及多个平面选择装置的至少一个平面。所述多个存储器单元的群组以通信方式耦合到多个平面选择装置中的相应平面选择装置。具有元件的解码逻辑形成于衬底材料中且以通信方式耦合到所述多个平面选择装置。所述多个存储器单元及所述多个平面选择装置未形成于所述衬底材料中。
本发明的实施例可提供例如减少形成于衬底材料中的与存储器阵列相关联的元件(例如包括解码电路的晶体管)的数量的益处。减少形成于衬底材料中的与存储器阵列相关联的元件的数量可减少解码逻辑及定位于存储器阵列下方的与所述存储器阵列相关联的其它电路的物理占据面积且因此增加存储器单元密度。
根据本发明的各种实施例，用于选择存储器单元的个别平面的选择装置可形成于与存储器装置相同的平面上。在与存储器装置相同的平面上形成平面选择装置允许形成于衬底材料中且与存储器阵列相关联的多路复用电路。因为可选择个别平面，所以存储器阵列的每一平面不需要(例如)其自身的专用解码电路。即，解码电路不需要唯一地与存储器阵列的每一平面相关联且存储器单元的多个平面可通过平面选择装置以通信方式并联耦合到相同解码电路。在与存储器装置相同的平面上形成平面选择装置通过不必形成于衬底材料中的平面选择装置而减少具有形成于所述衬底材料中的元件的与存储器阵列相关联的电路的占据面积。
在本发明的以下详细描述中，参考形成所述详细描述的一部分的附图且在附图中通过图解说明展示可如何实践本发明的一或多个实施例。详细描述这些实施例以足以使所属领域的一般技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且可在不脱离本发明的范围的情况下做出工艺改变、电改变及/或结构改变。
本文中的图遵循其中第一数字或若干数字对应于图式数字且剩余数字识别图式中的元件或组件的编号惯例。可通过使用类似数字识别不同图之间的类似元件或组件。例如，102可参考图1中的元件“02”且类似元件可参考为图2中的202。而且，如本文中所使用，“许多”特定元件及/或特征可指代此类元件及/或特征中的一或多者。
图1说明根据本发明的许多实施例的存储器阵列100的一部分的透视图。存储器阵列100可具有交叉点架构，所述交叉点架构具有定位于可在本文中称为字线的许多导电线104(例如，存取线)及可在本文中称为位线的许多导电线106(例如，数据/感测线)的交点处的存储器单元102。如所说明，字线104实质上彼此平行且实质上正交于实质上彼此平行的位线106。然而，实施例并不限于平行/正交配置。
如本文中所使用，术语“实质上”意指所修改特性不需要为绝对的，但为足够接近以便实现所述特性的优点。例如，“实质上平行”不限于绝对平行且可包含比垂直定向至少更接近于平行定向的定向。类似地，“实质上正交”不限于绝对正交且可包含比平行定向至少更接近于垂直定向的定向。
在各种实施例中，存储器单元102可具有“堆叠”结构。每一存储器单元102可包含形成于字线104与位线106之间的与相应单元选择装置串联连接的存储元件，例如，单元存取装置。所述存储元件可为电阻可变存储元件。所述电阻可变存储元件可包含形成于一对电极(例如，108及112)之间的电阻可变存储元件材料110。单元选择装置可包含形成于一对电极(例如，112及116)之间的单元选择装置材料114。
存储器阵列100的存储器单元102可包括与相变材料串联的单元选择装置，使得存储器阵列100可称为相变材料及开关(PCMS)阵列。在许多实施例中，单元选择装置可为(例如)二端子双向阈值开关(OTS)。OTS可包含(例如)形成于一对导电材料(例如，导电电极)之间的硫属化物材料。响应于跨OTS的小于阈值电压的所施加电压，OTS可保持在“关闭”状态(例如，非导电状态)中。或者，响应于跨OTS的大于所述阈值电压的所施加电压，OTS突返到“接通”状态。在所述“接通”状态中，OTS装置可携载具有在其端子处的几乎保持恒定于所谓“保持(holding)电压”电平的电压的大量电流。
本发明的实施例不限于PCMS交叉点阵列或特定单元选择开关。例如，本发明的方法及设备可应用于其它交叉点阵列，例如利用除其它类型的存储器单元外的(例如)电阻性随机存取存储器(RRAM)单元、导电桥接随机存取存储器(CBRAM)单元及/或自旋转移力矩随机存取存储器(STT-RAM)单元的阵列。
在其中电阻可变存储元件包括PCM的实施例中，除其它相变材料外，相变材料可为硫属合金，例如铟(In)-锑(Sb)-碲(Te)(IST)材料(例如，In2Sb2Te5、In1Sb2Te4、In1Sb4Te7等)或锗(Ge)-锑(Sb)-碲(Te)(GST)材料(例如，Ge8Sb5Te8、Ge2Sb2Te5、Ge1Sb2Te4、Ge1Sb4Te7、Ge4Sb4Te7或等)。如本文中所使用的用连字符连接的化学成分符号指示包含于特定混合物或化合物中的元素且既定表示涉及所指示元素的全部理想配比。其它相变材料可包含(例如)Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd及Ge-Te-Sn-Pt。电阻可变材料的其它实例包含过渡金属氧化物材料或包含两种或两种以上金属(例如，过渡金属、碱土金属及/或稀土金属)的合金。实施例不限于特定电阻性可变材料或与存储器单元102的存储元件相关联的材料。例如，电阻性可变材料中可用于形成存储元件的其它实例尤其包含二元金属氧化物材料、巨磁阻材料及/或各种基于聚合物的电阻可变材料。
在许多实施例中，可在存储器单元102的单元选择装置与存储元件之间共享电极。而且，在许多实施例中，字线104及位线106可用作对应于存储器单元102的顶部电极或底部电极。
在许多实施例中，电阻可变存储元件材料110可包括与单元选择装置材料114相同的材料中的一或多者。然而，实施例并不如此限制。例如，电阻可变存储元件材料110及单元选择装置材料114可包括不同材料。根据本发明的各种实施例，电阻性存储元件材料110与单元选择装置材料114的相对定位可与图1中所展示的相对定位反向。
可通过各种薄膜技术形成本文中所描述的材料，所述薄膜技术尤其包含(但不限于)：旋涂、毯覆式涂布、化学气相沉积(CVD)(例如低压CVD)、等离子增强型化学气相沉积(PECVD)、原子层沉积(ALD)、等离子增强型ALD、物理气相沉积(PVD)、热分解及/或热生长。或者，材料可在原位生长。虽然本文中所描述及说明的材料可形成为层，但所述材料并不限于此且可以其它三维配置形成。
尽管图1中并未说明，但在许多实施例中存储器阵列100可为具有垂直堆叠在彼此上的许多平面(例如，瓦片、卡片)的三维(3D)架构的部分。在此类实施例中，例如，导电线104及106可以通信方式耦合到所述3D阵列的一个平面的存储器单元。此外，存储器阵列100可(例如)经由导电线104及106连接到与所述存储器阵列相关联的电路(例如，在与操作存储器阵列100相关联的各种其它电路中的解码电路)。例如，可形成与存储器阵列100相关联的此电路的元件(例如，晶体管等)以构成存储器阵列100的基础。
在操作中，可通过经由选定字线104及位线106跨存储器单元102施加电压(例如，写入电压)而编程存储器阵列100的存储器单元102。可(例如)通过调整存储元件的电阻电平而调整(例如，改变)跨存储器单元102的电压脉冲的宽度及/或量值以将存储器单元102编程到特定数据状态。
感测(例如，读取)操作可用于确定存储器单元102的逻辑状态。例如，特定电压可施加到对应于选定存储器单元102的位线106及字线104且可感测响应于所得电压差的通过所述单元的电流。感测操作还可包含在特定电压处偏置未选定字线104及位线106(例如，连接到未选定单元的字线及位线)以感测选定单元102的数据状态。
来自存储器单元的每一平面的字线104及位线106可连接到在存储器阵列下方形成于衬底材料中且用于解译各种信号(例如，字线104及位线106上的电压及/或电流)的解码电路。所述解码电路可包含用于解码字线104上的信号的行解码电路及用于解码位线106上的信号的列解码电路。
如本发明中所使用，术语“衬底”材料可包含绝缘体上硅(SOI)或蓝宝石上硅(SOS)技术、掺杂及未掺杂的半导体、由基底半导体基座支撑的外延生长硅层、常规金属氧化物半导体(CMOS)(例如，具有金属后端的CMOS前端)及/或其它半导体结构及技术。可例如经由工艺步骤于衬底材料中/上形成各种元件(例如，晶体管)及/或电路(举例而言，例如与操作存储器阵列100相关联的解码电路)以在所述基底半导体结构或基座中形成区域或结。
图2A为根据本发明的许多实施例的所形成的具有呈平面隔离的“共用基极”配置的三端子平面选择装置236/238的存储器阵列218的一部分的示意表示。根据许多实施例，所述三端子平面选择装置236及238可为类似于上文关于单元选择装置所论述的二端子OTS的双向阈值开关(OTS)，但通过添加第三端子以控制所述OTS的“激活”。通过所述第三端子控制OTS装置。三端子OTS处于高电阻性非导电“关闭”状态中直到脉冲施加到所述第三端子，所述脉冲接通三端子OTS(例如，三端子OTS处于导电“接通”状态中)。只要最小保持电流流过三端子OTS(例如，只要最小保持电压跨三端子OTS而存在)，则在移除控制脉冲之后三端子OTS保持接通。
(例如)通过使第三端子接触(例如)二端子装置的活性硫属化物开关区域的一部分而形成三端子OTS。一旦超过阈值电压，电流便流过所述第三端子到较低电极。存在较少迂回或不存在迂回，这是因为第三端子物理上非常接近于所述较低电极且为电阻性的。三端子OTS平面选择装置236及238可以与二端子单元选择装置形成于PCMS阵列的平面中所采用的方式类似的方式形成于存储器阵列218的平面中。
存储器阵列218包含多个存储器单元202。将存储器阵列218展示为具有包含第一平面220及第二平面222的多个平面。平面220及222可形成为垂直堆叠配置，例如，其中平面220形成于与形成平面222所处的高度不同的高度处。在许多其它实施例中，可于衬底材料上方的相同高度处形成平面220及222。
尽管图2A中展示两个平面，但本发明的实施例并不限于此数量的平面。本发明的实施例可实施为其中存储器单元布置于更多或更少平面中。为简单起见，将有限数目个存储器单元202展示于存储器阵列218的每一平面中。然而，本发明的实施例并不限于特定数量的存储器单元且可针对具有更多或更少存储器单元的存储器阵列而实施。
将每一平面的存储器单元202展示为布置于行及列的交叉点架构(例如，4×4矩阵)中。将一行中的每一存储器单元202的一端展示为以通信方式耦合到局部导电线(例如，局部字线204)。在图2A中将局部字线204的一端展示为连接到电阻230且将局部字线204的另一端展示为连接到对应平面选择装置236的第一端子(例如，三端子OTS的发射极端子)。
然而，本发明的实施例并不限于图2A中所说明的特定配置，特定来说在电阻230及/或平面选择装置236的定位方面。即，电阻230不需要定位于局部字线204的与对应平面选择装置236相对的端处且可更接近于对应平面选择装置236而定位及/或可为分布式电阻(例如，在与局部字线204串联定位的多个离散电阻性元件及/或用于形成局部字线204的材料所产生的电阻中体现)。在一些配置中，平面选择装置236也可与图2A中所展示不同地定位。例如，平面选择装置236及/或电阻230可远离局部字线204的端而定位(除其它定位外，例如接近局部字线204的中心)。在另一实例中，平面选择装置236及电阻230可相对于图2A中所展示的定位而互换。
对应平面选择装置236的第二端子(例如，集电极端子)连接到平面字线248，平面字线248又连接到共用字线252。将共用字线252展示为以通信方式耦合到行解码逻辑224。虽然图2A说明定位于每一局部字线204与对应平面字线248/250之间的对应平面选择装置236，但本发明的实施例并不如此限制。平面选择装置可定位于并非全部字线与对应平面字线之间，及/或相对于一些平面而存在且并不相对于其它平面而存在等。例如，本发明的实施例可包含介于(一或多个平面的)一或多个局部字线204与对应平面字线之间的平面选择装置。
将一列中的每一存储器单元202的端子展示为以通信方式耦合到局部位线206。将局部位线206的一端展示为连接到电阻228且将局部位线206的另一端展示为连接到对应平面选择装置238的第一端子(例如，三端子OTS的发射极端子)。
然而，本发明的实施例并不限于图2A中所说明的特定配置，特定来说在电阻228及/或平面选择装置238的定位方面。即，电阻228不需要定位于局部位线204的与对应平面选择装置238的相对端处且可更接近于对应平面选择装置238而定位及/或为分布式电阻(例如，在与局部位线206串联定位的多个离散电阻性元件及/或用于形成局部位线206的材料所产生的电阻中体现)。在一些配置中，平面选择装置238也可与图2A中所展示不同地定位。例如，平面选择装置238及/或电阻228可远离局部位线206的端而定位(除其它定位外，例如接近局部位线206的中心)。在另一实例中，平面选择装置238及电阻228可相对于图2A中所展示的定位而互换。
对应平面选择装置238的第二端子(例如，集电极端子)连接到平面位线256，平面位线256又连接到共用位线258。将共用位线258展示为以通信方式耦合到列解码逻辑226。虽然图2A说明定位于每一局部位线206与对应平面位线254/256之间的对应平面选择装置238，但本发明的实施例并不如此限制。平面选择装置可定位于并非全部位线与对应平面位线之间，及/或相对于一些平面而存在且并不相对于其它平面而存在等。例如，本发明的实施例可包含介于(一或多个平面的)一或多个局部位线206与对应平面位线之间的平面选择装置。此外，可相对于局部字线且非局部位线，或局部位线且非局部字线，或全部平面中每一平面中的一些或每一平面的全部(如图2A所展示)，或仅在一些平面中且非其它平面而使用(定位于平面自身中的)平面选择装置。
如图2A中所展示，未连接到存储器单元202的电阻228及230的端子可连接到供应电压(例如，Vcc)。可选择电阻228及230的大小以将通过平面选择装置236及238的电流及/或跨平面选择装置236及238的电压限制到与平面选择装置236及238相关联的操作电平。电阻228的大小可与电阻230的大小相同或不同。
平面选择装置236中的每一者的第三端子(例如，基极端子)可连接到控制信号(例如，平面启用240)。图2A中所展示的具有平面选择装置的连接到平面启用的基极端子的配置称为“共用基极”配置，这是因为所述基极端子一起共用。在平面启用240上借此施加到平面选择装置236的基极端子的适当信号可致使平面选择装置236中的每一者在发射极端子与集电极端子之间传导，借此将局部字线204经由平面字线248以通信方式耦合到共用字线252，使得解码逻辑可操作(例如，编程/读取)第一平面220的字线。只要平面启用240上存在适当信号及/或通过平面选择装置236的电流及/或跨平面选择装置236的电压保持于OTS保持阈值之上，平面选择装置236便可连续传导。
平面选择装置238中的每一者的第三端子(例如，基极端子)可连接到第一平面220的平面启用242。在平面启用242上借此施加到平面选择装置238的基极端子的适当信号可致使平面选择装置238中的每一者在发射极端子与集电极端子之间传导，借此将局部位线206经由平面位线254以通信方式耦合到共用字线252，使得解码逻辑可操作(例如，编程/读取)第一平面220的位线。
如果未将平面启用240及平面启用242连接在一起，那么可独立地操作平面启用240及平面启用242以独立地启用第一平面220的字线204及/或位线206的连续性。或者，可连接平面启用240及平面启用242以使得一个信号可同时启用字线204及位线206两者的连续性。以此方式，可使用单一平面启用来启用第一平面220的操作/讯问(例如，选择第一平面220)。
关于第二平面222，介于存储器单元202、局部字线204、局部位线206、选择装置236及238、平面字线250、平面位线254、共用字线252、共用位线258、电阻228及230与供应电压Vcc之间的连接可全部与关于第一平面220的类似特征所描述及图2A中所展示相同。然而，关于第二平面222，平面选择装置236的基极端子可连接到平面启用244且平面选择装置238的基极端子可连接到平面启用246。
如果未将平面启用244及平面启用246连接在一起，那么可独立地操作平面启用244及平面启用246以独立地启用第二平面222的字线204及/或位线206的连续性。或者，可连接平面启用244及平面启用246以使得信号可同时启用第二平面222的字线204及位线206两者的连续性。以此方式，可使用单一平面启用来启用第二平面222的操作/讯问(例如，选择第二平面222)。
图2A展示多个平面的字线(例如，平面字线248及250)并联连接到引导到行解码逻辑224的共用字线252。类似地，多个平面的位线(例如，平面位线256及254)并联连接到导向列解码逻辑226的共用位线258。因为可独立地选择每一相应平面(例如，使用平面启用240及242选择第一平面220或使用平面启用244及246选择第二平面222)，所以行解码逻辑224及/或列解码逻辑226可用于两个平面。如此，每一平面不需要个别专用行224解码逻辑及列226解码逻辑。因为行224解码逻辑及列226解码逻辑具有形成于衬底材料中的元件，所以共享单一行224解码逻辑及列226解码逻辑会减少集成到半导体衬底材料中的电路的占据面积。
当将存取(例如，与编程或读取操作相关联)特定平面中的存储器单元202时，仅激活所述平面上的平面选择装置236及/或238。当不操作平面选择装置236及/或238中的任一者以进行传导时，平面选择装置236及/或238可提供电隔离。在未选定平面中，导电线(例如，局部字线及局部位线)与平面内部的存储器元件通过未选定的关闭状态的平面选择装置236及/或238(例如，三端子OTS装置)而与外围上的信号绝缘。以此方式，平面选择装置236及/或238可用于将个别平面的导电线多路复用到共用字线252及共用位线258。
此外，如图2A中所说明，平面选择装置236及238定位于相应平面上。即，例如，平面选择装置236及238可形成于与PCMS交叉点阵列相同的平面上。因此，平面选择装置(例如，晶体管)不需要形成于衬底材料中，借此减小集成到半导体衬底材料中的电路的占据面积。
根据一些实施例，利用形成于衬底材料中的平面选择装置(例如，晶体管)实施本发明的平面选择及平面字/位线多路复用技术。例如，在存储器阵列下方及在所述存储器阵列的边界内存在足以容纳形成于衬底材料中的平面选择装置的区域的地方，所述平面选择装置中的一些或全部可形成于衬底材料中以便实现在多个平面中经由多路复用的平面字/位线共享解码逻辑的占据面积节省。
尽管图2A展示对应于局部字线204及局部位线206的平面选择装置，但本发明的实施例并不如此限制。可利用平面选择装置以连接及隔离与特定平面相关联的其它导电线(例如其它信号线)。此外，特定平面220/222中的存储器单元202的矩阵可进一步分成(例如)页、块或其它物理或逻辑群组，且平面选择装置经布置及经配置以便提供(例如)独立地选择所述特定平面的多个部分的能力。尽管图2A仅展示每导电线一个平面选择装置，但实施例并不如此限制且一或多个平面选择装置可用于进一步隔离导电线及/或特定存储器单元及/或其它控制电路的多个部分。实施方案不限于平面选择装置的定位、数量、定向或配置，且预期实现个别平面选择以促进信号多路复用以减少平面选择装置的在存储器阵列下方形成于衬底材料中的重复电路及元件的其它布置及配置。
图2B为根据本发明的许多实施例所形成的具有呈平面隔离的“共用集电极”配置的三端子平面选择装置236/238的存储器阵列219的一部分的示意表示。将存储器阵列219展示为具有包含第一平面221及第二平面223的多个平面。如图2B中所展示，连接与图2A中所展示的连接相同，除了存储器阵列219的平面选择装置236/238以“共用集电极”配置互连之外。即，平面选择装置236的一个端子(例如，三端子OTS的发射极端子)连接到局部字线204。对应平面选择装置236的第二端子(例如，集电极端子)连接到平面启用240(而非如图2A所展示般连接到平面字线248)。平面选择装置236的第三端子(例如，基极端子)连接到平面字线248。在平面启用240上借此施加到平面选择装置236的集电极端子的适当信号可致使平面选择装置236中的每一者在发射极端子与基极端子之间传导，借此将局部字线204经由平面字线248以通信方式耦合到共用字线252。
类似地，平面选择装置238的一个端子(例如，发射极端子)连接到局部位线206。对应平面选择装置238的第二端子(例如，集电极端子)连接到平面启用242(而非如图2A所展示般连接到平面位线256)。平面选择装置238的第三端子(例如，基极端子)连接到平面位线256。在平面启用242上借此施加到平面选择装置238的集电极端子的适当信号可致使平面选择装置238中的每一者在发射极端子与基极端子之间传导，借此将局部位线206经由平面字线256以通信方式耦合到共用位线258。第二平面223的平面选择装置236及238同样以共用集电极配置分别连接到平面启用244及246。
图3说明根据本发明的许多实施例的所形成的具有平面隔离的“共用基极”配置的存储器阵列318的一部分的透视图。图3为示意性地展示于图2A中的存储器阵列218的一个实例实施方案的透视图。图3展示包含多个存储器单元302的存储器阵列318。将存储器阵列318展示为具有包含第一平面320(例如，上平面)及第二平面322(例如，下平面)的多个平面。
将每一平面的存储器单元302展示为布置于行及列的交叉点架构(例如，4×4矩阵)中。将一行中的每一存储器单元302的一个端子展示为连接到局部字线304。将局部字线304的一端展示为连接到电阻330且将局部字线304的另一端展示为连接到对应平面选择装置336的第一端子(例如，三端子OTS的发射极端子)。然而，且如参考图2A所论述，本发明的实施例并不限于图3中所说明的特定配置，特定来说在电阻330的定位方面，电阻330可与局部字线304串联地不同地定位及/或由沿局部字线304的电阻组成。
平面选择装置336的第二端子(例如，集电极端子)连接到平面字线348，平面字线348又连接到共用字线352。展示导向行解码逻辑(图3中未展示)的共用字线352。
将列中的每一存储器单元302的端子展示为以通信方式耦合到局部位线306。将局部位线306的一端展示为连接到电阻328且将局部位线306的另一端展示为连接到对应平面选择装置338的第一端子(例如，发射极端子)。然而，且如参考图2A所论述，本发明的实施例并不限于图3中所说明的特定配置，特定来说在电阻328的定位方面，电阻328可与局部位线306串联地不同地定位及/或由局部位线306的电阻组成。
平面选择装置338的第二端子(例如，集电极端子)连接到平面位线356，平面位线356又连接到共用位线358。展示导向列解码逻辑(图3中未展示)的共用位线358。电阻328及330的一个端子可连接到供应电压(例如，Vcc)。
每一平面选择装置336的第三端子(例如，基极端子)可连接到第一平面320的平面启用340。图3中所展示的配置为“共用基极”配置，其中平面选择装置336的基极端子连接到平面启用340。平面选择装置338中的每一者的第三端子(例如，基极端子)可连接到第一平面320的平面启用342。平面启用340及342可连接在一起(以选择整个平面)或彼此隔离(以允许字线及位线的选择彼此独立)。
关于第二平面322，介于存储器单元302、局部字线304、局部位线306、选择装置336及338、平面字线350、平面位线354、共用字线352、共用位线358、电阻328及330与供应电压Vcc之间的连接可全部与参考第一平面320的类似特征所描述及图3中所展示相同。然而，关于第二平面322，平面选择装置336的基极端子可连接到平面启用344且平面选择装置338的基极端子可连接到平面启用346。
尽管本文中已说明及描述特定实施例，然而所属领域的一般技术人员将理解经计算以达到相同结果的布置可替代所展示的特定实施例。本发明既定涵盖本发明的各种实施例的调适及变动。应理解，已以说明性方式且非限制性方式做出上文描述。所属领域的技术人员在审阅上文描述之后将明白本文中并未特定描述的上文实施例的组合及其它实施例。本发明的各种实施例的范围包含其中使用上文结构及方法的其它应用。因此，本发明的各种实施例的范围应参考所附权利要求书以及此权利要求书所授权的等效物的完整范围而确定。
在前述详细描述中，在单一实施例中为简化本发明而将各种特征分组在一起。本发明的此方法不应解释为反映以下意图：本发明的所揭示实施例必须使用多于每一权利要求中所明确叙述的特征。而是，如所附权利要求书反映，发明性标的物在于少于单一所揭示实施例的全部特征。因此，所附权利要求书在此并入具体实施方式中，其中每一权利要求独立作为单独实施例。

Claims (19)

1.一种存储器阵列(100、218、219、318)，其包括：
多个平面(220、221、222、223、320、322)，其中每一平面具有布置于交叉点阵列中的多个存储器单元(202、302)及多个平面选择装置(236、238、336、338)，所述多个存储器单元(202、302)的群组以通信方式耦合到多个平面选择装置(236、238、336、338)中的相应平面选择装置，其中第一平面与第一数目个存取线相关联且第二平面与第二数目个存取线相关联；及
解码逻辑(224、226)，其具有形成于衬底材料中的元件且以通信方式耦合到所述多个平面选择装置(236、238、336、338)，
其中所述第一数目个存取线(248)和所述第二数目个存取线(250)分别并联耦合到若干个共用存取线(252)，所述共用存取线以通信方式耦合到所述解码逻辑(224、226)，且
其中所述多个存储器单元(202、302)及所述多个平面选择装置(236、238、336、338)未形成于所述衬底材料中。
2.根据权利要求1所述的存储器阵列(100、218、219、318)，其中所述多个存储器单元(202、302)中的每一者以通信方式耦合到所述多个平面选择装置(236、238、336、338)中的相应一对平面选择装置。
3.根据权利要求1所述的存储器阵列(100、218、219、318)，其中所述多个平面选择装置(236、238、336、338)中的每一者为三端子OTS。
4.根据权利要求3所述的存储器阵列(100、218、219、318)，其中所述三端子OTS的第一端子以通信方式并联耦合到所述多个存储器单元(202、302)的群组，所述三端子OTS的第二端子以通信方式耦合到所述解码逻辑(224、226)，且所述三端子OTS的第三端子以通信方式耦合到平面启用(240、242、244、246、340、342、344、346)控制线。
5.根据权利要求4所述的存储器阵列(100、218、318)，其中所述三端子OTS以共用基极配置以通信方式耦合到所述平面启用(240、242、244、246、340、342、344、 346)控制线。
6.根据权利要求4所述的存储器阵列(100、219)，其中所述三端子OTS以共用集电极配置以通信方式耦合到所述平面启用(240、242、244、246)控制线。
7.根据权利要求1到6中任一权利要求所述的存储器阵列(100、218、219、318)，其中每一存储器单元(202、302)包含存储(110)装置及单元选择装置(114)。
8.根据权利要求7所述的存储器阵列(100、218、219、318)，其中每一存储器单元(202、302)包含与单元选择装置串联的相变材料。
9.根据权利要求8所述的存储器阵列(100、218、219、318)，其中所述单元选择装置(114)为与所述相变材料(110)串联形成的两端子OTS。
10.一种存储器阵列(100、218、219、318)，其包括：
以堆叠配置布置的多个平面(220、221、222、223、320、322)，每一平面(220、221、222、223、320、322)形成于不同高度处，每一平面(220、221、222、223、320、322)具有布置于行及列的交叉点阵列中的多个存储器单元(202、302)，且对于所述多个平面(220、221、222、223、320、322)中的每一者：
一行的所述存储器单元(202、302)连接到第一导电线(104、204、248、250、304)，及
一列的所述存储器单元(202、302)连接到第二导电线(106、206、254、256、306)；及
以下各者中的至少一者：
行解码逻辑(224)，其通过定位于所述多个平面(220、221、222、223、320、322)的每一相应平面上的行平面选择装置(236、238、336、338)以通信方式耦合到每一平面(220、221、222、223、320、322)的所述第一导电线(104、204、304)，所述行平面选择装置(236、238、336、338)经并联布置；及
列解码逻辑(226)，其通过定位于所述多个平面(220、221、222、223、320、322)的每一相应平面上的列平面选择装置(236、238、336、338)以通信方式耦合到每一平面(220、221、222、223、320、322)的所述第二导电线，所述列平面选择装 置(236、238、336、338)经并联布置，
其中所述第一导电线(248)和所述第二导电线(256)与所述多个平面中的第一平面相关联，且所述多个平面中的第二平面包括第三导电线(250)以及第四导电线(254)，所述第三导电线连接到所述第二平面的行，所述第四导电线连接到所述第二平面的列，
所述第一导电线(248)和所述第三导电线(250)分别并联耦合到第一共用存取线(252)，
所述第二导电线(256)和所述第四导电线(254)分别并联耦合到第二共用存取线(258)，且
所述第一共用存取线(252)以通信方式耦合到所述行解码逻辑(224)且所述第二共用存取线(258)以通信方式耦合到所述列解码逻辑(226)。
11.根据权利要求10所述的存储器阵列(100、218、219、318)，其中每一平面(220、221、222、223、320、322)的所述行平面选择装置(236、238、336、338)及/或所述列平面选择装置(236、238、336、338)连接到平面启用(240、242、244、246、340、342、344、346)信号。
12.根据权利要求10到11中任一权利要求所述的存储器阵列(100、218、219、318)，其中所述行平面选择装置(236、238、336、338)连接到第一平面启用(240、242、244、246、340、342、344、346)信号且/或每一平面(220、221、222、223、320、322)的所述列平面选择装置(236、238、336、338)连接到第二平面启用(240、242、244、246、340、342、344、346)信号。
13.一种存储器阵列(100、218、219、318)，其包括：
行解码逻辑(224)和列解码逻辑(226)；及
多个平面(220、221、222、223、320、322)，每一平面(220、221、222、223、320、322)具有布置于行及列的交叉点阵列中的多个存储器单元(202、302)，且对于所述多个平面(220、221、222、223、320、322)中的每一者：
一行中的每一存储器单元(202、302)的第一端子连接到第一导电线(104、204、248、250、304)，
一列中的每一存储器单元(202、302)的第二端子连接到第二导电线(106、206、 254、256、306)，
所述第一导电线(104、204、248、250、304)连接到第一电阻器的一个端子及行平面选择装置(236、238、336、338)的第一端子，
所述第二导电线(106、206、254、256、306)连接到第二电阻器的一个端子及列平面选择装置(236、238、336、338)的第一端子，
所述行平面选择装置(236、238、336、338)的第二端子连接到所述行解码逻辑(224)，
所述列平面选择装置(236、238、336、338)的第二端子连接到所述列解码逻辑(226)，
所述行平面选择装置(236、238、336、338)的第三端子连接到相应行平面启用(240、242、244、246、340、342、344、346)信号，及
所述列平面选择装置(236、238、336、338)的第三端子连接到相应列平面启用(240、242、244、246、340、342、344、346)信号，
其中所述行平面选择装置(236、238、336、338)的所述第二端子与所述多个平面中的不同平面的各个行平面选择装置的相应的第二端子一起并联连接到所述行解码逻辑(224)，且所述列平面选择装置(236、238、336、338)的所述第二端子与所述多个平面的所述不同平面的各个列平面选择装置的相应的第二端子一起并联连接到所述列解码逻辑(226)。
14.根据权利要求13所述的存储器阵列(100、218、219、318)，其中：
所述第一导电线(104、204、248、250、304)的第一端连接到所述第一电阻器的一个端子；且
所述第一导电线(104、204、248、250、304)的第二端连接到所述行平面选择装置(236、238、336、338)的所述第一端子；
所述第二导电线(106、206、254、256、306)的第一端连接到所述第二电阻器的一个端子；且
所述第二导电线(106、206、254、256、306)的第二端连接到所述列平面选择装置(236、238、336、338)的所述第一端子。
15.一种形成存储器阵列(100、218、219、318)的方法，其包括：
在衬底材料中形成解码电路(224、226)；
形成多个平面(220、221、222、223、320、322)，所述多个平面中的每一者具有布置于交叉点阵列中的存储器单元(202、302)及平面选择装置(236、238、336、338)，
其中每一存储器单元(202、302)均包含与单元选择装置串联的相变材料，
其中所述存储器单元(202、302)的第一群组以通信方式耦合到第一导电线(104、106、204、206、248、250、254、304、306)且所述第一导电线(104、106、204、206、248、250、254、304、306)通过所述平面选择装置(236、238、336、338)以通信方式经由共用存取线(252)耦合到所述解码电路(224、226)，且其中存储器单元的第二群组经由所述共用存取线(252)与存储器单元的所述第一群组并联地耦合到所述解码电路(224、226)。
16.根据权利要求15所述的方法，其中形成所述平面选择装置(236、238、336、338)包含形成呈共用基极配置的三端子双向阈值开关OTS，所述共用基极连接到相应平面启用(240、242、244、246、340、342、344、346)信号。
17.根据权利要15到16中任一权利要求所述的方法，其中形成所述平面选择装置(236、238、336、338)包含形成呈共用集电极配置的三端子双向阈值开关OTS，所述共用集电极连接到相应平面启用(240、242、244、246、340、342、344、346)信号。
18.一种操作存储器阵列(100、218、219、318)的方法，其包括：
经由到定位于选定平面(220、221、222、223、320、322)中的平面选择装置(236、238、336、338)的控制信号从多个平面(220、221、222、223、320、322)中选择具有布置于行及列的交叉点阵列中的多个存储器单元(202、302)的一个平面(220、221、222、223、320、322)；及
将来自所述选定平面(220、221、222、223、320、322)的导电线(104、106、204、206、248、250、254、304、306)以通信方式耦合到具有形成于衬底材料中的元件的解码电路(224、226)；及
将来自多个平面(220、221、222、223、320、322)的未选定平面的导电线与所述解码电路(224、226)隔离。
19.根据权利要求18所述的方法，其进一步包括通过在任何给定时间选择最多一个平面(220、221、222、223、320、322)而将来自所述多个平面(220、221、222、223、 320、322)的信号多路复用到所述解码电路(224、226)，其中所述控制信号为平面启用(240、242、244、246、340、342、344、346)信号，且所述平面选择装置(236、238、336、338)为与所述选定平面(220、221、222、223、320、322)的所述导电线(104、106、204、206、248、250、254、304、306)串联定位的三端子薄膜装置，且其中选择所述一个平面(220、221、222、223、320、322)包含致使所述三端子薄膜装置响应于所述平面启用(240、242、244、246、340、342、344、346)信号而进行传导。
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