KR20150045481A - 메모리 어레이 플레인 선택 - Google Patents

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KR20150045481A
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마이크론 테크놀로지, 인크
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Abstract

메모리 어레이들 및 그것을 형성하는 방법들이 제공된다. 예시적인 메모리 어레이는 매트릭스로 배열되는 복수의 메모리 셀들 및 복수의 플레인 선택 디바이스들을 가지는 적어도 하나의 플레인을 포함할 수 있다. 복수의 메모리 셀들의 그룹들은 복수의 플레인 선택 디바이스들 중 개개의 디바이스에 통신가능하게 결합된다. 요소들을 가지는 디코딩 로직은 기판 물질로 형성되고 복수의 플레인 선택 디바이스들에 통신가능하게 결합된다. 복수의 메모리 셀들 및 복수의 플레인 선택 디바이스들은 기판 물질로 형성되지 않는다.

Description

메모리 어레이 플레인 선택{MEMORY ARRAY PLANE SELECT}
본 발명은 일반적으로 반도체 디바이스들 및 방법들에 관한 것이며, 보다 구체적으로 메모리 어레이 플레인 선택을 위한 장치들 및 방법들에 관한 것이다.
메모리 디바이스들은 통상적으로 컴퓨터들 또는 다른 전자 디바이스들에서 내부의, 반도체, 집적 회로들로서 공급된다. 특히, 랜덤-액세스 메모리(RAM; random-access memory), 판독 전용 메모리(ROM; read only memory), 동적 랜덤 액세스 메모리(DRAM; dynamic random access memory), 동기식 동적 랜덤 액세스 메모리(SDRAM; synchronous dynamic random access memory), 가변 저항 메모리(resistance variable memory), 및 플래시 메모리(flash memory)를 포함하여, 메모리의 많은 상이한 유형들이 있다. 가변 저항 메모리의 유형들은 특히, 상 변화 메모리(phase change memory), 프로그램가능 컨덕터 메모리(programmable conductor memory), 및 저항성 랜덤 액세스 메모리(RRAM; resistive random access memory)를 포함한다.
메모리 디바이스들은 높은 메모리 밀도, 높은 신뢰도, 및 무전원 데이터 보존을 필요로 하는 광범위한 전자 애플리케이션들을 위한 비-휘발성 메모리로서 이용된다. 비-휘발성 메모리는 예를 들어, 개인용 컴퓨터들, 휴대용 메모리 스틱들, 고체 상태 드라이브들(SSDs; solid state drives), 디지털 카메라들, 셀룰러 전화들, MP3 플레이어들과 같은 휴대용 음악 플레이어들, 영화 플레이어들, 및 다른 전자 디바이스들에서 사용될 수 있다.
다양한 메모리 디바이스들은 메모리 어레이(memory array)를 포함할 수 있다. 메모리 어레이는 복수의 메모리 셀들(memory cells)을 포함할 수 있다. 복수의 메모리 셀들은 하나 이상의 플레인들(planes)에 배열될 수 있고, 각각의 플레인은 교차점 아키텍처(cross point architecture)로 구조화되는 메모리 셀들을 가진다. 그러한 아키텍처들에서, 메모리 셀들은 로우들(rows) 및 컬럼들(columns)의 매트릭스로 배열될 수 있다. 메모리 셀들은 도전성 라인들의 교차 지점들에 위치될 수 있다. 메모리 디바이스는 복수의 수직으로 적층된 플레인들을 포함할 수 있다. 즉, 플레인들은 서로 상이한 높이들에 형성될 수 있다.
메모리 어레이(들)와 연관되는 디코딩 로직(decode logic), 예컨대, 하나 이상의 디코더들은 메모리 어레이들 아래의 기판 물질에 형성되는, 트랜지스터들(transistors)과 같은, 요소들을 가질 수 있다. 그러나, 메모리 셀들의 밀도가 서로의 상부에 적층된 메모리 셀들의 플레인들 및/또는 메모리 셀들의 감소하는 크기로 인해 주어진 영역에서 증가함에 따라, 디코딩 로직의 풋프린트(footprint)는 메모리 어레이의 풋프린트를 초과할 수 있다.
메모리 어레이들 및 그것을 형성하는 방법들이 제공된다. 예시적인 메모리 어레이는 매트릭스로 배열되는 복수의 메모리 셀들 및 복수의 플레인 선택 디바이스들을 가지는 적어도 하나의 플레인을 포함할 수 있다. 복수의 메모리 셀들의 그룹들은 복수의 플레인 선택 디바이스들 중 각각의 디바이스에 통신가능하게 결합된다. 요소들을 가지는 디코딩 로직은 기판 물질로 형성되고 복수의 플레인 선택 디바이스들에 통신가능하게 결합된다. 복수의 메모리 셀들 및 복수의 플레인 선택 디바이스들은 기판 물질로 형성되지 않는다.
본 발명의 실시예들은 기판 물질로 형성되는 메모리 어레이와 연관되는, 디코딩 회로들을 포함하는 트랜지스터들과 같은, 요소들의 수량을 감소하는 것과 같은 이점들을 제공할 수 있다. 기판 물질로 형성되는 메모리 어레이와 연관되는 요소들의 수량을 감소하는 것은 디코딩 로직 및 메모리 어레이의 아래에 위치되는 메모리 어레이와 연관되는 다른 회로의 물리적 풋프린트을 감소할 수 있고, 그에 따라 메모리 셀 밀도를 증가시킬 수 있다.
도 1은 본 발명의 다수의 실시예들에 따른 메모리 어레이의 일부의 투시도를 예시한다.
도 2a는 본 발명의 다수의 실시예들에 따른 판 분리의 "공통 베이스(common base)" 구성에서 3-단자 플레인 선택 디바이스들을 가지며 형성되는 메모리 어레이의 일부의 개략적인 묘사이다.
도 2b는 본 발명의 다수의 실시예들에 따른 판 분리의 "공통 콜렉터(common collector)" 구성에서 3-단자 플레인 선택 디바이스들을 가지며 형성되는 메모리 어레이의 일부의 개략적인 묘사이다.
도 3은 본 발명의 다수의 실시예들에 따른 판 분리의 "공통 베이스" 구성을 가지며 형성되는 메모리 어레이의 일부의 투시도를 예시한다.
본 발명의 다양한 실시예들에 따라, 메모리 셀들의 개개의 플레인들을 선택하는데 사용되는 선택 디바이스들은 메모리 디바이스들과 동일한 플레인 상에 형성될 수 있다. 메모리 디바이스들과 동일한 플레인 상에 플레인 선택 디바이스들을 형성하는 것은 다중화 회로들이 기판 물질로 형성되고 메모리 어레이와 연관되는 것을 가능하게 한다. 개개의 플레인들이 선택되기 때문에, 메모리 어레이의 각각의 플레인은 예를 들어, 그 자체의 전용 디코딩 회로를 필요로 하지 않는다. 즉, 디코딩 회로는 특유하게 메모리 어레이의 각각의 플레인과 연관될 필요가 없고, 메모리 셀들의 다수의 플레인들은 동일한 디코딩 회로에 플레인 선택 디바이스들을 통해 병렬로 통신가능하게 결합될 수 있다. 메모리 디바이스들과 동일한 플레인 상에 플레인 선택 디바이스들을 형성하는 것은 기판 물질로 형성될 필요가 없는 플레인 선택 디바이스들에 의해, 기판 물질로 형성되는 요소들을 가지는 메모리 어레이와 연관되는 회로의 풋프린트를 감소시킨다.
본 발명의 다음의 상세한 설명에서, 본 명세서의 부분을 형성하며 예시로서 본 발명의 하나 이상의 실시예들이 실시될 수 있는 방식을 도시하는 첨부된 도면들이 참조된다. 이들 실시예들은 해당 분야의 통상의 기술자들이 본 명세서의 실시예들을 실시하기에 충분히 상세히 기재되고, 그 밖의 다른 실시예들이 이용될 수 있으며, 본 발명의 범위 내에서 프로세스, 전기, 및/또는 구조적 변경들이 이뤄질 수 있음이 이해될 것이다.
본 명세서의 도면들은 첫 번째 숫자 또는 숫자들이 도면 번호에 상응하고 나머지 숫자들이 도면 내 요소 또는 구성요소를 식별하는 넘버링 법칙을 따른다. 서로 다른 도면들 간 유사한 요소들 또는 구성요소들이 유사한 숫자들의 사용에 의해 식별될 수 있다. 예를 들어, 102는 도 1의 요소 "02"을 지칭할 수 있고, 유사한 요소가 도 2에서 202로 지칭될 수 있다. 또한, 본 명세서에서 사용되는 바와 같이, "다수의" 특정한 요소 및/또는 특징은 하나 이상의 그러한 요소들 및/또는 특징들을 나타낼 수 있다.
도 1은 본 발명의 다수의 실시예들에 따른 메모리 어레이(100)의 일부의 투시도를 예시한다. 메모리 어레이(100)는 본 명세서에서 워드 라인들(word lines)로 지칭될 수 있는, 다수의 도전성 라인들(104), 예컨대, 액세스 라인들(access lines), 및 본 명세서에서 비트 라인들(bit lines)로 지칭될 수 있는, 다수의 도전성 라인들(106), 예컨대, 데이터/센스 라인들의 교차 지점들에 위치되는 메모리 셀들(102)을 가지는 교차점 아키텍처를 가질 수 있다. 예시된 바와 같이, 워드 라인들(104)은 서로 실질적으로 평행하고, 서로 실질적으로 평행한 비트 라인들(106)에 실질적으로 직교한다. 그러나, 실시예들은 평행/직교 구성에 제한되지 않는다.
본 명세서에서 사용되는 바와 같이, 용어 "실질적으로"는 수정된 특성이 완전할 필요는 없으나, 특성의 장점들을 달성하기 위해 충분히 근접한 것을 의미한다. 예를 들어, "실질적으로 평행"은 완전한 평행에 제한되지 않고, 수직적인 방향보다 평행한 방향에 적어도 더 근접한 방향들을 포함할 수 있다. 유사하게, "실질적으로 직교"는 완전한 직교에 제한되지 않고, 평행한 방향보다 수직 방향에 적어도 더 근접한 방향들을 포함할 수 있다.
다양한 실시예들에서, 메모리 셀들(102)은 "적층(stack)" 구조를 가질 수 있다. 각각의 메모리 셀(102)은 워드 라인들(104) 및 비트 라인들(106) 사이에 형성되는, 각각의 셀 선택 디바이스, 예컨대, 셀 액세스 디바이스와 직렬로 연결되는 저장 요소를 포함할 수 있다. 저장 요소는 가변 저항성 저장 요소일 수 있다. 가변 저항성 저장 요소는 한 쌍의 전극들, 예컨대, 108 및 112 사이에 형성되는 가변 저항성 저장 요소 물질(110)을 포함할 수 있다. 셀 선택 디바이스는 한 쌍의 전극들, 예컨대, 112 및 116 사이에 형성되는 셀 선택 디바이스 물질(114)을 포함할 수 있다.
메모리 어레이(100)의 메모리 셀들(102)은 상 변화 물질과 직렬로 셀 선택 디바이스를 포함할 수 있어, 메모리 어레이(100)는 상 변화 물질 및 스위치(PCMS; phase change material and switch) 어레이로 지칭될 수 있다. 다수의 실시예들에서, 셀 선택 디바이스는 예를 들어, 2-단자 오보닉 임계치 스위치(OTS; ovonic threshold switch)일 수 있다. OTS는 예를 들어, 한 쌍의 도전성 물질들, 예컨대, 도전성 전극들 사이에 형성되는 칼코게나이드(chalcogenide) 물질을 포함할 수 있다. 임계 전압보다 낮은 OTS를 통해 인가된 전압에 반응하여, OTS는 "오프(off)" 상태 예컨대, 전기적으로 비도전 상태를 유지할 수 있다. 대안적으로, 임계 전압보다 높은 OTS를 통해 인가된 전압에 반응하여, OTS는 "온(on)" 상태로 스냅백(snapback)한다. "온" 상태에서, OTS 디바이스는 이른바 "홀딩 전압(holding voltage)" 레벨로 거의 변함없이 유지하는 그것의 단자들에서 전압을 이용하여 상당한 전류를 운반할 수 있다.
본 발명의 실시예들은 PCMS 교차-점 어레이들 또는 특정한 셀 선택 스위치에 제한되지 않는다. 예를 들어, 본 발명의 방법들 및 장치들은 예를 들어, 메모리 셀들의 유형들 중에서도 특히, 저항성 랜덤 액세스 메모리(RRAM) 셀들, 도전성 브릿지 랜덤 액세스 메모리(CBRAM; conductive bridging random access memory) 셀들, 및/또는 스핀 전달 토크 랜덤 액세스 메모리(STT-RAM; spin transfer torque random access memory) 셀들과 같은 다른 교차-점 어레이들에 적용될 수 있다.
가변 저항성 저장 요소가 PCM을 포함하는 실시예들에서, 상 변화 물질은 상 변화 물질들 중에서도 특히, 인듐(In)-안티모니(Sb)-텔루륨(Te)(IST) 물질, 예컨대, In2Sb2Te5, In1Sb2Te4, In1Sb4Te7 등, 또는 게르마늄(Ge)-안티모니(Sb)-텔루륨(Te)(GST) 물질, 예컨대, Ge8Sb5Te8, Ge2Sb2Te5, Ge1Sb2Te4, Ge1Sb4Te7, Ge4Sb4Te7 또는 등과 같은 칼코게나이드 합금일수 있다. 하이픈으로 연결된 화학 조성 기호는 본 명세서에 사용되는 바와 같이, 특정한 혼합물 또는 화합물에 포함되는 요소들을 나타내고, 표시된 요소들을 수반하는 모든 화학량론을 나타내도록 의도된다. 다른 상 변화 물질들은 예를 들어, Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, 및 Ge-Te-Sn-Pt를 포함할 수 있다. 가변 저항성 물질들의 다른 예들은 2개 이상의 금속들, 예컨대, 전이 금속들, 알칼리 토금속들, 및/또는 희토류 금속들을 포함하는 전이 금속 산화 물질들 또는 합금들을 포함한다. 실시예들은 메모리 셀들(102)의 저장 요소들과 연관되는 특정한 가변 저항성 물질 또는 물질들에 제한되지 않는다. 예를 들어, 저장 요소들을 형성하는데 사용될 수 있는 가변 저항성 물질들의 다른 예들은 특히, 두 성분 금속 산화 물질들, 거대 자기저항 물질들, 및/또는 가변 저항성 물질들에 기초한 다양한 폴리머를 포함한다.
다수의 실시예들에서, 전극은 메모리 셀들(102)의 저장 요소와 셀 선택 디바이스 사이에서 공유될 수 있다. 또한, 다수의 실시예들에서, 워드 라인들(104) 및 비트 라인들(106)은 메모리 셀들(102)에 상응하는 상부 또는 하부 전극들의 역할을 할 수 있다.
다수의 실시예들에서, 가변 저항성 저장 요소 물질(110)은 셀 선택 디바이스 물질(114)과 동일한 하나 이상의 물질(들)을 포함할 수 있다. 그러나 실시예들은 이에 제한되지 않는다. 예를 들어, 가변 저항성 저장 요소 물질(110) 및 셀 선택 디바이스 물질(114)은 서로 다른 물질들을 포함할 수 있다. 본 발명의 다양한 실시예들에 따라, 저항성 저장 요소 물질(110) 및 셀 선택 디바이스 물질(114)의 상대적인 위치선정은 도 1에 도시된 것으로부터 뒤바뀔 수 있다.
본 명세서에 설명되는 물질들은 특히, 스핀 코팅(spin coating), 블랭킷 코팅(blanket coating), 저압 CVD와 같은 화학 증착(CVD; chemical vapor deposition), 플라즈마 강화 화학 증착(PECVD; plasma enhanced chemical vapor deposition), 원자층 증착(ALD; atomic layer deposition), 플라즈마 강화 ALD, 물리 증착(PVD; physical vapor deposition), 열 분해(thermal decomposition), 및/또는 열 성장(thermal growth)을 포함하나, 이에 제한되지 않는 다양한 박막 기술들에 의해 형성될 수 있다. 대안적으로, 물질들은 제자리에서( in situ ) 성장될 수 있다. 본 명세서에 설명되고 예시되는 물질들이 층들로 형성될 수 있지만, 물질들은 그에 제한되지 않고 다른 3-차원 구성들로 형성될 수 있다.
도 1에 예시되지 않더라도, 다수의 실시예들에서, 메모리 어레이(100)는 서로 수직으로 적층되는 다수의 플레인들, 예컨대, 타일들(tiles), 덱들(decks)을 갖는, 3 차원(3D) 아키텍처의 부분일 수 있다. 이러한 실시예들에서, 도전성 라인들(104 및 106)은 예를 들어, 3D 어레이의 하나의 플레인의 메모리 셀에 통신가능하게 결합될 수 있다. 부가적으로, 메모리 어레이(100)는 작동 메모리 어레이(100)와 연관되는 다양한 다른 회로 중에서 메모리 어레이와 연관되는 회로, 예컨대, 디코딩 회로에, 예컨대, 도전성 라인들(104 및 106)을 통해 연결될 수 있다. 메모리 어레이(100)와 연관되는 이러한 회로의 요소들, 예컨대, 트랜지스터들 등은 예를 들어, 메모리 어레이(100)의 기저를 이루도록 형성될 수 있다.
작동 시, 메모리 어레이(100)의 메모리 셀들(102)은 선택된 워드 라인들(104), 및 비트 라인들(106)을 통해 메모리 셀들(102)을 거쳐, 전압, 예컨대, 기록 전압을 인가함으로써 프로그램될 수 있다. 메모리 셀들(102)을 거친 전압 펄스들의 폭 및/또는 크기는 예컨대, 저장 요소의 저항 레벨을 조정함으로써, 메모리 셀들(102)을 특정한 데이터 상태들로 프로그램하기 위해, 조절, 예컨대, 변화될 수 있다.
센싱, 예컨대, 판독 동작은 메모리 셀(102)의 로직 상태를 결정하는데 사용될 수 있다. 예를 들어, 특정 전압들은 선택된 메모리 셀(102)에 상응하는 비트 라인(106) 및 워드 라인(104)에 인가될 수 있고, 초래된 전압 차이에 반응하는 셀을 통한 전류가 감지될 수 있다. 또한, 센싱 동작들은 선택된 셀(102)의 데이터 상태를 감지하기 위해 특정한 전압들에서, 선택되지 않은 워드 라인들(104) 및 비트 라인들(106), 예컨대, 비-선택된 셀들에 연결되는 워드 라인들 및 비트 라인들을 바이어싱(biasing)하는 것을 포함할 수 있다.
메모리 셀들의 각각의 플레인으로부터의 워드 라인들(104) 및 비트 라인들(106)은 메모리 어레이 아래에 기판 물질로 형성되는 디코딩 회로들에 연결되고, 워드 라인들(104) 및 비트 라인들(106) 상에서, 다양한 신호들, 예컨대, 전압들 및/또는 전류들을 해석하는데 사용될 수 있다. 디코딩 회로들은 워드 라인들(104) 상에 신호들을 디코딩하기 위한 로우 디코딩 회로들, 및 비트 라인들(106) 상에 신호들을 디코딩하기 위한 컬럼 디코딩 회로들을 포함할 수 있다.
본 발명에서 사용되는 바와 같이, 용어 "기판" 물질은 절연체 상의 실리콘(SOI; silicon-on-insulator) 또는 사파이어 상의 실리콘(SOS; silicon-on-sapphire) 기술, 도핑된 및 도핑되지 않은 반도체들, 베이스 반도체 기반에 의해 지지되는 실리콘의 에피택시얼 층들(epitaxial layers), 종래의 금속 산화물 반도체들(CMOS; metal oxide semiconductors) 예컨대, 금속 후공정(backend)을 가지는 CMOS 전 공정(front end), 및/또는 다른 반도체 구조들 및 기술들을 포함할 수 있다. 다양한 요소들, 예컨대, 트랜지스터들, 및/또는 예를 들어, 작동 메모리 어레이(100)와 연관되는, 디코딩 회로와 같은, 회로는 이를테면 베이스 반도체 구조 또는 기반에서 영역들 또는 접합들을 형성하는 처리 단계들을 통해 기판 물질 내에/상에 형성될 수 있다.
도 2a는 본 발명의 다수의 실시예들에 따른 판 분리의 "공통 베이스" 구성에서 3-단자 플레인 선택 디바이스들(236/238)을 가지며 형성되는 메모리 어레이(218)의 일부의 개략적인 묘사이다. 다수의 실시예들에 따라, 3-단자 플레인 선택 디바이스들(236 및 238)은 셀 선택 디바이스에 관하여 위에서 논의된, 그러나 OTS의 "점호(firing)"를 제어하기 위해 제3 단자가 부가되는 2-단자 OTS와 유사한 오보닉 임계치 스위치(OTS)일 수 있다. OTS 디바이스의 제어는 제3 단자를 통한다. 3-단자 OTS는 3-단자 OTS를 턴온(turn on)하는 펄스가 제3 단자에 인가될 때까지, 예컨대, 3 단자 OST가 통전하는 "온" 상태에 있을 때까지 고-저항성 비-통전 "오프" 상태에 있는다. 3-단자 OST는 최소 홀딩 전류가 3-단자 OTS를 통해 흐르는 한, 예컨대, 최소 홀딩 전압이 3-단자 OTS를 거쳐 존재하는 한, 제어 펄스가 제거된 후에도 계속 남아있는다.
3-단자 OTS는 예를 들어, 능동 칼코게나이드 스위칭 영역의, 예컨대, 2-단자 디바이스의 일부에 접촉을 이루는 3 단자를 이용하여 형성될 수 있다. 임계치 전압이 초과되면, 전류는 제3 단자를 통해 하부 전극으로 흐른다. 제3 단자가 하부 전극에 물리적으로 매우 근접하고 저항성이기 때문에 스위치백(switchback)은 거의 없거나 없다. 3-차원 OTS 플레인 선택 디바이스들(236 및 238)은 2-차원 셀 선택 디바이스들이 PCMS 어레이의 플레인에 형성되는 유사한 방식으로, 메모리 어레이(218)의 플레인에 형성될 수 있다.
메모리 어레이(218)는 복수의 메모리 셀들(202)을 포함한다. 메모리 어레이(218)는 제1 플레인(220) 및 제2 플레인(222)을 포함하는, 복수의 플레인들을 가지는 것으로 도시된다. 플레인들(220 및 222)은 수직 적층된 구성으로 형성될 수 있는데, 예를 들어, 플레인(220)은 플레인(222)이 형성되는 것과 상이한 높이에 형성될 수 있다. 다수의 다른 실시예들에서, 플레인들(220 및 22)은 기판 물질 위 동일한 높이에 형성될 수 있다.
2개의 플레인들이 도 2a에 도시되더라도, 본 발명의 실시예들은 플레인들의 이러한 수량에 제한되지 않는다. 본 발명의 실시예들은 보다 많은, 또는 보다 적은 플레인들로 배열되는 메모리 셀들을 이용하여 구현될 수 있다. 단순화를 위해, 제한된 다수의 메모리 셀들(202)이 메모리 어레이(218)의 각각의 플레인에 도시된다. 그러나, 본 발명의 실시예들은 메모리 셀들의 특정한 수량에 제한되지 않고, 보다 많은 또는 보다 적은 메모리 셀들을 가지는 메모리 어레이에 대해 구현될 수 있다.
각각의 플레인의 메모리 셀들(202)은 로우들 및 컬럼들의 교차점 아키텍처, 예컨대, 4x4 매트릭스로 배열되는 것으로 도시된다. 로우 내 각각의 메모리 셀(202)의 하나의 단자는 로컬 도전성 라인, 예컨대, 로컬 워드 라인(204)에 통신가능하게 결합되는 것으로 도시된다. 로컬 워드 라인(204)의 하나의 말단은 저항(230)에 연결되는 것으로 도 2a에 도시되고, 로컬 워드 라인(204)의 다른 말단은 상응하는 플레인 선택 디바이스(236)의 제1 단자, 예컨대, 3-단자 OTS의 이미터(emitter) 단자에 연결되는 것으로 도시된다.
그러나, 본 발명의 실시예들은 도 2a에 예시되는 특정한 구성에 제한되지 않고, 구체적으로 저항(230) 및/또는 플레인 선택 디바이스(236)의 위치에 관한 것이다. 즉, 저항(230)은 상응하는 플레인 선택 디바이스(236)로부터 로컬 워드 라인(204)의 대향하는 단부들에 위치될 필요는 없으며, 상응하는 플레인 선택 디바이스(236)에 더 가까이 위치될 수 있고 및/또는 예컨대, 로컬 워드 라인(204)과 직렬로 위치되는 복수의 별개의 저항성 요소들로 구체화되는 저항 및/또는 로컬 워드 라인(204)을 형성하는데 사용되는 물질로부터 초래되는 저항으로 분배될 수 있다. 또한, 플레인 선택 디바이스(236)는 몇몇 구성들에서 도 2a에 도시된 것과 다르게 위치될 수 있다. 예를 들어, 플레인 선택 디바이스(236) 및/또는 저항(230)은 위치들 중에서도 특히, 로컬 워드 라인(204)의 중심 가까이와 같이, 로컬 워드 라인(204)의 말단들로부터 떨어져 위치될 수 있다. 다른 예에서, 플레인 선택 디바이스(236) 및 저항(230)은 도 2a에 도시된 위치들에 관하여 교환될 수 있다.
상응하는 플레인 선택 디바이스(236)의 제2 단자, 예컨대, 콜렉터 단자는 차례로 공통 워드 라인(252)에 연결되는, 플레인 워드 라인(248)에 연결된다. 공통 워드 라인(252)은 로우 디코딩 로직(224)에 통신가능하게 결합되는 것으로 도시된다. 도 2a가 각각의 로컬 워드 라인(204)과 상응하는 플레인 워드 라인(248/250) 사이에 위치되는 상응하는 플레인 선택 디바이스(236)를 예시하지만, 본 발명의 실시예들은 이에 제한되지 않는다. 플레인 선택 디바이스는 모든 로컬 워드 라인들 및 상응하는 플레인 워드 라인들 사이에 위치될 수 있고, 및/또는 몇몇 플레인들에 관하여 나타나고 다른 플레인들에 관하여 나타나지 않는 등이다. 예를 들어, 본 발명의 실시예들은 하나 이상의 로컬 워드 라인들(204)(하나 이상의 플레인들의)과 상응하는 플레인 워드 라인 사이에 플레인 선택 디바이스를 포함할 수 있다.
컬럼 내 각각의 메모리 셀(202)의 단자는 로컬 비트 라인(206)에 통신가능하게 결합되는 것으로 도시된다. 로컬 비트 라인(206) 중 하나의 말단은 저항(228)에 연결되는 것으로 도시되고, 로컬 비트 라인(206)의 다른 말단은 상응하는 플레인 선택 디바이스(238)의 제1 단자, 예컨대, 3-단자 OTS의 이미터 단자에 연결되는 것으로 도시된다.
그러나, 본 발명의 실시예들은 도 2a에 예시되는 특정한 구성에 제한되지 않고, 구체적으로 저항(228) 및/또는 플레인 선택 디바이스(238)의 위치에 관한 것이다. 즉, 저항(228)은 상응하는 플레인 선택 디바이스(238)로부터 로컬 비트 라인(206)의 대향하는 단부들에 위치될 필요는 없으며, 상응하는 플레인 선택 디바이스(238)에 더 가까이 위치될 수 있고 및/또는 예컨대, 로컬 비트 라인(206)과 직렬로 위치되는 복수의 별개의 저항성 요소들로 구체화되는, 저항 및/또는 로컬 비트 라인(206)을 형성하는데 사용되는 물질로부터 초래되는 저항으로 분배될 수 있다. 또한, 플레인 선택 디바이스(238)는 몇몇 구성들에서 도 2a에 도시된 것과 다르게 위치될 수 있다. 예를 들어, 플레인 선택 디바이스(238) 및/또는 저항(228)은 위치들 중에서도 특히, 로컬 비트 라인(206)의 중심 가까이와 같이, 로컬 비트 라인(206)의 말단들로부터 떨어져 위치될 수 있다. 다른 예에서, 플레인 선택 디바이스(238) 및 저항(228)은 도 2a에 도시된 위치들에 관하여 교환될 수 있다.
상응하는 플레인 선택 디바이스(238)의 제2 단자, 예컨대, 콜렉터 단자는 차례로 공통 비트 라인(258)에 연결되는, 플레인 비트 라인(256)에 연결된다. 공통 비트 라인(258)은 컬럼 디코딩 로직(226)에 통신가능하게 결합되는 것으로 도시된다. 도 2a가 각각의 로컬 비트 라인(206)과 상응하는 플레인 비트 라인(254/256) 사이에 위치되는 상응하는 플레인 선택 디바이스(238)를 예시하지만, 본 발명의 실시예들은 이에 제한되지 않는다. 플레인 선택 디바이스는 모든 로컬 비트 라인들 및 상응하는 플레인 비트 라인들 사이에 위치될 수 있고, 및/또는 몇몇 플레인들에 관하여 나타내고 다른 플레인들에 관하여 나타나지 않는 등이다. 예를 들어, 본 발명의 실시예들은 하나 이상의 로컬 비트 라인들(206)(하나 이상의 플레인들의)과 상응하는 플레인 비트 라인 사이에 플레인 선택 디바이스를 포함할 수 있다. 게다가, 플레인 선택 디바이스들(플레인 그 자체에 위치되는)은 로컬 비트 라인들이 아니고 로컬 워드 라인들, 또는 로컬 워드 라인들이 아니고 로컬 비트 라인들, 또는 모든 플레인들에서 몇몇 각각의 플레인, 또는 모든 각각의 플레인(도 2a에 도시된 바와 같이)에 관하여, 또는 다른 플레인들이 아니고 단지 몇몇 플레인들에서 사용될 수 있다.
메모리 셀들(202)에 연결되지 않은 저항들(228 및 230)의 단자는 도 2a에 도시된 바와 같이, 공급 전압, 예컨대, Vcc에 연결될 수 있다. 저항들(228 및 230)의 크기는 플레인 선택 디바이스들(236 및 238)을 통하는 전류, 및/또는 플레인 선택 디바이스들(236 및 238)을 거치는 전압을 플레인 선택 디바이스들(236 및 238)과 연관되는 작동 레벨들로 제한하도록 선택될 수 있다. 저항(228)의 크기는 저항(230)의 크기와 동일하거나 또는 상이할 수 있다.
각각의 플레인 선택 디바이스들(236)의 제3 단자, 예컨대, 베이스 단자는 제어 신호, 예컨대, 플레인 이네이블(plane enable)(240)에 연결될 수 있다. 플레인 이네이블에 연결된 플레인 선택 디바이스들의 베이스 단자를 가지는 도 2a에 도시된 구성은 베이스 단자들이 함께 공통되기 때문에 "공통 베이스" 구성으로서 지칭된다. 그에 의해 플레인 선택 디바이스(236)의 베이스 단자에 인가되는, 플레인 이네이블(240) 상의 적절한 신호는 각각의 플레인 선택 디바이스들(236)이 이미터와 콜렉터 단자들 사이를 통전하게 할 수 있고, 그에 의해 디코딩 로직이 제1 플레인(220)의 워드 라인들을 작동 예컨대, 프로그램/판독할 수 있도록, 플레인 워드 라인들(248)을 통해 로컬 워드 라인들(204)을 공통 워드 라인들(252)에 통신가능하게 결합할 수 있다. 플레인 선택 디바이스들(236)은 적절한 신호가 플레인 이네이블(240) 상에 나타나고 및/또는 플레인 선택 디바이스들(236)을 통하는 전류 및/또는 플레인 선택 디바이스들(236)을 거치는 전압이 OTS 홀딩 임계치 이상을 유지하는 한, 계속해서 통전할 수 있다.
각각의 플레인 선택 디바이스들(238)의 제3 단자, 예컨대, 베이스 단자는 제1 플레인(220)에 대한 플레인 이네이블(242)에 연결될 수 있다. 그에 의해 플레인 선택 디바이스(238)의 베이스 단자에 인가되는, 플레인 이네이블(242) 상의 적절한 신호는 각각의 플레인 선택 디바이스들(238)이 이미터와 콜렉터 단자들 사이를 통전하게 할 수 있고, 그에 의해 디코딩 로직이 제1 플레인(220)의 비트 라인들을 작동 예컨대, 프로그램/판독할 수 있도록, 플레인 비트 라인들(254)을 통해 로컬 비트 라인들(206)을 공통 워드 라인들(252)에 통신가능하게 결합할 수 있다.
플레인 이네이블(240) 및 플레인 이네이블(242)은 제1 플레인(220)의 워드 라인들(204) 및/또는 비트 라인들(206)에 대한 연속성을 독립적으로 가능하게 하기 위해 함께 연결되지 않으면, 독립적으로 작동될 수 있다. 대안적으로, 플레인 이네이블(240) 및 플레인 이네이블(242)은 하나의 신호가 동시에 워드 라인들(204) 및 비트 라인들(206) 양자 모두에서의 연속성을 가능하게 할 수 있도록, 연결될 수 있다. 이러한 방식으로, 단일 플레인 이네이블은 제1 플레인(220)의 동작/호출(interrogation)을 가능하게 하는데, 예컨대, 제1 플레인(220)을 선택하는데 사용될 수 있다.
제2 플레인(222)에 관하여, 메모리 셀들(202), 로컬 워드 라인들(204), 로컬 비트 라인들(206) 선택 디바이스들(236 및 238), 플레인 워드 라인들(250), 플레인 비트 라인들(254), 공통 워드 라인들(252), 공통 비트 라인들(258), 저항들(228 및 230), 및 공급 전압(Vcc) 사이의 연결들은 제1 플레인(220)의 유사한 특징들에 관하여 설명된 및 도 2에 도시된 것과 모두 동일할 수 있다. 그러나, 제2 플레인(222)에 관하여, 플레인 선택 디바이스들(236)의 베이스 단자는 플레인 이네이블(244)에 연결될 수 있고, 플레인 선택 디바이스들(238)의 베이스 단자는 플레인 이네이블(246)에 연결될 수 있다.
플레인 이네이블(244) 및 플레인 이네이블(246)은 제2 플레인(222)의 워드 라인들(204) 및/또는 비트 라인들(206)에 대한 연속성을 독립적으로 가능하게 하기 위해 함께 연결되지 않으면, 독립적으로 작동될 수 있다. 대안적으로, 플레인 이네이블(244) 및 플레인 이네이블(246)은 하나의 신호가 동시에 제2 플레인(222)의 워드 라인들(204) 및 비트 라인들(206) 양자 모두에서의 연속성을 가능하게 할 수 있도록, 연결될 수 있다. 이러한 방식으로, 단일 플레인 이네이블은 제2 플레인(222)의 동작/호출을 가능하게 하는데, 예컨대, 제2 플레인(222)을 선택하는데 사용될 수 있다.
도 2a는 복수의 플레인들에 대한 워드 라인들, 예컨대, 플레인 워드 라인들(248 및 250)이 로우 디코딩 로직(224)을 유도하는 공통 워드 라인들(252)에 평행하게 연결되는 것을 도시한다. 유사하게, 복수의 플레인들에 대한 비트 라인들, 예컨대, 플레인 비트 라인들(256 및 254)은 컬럼 디코딩 로직(226)을 유도하는 공통 비트 라인들(258)에 평행하게 연결된다. 각각의 각 플레인이 예를 들어 제1 플레인(220)을 선택하기 위해 플레인 이네이블(240 및 242)을 사용하여 또는 제2 플레인(222)을 선택하기 위해 플레인 이네이블(244 및 246)을 사용하여, 독립적으로 선택될 수 있기 때문에, 로우 디코딩 로직(224) 및/또는 컬럼 디코딩 로직(226)은 플레인들 양자 모두를 위해 사용될 수 있다. 이와 같이, 개개의 전용 로우(224) 및 컬럼(226) 디코딩 로직은 각각의 플레인을 위해 요구되지 않는다. 로우(224) 및 컬럼(226) 디코딩 로직이 기판 물질로 형성되는 요소들을 갖기 때문에, 단일 로우(224) 및 컬럼(226) 디코딩 로직의 공유는 반도체 기판 물질로 집적되는 회로들의 풋프린트를 감소시킨다.
특정한 플레인에서의 메모리 셀(202)이 예컨대, 프로그램 또는 판독 동작과 연관하여, 액세스될 때, 플레인 상의 단지 플레인 선택 디바이스들(236 및/또는 238)이 활성화된다. 플레인 선택 디바이스들(236 및/또는 238) 중 임의의 디바이스가 통전되도록 작동되지 않을 때, 플레인 선택 디바이스들(236 및/또는 238)은 전자 분리를 제공할 수 있다. 선택되지 않은 플레인들에서, 플레인 내부의 메모리 요소들, 및 도전성 라인들, 예컨대, 로컬 워드 및 비트 라인들은 선택되지 않은 오프-상태 플레인 선택 디바이스들(236 및/또는 238), 예컨대, 3-단자 OTS 디바이스들에 의해 주변 장치상의 신호들로부터 절연 처리된다. 이러한 방식으로, 플레인 선택 디바이스들(236 및/또는 238)은 공통 워드(252) 및 비트 라인들(258)에 대해 개개의 플레인들의 도전성 라인들을 다중화하는데 사용될 수 있다.
게다가, 도 2a에 예시된 바와 같이, 플레인 선택 디바이스들(236 및 238)은 각각의 플레인 상에 위치된다. 즉, 플레인 선택 디바이스들(236 및 238)은 예를 들어, PCMS 교차-점 어레이와 동일한 플레인 상에 형성될 수 있다. 그러므로, 플레인 선택 디바이스들, 예컨대, 트랜지스터들은 기판 물질로 형성될 필요가 없고, 그에 의해 반도체 기판 물질로 집적되는 회로들의 풋프린트를 감소시킨다.
몇몇 실시예들에 따라, 본 발명의 플레인 선택 및 플레인 워드/비트 라인 다중화 기술들은 기판 물질로 형성되는 플레인 선택 디바이스들, 예컨대, 트랜지스터들을 이용하여 구현된다. 예를 들어, 메모레 어레이 아래 및 메모리 어레이의 경계들 내에 기판 물질로 형성되는 플레인 선택 디바이스들을 수용하기에 충분한 영역이 존재하는 경우, 몇몇 또는 모든 플레인 선택 디바이스들은 다중화 플레인 워드/비트 라인들을 통해 다수의 플레인들 중에 디코딩 로직을 공유하는 풋프린트 저감을 실현하기 위해 기판 물질로 형성될 수 있다.
도 2a가 로컬 워드 라인들(204) 및 로컬 비트 라인들(206)에 상응하는 플레인 선택 디바이스들을 도시하더라도, 본 발명의 실시예들은 이에 제한되지 않는다. 플레인 선택 디바이스들은 다른 신호 라인들과 같은, 특정한 플레인과 연관되는 다른 도전성 라인들을 연결 및 분리하는데 이용될 수 있다. 또한, 특정한 플레인(220/222)에서의 메모리 셀들(202)의 매트릭스는 예컨대, 페이지들, 블록들, 또는 다른 물리적 또는 논리적 그룹들, 및 예를 들어, 특정한 플레인의 부분들을 독립적으로 선택하는 성능을 제공하기 위해 구성되고 배열되는 플레인 선택 디바이스들로 더 분할될 수 있다. 도 2a가 각 도전성 라인에 대해 하나의 플레인 선택 디바이스를 단지 도시하더라도, 실시예들은 이에 제한되지 않고, 하나 이상의 플레인 선택 디바이스는 도전성 라인들 및/또는 특정한 메모리 셀들 및/또는 다른 제어 회로의 부분들을 더 분리하는데 사용될 수 있다. 구현들이 플레인 선택 디바이스들의 위치, 수량, 방향, 또는 구성에 제한되지 않고, 메모리 어레이 아래에 기반 물질로 형성되는 그것의 중복 회로들 및 요소들을 감소시키기 위해 신호 다중화를 용이하기 위한 개개의 플레인 선택을 달성하는 다른 배열들 및 구성들이 고려된다.
도 2b는 본 발명의 다수의 실시예들에 따른 판 분리의 "공통 콜렉터" 구성에서 3-단자 플레인 선택 디바이스들(236/238)을 가지며 형성되는 메모리 어레이(219)의 일부의 개략적인 묘사이다. 메모리 어레이(219)는 제1 플레인(221) 및 제2 플레인(223)을 포함하는, 복수의 플레인들을 가지는 것으로 도시된다. 도 2b에 도시된 바와 같이, 연결들은 메모리 어레이(219)의 플레인 선택 디바이스들(236/238)이 "공통 콜렉터" 구성으로 상호연결되는 것을 제외하고 도 2a에 도시된 연결들과 동일한 것이다. 즉, 플레인 선택 디바이스(236)의 하나의 단자, 예컨대, 3-단자 OTS의 이미터 단자는 로컬 워드 라인(204)에 연결된다. 상응하는 플레인 선택 디바이스(236)의 제2 단자, 예컨대, 콜렉터 단자는 플레인 이네이블(240)(도 2a에 도시된 바와 같이 플레인 워드 라인(248)보다는)에 연결된다. 플레인 선택 디바이스(236)의 제3 단자, 예컨대, 베이스 단자는 플레인 워드 라인(248)에 연결된다. 그에 의해 플레인 선택 디바이스(236)의 콜렉터 단자에 인가되는, 플레인 이네이블(240) 상의 적절한 신호는 각각의 플레인 선택 디바이스들(236)이 이미터 및 베이스 단자들 사이를 통전하게 할 수 있고, 그에 의해 로컬 워드 라인들(204)을 플레인 워드 라인들(248)을 통해 공통 워드 라인들(252)에 통신가능하게 결합할 수 있다.
유사하게, 플레인 선택 디바이스(238)의 하나의 단자, 예컨대, 이미터 단자는 로컬 비트 라인(206)에 연결된다. 상응하는 플레인 선택 디바이스(238)의 제2 단자, 예컨대, 콜렉터 단자는 플레인 이네이블(242)(도 2a에 도시된 바와 같이 플레인 비트 라인(256)보다는)에 연결된다. 플레인 선택 디바이스(238)의 제3 단자, 예컨대, 베이스 단자는 플레인 비트 라인(256)에 연결된다. 그에 의해 플레인 선택 디바이스(238)의 콜렉터 단자에 인가되는, 플레인 이네이블(242) 상의 적절한 신호는 각각의 플레인 선택 디바이스들(238)이 이미터 및 베이스 단자들 사이를 통전하게 할 수 있고, 그에 의해 로컬 비트 라인들(206)을 플레인 워드 라인들(256)을 통해 공통 비트 라인들(258)에 통신가능하게 결합할 수 있다. 또한, 제2(223)의 플레인 선택 디바이스(236 및 238)는 각각 플레인 이네이블들(244 및 246)에 공통 콜렉터 구성으로 연결된다.
도 3은 본 발명의 다수의 실시예들에 따른 판 분리의 "공통 베이스" 구성을 가지며 형성되는 메모리 어레이(318)의 일부의 투시도를 예시한다. 도 3은 도 2a에 개략적으로 도시된 메모리 어레이(218)의 하나의 예시적인 구현의 투시도이다. 도 3은 복수의 메모리 셀들(302)을 포함하는 메모리 어레이(318)를 도시한다. 메모리 어레이(318)는 제1 플레인(320), 예컨대, 상부 플레인 및 제2 플레인(322), 예컨대, 하부 플레인을 포함하는, 복수의 플레인들을 가지는 것으로 도시된다.
각각의 플레인의 메모리 셀들(302)은 로우들 및 컬럼들의 교차점 아키텍처, 예컨대, 4x4 매트릭스로 배열되는 것으로 도시된다. 로우 내 각각의 메모리 셀(302)의 하나의 단자는 로컬 워드 라인(304)에 연결되는 것으로 도시된다. 로컬 워드 라인(304)의 하나의 말단은 저항(330)에 연결되는 것으로 도시되고, 로컬 워드 라인(304)의 다른 말단은 상응하는 플레인 선택 디바이스(336)의 제1 단자, 예컨대, 3-단자 OTS의 이미터 단자에 연결되는 것으로 도시된다. 그러나, 그리고 도 2a에 관하여 논의된 바와 같이, 본 발명의 실시예들은 도 3에 예시된 특정한 구성으로 제한되지 않고, 구체적으로 저항(330)의 위치에 관한 것이며, 이는 로컬 워드 라인(304)과 직렬로 별도로 위치되고 및/또는 로컬 워드 라인(304)을 따르는 저항으로 구성될 수 있다.
플레인 선택 디바이스(336)의 제2 단자, 예컨대, 콜렉터 단자는 차례로 공통 워드 라인(352)에 연결되는, 플레인 워드 라인(348)에 연결된다. 로우 디코딩 로직(도 3에 도시되지 않음)을 유도하는, 공통 워드 라인(352)이 도시된다.
컬럼 내 각각의 메모리 셀(302)의 단자는 로컬 비트 라인(306)에 통신가능하게 결합되는 것으로 도시된다. 로컬 비트 라인(306) 중 하나의 말단은 저항(328)에 연결되는 것으로 도시되고, 로컬 비트 라인(306)의 다른 말단은 상응하는 플레인 선택 디바이스(338)의 제1 단자, 예컨대, 이미터 단자에 연결되는 것으로 도시된다. 그러나, 그리고 도 2a에 관하여 논의된 바와 같이, 본 발명의 실시예들은 도 3에 예시된 특정한 구성으로 제한되지 않고, 구체적으로 저항(328)의 위치에 관한 것이며, 이는 로컬 비트 라인(306)과 직렬로 별도로 위치되고 및/또는 로컬 비트 라인(306)의 저항으로 구성될 수 있다.
플레인 선택 디바이스(338)의 제2 단자, 예컨대, 콜렉터 단자는 차례로 공통 비트 라인(358)에 연결되는, 플레인 비트 라인(356)에 연결된다. 컬럼 디코딩 로직(도 3에 도시되지 않음)을 유도하는, 공통 비트 라인(358)이 도시된다. 저항들(328 및 330)의 하나의 단자는 공급 전압, 예컨대, Vcc에 연결될 수 있다.
각각의 플레인 선택 디바이스(336)의 제3 단자, 예컨대, 베이스 단자는 제1 플레인(320)에 대한 플레인 이네이블(340)에 연결될 수 있다. 도 3에 도시된 구성은 "공통 베이스" 구성이며, 플레인 선택 디바이스들(336)의 베이스 단자는 플레인 이네이블(340)에 연결된다. 각각의 플레인 선택 디바이스들(338)의 제3 단자, 예컨대, 베이스 단자는 제1 플레인(320)에 대한 플레인 이네이블(342)에 연결될 수 있다. 플레인 이네이블들(340 및 342)은 (전체 플레인을 선택하기 위해) 함께 연결되거나 (서로 독립적인 워드 라인 및 비트 라인의 선택을 가능하게 하기 위해) 서로 분리될 수 있다.
제2 플레인(322)에 관하여, 메모리 셀들(302), 로컬 워드 라인들(304), 로컬 비트 라인들(306) 선택 디바이스들(336 및 338), 플레인 워드 라인들(350), 플레인 비트 라인들(354), 공통 워드 라인들(352), 공통 비트 라인들(358), 저항들(328 및 330), 및 공급 전압(Vcc) 사이의 연결들은 제1 플레인(320)의 유사한 특징들에 관하여 설명된 및 도 3에 도시된 것과 모두 동일할 수 있다. 그러나, 제2 플레인(322)에 관하여, 플레인 선택 디바이스들(336)의 베이스 단자는 플레인 이네이블(344)에 연결될 수 있고, 플레인 선택 디바이스들(338)의 베이스 단자는 플레인 이네이블(346)에 연결될 수 있다.
본 명세서에 특정 실시예들이 예시되고 설명되었지만, 해당 분야의 통상의 기술자들은 동일한 결과들을 달성하기 위해 산출된 배열이 도시된 특정 실시예들에 대해 치환될 수 있음을 인식할 것이다. 이 개시 내용은 본 발명의 다양한 실시예들의 각색들 또는 변형들을 커버하도록 의도된다. 상기의 설명은 제한적인 방식이 아닌, 예시적인 방식으로 이뤄졌음을 이해해야 한다. 상기의 실시예들, 및 본 명세서에 특정하게 설명되지 않은 그 밖의 다른 실시예들의 조합이 상기의 설명을 읽은 해당 분야의 통상의 기술자들에게 명백할 것이다. 본 발명의 다양한 실시예들의 범위는 상기의 구조들 및 방법들이 사용되는 그 밖의 다른 적용예들을 포함한다. 따라서, 본 발명의 다양한 실시예들의 범위는 첨부된 청구항들 및 이러한 청구항들에 권리가 주어지는 균등물들의 전체 범위를 참조하여 결정되어야 한다.
이상의 상세한 설명에서, 다양한 특징들이 본 발명을 간결화하기 위한 목적으로 하나의 실시예에서 함께 그룹화된다. 이 개시 방법은 본 발명의 개시된 실시예들이 각각의 청구항에서 명시적으로 언급되는 특징들보다 더 많은 특징들을 사용해야 한다는 의도를 반영한 것으로 해석되어서는 안 된다. 오히려 다음의 청구항들이 반영할 때, 발명의 청구 대상은 하나의 개시된 실시예의 모든 특징들보다 적은 특징들로 구성된다. 따라서, 다음의 청구항들은 본 명세서에 의해 상세한 설명 내에 포함되며, 각각의 청구항은 그 자체의 개별 실시예로서 나타난다.

Claims (26)

  1. 매트릭스(matrix)로 배열되는 복수의 메모리 셀들 및 복수의 플레인 선택 디바이스들(plane selection devices)을 가지는 적어도 하나의 플레인으로서, 상기 복수의 메모리 셀들의 그룹들은 복수의 플레인 선택 디바이스들 중 개개의 디바이스에 통신가능하게 결합되는, 상기 적어도 하나의 플레인; 및
    기판 물질로 형성되고 상기 복수의 플레인 선택 디바이스들에 통신가능하게 결합되는, 요소들을 가지는 디코딩 로직(decode logic)을 포함하고,
    상기 복수의 메모리 셀들 및 상기 복수의 플레인 선택 디바이스들은 상기 기판 물질로 형성되지 않는, 메모리 어레이.
  2. 청구항 1에 있어서,
    상기 복수의 메모리 셀들 각각은 상기 복수의 플레인 선택 디바이스들 중 개개의 쌍에 통신가능하게 결합되는, 메모리 어레이.
  3. 청구항 1에 있어서,
    상기 디코딩 로직의 요소들은 실리콘 기판 물질로 형성되는 트랜지스터들(transistors)을 포함하고, 상기 복수의 플레인 선택 디바이스들은 박막 디바이스들인, 메모리 어레이.
  4. 청구항 1 내지 3 중 어느 한 항에 있어서,
    상기 복수의 플레인 선택 디바이스들 각각은 오보닉 임계치 스위치(OTS; ovonic threshold switch)인, 메모리 어레이.
  5. 청구항 4에 있어서,
    상기 복수의 플레인 선택 디바이스들 각각은 3-단자 OTS인, 메모리 어레이.
  6. 청구항 5에 있어서,
    상기 3-단자 OTS의 제1 단자는 상기 복수의 메모리 셀들의 그룹에 병렬로 통신가능하게 결합되고, 상기 3-단자 OTS의 제2 단자는 상기 디코딩 로직에 통신가능하게 결합되며, 상기 3-단자 OTS의 제3 단자는 플레인 이네이블 제어 라인(plane enable control line)에 통신가능하게 결합되는, 메모리 어레이.
  7. 청구항 6에 있어서,
    상기 3-단자 OTS는 공통 베이스(common base) 구성에서 상기 플레인 이네이블 제어 라인에 통신가능하게 결합되는, 메모리 어레이.
  8. 청구항 6에 있어서,
    상기 3-단자 OTS는 공통 콜렉터(common collector) 구성에서 상기 플레인 이네이블 제어 라인에 통신가능하게 결합되는, 메모리 어레이.
  9. 청구항 1 내지 3 중 어느 한 항에 있어서,
    상기 메모리 셀 각각은 저장 디바이스 및 박막 셀 선택 디바이스를 포함하는, 메모리 어레이.
  10. 청구항 9에 있어서,
    상기 메모리 셀 각각은 상 변화 물질 및 스위치(PCMS; phase change material and switch) 디바이스인, 메모리 어레이.
  11. 청구항 10에 있어서,
    상기 셀 선택 디바이스는 상기 상 변화 물질과 직렬로 형성되는 2-단자 OTS인, 메모리 어레이.
  12. 적층된 구성으로 배열되는 복수의 플레인들로서, 각각의 플레인은 기판 물질 위 상이한 높이에 형성되고, 각각의 플레인은 로우들(rows) 및 컬럼들(columns)의 매트릭스로 배열되는 복수의 메모리 셀들을 가지며, 및 상기 복수의 플레인들 각각에 대해:
    로우의 상기 메모리 셀들은 제1 도전성 라인에 연결되며,
    컬럼의 상기 메모리 셀들은 제2 도전성 라인에 연결되는,
    상기 복수의 플레인들; 및
    상기 복수의 플레인들 중 개개의 플레인 각각 상에 위치되는 로우 플레인 선택 디바이스를 통해 각각의 플레인의 상기 제1 도전성 라인에 통신가능하게 결합되는 로우 디코딩 로직으로서, 상기 로우 플레인 선택 디바이스들은 병렬로 배열되는, 상기 로우 디코딩 로직; 및
    상기 복수의 플레인들 중 개개의 플레인 각각 상에 위치되는 컬럼 플레인 선택 디바이스를 통해 각각의 플레인의 상기 제2 도전성 라인에 통신가능하게 결합되는 컬럼 디코딩 로직으로서, 상기 컬럼 플레인 선택 디바이스들은 병렬로 배열되는, 상기 컬럼 디코딩 로직
    중 적어도 하나를 포함하는, 메모리 어레이.
  13. 청구항 12에 있어서,
    각각의 플레인의 상기 로우 플레인 선택 디바이스 및/또는 컬럼 플레인 선택 디바이스는 플레인 이네이블 신호에 연결되는, 메모리 어레이.
  14. 청구항 12 또는 13에 있어서,
    상기 로우 플레인 선택 디바이스는 제1 플레인 이네이블 신호에 연결되고, 및/또는 각각의 플레인의 상기 컬럼 플레인 선택 디바이스는 제2 플레인 이네이블 신호에 연결되는, 메모리 어레이.
  15. 디코딩 로직; 및
    복수의 플레인들로서, 각각의 플레인은 로우들 및 컬럼들의 매트릭스로 배열되는 복수의 메모리 셀들을 가지며, 상기 복수의 플레인들 각각에 대해:
    로우 내 각각의 메모리 셀의 제1 단자는 제1 도전성 라인에 연결되고,
    컬럼 내 각각의 메모리 셀의 제2 단자는 제2 도전성 라인 라인에 연결되고,
    상기 제1 도전성 라인은 제1 저항기의 하나의 단자 및 로우 플레인 선택 디바이스의 제1 단자에 연결되고,
    상기 제2 도전성 라인은 제2 저항기의 하나의 단자 및 컬럼 플레인 선택 디바이스의 제1 단자에 연결되고,
    상기 로우 플레인 선택 디바이스의 제2 단자는 상기 디코딩 로직에 연결되고,
    상기 컬럼 플레인 선택 디바이스의 제2 단자는 상기 디코딩 로직에 연결되고,
    상기 로우 선택 디바이스의 제3 단자는 개개의 로우 플레인 이네이블 신호에 연결되며,
    상기 컬럼 플레인 선택 디바이스의 제3 단자는 개개의 컬럼 플레인 이네이블 신호에 연결되는, 상기 복수의 플레인들을 포함하고,
    상기 로우 플레인 선택 디바이스들의 상기 제2 단자들은 상기 디코딩 로직에 병렬로 연결되고, 상기 컬럼 플레인 선택 디바이스들의 상기 제2 단자들은 상기 디코딩 로직에 병렬로 연결되는, 메모리 어레이.
  16. 청구항 15에 있어서,
    상기 제1 도전성 라인의 제1 말단은 상기 제1 저항기의 하나의 단자에 연결되며;
    상기 제1 도전성 라인의 제2 말단은 상기 로우 플레인 선택 디바이스의 상기 제1 단자에 연결되고;
    상기 제2 도전성 라인의 제1 말단은 상기 제2 저항기의 하나의 단자에 연결되며;
    상기 제2 도전성 라인의 제2 말단은 상기 컬럼 플레인 선택 디바이스의 상기 제1 단자에 연결되는, 메모리 어레이.
  17. 청구항 15 또는 16에 있어서,
    상기 제1 도전성 라인은 워드 라인(word line)이고, 상기 제2 도전성 라인은 비트 라인(bit line)인, 메모리 어레이.
  18. 청구항 15 또는 16에 있어서,
    상기 메모리 셀들은 각각 2-단자 오보닉 임계치 스위치(OTS)를 포함하는 상 변화 물질 및 스위치(PCMS) 메모리 셀들이며;
    상기 로우 플레인 선택 디바이스들 및 컬럼 선택 디바이스들은 3-단자 OTS들인, 메모리 어레이.
  19. 청구항 18에 있어서,
    상기 복수의 플레인들에서의 각각의 플레인에서의 상기 로우 플레인 선택 디바이스들은 공통 베이스 구성에서 상기 로우 플레인 이네이블 신호에 연결되고, 상기 복수의 플레인들에서의 각각의 플레인에서의 상기 컬럼 플레인 선택 디바이스들은 공통 베이스 구성에서 상기 컬럼 플레인 이네이블 신호에 연결되는, 메모리 어레이.
  20. 청구항 18에 있어서,
    상기 복수의 플레인들에서의 각각의 플레인에서의 상기 로우 플레인 선택 디바이스들은 공통 콜렉터 구성에서 상기 로우 플레인 이네이블 신호에 연결되고, 상기 복수의 플레인들에서의 각각의 플레인에서의 상기 컬럼 플레인 선택 디바이스들은 공통 콜렉터 구성에서 상기 컬럼 플레인 이네이블 신호에 연결되는, 메모리 어레이.
  21. 기판 물질로 디코딩 회로를 형성하는 단계;
    매트릭스로 배열되는 상 변화 물질 및 스위치(PCMS) 메모리 셀들을 가지는 적어도 하나의 플레인 및 상기 기판 물질 위에 플레인 선택 디바이스를 형성하는 단계를 포함하고,
    상기 PCMS 메모리 셀들의 그룹은 도전성 라인에 통신가능하게 결합되고, 상기 도전성 라인은 상기 플레인 선택 디바이스를 통해 상기 디코딩 회로에 통신가능하게 결합되는, 메모리 어레이를 형성하는 방법.
  22. 청구항 21에 있어서,
    상기 플레인 선택 디바이스를 형성하는 단계는 공통 베이스 구성에서 3-단자 오보닉 임계치 스위치(OTS)를 형성하는 단계를 포함하고, 상기 공통 베이스는 개개의 플레인 이네이블 신호에 연결되는, 방법.
  23. 청구항 21 또는 22에 있어서,
    상기 플레인 선택 디바이스를 형성하는 단계는 공통 콜렉터 구성에서 3-단자 오보닉 임계치 스위치(OTS)를 형성하는 단계를 포함하고, 상기 공통 베이스는 개개의 플레인 이네이블 신호에 연결되는, 방법.
  24. 선택된 플레인에 위치되는 플레인 선택 디바이스들에 제어 신호를 통해 복수의 플레인들 중으로부터 로우들 및 컬럼들의 매트릭스로 배열되는 복수의 메모리 셀들을 가지는 하나의 플레인을 선택하는 단계; 및
    상기 선택된 플레인으로부터 도전성 라인들을 기판 물질로 형성되는 요소들을 가지는 디코딩 회로에 통신가능하게 결합하는 단계; 및
    상기 디코딩 회로로부터 복수의 플레인들 중 비-선택된 플레인들로부터 도전성 라인들을 분리하는 단계를 포함하는, 메모리 어레이를 형성하는 방법.
  25. 청구항 24에 있어서,
    임의의 주어진 시간에 최대한 하나의 플레인의 선택에 의해 상기 복수의 플레인들로부터 신호들을 상기 디코딩 회로로 다중화하는 단계를 더 포함하는, 방법.
  26. 청구항 24 또는 25에 있어서,
    상기 제어 신호는 플레인 이네이블 신호이고, 상기 플레인 선택 디바이스들은 상기 선택된 플레인의 상기 도전성 라인들과 직렬로 위치되는 3-단자 박막 디바이스들이며, 상기 하나의 플레인을 선택하는 단계는 상기 3-단자 박막 디바이스들이 상기 플레인 이네이블 신호에 반응하여 통전하게 하는 단계를 포함하는, 방법.
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