KR20180051286A - 크로스 포인트 어레이 구조를 갖는 상변화 메모리 장치 - Google Patents

크로스 포인트 어레이 구조를 갖는 상변화 메모리 장치 Download PDF

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Abstract

크로스 포인트 어레이 구조를 갖는 상변화 메모리 장치에 관한 기술이다. 본 실시예의 상변화 메모리 장치는 복수의 워드 라인, 상기 복수의 워드 라인과 교차하도록 배열되는 복수의 비트 라인, 상기 복수의 워드 라인과 복수의 비트 라인 사이에 각각 연결되는 상변화 물질로 된 억세스 소자를 포함하는 메모리 셀, 상기 억세스 소자들과 연결되는 소스 라인, 및 상기 비트 라인 각각에 연결되며 상기 소스 라인의 신호에 응답하여 상기 비트 라인의 전압을 그라운드 터미널로 디스차지시키는 상기 상변화 물질로 된 디스차지 소자를 포함한다.

Description

크로스 포인트 어레이 구조를 갖는 상변화 메모리 장치{Phase Change Memory Device Having Cross Point array structure}
본 발명은 상변화 메모리 장치에 관한 것으로, 보다 구체적으로는 크로스 포인트 어레이 구조를 갖는 상변화 메모리 장치에 관한 것이다.
현재, 칼코게나이드 재료들은 상변화 메모리층은 물론 오보닉스 임계 스위치(Ovonic Threshold switch: 이하, OTS)와 같은 선택 소자로도 이용되고 있다. OTS 소자 및 상변화 메모리층은 워드 라인과 비트 라인의 교차점에 위치되어, 메모리 셀을 구성할 수 있다. 이러한 구조의 메모리 셀 어레이를 크로스 포인트 어레이라 칭한다.
크로스 포인트 어레이 구조의 상변화 메모리 장치는 정확한 리드 및 라이트 동작을 위해, 비트 라인을 통해 일정 전류를 공급한다. 그런데, 리드 및 라이트를 위한 전류 공급 과정에서, 선택되지 않은 다른 비트 라인에 영향을 미치는 디스터번스(disturbance) 문제를 일으킬 수 있다. 또한, 상기 비트 라인을 통해 순간적인 과도 전류가 인가될 수 있어, 메모리 셀을 파괴시킬 수 있다.
본 발명은 안정적인 동작을 수행할 수 있는 상변화 메모리 장치를 제공하는 것이다.
상기한 본 발명의 일 실시예에 따른 상변화 메모리 장치는, 복수의 워드 라인, 상기 복수의 워드 라인과 교차하도록 배열되는 복수의 비트 라인, 상기 복수의 워드 라인과 복수의 비트 라인 사이에 각각 연결되는 상변화 물질로 된 억세스 소자를 포함하는 메모리 셀, 상기 억세스 소자들과 연결되는 소스 라인, 및 상기 비트 라인 각각에 연결되며 상기 소스 라인의 신호에 응답하여 상기 비트 라인의 전압을 그라운드 터미널로 디스차지시키는 상기 상변화 물질로 된 디스차지 소자를 포함한다.
또한, 본 발명의 일 실시예에 따른 상변화 메모리 장치는, 비트 라인, 상기 비트 라인과 교차하는 복수의 워드 라인, 상기 비트 라인 및 상기 워드 라인들 사이에 각각 위치되는 상변화 메모리 셀, 상기 상변화 메모리 셀들과 각각 연결되는 소스 라인, 및 상기 소스 라인과 상기 비트 라인 사이에 위치되며, 상기 비트 라인의 전압이 일정치 이상 증가되었을 때, 상기 비트 라인과 상기 소스 라인에 디스차지 패스를 형성하는 디스차지 소자를 포함하며, 상기 디스차지 소자는 상변화 물질로 구성된다.
비트 라인에 과도 전류 유입시, 효과적으로 과도 전류를 디스차지 시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 상변화 메모리 셀 어레이의 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 단위 메모리 셀을 개략적으로 나타낸 사시도이다.
도 3 은 본 발명의 일 실시예에 따른 상변화 메모리 셀 어레이를 개략적으로 나타낸 회로도로서, 하나의 워드 라인 측면에서 나타낸 회로도이다.
도 4는 본 발명의 일 실시예에 따른 상변화 메모리 셀 어레이를 개략적으로 나타낸 회로도로서, 하나의 비트 라인 측면에서 나타낸 회로도이다.
도 5는 본 발명의 일 실시예에 따른 3단자 OTS 소자를 나타낸 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 상변화 메모리 셀 어레이의 개략적인 회로도이다.
도 7은 본 발명의 일부 실시예들에 따른 시스템을 예시하는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 평면도이다.
본 실시예에 따른 크로스 포인트 어레이 구조의 상변화 메모리 장치(100)는 도 1에 도시된 바와 같이, 복수의 워드 라인(WL0~WL3), 복수의 비트 라인(BL0~BL3) 및 복수의 소스 라인(SL0~SL3)을 포함할 수 있다.
복수의 워드 라인(WL0~WL3)은 도면의 x 방향으로 평행하게 연장될 수 있다.
복수의 비트 라인(BL0~BL3)은 상기 워드 라인들(WL0~WL3)과 교차하는 도면의 y 방향으로 연장될 수 있다.
복수의 소스 라인(SL0~SL3)은 상기 도 1과 같이, 비트 라인(BL0~BL4)와 평행하게 연장될 수도 있다. 하지만, 여기에 한정되지 않고, 소스 라인은 이후 도 3 내지 도 6에 도시된 것과 같이, 소스 라인들이 하나로 통합된 커먼 소스 라인의 형태일 수 있다.
복수의 워드 라인(WL0~WL3) 및 복수의 비트 라인(BL0~BL3)의 교차점 각각에 상변화 메모리 셀(MC)이 각각 배치된다. 상변화 메모리 셀(MC)는 상술한 바와 같이, 억세스 소자 및 메모리 소자를 포함할 수 있다.
보다 구체적으로, 본 실시예의 상변화 메모리 셀(MC)은 도 2에 도시된 바와 같이, 비트 라인(BL)과 통신하는 제 1 전극(32), 제 1 전극(32) 하부에 위치되는 저장부(34), 저장부(34) 하부에 위치하는 중간 전극(36), 중간 전극(36) 하부에 위치하는 셀렉터(38), 및 셀렉터(38)와 워드 라인(WL) 사이에 위치되는 제 2 전극(40)을 포함할 수 있다.
본 실시예에서, 저장부(34) 및 셀렉터(38)중 적어도 하나는 상변화 재료인 칼코게나이드 물질을 포함할 수 있다. 저장부(34) 및 셀렉터(38) 모두 칼코게나이드 물질을 포함하는 경우, 저장부(34)는 실온에서 비휘발성인 상변화가 진행되는 칼코게나이드 물질을 포함할 수 있다. 한편, 셀렉터(38)는 저장부(34)의 상변화와 다른 상변화 특성을 가질 수 있다. 또한, 셀렉터(38)과 저장부(34)의 위치는 상호 변경될 수 있다.
저장부(34), 즉, 상변화 메모리 저항층은 다른 칼코게나이드 합금 시스템들 중에서, 인듐(In)-안티모니(Sb)-텔루륨 (Te)(IST) 합금 시스템 내에서의 원소들, 예로서 In2Sb2Te5, In1Sb2Te4, In1Sb4Te7 등 중 적어도 두 개를 포함한 합금, 게르마늄(Ge)-안티모니(Sb)-텔루륨(Te) (GST) 합금 시스템 내에서의 원소들, 예로서 Ge8Sb5Te8, Ge2Sb2Te5, Ge1Sb2Te4, Ge1Sb4Te7, Ge4Sb4Te7 등 중 적어도 두 개를 포함한 합금과 같은 칼코게나이드 조성들을 포함하는 상변화 재료를 포함할 수 있다. 여기에서 사용된 바와 같이, 하이픈으로 연결된 화학적 조성 표기법은 특정한 혼합물 또는 화합물에 포함된 원소들을 표시하며, 표시된 원소들을 수반한 모든 화학양론들을 표현하도록 의도될 수 있다. 또한, 저장부(34)로 이용되는 칼코게나이드 합금으로는 예를 들어, Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, In-Ge-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, 및 Ge-Te-Sn-Pt를 포함할 수 있다.
중간 전극(36)은 저장부(34) 및 셀렉터(38)를 전기적으로 연결하기 위한 노드일 수 있다. 또한, 중간 전극(36)은 저장부(34)를 가열시키기 위한 가열 전극으로 이용될 수 있고, 제 1 전극(32)은 상부 전극 또는 콘택부일 수 있다.
상기 셀렉터(38)는 OTS 소자를 구성하는 OTS 물질일 수 있다. 상기 OTS 물질은 상기 저장부(38)로 이용되는 칼코게나이드 합금 물질들 중 임의의 조성을 포함할 수 있다. 또한, 셀렉터(38)는 비소(As)와 같은, 결정화를 억제하기 위한 원소를 추가로 포함할 수 있다. 부가될 때, As와 같은 원소는 합금의 임의의 비-일시적 핵형성 및/또는 성장을 금지함으로써 결정화를 억제할 수 있다. 따라서, 셀렉터(38)는 임계 전압을 초과한 전위가 인가될 때, 도전성 상태로 스위칭될 수 있다. 상기 도전성 상태 동안 충분한 유지 전류가 셀렉터(38)에 제공될 수 있다. 상기 셀렉터(38)의 재료로는 예를 들어, Te-As-Ge-Si, Ge-Te-Pb, Ge-Se-Te, Al-As-Te, Se-As-Ge-Si, Se-As-Ge-C, Se-Te-Ge-Si, Ge-Sb-Te-Se, Ge-Bi-Te-Se, Ge-As-Sb-Se, Ge-As-Bi-Te, 및 Ge-As-Bi-Se를 포함할 수 있다. 제 2 전극(40)은 워드 라인(WL)과 연결되며, 상기 셀렉터(38)의 상변화를 위한 가열 전극으로 이용될 수 있다.
즉, 제 1 전극(32), 저장부(34) 및 중간 전극(36)은 상변화 메모리 셀(mc)에서 메모리 동작을 수행하는 상변화 메모리 저항(R)에 해당되고, 중간 전극(36), 셀렉터(38) 및 제 2 전극(40)은 상변화 메모리 셀(mc)에서 억세스 소자(S)를 구성할 수 있다.
한편, 복수의 비트 라인(BL0~BL3)의 일단부 각각에 디스차징 소자(D_OTS)가 연결된다. 본 실시예의 디스차징 소자들(D_OTS)은 각각의 비트 라인과 소스 라인 사이에 연결될 수 있으며, 메모리 셀을 구성하는 OTS 소자와 동일한 소자 형태를 가질 수 있다.
도 3은 복수의 비트 라인(BL0~BL3) 및 0번째 워드 라인(WL0), 그리고 소스 라인(CSL) 사이에 디스차지 소자(D_OTS)가 연결된 크로스 포인트 메모리 어레이 구조를 보여주는 사시도이다.
도 3을 참조하면, 0번째 워드 라인(WL0)과 각각의 비트 라인(BL0~BL3)의 교차부에 억세스 소자로서 OTS 소자(OTS0~OTS3) 및 저장부로서 상변화 메모리 저항(R0~R3)이 각각 연결될 수 있다. OTS 소자(OTS0~OTS3)는 워드 라인(WL0)의 인에이블에 따라 구동되며, 상기 상변화 메모리 저항(R0~R3)은 비트 라인(BL0~BL3)의 전류량에 따라 데이터가 입력 및 출력될 수 있다.
본 실시예의 OTS 소자들(OTS0~OTS3)는 워드 라인(WL0)의 신호에 응답하여, 상변화 메모리 저항(R0~R3)으로부터 전달되는 비트 라인(BL0~BL3)의 전류를 선택적으로 소스 라인(CSL)에 전달할 수 있다.
소스 라인(CSL)은 기판 바이어스 터미널(VBB)와 연결될 수 있고, 소스 라인(CSL)과 기판 바이어스 터미널(VBB) 사이에 전압 강하 저항(R)이 연결될 수 있다. 이때, 상기 전압 강하 저항(R)은 도 6에 도시된 바와 같이, 가변 저항(Rv)으로 이용될 수 있다.
디스차지 소자(D_OTS)는 소스 라인(CSL)에 전달된 전류량에 응답하여 구동될 수 있다. 디스차지 소자(D_OTS)는 각각의 비트 라인(BL0~BL3)의 일단에 위치될 수 있다.
도 4에 도시된 바와 같이, 하나의 비트 라인(예컨대, 3번째 비트 라인: BL3)에 복수의 워드 라인(WL0~WLn)이 교차될 수 있다. 비트 라인(BL3)과 복수의 워드 라인(WL0~WLn) 사이 각각에 상변화 메모리 저항(R0~Rn) 및 OTS 소자(OTS0~OTSn)이 연결된다. 보다 상세하게는 상기 OTS 소자(OTS0~OTSn)는 상변화 메모리 저항(R0~Rn)과 소스 라인(CSL) 사이에 각각 연결될 수 있고, 해당 워드 라인(WL0~WLn) 신호에 응답하여 턴온될 수 있다.
비트 라인(BL3)의 일단에 디스차지 소자(D_OTS_0)가 연결될 수 있다. 본 실시예의 디스차지 소자(D_OTS_3)는 상기 메모리 셀(mc)의 억세스 소자로 이용되었던 OTS 소자가 이용될 수 있다. 본 실시예에 따른 디스차지 소자(D_OTS_3)는 소스 라인(혹은, 비트 라인과 평행하게 연장되는 소스 라인:SL0)에 응답하여 구동될 수 있다. 이에 따라, 디스차지 소자(D_OTS_0)는 소스 라인에 전압이 일정치 이상으로 충전되었을 때, 해당 비트 라인의 전압을 그라운드로 디스차지 시킬 수 있다.
이와 같은 디스차지 소자(D_OTS_3)는 3단자 터미널 OTS 소자로 구성될 수 있다. 3단자 터미널 OTS 소자(D_OTS_3)는 도 5에 도시된 바와 같이, 중간 전극(36), 셀렉터(38: 상변화 물질층) 및 커먼 소스 라인(CSL, 혹은 해당 소스 라인)을 포함할 수 있으며, 해당 워드 라인(WL)이 셀렉터(38)에 전기적으로 연결될 수 있다.
도 3, 도 4 및 도 5를 참조하면, 본 발명의 실시예에 따른 상변화 메모리 장치의 동작에 대해 설명하도록 한다.
예를 들어, 0번째 워드 라인(WL0) 및 3번째 비트 라인(BL3)의 교차점에 위치하는 상변화 메모리 저항(R)을 리드 또는 라이트하는 경우, 상기 3번째 비트 라인(BL3)에 리드 또는 라이트 동작을 위한 전류를 인가한다.
상기 전류는 상변화 메모리 저항(R3) 및 해당 OTS 소자(OTS3)을 거쳐 소스 라인(CSL)에 전달된다. 이때, 상기 전류에 비정상적으로 큰 전류가 유입되는 경우, 상기 소스 라인(CSL)에 전달되는 전류량도 증대될 수 있다. 소스 라인(CSL)에 유입된 전류가 디스차지 소자(D_OTS_3)의 문턱 전압 이상의 전압을 제공하는 경우, 상기 디스차지 소자(D_OTS_3)가 턴온된다. 이에 따라, 비트 라인(BL3)와 소스 라인(CSL)사이에 또 하나의 전류 경로가 생성된다. 이에 따라, 비트 라인(BL3)에 유입되는 전류가 디스차지 소자(D_OTS_3)가 위치하는 경로로 분산되어, 메모리 셀(mc)쪽으로 과도한 전류가 흐르는 것을 방지할 수 있다.
도 7은 본 발명의 일 실시예에 따른 하나 이상의 프로세서(502) 중 적어도 하나에 결합된 시스템 제어 로직(504), 시스템 제어 로직(504)에 결합된 반도체 집적 회로 장치(100), 및 시스템 제어 로직(504)에 결합된 하나 이상의 통신 인터페이스(506)를 포함하는 예시의 시스템(500)을 예시한다.
통신 인터페이스(506)는 하나 이상의 네트워크를 통해, 및/또는 임의의 그 외의 적합한 디바이스들과 통신하기 위한, 시스템(500)을 위한 인터페이스를 제공할 수 있다. 통신 인터페이스(506)는 임의의 적합한 하드웨어 및/또는 펌웨어를 포함할 수 있다. 일 실시예에 대한 통신 인터페이스(506)는, 예를 들어, 네트워크 어댑터, 무선 네트워크 어댑터, 전화 모뎀, 및/또는 무선 모뎀을 포함할 수 있다. 무선 통신을 위해, 일 실시예에 대한 통신 인터페이스(506)는 하나 이상의 안테나를 사용할 수 있다.
일 실시예에 따른 프로세서(502) 중 적어도 하나가 시스템 제어 로직(504)의 하나 이상의 컨트롤러를 위한 로직과 함께 패키징될 수 있다. 일 실시예에 대해, 프로세서(502) 중 적어도 하나가 시스템 제어 로직(504)의 하나 이상의 컨트롤러를 위한 로직과 함께 패키징되어 SiP(System in Package)를 형성할 수 있다.
일 실시예에 대해, 프로세서(502) 중 적어도 하나가 시스템 제어 로직(504)의 하나 이상의 컨트롤러(들)를 위한 로직과 함께 동일한 다이 상에 집적될 수 있다.
일 실시예에 대해, 프로세서(502) 중 적어도 하나가 시스템 제어 로직(504)의 하나 이상의 컨트롤러를 위한 로직과 함께 동일한 다이 상에 집적되어 SoC(System on Chip)를 형성할 수 있다.
일 실시예에 대한 시스템 제어 로직(504)은 임의의 적합한 인터페이스를 프로세서(502) 중 적어도 하나 및/또는 시스템 제어 로직(504)과 통신하는 임의의 적합한 디바이스 또는 컴포넌트에 제공하기 위한 임의의 적합한 인터페이스 컨트롤러들을 포함할 수 있다.
일 실시예에 대한 시스템 제어 로직(504)은 셋(set), 리셋(reset) 및 리드 동작들과 같은, 그러나 이에 한정되지 않는, 다양한 액세스 동작들을 제어하기 위한 인터페이스를 반도체 집적 회로 장치(100)에 제공하기 위한 저장 컨트롤러(508)를 포함할 수 있다. 저장 컨트롤러(508)는 반도체 집적 회로 장치(100)를 제어하도록 특별히 구성된 제어 로직(510)을 포함할 수 있다. 제어 로직(410)은 드라이버들, 레벨 쉬프터들, 글로벌 셀렉터들 등을 제어하기 위한 다양한 선택 신호들을 더 생성할 수 있다. 다양한 실시예들에서, 제어 로직(510)은, 프로세서(들)(502) 중 적어도 하나에 의해 실행되는 경우 저장 컨트롤러로 하여금 전술한 동작들을 수행하게 하는, 일시적 컴퓨터 판독 가능 매체에 저장된 명령어들일 수 있다.
다양한 실시예들에서, 시스템(500)은 데스크톱 컴퓨팅 디바이스, 랩톱 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스(예를 들어, 스마트폰, 태블릿 등)일 수 있다. 시스템(500)은 더 많거나 또는 더 적은 컴포넌트들, 및/또는 상이한 아키텍처들을 가질 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
32: 제 1 전극 34 : 저장부
36: 중간 전극 38 : 셀렉터
40 : 제 2 전극

Claims (9)

  1. 복수의 워드 라인;
    상기 복수의 워드 라인과 교차하도록 배열되는 복수의 비트 라인;
    상기 복수의 워드 라인과 복수의 비트 라인 사이에 각각 연결되는 상변화 물질로 된 억세스 소자를 포함하는 메모리 셀;
    상기 억세스 소자들과 연결되는 소스 라인; 및
    상기 비트 라인 각각에 연결되며, 상기 소스 라인의 신호에 응답하여 상기 비트 라인의 전압을 그라운드 터미널로 디스차지시키는 상기 상변화 물질로 된 디스차지 소자를 포함하는 상변화 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀은,
    상기 비트 라인과 연결되는 상변화 메모리 저항;
    상기 상변화 메모리 저항과 연결되며, 상기 워드 라인 신호에 응답하여, 상기 상변화 메모리 저항에 전달된 전류를 상기 소스 라인쪽으로 전달하도록 구성된 상기 억세스 소자를 포함하는 상변화 메모리 장치.
  3. 제 2 항에 있어서,
    상기 억세스 소자는 오보닉스 임계 스위치(Ovonics threshold switch)인 상변화 메모리 장치.
  4. 제 1 항에 있어서,
    상기 소스 라인은 상기 비트 라인과 평행하게 연장되는 상변화 메모리 장치.
  5. 제 1 항에 있어서,
    상기 소스 라인은 공통으로 연결되어 있는 커먼 소스 라인인 상변화 메모리 장치.
  6. 제 1 항에 있어서,
    상기 디스차지 소자는 오보닉스 임계 스위치인 상변화 메모리 장치.
  7. 비트 라인;
    상기 비트 라인과 교차하는 복수의 워드 라인;
    상기 비트 라인 및 상기 워드 라인들 사이에 각각 위치되는 상변화 메모리 셀;
    상기 상변화 메모리 셀들과 각각 연결되는 소스 라인; 및
    상기 소스 라인과 상기 비트 라인 사이에 위치되며, 상기 비트 라인의 전압이 일정치 이상 증가되었을 때, 상기 비트 라인과 상기 소스 라인에 디스차지 패스를 형성하는 디스차지 소자를 포함하며,
    상기 디스차지 소자는 상변화 물질로 구성되는 상변화 메모리 장치.
  8. 제 7 항에 있어서,
    상기 메모리 셀은,
    상기 비트 라인과 연결되는 상변화 메모리 저항;
    상기 상변화 메모리 저항과 연결되며, 상기 워드 라인 신호에 응답하여, 상기 상변화 메모리 저항에 전달된 전류를 상기 소스 라인쪽으로 전달하도록 구성된 오보닉스 임계 스위치를 포함하는 상변화 메모리 장치.
  9. 제 7 항에 있어서,
    상기 소스 라인의 신호에 응답하여, 상기 비트 라인과 그라운드 터미널을 연결시키는 3단자 오보닉스 임계 스위치인 상변화 메모리 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102030341B1 (ko) 2018-12-19 2019-10-10 한양대학교 산학협력단 선택 소자 및 이를 이용한 메모리 소자
US10923654B2 (en) 2018-08-28 2021-02-16 Samsung Electronics Co., Ltd. Variable resistance memory device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060056251A1 (en) * 2004-09-10 2006-03-16 Parkinson Ward D Using a phase change memory as a replacement for a dynamic random access memory
US7969769B2 (en) * 2007-03-15 2011-06-28 Ovonyx, Inc. Multi-terminal chalcogenide logic circuits
KR20090096294A (ko) * 2008-03-07 2009-09-10 삼성전자주식회사 저항체를 이용한 멀티 레벨 비휘발성 메모리 장치
US20130077383A1 (en) * 2011-09-23 2013-03-28 Agency For Science, Technology And Research Writing Circuit for a Resistive Memory Cell Arrangement and a Memory Cell Arrangement
US9117503B2 (en) * 2012-08-29 2015-08-25 Micron Technology, Inc. Memory array plane select and methods
US9019754B1 (en) * 2013-12-17 2015-04-28 Micron Technology, Inc. State determination in resistance variable memory
KR102242561B1 (ko) 2014-10-02 2021-04-20 삼성전자주식회사 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10923654B2 (en) 2018-08-28 2021-02-16 Samsung Electronics Co., Ltd. Variable resistance memory device
KR102030341B1 (ko) 2018-12-19 2019-10-10 한양대학교 산학협력단 선택 소자 및 이를 이용한 메모리 소자

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