DE102018123839B4 - Halbleiterpackage - Google Patents

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Abstract

Halbleiterpackage (100; 200; 300; 400), das Folgendes aufweist:
eine erste Schicht (L1), welche einen ersten Halbleiterchip (110; 210; 310) und eine erste Durchkontaktierung (TPV1) aufweist;
eine erste Redistributionsschicht (RDL1), welche auf einer Oberfläche der ersten Schicht (L1) angeordnet ist, und eine First-First-Verdrahtung (RD1_1) und eine Second-First-Verdrahtung (RD2_1) aufweist; und
eine zweite Schicht (L2), welche einen zweiten Halbleiterchip (120; 220; 320) aufweist und auf der ersten Schicht (L1) gestapelt ist, und
wobei der erste Halbleiterchip (110; 210; 310) einen First-First-Puffer (LB1_1) aufweist, und der First-First-Puffer (LB1_1) elektrisch zwischen die First-First-Verdrahtung (RD1_1) und die Second-First-Verdrahtung (RD2_1) geschaltet ist, wobei der erste Halbleiterchip (110; 210; 310) eine First-First-Kontaktstelle (111; 211), eine Second-First-Kontaktstelle (112; 212) und eine Third-First-Kontaktstelle (113; 213) aufweist,
wobei der First-First-Puffer (LB1_1) elektrisch zwischen die First-First-Kontaktstelle (111; 211) und die Second-First-Kontaktstelle (112; 212) geschaltet ist,
wobei die First-First-Verdrahtung (RD1_1) mit der First-First-Kontaktstelle (111; 211) verbunden ist, wobei die Second-First-Verdrahtung (RD2_1) mit der Second-First-Kontaktstelle (112; 212) und der Third-First-Kontaktstelle (113; 213) verbunden ist, und
wobei die First-First-Verdrahtung (RD1_1) mit einem externen Verbindungsanschluss (SB) verbunden ist, welcher ein Eingangs-/Ausgangsanschluss ist.

Description

  • HINTERGRUND
  • 1. Gebiet
  • Vorrichtungen, welche mit den beispielhaften Ausführungsformen des erfinderischen Konzepts konsistent sind, beziehen sich auf ein Halbleiterpackage um genauer auf ein Halbleiterpackage mit Fan-Out-Packaging-Technologie.
  • 2. Beschreibung des Standes der Technik
  • Elektronische Produkte benötigen eine hochkapazitive Datenverarbeitung, während ihr Volumen abnimmt. Demzufolge gibt es eine anwachsende Notwendigkeit, den Integrationsgrad von Halbleitervorrichtungen, welche in solchen elektronischen Produkten verwendet werden, zu erhöhen. Es ist aufgrund der Dicke des Halbleiterpackage schwer, mehr als vier Schichten durch einen Drahtbondingprozess zu stapeln.
  • In jüngster Zeit wurden PLP (Panel Level Package) und WLP (Wafer Level Package)-Technologien, welche in der Lage sind, den Integrationsgrad zu erhöhen und die Einheitskosten zu verbessern untersucht und entwickelt. Im Fall jedoch eines Fan-Out-Package, welches eine Stapelstruktur hat, gibt es eine Begrenzung für die Anzahl von Stapeln aufgrund der Zunahme einer Last zwischen der Mehrzahl von Schichten.
  • Aus der US 2017 / 0 110 159 A1 ist eine Halbleitervorrichtung bekannt, die Halbleiterchips enthält, die aufeinander gestapelt sind. Jeder der Halbleiterchips wandelt zweite Empfangsdaten, die von zweiten Empfangsanschlüssen empfangen werden, die in Punktsymmetrie auf der ersten Seite angeordnet sind, durch ein Umwandlungsverfahren um, um erste Empfangsdaten, die von ersten Empfangsanschlüssen empfangen werden, die in Punktsymmetrie auf der ersten Seite angeordnet sind, in Referenzdaten umzuwandeln; und erzeugt eine Identifikationsinformation von jedem Halbleiterchip basierend auf den umgewandelten zweiten Empfangsdaten; und gibt die Bitfolge aus, die durch Umwandeln der erzeugten Identifikationsinformation mittels des inversen Umwandlungsverfahrens des Umwandlungsverfahrens erhalten wird.
  • Die US 2017 / 0 141 088 A1 offenbart vertikal gestapelte Systeme in Package-Strukturen. In einer Ausführungsform umfasst ein Package eine Form- und Auffächerstruktur einer ersten Ebene, eine Form- und Auffächerstruktur einer dritten Ebene und eine Form- und Auffächerstruktur einer zweiten Ebene zwischen der ersten und dritten Ebene. Die Form- und Auffächerstruktur der zweiten Ebene umfasst ein von hinten nach hinten gerichtetes Die, wobei eine Vorderseite jedes Die mit einer Redistributionsschicht verbunden ist.
  • KURZFASSUNG
  • Es ist demnach Aufgabe der vorliegenden Erfindung, ein Halbleiterpackage vorzusehen, welches eine Fan-Out-Packaging-Technologie anwendet und eine Stapelstruktur aufweist, welche in der Lage ist, eine Last zwischen mehreren Schichten zu verringern.
  • Die Aufgabe der vorliegenden Erfindung wird durch ein Halbleiterpackage gemäß Anspruch 1 gelöst. Weiterbildungen desselben sind Gegenstand der abhängigen Ansprüche.
  • Bei den Halbleiterpackages der vorliegenden Erfindung wird durch einen Puffer eines Halbleiterchip in einer ersten Schicht eine Last von der Innenseite und der Außenseite des Halbleiterpackage getrennt, sodass die Last verglichen mit dem Fall, wenn kein Puffer zwischen einem externen Verbindungsanschluss und Eingangs-Ausgangs-Kontaktstellen der Halbleiterchips existiert, verteilt oder verringert werden kann.
  • Zusätzlich hat anders als eine Drahtbondingpackagestruktur das Halbleiterpackage eine laminierte Struktur von Durchkontaktierungen und ein Mehrfachstapeln ist möglich ohne eine Last zu erhöhen, da die Last durch den Puffer des Halbleiterchip verteilt oder verringert wird.
  • Zusätzlich ist es möglich, angemessen Positionen der Durchkontaktierungen und Verdrahtungsstruktur der Redistributionsschicht für jede Schicht zu entwerfen, um den Puffer in dem Halbleiterchip zu verwenden oder nicht zu verwenden, und demnach kann eine erwünschte Schaltung gebildet werden.
  • Zusätzlich kann die Anzahl von Puffern, welche durch die Eingangs-/Ausgangskontaktstellen des Halbleiterchips hindurchtreten, für jede Schicht angepasst werden, sodass eine Verzögerungsdifferenz für jede Schicht verringert werden kann.
  • Es muss ebenso verstanden werden, dass die folgende detaillierte Beschreibung beispielhaft und erklärend ist und vorgesehen ist, um weitere Erklärung der Erfindung wie sie beansprucht ist, vorzusehen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Beispielhafte Ausführungsformen werden deutlicher aus der folgenden detaillierten Beschreibung zusammengenommen mit den beigefügten Zeichnungen verstanden werden. Die 1 bis 15 repräsentieren nicht beschränkende beispielhafte Ausführungsformen, wie sie hierin beschrieben sind.
    • 1 ist eine Querschnittsansicht, welche ein Halbleiterpackage 100 gemäß beispielhaften Ausführungsformen veranschaulicht.
    • Die 2A, 2B und 2C sind jeweils eine Draufsicht und Querschnittsansichten eines Abschnitts einer ersten Schicht L1 des Halbleiterpackage 100 der 1, welches einen ersten Halbleiterchip 110 gemäß beispielhaften Ausführungsformen aufweist.
    • 3 veranschaulicht eine Verbindungsbeziehung zwischen einer ersten Redistributionsschicht RDL1, einer zweiten Redistributionsschicht RDL2, und einer dritten Redistributionsschicht RDL3 des Halbleiterpackage 100 der 1 gemäß Ausführungsformen.
    • 4 ist eine Draufsicht, welche die erste Redistributionsschicht RDL1, die zweite Redistributionsschicht RDL2 und die dritte Redistributionsschicht RDL3 in 3 jeweils gemäß beispielhaften Ausführungsformen veranschaulicht.
    • Die 5A bis 5E sind vergrößerte Querschnittsansichten, welche verschiedene Ausführungsformen eines „A“-Abschnitts des Halbleiterpackage 100 der 1 gemäß beispielhaften Ausführungsformen zeigen.
    • 6 veranschaulicht eine Verbindungsbeziehung zwischen einer ersten Redistributionsschicht RDL1, einer zweiten Redistributionsschicht RDL2 und einer dritten Redistributionsschicht RDL3 eines Halbleiterpackage gemäß beispielhaften Ausführungsformen.
    • 7 ist eine Draufsicht, welche die erste Redistributionsschicht RDL1, die zweite Redistributionsschicht RDL2 und die dritte Redistributionsschicht RDL3 in 6 jeweils gemäß beispielhaften Ausführungsformen veranschaulicht.
    • 8 veranschaulicht eine Verbindungsbeziehung zwischen einer ersten Redistributionsschicht RDL1, einer zweiten Redistributionsschicht RDL2 und einer dritten Redistributionsschicht RDL3 eines Halbleiterpackage gemäß beispielhaften Ausführungsformen.
    • 9 ist eine Draufsicht, welche die erste Redistributionsschicht RDL1, die zweite Redistributionsschicht RDL2 und die dritte Redistributionsschicht RDL3 in 8 jeweils gemäß beispielhaften Ausführungsformen veranschaulicht.
    • 10 ist eine Querschnittsansicht, welche ein Halbleiterpackage 200 gemäß beispielhaften Ausführungsformen veranschaulicht.
    • 11A, 11B und 11C sind jeweils eine Draufsicht und Querschnittsansichten eines Abschnitts einer ersten Schicht L1 des Halbleiterpackage 200 der 10, welches einen ersten Halbleiterchip 210 gemäß beispielhaften Ausführungsformen aufweist.
    • 12 veranschaulicht eine Verbindungsbeziehung zwischen einer ersten Redistributionsschicht RDL1, einer zweiten Redistributionsschicht RDL2 und einer dritten Redistributionsschicht RDL3 des Halbleiterpackage 200 der 10 gemäß beispielhaften Ausführungsformen.
    • 13 ist eine Draufsicht, welche die erste Redistributionsschicht RDL1, die zweite Redistributionsschicht RDL2 und dritte Redistributionsschicht RDL3 in 12 jeweils gemäß beispielhaften Ausführungsformen veranschaulicht.
    • 14 ist eine Querschnittsansicht, welche ein Halbleiterpackage 300 gemäß beispielhaften Ausführungsformen veranschaulicht.
    • 15 veranschaulicht eine Verbindungsbeziehung zwischen einer ersten Redistributionsschicht RDL1, einer zweiten Redistributionsschicht RDL2 und einer dritten Redistributionsschicht RDL3 des Halbleiterpackage 300 der 14 gemäß beispielhaften Ausführungsformen.
    • 16 ist eine Draufsicht, welche die erste Redistributionsschicht RDL1, die zweite Redistributionsschicht RDL2 und die dritte Redistributionsschicht RDL3 in 15 jeweils gemäß beispielhaften Ausführungsformen veranschaulicht.
    • 17 ist eine Querschnittsansicht, welche ein Halbleiterpackage 400 gemäß beispielhaften Ausführungsformen veranschaulicht.
    • 18 ist ein Blockschaltbild, welches schematisch ein elektronisches System veranschaulicht, welches ein Halbleiterpackage gemäß beispielhaften Ausführungsformen aufweist.
    • 19 ist ein Flussdiagramm, welches ein Verfahren zum Herstellen eines Halbleiterpackage gemäß beispielhaften Ausführungsformen veranschaulicht.
    • 20A, 20B, 20C und 20D sind Querschnittsansichten, welche ein Verfahren zum Herstellen des Halbleiterpackage 100 der 1 gemäß beispielhaften Ausführungsformen veranschaulichen.
    • 21A, 21B, 21C und 21D sind Querschnittsansichten, welche ein Verfahren zum Herstellen des Halbleiterpackage 200 der 10 gemäß beispielhaften Ausführungsformen veranschaulichen.
    • 22A, 22B, 22C und 22D sind Querschnittsansichten, welche ein Verfahren zum Herstellen des Halbleiterpackage 300 der 17 gemäß beispielhaften Ausführungsformen veranschaulichen.
  • DETAILLIERTE BESCHREIBUNG DER BEISPIELHAFTEN AUSFÜHRUNGSFORMEN
  • Verschiedene beispielhafte Ausführungsformen des erfinderischen Konzepts werden vollständiger hierin nachstehend unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden. Das erfinderische Konzept kann jedoch in vielen unterschiedlichen Wegen ausgeführt werden und sollte nicht als auf die beispielhaften Ausführungsformen, welche hierin erläutert sind, beschränkt angesehen werden. Vielmehr sind diese beispielhaften Ausführungsformen vorgesehen, sodass diese Beschreibung gewissenhaft und vollständig sein wird und den Umfang des erfinderischen Konzepts Fachleuten vollständig aufzeigen wird. In den Zeichnungen können die Größen und relativen Größen von Schichten und Regionen zur Klarheit überhöht sein.
  • Es wird verstanden werden, dass obwohl die Begriffe „erster/erste/erstes, zweiter/zweite/zweites, dritter/dritte/drittes, First-First, Second-First, First-Second, Second-Second, First-Third, Second-Third“ hierin verwendet werden können, um verschiedene Elemente, Komponenten, Bereiche, Schichten und/oder Sektionen zu beschreiben, diese Elemente, Komponenten, Regionen, Schichten und/oder Sektionen nicht durch diese Begriffe beschränkt werden sollten. Diese Begriffe werden nur verwendet, um ein Element, eine Komponente, eine Region, eine Schicht oder eine Sektion von einem anderen Bereich, einer anderen Schicht oder einer anderen Sektion zu unterscheiden. Demnach könnte ein erstes Element, eine erste Komponente, ein erster Bereich, eine erste Schicht oder erste Sektion untenstehend als ein zweites Element, eine zweite Komponente, ein zweiter Bereich, eine zweite Schicht oder zweite Sektion bezeichnet werden, ohne von den Lehren des vorliegenden erfinderischen Konzepts abzuweichen, d.h. die Nummerierung von Elementen etc. kann willkürlich erfolgen, da sie lediglich der Unterscheidung der Elemente etc. dient.
  • Es wird verstanden werden, dass wenn auf ein Element oder eine Schicht Bezug genommen wird als „über“, „darüber“, „on“, „verbunden mit“ oder „gekoppelt mit“, es direkt über, oberhalb, auf, verbunden oder gekoppelt mit dem anderen Element oder der anderen Schicht sein kann oder zwischenliegende Elemente oder Schichten gegenwärtig sein können. Im Gegensatz dazu gibt es, wenn auf ein Element Bezug genommen wird als „direkt über“, „direkt darüber“, „direkt auf”, „direkt verbunden mit“ oder „direkt gekoppelt mit“ einem anderen Element oder einer anderen Schicht, keine zwischenliegenden Elemente oder Schichten. Gleiche Bezugszeichen beziehen sich auf gleiche Elemente durchgehend. Wenn hierin verwendet weist der Begriff „und/oder“ eine beliebige und alle Kombinationen von einem oder mehreren der zugeordneten aufgelisteten Gegenstände auf.
  • Räumliche relative Begriffe wie beispielsweise „unterhalb“, „unter“, „niedriger“, „über“, „darüber“ und „oberer“ und dergleichen können hierin verwendet werden zur Erleichterung der Beschreibung, um eine Beziehung eines Elements oder eines Merkmals zu einem anderen Element (anderen Elementen) oder einem anderen Merkmal (anderen Merkmalen) zu beschreiben, wie in den Figuren veranschaulicht ist. Es wird verstanden werden, dass die räumlich relativen Begriffe vorgesehen sind, um unterschiedliche Orientierungen der Vorrichtung oder einer Verwendung oder eines Betriebs zusätzlich zu der Orientierung, welche in den Figuren abgebildet ist, zu umfassen. Beispielsweise wären, wenn die Vorrichtung in den Figuren umgedreht wird, Elemente, welche als „unter“ oder „unterhalb“ anderen Elementen oder Merkmalen beschrieben wurden, dann an den anderen Elementen oder Merkmalen orientiert sein. Demnach kann der Begriff „unter“ sowohl eine Orientierung von über als auch unterhalb umfassen. Die Vorrichtung kann anderweitig orientiert sein (um 90 Grad gedreht oder unter anderen Orientierungen) und die räumlich relativen Deskriptoren, welche hierin verwendet werden, dementsprechend interpretiert werden.
  • 1 ist eine Querschnittsansicht, welche ein Halbleiterpackage 100 gemäß beispielhaften Ausführungsformen veranschaulicht. Die 2A, 2B und 2C sind jeweils eine Draufsicht und eine Querschnittsansicht von einem Abschnitt einer ersten Schicht L1 des Halbleiterpackage 100 der 1, welches einen ersten Halbleiterchip 110 gemäß beispielhaften Ausführungsformen aufweist.
  • Bezug nehmend auf 1 und 2A bis 2C kann das Halbleiterpackage 100 eine erste Schicht L1, eine erste Redistributionsschicht RDL1 eine zweite Schicht L2, eine zweite Redistributionsschicht RDL2, eine dritte Schicht L3, eine dritte Redistributionsschicht RDL3 und einen externen Verbindungsanschluss SB aufweisen.
  • Die erste Schicht L1 kann wenigstens einen ersten Halbleiterchip 110, wenigstens eine erste TPV (Paneldurchkontaktierung, TPV1) und ein erstes Panel PNL1, welches einen ersten Empfangsabschnitt AC1 hat, in welchem der erste Halbleiterchip 110 aufgenommen wird, aufweisen.
  • Die zweite Schicht L2 kann wenigstens einen zweiten Halbleiterchip 120, wenigstens eine zweite TPV (Paneldurchkontaktierung, TPV2) und ein zweites Panel PNL2 aufweisen, welches einen zweiten Aufnahmeabschnitt hat, in welchem der zweite Halbleiterchip 120 aufgenommen ist.
  • Die dritte Schicht L3 kann wenigstens einen dritten Halbleiterchip 130 aufweisen, wenigstens eine dritte TPV (Paneldurchkontaktierung, TPV3) und ein drittes Panel PNL3, welches einen dritten Aufnahmeabschnitt hat, in welchem der dritte Halbleiterchip 130 aufgenommen ist.
  • Das erste Panel PNL1 kann eine obere Oberfläche und eine untere Oberfläche haben, welche sich in einer ersten Richtung D1 und einer zweiten Richtung D2 erstrecken, welche rechtwinklig zu der ersten Richtung D1 ist. Der erste Aufnahmeabschnitt AC1, welcher den ersten Halbleiterchip 110 aufnimmt, kann an der oberen Oberfläche des ersten Panels PNL1 gebildet sein.
  • Das zweite Panel PNL2 kann auf dem ersten Panel PNL1 in einer dritten Richtung D3 rechtwinklig zu der ersten und zweiten Richtung D1 und D2 gestapelt sein. Der zweite Aufnahmeabschnitt kann an einer oberen Oberfläche des zweiten Panels PNL2 gebildet sein.
  • Das dritte Panel PNL3 kann auf dem zweiten Panel PNL2 in der dritten Richtung D3 gestapelt sein. Der dritte Aufnahmeabschnitt kann an einer oberen Oberfläche des dritten Panel PNL3 gebildet sein.
  • In den beispielhaften Ausführungsformen kann jedes des ersten Panel PNL1, des zweiten Panel PNL2 und des dritten Panel PNL3 ein isolierendes Substrat aufweisen. Das isolierende Substrat kann ein isolierendes Material beispielsweise Silizium, Glas, Keramik, Plastik oder Polymer aufweisen. Jedes des ersten Panels PNL1, des zweiten Panels PNL2 und des dritten Panels PNL3 kann in einer flachen Plattenform gebildet sein oder kann verschiedene Formen haben wie beispielsweise eine kreisförmige Form oder eine polygonale Form.
  • Der erste Halbleiterchip 110 kann an dem ersten Aufnahmeabschnitt AC1 aufgenommen sein und kann eine erste Kontaktstelle 111, eine zweite Kontaktstelle 112 und eine dritte Kontaktstelle 113 aufweisen, welche auf einer ersten Oberfläche F1 des ersten Halbleiterchips 110 gebildet sein können.
  • Die erste bis dritte Kontaktstelle 111, 112 und 113 kann ein Metall aufweisen. Beispielsweise können die erste bis dritte Kontaktstelle 111, 112 und 113 plattierte Kontaktstellen sein, welche durch einen Plattierungsprozess gebildet werden, und können Au, Ni/Au oder Ni/Pd/Au aufweisen.
  • Der erste Halbleiterchip 110 kann ferner einen First-First-Puffer LB1_1 und einen Second-First-Puffer LB2_1 aufweisen.
  • Ein Ende des First-First-Puffers LB1_1 kann elektrisch mit der ersten Kontaktstelle 111 verbunden sein, und das andere Ende des First-First-Puffers LB1_1 kann elektrisch mit der zweiten Kontaktstelle 112 verbunden sein. Demnach ist der First-First-Puffer LB1_1 elektrisch zwischen der ersten Kontaktstelle 111 und der zweiten Kontaktstelle 112 verbunden, und der First-First-Puffer LB1_1 kann eine Last innerhalb des Halbleiterpackage 100 und eine Last außerhalb des Halbleiterpackage 100 trennen. Der First-First-Puffer LB1_1 kann ein bi-direktionaler Puffer sein.
  • Ein Ende des Second-First-Puffers LB2_1 kann elektrisch mit der zweiten Kontaktstelle 112 verbunden sein, und das andere Ende des Second-First-Puffers LB2_1 kann elektrisch mit der ersten Kontaktstelle 111 verbunden sein. Demnach ist der Second-First-Puffer LB2_1 elektrisch zwischen der zweiten Kontaktstelle 112 und der ersten Kontaktstelle 111 verbunden. Der Second-First-Puffer LP2_1 kann ein bi-direktionaler Puffer sein.
  • In der vorliegenden beispielhaften Ausführungsform wird der Second-First-Puffer LB2_1 des ersten Halbleiterchips 110 nicht verwendet. In dem zweiten Halbleiterchip 120 jedoch, welcher in demselben Prozess wie derjenige des ersten Halbleiterchip 110 hergestellt wird, kann ein zweiter Puffer LB2_2 anstelle eines ersten Puffers LB1_2 verwendet werden, wie in 4 gezeigt ist, welche später zu diskutieren ist. Demnach kann gemäß dem Design des Halbleiterpackage 100 ein notwendiger Puffer unter dem ersten und zweiten Puffer LB1_1 und LB2_1 ausgewählt werden durch ein Verwenden einer Verdrahtung der Redistributionsschicht und der TPV.
  • Der zweite Halbleiterchip 120 kann in dem zweiten Aufnahmeabschnitt aufgenommen sein und kann eine erste Kontaktstelle, eine zweite Kontaktstelle und eine dritte Kontaktstelle aufweisen. Die erste Kontaktstelle, die zweite Kontaktstelle und die dritte Kontaktstelle können auf einer ersten Oberfläche des zweiten Halbleiterchips 120 gebildet sein. Die erste bis dritte Kontaktstelle kann Metall aufweisen.
  • Der zweite Halbleiterchip 120 kann ferner einen First-Second-Puffer LB1_2 und einen Second-Second-Puffer LB2_2 aufweisen.
  • Ein Ende des First-Second-Puffers LB1_2 kann elektrisch mit ersten Kontaktstelle verbunden sein, und das andere Ende des First-Second-Puffers LB1_2 kann elektrisch mit der zweiten Kontaktstelle verbunden sein. Demnach ist der First-Second-Puffer LB1_2 elektrisch zwischen der ersten Kontaktstelle und der zweiten Kontaktstelle verbunden. Der First-Second-Puffer LB1_2 kann ein bi-direktionaler Puffer sein.
  • Ein Ende des Second-Second-Puffers LB2_2 kann elektrisch mit der zweiten Kontaktstelle verbunden sein, und das andere Ende des Second-Second-Puffers LB2_2 kann elektrisch mit ersten Kontaktstelle verbunden sein. Demnach ist der Second-Second-Puffer LB2_2 elektrisch zwischen der zweiten Kontaktstelle und ersten Kontaktstelle verbunden. Der Second-Second-Puffer LB2_2 kann ein bi-direktionaler Puffer sein.
  • In der vorliegenden beispielhaften Ausführungsform werden der First-Second-Puffer LB1_2 und der Second-Second-Puffer LB2_2 des zweiten Halbleiterchips 120 nicht verwendet. Der erste Halbleiterchip 110 und der zweite Halbleiterchip 120 jedoch können in demselben Prozess hergestellt werden. Gemäß dem Design des Halbleiterpackage 100 kann ein notwendiger Puffer inmitten des ersten und des zweiten Puffers LB1_2 und LB2_2 (oder keiner von diesen) durch ein Verwenden einer Verdrahtung der Redistributionsschicht und der TPV ausgewählt werden.
  • Der dritte Halbleiterchip 130 kann in dem dritten Aufnahmeabschnitt aufgenommen sein und kann eine erste Kontaktstelle, eine zweite Kontaktstelle und eine dritte Kontaktstelle aufweisen. Die erste Kontaktstelle, die zweite Kontaktstelle und die dritte Kontaktstelle können auf einer ersten Oberfläche des dritten Halbleiterchips 130 gebildet sein. Die erste bis dritte Kontaktstelle kann Metall aufweisen.
  • Der dritte Halbleiterchip 130 kann ferner einen First-Third-Puffer LB1_3 und einen Second-Third-Puffer LB2_3 aufweisen.
  • Ein Ende des First-Third-Puffers LB1_3 kann elektrisch mit der ersten Kontaktstelle verbunden sein, und das andere Ende des First-Third-Puffers LB1_3 kann elektrisch mit der zweiten Kontaktstelle verbunden sein. Demnach ist der First-Third-Puffer LB1_3 elektrisch zwischen der ersten Kontaktstelle und der zweiten Kontaktstelle verbunden. Der First-Third-Puffer LB1_3 kann ein bi-direktionaler Puffer sein.
  • Ein Ende des Second-Third-Puffers LB2_3 kann elektrisch mit der zweiten Kontaktstelle verbunden sein, und das andere Ende des Second-Third-Puffers LB2_3 kann elektrisch mit der ersten Kontaktstelle verbunden sein. Demnach ist der Second-Third-Puffer LB2_3 elektrisch zwischen der zweiten Kontaktstelle und der ersten Kontaktstelle verbunden. Der Second-Third-Puffer LB2_3 kann ein bi-direktionaler Puffer sein.
  • In der vorliegenden beispielhaften Ausführungsform werden der First-Third-Puffer LB1_3 und der Second-Third-Puffer LB2_3 des zweiten Halbleiterchips 120 nicht verwendet. Der erste Halbleiterchip 110 und der zweite Halbleiterchip 120 jedoch können in demselben Prozess hergestellt werden. Gemäß dem Design des Halbleiterpackage kann ein nötiger Puffer inmitten des ersten und zweiten Puffers LB1_2 und LB2_2 (oder keiner von diesen) ausgewählt werden durch ein Verwenden einer Verdrahtung der Redistributionsschicht und die TPV.
  • Jeder des ersten Halbleiterchip 110, des zweiten Halbleiterchip 120 und des dritten Halbleiterchip 130 kann beispielsweise ein flüchtiger Speicher sein. Genauer kann der flüchtige Speicher ein dynamischer Direktzugriffsspeicher (DRAM), ein statischer Direktzugriffsspeicher (SRAM), ein SDRAM, eine RAM-Bus-DRAM (RDRAM) und dergleichen sein, ist jedoch nicht darauf beschränkt. Zusätzlich kann der erste Halbleiterchip 110 ein Logikchip sein und kann beispielsweise ein Controller sein, welcher Speicherchips steuert.
  • Zusätzlich kann jeder des ersten Halbleiterchip 110, des zweiten Halbleiterchip 210 und des dritten Halbleiterchip 310 ein nichtflüchtiger Speicher sein. Genauer kann der nichtflüchtige Speicher ein EEPROM, ein Flashspeicher, ein Phasen-Übergangs-RAM (PRAM), ein resistiver RAM (RRAM), ein ferroelektrischer RAM (FeRAM), ein magnetischer RAM (MRAM), ein Polymer-RAM (PoRAM), ein Nano-Floating-Speicher (NFGM), eine Molekularelektronik-Speichervorrichtung, ein Isolatorwiderstands-Änderungsspeicher und dergleichen sein, ist jedoch nicht darauf beschränkt.
  • Der erste Halbleiterchip 110, der zweite Halbleiterchip 120 und der dritte Halbleiterchip 130 können dieselben Halbleiterchips sein oder unterschiedliche Halbleiterchips. Zusätzlich können, wenn eine der ersten Schicht L1, der zweiten Schicht L2 und dritten Schicht L3 eine Mehrzahl von ersten Halbleiterchips 110, zweiten Halbleiterchips 120 und/oder dritten Halbleiterchips 130 aufweist, einige dieser Halbleiterchips dieselben Halbleiterchips sein, und die anderen dieser Halbleiterchips können unterschiedliche Halbleiterchips sein. Die Mehrzahl von ersten Halbleiterchips 110, der zweiten Halbleiterchips 120 oder der dritten Halbleiterchips 130 kann benachbart zueinander oder in Kontakt miteinander entlang der ersten Richtung D1 und der zweiten Richtung D2 in einer der ersten Schicht L1, der zweiten Schicht L2 und der dritten Schicht L3 angeordnet sein.
  • Die erste bis dritte Redistributionsschicht RDL1, RDL2 und RDL3 kann auf der ersten bis dritten Schicht L1, L2 und L3 jeweils durch einen Redistributionsprozess gestapelt sein.
  • Die erste bis dritte Redistributionsschicht RDL1, RDL2 und RDL3 bilden jeweils eine Redistributionsstruktur auf der ersten bis dritten Schicht L1, L2 und L3, sodass Eingangs-/Ausgangsanschlüsse der Halbleiterchips 110, 120 und 130 miniaturisiert werden können und die Anzahl von Eingangs-/Ausgangsanschlüssen erhöht werden kann. Demzufolge kann eine Fan-Out-Struktur ausgeführt werden. Zusätzlich bilden jeweils die erste bis dritte Redistributionsschicht RDL1, RDL2 und RDL3 die Redistributionsstruktur auf der ersten bis dritten Schicht L1, L2 und L3, um eine Fan-Out-Struktur zu ermöglichen, sodass das Halbleiterpackage 100 vorteilhaft für eine hohe Leistungsfähigkeit und eine Hochgeschwindigkeitssignalverarbeitung realisiert werden kann. Jede der ersten bis dritten Redistributionsschicht RDL1 und RDL2 und RDL3 kann leitfähige Verdrahtungen und eine isolierende Schicht aufweisen, welche geeignet ist, um die Verdrahtungen zu isolieren.
  • Die Redistributionsschicht RDL1 kann zwischen der ersten Schicht L1 und der zweiten Schicht L2 angeordnet sein. Die Redistributionsschicht RDL1 kann eine First-First-Verdrahtung RD1_1 und eine Second-First-Verdrahtung RD2_1 aufweisen. Die First-First- und Second-First-Verdrahtungen RD1_1 und RD2_1 können ein leitfähiges Material aufweisen. Das leitfähige Material kann ein Metall beispielsweise Kupfer (Cu), eine Kupferlegierung, Aluminium (Al) oder eine Aluminiumlegierung aufweisen.
  • Die First-First-Verdrahtung RD1_1 kann elektrisch mit der ersten Kontaktstelle 111 des ersten Halbleiterchip 110 und der ersten TPV TPV1 verbunden sein. Die Second-First-Verdrahtung RD2_1 kann elektrisch mit der zweiten Kontaktstelle 112 und der dritten Kontaktstelle 113 des ersten Halbleiterchips 110 verbunden sein. Zusätzlich kann die Second-First-Verdrahtung RD2_1 elektrisch mit der zweiten TPV TPV2 der zweiten Schicht L2 verbunden sein.
  • Obwohl nicht im Detail gezeigt, können die First-First-Verdrahtung RD1_1 und die erste Kontaktstelle 111 miteinander auf verschiedenen Wegen verbunden sein.
  • Beispielsweise können die erste Kontaktstelle 111 und die First-First-Verdrahtung RD1_1 physikalisch oder elektrisch verbunden sein. In einigen beispielhaften Ausführungsformen kann eine obere Oberfläche der ersten Kontaktstelle 111 einen Kontakt mit einer unteren Oberfläche der First-First-Verdrahtung RD1_1 bilden. In einigen beispielhaften Ausführungsformen kann die erste Kontaktstelle 111 und die First-First-Verdrahtung RD1_1 elektrisch durch eine oder mehrere Erhebungen (nicht gezeigt), welche dazwischen angeordnet sind, verbunden sein. Beispielsweise können die Erhebungen Cu, Au, Ni, Al, Ag oder eine Legierung, welche wenigstens eines dieser Metalle aufweist, aufweisen. In einigen beispielhaften Ausführungsformen können sie durch eine Kombination von Vorsprüngen und Nuten verbunden sein, welche auf wenigstens einer von einer Oberfläche der First-First-Verdrahtung RD1_1 und einer Oberfläche der ersten Kontaktstelle 111 gebildet sind.
  • Das Halbleiterpackage 100 gemäß der vorliegenden beispielhaften Ausführungsform kann Chips unter Verwendung einer TPV und einer Redistributionsschicht ohne Drahtbonding elektrisch verbinden. Demzufolge ist es nicht auf die Anzahl von gestapelten Schichten beschränkt und kann eine dünne Dicke haben.
  • Die zweite Redistributionsschicht RDL2 kann eine First-Second-Verdrahtung RD1_2 und eine Second-Second-Verdrahtung RD2_2 aufweisen. Die dritte Redistributionsschicht RDL3 kann eine First-Third-Verdrahtung RD1_3 und eine Second-Third-Verdrahtung RD2_3 aufweisen. Detaillierte Verbindungsbeziehungen der zweiten Redistributionsschicht RDL2 und der der dritten Redistributionsschicht RDL3 werden später in der Beschreibung der 3 beschrieben werden. Die zweite Redistributionsschicht RDL2 und die dritte Redistributionsschicht RDL3 können ebenso auf eine ähnliche Art und Weise zu der Redistributionsschicht RDL1 gebildet werden.
  • Die erste TPV TPV1 kann das erste Panel PNL1 der ersten Schicht L1 in der dritten Richtung D3 durchdringen und kann mit dem externen Verbindungsanschluss SB und der First-First-Verdrahtung RD_1 der Redistributionsschicht RDL1 verbunden sein.
  • In einigen beispielhaften Ausführungsformen kann die erste TPV TPV1 wenigstens eines von Kupfer (Cu) und Wolfram (W) aufweisen. Beispielsweise kann die erste TPV TPV1 wenigstens eines sein ausgewählt aus der Gruppe welche aus Kupfer (Cu), Kupfer-Zinn (CuSn), Kupfer-Magnesium (CuMg), Kupfer-Nickel (CuNi), Kupfer-Zink (CuZn), Kupfer-Blei bzw. Kupfer-Palladium (CuPd), Kupfer-Gold (CuAu), Kupfer-Rhenium bzw. Kupfer-Wolfram(CuW) und Wolfram (W)-Legierung besteht, ist jedoch nicht darauf beschränkt. Beispielsweise kann die erste TPV TPV1 durch elektroloses Plattieren, Elektroplattieren, Sputtern oder einen Druckprozess gebildet werden.
  • Die zweite TPV TPV2 kann das zweite Panel PNL2 der zweiten Schicht L2 in der dritten Richtung D3 durchdringen und kann elektrisch mit der Redistributionsschicht RDL1 und der zweiten Redistributionsschicht RDL2 verbunden sein. Die dritte TPV TPV3 kann das dritte Panel PNL3 der dritten Schicht L3 in der dritten Richtung D3 durchdringen und kann elektrisch mit der zweiten Redistributionsschicht RDL2 und der dritten Redistributionsschicht RDL3 verbunden sein. Detaillierte Verbindungsbeziehungen zwischen der zweiten und dritten TPV TPV2 und TPV3 und den Redistributionsschichten werden später in der Beschreibung der 3 und 4 beschrieben werden. Die zweite TPV TPV2 und die dritte TPV TPV3 können ebenso in einer ähnlichen Art und Weise zu der ersten TPV TPV1 gebildet werden.
  • Der externe Verbindungsanschluss SB ist ein externer Eingangs-/Ausgangsanschluss und kann eine Lotkugel sein. Der externe Verbindungsanschluss SB kann unter dem Halbleiterpackage 100 angeordnet sein. Der externe Verbindungsanschluss SB kann elektrisch mit der ersten TPV TPV1 verbunden sein.
  • Das Halbleiterpackage 100 kann elektrisch nach außerhalb über den externen Verbindunganschluss SB verbunden sein.
  • In der vorliegenden beispielhaften Ausführungsform ist das Halbleiterpackage 100 als ein Panel-Level-Fan-Out-Package implementiert, es kann aber als ein Wafer-Level-Package WLP als ein Fan-Out-Package sowie als ein Panel-Level-Fan-Out-Package implementiert sein. In diesem Fall kann das Panel jeder Schicht ein Wafer sein, und die TPV kann eine TSV (Siliziumdurchkontaktierung) sein.
  • Obwohl in den Zeichnungen nicht gezeigt, können zusätzlich Schichten weiterhin auf die dritte Schicht L3 gestapelt sein. In einigen beispielhaften Ausführungsformen können zusätzliche Schichten ferner Vorrichtungen wie beispielsweise Kondensatoren oder Induktoren beziehungsweise Spulen aufweisen. Zusätzlich kann die zusätzliche Schicht dieselbe oder eine ähnliche Konstruktion wie die erste bis dritte Schicht L1 bis L3 aufweisen, sodass das Halbleiterpackage 100 ferner zusätzliche Halbleiterchips aufweisen kann.
  • 3 veranschaulicht eine Verbindungsbeziehung zwischen der ersten Redistributionsschicht RDL1, der zweiten Redistributionsschicht RDL2 und der dritten Redistributionsschicht RDL3 des Halbleiterpackage 100 der 1. 4 ist eine Draufsicht, welche die erste Redistributionsschicht RDL1, die zweite Redistributionsschicht RDL2 und die dritte Redistributionsschicht RDL3 in 3 jeweils veranschaulicht.
  • Bezug nehmend auf die 1 bis 4 kann der externe Verbindungsanschluss SB elektrisch mit der ersten TPV TPV1 verbunden sein. Die erste TPV TPV1 kann elektrisch mit der First-First-Verdrahtung RD1_1 der ersten Redistributionsschicht RDL1 verbunden sein. Die First-First-Verdrahtung RD1_1 kann elektrisch mit dem First-First-Puffer LB1_1 des ersten Halbleiterchips 110 verbunden sein. Der First-First-Puffer LB1_1 kann elektrisch mit der Second-First-Verdrahtung RD2_1 verbunden sein. Die Second-First-Verdrahtung RD2_ 1 kann elektrisch mit der dritten Kontaktstelle 113 verbunden sein, welche eine Eingangs-/Ausgangskontaktstelle des ersten Halbleiterchips 110 ist.
  • Die Second-First-Verdrahtung RD2_1 kann elektrisch mit der zweiten TPV TPV2 verbunden sein. Die zweite TPV TPV2 kann elektrisch mit der Second-Second-Verdrahtung RD2_2 der zweiten Redistributionsschicht RDL2 verbunden sein. Die Second-Second-Verdrahtung RD2_2 kann elektrisch mit der dritten Kontaktstelle verbunden sein, welche eine Eingangs-/Ausgangskontaktstelle des zweiten Halbleiterchips 120 ist.
  • Die Second-Second-Verdrahtung RD2_2 kann elektrisch mit der dritten TPV TPV3 verbunden sein. Die dritte TPV TPV3 kann elektrisch mit der Second-Third-Verdrahtung RD2_3 der dritten Redistributionsschicht RDL3 verbunden sein. Die Second-Third-Verdrahtung RD2_3 kann elektrisch mit der dritten Kontaktstelle verbunden sein, welche eine Eingangs-/Ausgangskontaktstelle des dritten Halbleiterchips 130 ist.
  • Hier können die erste TPV TPV1 und die zweite TPV TPV2 an unterschiedlichen Positionen auf einer Ebene angeordnet sein, welche durch die erste Richtung D1 und die zweite Richtung D2 gebildet wird, um nicht miteinander zu überlappen. Demnach können Elemente der ersten Schicht L1 und der zweiten Schicht L2 (der Halbleiterchip, die Redistributionsschicht und das Panel) in derselben Art und Weise unter Verwendung desselben Prozesses gebildet werden, und dann kann die erwünschte Struktur durch ein Laminieren der Schichten gebildet werden während die Position der TPV geändert wird.
  • 4 zeigt den Fluss von Signalen, welche durch die externen Verbindungsanschlüsse SB in die erste bis dritte Redistributionsschicht RDL1, RDL2 und RDL3 zugeführt werden. Durch den First-First-Puffer LB1_1 des ersten Halbleiterchip 110 werden eine Last der Innenseite und eine Last der Außenseite des Halbleiterpackage 100 getrennt, sodass eine Gesamtlast, welche auf das Halbleiterpackage 100 ausgeübt wird, verteilt oder verringert werden kann, verglichen mit dem Fall, wenn kein Puffer zwischen dem externen Verbindungsanschluss SB und den Eingangs-Ausgangskontaktstellen des ersten bis dritten Halbleiterchip 110, 120 und 130 existiert.
  • In der vorliegenden Ausführungsform wird, da nur der First-First-Puffer LB1_1, welcher der Puffer der ersten Schicht L1 ist, arbeitet, ein Signal, welches durch den First-First-Puffer LB1_1 wiederangetrieben wird, durch all die Halbleiterchips gemeinsam verwendet. Demnach kann, wenn die N Schichten gestapelt sind, die maximale Last N sein (maximal N Lasten).
  • Der First-First-Puffer LB1_1 kann ein bi-direktionaler Puffer sein, sodass in dem Fall des Lesens/Schreibens das Halbleiterpackage 100 ähnlich arbeiten kann.
  • Die 5A bis 5E sind vergrößerte Querschnittsansichten, welche verschiedene beispielhafte Ausführungsformen eines Abschnitts „A“ des Halbleiterpackage 100 der 1 veranschaulichen.
  • Bezug nehmend auf die 1 bis 5A können die erste TPV1 und die erste Redistributionsschicht RDL1 elektrisch/physikalisch miteinander verbunden sein, und erste Redistributionsschicht RDL1 und die zweite TPV TPV2 können elektrisch/physikalisch miteinander verbunden sein. Beispielsweise kann eine obere Oberfläche der ersten TPV TPV1 eine untere Oberfläche der ersten Redistributionsschicht RDL1 berühren beziehungsweise kontaktieren. In einigen beispielhaften Ausführungsformen kann die obere Oberfläche der ersten TPV TPV1 im Wesentlichen dieselbe Ebene wie die untere Oberfläche der ersten Redistributionsschicht RDL1 bilden.
  • Zusätzlich kann eine untere Oberfläche der zweiten TPV TPV2 die obere Oberfläche der ersten Redistributionsschicht RDL1 berühren. In einigen beispielhaften Ausführungsformen kann eine untere Oberfläche der zweiten TPV TPV2 im Wesentlichen dieselbe Ebene wie die obere Oberfläche der ersten Redistributionsschicht RDL1 bilden.
  • Bezug nehmend auf die 1 und 5B kann eine Erhebung BP_V zwischen der ersten Redistributionsschicht RDL1 und der zweiten TPV TPV2 platziert sein. In der 5B ist eine Erhebung gezeigt, die Anzahl von Erhebungen ist jedoch nicht darauf beschränkt. Beispielsweise kann die Erhebung BP_V Cu, Au, Ni, Al, Ag oder eine Legierung, welche wenigstens eines dieser Metalle aufweist, aufweisen. Demzufolge können die erste Redistributionsschicht RDL1 und die zweite TPV TPV2 elektrisch miteinander über die Erhebung BP_V verbunden sein. Ein Querschnitt der Erhebung BP_V kann beispielsweise kreisförmig sein, ist jedoch nicht darauf beschränkt.
  • Bezug nehmend auf die 1 und 5C kann die zweite TPV TPV2 einen Vorsprung WDV_b aufweisen, welcher in Richtung der ersten Redistributionsschicht RDL1 hervorsteht. Zusätzlich kann die erste Redistributionsschicht RDL1 eine Nut GV_b aufweisen, welche mit dem Vorsprung WDV_b kombiniert ist. In einigen beispielhaften Ausführungsformen kann eine Querschnittsform des Vorsprungs WDV_b und der Nut GV_b eine rechtwinklige beziehungsweise rechteckige Form sein. In den 5C bis 5E sind die Vorsprünge und die Nuten, welche mit den Vorsprüngen in Eingriff sind, eine nach der anderen gezeigt, die Anzahl von Vorsprüngen und Nuten ist jedoch nicht darauf beschränkt.
  • Bezug nehmend auf die 1 und 5D kann die zweite TPV TPV2 einen Vorsprung WDV_c aufweisen, welcher in Richtung der ersten Redistributionsschicht RDL1 hervorsteht. Zusätzlich kann die erste Redistributionsschicht RDL1 eine Nut GV_c aufweisen, welche mit dem Vorsprung WDV_c kombiniert ist. In einigen beispielhaften Ausführungsformen kann eine untere Oberfläche des Vorsprungs WDV_c ein konvexes Profil in Richtung der ersten Redistributionsschicht RDL1 haben. In anderen Worten gesagt kann die erste Redistributionsschicht RDL1 die Nut GV_c aufweisen, welche eine untere Oberfläche mit einem konkaven Profil in Richtung der zweiten TPV TPV2 hat, um mit dem Vorsprung WDV_c mit dem konvexen Profil in Eingriff zu gelangen.
  • Bezug nehmend auf die 1 und 5E kann die zweite TPV TPV2 einen Vorsprung WDV_d aufweisen, welcher in Richtung der ersten Redistributionsschicht RDL1 hervorsteht. Zusätzlich kann die erste Redistributionsschicht RDL1 eine Nut GV_d aufweisen, welche mit dem Vorsprung WDV_d kombiniert ist. In einigen beispielhaften Ausführungsformen kann eine Querschnittsform des Vorsprungs WDV_d und der Nut GV_d dreieckig sein.
  • Wie in den 5A bis 5E beschrieben ist, sind Elemente der ersten Schicht L1 und Elemente der zweiten Schicht L2 gestapelt, um das Halbleiterpackage 100 zu bilden. Obwohl nur eine stapelnde Beziehung der ersten und zweiten TPVs TPV 1 und TPV2 und der ersten Redistributionsschicht RDL1 beschrieben ist, können jeweilige Strukturen in einer ähnlichen Art und Weise zwischen der zweiten TPV TPV2, der dritten TPV TPV3, der zweiten Redistributionsschicht RDL2 und der dritten Redistributionsschicht RDL3 gestapelt sein.
  • 6 veranschaulicht eine Verbindungsbeziehung zwischen einer ersten Redistributionsschicht RDL1, einer zweiten Redistributionsschicht RDL2 und einer dritten Redistributionsschicht RDL3 eines Halbleiterpackage gemäß beispielhaften Ausführungsformen. 7 ist eine Draufsicht, welche die erste Redistributionsschicht RDL1, die zweite Redistributionsschicht RDL2 und die dritte Redistributionsschicht RDL3 in 6 jeweils veranschaulicht.
  • Bezug nehmend auf die 1, 6 und 7 kann das Halbleiterpackage im Wesentlichen das gleiche sein wie das Halbleiterpackage der 1 bis 4 mit Ausnahme einer Verbindungsbeziehung der Redistributionsschichten und TPVs. Demnach werden wiederholte Beschreibungen ausgelassen werden.
  • Der externe Verbindungsanschluss SB kann elektrisch mit der ersten TPV TPV1 verbunden sein. Die erste TPV TPV1 kann elektrisch mit der First-First-Verdrahtung RD1_1, der ersten Redistributionsschicht RDL1 verbunden sein. Die First-First-Verdrahtung RD1_1 kann elektrisch mit dem First-First-Puffer LB1_1 des ersten Halbleiterchips 110 verbunden sein. Der First-First-Puffer LB1_1 kann elektrisch mit der Second-First-Verdrahtung RD2_1 verbunden sein. Dies Second-First-Verdrahtung RD2_1 kann elektrisch mit der dritten Kontaktstelle 113 verbunden sein, welche eine Eingangs-/Ausgangskontaktstelle des ersten Halbleiterchips 110 ist.
  • Die Second-First-Verdrahtung RD2_1 kann elektrisch mit der zweiten TPV TPV2 verbunden sein. Die zweite TPV TPV2 kann elektrisch mit der Second-Second-Verdrahtung RD2_2 der zweiten Redistributionsschicht RDL2 verbunden sein. Die First-Second-Verdrahtung RD1_2 kann elektrisch mit dem Second-Second-Puffer LB2_2 des zweiten Halbleiterchips 120 verbunden sein. Die Second-Second-Verdrahtung RD2_2 kann elektrisch mit der dritten Kontaktstelle verbunden sein, welche eine Eingangs-/Ausgangskontaktstelle des zweiten Halbleiterchips 120 ist. Der Second-Second-Puffer LB2_2 kann elektrisch mit der First-Second-Verdrahtung RD1_2 verbunden sein.
  • Die First-Second-Verdrahtung RD1_2 kann elektrisch mit der dritten TPV TPV3 verbunden sein. Die dritte TPV TPV3 kann elektrisch mit der First-Third-Verdrahtung RD1_3 der dritten Redistributionsschicht RDL3 verbunden sein. Die First-Third-Verdrahtung RD1_3 kann elektrisch mit dem First-Third-Puffer LB1_3 des dritten Halbleiterchips 130 verbunden sein. Der First-Third-Puffer LB1_3 kann elektrisch mit der Second-Third-Verdrahtung RD2_3 verbunden sein. Die Second-Third-Verdrahtung RD2_3 kann elektrisch mit der dritten Kontaktstelle verbunden sein, welche eine Eingangs-/Ausgangskontaktstelle des dritten Halbleiterchips 130 ist.
  • 7 zeigt den Fluss von Signalen, welche durch die externen Verbindungsanschlüsse SB in die erste bis dritte Redistributionsschicht RDL1, RDL2 und RDL3 zugeführt werden. Eine Last der Innenseite und eine Last der Außenseite des Halbleiterpackage werden durch den First-First-Puffer LB1_1 des ersten Halbleiterchip 110 getrennt, eine Last der ersten Schicht und eine Last der zweiten und höherer Schichten werden durch den Second-Second-Puffer LB2_2 getrennt, und eine Last der zweiten Schicht und eine Last der dritten und höherer Schichten werden durch den First-Third-Puffer LB1_3 getrennt, sodass eine Gesamtlast des Halbleiterpackage verteilt oder verringert werden kann verglichen mit dem Fall, wenn kein Puffer zwischen dem externen Verbindungsanschluss SB und den Eingangs-/Ausgangskontaktstellen des ersten bis dritten Halbleiterchip 110, 120 und 130 existiert.
  • In der vorliegenden Ausführungsform kann, da jeder der Puffer in jeder Schicht arbeitet, die maximale Last 1 sein („max 1 load“), auch wenn die N Schichten gestapelt sind.
  • Der First-First-Puffer LB1_1 kann ein bi-direktionaler Puffer sein, sodass in dem Fall des Lesens/Schreibens das Halbleiterpackage ähnlich arbeiten kann.
  • 8 veranschaulicht eine Verbindungsbeziehung zwischen einer ersten Redistributionsschicht RDL1, einer zweiten Redistributionsschicht RDL2 und einer dritten Redistributionsschicht RDL3 eines Halbleiterpackage gemäß beispielhaften Ausführungsformen. 9 ist eine Draufsicht, welche die erste Redistributionsschicht RDL1, die zweite Redistributionsschicht RDL2 und die dritte Redistributionsschicht RDL3 in 8 jeweils veranschaulicht.
  • Bezug nehmend auf die 1, 8 und 9 kann das Halbleiterpackage im Wesentlichen dasselbe sein wie das Halbleiterpackage der 1 bis 4 mit Ausnahme einer Verbindungsbeziehung von Redistributionsschichten und TPVs und der Anzahl von Puffern jedes Halbleiterchip. Demnach werden wiederholte Beschreibungen ausgelassen werden.
  • Jeder des ersten bis dritten Halbleiterchip 110, 120 und 130 kann einen ersten bis sechsten Puffer aufweisen. Die erste bis vierte Redistributionsschicht RDL1, RDL2 und RDL3 können eine erste bis vierte Verdrahtung jeweils aufweisen. Zusätzlich kann jeder des ersten bis dritten Halbleiterchip 110, 120 und 130 ferner Kontaktstellen zum Verbinden des ersten bis sechsten Puffers mit den Verdrahtungen der Redistributionsschichten aufweisen.
  • Der externe Verbindungsanschluss SB kann elektrisch mit der ersten TPV TPV1 verbunden sein. Die erste TPV TPV1 kann elektrisch mit der First-First-Verdrahtung RD1_1 der ersten Redistributionsschicht RDL1 verbunden sein. Die First-First-Verdrahtung RD1_1 kann elektrisch mit den First-First-Puffer LB1_1 des ersten Halbleiterchips 110 verbunden sein. Der First-First-Puffer LB1_1 kann elektrisch mit der Second-First-Verdrahtung RD2_1 verbunden sein. Die Second-First-Verdrahtung RD2_1 kann elektrisch mit dem Third-First-Puffer LB3_1 verbunden sein. Der Third-First-Puffer LB3_1 kann elektrisch mit der Third-First-Verdrahtung RD3_1 verbunden sein. Die Third-First-Verdrahtung RD3_1 kann elektrisch mit dem Fifth-First-Puffer LB5_1 verbunden sein. Der Fifth-First-Puffer LB5_1 kann elektrisch mit der Fourth-First-Verdrahtung RD4_1 verbunden sein. Die Fourth-First-Verdrahtung RD4_1 kann elektrisch mit der dritten Kontaktstelle 113 verbunden sein, welche eine Eingangs-/Ausgangskontaktstelle des ersten Halbleiterchips 110 ist.
  • Die Second-First-Verdrahtung RD2_1 kann elektrisch mit der zweiten TPV TPV2 verbunden sein. Die zweite TPV TPV2 kann elektrisch mit der Second-Second-Verdrahtung RD2_2 der zweiten Redistributionsschicht RDL2 verbunden sein. Die First-Second-Verdrahtung RD1_2 kann elektrisch mit dem Second-Second-Puffer LB2_2 und dem Fourth-Second-Puffer LB4_2 des zweiten Halbleiterchips 120 verbunden sein. Der Second-Second-Puffer LB2_2 kann elektrisch mit der Second-First-Verdrahtung RD2_1 verbunden sein. Der Fourth-Second-Puffer LB4_2 kann elektrisch mit der Third-Second-Verdrahtung RD3_2 verbunden sein. Die Third-Second-Verdrahtung RD3_2 kann elektrisch mit dem Fifth-Second-Puffer LB5_2 verbunden sein. Der Fifth-Second-Puffer LB5_2 kann elektrisch mit der Fourth-Second-Verdrahtung RD4_2 verbunden sein. Die Fourth-Second-Verdrahtung RD4_2 kann elektrisch mit der dritten Kontaktstelle verbunden sein, welche eine Eingangs-/Ausgangskontaktstelle des zweiten Halbleiterchips 120 ist.
  • Die First-Second-Verdrahtung RD1_2 kann elektrisch mit der dritten TPV TPV3 verbunden sein. Die dritte TPV TPV3 kann elektrisch mit der First-Third-Verdrahtung RD1_3 der dritten Redistributionsschicht RDL3 verbunden sein. Die First-Third-Verdrahtung RD1_3 kann elektrisch mit dem First-Third-Puffer LB1_3 und dem Fifth-Third-Puffer LB5_3 des dritten Halbleiterchips 130 verbunden sein. Der First-Third-Puffer LB1_3 kann elektrisch mit der Second-Third-Verdrahtung RD2_3 verbunden sein. Der Fifth-Third-Puffer LB5_3 kann elektrisch mit der Fourth-Third-Verdrahtung RD4_3 verbunden sein. Die Fourth-Third-Verdrahtung RD4_3 kann elektrisch mit der dritten Kontaktstelle verbunden sein, welche eine Eingangs-/Ausgangskontaktstelle des dritten Halbleiterchips 130 ist.
  • 9 zeigt den Fluss von Signalen, welche durch die externen Verbindungsanschlüsse SB in die erste bis dritte Redistributionsschicht RDL1, RDL2 und RDL3 zugeführt werden. Eine Last der Innenseite und eine Last der Außenseite des Halbleiterpackage werden durch den First-First-Puffer LB1_1 des ersten Halbleiterchip 110 getrennt, eine Last der ersten Schicht und eine Last der zweiten und höherer Schichten werden durch den Second-Second-Puffer LB2_2 getrennt, und eine Last der zweiten Schicht und eine Last der dritten und höherer Schichten werden durch den First-Third-Puffer LB1_3 getrennt, sodass eine Gesamtlast des Halbleiterpackage verteilt oder verringert werden kann verglichen mit dem Fall, wenn kein Puffer zwischen dem externen Verbindungsanschluss SB und den Eingangs-/Ausgangskontaktstellen des ersten bis dritten Halbleiterchip 110, 120 und 130 existiert.
  • Zusätzlich kann, da die Anzahl von Puffern in jeder Redistributionsschicht die gleiche ist oder die Anzahl von Puffern, welche durch die Eingangs-/Ausgangskontaktstellen jedes des ersten bis dritten Halbleiterchip 110, 120 und 130 hindurchtreten, gleich drei ist, ein Verzögerungsproblem aufgrund einer Differenz in der Anzahl von Puffern gelöst werden. In dieser Ausführungsform ist eine Drei-Schicht-Stapelstruktur, welche drei Puffer für jede Schicht aufweist, beispielhaft dargestellt. Der Halbleiterchip und die Redistributionsschicht können jedoch entworfen sein um N Puffer für jede Schicht aufzuweisen, sodass derselbe Effekt erreicht werden kann.
  • 10 ist eine Querschnittsansicht, welche ein Halbleiterpackage 200 gemäß beispielhaften Ausführungsformen veranschaulicht. Die 11A, 11B und 11C sind jeweils eine Draufsicht und eine Querschnittsansicht eines Abschnitts einer ersten Schicht L1 des Halbleiterpackage 200 der 10, welches einen ersten Halbleiterchip 210 gemäß den beispielhaften Ausführungsformen aufweist. 12 veranschaulicht eine Verbindungsbeziehung zwischen einer ersten Redistributionsschicht RDL1, einer zweiten Redistributionsschicht RDL2 und einer dritten Redistributionsschicht RDL3 des Halbleiterpackage 200 der 10 gemäß einer beispielhaften Ausführungsform. 13 ist eine Draufsicht, welche die erste Redistributionsschicht RDL1, die zweite Redistributionsschicht RDL2 und die dritte Redistributionsschicht RDL3 in 12 jeweils gemäß einer beispielhaften Ausführungsform veranschaulicht.
  • Bezug nehmend auf die 10 bis 13 ist das Halbleiterpackage 200 im Wesentlichen dasselbe wie das Halbleiterpackage 100 der 1 bis 4 mit Ausnahme dessen, das Positionen der externen Verbindungsanschlüsse SB und erster bis dritter Schichten L1, L2 und L3 umgedreht sind. Demnach werden wiederholte Beschreibungen ausgelassen werden.
  • Das Halbleiterpackage 200 kann eine erste Redistributionsschicht RDL1, eine erste Schicht L1, eine zweite Redistributionsschicht RDL2, eine zweite Schicht L2, eine dritte Redistributionsschicht RDL3, eine dritte Schicht L3 und einen externen Verbindungsanschluss SB aufweisen.
  • Die erste Redistributionsschicht RDL1 kann auf den externen Verbindungsanschlüssen SB angeordnet sein. Die erste Schicht L1 kann auf der ersten Redistributionsschicht RDL1 angeordnet sein. Die zweite Redistributionsschicht RDL2 kann auf der ersten Schicht L1 angeordnet sein. Die zweite Schicht L2 kann auf der zweiten Redistributionsschicht RDL2 angeordnet sein. Die dritte Redistributionsschicht RDL3 kann auf der zweiten Schicht L2 angeordnet sein. Die dritte Schicht L3 kann auf der dritten Redistributionsschicht RDL3 angeordnet sein.
  • Ein erster Halbleiterchip 210 kann einen Puffer LB_1 aufweisen. Ein zweiter Halbleiterchip 220 kann einen Puffer LB_2 aufweisen. Ein dritter Halbleiterchip 230 kann einen Puffer LB_3 aufweisen. Das heißt, dass jeder der Halbleiterchips einen Puffer aufweisen kann. Der Puffer kann ein bi-direktionaler Puffer sein.
  • Die externen Verbindungsanschlüsse SB können elektrisch mit einer First-First-Verdrahtung RD1_1 der ersten Redistributionsschicht RDL1 verbunden sein. Die First-First-Verdrahtung RD1_1 kann elektrisch mit dem Puffer LB_1 verbunden sein. Der Puffer LB_1 kann elektrisch mit einer Second-First-Verdrahtung RD2_1 verbunden sein. Die Second-First-Verdrahtung RD2_1 kann elektrisch mit einer ersten TPV TPV1 und einer dritten Kontaktstelle 213, welche eine Eingangs-/Ausgangskontaktstelle des ersten Halbleiterchips 210 ist, verbunden sein.
  • Die erste TPV TPV1 kann elektrisch mit der Second-Second-Verdrahtung RD2_2 der zweiten Redistributionsschicht RDL2 verbunden sein. Die Second-Second-Verdrahtung RD2_2 kann elektrisch mit der zweiten TPV TPV2 verbunden sein. Die Second-Second-Verdrahtung RD2_2 kann elektrisch mit einer dritten Kontaktstelle verbunden sein, welche eine Eingangs-/Ausgangskontaktstelle des zweiten Halbleiterchips 220 ist.
  • Die zweite TDV TPV2 kann elektrisch mit der Second-Third-Verdrahtung RD2_3 der dritten Redistributionsschicht RDL3 verbunden sein. Die Second-Third-Verdrahtung RD2_3 kann elektrisch mit einer dritten Kontaktstelle verbunden sein, welche eine Eingangs-/Ausgangskontaktstelle des zweiten Halbleiterchips 230 ist.
  • Gemäß der vorliegenden Ausführungsform kann, da die externen Verbindungsanschlüsse SB direkt mit der ersten Redistributionsschicht RDL1 verbunden sind, anders als in dem Halbleiterpackage 100 der 1 bis 4 dieselbe Schaltungskonfiguration mit nur einem Puffer realisiert werden. Demnach ist die Struktur des Halbleiterpackage 200 vereinfacht und der Herstellungsprozess kann vereinfacht werden.
  • 14 ist eine Querschnittsansicht, welche ein Halbleiterpackage 300 gemäß beispielhaften Ausführungsformen veranschaulicht. 15 veranschaulicht eine Verbindungsbeziehung zwischen einer ersten Redistributionsschicht RDL1, einer zweiten Redistributionsschicht RDL2 und einer dritten Redistributionsschicht RDL3 des Halbleiterpackage 300 der 14. 16 ist eine Draufsicht, welche die erste Redistributionsschicht RDL1, die zweite Redistributionsschicht RDL2 und die dritte Redistributionsschicht RDL3 in 15 jeweils veranschaulicht.
  • Bezug nehmend auf die 14 bis 16 ist das Halbleiterpackage 300 im Wesentlichen dasselbe wie das Halbleiterpackage 200 der 10 bis 13 mit Ausnahme dessen, dass die erste bis dritte Schicht L1, L2 und L3 alternierend in einer invertierten Art und Weise angeordnet sind. Demnach werden wiederholte Beschreibungen ausgelassen werden.
  • Das Halbleiterpackage 300 kann eine erste Redistributionsschicht RDL1, eine erste Schicht L1, eine zweite Schicht L2, eine zweite Redistributionsschicht RDL2, eine dritte Redistributionsschicht RDL3, eine dritte Schicht L3 und einen externen Verbindungsanschluss SB aufweisen.
  • Die erste Redistributionsschicht RDL1 kann auf den externen Verbindungsanschlüssen SB angeordnet sein. Die erste Schicht L1 kann auf der ersten Redistributionsschicht RDL1 angeordnet sein. Die zweite Schicht L2 kann auf der ersten Schicht L1 angeordnet sein. Die zweite Redistributionsschicht RDL2 kann auf der zweiten Schicht L2 angeordnet sein. Die dritte Redistributionsschicht RDL3 kann auf der zweiten Redistributionsschicht RDL2 angeordnet sein. Die dritte Schicht L3 kann auf der dritten Redistributionsschicht RDL3 angeordnet sein.
  • Ein erster Halbleiterchip 310 kann einen Puffer LB_1 aufweisen. Ein zweiter Halbleiterchip 320 kann einen Puffer LB_2 aufweisen. Ein dritter Halbleiterchip kann einen Puffer LB_3 aufweisen. Das heißt, dass jeder der Halbleiterchips einen Puffer aufweisen kann. Der Puffer kann ein bi-direktionaler Puffer sein.
  • Die externen Verbindungsanschlüsse SB können elektrisch mit einer ersten Verdrahtung RD1_1 der ersten Redistributionsschicht RDL1 verbunden sein. Die First-First-Verdrahtung RD1_1 kann elektrisch mit dem Puffer LB_1 verbunden sein. Der Puffer LB_1 kann elektrisch mit einer Second-First-Verdrahtung RD2_1 verbunden sein. Die Second-First-Verdrahtung RD2_1 kann elektrisch mit einer ersten TPV TPV1 und einer dritten Kontaktstelle verbunden sein, welche eine Eingangs-/Ausgangskontaktstelle des ersten Halbleiterchips 310 ist.
  • Die erste TPV TPV1 kann elektrisch und physikalisch direkt mit einer zweiten TPV TPV2 verbunden sein. Die zweite TPV TPV2 kann elektrisch mit einer Second-Second-Verdrahtung RD2_2 der zweiten Redistributionsschicht RDL2 verbunden sein. Die Second-Second-Verdrahtung RD2_2 kann elektrisch mit dem Puffer LB_2 verbunden sein. Der Puffer LB_2 kann elektrisch mit der First-Second-Verdrahtung RD1_2 verbunden sein. Die Second-Second-Verdrahtung RD2_2 kann elektrisch mit einer First-Third-Verdrahtung RD1_3 der dritten Redistributionsschicht RDL3 verbunden sein. Hier können, da die Second-Second-Verdrahtung RD2_2 und die First-Third-Verdrahtung RD1_3 einander zugewandt sind, diese miteinander ohne eine zusätzliche TPV verbunden sein. Die Second-Second-Verdrahtung RD2_2 kann elektrisch mit einer dritten Kontaktstelle verbunden sein, welche eine Eingangs-/Ausgangskontaktstelle des zweiten Halbleiterchips 320 ist.
  • Die First-Third-Verdrahtung RD1_3 kann elektrisch mit dem Puffer LB_3 verbunden sein. Der Puffer LB_3 kann elektrisch mit einer Second-Third-Verdrahtung RD2_3 verbunden sein. Die Second-Third-Verdrahtung RD2_3 kann elektrisch mit einer dritten Kontaktstelle verbunden sein, welche eine Eingangs-/Ausgangskontaktstelle des dritten Halbleiterchips 330 ist.
  • Gemäß der vorliegenden Ausführungsform kann, da die erste Schicht, die zweite Schicht und die dritte Schicht alternierend umgedreht sind, anders als in dem Halbleiterpackage 100 der 6 und 7, dieselbe Schaltungskonfiguration mit nur einem Puffer realisiert werden. Demnach ist eine Struktur des Halbleiterpackage 300 vereinfacht und ein Herstellungsprozess kann vereinfacht werden. Zusätzlich können, da Positionen der TPVs und der Halbleiterchips und der Verdrahtungsstruktur der Redistributionsschicht identisch zueinander in der ersten Schicht, der zweiten Schicht und der dritten Schicht sind, diese unter Verwendung desselben Prozesses hergestellt werden. Demzufolge können die Herstellungskosten verringert werden.
  • 17 ist eine Querschnittsansicht, welche ein Halbleiterpackage 400 gemäß beispielhaften Ausführungsformen veranschaulicht.
  • Bezug nehmend auf 17 kann das Halbleiterpackage 400 ferner Lotkugeln SB und SB', ein viertes Panel PNL4 und eine vierte Redistributionsschicht RDL4 gestapelt in einer dritten Richtung D3 auf dem vierten Panel PNL4 haben, einen vierten Halbleiterchip 410, welcher elektrisch mit der vierten Redistributionsschicht RDL4 über eine Kontaktstelle verbunden ist, und eine Formmasseschicht MD, welche den vierten Halbleiterchip 410 bedeckt. Zusätzlich kann das Halbleiterpackage 400 ferner eine vierte TPV4 aufweisen, welche elektrisch mit der vierten Redistributionsschicht RDL4 und der Lotkugel SB durch die Formmasseschicht MD verbunden ist, und ein fünftes TPV TPV5, welches elektrisch mit der vierten Redistributionsschicht RDL und der Lotkugel SB' über das vierte Panel PNL4 verbunden ist.
  • Das Halbleiterpackage 400, welches in 17 gezeigt ist, kann die Halbleiterpackages sein, welche in den 6 bis 16 beschrieben sind sowie das Halbleiterpackage 100, welches in den 1 bis 4 beschrieben ist. Detaillierte Beschreibungen davon werden ausgelassen werden.
  • Die Formmasseschicht MD kann den vierten Halbleiterchip 410 einformen. Wenigstens ein Abschnitt der vierten TPV TPV4 kann nach außerhalb von der Formmasseschicht MD freiliegend sein. Die Formmasseschicht MD kann eine Polymerschicht wie beispielsweise ein Harz aufweisen. Die Formmasseschicht MD kann beispielsweise eine Epoxidformzusammensetzung (EMC) aufweisen.
  • Der vierte Halbleiterchip 410 kann ein Halbleiterchip oder ein Logikchip sein. Beispielsweise kann, wenn der erste bis dritte Halbleiterchip (siehe 110, 120 und 130 in 1) Speicherchips sind, der vierte Halbleiterchip 410 einen Speichercontroller zum Steuern des ersten bis dritten Halbleiterchip aufweisen. Das Halbleiterpackage 400 kann beispielsweise ein Ein-Chip-System (SoC) oder ein System im Package (SIP) aufweisen.
  • Das Halbleiterpackage 400 kann ferner eine erste isolierende Schicht IL1, eine zweite isolierende Schicht IL2 und eine zusätzliche Schicht AD aufweisen, welche zwischen der ersten isolierenden Schicht IL1 und der zweiten isolierenden Schicht IL2 gebildet ist. In einigen beispielhaften Ausführungsformen kann die zusätzliche Schicht AD eine Vorrichtung wie beispielsweise einen Kondensator oder eine Spule aufweisen. Alternativ kann die zusätzliche Schicht AD zusätzliche Halbleiterchips aufweisen, welche dieselbe oder eine ähnliche Struktur wie die erste bis dritte Schicht (siehe L1 bis L3 in 1) aufweisen.
  • 18 ist ein Blockschaltbild, welches schematisch ein elektronisches System veranschaulicht, welches ein Halbleiterpackage gemäß beispielhaften Ausführungsformen aufweist.
  • Bezug nehmend auf 18 kann ein elektronisches System 1000 eine Steuereinheit 1010, eine Eingangseinheit 1020 eine Ausgangseinheit 1030 und eine Speichereinheit 1040 aufweisen, und kann ferner eine Kommunikationseinheit 1050 und/oder andere Operationseinheiten 1060 aufweisen.
  • Die Steuereinheit 1010 kann das elektronische System 1000 und jede der Komponenten kollektiv steuern. Die Steuereinheit 1010 kann eine zentrale Verarbeitungseinheit (CPU = Central Processing Unit = zentrale Verarbeitungseinheit) oder eine zentrale Steuereinheit sein. Die Eingangseinheit 1020 kann elektrische Befehlssignale zu der Steuereinheit 1010 senden. Die Eingangseinheit 1020 kann eine Tastatur, ein Tastenfeld, eine Mouse, ein Touchpad, einen Bilderkenner wie beispielsweise einen Scanner oder verschiedene Eingangssensoren aufweisen. Die Ausgangseinheit 1030 kann elektrische Signale von der Controllereinheit 1010 empfangen und Ergebnisse, welche durch das elektronische System 1000 verarbeitet sind, ausgeben. Die Ausgangseinheit 1030 kann einen Monitor, einen Drucker, einen Strahlprojektor oder verschiedene mechanische Vorrichtungen aufweisen.
  • Die Speichereinheit 1040 kann eine Komponente für ein vorübergehendes oder permanentes Speichern elektrischer Signale sein, welche zu verarbeiten sind, oder durch die Steuereinheit 1010 verarbeitet wurden. Die Speichereinheit 1040 kann physikalisch oder elektrisch verbunden oder gekoppelt sein mit der Steuereinheit 1010. Die Kommunikationseinheit 1050 kann elektrische Befehlssignale von der Steuereinheit 1010 empfangen und elektrische Signale senden zu oder elektrische Signale empfangen von anderen elektronischen Systemen. Die anderen Operationseinheiten 1060 können physikalische oder mechanische Operationen gemäß Befehlen der Steuereinheit 1010 durchführen.
  • In beispielhaften Ausführungsformen kann wenigstens einer der Steuereinheit 1010, der Eingangseinheit 1020, der Ausgangseinheit 1030, der Speichereinheit 1040, der Kommunikationseinheit 1050 und der anderen Operationseinheit 1060 das Halbleiterpackage aufweisen, welches in 1 bis 13 offenbart ist. Demzufolge kann ein Volumen des elektronischen Systems 1000 verringert werden und die Lese-/Schreib-Last kann verringert werden.
  • 19 ist ein Flussdiagramm, welches ein Verfahren zum Herstellen eines Halbleiterpackage gemäß beispielhaften Ausführungsformen veranschaulicht. Die 20A, 20B, 20C und 20D sind Querschnittsansichten, welche ein Verfahren zum Herstellen des Halbleiterpackage 100 der 1 veranschaulichen.
  • Bezug nehmend auf die 19 und 20A bis 20D kann das Verfahren zum Herstellen des Halbleiterpackage ein Bilden einer ersten Schicht S100, ein Stapeln einer zweiten Schicht S200, ein Stapeln einer dritten Schicht S300 und ein Verbinden eines externen Verbindungsanschlusses S400 aufweisen. Der Schritt S100 kann ein Anordnen eines Die und einer Durchkontaktierung in der ersten Schicht aufweisen S110 und ein Bilden einer ersten Redistributionsschicht S120. Der Schritt S200 kann ein Anordnen eines Die und einer Durchkontaktierung in der zweiten Schicht aufweisen S210, ein Bilden einer zweiten Redistributionsschicht S220 und ein Stapeln der zweiten Schicht auf der ersten Schicht S230. Der Schritt S300 kann ein Anordnen eines Die und einer Durchkontaktierung in der dritten Schicht aufweisen S310, ein Bilden einer dritten Redistributionsschicht S320 und ein Stapeln der dritten Schicht auf der zweiten Schicht S330.
  • Die Halbleiterchips 110, 120 und 130 und die TPVs TPV1, TPV2 und TPV3 können auf dem ersten, zweiten und dritten Panel PNL1, PNL2 und PNL3 jeweils angeordnet sein, um eine erste, eine zweite und eine dritte Schicht L1, L2 und L3 zu bilden (S110, S210, S310). Beispielsweise kann jedes des ersten, zweiten und dritten Panels PNL1, PNL2, PNL3 Teile von unterschiedlichen Panels sein oder können unterschiedliche Teile sein, welche in demselben Panel enthalten sind.
  • In einigen beispielhaften Ausführungsformen können die erste, zweite und/oder dritte Schicht L1, L2 und L3 basierend auf einem Wafer Level Package (WLP)-Prozess gebildet werden. Zusätzlich können in einigen beispielhaften Ausführungsformen die erste, zweite und/oder dritte Schicht L1, L2 und L3 basierend auf einem Panel Level Package (PLP)-Prozess gebildet werden.
  • In der vorliegenden Ausführungsform sind TPVs TPV1, TPV2 und TPV3 in dem ersten, zweiten und dritten Panel PNL1, PNL2, PNL3 angeordnet, sie ist aber jedoch nicht darauf beschränkt. Das heißt beispielsweise, dass die TPV in dem dritten Panel PNL3 nicht gebildet sein kann.
  • In der vorliegenden Ausführungsform kann der erste Aufnahmeabschnitt AC1 durch einen Kavitätserzeugungsprozess für das erste Panel PNL1 gebildet werden. Nachdem der Aufnahmeabschnitt AC1 gebildet ist, kann der erste Halbleiterchip 110 in dem ersten Aufnahmeabschnitt AC1 angeordnet werden. Der erste Halbleiterchip 110 kann eine erste Oberfläche F1 haben, auf welcher die erste bis dritte Kontaktstelle freiliegend sind.
  • Und dann können die erste, zweite und dritte Redistributionsschicht RDL1, RDL2 und RDL3 auf der ersten, zweiten und dritten Schicht L1, L2 und L3 jeweils gebildet werden (S120, S220 und S320). Beispielsweise können die erste, zweite und dritte Redistributionsschicht RDL1, RDL2 und RDL3 durch verschiedene Abscheidungsprozesse wie beispielsweise Sputtern, Elektrolytplattieren, elektroloses Plattieren oder Drucken gebildet werden.
  • Und dann kann die zweite Schicht L2, auf welcher die zweite Redistributionsschicht RDL2 gebildet ist, auf die erste Redistributionsschicht RDL1 gestapelt werden (S230), und die dritte Schicht L3 kann auf die zweite Redistributionsschicht RDL2 gestapelt werden (S330).
  • Und dann kann das Halbleiterpackage 100 durch ein Bonden der Lotkugeln, welche die externen Verbindungsanschlüsse SB sind, an die erste TPV TPV1 hergestellt werden (S400).
  • Die 21A, 21B, 21C und 21D sind Querschnittsansichten, welche ein Verfahren zum Herstellen des Halbleiterpackage 200 der 19 veranschaulichen.
  • Bezug nehmend auf die 21A bis 21D ist das Verfahren zum Herstellen des Halbleiterpackage 200 im Wesentlichen dasselbe wie das Verfahren der 19 und 20A bis 20D mit Ausnahme einer Position, an welcher der externe Kontaktanschluss SB angebracht ist, und eine Richtung, in welcher die erste, die zweite und die dritte Schicht L1, L2, L3 gestapelt sind. Demnach werden die nächsten Beschreibungen ausgelassen werden.
  • Die zweite Schicht L2, auf welcher die zweite Redistributionsschicht RDL2 gebildet ist, kann auf die erste Schicht L1, auf welcher die erste Redistributionsschicht RDL1 gebildet ist (S330) gestapelt werden, und die dritte Schicht L3 kann auf die zweite Schicht L2 gestapelt werden (S330).
  • Lotkugeln, welche die externen Verbindungsanschlüsse SB sind, können an die erste Redistributionsschicht RDL1 gebondet werden (S400).
  • Die 22A, 22B, 22C und 22D sind Querschnittsansichten, welche ein Verfahren zum Herstellen des Halbleiterpackage 300 der 17 veranschaulichen.
  • Bezug nehmend auf die 22A bis 22D ist das Verfahren zum Herstellen des Halbleiterpackage 200 im Wesentlichen dasselbe wie das Verfahren der 21A bis 21D mit der Ausnahme einer Stapelrichtung einer zweiten Schicht L2. Demnach werden wiederholte Beschreibungen ausgelassen werden.
  • Die zweite Schicht L2, auf welcher die zweite Redistributionsschicht RDL2 gebildet ist, kann auf die erste Schicht L1, auf welcher die erste Redistributionsschicht RDL1 gebildet ist, gestapelt werden (S230), und dann kann die dritte Schicht L3 auf der zweiten Schicht L2 gestapelt werden (S330).
  • Lotkugeln, welche die externen Verbindungsanschlüsse SB sind, können an die erste Redistributionsschicht RDL1 gebondet werden (S400).
  • Gemäß den Halbleiterpackages der beispielhaften Ausführungsformen werden durch einen Puffer eines Halbleiterchip in einer ersten Schicht eine Last der Innenseite und eine Last der Außenseite des Halbleiterpackage getrennt, sodass eine Last, welche auf das Halbleiterpackage ausgeübt wird, verteilt oder verringert werden kann, verglichen mit dem Fall, in dem kein Puffer zwischen einem externen Verbindungsanschluss und Eingangs-/Ausgangskontaktstellen der Halbleiterchips existiert.
  • Zusätzlich hat anders als eine Drahtbondingpackagestruktur das Halbleiterpackage eine laminierte Struktur von Durchkontaktierungen und ein Mehrfachstapeln ist möglich ohne eine Last zu erhöhen, da die Last durch den Puffer des Halbleiterchip verteilt oder verringert wird.
  • Zusätzlich ist es möglich, Positionen der Durchkontaktierungen und Verdrahtungsstruktur der Redistributionsschicht für jede Schicht genau zu entwickeln, um nicht den Puffer in dem Halbleiterchip zu verwenden oder um den Puffer in dem Halbleiterchip zu verwenden und demnach kann eine erwünschte Schaltung gebildet werden.
  • Zusätzlich kann die Anzahl von Puffern, welche durch die Eingangs-/Ausgangskontaktstellen des Halbleiterchips hindurchtreten, für jede Schicht angepasst werden, sodass die Verzögerungsdifferenz für jede Schicht verringert werden kann.
  • Die vorliegende Erfindung kann auf verschiedene Vorrichtungen und Systeme einschließlich Ein-Chip-Systeme und Speichervorrichtungen anwendbar sein. Demnach kann die vorliegende Erfindung angewandt werden auf ein Mobiltelefon, ein Smartphone, einen persönlichen digitalen Assistenten (PDA), einen tragbaren Medienabspieler (PMP), eine Digitalkamera, einen Camcorder, einem Personalcomputer (PC), einen Servercomputer, eine Workstation, ein Notebook, einen digitalen Fernseher (TV), eine Set-Top-Box, einen Musikabspieler, Intemet-of-Things (IoT)-Vorrichtungen, Vorrichtungen virtualer Realität (VR), Augmented Reality (AR)-Vorrichtungen und dergleichen.
  • Das Voranstehende ist veranschaulichend für beispielhafte Ausführungsformen und darf nicht als beschränkend dafür betrachtet werden. Obwohl einige beispielhafte Ausführungsformen beschrieben wurden, werden Fachleute bereitwillig anerkennen, dass viele Modifikationen in beispielhaften Ausführungsformen möglich sind, ohne materiell von den neuen Lehren und Vorteilen des erfinderischen Konzepts abzuweichen. Demzufolge sind alle solche Modifikationen vorgesehen, um innerhalb des Umfangs von beispielhaften Ausführungsformen, wie sie in den Ansprüchen definiert sind, enthalten zu sein.

Claims (14)

  1. Halbleiterpackage (100; 200; 300; 400), das Folgendes aufweist: eine erste Schicht (L1), welche einen ersten Halbleiterchip (110; 210; 310) und eine erste Durchkontaktierung (TPV1) aufweist; eine erste Redistributionsschicht (RDL1), welche auf einer Oberfläche der ersten Schicht (L1) angeordnet ist, und eine First-First-Verdrahtung (RD1_1) und eine Second-First-Verdrahtung (RD2_1) aufweist; und eine zweite Schicht (L2), welche einen zweiten Halbleiterchip (120; 220; 320) aufweist und auf der ersten Schicht (L1) gestapelt ist, und wobei der erste Halbleiterchip (110; 210; 310) einen First-First-Puffer (LB1_1) aufweist, und der First-First-Puffer (LB1_1) elektrisch zwischen die First-First-Verdrahtung (RD1_1) und die Second-First-Verdrahtung (RD2_1) geschaltet ist, wobei der erste Halbleiterchip (110; 210; 310) eine First-First-Kontaktstelle (111; 211), eine Second-First-Kontaktstelle (112; 212) und eine Third-First-Kontaktstelle (113; 213) aufweist, wobei der First-First-Puffer (LB1_1) elektrisch zwischen die First-First-Kontaktstelle (111; 211) und die Second-First-Kontaktstelle (112; 212) geschaltet ist, wobei die First-First-Verdrahtung (RD1_1) mit der First-First-Kontaktstelle (111; 211) verbunden ist, wobei die Second-First-Verdrahtung (RD2_1) mit der Second-First-Kontaktstelle (112; 212) und der Third-First-Kontaktstelle (113; 213) verbunden ist, und wobei die First-First-Verdrahtung (RD1_1) mit einem externen Verbindungsanschluss (SB) verbunden ist, welcher ein Eingangs-/Ausgangsanschluss ist.
  2. Halbleiterpackage (100; 200; 300; 400) nach Anspruch 1, wobei die erste Redistributionsschicht (RDL1) zwischen der ersten Schicht (L1) und der zweiten Schicht (L2) angeordnet ist, und wobei die erste Durchkontaktierung (TPV1) elektrisch mit der First-First-Verdrahtung (RD1_1) und dem externen Verbindungsanschluss (SB) verbunden ist.
  3. Halbleiterpackage (100; 200; 300; 400) nach Anspruch 2, ferner aufweisend eine zweite Redistributionsschicht (RDL2), angeordnet auf der zweiten Schicht (L2) und aufweisend eine First-Second-Verdrahtung und eine Second-Second-Verdrahtung (RD2_2), und wobei die zweite Schicht (L2) ferner eine zweite Durchkontaktierung (TPV2) aufweist, und wobei die zweite Durchkontaktierung (TPV2) elektrisch mit der Second-First-Verdrahtung (RD2_1) der ersten Redistributionsschicht (RDL1) und der Second-Second-Verdrahtung (RD2 _2) der zweiten Redistributionsschicht (RDL2) verbunden ist.
  4. Halbleiterpackage (100; 200; 300; 400) nach Anspruch 3, wobei der erste Halbleiterchip (110) ferner einen Second-First-Puffer (LB2_1) aufweist, und wobei der Second-First-Puffer (LB2_1) elektrisch zwischen der Second-First-Verdrahtung (RD2_1) und der First-First-Verdrahtung (RD1_1) verbunden ist.
  5. Halbleiterpackage (100; 200; 300; 400) nach Anspruch 4, wobei die erste Redistributionsschicht (RDL1) ferner eine Third-First-Verdrahtung (RD3_1) aufweist, wobei der erste Halbleiterchip (110) ferner einen Third-First-Puffer (LB3_1) aufweist, und wobei der Third-First-Puffer (LB3_1) elektrisch zwischen der Second-First-Verdrahtung (RD2_1) und der Third-First-Verdrahtung (RD3_1) verbunden ist.
  6. Halbleiterpackage (100; 200; 300; 400) nach Anspruch 1, wobei die erste Schicht (L1) ferner ein erstes Panel (PNL1) aufweist, welches mit einem ersten Aufnahmeabschnitt (AC1) zum Aufnehmen des ersten Halbleiterchip (110, 210, 310) ausgebildet ist, und wobei die erste Durchkontaktierung (TPV1) eine Panel- Durchkontaktierung (TPV) durch das erste Panel (PNL1) ist.
  7. Halbleiterpackage (100; 200; 300; 400) nach Anspruch 1, ferner aufweisend einen externen Verbindungsanschluss (SB), welcher ein Eingangs-/Ausgangsanschluss ist, und wobei die erste Schicht (L1) zwischen der ersten Redistributionsschicht (RDL1) und der zweiten Schicht (L2) angeordnet ist, und der externe Verbindungsanschluss (SB) auf der ersten Redistributionsschicht (RDL1) angeordnet ist, und die erste Redistributionsschicht (RDL1) zwischen dem externen Verbindungsanschluss (SB) und der ersten Schicht (L1) angeordnet ist.
  8. Halbleiterpackage (100; 200; 300; 400) nach Anspruch 7, wobei die First-First-Verdrahtung (RD1_1) elektrisch mit der Second-First-Verdrahtung (RD2_1) verbunden ist, und wobei die Second-First-Verdrahtung (RD2_1) elektrisch mit der ersten Durchkontaktierung (TPV1) verbunden ist.
  9. Halbleiterpackage (100; 200; 300; 400) nach Anspruch 8, ferner aufweisend eine zweite Redistributionsschicht (RDL2), welche auf der zweiten Schicht (L2) angeordnet ist und eine First-Second-Verdrahtung (RD1_2) und ein Second-Second-Verdrahtung (RD2_2) aufweist, und wobei der zweite Halbleiterchip (120, 220, 320) einen First-Second-Puffer (LB1_2), eine First-Second-Kontaktstelle und eine Second-Second-Kontaktstelle und eine Third-Second-Kontaktstelle aufweist, wobei der First-Second-Puffer (LB1_2) elektrisch zwischen der First-Second-Kontaktstelle und der Second-Second-Kontaktstelle verbunden ist, wobei die First-Second-Verdrahtung (RD1_2) elektrisch mit der First-Second-Kontaktstelle verbunden ist, und die Second-Second-Verdrahtung (RD2_2) elektrisch mit der Second-Second-Kontaktstelle und der Third-Second-Kontaktstelle verbunden ist, und wobei die erste Durchkontaktierung (TPV1) elektrisch mit der Second-Second-Verdrahtung (RD2_2) verbunden ist, und wobei die zweite Redistributionsschicht (RDL2) zwischen der ersten Schicht (L1) und der zweiten Schicht (L2) angeordnet ist.
  10. Halbleiterpackage (100; 200; 300; 400) nach Anspruch 8, ferner aufweisend eine zweite Redistributionsschicht (RDL2), welche auf der zweiten Schicht (L2) angeordnet ist und eine First-Second-Verdrahtung (RD1_2) und eine Second-Second-Verdrahtung (RD2_2) aufweist, und wobei der zweite Halbleiterchip (120, 220, 320) einen First-Second-Puffer (LB1_2), eine First-Second-Kontaktstelle, eine Second-Second-Kontaktstelle und eine Third-Second-Kontaktstelle aufweist, wobei der First-Second-Puffer (LB1_2) elektrisch zwischen der First-Second-Kontaktstelle und der Second-Second-Kontaktstelle verbunden ist, wobei die First-Second-Verdrahtung (RD1_2) elektrisch mit der First-Second-Kontaktstelle verbunden ist, und die Second-Second-Verdrahtung (RD2_2) elektrisch mit der Second-Second-Kontaktstelle und der Third-Second-Kontaktstelle verbunden ist, wobei die erste Durchkontaktierung (TPV1) elektrisch mit der zweiten Durchkontaktierung (TPV2) verbunden ist, und die zweite Durchkontaktierung (TPV2) elektrisch mit der First-Second-Verdrahtung (RD1_2) verbunden ist, und wobei die zweite Schicht (L2) zwischen der zweiten Redistributionsschicht (RDL2) und der ersten Schicht (L1) angeordnet ist.
  11. Halbleiterpackage (100; 200; 300; 400) nach Anspruch 10, wobei die erste Durchkontaktierung (TPV1) direkt mit der zweiten Durchkontaktierung (TPV2) verbunden ist.
  12. Halbleiterpackage (100; 200; 300; 400) nach Anspruch 1, ferner aufweisend: ein Panel (PNL4), welches zwischen einem externen Verbindungsanschluss (SB') und der ersten Schicht (L1) angeordnet ist; einen dritten Halbleiterchip (410), welcher auf dem Panel (PNL4) angeordnet ist; und eine Formmasseschicht (MD), welche den dritten Halbleiterchip (410) bedeckt, und wobei der dritte Halbleiterchip (410) einen Speichercontroller zum Steuern des ersten (110; 210; 310) und zweiten (120; 220; 320) Halbleiterchips aufweist.
  13. Halbleiterpackage (100; 200; 300; 400) nach Anspruch 1, wobei die erste Durchkontaktierung (TPV1) und die zweite Durchkontaktierung (TPV2) an unterschiedlichen Positionen auf einer Ebene platziert sind, um einander nicht zu überlappen.
  14. Halbleiterpackage (100; 200; 300; 400) nach Anspruch 1, wobei der First-First-Puffer (LB1_1) ein bi-direktionaler Puffer ist.
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