CN115104154A - 存储器装置中的多循环命令处理以及相关方法、装置及系统 - Google Patents

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Abstract

公开操作存储器装置的方法。一种方法可包含在第一时钟循环期间，在数个裸片中的第一裸片处接收包含与命令相关联的一或多个命令位、一或多个标识位及第一数目个地址位的第一数目个位。所述方法可进一步包含将所述第一数目个位中的至少一些从所述第一裸片传达到至少一个其它裸片。此外，所述方法可包含在第二后续时钟循环期间，在所述第一裸片处接收包含与所述命令相关联的第二数目个地址位的第二数目个位。并且，所述方法可包含将所述第二数目个位中的至少一些从所述第一裸片传达到所述至少一个其它裸片。还公开存储器装置及电子系统。

Description

存储器装置中的多循环命令处理以及相关方法、装置及系统
优先权要求
本申请针对“存储器装置中的多循环命令处理以及相关方法、装置及系统(Processing Multi-Cycle Commands in Memory Devices,and Related Methods,Devices,and Systems)”要求2019年12月2日提交的美国专利申请第16/700,212号的提交日的权益。
技术领域
本公开的实施例涉及在存储器装置中处理多循环命令。更特定来说，各种实施例涉及在包含裸片堆叠配置的存储器装置中处理多循环命令，且涉及相关方法、装置及系统。
背景技术
存储器装置通常被提供为计算机或其它电子系统中的内部、半导体、集成电路。存在许多不同类型的存储器，包含例如随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、电阻式随机存取存储器(RRAM)、双数据速率存储器(DDR)、低功率双数据速率存储器(LPDDR)、相变存储器(PCM)及快闪存储器。
存储器系统可使用存储器装置来存储及存取信息。存储器装置可包含易失性存储器装置、非易失性存储器装置，或组合装置。例如DRAM的存储器装置可利用电能来存储及存取数据。一些存储器装置可包含多裸片封装，所述多裸片封装包含以主从(MS)配置使用硅穿通孔(TSV)及/或线接合件连接的堆叠的裸片(例如，裸片堆叠)。例如，存储器装置可包含针对高速数据传送实施双数据速率(DDR)介接方案的DDR RAM装置。可包含多个DDR RAM装置(例如，DDR4装置、DDR5装置等)，且所述装置经配置为主裸片及一或多个从裸片。
例如电装置中用于提供数据处理及/或存储的那些装置的RAM装置可提供对装置的存储器电路中存储的可寻址数据的直接可用性。例如动态RAM(DRAM)装置的某些RAM装置可例如包含具有许多可寻址存储器元件的多个存储器组。RAM装置还可具有可接收用于操作的地址及指令(例如，读取、写入等)的命令接口，所述操作可与那些地址及可处理指令及地址以存取对应存储器组的解码电路相关联。到RAM装置的指令及地址可由电装置的在RAM装置外部的处理电路提供。电装置还可提供可与指令及地址同步的定时信号。
发明内容
本公开的各种实施例可包含一种存储器装置。存储器装置可包含一或多个从裸片及主裸片。主裸片可配置成在第一时钟循环期间接收包含一或多个命令位及一或多个标识位的第一数目个位。主裸片还可配置成在第一时钟循环期间锁存标识位中的至少一些。此外，主裸片可配置成将第一数目个位中的至少一些传达到一或多个从裸片。并且，主裸片可配置成在第二后续时钟循环期间接收包含第一数目个地址位的第二数目个位。此外，主裸片可配置成在第二后续时钟循环期间锁存第二数目个位中的至少一些。另外，主裸片可配置成将第二数目个位中的至少一些传达到一或多个从裸片。
本公开的一或多个其它实施例包含一种操作存储器装置的方法。所述方法可包含在第一时钟循环期间，在数个裸片中的第一裸片处接收包含一或多个命令位、一或多个标识位及第一数目个地址位的第一数目个位。此外，所述方法可包含在第一时钟循环期间，在第一裸片处锁存第一数目个位中的至少一些。所述方法还可包含将第一数目个位中的至少一些从第一裸片传达到至少一个其它裸片。此外，所述方法可包含在第二后续时钟循环期间，在第一裸片处接收包含第二数目个地址位的第二数目个位。并且，所述方法可包含在第二后续时钟循环期间，在第一裸片处锁存第二数目个位中的至少一些。另外，所述方法可包含将第二数目个位中的至少一些从第一裸片传达到至少一个其它裸片。
本公开的额外实施例包含一种电子系统。电子系统可包含至少一个输入装置、至少一个输出装置，及可操作地耦合到输入装置及输出装置的至少一个处理器装置。电子系统还可包含至少一个存储器系统，其可操作地耦合到至少一个处理器装置且包括包含主裸片及至少一个从裸片的多裸片封装。主裸片可配置成在时钟循环期间接收命令的第一数目个位，第一数目个位包含与命令相关联的命令位及芯片标识位。主裸片还可配置成在后续时钟循环期间接收命令的第二数目个位，第二数目个位包含与命令相关联的地址位。
附图说明
图1A描绘根据本公开的各种实施例的包含数个裸片的实例存储器装置。
图1B为根据本公开的各种实施例的描绘包含控制器及包含数个裸片的存储器装置的存储器系统的框图。
图2说明根据本公开的各种实施例的实例存储器装置。
图3描绘包含与配置成用于与单循环命令一起使用的单裸片封装相关联的各种信号的时序图。
图4描绘包含与配置成用于与单循环命令一起使用的多裸片封装相关联的各种信号的时序图。
图5描绘包含与配置成用于与多循环命令一起使用的单裸片封装相关联的各种信号的时序图。
图6描绘根据本公开的各种实施例的包含与配置成用于与多循环命令一起使用的多裸片封装相关联的各种信号的时序图。
图7为根据本公开的各种实施例的操作存储器装置的实例方法的流程图。
图8为根据本公开的各种实施例的存储器系统的简化框图。
图9为根据本公开的各种实施例的电子系统的简化框图。
具体实施方式
如应了解，在DDR4及包含配置成用于与单循环命令一起使用的单裸片封装或多裸片封装的先前装置中，在单个时钟循环期间，在裸片处接收与命令相关联的所有命令位、芯片标识(Cid或ChipID)位及地址位。在多裸片封装配置中，在主裸片处解码命令及Cid位，且在主裸片上锁存地址并将其传达到从裸片。在使用多循环命令的例如DDR5装置的其它装置中，命令位、Cid位及地址位在多于一个时钟循环(例如，两个时钟或2N模式下的三个时钟)内提供到裸片。
本文中所描述的各种实施例涉及用于处理多循环命令的方法。更特定来说，根据包含裸片堆叠(即，包含主裸片及至少一个从裸片)的至少一些实施例，可在第一时钟循环期间接收及解码与命令相关联的第一信号，且可在第二后续时钟循环期间接收及解码与命令相关联的第二信号。又更特定来说，根据一些实施例，在两循环命令过程中，可在第一时钟循环(例如，响应于第一时钟循环的边沿(例如，上升或下降边沿))期间，在主裸片处接收及解码包含命令位、芯片标识(Cid)位及可能的一或多个地址位的第一信号。此外，接着可将包含命令位、芯片标识(Cid)位及可能的一或多个地址位中的至少一些的信号传达到一或多个从裸片。此外，可在第二时钟循环期间(例如，响应于第二时钟循环的边沿(例如，上升或下降边沿))，在主裸片处接收及解码包含一或多个额外地址位的信号。并且，接着可将包含一或多个额外地址位中的至少一些的信号传达到一或多个从裸片。在这些实施例中，可将Cid位与其本地Cid位(在每一裸片上融合的且取决于堆叠高度的堆叠的位)相比较，且在匹配后将其用于启用从裸片上的命令及地址位。
如本文所公开的各种实施例可减少从主裸片发射到一或多个从裸片的信号数目，及/或可改善包含主裸片及一或多个从裸片的存储器装置的速度及/或性能。至少出于这些原因，如本文中更充分地描述，本公开的各种实施例提供一或多个问题的技术解决方案，所述一或多个问题由可能不会合理地由个人执行的技术产生，且本文中所公开的各种实施例起因于计算机技术以便克服与利用多循环命令的存储器装置相关联的各种问题及/或挑战。此外，本文中所公开的至少一些实施例可通过允许先前不可由计算机执行的功能的计算机性能来改善计算机相关技术。
许多电装置可包含耦合到处理电路，且可提供对用于处理的数据的存储的RAM装置。RAM装置的实例包含动态RAM(DRAM)装置及同步DRAM(SDRAM)装置，其可以电子方式存储个别位。所存储位可组织到可寻址存储器元件(例如，字)中，所述存储器元件可由处理电路直接存取。存储器装置还可包含用以从处理电路接收指令及/或地址的命令电路。例如，在双数据速率类型五(DDR5)装置中，可通过使用14位命令/地址(CA)信号来提供指令及地址。
处理电路还可将定时信号连同指令及/或地址提供到存储器装置。在DDR5 SDRAM装置中，此类定时信号Clk可由差分信号对Clk_t及Clk_c提供。定时信号可将关于何时准备好处理指令及/或地址信号的信息提供到存储器装置。例如，处理电路可将定时信号及指令提供到DDR5装置，使得CA信号可用于(例如，稳定用于、准备好用于)在Clk信号的转变(例如，边沿)期间进行处理。DDR5装置以及配置成共享指令总线的其它存储器装置也可接收芯片选择(CS)信号，所述信号可告知存储器装置其为指令总线上可用的CA信号的预期目的地。此外，在一些标准中，例如在DDR5标准中，可使用两循环(例如，两级)CA信号提供命令。在此类情况下，CS信号可用于向存储器装置指示当前CA信号为两循环CA信号的第一还是第二部分。
现将参考附图解释本公开的实施例。
图1A为根据本公开的各种实施例的存储器装置100(例如，半导体裸片组合件，包含三维集成(3DI)装置或裸片堆叠封装)的框图。例如，存储器装置100可包含DRAM(例如，DDR5 DRAM)装置或其部分。
本文中也可称为“多裸片封装”的存储器装置100包含安装在衬底104(例如，另一裸片或PCB)上或连接到所述衬底的一或多个半导体裸片(例如，包含多个裸片的裸片堆叠102)。例如，存储器装置100包含具有主裸片110连同一或多个从裸片112的裸片堆叠102。主裸片110可配置成与系统(例如，计算系统或存储器系统)的组件/装置(例如，控制器、中央处理单元(CPU)及/或主机装置)交互/介接。主裸片110可在从裸片112及/或系统的其它组件之间提供交互或接口功能。例如，主裸片110可从系统接收命令及数据，且将所接收命令及数据传达到适当裸片(例如，自身或从裸片112中的一个)。主裸片110可配置成基于伴随命令的芯片标识(Cid)位而通信。
裸片堆叠102可包含裸片之间的互连件114以用于有助于裸片间的通信。互连件114可为由接合或其它结合过程产生的导电结构(例如，互连柱、焊料凸块等)。互连件114可连接到所连接裸片上的有源电路及/或穿硅通孔(TSV)116。TSV 116可有助于穿过对应裸片或其部分进行通信。裸片可包含接合垫118，例如裸片上的导电部分/位置，其配置成提供裸片上的有源电路与外部传信结构(例如，互连件114、TSV 116等)之间的电连接。
基于互连件114、TSV 116及/或接合垫118，主裸片110可根据芯片标识将信号传达到目标裸片120(例如，从裸片112中的一个)/从所述目标裸片传达信号。例如，主裸片110可传达对应于与目标裸片120相关联的读取功能或写入功能的信号。
尽管存储器装置100描绘为配置成用于经由TSV 116通信，但本公开不限于此，且其它多裸片封装配置(例如，配置成用于经由线接合件通信的多裸片封装)在本公开的范围内。
图1B为根据本公开的各种实施例的描绘包含控制器152及包含数个存储器裸片154的存储器装置153的存储器系统150的框图。在至少一些实施例中，可包含存储器装置(例如，图2的存储器装置200)的存储器裸片154_A包含主裸片(例如，图1A的主裸片110)。此外，也可包含存储器装置(例如，图2的存储器装置200)的存储器裸片154_B包含从裸片(例如，图1A的从裸片112)。可包含处理器或任何其它类型的控制器的控制器152可配置成经由通信总线155与存储器裸片154_A通信。
如所说明，存储器裸片154_A及存储器裸片145_B中的每一个包含接口及处理单元，以及数个锁存器。例如，存储器裸片154_A的接口及处理单元156以及存储器裸片154_B的接口及处理单元166中的每一个可包含命令接口(例如，图2的命令接口204)、命令解码器(例如，图2的命令解码器218)、I/O接口(例如，图2的I/O接口206)，及/或用于接收、处理及/或发射数据及/或控制相关联裸片的操作的任何其它组件。
更特定来说且如下文更充分地描述，存储器裸片154_A，更特定来说，存储器裸片154_A的接口及处理单元156可配置成接收并处理(例如，解码)从控制器152接收的信号。此外，存储器裸片154_A可配置成在例如锁存器158_1及锁存器158_2的一或多个锁存器中锁存各种位(例如，Cid位及地址位)。此外，存储器裸片154_B的接口及处理单元166可配置成经由通信总线157接收并处理从主裸片154_A接收的信号。此外，存储器裸片154_B可配置成在例如锁存器168_1及锁存器168_2的一或多个锁存器中锁存各种位(例如，Cid位及地址位)。
图2为说明存储器装置200的某些特征的简化框图。特定来说，图2为说明存储器装置200的某些功能性的功能框图。例如，存储器装置100(参见图1A)的主裸片110及每一从裸片112可包含存储器装置，例如存储器装置200。根据一些实施例，存储器装置200可为双数据速率类型五同步动态随机存取存储器(DDR5 SDRAM)装置。与先前各代DDR SDRAM相比，DDR5 SDRAM的各种特征使功率消耗减少、带宽更多且存储容量更多。
存储器装置200可包含数个存储器组202。例如，存储器组202可包含DDR5 SDRAM存储器组。存储器组202可提供于布置在例如双列直插式存储器模块(DIMM)上的一或多个芯片(例如，SDRAM芯片)上。如应了解，每一DIMM可包含数个SDRAM存储器芯片(例如，×8或×16存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储器组202。存储器装置200表示具有数个存储器组202的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储器组202可进一步布置成形成组群。例如，对于8千兆字节(GB)DDR5 SDRAM，存储器芯片可包含16个存储器组202，其布置成8个组群，每一组群包含2个存储器组。对于16GB DDR5 SDRAM，存储器芯片可例如包含32个存储器组202，其布置成8个组群，每一组群包含4个存储器组。取决于整个系统的应用及设计，可利用存储器装置200的存储器组202的各种其它配置、组织及大小。
存储器装置200可包含命令接口204及输入/输出(I/O)接口206。命令接口204配置成从耦合到存储器装置200的处理电路，例如处理器或控制器(例如，图1B的控制器152)接收数个信号(例如，信号205)。处理器或控制器可将各种信号205提供到存储器装置200，以有助于待写入到存储器装置200或从所述存储器装置读取的数据的发射及接收。
如应了解，命令接口204可包含数个电路，例如时钟输入电路208、命令地址输入电路210及芯片选择输入电路211，例如以确保对信号205的适当处理。输入电路208、210及211可例如执行同步锁存以提供用于由存储器装置200进一步处理的稳定信号。命令接口204可从外部装置接收一或多个时钟信号。通常，双数据速率(DDR)存储器利用在本文中称为Clk信号212的时钟信号，所述时钟信号可提供为由真时钟信号(Clk_t)及互补时钟信号(Clk_c)形成的差分对。用于DDR中的Clk信号212的正时钟边沿是指上升真时钟信号Clk_t与下降互补时钟信号Clk_c交叉的点，而负时钟边沿指示下降真时钟信号Clk_t的转变及互补时钟信号Clk_c的上升。命令(例如，读取命令、写入命令等)通常是在时钟信号的正边沿上输入，且数据是在正及负时钟边沿两者上发射或接收。
时钟输入电路208可接收真时钟信号Clk_t及互补时钟信号Clk_)且产生内部时钟信号CLK 214。内部时钟信号CLK 214可被供应到内部时钟产生器，例如延迟锁定环路(DLL)电路216。DLL电路216可基于所接收内部时钟信号CLK 214及由DLL电路216经由总线220从命令解码器218接收的命令信号而产生相控内部时钟信号LCLK。相控内部时钟信号LCLK可例如被供应到I/O接口206，且可用作用于确定读取数据的输出时序的时序信号。内部时钟信号CLK 214也可被提供到存储器装置200内的各种其它组件且可用于产生各种额外内部时钟信号。例如，内部时钟信号CLK 214可被提供到命令解码器218。命令解码器218可从命令总线221接收命令信号且可解码命令信号以提供各种内部命令。所接收命令信号可是从输入电路208、210及/或211的经锁存输入提供到命令总线221。
此外，命令解码器218可解码例如读取命令、写入命令、模式寄存器设定命令、激活命令的命令，且经由总线路径223提供对与命令对应的特定存储器组202的存取。如应了解，存储器装置200可包含例如行解码器及列解码器的各种其它解码器，以有助于对存储器组202的存取。在至少一个实施例中，每一存储器组202包含组控制块224，所述组控制块可提供必要的解码(例如，行解码器及列解码器)以及其它特征，例如时序控制及数据控制，以有助于执行进出存储器组202的命令。
存储器装置200基于从例如处理器的外部装置接收的命令/地址信号而执行例如读取命令及写入命令的操作。在一些实施例中，命令/地址(CA)总线可为容纳命令/地址信号226(CA<13:0>)的14位总线。如上文所论述，可使用时钟212(Clk_t及Clk_c)将命令/地址信号定时到命令接口204。命令接口204可包含命令地址输入电路210，其配置成经由例如命令解码器218接收及发射命令以提供对存储器组202的存取。另外，命令接口204可接收芯片选择(CS)信号225。CS信号225使得存储器装置200能够处理传入CA<13:0>总线上的命令。可用所述命令在CA<13:0>总线上编码对存储器装置200内的特定组202的存取。作为实例，请求来自存储器装置200的数据的处理器可经由输入引脚提供CS信号225，以告知存储器装置200其应对总线中可用的CA信号226进行操作。在此实例中，命令接口204可基于所接收芯片选择信号225选通CA信号226，且经由总线223将选通的CA信号提供到存储器组202。基于CA信号226，存储器组202可经由数据路径230及I/O接口206提供所请求数据。
另外，命令接口204可配置成接收数个其它命令信号。例如，可提供裸片终端上的命令/地址(CA_ODT)信号以有助于存储器装置200内的适当阻抗匹配。例如，在加电期间，可使用重置命令(RESET)以重置命令接口204、状态寄存器、状态机等。命令接口204还可接收命令/地址反相(CAI)信号，所述信号可经提供以例如取决于存储器装置200的命令/地址路由而使命令/地址总线上的命令/地址信号CA<13:0>的状态反相。
通过经由I/O接口206发射及接收数据信号232，可利用上文所论述的命令及定时信号将数据发送到存储器装置200及从所述存储器装置发送数据。更特定来说，可经由包含多个双向数据总线的数据路径230将数据发送到存储器组202或从所述存储器组检索数据。通常被称作DQ信号的数据I/O信号通常在一或多个双向数据总线中发射及接收。对于例如DDR5 SDRAM存储器装置的某些存储器装置，I/O信号可分成上部字节及下部字节。例如，对于x16存储器装置，I/O信号可分成例如对应于数据信号的上部字节及下部字节的上部I/O信号及下部I/O信号(例如，DQ<15:8>及DQ<7:0>)。
如应了解，例如电力供应电路(用于接收外部VDD及VSS信号)、模式寄存器(用以限定可编程操作及配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置200的温度)等各种其它组件也可并入到存储器装置200中。因此，应理解，仅提供图2的框图以突出显示存储器装置200的某些功能特征以辅助后续详细描述。
如上文所提及，DDR4及其它先前装置使用单循环命令，其中在单个时钟循环期间，在裸片处接收命令位、芯片标识(Cid或ChipID)位及地址位。图3描绘包含与配置成用于与单循环命令一起使用的单裸片封装(例如，DDR4单裸片封装(SDP))相关联的各种信号的时序图300。如所说明，时序图300包含外部时钟信号XCLK、外部命令及地址位线XCA/XCMD(即，用于接收命令及地址位)、包含命令信号302及304(例如，读取、写入、刷新或另一命令)的命令线CMD、地址锁存器Addr_Lat1及地址锁存器Addr_Lat2。
如时序图300中所示，在外部时钟信号XCLK的上升边沿上，在裸片处接收及解码命令信号302，且在裸片的地址锁存器Addr_Lat1上锁存相关联地址。如所说明，在外部时钟信号XCLK的每一上升时钟边沿上锁存地址。也在裸片的地址锁存器Addr_Lat2上锁存地址，且地址锁存器Addr_Lat2上经锁存的地址可保持有效，直到接收到下一所接收命令CMD(即，命令信号304)为止。
在外部时钟信号XCLK的后续上升边沿上，接收及解码命令信号304，且在地址锁存器Addr_Lat1上锁存相关联地址(即，在外部时钟信号XCLK的每一上升时钟边沿上)。也在地址锁存器Addr_Lat2上锁存地址，且地址锁存器Addr_Lat2上经锁存的地址可保持有效，直到接收到下一所接收命令CMD为止。
图4包含时序图400，其包含与配置成用于与单循环命令一起使用的多裸片封装(例如，DDR4多维堆叠(3DS)装置)相关联的各种信号，所述多裸片封装包含主裸片及至少一个从裸片。如图4中所说明，时序图400包含外部时钟信号XCLK，以及外部命令、地址及芯片标识(Cid)位线XCA(即，用于接收命令、地址及Cid位)。此外，时序图400描绘与主裸片相关联的命令线CMD1及地址锁存器Addr_Lat_1。
命令线CMD1包含命令信号402，所述信号是在主裸片上经接收及解码且被传达到堆叠(例如，经由TSV及/或线接合)中的每一裸片。在此实例中，命令线CMD1上的命令信号402包含与命令相关联的所有命令位、Cid位及地址位。此外，在主裸片处，在地址锁存器Addr_Lat_1上锁存地址(即，在外部时钟信号XCLK的每一上升时钟边沿上)。
此外，由主裸片传达命令信号402且经由命令线CMD2在每一裸片(即，主裸片及每一从裸片)处接收所述命令信号。换句话说，每一裸片在专用命令线上接收命令信号402(即，从主裸片)。如所预期，命令线CMD2上的命令信号402相对于命令线CMD1上的命令信号402经延迟。此外，每一裸片在专用地址锁存器Addr_Lat_2上锁存相关联地址。此外，每一裸片将所接收Cid位(即，命令信号402的Cid位)与其本地Cid位相比较，以确定裸片是否为命令信号402的既定接收方。在此实例中，所接收Cid位匹配目标裸片Die0的本地Cid位，且因此目标裸片Die0发布命令信号402，且经由地址锁存器Addr_Lat_3锁存相关联地址。
随后，经由命令线CMD1在主裸片处接收命令信号404。在此实例中，命令信号404包含与命令相关联的所有命令位、Cid位及地址位。此外，在主裸片处，在地址锁存器Addr_Lat_1上锁存地址(即，在外部时钟信号XCLK的每一上升时钟边沿上)。此外，由主裸片传达命令信号404，且经由命令线CMD2在每一裸片(例如，主裸片及每一从裸片)处接收命令信号404。如所预期，命令线CMD2上的命令信号404相对于命令线CMD1上的命令信号404经延迟。此外，每一裸片在地址锁存器Addr_Lat_2上锁存相关联地址。此外，每一裸片将所接收Cid位(即，命令信号404的Cid位)与其本地Cid位相比较，以确定裸片是否为命令信号404的既定接收方。在此实例中，所接收Cid位匹配目标裸片Die1的本地Cid位，且因此目标裸片Die1发布命令信号404，且经由地址锁存器Addr_Lat_3锁存相关联地址。
如上文所提及，相比于使用单循环命令的装置，一些装置(例如，DDR5装置)使用多循环命令，其中可在第一时钟循环期间接收第一信号，且可在第二后续时钟循环期间接收第二信号。图5包含时序图500，其包含与配置成用于与多循环命令一起使用的单裸片封装(SDP)装置(例如，DDR5)相关联的各种信号。如图5中所说明，时序图500包含外部时钟信号XCLK、外部命令、Cid及地址位线XCA(即，用于接收命令、Cid及地址位)、包含命令信号502及504的命令线CMD_1、包含命令信号503及505的命令线CMD_2、地址锁存器A_Lat1、地址锁存器A_Lat2_1以及地址锁存器A_Lat2_2。
如时序图500中所示，在外部时钟信号XCLK的上升边沿上，在裸片处接收及解码命令信号502。在此实例中，命令信号502包含与命令相关联的命令位、Cid位及可能的一些地址位。在裸片的地址锁存器A_Lat1上锁存所接收Cid位及地址位。也在地址锁存器A_Lat2_1上锁存所接收Cid及地址位，且地址锁存器A_Lat2_1上经锁存的地址位可保持有效，直到在命令线CMD_1上接收到下一所接收命令CMD(即，命令信号504)为止。
此外，在外部时钟信号XCLK的后续上升边沿上，在裸片处接收及解码命令信号503。例如，命令信号503可包含与命令相关联的额外地址位。如所说明，在裸片处的地址锁存器A_Lat1上锁存额外地址位。此外，在地址锁存器A_Lat2_2上锁存额外地址位，且地址锁存器A_Lat2_2上经锁存的地址位可保持有效，直到在命令线CMD_2上接收到下一所接收命令CMD(即，命令信号505)为止。
如应了解，可针对信号504及505重复此多循环命令过程。更特定来说，可在时钟循环期间接收及解码信号504，且可在后续时钟循环期间接收及解码信号505。
图6包含根据本公开的各种实施例的时序图600，其包含与配置成用于与多循环命令一起使用的多裸片封装(例如，多维堆叠(3DS))相关联的各种信号。例如，时序图600可与图1的存储器装置100(例如，DDR5装置)相关联。如图6中所说明，时序图600包含外部时钟信号XCLK，以及外部命令、地址及Cid位线XCA(即，用于接收命令位、地址位及Cid位)。
时序图600进一步包含：包含命令信号602及604的命令线C_1、包含命令信号603及605的命令线C_2，以及地址锁存器A_1(例如，图1B的锁存器158_1)。在此实例中，主裸片(例如，图1的主裸片110及/或图1B的存储器裸片154_A)可包含及/或可耦合到命令线C_1、命令线C_2及地址锁存器A_1。此外，时序图600包含：包含命令信号602及604的命令线C_3、包含命令信号603及605的命令线C_4，以及地址锁存器A_2(例如，图1B的锁存器168_2)。在此实例中，每一裸片(例如，图1的主裸片110、每一从裸片112)可包含及/或可耦合到命令线C_3、命令线C_4及地址锁存器A_2。并且，时序图600包含命令线C_5、C_6、C_7及C_8，以及地址锁存器A_3、A_4、A_5及A_6。在此实例中，既定接收命令信号602及603的裸片可包含及/或可耦合到命令线C_5及C_6以及地址锁存器A_3及A_4(例如，图1B的锁存器168_1及锁存器168_2)。此外，既定接收命令信号604及605的裸片可包含及/或可耦合到命令线C_7及C_7以及地址锁存器A_5及A_6(例如，图1B的锁存器168_1及锁存器168_2)。
如时序图600中所示，在外部时钟信号XCLK的上升边沿上，在主裸片处接收及处理(例如，解码)命令信号602。例如，命令信号602可包含与命令相关联的命令位、Cid位及可能的一些地址位。可在地址锁存器A_1上锁存命令信号602的所接收Cid及地址位。此外，主裸片可将命令信号602'传达到多裸片封装中的每一裸片(即，主裸片及每一从裸片)。
此外，在外部时钟信号XCLK的后续上升边沿上，在主裸片处接收及处理(例如，解码)命令信号603。例如，命令信号603可包含与命令相关联的额外地址位。可在地址锁存器A_1上锁存额外地址位，且主裸片可将命令信号603'传达到多裸片封装中的每一裸片。
此外，经由命令线C_3在每一裸片处接收命令信号602'，且随后经由命令线C_4在每一裸片处接收命令信号603'。如所预期，命令线C_3上的命令信号602'相对于命令线C_1上的命令信号602经延迟，且命令线C_4上的命令信号603'相对于命令线C_2上的命令信号603经延迟。
如上文所提及，命令信号602包含与命令相关联的命令位、Cid位及可能的一些地址位，且命令信号603包含与命令相关联的至少一些额外地址位。此外，命令信号602'包含与命令相关联的命令位、Cid位及可能的一些地址位中的至少一些，且命令信号603'包含与命令相关联的至少一些额外地址位。在一些实施例中，命令信号602及命令信号602'可呈不同格式(例如，经编码与经解码)，且命令信号603及命令信号603'可呈不同格式(例如，经编码与经解码)。
在接收到命令信号602'后，每一裸片在地址锁存器A_2上锁存命令信号602'的Cid位及地址位。此外，在接收到命令信号603'后，每一裸片在地址锁存器A_2上锁存命令信号603'的地址位。此外，每一裸片将所接收Cid位(即，命令信号602'的Cid位)与其本地Cid位相比较，以确定裸片是否为命令信号602'的既定接收方。在此实例中，所接收Cid位匹配目标裸片Die_0的本地Cid位，且因此目标裸片Die_0在命令线C_5上发布命令信号602'，且经由地址锁存器A_3锁存相关联地址位。并且，目标裸片Die_0在命令线C_6上发布命令信号603'，且经由地址锁存器A_4锁存相关联地址位。
继续时序图600中所示的实例，在外部时钟信号XCLK的上升边沿上，在主裸片处接收及处理(例如，解码)命令信号604。例如，命令信号604可包含与命令相关联的命令位、Cid位及可能的一些地址位。可在地址锁存器A_1上锁存命令信号604的所接收Cid及地址位。此外，主裸片可将命令信号604'传达到多裸片封装中的每一裸片(即，主裸片及每一从裸片)。
此外，在外部时钟信号XCLK的后续上升边沿上，在主裸片处接收及处理(例如，解码)命令信号605。例如，命令信号605可包含与命令相关联的额外地址位。可在地址锁存器A_1上锁存额外地址位，且主裸片可将命令信号605'传达到多裸片封装中的每一裸片。
此外，经由命令线C_3在每一裸片处接收命令信号604'，且随后经由命令线C_4在每一裸片处接收命令信号605'。如所预期，命令线C_3上的命令信号604'相对于命令线C_1上的命令信号604经延迟，且命令线C_4上的命令信号605'相对于命令线C_2上的命令信号605经延迟。
如上文所提及，命令信号604包含与命令相关联的命令位、Cid位及可能的一些地址位，且命令信号605包含与命令相关联的至少一些额外地址位。此外，命令信号604'包含与命令相关联的命令位、Cid位及可能的一些地址位中的至少一些，且命令信号605'包含与命令相关联的至少一些额外地址位。在一些实施例中，命令信号604及命令信号604'可呈不同格式(例如，经编码与经解码)，且命令信号605及命令信号605'可呈不同格式(例如，经编码与经解码)。
在接收到命令信号604'后，每一裸片在地址锁存器A_2上锁存命令信号604'的Cid位及地址位。此外，在接收到命令信号605'后，每一裸片在地址锁存器A_2上锁存命令信号605'的地址位。此外，每一裸片将所接收Cid位(即，命令信号604的Cid位)与其本地Cid位相比较，以确定裸片是否为命令信号604'的既定接收方。在此实例中，所接收Cid位匹配目标裸片Die_1的本地Cid位，且因此目标裸片Die_1在命令线C_7上发布命令信号604'，且经由地址锁存器A_5锁存相关联地址位。并且，目标裸片Die_1在命令线C_8上发布命令信号605'，且经由地址锁存器A_6锁存相关联地址位。
如上文参考时序图600所描述，可在主裸片上接收第一信号(即，包含与命令相关联的命令位、Cid位及可能的一些地址位)及第二信号(即，包含与命令相关联的至少一些额外地址位)，并将其发射到一或多个裸片(例如，主裸片及一或多个从裸片)。因此，在至少这些实施例中，第一命令可用于在目标裸片处锁存Cid位，且经锁存Cid位可用于启用目标裸片处的命令及地址。如应了解，这些实施例可减少发射到从裸片的信号数目，及/或可改善装置的性能及/或速度。此外，如应了解，本文中所公开的实施例可无缝应用于2N模式中，其中在每隔一个时钟循环期间接收命令信号(例如，在第一时钟循环期间接收命令信号602且在第三时钟循环期间接收命令信号603)，如所属领域的技术人员应了解。例如，在2N模式中，Cid位仍可在第一时钟上到达，此允许决定哪个裸片为目标裸片(即，以与1N模式中相同的方式)。
图7为根据本公开的各种实施例的操作存储器装置的实例方法700的流程图。方法700可根据本公开中所描述的至少一个实施例布置。在一些实施例中，方法700可由装置或系统执行，例如图1A的存储器装置100、图1B的存储器系统150、图2的存储器装置200、图8的存储器系统800及/或图9的电子系统900或另一装置或系统。尽管说明为离散框，但可取决于所要实施方案而将各种框再分成额外框、组合成更少的框或将所述框剔除掉。
方法700可在框702处开始，其中在第一时钟循环期间，在数个裸片中的第一裸片处接收包含一或多个命令位、一或多个标识位及第一数目个地址位的第一数目个位，且方法700可前进到框704。例如，主裸片(例如，图1的主裸片110)可接收第一数目个位(例如，经由图6的信号602)。
在框704处，可在第一裸片处锁存第一数目个位中的至少一些，且方法700可前进到框706。例如，可由第一裸片(例如，图1的主裸片110)在第一时钟循环期间锁存(例如，经由图1B的锁存器158_1)一或多个标识位(Cid位)中的至少一些及/或第一数目个地址位中的至少一些。
在框706处，可将第一数目个位中的至少一些从第一裸片传达到至少其它裸片，且方法700可前进到框708。例如，第一裸片(例如，图1的主裸片110)可将第一数目个位中的至少一些传达到至少一个其它裸片(例如，图1的从裸片112)。
在框708处，在第二后续时钟循环期间，在第一裸片处接收包含第二数目个地址位的第二数目个位，且方法700可前进到框710。例如，主裸片(例如，图1的主裸片110)可接收第二数目个位(例如，经由图6的信号603)。
在框710处，可在第一裸片处锁存第二数目个位中的至少一些，且方法700可前进到框712。例如，可由第一裸片(例如，图1的主裸片110)在第二后续时钟循环期间锁存(例如，经由图1B的锁存器158_1)第二数目个地址位。
在框712处，可将第二数目个位中的至少一些从第一裸片传达到至少其它裸片，且方法700可前进到框714。例如，第一裸片(例如，图1的主裸片110)可将第二数目个位中的至少一些传达到至少一个其它裸片(例如，图1的从裸片112)。
在框714处，可基于第一数目个位中的至少一些及/或第二数目个位中的至少一些在至少一个其它裸片的第二裸片处确证命令，且方法700可前进到框716。例如，可由目标裸片Die0确证命令602(即，在命令线C_5上)(参见图6)。
在框716处，可在第二裸片处锁存第一数目个位中的至少一些及第二数目个位中的至少一些。例如，可由目标裸片Die0的地址锁存器A_3(例如，图1B的锁存器168_1)锁存第一数目个位中的至少一些(参见图6)，且可由目标裸片Die0的地址锁存器A_4(例如，图1B的锁存器168_2)锁存第二数目个位中的至少一些(参见图6)。
可在不脱离本公开的范围的情况下对方法700作出修改、添加或省略。例如，可以不同次序实施方法700的操作。此外，仅提供所概述的操作及动作以作为实例，且所述操作及动作中的一些可为任选的、组合成更少操作及动作，或扩展成额外操作及动作而不背离所公开实施例的本质。例如，方法可包含一或多个动作，其中从外部装置(例如，外部控制器及/或外部处理器)发射第一数目个位及/或第二数目个位并在第一裸片处加以接收。此外，作为另一实例，方法可包含一或多个动作，其中在接收到一或多个标识位后，裸片将一或多个标识位与其本地堆叠标识位相比较(例如，以确定裸片是否为命令的既定接收方)。
还公开存储器系统。根据各种实施例，存储器系统可包含控制器及存储器装置，所述存储器装置包含数个存储器裸片，例如主裸片(例如，图1的主裸片110)及至少一个从裸片(例如，图1的从裸片112)。存储器装置的每一裸片可包含一或多个存储器单元阵列，所述阵列可包含数个存储器单元。
图8为根据本文中所描述的一或多个实施例实施的存储器系统800的简化框图。可包含例如半导体装置的存储器系统800包含多裸片封装802及控制器804。可包含数个裸片的多裸片封装802可包含主裸片及数个从裸片。控制器804可操作性地与多裸片裸片封装802耦合，以便将命令/地址信号(例如，图1的命令/地址信号226)传达到多裸片封装802的主裸片。
还公开电子系统。根据各种实施例，电子系统可包含存储器装置，所述存储器装置包含数个存储器裸片，每一存储器裸片具有存储器单元阵列。每一存储器单元可包含存取晶体管及与存取晶体管可操作地耦合的存储元件。
图9为根据本文中所描述的一或多个实施例实施的电子系统900的简化框图。电子系统900包含至少一个输入装置902，其可包含例如键盘、鼠标或触摸屏。电子系统900进一步包含至少一个输出装置904，例如监视器、触摸屏或扬声器。输入装置902及输出装置904不一定可彼此分离。电子系统900进一步包含存储装置906。输入装置902、输出装置904及存储装置906可耦合到处理器908。电子系统900进一步包含耦合到处理器908的存储器系统910。可包含图8的存储器系统800的存储器系统910可包含存储器裸片封装，所述封装包含主裸片及数个从裸片。电子系统900可包含例如计算、处理、工业或消费型产品。例如但不受限制，电子系统900可包含个人计算机或计算机硬件组件、服务器或其它联网硬件组件、数据库引擎、入侵防护系统、手持式装置、平板计算机、电子笔记本型计算机、相机、电话、音乐播放器、无线装置、显示器、芯片组、游戏、载具或其它已知系统。
本公开的各种实施例可包含一种存储器装置。存储器装置可包含一或多个从裸片及主裸片。主裸片可配置成在第一时钟循环期间接收包含一或多个命令位及一或多个标识位的第一数目个位。主裸片还可配置成在第一时钟循环期间锁存标识位中的至少一些。此外，主裸片可配置成将第一数目个位中的至少一些传达到一或多个从裸片。并且，主裸片可配置成在第二后续时钟循环期间接收包含第一数目个地址位的第二数目个位。此外，主裸片可配置成在第二后续时钟循环期间锁存第二数目个位中的至少一些。另外，主裸片可配置成将第二数目个位中的至少一些传达到一或多个从裸片。
本公开的一或多个其它实施例包含一种操作存储器装置的方法。所述方法可包含在第一时钟循环期间，在数个裸片中的第一裸片处接收包含一或多个命令位、一或多个标识位及第一数目个地址位的第一数目个位。此外，所述方法可包含在第一时钟循环期间，在第一裸片处锁存第一数目个位中的至少一些。所述方法还可包含将第一数目个位中的至少一些从第一裸片传达到至少一个其它裸片。此外，所述方法可包含在第二后续时钟循环期间，在第一裸片处接收包含第二数目个地址位的第二数目个位。并且，所述方法可包含在第二后续时钟循环期间，在第一裸片处锁存第二数目个位中的至少一些。另外，所述方法可包含将第二数目个位中的至少一些从第一裸片传达到至少一个其它裸片。
本公开的额外实施例包含一种电子系统。电子系统可包含至少一个输入装置、至少一个输出装置，及可操作地耦合到输入装置及输出装置的至少一个处理器装置。电子系统还可包含至少一个存储器系统，其可操作地耦合到至少一个处理器装置且包括包含主裸片及至少一个从裸片的多裸片封装。主裸片可配置成在时钟循环期间接收命令的第一数目个位，第一数目个位包含与命令相关联的命令位及芯片标识位。主裸片还可配置成在后续时钟循环期间接收命令的第二数目个位，第二数目个位包含与命令相关联的地址位。
根据惯例，图式中所说明的各种特征可能未按比例绘制。本公开中所呈现的说明不打算是任何特定设备(例如，装置、系统等)或方法的实际视图，而是仅为用于描述本公开的各种实施例的理想化表示。因此，为了清晰起见，可能任意扩大或减小各种特征的尺寸。另外，为了清楚起见，可简化一些图式。因此，图式可能未描绘给定设备(例如，装置)的所有组件或特定方法的所有操作。
如本文中所使用，术语“装置”或“存储器装置”可包含具有存储器的装置，但不限于仅具有存储器的装置。例如，装置或存储器装置可包含存储器、处理器及/或其它组件或功能。例如，装置或存储器装置可包含芯片上系统(SOC)。
本文中且尤其在所附权利要求书(例如，所附权利要求书的主体)中所使用的术语通常意图为“开放性”术语(例如，术语“包含(including)”应解释为“包含但不限于”，术语“具有”应解释为“至少具有”，术语“包含(includes)”应解释为“包含但不限于”等)。
另外，如果旨在使用特定数目的引入的权利要求叙述，则将在权利要求中明确地叙述这种意图，且在没有这种叙述的情况下，不存在这种意图。例如，为了辅助理解，所附权利要求书可包含介绍性短语“至少一个”及“一或多个”的使用，以便引入权利要求叙述。然而，此类短语的使用不应解释为暗示通过不定冠词“一”引入权利要求叙述将包含如此引入的权利要求叙述的任何特定权利要求限于仅包含一个此类叙述的实施例，即使在同一个权利要求包含介绍性短语“一或多个”或“至少一个”及例如“一”的不定冠词时也如此(例如，“一”应被解释为意味“至少一个”或“一或多个”)；这同样适用于使用定冠词来引入权利要求叙述的情况。如本文中所使用，“及/或”包含相关联的所列项中的一或多个的任何以及所有组合。
另外，即使明确叙述了特定数目的所引入的权利要求叙述，仍应理解，这种叙述通常应解释为至少是指叙述的数目(例如，没有其它修饰语的“两个叙述”的简单叙述、意味着至少两个叙述，或两个或更多个叙述)。此外，在使用类似于“A、B及C等中的至少一个”或“A、B及C等中的一或多个”的惯例的那些情况下，一般来说，此类结构意图仅包含A、仅包含B、仅包含C、包含A及B、包含A及C、包含B及C或包含A、B及C等。例如，术语“及/或”的使用意图以这一方式加以解释。
此外，应理解，无论在描述、权利要求书还是附图中，呈现两个或更多个替代术语的任何转折性词语或短语涵盖包含所述术语中的一个、所述术语中的任一个或这两个术语的可能性。例如，短语“A或B”将理解为包含“A”或“B”或“A及B”的可能性。
另外，术语“第一”、“第二”、“第三”等的使用在本文中不一定用于意味着元件的特定次序或数目。通常，术语“第一”、“第二”、“第三”等用于作为通用识别符区分不同元件。在不存在术语“第一”、“第二”、“第三”等意味着特定次序的表现的情况下，这些术语不应理解为意味着特定次序。此外，在不存在术语“第一”、“第二”、“第三”等意味着元件的特定数目的表现的情况下，这些术语不应理解为意味着元件的特定数目。上文所描述的及附图中所说明的本公开的实施例并不限制本公开的范围，所述范围涵盖于所附权利要求书及其合法等效物的范围内。任何等效实施例都在本公开的范围内。实际上，除本文中所示及描述的例如所描述元件的替代适用组合的内容以外，对于所属领域的技术人员来说，本公开的各种修改将根据描述变得显而易见。此类修改及实施例也落入所附权利要求书及等效物的范围内。

Claims (20)

1.一种存储器装置，其包括：
一或多个从裸片；及
主裸片，其配置成：
在第一时钟循环期间接收包含与命令相关联的一或多个命令位及一或多个标识位的第一数目个位；
将所述第一数目个位中的至少一些传达到所述一或多个从裸片；
在第二后续时钟循环期间接收包含与所述命令相关联的第一数目个地址位的第二数目个位；及
将所述第二数目个位中的至少一些传达到所述一或多个从裸片。
2.根据权利要求1所述的存储器装置，其中所述主裸片配置成：
在所述第一时钟循环期间锁存所述一或多个标识位中的至少一些；及
在所述第二后续时钟循环期间锁存所述第一数目个地址位中的至少一些。
3.根据权利要求1所述的存储器装置，其中所述一或多个从裸片中的每一从裸片配置成：
接收所述第一数目个位中的所述至少一些；
锁存所述一或多个标识位中的至少一些；
接收所述第二数目个位中的所述至少一些；及
锁存所述第一数目个地址位中的至少一些。
4.根据权利要求3所述的存储器装置，其中所述一或多个从裸片中的每一从裸片进一步配置成：
将所述一或多个标识位与相关联于所述从裸片的一或多个堆叠标识(堆叠ID)位相比较；及
响应于所述一或多个标识位匹配所述一或多个堆叠ID位而发布所述命令。
5.根据权利要求3所述的存储器装置，其中每一从裸片配置成：
经由第一地址锁存器锁存所述一或多个标识位中的所述至少一些；及
经由第二地址锁存器锁存所述第一数目个地址位中的所述至少一些。
6.根据权利要求1所述的存储器装置，其中所述第一时钟循环及所述第二后续时钟循环为邻近时钟循环，或所述第一时钟循环及所述第二后续时钟循环由至少一个其它时钟循环分离。
7.根据权利要求1所述的存储器装置，其中所述第一数目个位进一步包含第二数目个地址位。
8.一种操作存储器装置的方法，其包括：
在第一时钟循环期间，在数个裸片中的第一裸片处接收包含与命令相关联的一或多个命令位、一或多个标识位及第一数目个地址位的第一数目个位；
在所述第一时钟循环期间，在所述第一裸片处锁存所述一或多个标识位；及所述第一数目个地址位中的至少一些；
将所述第一数目个位中的至少一些从所述第一裸片传达到至少一个其它裸片；
在第二后续时钟循环期间，在所述第一裸片处接收包含与所述命令相关联的第二数目个地址位的第二数目个位；
在所述第二后续时钟循环期间，在所述第一裸片处锁存所述第二数目个地址位中的至少一些；及
将所述第二数目个位中的至少一些从所述第一裸片传达到所述至少一个其它裸片。
9.根据权利要求8所述的方法，其进一步包括：
在所述至少一个其它裸片中的每一裸片处接收所述第一数目个位中的所述至少一些；
在所述至少一个其它裸片中的每一裸片处锁存所述一或多个标识位；及所述第一数目个地址位中的至少一些；
在所述至少一个其它裸片中的每一裸片处接收所述第二数目个位中的所述至少一些；及
在所述至少一个其它裸片中的每一裸片处锁存所述第二数目个地址位中的至少一些。
10.根据权利要求9所述的方法，其进一步包括：
在所述至少一个其它裸片中的每一裸片处将所述一或多个标识位与一或多个本地堆叠标识(堆叠ID)位相比较；及
在所述至少一个其它裸片中的裸片处响应于所述一或多个标识位匹配所述一或多个本地堆叠ID位而发布所述命令。
11.根据权利要求8所述的方法，其进一步包括：
在所述至少一个其它裸片中的第二裸片处确证所述命令；
在所述第二裸片处锁存所述第一数目个位中的至少一些；及
在所述第二裸片处锁存所述第二数目个位。
12.根据权利要求11所述的方法，其中在所述第二裸片处锁存所述第一数目个位中的所述至少一些包括用所述第二裸片的第一锁存器锁存所述第一数目个位中的所述至少一些，且在所述第二裸片处锁存所述第二数目个位包括用所述第二裸片的第二锁存器锁存所述第二数目个位。
13.根据权利要求8所述的方法，其中对所述一或多个标识位；及所述第一数目个地址位中的所述至少一些的所述锁存，及对所述第二数目个地址位中的所述至少一些的所述锁存包括在地址锁存器上锁存所述一或多个标识位；及所述第一数目个地址位中的所述至少一些，以及所述第二数目个地址位中的所述至少一些。
14.根据权利要求8所述的方法，其中在所述第一裸片处接收包括在多堆叠封装的DDR5主裸片处接收。
15.根据权利要求8所述的方法，其中从所述第一裸片传达到至少一个其它裸片包括从主裸片传达到DDR5多装置封装的至少一个其它从裸片。
16.一种电子系统，其包括：
至少一个输入装置；
至少一个输出装置；
至少一个处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及
至少一个存储器系统，其可操作地耦合到所述至少一个处理器装置且包括：
多裸片封装，其包含主裸片及至少一个从裸片，所述主裸片配置成：
在时钟循环期间接收第一数目个位，所述第一数目个位包含与命令相关联的命令位及一或多个芯片标识位；及
在后续时钟循环期间接收第二数目个位，所述第二数目个位包含与所述命令相关联的数个地址位。
17.根据权利要求16所述的电子系统，其中所述至少一个从裸片中的每一从裸片配置成：
接收所述第一数目个位中的至少一些；
经由地址锁存器锁存所述一或多个芯片标识位中的至少一些；
接收所述第二数目个位中的至少一些；及
经由所述地址锁存器锁存所述数个地址位中的至少一些。
18.根据权利要求16所述的电子系统，其中所述第一数目个位包含与所述命令相关联的额外地址位。
19.根据权利要求16所述的电子系统，其中所述至少一个从裸片中的每一从裸片配置成：
将所述一或多个芯片标识位与一或多个本地堆叠标识(堆叠ID)位相比较；及
响应于所述一或多个芯片标识位匹配所述一或多个本地堆叠ID位而发布所述命令。
20.根据权利要求16所述的电子系统，其中所述多裸片封装包括DDR5装置。
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