DE112020005234T5 - Verarbeitung von multizyklusbefehlen in speichervorrichtungen und verwandte verfahren, vorrichtungen und systeme - Google Patents

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Abstract

Verfahren zum Betreiben einer Speichervorrichtung werden offenbart. Ein Verfahren kann einschließen: Empfangen einer ersten Anzahl von Bits, die ein oder mehrere Befehlsbits, ein oder mehrere Identifizierungsbits und eine erste Anzahl von Adressbits einschließt, die mit einem Befehl assoziiert sind, in einem ersten Die einer Anzahl von Dies während eines ersten Taktzyklus. Das Verfahren kann ferner einschließen: Übermitteln von mindestens einigen aus der ersten Anzahl von Bits vom ersten Die an mindestens einen anderen Die. Ferner kann das Verfahren einschließen: Empfangen einer zweiten Anzahl von Bits, die eine zweite Anzahl von mit dem Befehl assoziierten Adressbits einschließt, im ersten Die während eines zweiten, nachfolgenden Taktzyklus. Das Verfahren kann außerdem einschließen: Übermitteln von mindestens einigen aus der zweiten Anzahl von Bits vom ersten Die an den mindestens einen anderen Die. Speichervorrichtungen und elektronische Systeme werden ebenfalls offengelegt.

Description

  • PRIORITÄTSANSPRUCH
  • Diese Anmeldung erhebt Anspruch auf den Anmeldetag der US-Patentanmeldung mit der Seriennummer 16/700,212, eingereicht am 2. Dezember 2019, für „Verarbeitung von Multizyklusbefehlen in Speichervorrichtungen und verwandte Verfahren, Vorrichtungen und Systeme“.
  • FACHGEBIET
  • Ausführungsformen der Offenbarung betreffen die Verarbeitung von Multizyklusbefehlen in Speichervorrichtungen. Genauer gesagt, betreffen verschiedene Ausführungsformen die Verarbeitung von Multizyklusbefehlen in Speichervorrichtungen, die eine Die-Stapelkonfiguration einschließen, und verwandte Verfahren, Vorrichtungen und Systeme.
  • HINTERGRUND
  • Speichervorrichtungen werden in Computern oder anderen elektronischen Systemen normalerweise als interne integrierte Halbleiterschaltkreise bereitgestellt. Es gibt viele unterschiedliche Speichertypen, darunter zum Beispiel Direktzugriffsspeicher (RAM), Festwertspeicher (ROM), dynamischer Direktzugriffsspeicher (DRAM), synchroner dynamischer Direktzugriffsspeicher (SDRAM), resistiver Direktzugriffsspeicher (RRAM), Speicher mit doppelter Datenrate (DDR), stromsparender Speicher mit doppelter Datenrate (LPDDR), Phasenwechselspeicher (PCM) und Flash-Speicher.
  • Speichersysteme können Speichervorrichtungen anwenden, um Information zu speichern und abzurufen. Die Speichervorrichtungen können flüchtige Speichervorrichtungen, nichtflüchtige Speichervorrichtungen oder eine kombinierte Vorrichtung einschließen. Speichervorrichtungen wie etwa DRAM können elektrische Energie nutzen, um Daten zu speichern und abzurufen. Einige Speichervorrichtungen können ein Multichipgehäuse einschließen, das gestapelte Dies (z.B. Die-Stapel) einschließt, die unter Verwendung von Silizium-Durchkontaktierungen (TSVs) und/oder Drahtbonds in einer Master-Slave-(MS-)Konfiguration verbunden sind. Zum Beispiel können die Speichervorrichtungen RAM-Vorrichtungen mit doppelter Datenrate (DDR) einschließen, die ein DDR-Kopplungsprinzip für Hochgeschwindigkeitsdatenübertragung implementieren. Mehrere DDR-RAM-Vorrichtungen (z.B. DDR4-Vorrichtungen, DDR5-Vorrichtungen usw.) können eingeschlossen und als Master-Die und ein oder mehrere Slave-Dies konfiguriert sein.
  • RAM-Vorrichtungen wie etwa jene, die in elektrischen Vorrichtungen eingesetzt werden, um für Datenverarbeitung und/oder -speicherung zu sorgen, können für direkte Verfügbarkeit adressierbarer Daten sorgen, die in der Speicherschaltung einer Vorrichtung gespeichert sind. Bestimmte RAM-Vorrichtungen, wie etwa Vorrichtungen mit dynamischem RAM (DRAM), können zum Beispiel mehrere Speicherbänke mit vielen adressierbaren Speicherelementen einschließen. RAM-Vorrichtungen können auch eine Befehlsschnittstelle haben, die Adressen und Anweisungen (z.B. Lesen, Schreiben usw.) für Operationen empfängt, welche mit diesen Adressen assoziiert sein können, sowie eine Decodiererschaltung, welche die Anweisungen und die Adressen verarbeiten kann, um auf die entsprechenden Speicherbänke zuzugreifen. Die Anweisungen und Adressen für eine RAM-Vorrichtung können durch eine Verarbeitungsschaltung einer elektrischen Vorrichtung außerhalb der RAM-Vorrichtung bereitgestellt werden. Die elektrische Vorrichtung kann außerdem Taktsignale bereitstellen, die mit den Anweisungen und Adressen synchron sein können.
  • ZUSAMMENFASSUNG
  • Verschiedene Ausführungsformen der vorliegenden Offenbarung können eine Speichervorrichtung einschließen. Die Speichervorrichtung kann einen oder mehrere Slave-Dies und einen Master-Die einschließen. Der Master-Die kann dafür konfiguriert sein, während eines ersten Taktzyklus eine erste Anzahl von Bits zu empfangen, die ein oder mehrere Befehlsbits und ein oder mehrere Identifizierungsbits einschließt. Der Master-Die kann auch dafür konfiguriert sein, während des ersten Taktzyklus mindestens einige der Identifizierungsbits zwischenzuspeichern oder zu puffern. Ferner kann der Master-Die dafür konfiguriert sein, mindestens einige aus der ersten Anzahl von Bits an den einen oder den mehreren Slave-Dies zu übermitteln. Außerdem kann der Master-Die dafür konfiguriert sein, während eines zweiten, nachfolgenden Taktzyklus eine zweite Anzahl von Bits zu empfangen, die eine erste Anzahl von Adressbits einschließt. Ferner kann der Master-Die dafür konfiguriert sein, während des zweiten, nachfolgenden Taktzyklus mindestens einige aus der zweiten Anzahl von Bits zu puffern. Zusätzlich kann der Master-Die dafür konfiguriert sein, mindestens einige aus der zweiten Anzahl von Bits an den einen oder die mehreren Slave-Dies zu übermitteln.
  • Eine oder mehrere andere Ausführungsformen der vorliegenden Offenbarung schließen ein Verfahren zum Betreiben einer Speichervorrichtung ein. Das Verfahren kann einschließen: Empfangen einer ersten Anzahl von Bits, die ein oder mehrere Befehlsbits, ein oder mehrere Identifizierungsbits und eine erste Anzahl von Adressbits einschließt, während eines ersten Taktzyklus in einem ersten Die einer Anzahl von Dies. Ferner kann das Verfahren einschließen: Puffern von mindestens einigen aus der ersten Anzahl von Bits während des ersten Taktzyklus im ersten Die. Das Verfahren kann außerdem einschließen: Übermitteln von mindestens einigen aus der ersten Anzahl von Bits vom ersten Die an mindestens einen anderen Die. Ferner kann das Verfahren einschließen: Empfangen einer zweiten Anzahl von Bits, die eine zweite Anzahl von Adressbits einschließt, im ersten Die während eines zweiten, nachfolgenden Taktzyklus. Außerdem kann das Verfahren einschließen: Puffern von mindestens einigen aus der zweiten Anzahl von Bits während des zweiten, nachfolgenden Taktzyklus im ersten Die. Zusätzlich kann das Verfahren einschließen: Übermitteln von mindestens einigen aus der zweiten Anzahl von Bits vom ersten Die an den mindestens einen anderen Die.
  • Zusätzliche Ausführungsformen der vorliegenden Offenbarung schließen ein elektronisches System ein. Das elektronische System kann mindestens eine Eingabevorrichtung, mindestens eine Ausgabevorrichtung und mindestens eine Prozessorvorrichtung einschließen, die betrieblich mit der Eingabevorrichtung und der Ausgabevorrichtung gekoppelt ist. Das elektronische System kann außerdem mindestens ein Speichersystem einschließen, das betrieblich mit der mindestens einen Prozessorvorrichtung gekoppelt ist und ein Multichipgehäuse umfasst, das einen Master-Die und mindestens einen Slave-Die umfasst. Der Master-Die kann dafür konfiguriert sein, während eines Taktzyklus eine erste Anzahl von Bits eines Befehls zu empfangen, wobei die erste Anzahl von Bits Befehlsbits und mit dem Befehl assoziierte Chipidentifizierungsbits einschließt. Der Master-Die kann außerdem dafür konfiguriert sein, während eines nachfolgenden Taktzyklus eine zweite Anzahl von Bits des Befehls zu empfangen, wobei die zweite Anzahl von Bits Adressbits einschließt, die mit dem Befehl assoziiert sind.
  • Figurenliste
    • 1A zeigt eine beispielhafte Speichervorrichtung gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung, die eine Anzahl von Dies einschließt.
    • 1B ist ein Blockschaltbild, das ein Speichersystem gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung zeigt, welches eine Steuerungseinrichtung und eine Speichervorrichtung einschließt, die eine Anzahl von Dies einschließt.
    • 2 stellt eine beispielhafte Speichervorrichtung gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung dar.
    • 3 zeigt ein Timing-Diagramm, das verschiedene Signale einschließt, die mit einem Einzelchipgehäuse assoziiert sind, das für die Verwendung mit Einzelzyklusbefehlen konfiguriert ist.
    • 4 zeigt ein Timing-Diagramm, das verschiedene Signale einschließt, die mit einem Multichipgehäuse assoziiert sind, das für die Verwendung mit Einzelzyklusbefehlen konfiguriert ist.
    • 5 zeigt ein Timing-Diagramm, das verschiedene Signale einschließt, die mit einem Einzelchipgehäuse assoziiert sind, das für die Verwendung mit Multizyklusbefehlen konfiguriert ist.
    • 6 zeigt ein Timing-Diagramm, das verschiedene Signale einschließt, die mit einem Multichipgehäuse assoziiert sind, das für die Verwendung mit Multizyklusbefehlen gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung konfiguriert ist.
    • 7 ist ein Ablaufplan eines beispielhaften Verfahrens zum Betreiben einer Speichervorrichtung gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 8 ist ein vereinfachtes Blockschaltbild eines Speichersystems gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 9 ist ein vereinfachtes Blockschaltbild eines elektronischen Systems gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
  • ART UND WEISE DER AUSFÜHRUNG DER ERFINDUNG
  • Wie man anerkennen wird, werden in DDR4 und früheren Vorrichtungen, die entweder ein Einzelchipgehäuse oder ein Multichipgehäuse enthalten, das für die Verwendung mit Einzelzyklus-Befehlen konfiguriert ist, alle Befehlsbits, Chipidentifizierungsbits (Cid oder ChipID) und Adressbits, die mit einem Befehl assoziiert sind, während eines einzigen Taktzyklus in einem Die empfangen. In einer Konfiguration mit Multichipgehäuse werden die Befehls- und Cid-Bits in einem Master-Die decodiert und die Adresse wird auf dem Master-Die gepuffert und an einen Slave-Die übermittelt. In anderen Vorrichtungen, die Multizyklusbefehle verwenden, wie DDR5- Vorrichtungen, werden Befehlsbits, Cid-Bits und Adressbits über mehr als einen Taktzyklus (z.B. zwei Takte oder drei Takte in einem 2N-Modus) einem Die bereitgestellt.
  • Verschiedene hier beschriebene Ausführungsformen betreffen Verfahren zur Verarbeitung von Multizyklusbefehlen. Genauer gesagt, kann gemäß mindestens einigen Ausführungsformen, die einen Die-Stapel einschließen (d.h. einen Master-Die und mindestens einen Slave-Die), ein erstes Signal, das mit einem Befehl assoziiert ist, während eines ersten Taktzyklus empfangen und decodiert werden, und ein zweites Signal, das mit dem Befehl assoziiert ist, kann während eines zweiten, folgenden Taktzyklus empfangen und decodiert werden. Noch spezifischer kann gemäß einigen Ausführungsformen in einem Zwei-Zyklus-Befehlsprozess ein erstes Signal, das Befehlsbits, Chipidentifizierung-(Cid-)Bits und möglicherweise ein oder mehrere Adressbits einschießt, während eines ersten Taktzyklus in einem Master-Die empfangen und decodiert werden (z.B. als Antwort auf eine Flanke (z.B. eine steigende oder fallende Flanke) des ersten Taktzyklus). Ferner kann ein Signal, das mindestens einige der Befehlsbits, Chipidentifizierung-(Cid-)Bits und möglicherweise ein oder mehrere Adressbits einschließt, an einen oder mehrere Slave-Dies übermittelt werden. Ferner kann ein Signal, das ein oder mehrere zusätzliche Adressbits einschließt, während eines zweiten Taktzyklus im Master-Die empfangen und decodiert werden (z.B. als Antwort auf eine Flanke (z.B. eine steigende oder fallende Flanke) des zweiten Taktzyklus). Außerdem kann dann ein Signal, das mindestens einige des einen oder der mehreren zusätzlichen Adressbits einschließt, an den einen oder die mehreren Slave-Dies übermittelt werden. In diesen Ausführungsformen können die Cid-Bits mit ihren lokalen Cid-Bits verglichen werden (gestapelte Bits, Sicherungen auf jedem Die und abhängig von der Stapelhöhe) und bei Übereinstimmung dafür verwendet werden, Befehls- und Adressbits auf dem Slave-Die zu aktivieren.
  • Verschiedene hier offengelegte Ausführungsformen können die Anzahl der von einem Master-Die zu einem oder mehreren Slave-Dies übertragenen Signale verringern und/oder die Geschwindigkeit und/oder das Leistungsvermögen von Speichervorrichtungen, die einen Master-Die und einen oder mehrere Slave-Dies einschließen, verbessern. Mindestens aus diesen Gründen stellen verschiedene Ausführungsformen der vorliegenden Offenbarung, wie hierin ausführlicher beschrieben, eine technische Lösung für ein oder mehrere Probleme bereit, die sich aus Technologie ergeben, die vernünftigerweise nicht von einer Person durchgeführt werden kann, und verschiedene hierin offengelegte Ausführungsformen sind in der Computertechnologie verwurzelt, um verschiedene Probleme und/oder Herausforderungen zu überwinden, die mit Speichervorrichtungen assoziiert sind, die Multizyklusbefehle verwenden. Ferner können mindestens einige der hierin offenbarten Ausführungsformen computerbezogene Technologie verbessern, indem sie dem Computer die Durchführung einer Funktion ermöglichen, die zuvor nicht durch einen Computer durchgeführt werden konnte.
  • Viele elektrische Vorrichtungen können RAM-Vorrichtungen einschließen, die mit einer Verarbeitungsschaltung gekoppelt sind, und können für die Speicherung von Daten zur Verarbeitung sorgen. Beispiele für RAM-Vorrichtungen schließen Vorrichtungen mit dynamischem RAM (DRAM) und Vorrichtungen mit synchronem DRAM (SDRAM) ein, die einzelne Bits elektronisch speichern können. Die gespeicherten Bits können zu adressierbaren Speicherelementen (z.B. Wörtern) organisiert sein, auf welche die Verarbeitungsschaltung direkt zugreifen kann. Speichervorrichtungen können auch eine Befehlsschaltung einschließen, um Anweisungen und/oder Adressen von der Verarbeitungsschaltung zu empfangen. Zum Beispiel können in Vorrichtungen mit doppelter Datenrate vom Typ 5 (DDR5) Anweisungen und Adressen durch Verwendung eines 14-Bit-Befehls-/Adress-(CA-)Signals bereitgestellt werden.
  • Die Verarbeitungsschaltung kann der Speichervorrichtung außerdem Taktsignale zusammen mit Anweisungen und/oder Adressen bereitstellen. In DDR5-SDRAM-Vorrichtungen kann ein solches Taktsignal Clk durch ein Differenzsignalpaar Clk_t und Clk_c bereitgestellt werden. Das Taktsignal kann der Speichervorrichtung Information darüber bereitstellen, wann eine Anweisung und/oder ein Adresssignal zur Verarbeitung bereit ist. Beispielsweise kann die Verarbeitungsschaltung einer DDR5-Vorrichtung ein Taktsignal und Anweisungen bereitstellen, sodass das CA-Signal während eines Übergangs (z.B. einer Flanke) des Clk-Signals für die Verarbeitung verfügbar (z.B. stabil, bereit) ist. Eine DDR5-Vorrichtung sowie andere Speichervorrichtungen, die dafür konfiguriert sind, Anweisungsbusse gemeinsam zu nutzen, können außerdem ein Chipauswahl-Signal (CS-Signal) empfangen, das der Speichervorrichtung mitteilt, dass sie das beabsichtigte Ziel des auf dem Anweisungsbus verfügbaren CA-Signals ist. Darüber hinaus können in einigen Standards, wie etwa im DDR5-Standard, Befehle unter Verwendung eines CA-Signals mit zwei Zyklen (z.B. zweistufig) bereitgestellt werden. In solchen Fällen kann das CS-Signal verwendet werden, um der Speichervorrichtung anzugeben, ob das aktuelle CA-Signal ein erster oder zweiter Teil eines CA-Signals mit zwei Zyklen ist.
  • Ausführungsformen der vorliegenden Offenbarung werden nun mit Bezug auf die beigefügten Zeichnungen erläutert.
  • 1A ist ein Blockschaltbild einer Speichervorrichtung 100 (z.B. einer Halbleiter-Die-Baugruppe, einschließlich einer Vorrichtung mit dreidimensionaler Integration (3DI) oder eines Die-Stapel-Gehäuses) gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Zum Beispiel kann die Speichervorrichtung 100 eine DRAM-Vorrichtung (z.B. DDR5-DRAM) oder einen Abschnitt derselben einschließen.
  • Die Speichervorrichtung 100, die hier auch als „Multichipgehäuse“ bezeichnet werden kann, schließt ein oder mehrere Halbleiter-Dies ein (z.B. einen Die-Stapel 102 mit mehreren Dies), die auf einem Substrat 104 (z.B. einem anderen Die oder einer Leiterplatte) angebracht oder mit diesem verbunden sind. Zum Beispiel schließt die Speichervorrichtung 100 einen Die-Stapel 102 mit einem Master-Die 110 und einem oder mehreren Slave-Dies 112 ein. Der Master-Die 110 kann dafür konfiguriert sein, mit einer Komponente/Vorrichtung (z.B. einer Steuerungseinrichtung, einer Zentralverarbeitungseinheit (CPU) und/oder einer Host-Vorrichtung) eines Systems (z.B. eines Computersystems oder eines Speichersystems) zu interagieren bzw. zu kommunizieren. Der Master-Die 110 kann Interaktionen oder Schnittstellenfunktionen zwischen den Slave-Dies 112 und/oder anderen Komponenten des Systems bereitstellen. So kann der Master-Die 110 beispielsweise Befehle und Daten vom System empfangen und die empfangenen Befehle und Daten an den entsprechenden Die zu kommunizieren (z.B. an sich selbst oder an einen der Slave-Dies 112). Der Master-Die 110 kann dafür konfiguriert sein, auf der Grundlage von Chipidentifizierung-(Cid-)Bits zu kommunizieren, die den Befehl begleiten.
  • Der Die-Stack 102 kann Zwischenverbindungen 114 zwischen Dies einschließen, um die Kommunikation von Die zu Die zu erleichtern. Die Zwischenverbindungen 114 können elektrisch leitfähige Strukturen (z.B. Interkonnektor-Pfeiler, Lötpunkte usw.) sein, die durch Bonden oder einen anderen Verbindungsprozess entstanden sind. Die Zwischenverbindungen 114 können mit aktiven Schaltungen auf den angeschlossenen Dies und/oder Silizium-Durchkontaktierungen (TSVs) 116 verbunden sein. TSVs 116 können die Kommunikation über entsprechende Dies oder Teile davon erleichtern. Die Dies können Bondinseln 118 einschließen, wie etwa leitfähige Abschnitte/Stellen auf den Dies, die dafür konfiguriert sind, elektrische Verbindungen zwischen den aktiven Schaltungen auf dem Die und den externen Signalisierungsstrukturen (z.B. Zwischenverbindungen 114, TSVs 116 usw.) bereitzustellen.
  • Auf der Grundlage von Zwischenverbindungen 114, TSVs 116 und/oder Bondinseln 118 kann der Master-Die 110 gemäß der Chipidentifizierung Signale an einen bzw. von einem Ziel-Die 120 (z.B. einer der Slave-Dies 112) übermitteln. Beispielsweise kann der Master-Die 110 Signale übermitteln, die einer Lesefunktion oder einer Schreibfunktion entsprechen, die mit dem Ziel-Die 120 assoziiert ist.
  • Obwohl die Speichervorrichtung 100 so dargestellt ist, dass sie für die Kommunikation über TSVs 116 konfiguriert ist, ist die vorliegende Offenbarung nicht darauf beschränkt, und andere Multichipgehäusekonfigurationen (z.B. ein Multichipgehäuse, das für die Kommunikation über Drahtbonds konfiguriert ist) fallen in den Schutzbereich der Offenbarung.
  • 1B ist ein Blockschaltbild, das ein Speichersystem 150 gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung zeigt, welches eine Steuerungseinrichtung 152 und eine Speichervorrichtung 153 einschließt, die eine Anzahl von Speicher-Dies 154 einschließt. In mindestens einigen Ausführungsformen schließt ein Speicher-Die 154_A, der eine Speichervorrichtung (z.B. Speichervorrichtung 200 von 2) einschließen kann, einen Master-Die ein (z.B. der Master-Die 110 von 1A). Ferner schließt ein Speicher-Die 154_B, der ebenfalls eine Speichervorrichtung (z.B. eine Speichervorrichtung 200 von 2) einschließen kann, einen Slave-Die ein (z.B. Slave-Die 112 von 1A). Die Steuerungseinrichtung 152, die einen Prozessor oder jegliche andere Art von Steuerungseinrichtung einschließen kann, kann dafür konfiguriert sein, mit dem Speicher-Die 154_A über einen Kommunikationsbus 155 zu kommunizieren.
  • Wie dargestellt, schließen sowohl der Speicher-Die 154_A als auch der Speicher-Die 145_B eine Schnittstellen- und Verarbeitungseinheit sowie eine Anzahl von Latches ein. Beispielsweise kann jede der Schnittstellen- und Verarbeitungseinheit 156 des Speicherchips 154_A und der Schnittstellen- und Verarbeitungseinheit 166 des Speicherchips 154_B eine Befehlsschnittstelle (z.B. Befehlsschnittstelle 204 von 2), einen Befehlsdecodierer (z.B. Befehlsdecodierer 218 von 2), eine Eingabe-/Ausgabe-Schnittstelle (z.B. E/A-Schnittstelle 206 von 2) und/oder jegliche anderen Komponenten zum Empfangen, Verarbeiten und/oder Übertragen von Daten und/oder zum Steuern der Operation eines zugehörigen Dies einschließen.
  • Genauer gesagt, und wie nachstehend ausführlicher beschrieben, kann der Speicher-Die 154_A und insbesondere die Schnittstellen- und Verarbeitungseinheit 156 des Speicher-Dies 154_A dafür konfiguriert sein, von der Steuerungseinrichtung 152 empfangene Signale zu empfangen und zu verarbeiten (z.B. zu decodieren). Ferner kann der Die 154_A dafür konfiguriert sein, verschiedene Bits (z.B. Cid-Bits und Adressbits) in einem weiteren Latch, wie etwa Latch 158_1 und Latch 158_2, zu puffern. Ferner kann die Schnittstellen- und Verarbeitungseinheit 166 des Speicher-Die 154_B dafür konfiguriert sein, Signale zu empfangen und zu verarbeiten, die vom Master-Die 154_A über einen Kommunikationsbus 157 empfangen werden. Ferner kann der Die 154_B dafür konfiguriert sein, verschiedene Bits (z.B. Cid-Bits und Adressbits) in einem oder mehreren Latches, wie etwa Latch 168_1 und Latch 168_2, zu puffern.
  • 2 ist ein vereinfachtes Blockschaltbild, das bestimmte Merkmale einer Speichervorrichtung 200 zeigt. Insbesondere ist 2 ein Funktionsblockschaltbild, das bestimmte Funktionen der Speichervorrichtung 200 veranschaulicht. Zum Beispiel können der Master-Die 110 und jeder Slave-Die 112 der Speichervorrichtung 100 (siehe 1A) eine Speichervorrichtung einschließen, wie etwa die Speichervorrichtung 200. Gemäß einigen Ausführungsformen kann die Speichervorrichtung 200 eine DDR5-SDRAM-Vorrichtung (synchroner dynamischer Direktzugriffsspeicher mit doppelter Datenrate, Typ 5) sein. Verschiedene Merkmale von DDR5-SDRAM ermöglichen einen verringerten Stromverbrauch, mehr Bandbreite und mehr Speicherkapazität im Vergleich zu früheren Generationen von DDR-SDRAM.
  • Die Speichervorrichtung 200 kann eine Anzahl von Speicherbänken 202 einschließen. Die Speicherbänke 202 können zum Beispiel DDRS-SDRAM-Speicherbänke einschließen. Die Speicherbänke 202 können auf einem oder mehreren Chips (z.B. SDRAM-Chips) bereitgestellt sein, die beispielsweise auf doppelreihigen Speichermodulen (DIMMs) angeordnet sind. Jedes DIMM kann eine bestimmte Anzahl von SDRAM-Speicherchips (z.B. ×8 oder × 16 Speicherchips) einschließen, wie man anerkennen wird. Jeder SDRAM-Speicherchip kann eine oder mehrere Speicherbänke 202 einschließen. Die Speichervorrichtung 200 stellt einen Abschnitt eines einzelnen Speicherchips (z.B. eines SDRAM-Chips) mit einer Anzahl von Speicherbänken 202 dar. Bei DDR5 können die Speicherbänke 202 ferner dafür eingerichtet sein, Bankgruppen zu bilden. Bei einem DDR5-SDRAM mit 8 Gigabyte (GB) kann ein Speicherchip beispielsweise 16 Speicherbänke 202 enthalten, die in 8 Bankgruppen angeordnet sind, wobei jede Bankgruppe 2 Speicherbänke einschließt. Bei einem 16-GB-DDR5-SDRAM kann ein Speicherchip beispielsweise 32 Speicherbänke 202 enthalten, die in 8 Bankgruppen angeordnet sind, wobei jede Bankgruppe 4 Speicherbänke einschließt. Verschiedene andere Konfigurationen, Organisationen und Größen von Speicherbänken 202 der Speichervorrichtung 200 können je nach Anwendung und Auslegung des Gesamtsystems verwendet werden.
  • Die Speichervorrichtung 200 kann eine Befehlsschnittstelle 204 und eine Eingabe-/Ausgabeschnittstelle (E/A) 206 einschließen. Die Befehlsschnittstelle 204 ist dafür konfiguriert, eine Anzahl von Signalen (z.B. die Signale 205) von einer mit der Speichervorrichtung 200 gekoppelten Verarbeitungsschaltung, wie etwa einem Prozessor oder einer Steuerungseinrichtung (z.B. die Steuerungseinrichtung 152 von 1B), zu empfangen. Der Prozessor oder die Steuerungseinrichtung kann der Speichervorrichtung 200 verschiedene Signale 205 bereitstellen, um die Übertragung und den Empfang von Daten zu erleichtern, die in die Speichervorrichtung 200 geschrieben oder aus ihr gelesen werden sollen.
  • Man wird anerkennen, dass die Befehlsschnittstelle 204 eine Anzahl von Schaltungen einschließen kann, wie etwa eine Takteingangsschaltung 208, eine Befehlsadresseneingangsschaltung 210 und eine Chipauswahl-Eingangsschaltung 211, um eine ordnungsgemäße Verarbeitung der Signale 205 zu gewährleisten. Die Eingangsschaltungen 208, 210 und 211 können zum Beispiel eine synchrone Pufferung durchführen, um stabile Signale für die weitere Verarbeitung durch die Speichervorrichtung 200 bereitzustellen. Die Befehlsschnittstelle 204 kann ein oder mehrere Taktsignale von einer externen Vorrichtung empfangen. Grundsätzlich verwendet ein Speicher mit doppelter Datenrate (DDR) ein Taktsignal, hier als Clk-Signal 212 bezeichnet, das als Differenzpaar bereitgestellt werden kann, das aus einem echten Taktsignal (Clk_t) und einem komplementären Taktsignal (Clk_c) gebildet wird. Eine positive Taktflanke für das Clk-Signal 212 bezieht sich bei DDR auf den Punkt, an dem das steigende echte Taktsignal Clk_t das fallende komplementäre Taktsignal Clk_c schneidet, während eine negative Taktflanke den Schnittpunkt des fallenden echten Taktsignals Clk_t und des steigenden komplementären Taktsignals Clk_c angibt. Befehle (z.B. Lesebefehl, Schreibbefehl usw.) werden normalerweise an den positiven Flanken des Taktsignals eingegeben, und Daten werden sowohl an den positiven als auch an den negativen Taktflanken übertragen oder empfangen.
  • Die Takteingangsschaltung 208 kann das echte Taktsignal Clk _t und das komplementäre Taktsignal Clk_c empfangen und ein internes Taktsignal CLK 214 erzeugen. Das interne Taktsignal CLK 214 kann an einen internen Taktgenerator übergeben werden, wie etwa eine Verzögerungsregelschleifenschaltung 216 (DLL). Die DLL-Schaltung 216 kann ein phasengesteuertes internes Taktsignal LCLK erzeugen, das auf dem empfangenen internen Taktsignal CLK 214 und den Befehlssignalen von einem Befehlsdecodierer 218, welche durch die DLL-Schaltung 216 über den Bus 220 empfangen werden, basiert. Das phasengesteuerte interne Taktsignal LCLK kann beispielsweise an die E/A-Schnittstelle 206 übergeben und als Timing-Signal zur Bestimmung eines Ausgabe-Timings von Lesedaten verwendet werden. Das interne Taktsignal CLK 214 kann außerdem verschiedenen anderen Komponenten innerhalb der Speichervorrichtung 200 bereitgestellt werden und kann verwendet werden, um verschiedene zusätzliche interne Taktsignale zu erzeugen. Zum Beispiel kann das interne Taktsignal CLK 214 dem Befehlsdecodierer 218 bereitgestellt werden. Der Befehlsdecoder 218 kann Befehlssignale vom Befehlsbus 221 empfangen und die Befehlssignale decodieren, um verschiedene interne Befehle bereitzustellen. Die empfangenen Befehlssignale können dem Befehlsbus 221 aus gepufferten Eingaben der Eingangsschaltungen 208, 210 und/oder 211 bereitgestellt werden.
  • Ferner kann der Befehlsdecodierer 218 Befehle decodieren, wie etwa Lesebefehle, Schreibbefehle, Befehle zum Setzen von Modusregistern, Aktivierungsbefehle, und über den Buspfad 223 Zugriff auf eine bestimmte, dem Befehl entsprechende Speicherbank 202 bereitstellen. Man wird anerkennen, dass die Speichervorrichtung 200 verschiedene andere Decodierer einschließen kann, wie etwa Zeilendecodierer und Spaltendecodierer, um den Zugriff auf die Speicherbänke 202 zu erleichtern. In mindestens einer Ausführungsform schließt jede Speicherbank 202 einen Banksteuerungsblock 224 ein, der die erforderliche Decodierung (z.B. Zeilendecodierer und Spaltendecodierer) sowie andere Merkmale, wie etwa Timing-Steuerung und Datensteuerung, bereitstellen kann, um die Ausführung von Befehlen an die und von den Speicherbänken 202 zu erleichtern.
  • Die Speichervorrichtung 200 kann Operationen, wie etwa Lese- und Schreibbefehle, auf der Grundlage der von einer externen Vorrichtung, zum Beispiel einem Prozessor, empfangenen Befehls-/Adresssignale ausführen. In einigen Ausführungsformen kann der Befehls-/Adress-(CA-)Bus ein 14-Bit-Bus sein, um die Befehls-/Adresssignale 226 aufzunehmen (CA<13:0>). Die Befehls-/Adresssignale können, wie oben erörtert, unter Verwendung des Takts 212 (Clk_t und Clk c) auf die Befehlsschnittstelle 204 getaktet werden. Die Befehlsschnittstelle 204 kann eine Befehlsadresseneingangsschaltung 210 einschließen, die dafür konfiguriert ist, die Befehle zu empfangen und zu übertragen, um den Zugriff auf die Speicherbänke 202 bereitzustellen, zum Beispiel über den Befehlsdecodierer 218. Darüber hinaus kann die Befehlsschnittstelle 204 ein Chipauswahl-(CS-)Signal 225 empfangen. Das CS-Signal 225 ermöglicht der Speichervorrichtung 200, Befehle auf dem eingehenden CA<13:0>-Bus zu verarbeiten. Der Zugriff auf spezifische Bänke 202 innerhalb der Speichervorrichtung 200 kann auf dem CA<13:0>-Bus mit den Befehlen codiert werden. Beispielsweise kann ein Prozessor, der Daten von der Speichervorrichtung 200 anfordert, über einen Eingangskontakt ein CS-Signal 225 bereitstellen, um der Speichervorrichtung 200 mitzuteilen, dass sie auf dem im Bus verfügbaren CA-Signal 226 operieren soll. In diesem Beispiel kann die Befehlsschnittstelle 204 das CA-Signal 226 auf der Grundlage des empfangenen Chipauswahlsignals 225 durchschalten und das durchgeschaltete CA-Signal über den Bus 223 den Speicherbänken 202 bereitstellen. Auf der Grundlage des CA-Signals 226 können die Speicherbänke 202 die angeforderten Daten über den Datenpfad 230 und die E/A-Schnittstelle 206 bereitstellen.
  • Darüber hinaus kann die Befehlsschnittstelle 204 dafür konfiguriert sein, eine Reihe anderer Befehlssignale zu empfangen. So kann beispielsweise ein Signal „Command/address on die termination“ (CA_ODT) bereitgestellt werden, das für die Terminierung eines Befehls-/Adresssignals auf dem Die sorgt, um die korrekte Impedanzanpassung innerhalb der Speichervorrichtung 200 zu ermöglichen. Ein Rücksetzbefehl (RESET) kann verwendet werden, um die Befehlsschnittstelle 204, Statusregister, Zustandsautomaten usw. zurückzusetzen, zum Beispiel beim Einschalten. Die Befehlsschnittstelle 204 kann auch ein Befehls-/Adressinvertierungssignal (CAI) empfangen, das bereitgestellt werden kann, um zum Beispiel den Zustand von Befehls-/Adresssignalen CA<13:0> auf dem Befehls-/Adressbus zu invertieren, in Abhängigkeit von der Befehls-/Adressleitweglenkung für die Speichervorrichtung 200.
  • Daten können unter Nutzung der oben erörterten Befehls- und Taktsignale an die und von der Speichervorrichtung 200 gesendet werden, indem Datensignale 232 über die E/A-Schnittstelle 206 übertragen und empfangen werden. Genauer gesagt, können Daten über den Datenpfad 230, der eine Vielzahl von bidirektionalen Datenbussen einschließt, an die Speicherbänke 202 gesendet oder von diesen abgerufen werden. Daten-E/A-Signale, die grundsätzlich als DQ-Signale bezeichnet werden, werden grundsätzlich über einen oder mehrere bidirektionale Datenbusse übertragen und empfangen. Bei bestimmten Speichervorrichtungen, wie etwa einer DDR5-SDRAM-Speichervorrichtung, können die E/A-Signale in obere und untere Bytes unterteilt sein. Zum Beispiel können bei einer × 16-Speichervorrichtung die E/A-Signale in obere und untere E/A-Signale (z.B. DQ<15:8> und DQ<7:0>) unterteilt sein, die zum Beispiel oberen und unteren Bytes der Datensignale entsprechen.
  • Man wird anerkennen, dass verschiedene andere Komponenten, wie etwa Stromversorgungsschaltungen (zum Empfang externer VDD- und VSS-Signale), Modusregister (um verschiedene Modi programmierbarer Operationen und Konfigurationen zu definieren), Lese-/Schreibverstärker (um Signale während Lese-/Schreiboperationen zu verstärken), Temperatursensoren (um Temperaturen der Speichervorrichtung 200 zu erfassen) usw. ebenfalls in die Speichervorrichtung 200 einbezogen werden können. Daher versteht es sich, dass das Blockschaltbild von 2 nur bereitgestellt wird, um bestimmte Funktionsmerkmale der Speichervorrichtung 200 hervorzuheben, um die nachfolgende ausführliche Beschreibung zu erleichtern.
  • Wie oben erwähnt, verwenden DDR4 und andere frühere Vorrichtungen Einzelzyklusbefehle, worin Befehlsbits, Chipidentifizierungsbits (Cid oder ChipID) und Adressbits während eines einzigen Taktzyklus in einem Die empfangen werden. 3 zeigt ein Timing-Diagramm 300, das verschiedene Signale einschließt, die mit einem Einzelchipgehäuse (z.B. einem DDR4-Einzelchipgehäuse (SDP)) assoziiert sind, das dafür konfiguriert ist, mit Einzelzyklusbefehlen zu arbeiten. Wie dargestellt, schließt das Timing-Diagramm 300 ein externes Taktsignal XCLK, eine externe Befehls- und Adressbitleitung XCA/XCMD (d.h. zum Empfangen von Befehls- und Adressbits), eine Befehlsleitung CMD mit Befehlssignalen 302 und 304 (z.B. Lesen, Schreiben, Auffrischen oder ein anderer Befehl), ein Adress-Latch Addr_Lat1 und ein Adress-Latch Addr_Lat2 ein.
  • Wie im Timing-Diagramm 300 dargestellt, wird bei steigender Flanke des externen Taktsignals XCLK ein Befehlssignal 302 in einem Die empfangen und decodiert, und eine zugehörige Adresse wird im Adress-Latch Addr_Lat1 des Dies gepuffert. Wie dargestellt, wird die Adresse bei jeder steigenden Taktflanke des externen Taktsignals XCLK gepuffert. Die Adresse wird auch im Adress-Latch Addr_Lat2 des Dies gepuffert, und die im Adress-Latch Addr_Lat2 gepufferte Adresse kann bis zum Empfang des nächsten empfangenen Befehls CMD (d.h. eines Befehlssignals 304) gültig bleiben.
  • Bei einer nachfolgenden steigenden Flanke des externen Taktsignals XCLK wird das Befehlssignal 304 empfangen und decodiert, und die zugehörige Adresse wird im Adress-Latch Addr_Lat1 gepuffert (d.h. bei jeder steigenden Taktflanke des externen Taktsignals XCLK). Die Adresse wird auch im Adress-Latch Addr_Lat2 gepuffert, und die im Adress-Latch Addr_Lat2 gepufferte Adresse kann bis zum Empfang des nächsten empfangenen Befehls CMD gültig bleiben.
  • 4 schließt ein Timing-Diagramm 400 ein, das verschiedene Signale einschließt, die mit einem Multichipgehäuse (z.B. einer DDR4-Multi-Dimensional-Stacking-(3DS-)Vorrichtung) assoziiert sind, das einen Master-Die und mindestens einen Slave-Die einschließt, der dafür konfiguriert ist, mit Einzelzyklusbefehlen zu arbeiten. Wie in 4 dargestellt, schließt das Timing-Diagramm 400 das externe Taktsignal XCLK und die externe Befehls-, Adress- und Chipidentifizierung-(Cid-)Bitleitung XCA (d.h. zum Empfangen von Befehls-, Adress- und Cid-Bits) ein. Ferner zeigt das Timing-Diagramm 400 eine Befehlsleitung CMD 1 und ein mit dem Master-Die assoziiertes Adress-Latch Addr_Lat_1.
  • Die Befehlsleitung CMD1 schließt ein Befehlssignal 402 ein, das auf dem Master-Die empfangen und decodiert und an jeden Die in einem Stapel übermittelt wird (z.B. über TSVs und/oder Drahtbonden). In diesem Beispiel schließt das Befehlssignal 402 auf der Befehlsleitung CMD1 alle mit einem Befehl assoziierten Befehlsbits, Cid-Bits und Adressbits ein. Ferner wird im Master-Die die Adresse im Adress-Latch Addr Lat 1 gepuffert (d.h. bei jeder steigenden Taktflanke des externen Taktsignals XCLK).
  • Darüber hinaus wird das Befehlssignal 402 durch den Master-Die übermittelt und in jedem Die (d.h. dem Master- und jedem Slave-Die) über eine Befehlsleitung CMD2 empfangen. Mit anderen Worten, jeder Die empfängt das Befehlssignal 402 (d.h. vom Master-Die) auf einer zweckgeschalteten Befehlsleitung. Wie erwartet, ist das Befehlssignal 402 auf der Befehlsleitung CMD2 relativ zum Befehlssignal 402 auf der Befehlsleitung CMD 1 verzögert. Ferner puffert jeder Die die zugehörige Adresse in einem eigenen Adress-Latch Addr_Lat_2. Außerdem vergleicht jeder Die die empfangenen Cid-Bits (d.h. des Befehlssignals 402) mit seinen lokalen Cid-Bits, um zu bestimmen, ob der Die ein beabsichtigter Empfänger des Befehlssignals 402 ist. In diesem Beispiel stimmen die empfangenen Cid-Bits mit den lokalen Cid-Bits eines Ziel-Dies Die0 überein, sodass der Ziel-Die Die0 das Befehlssignal 402 ausgibt und die zugehörige Adresse über das Adress-Latch Addr_Lat_3 puffert.
  • Anschließend wird ein Befehlssignal 404 über die Befehlsleitung CMD 1 im Master-Die empfangen. In diesem Beispiel schließt das Befehlssignal 404 alle Befehlsbits, Cid-Bits und Adressbits ein, die mit einem Befehl assoziiert sind. Ferner wird die Adresse im Master-Die im Adress-Latch Addr_Lat_1 gepuffert (d.h. bei jeder steigenden Taktflanke des externen Taktsignals XCLK). Außerdem wird das Befehlssignal 404 durch den Master-Die übermittelt, und das Befehlssignal 404 wird in jedem Die (z.B. dem Master- und jedem Slave-Die) über die Befehlsleitung CMD2 empfangen. Wie erwartet, ist das Befehlssignal 404 auf der Befehlsleitung CMD2 relativ zum Befehlssignal 404 auf der Befehlsleitung CMD 1 verzögert. Ferner puffert jeder Die die zugehörige Adresse im Adress-Latch Addr_Lat_2. Außerdem vergleicht jeder Die die empfangenen Cid-Bits (d.h. des Befehlssignals 404) mit seinen lokalen Cid-Bits, um zu bestimmen, ob der Die ein beabsichtigter Empfänger des Befehlssignals 404 ist. In diesem Beispiel stimmen die empfangenen Cid-Bits mit den lokalen Cid-Bits eines Ziel-Dies Die 1 überein, sodass der Ziel-Die Die 1 das Befehlssignal 404 ausgibt und die zugehörige Adresse über das Adress-Latch Addr_Lat_3 speichert.
  • Wie oben erwähnt, verwenden im Gegensatz zu Vorrichtungen, die Einzelzyklusbefehle verwenden, einige Vorrichtungen (z.B. DDR5-Vorrichtungen) Multizyklusbefehle, worin ein erstes Signal während eines ersten Taktzyklus empfangen werden kann und ein zweites Signal während eines zweiten, nachfolgenden Taktzyklus empfangen werden kann. 5 schließt ein Timing-Diagramm 500 ein, das verschiedene Signale einschließt, die mit einer Einzelchipgehäuse-(SDP-)Vorrichtung assoziiert sind, die dafür konfiguriert ist, Multizyklusbefehle zu verwenden (z.B. DDR5). Wie in 5 dargestellt, schließt das Timing-Diagramm 500 ein externes Taktsignal XCLK, eine externe Befehls-, Cid- und Adressbitleitung XCA (d.h. für den Empfang von Befehls-, Cid- und Adressbits), eine Befehlsleitung CMD_1 mit Befehlssignalen 502 und 504, eine Befehlsleitung CMD_2 mit Befehlssignalen 503 und 505, ein Adress-Latch A_Lat1, ein Adress-Latch A_Lat2_1 und ein Adress-Latch A_Lat2_2 ein.
  • Wie im Timing-Diagramm 500 dargestellt, wird bei steigender Flanke des externen Taktsignals XCLK das Befehlssignal 502 empfangen und in einem Die decodiert. In diesem Beispiel schließt das Befehlssignal 502 Befehlsbits, Cid-Bits und möglicherweise einige mit einem Befehl assoziierte Adressbits ein. Die empfangenen Cid-Bits und Adressbits werden im Adress-Latch A_Lat1 des Dies gepuffert. Die empfangenen Cid- und Adressbits werden außerdem im Adress-Latch A_Lat2_1 gepuffert, und die im Adress-Latch A_Lat2_1 gepufferten Adressbits können bis zum Empfang des nächsten empfangenen Befehls CMD (d.h. des Befehlssignals 504) auf der Befehlsleitung CMD_1 gültig bleiben.
  • Ferner wird bei einer nachfolgenden steigenden Flanke des externen Taktsignals XCLK das Befehlssignal 503 empfangen und im Die decodiert. Das Befehlssignal 503 kann zum Beispiel zusätzliche Adressbits einschließen, die mit dem Befehl assoziiert sind. Wie dargestellt, werden die zusätzlichen Adressbits im Adress-Latch A_Lat1 im Die gepuffert. Ferner werden die zusätzlichen Adressbits im Adress-Latch A_Lat2_2 gepuffert, und die im Adress-Latch A_Lat2_2 gepufferten Adressbits können bis zum Empfang des nächsten empfangenen Befehls CMD (d.h. des Befehlssignals 505) auf der Befehlsleitung CMD_2 gültig bleiben.
  • Man wird anerkennen, dass dieser Multizyklusbefehlsprozess für die Signale 504 und 505 wiederholt werden kann. Genauer gesagt, kann das Signal 504 während eines Taktzyklus empfangen und decodiert werden, und das Signal 505 kann während eines nachfolgenden Taktzyklus empfangen und decodiert werden.
  • 6 schließt ein Timing-Diagramm 600 ein, das verschiedene Signale einschließt, die mit einem Multichipgehäuse (z.B. mehrdimensionales Stapeln (3DS)) assoziiert sind, das für die Verwendung mit Multizyklusbefehlen gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung konfiguriert ist. Beispielsweise kann das Timing-Diagramm 600 mit der Speichervorrichtung 100 (z.B. einer DDR5-Vorrichtung) aus 1 assoziiert sein. Wie in 6 dargestellt, schließt das Timing-Diagramm 600 ein externes Taktsignal XCLK und eine externe Befehls-, Adress- und Cid-Bitleitung XCA ein (d.h. zum Empfangen von Befehlsbits, Adressbits und Cid-Bits).
  • Das Timing-Diagramm 600 schließt ferner eine Befehlsleitung C_1 mit Befehlssignalen 602 und 604, eine Befehlsleitung C_2 mit Befehlssignalen 603 und 605 und ein Adress-Latch A_1 (z.B. das Latch 158_1 in 1B) ein. In diesem Beispiel kann ein Master-Die (z.B. der Master-Die 110 von 1 und/oder der Speicher-Die 154_A von 1B) die Befehlsleitung C_1, die Befehlsleitung C_2 und das Adress-Latch A_1 einschließen und/oder mit ihnen gekoppelt sein. Ferner schließt das Timing-Diagramm 600 eine Befehlsleitung C_3 mit Befehlssignalen 602 und 604, eine Befehlsleitung C_4 mit Befehlssignalen 603 und 605 und einen Adress-Latch A_2 (z.B. das Latch 168 2 von 1B) ein. In diesem Beispiel kann jeder Die (z.B. der Master-Die 110 und der Slave-Die 112 von 1) die Befehlsleitung C_3, die Befehlsleitung C_4 und den Adress-Latch A_2 einschließen und/oder mit ihnen gekoppelt sein. Außerdem schließt das Timing-Diagramm 600 Befehlsleitungen C_5, C_6, C_7 und C_8 sowie Adress-Latches A 3, A 4, A_5 und A_6 ein. In diesem Beispiel kann ein Die, der dafür vorgesehen ist, die Befehlssignale 602 und 603 zu empfangen, die Befehlsleitungen C_5 und C_6 und die Adress-Latches A_3 und A 4 (z.B. Latch 168_1 und Latch 168_2 in 1B) einschließen und/oder mit ihnen gekoppelt sein. Ferner kann ein Die, der dafür vorgesehen ist, die Befehlssignale 604 und 605 zu empfangen, die Befehlsleitungen C_7 und C_7 sowie die Adress-Latches A_5 und A_6 (z.B. Latch 168_1 und Latch 168_2 von 1B) einschließen und/oder mit ihnen gekoppelt sein.
  • Wie im Timing-Diagramm 600 dargestellt, wird bei einer steigenden Flanke des externen Taktsignals XCLK das Befehlssignal 602 empfangen und im Master-Die verarbeitet (z.B. decodiert). Das Befehlssignal 602 kann beispielsweise Befehlsbits, Cid-Bits und möglicherweise einige mit einem Befehl assoziierte Adressbits einschließen. Die empfangenen Cid- und Adressbits des Befehlssignals 602 können im Adress-Latch A_1 gepuffert werden. Ferner kann der Master-Die das Befehlssignal 602' an jeden Die (d.h. den Master-Die und jeden Slave-Die) im Multichipgehäuse übermitteln.
  • Ferner wird bei einer nachfolgenden steigenden Flanke des externen Taktsignals XCLK das Befehlssignal 603 empfangen und im Master-Die verarbeitet (z.B. decodiert). Das Befehlssignal 603 kann zum Beispiel zusätzliche Adressbits einschließen, die mit dem Befehl assoziiert sind. Die zusätzlichen Adressbits können im Adress-Latch A_1 gepuffert werden, und der Master-Die kann das Befehlssignal 603' an jeden Die im Multichipgehäuse übermitteln.
  • Außerdem wird das Befehlssignal 602' in jedem Die über die Befehlsleitung C_3 empfangen, und anschließend wird das Befehlssignal 603' in jedem Die über die Befehlsleitung C_4 empfangen. Wie erwartet, ist das Befehlssignal 602' auf der Befehlsleitung C_3 relativ zum Befehlssignal 602 auf der Befehlsleitung C_1 verzögert, und das Befehlssignal 603' auf der Befehlsleitung C_4 ist relativ zum Befehlssignal 603 auf der Befehlsleitung C_2 verzögert.
  • Wie oben erwähnt, schließt das Befehlssignal 602 Befehlsbits, Cid-Bits und möglicherweise einige Adressbits ein, die mit einem Befehl assoziiert sind, und das Befehlssignal 603 schließt mindestens einige zusätzliche Adressbits ein, die mit dem Befehl assoziiert sind. Ferner schließt das Befehlssignal 602' mindestens einige der Befehlsbits, Cid-Bits und möglicherweise einige mit dem Befehl assoziierte Adressbits ein, und das Befehlssignal 603' schließt mindestens einige mit dem Befehl assoziierte zusätzliche Adressbits ein. In einigen Ausführungsformen können das Befehlssignal 602 und das Befehlssignal 602' in unterschiedlichen Formaten vorliegen (z.B. codiert und decodiert), und das Befehlssignal 603 und das Befehlssignal 603' können in unterschiedlichen Formaten vorliegen (z.B. codiert und decodiert).
  • Bei Empfang des Befehlssignals 602' puffert jeder Die die Cid-Bits und die Adressbits des Befehlssignals 602' im Adress-Latch A_2. Ferner werden bei Empfang des Befehlssignals 603' auf jedem Die die Adressbits des Befehlssignals 603' im Adress-Latch A_2 gepuffert. Außerdem vergleicht jeder Die die empfangenen Cid-Bits (d.h. des Befehlssignals 602') mit seinen lokalen Cid-Bits, um zu bestimmen, ob der Die ein beabsichtigter Empfänger des Befehlssignals 602' ist. In diesem Beispiel stimmen die empfangenen Cid-Bits mit den lokalen Cid-Bits des Ziel-Dies Die_0 überein, und somit gibt der Ziel-Die Die_0 das Befehlssignal 602' auf der Befehlsleitung C_5 aus und puffert das zugehörige Adressbit mittels des Adress-Latchs A_3. Außerdem gibt der Ziel-Die Die_0 das Befehlssignal 603' auf der Befehlsleitung C_6 aus und puffert die zugehörigen Adressbits mittels des Adress-Latchs A_4.
  • In Fortsetzung des im Timing-Diagramm 600 dargestellten Beispiels wird bei steigender Flanke des externen Taktsignals XCLK das Befehlssignal 604 empfangen und auf dem Master-Die verarbeitet (z.B. decodiert). Das Befehlssignal 604 kann beispielsweise Befehlsbits, Cid-Bits und möglicherweise einige mit einem Befehl assoziierte Adressbits einschließen. Die empfangenen Cid- und Adressbits des Befehlssignals 604 können im Adress-Latch A_1 gepuffert werden. Ferner kann der Master-Die ein Befehlssignal 604' an jeden Die (d.h. den Master- und jeden Slave-Die) im Multichipgehäuse übermitteln.
  • Ferner wird bei einer nachfolgenden steigenden Flanke des externen Taktsignals XCLK das Befehlssignal 605 empfangen und im Master-Die verarbeitet (z.B. decodiert). Zum Beispiel kann das Befehlssignal 605 zusätzliche mit dem Befehl assoziierte Adressbits einschließen. Die zusätzlichen Adressbits können im Adress-Latch A_1 gepuffert werden, und der Master-Die kann ein Befehlssignal 605' an jeden Die im Multichipgehäuse übermitteln.
  • Außerdem wird das Befehlssignal 604' über die Befehlsleitung C_3 in jedem Die empfangen, und anschließend wird das Befehlssignal 605' in jedem Die über die Befehlsleitung C_4 empfangen. Wie erwartet, ist das Befehlssignal 604' auf der Befehlsleitung C_3 relativ zum Befehlssignal 604 auf der Befehlsleitung C_1 verzögert, und das Befehlssignal 605' auf der Befehlsleitung C_4 ist relativ zum Befehlssignal 605 auf der Befehlsleitung C_2 verzögert.
  • Wie oben erwähnt, schließt das Befehlssignal 604 Befehlsbits, Cid-Bits und möglicherweise einige Adressbits ein, die mit einem Befehl assoziiert sind, und das Befehlssignal 605 schließt mindestens einige zusätzliche Adressbits ein, die mit dem Befehl assoziiert sind. Ferner schließt das Befehlssignal 604' mindestens einige der Befehlsbits, Cid-Bits und möglicherweise einige mit dem Befehl assoziierte Adressbits ein, und das Befehlssignal 605' schließt mindestens einige mit dem Befehl assoziierte zusätzliche Adressbits ein. In einigen Ausführungsformen können das Befehlssignal 604 und das Befehlssignal 604' in unterschiedlichen Formaten vorliegen (z.B. codiert und decodiert), und das Befehlssignal 605 und das Befehlssignal 605' können in unterschiedlichen Formaten vorliegen (z.B. codiert und decodiert).
  • Bei Empfang des Befehlssignals 604' puffert jeder Die die Cid-Bits und die Adressbits des Befehlssignals 604' im Adress-Latch A_2. Ferner speichert jeder Die bei Empfang des Befehlssignals 605' die Adressbits des Befehlssignals 605' im Adress-Latch A_2. Außerdem vergleicht jeder Die die empfangenen Cid-Bits (d.h. des Befehlssignals 604) mit seinen lokalen Cid-Bits, um zu bestimmen, ob der Die ein beabsichtigter Empfänger des Befehlssignals 604' ist. In diesem Beispiel stimmen die empfangenen Cid-Bits mit den lokalen Cid-Bits des Ziel-Dies Die_1 überein, sodass der Ziel-Die Die_1 das Befehlssignal 604' auf der Befehlsleitung C_7 ausgibt und das zugehörige Adressbit über das Adress-Latch A_5 puffert. Außerdem gibt der Ziel-Die Die_1 das Befehlssignal 605' auf der Befehlsleitung C_8 aus und puffert die zugehörigen Adressbits über das Adress-Latch A_6.
  • Wie oben unter Bezugnahme auf das Timing-Diagramm 600 beschrieben, können ein erstes Signal (das Befehlsbits, Cid-Bits und möglicherweise einige mit einem Befehl assoziierte Adressbits einschließt) und ein zweites Signal (das mindestens einige mit dem Befehl assoziierte zusätzliche Adressbits einschließt) auf einem Master-Die empfangen und zu einem oder mehreren Dies übertragen werden (z.B. zum Master- und einem oder mehreren Slave-Die). Daher kann zumindest in diesen Ausführungsformen der erste Befehl verwendet werden, um die Cid-Bits auf einem Ziel-Die zu puffern, und die pufferten Cid-Bits können verwendet werden, um den Befehl und die Adressen auf dem Ziel-Die zu aktivieren. Man wird anerkennen, dass diese Ausführungsformen die Anzahl der zu Slave-Dies übertragenen Signale verringern und/oder das Leistungsvermögen und/oder die Geschwindigkeit einer Vorrichtung verbessern können. Ferner wird man anerkennen, dass die hierin offengelegten Ausführungsformen nahtlos in einem 2N-Modus angewendet werden können, worin Befehlssignale während jedes anderen Taktzyklus empfangen werden (z.B. wird das Befehlssignal 602 während eines ersten Taktzyklus und das Befehlssignal 603 während eines dritten Taktzyklus empfangen), wie Fachleute anerkennen werden. Beispielsweise können im 2N-Modus die Cid-Bits immer noch beim ersten Takt eintreffen, was ermöglicht, zu entscheiden, welcher Die der Ziel-Die ist (d.h. auf die gleiche Weise wie es im IN-Modus getan wird).
  • 7 ist ein Ablaufplan eines beispielhaften Verfahrens 700 zum Betreiben einer Speichervorrichtung gemäß verschiedenen Ausführungsformen der Offenbarung. Das Verfahren 700 kann gemäß mindestens einer in der vorliegenden Offenbarung beschriebenen Ausführungsform eingerichtet sein. Das Verfahren 700 kann in einigen Ausführungsformen durch eine Vorrichtung oder ein System durchgeführt werden, wie etwa die Speichervorrichtung 100 von 1A, das Speichersystem 150 von 1B, die Speichervorrichtung 200 von 2, ein Speichersystem 800 von 8 und/oder ein elektronisches System 900 von 9 oder eine andere Vorrichtung oder ein anderes System. Obwohl als diskrete Blöcke dargestellt, können verschiedene Blöcke in zusätzliche Blöcke unterteilt, zu weniger Blöcken kombiniert oder eliminiert werden, je nach der erwünschten Implementierung.
  • Das Verfahren 700 kann in Block 702 beginnen, worin eine erste Anzahl von Bits, die ein oder mehrere Befehlsbits, ein oder mehrere Identifizierungsbits und eine erste Anzahl von Adressbits einschließt, während eines ersten Taktzyklus in einem ersten Die einer Anzahl von Dies empfangen wird, und das Verfahren 700 kann mit Block 704 fortfahren. Beispielsweise kann ein Master-Die (z.B. der Master-Die 110 von 1) die erste Anzahl von Bits empfangen (z.B. über das Signal 602 von 6).
  • In Block 704 können mindestens einige aus der ersten Anzahl von Bits im ersten Die gepuffert werden, und das Verfahren 700 kann mit Block 706 fortfahren. Zum Beispiel können mindestens einige des einen oder der mehreren Identifizierungsbits (Cid-Bits) und/oder mindestens einige der ersten Anzahl von Adressbits durch den ersten Die (z.B. der Master-Die 110 von 1) während des ersten Taktzyklus gepuffert werden (z.B. mittels Latch 158_1 von 1B).
  • In Block 706 können mindestens einige aus der ersten Anzahl von Bits vom ersten Die an mindestens einen anderen Die übermittelt werden, und das Verfahren 700 kann mit Block 708 fortfahren. Beispielsweise kann der erste Die (z.B. der Master-Die 110 von 1) mindestens einige aus der ersten Anzahl von Bits an mindestens einen anderen Die (z.B. die Slave-Dies 112 von 1) übermitteln.
  • In Block 708 wird während eines zweiten, nachfolgenden Taktzyklus eine zweite Anzahl von Bits, die eine zweite Anzahl von Adressbits einschließt, im ersten Die empfangen, und das Verfahren 700 kann mit Block 710 fortfahren. Zum Beispiel kann der Master-Die (z.B. der Master-Die 110 von 1) die zweite Anzahl von Bits empfangen (z.B. über das Signal 603 von 6).
  • In Block 710 können mindestens einige aus der zweiten Anzahl von Bits im ersten Die gepuffert werden, und das Verfahren 700 kann mit Block 712 fortfahren. Beispielsweise kann die zweite Anzahl von Adressbits durch den ersten Die (z.B. der Master-Die 110 von 1) während des zweiten, nachfolgenden Taktzyklus gepuffert werden (z.B. mittels Latch 158_1 von 1B).
  • In Block 712 können mindestens einige aus der zweiten Anzahl von Bits vom ersten Die an den mindestens einen anderen Die übermittelt werden, und das Verfahren 700 kann mit Block 714 fortfahren. Zum Beispiel kann der erste Die (z.B. der Master-Die 110 von 1) mindestens einige aus der zweiten Anzahl von Bits an mindestens einen anderen Die (z.B. die Slave-Dies 112 von 1) übermitteln.
  • In Block 714 kann in einem zweiten Die des mindestens einen anderen Dies auf der Grundlage von mindestens einigen aus der ersten Anzahl von Bits und/oder von mindestens einigen aus der zweiten Anzahl von Bits ein Befehl erteilt werden, und das Verfahren 700 kann mit Block 716 fortfahren. Zum Beispiel kann der Befehl 602 (d.h. auf der Befehlsleitung C_5) durch den Ziel-Die Die0 erteilt werden (siehe 6).
  • In Block 716 können mindestens einige aus der ersten Anzahl von Bits und mindestens einige aus der zweiten Anzahl von Bits im zweiten Die gepuffert werden. Zum Beispiel können mindestens einige aus der ersten Anzahl von Bits durch das Adress-Latch A 3 (z.B. Latch 168_1 von 1B) des Ziel-Dies Die0 (siehe 6) gepuffert werden, und mindestens einige aus der zweiten Anzahl von Bits können durch das Adress-Latch A 4 (z.B. Latch 168_2 von 1B) des Ziel-Dies Die0 (siehe 6) gepuffert werden.
  • An dem Verfahren 700 können Änderungen, Ergänzungen oder Auslassungen vorgenommen werden, ohne den Schutzbereich der vorliegenden Offenbarung zu verlassen. Zum Beispiel können die Operationen des Verfahrens 700 in abweichender Reihenfolge durchgeführt werden. Darüber hinaus werden die skizzierten Operationen und Aktionen nur als Beispiele bereitgestellt, und einige der Operationen und Aktionen können optional sein, zu weniger Operationen und Aktionen kombiniert oder zu zusätzlichen Operationen und Aktionen erweitert werden, ohne das Wesen der offengelegten Ausführungsform zu schmälern. Beispielsweise kann ein Verfahren einen oder mehrere Vorgänge einschließen, in denen die erste Anzahl von Bits und/oder die zweite Anzahl von Bits von einer externen Vorrichtung (z.B. einer externen Steuerungseinrichtung und/oder einem externen Prozessor) übertragen und im ersten Die empfangen werden. Ferner kann ein Verfahren als weiteres Beispiel eine oder mehrere Vorgänge einschließen, in denen bei Empfang des einen oder der mehreren Identifizierungsbits ein Die das eine oder die mehreren Identifizierungsbits mit seinen lokalen Stapel-Identifizierungsbits vergleicht (z.B. um zu bestimmen, ob der Die der beabsichtigte Empfänger eines Befehls ist).
  • Ein Speichersystem wird ebenfalls offenbart. Gemäß verschiedenen Ausführungsformen kann das Speichersystem eine Steuerungseinrichtung und eine Speichervorrichtung einschließen, die eine Anzahl von Speicher-Dies einschließt, wie etwa einen Master-Die (z.B. der Master-Die 110 von 1) und mindestens ein Slave-Die (z.B. die Slave-Dies 112 von 1). Jeder Die der Speichervorrichtung kann eine oder mehrere Speicherzellenanordnungen einschließen, die eine Anzahl von Speicherzellen enthalten können.
  • 8 ist ein vereinfachtes Blockschaltbild eines Speichersystems 800, das gemäß einer oder mehreren hierin beschriebenen Ausführungsformen implementiert ist. Das Speichersystem 800, das zum Beispiel eine Halbleitervorrichtung einschließen kann, schließt ein Multichipgehäuse 802 und eine Steuerungseinrichtung 804 ein. Das Multichipgehäuse 802, das eine Anzahl von Dies einschließen kann, kann ein Master-Die und eine Anzahl von Slave-Dies einschließen. Die Steuerungseinrichtung 804 kann operativ mit dem Multichipgehäuse 802 gekoppelt sein, um Befehls-/Adresssignale (z.B. die Befehls-/Adresssignale 226 von 1) an einen Master-Die des Multichipgehäuses 802 zu übermitteln.
  • Ein elektronisches System wird ebenfalls offenbart. Gemäß verschiedenen Ausführungsformen kann das elektronische System eine Speichervorrichtung einschließen, die eine Anzahl von Speicherchips einschließt, wobei jeder Speicherchip eine Anordnung von Speicherzellen aufweist. Jede Speicherzelle kann einen Zugriffstransistor und ein Speicherelement einschließen, das betrieblich mit dem Zugriffstransistor gekoppelt ist.
  • 9 ist ein vereinfachtes Blockschaltbild eines elektronischen Systems 900, das gemäß einer oder mehreren hier beschriebenen Ausführungsformen implementiert ist. Das elektronische System 900 schließt mindestens eine Eingabevorrichtung 902 ein, die zum Beispiel eine Tastatur, eine Maus oder einen Touchscreen einschließen kann. Das elektronische System 900 schließt ferner mindestens eine Ausgabevorrichtung 904 ein, wie etwa ein Monitor, ein Berührungsbildschirm oder ein Lautsprecher. Die Eingabevorrichtung 902 und die Ausgabevorrichtung 904 sind nicht unbedingt voneinander trennbar. Das elektronische System 900 schließt ferner eine Speichervorrichtung 906 ein. Die Eingabevorrichtung 902, die Ausgabevorrichtung 904 und die Speichervorrichtung 906 können mit einem Prozessor 908 gekoppelt sein.
  • Das elektronische System 900 schließt ferner ein Speichersystem 910 ein, das mit dem Prozessor 908 gekoppelt ist. Das Speichersystem 910, welches das Speichersystem 800 von 8 einschließen kann, kann ein Speicherchipgehäuse einschließen, das einen Master-Chip und eine Anzahl von Slave-Chips einschließt. Das elektronische System 900 kann zum Beispiel ein Computer-, Verarbeitungs-, Industrie- oder Verbraucherprodukt einschließen. Zum Beispiel, nicht einschränkend, kann das elektronische System 900 einen Personal Computer oder eine Computer-Hardwarekomponente, einen Server oder eine andere Netzwerk-Hardwarekomponente, eine Datenbank-Engine, ein Angriffsabwehrsystem, eine Handheld-Vorrichtung, einen Tablet-Computer, ein elektronisches Notizbuch, eine Kamera, ein Telefon, ein Musikabspielgerät, eine drahtlose Vorrichtung, eine Anzeige, einen Chipsatz, ein Spiel, ein Fahrzeug oder andere bekannte Systeme einschließen.
  • Verschiedene Ausführungsformen der vorliegenden Offenbarung können eine Speichervorrichtung einschließen. Die Speichervorrichtung kann einen oder mehrere Slave-Dies und einen Master-Die einschließen. Der Master-Die kann dafür konfiguriert sein, während eines ersten Taktzyklus eine erste Anzahl von Bits zu empfangen, die ein oder mehrere Befehlsbits und ein oder mehrere Identifizierungsbits einschließt. Der Master-Die kann außerdem dafür konfiguriert sein, mindestens einige der Identifizierungsbits während des ersten Taktzyklus zu puffern. Ferner kann der Master-Die dafür konfiguriert sein, mindestens einige aus der ersten Anzahl von Bits an den einen oder die mehreren Slave-Dies zu übermitteln. Außerdem kann der Master-Die dafür konfiguriert sein, während eines zweiten, nachfolgenden Taktzyklus eine zweite Anzahl von Bits zu empfangen, die eine erste Anzahl von Adressbits einschließt. Darüber hinaus kann der Master-Die dafür konfiguriert sein, während des zweiten, nachfolgenden Taktzyklus mindestens einige aus der zweiten Anzahl von Bits zu puffern. Zusätzlich kann der Master-Die dafür konfiguriert sein, mindestens einige aus der zweiten Anzahl von Bits an den einen oder die mehreren Slave-Dies zu übermitteln.
  • Eine oder mehrere andere Ausführungsformen der vorliegenden Offenbarung schließen ein Verfahren zum Betreiben einer Speichervorrichtung ein. Das Verfahren kann einschließen: Empfangen einer ersten Anzahl von Bits, die ein oder mehrere Befehlsbits, ein oder mehrere Identifizierungsbits und eine erste Anzahl von Adressbits einschließt, in einem ersten Die einer Anzahl von Dies während eines ersten Taktzyklus. Ferner kann das Verfahren einschließen: Puffern von mindestens einigen aus der ersten Anzahl von Bits im ersten Die während des ersten Taktzyklus. Das Verfahren kann außerdem einschließen: Übermitteln von mindestens einigen aus der ersten Anzahl von Bits vom ersten Die an mindestens einen anderen Die. Ferner kann das Verfahren einschließen: Empfangen einer zweiten Anzahl von Bits, die eine zweite Anzahl von Adressbits einschließt, im ersten Die während eines zweiten, nachfolgenden Taktzyklus. Das Verfahren kann außerdem einschließen: Puffern von mindestens einigen aus der zweiten Anzahl von Bits während des zweiten, nachfolgenden Taktzyklus im ersten Die. Darüber hinaus kann das Verfahren einschließen: Übermitteln von mindestens einigen aus der zweiten Anzahl von Bits vom ersten Die an den mindestens einen anderen Die.
  • Zusätzliche Ausführungsformen der vorliegenden Offenbarung schließen ein elektronisches System ein. Das elektronische System kann mindestens eine Eingabevorrichtung, mindestens eine Ausgabevorrichtung und mindestens eine Prozessorvorrichtung einschließen, die betrieblich mit der Eingabevorrichtung und der Ausgabevorrichtung gekoppelt ist. Das elektronische System kann außerdem mindestens ein Speichersystem einschließen, das betrieblich mit der mindestens einen Prozessorvorrichtung gekoppelt ist und ein Multichipgehäuse umfasst, das einen Master-Die und mindestens einen Slave-Die einschließt. Der Master-Die kann dafür konfiguriert sein, während eines Taktzyklus eine erste Anzahl von Bits eines Befehls zu empfangen, wobei die erste Anzahl von Bits Befehlsbits und mit dem Befehl assoziierte Chipidentifizierungsbits einschließt. Der Master-Die kann außerdem dafür konfiguriert sein, während eines nachfolgenden Taktzyklus eine zweite Anzahl von Bits des Befehls zu empfangen, wobei die zweite Anzahl von Bits Adressbits einschließt, die mit dem Befehl assoziiert sind.
  • Gemäß der üblichen Praxis sind die verschiedenen in den Zeichnungen dargestellten Merkmale möglicherweise nicht maßstabsgetreu gezeichnet. Die in der vorliegenden Offenbarung dargestellten Abbildungen sind nicht als tatsächliche Ansichten irgendeines bestimmten Geräts (z.B. einer Vorrichtung, eines Systems usw.) oder eines Verfahrens zu verstehen, sondern sind nur idealisierte Darstellungen, die verwendet werden, um verschiedene Ausführungsformen der Offenbarung zu beschreiben. Folglich können die Abmessungen der verschiedenen Merkmale zur Verdeutlichung beliebig erweitert oder verringert werden. Darüber hinaus können einige der Zeichnungen zur Verdeutlichung vereinfacht werden. Somit kann es sein, dass die Zeichnungen nicht alle Komponenten eines gegebenen Geräts (z.B. einer Vorrichtung) oder alle Operationen eines bestimmten Verfahrens wiedergeben.
  • Wie hierin verwendet, kann der Begriff „Vorrichtung“ oder „Speichervorrichtung“ eine Vorrichtung mit Speicher einschließen, ist aber nicht auf eine Vorrichtung nur mit Speicher beschränkt. So kann eine Vorrichtung oder eine Speichervorrichtung beispielsweise Speicher, einen Prozessor und/oder andere Komponenten oder Funktionen einschließen. Zum Beispiel kann eine Vorrichtung oder eine Speichervorrichtung ein Ein-Chip-System (SOC) einschließen.
  • Hier und insbesondere in den beigefügten Ansprüchen (z.B. den Hauptteilen der beigefügten Ansprüche) verwendete Begriffe sind grundsätzlich als „offene“ Begriffe zu verstehen (z.B. sollte der Begriff „einschließlich“ als „einschließlich, aber nicht beschränkt auf“, der Begriff „mit“ als „mit mindestens“, der Begriff „schließt ein“ als „schließt ein, ist aber nicht beschränkt auf“ usw. interpretiert werden).
  • Darüber hinaus wird, wenn eine spezifische Zahl einer Nennung eines eingeführten Anspruchs gemeint ist, diese Absicht im Anspruch ausdrücklich benannt, und beim Fehlen einer solchen Nennung liegt keine solche Absicht vor. Zum besseren Verständnis: Zum Beispiel können die folgenden beigefügten Ansprüche die Nutzung der einleitenden Ausdrücke „mindestens einer“ und „einer oder mehrere“ enthalten, um Anspruchsnennungen einzuführen. Die Verwendung solcher Phrasen sollte jedoch nicht so ausgelegt werden, dass die Einführung einer Anspruchsnennung durch die unbestimmten Artikel „ein“ oder „eine“ einen bestimmten Anspruch, der so eine eingeführte Anspruchsnennung enthält, auf Ausführungsformen beschränkt, die nur eine solche Nennung enthalten, selbst wenn derselbe Anspruch die einleitenden Ausdrücke „eine oder mehrere“ oder „mindestens eine“ und unbestimmte Artikel wie „ein“ oder „eine“ einschließt (z.B. sollten „ein“ und/oder „eine“ so ausgelegt werden, dass sie „mindestens eines“ oder „eines oder mehrere“ bedeuten); dasselbe gilt für die Verwendung von bestimmten Artikeln, die verwendet werden, um Anspruchsnennungen einzuführen. Wie hier verwendet, schließt „und/oder“ alle und jegliche Kombinationen von einem oder mehreren der zugehörigen aufgeführten Elemente ein.
  • Darüber hinaus ist selbst dann, wenn eine spezifische Zahl einer eingeführten Anspruchsnennung ausdrücklich genannt wird, davon auszugehen, dass eine solche Nennung so zu interpretieren ist, dass sie mindestens die genannte Zahl meint (z.B. bedeutet die bloße Nennung von „zwei Nennungen“ ohne weitere Modifikatoren mindestens zwei Nennungen oder zwei oder mehr Nennungen). Ferner soll in den Fällen, in denen eine Konvention analog zu „mindestens eines von A, B und C usw.“ oder „eines oder mehrere von A, B und C usw.“ verwendet wird, eine solche Konstruktion grundsätzlich A allein, B allein, C allein, A und B zusammen, A und C zusammen, B und C zusammen oder A, B und C zusammen usw. einschließen. Beispielsweise ist die Verwendung des Begriffs „und/oder“ in diesem Sinne zu verstehen.
  • Ferner ist jedes disjunktive Wort oder jeder disjunktive Satz, der zwei oder mehr alternative Begriffe enthält, sei es in der Beschreibung, den Ansprüchen oder den Zeichnungen, so zu verstehen, dass die Möglichkeit in Betracht zu ziehen ist, einen der Begriffe, einen von beiden Begriffen oder beide Begriffe einzuschließen. Zum Beispiel sollte die Formulierung „A oder B“ so verstanden werden, dass sie die Möglichkeiten „A“ oder „B“ oder „A und B“ einschließt.
  • Darüber hinaus werden die Begriffe „erste“, „zweite“, „dritte“ usw. hier nicht unbedingt verwendet, um eine bestimmte Reihenfolge oder Anzahl von Elementen zu bezeichnen. Grundsätzlich werden die Begriffe „erster“, „zweiter“, „dritter“ usw. verwendet, um zwischen unterschiedlichen Elementen als generische Kennungen zu unterscheiden. Solange nicht darauf hingewiesen wird, dass die Begriffe „erster“, „zweiter“, „dritter“ usw. eine bestimmte Reihenfolge bedeuten, sollten diese Begriffe nicht so verstanden werden, dass sie eine bestimmte Reihenfolge bedeuten. Ferner sollten, solange nicht darauf hingewiesen wird, dass die Begriffe „erster“, „zweiter“, „dritter“ usw. eine bestimmte Anzahl von Elementen bedeuten, diese Begriffe nicht so verstanden werden, dass sie eine bestimmte Anzahl von Elementen bedeuten. Die Ausführungsformen der Offenbarung, die oben beschrieben und in den beigefügten Zeichnungen dargestellt sind, schränken den Schutzbereich der Offenbarung nicht ein, der durch den Schutzbereich der beigefügten Ansprüche und ihrer gesetzlichen Entsprechungen abgedeckt ist. Alle gleichwertigen Ausführungsformen fallen in den Schutzbereich der vorliegenden Offenbarung. Natürlich sind für Fachleute verschiedene Modifikationen der Offenbarung, zusätzlich zu den hier gezeigten und beschriebenen, wie etwa alternative nützliche Kombinationen der beschriebenen Elemente, anhand der Beschreibung ersichtlich. Solche Modifikationen und Ausführungsformen fallen ebenfalls in den Schutzbereich der beigefügten Ansprüche und Äquivalente.

Claims (20)

  1. Speichervorrichtung, umfassend: einen oder mehrere Slave-Dies; und einen Master-Die, der dafür konfiguriert ist: während eines ersten Taktzyklus eine erste Anzahl von Bits zu empfangen, die ein oder mehrere Befehlsbits und ein oder mehrere Identifizierungsbits einschließen, die mit einem Befehl assoziiert sind; mindestens einige aus der ersten Anzahl von Bits an den einen oder die mehreren Slave-Dies zu übermitteln; während eines zweiten, nachfolgenden Taktzyklus eine zweite Anzahl von Bits zu empfangen, die eine erste Anzahl von Adressbits einschließen, die mit dem Befehl assoziiert sind; und mindestens einige aus der zweiten Anzahl von Bits an den einen oder die mehreren Slave-Dies zu übermitteln.
  2. Speichervorrichtung nach Anspruch 1, wobei der Master-Die dafür konfiguriert ist: mindestens einige des einen oder der mehreren Identifizierungsbits während des ersten Taktzyklus zu puffern; und mindestens einige aus der ersten Anzahl von Adressbits während des zweiten, nachfolgenden Taktzyklus zu puffern.
  3. Speichervorrichtung nach Anspruch 1, wobei jeder Slave-Die des einen oder der mehreren Slave-Dies dafür konfiguriert ist: die mindestens einigen aus der ersten Anzahl von Bits zu empfangen; mindestens einige des einen oder der mehreren Identifizierungsbits zu puffern; die mindestens einigen aus der zweiten Anzahl von Bits zu empfangen; und mindestens einige aus der ersten Anzahl von Adressbits zu puffern.
  4. Speichervorrichtung nach Anspruch 3, wobei jeder Slave-Die des einen oder der mehreren Slave-Dies ferner dafür konfiguriert ist: das eine oder die mehreren Identifizierungsbits mit einem oder mehreren Stapelidentifizierungs-(Stack-ID-)Bits zu vergleichen, die mit dem Slave-Die assoziiert sind; und als Antwort darauf, dass das eine oder die mehreren Identifizierungsbits mit dem einen oder den mehreren Stack-ID-Bits übereinstimmen, den Befehl auszugeben.
  5. Speichervorrichtung nach Anspruch 3, wobei jeder Slave-Die dafür konfiguriert ist: die mindestens einigen des einen oder der mehreren Identifizierungsbits mittels eines ersten Adress-Latch zu puffern; und die mindestens einigen aus der ersten Anzahl von Adressbits mittels eine zweiten Adress-Latch zu puffern.
  6. Speichervorrichtung nach Anspruch 1, wobei der erste Taktzyklus und der zweite, nachfolgende Taktzyklus benachbarte Taktzyklen sind oder der erste Taktzyklus und der zweite, nachfolgende Taktzyklus durch mindestens einen anderen Taktzyklus getrennt sind.
  7. Speichervorrichtung nach Anspruch 1, wobei die erste Anzahl von Bits ferner eine zweite Anzahl von Adressbits einschließt.
  8. Verfahren zum Betreiben einer Speichervorrichtung, umfassend: Empfangen einer ersten Anzahl von Bits, die ein oder mehrere Befehlsbits, ein oder mehrere Identifizierungsbits und eine erste Anzahl von Adressbits einschließt, die mit einem Befehl assoziiert sind, in einem ersten Die einer Anzahl von Dies während eines ersten Taktzyklus; Puffern von mindestens einigen des einen oder der mehreren Identifizierungsbits und der ersten Anzahl von Adressbits während des ersten Taktzyklus im ersten Die; Übermitteln von mindestens einigen aus der ersten Anzahl von Bits vom ersten Die an mindestens einen anderen Die; Empfangen einer zweiten Anzahl von Bits, die eine zweite Anzahl von mit dem Befehl assoziierten Adressbits einschließt, im ersten Die während eines zweiten, nachfolgenden Taktzyklus; Puffern von mindestens einigen aus der zweiten Anzahl von Adressbits während des zweiten, nachfolgenden Taktzyklus im ersten Die; und Übermitteln von mindestens einigen aus der zweiten Anzahl von Bits vom ersten Die an den mindestens einen anderen Die.
  9. Verfahren nach Anspruch 8, ferner umfassend: Empfangen der mindestens einigen aus der ersten Anzahl von Bits in jedem Die des mindestens einen anderen Dies; Puffern von mindestens einigen des einen oder der mehreren Identifizierungsbits und der ersten Anzahl von Adressbits in jedem Die des mindestens einen anderen Dies; Empfangen der mindestens einigen aus der zweiten Anzahl von Bits in jedem Die des mindestens einen anderen Dies; und Puffern von mindestens einigen aus der zweiten Anzahl von Adressbits in jedem Die des mindestens einen anderen Dies.
  10. Verfahren nach Anspruch 9, ferner umfassend: Vergleichen des einen oder der mehreren Identifikationsbits mit einem oder mehreren lokalen Stapelidentifizierungs-(Stack-ID-)Bits in jedem Die des mindestens einen anderen Dies; und Ausgeben des Befehls in einem Die des mindestens einen anderen Dies als Antwort darauf, dass das eine oder die mehreren Identifizierungsbits mit dem einen oder den mehreren lokalen Stack-ID-Bits übereinstimmen.
  11. Verfahren nach Anspruch 8, ferner umfassend: Erteilen des Befehls in einem zweiten Die des mindestens einen anderen Dies; Puffern von mindestens einigen aus der ersten Anzahl von Bits im zweiten Die; und Puffern der zweiten Anzahl von Bits im zweiten Die.
  12. Verfahren nach Anspruch 11, wobei das Puffern der mindestens einigen aus der ersten Anzahl von Bits im zweiten Die das Puffern der mindestens einigen aus der ersten Anzahl von Bits mit einem ersten Latch des zweiten Die umfasst und das Puffern der zweiten Anzahl von Bits im zweiten Die das Puffern der zweiten Anzahl von Bits mit einem zweiten Latch des zweiten Die umfasst.
  13. Verfahren nach Anspruch 8, wobei das Puffern der mindestens einigen des einen oder der mehreren Identifizierungsbits und der ersten Anzahl von Adressbits und das Puffern der mindestens einigen aus der zweiten Anzahl von Adressbits umfasst: Puffern der mindestens einigen des einen oder der mehreren Identifizierungsbits und der ersten Anzahl von Adressbits und der mindestens einigen aus der zweiten Anzahl von Adressbits in einem Adress-Latch.
  14. Verfahren nach Anspruch 8, wobei das Empfangen im ersten Die umfasst: Empfangen in einem DDR5-Master-Die eines Multichipgehäuses.
  15. Verfahren nach Anspruch 8, wobei das Übermitteln vom ersten Die an mindestens einen anderen Die umfasst: Übermitteln von einem Master-Die an mindestens einen anderen Slave-Die eines DDR5-Multichipgehäuses.
  16. Elektronisches System, umfassend: mindestens eine Eingabevorrichtung; mindestens eine Ausgabevorrichtung; mindestens eine Prozessorvorrichtung, die betrieblich mit der Eingabevorrichtung und der Ausgabevorrichtung gekoppelt ist; und mindestens ein Speichersystem, das betrieblich mit der mindestens einen Prozessorvorrichtung gekoppelt ist und Folgendes umfasst: ein Multichipgehäuse, das einen Master-Die und mindestens einen Slave-Die einschließt, wobei der Master-Die dafür konfiguriert ist: während eines Taktzyklus eine erste Anzahl von Bits zu empfangen, wobei die erste Anzahl von Bits Befehlsbits und ein oder mehrere Chipidentifizierungsbits einschließt, die mit einem Befehl assoziiert sind; und während eines nachfolgenden Taktzyklus eine zweite Anzahl von Bits zu empfangen, wobei die zweite Anzahl von Bits eine Anzahl von Adressbits einschließt, die mit dem Befehl assoziiert sind.
  17. Elektronisches System nach Anspruch 16, wobei jeder Slave-Die des mindestens einen Slave-Dies dafür konfiguriert ist: mindestens einige aus der ersten Anzahl von Bits zu empfangen; mindestens einige des einen oder der mehreren Chipidentifizierungsbits mittels eines Adress-Latchs zu puffern; mindestens einige aus der zweiten Anzahl von Bits zu empfangen; und mindestens einige aus der Anzahl von Adressbits mittels des Adress-Latchs zu puffern.
  18. Elektronisches System nach Anspruch 16, wobei die erste Anzahl von Bits zusätzliche Adressbits einschließt, die mit dem Befehl assoziiert sind.
  19. Elektronisches System nach Anspruch 16, wobei jeder Slave-Die des mindestens einen Slave-Dies dafür konfiguriert ist: das eine oder die mehreren Chipidentifizierungsbits mit einem oder mehreren lokalen Stapelidentifizierungs-(Stack-ID-)Bits zu vergleichen; und als Antwort darauf, dass das eine oder die mehreren Chipidentifizierungsbits mit dem einen oder den mehreren lokalen Stack-ID-Bits übereinstimmen, den Befehl auszugeben.
  20. Elektronische System nach Anspruch 16, wobei das Multichipgehäuse eine DDR5-Vorrichtung umfasst.
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