DE112013003294B4 - 1-8Konfiguration zur Stromreduzierung im Dram - Google Patents

1-8Konfiguration zur Stromreduzierung im Dram Download PDF

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Abstract

Stack (100) eines dynamischen Direktzugriffsspeichers (DRAM), umfassend:einen ersten DRAM-Rohchip (102), umfassend;eine Anzahl von Segment-Wordline-Treibern (202), von denen j eder mit einem ersten Satz von Sub-Arrays von Speicherzellen gekoppelt ist, und von denen jeder konfiguriert ist, auf ein erstes Master-Wordline-Signal zu reagieren;mehrere Logiken (212a, 212b, 212c, 212d), wobei jede der mehreren Logiken (212a, 212b, 212c, 212d) mit mindestens zwei der Anzahl von Segment-Wordline-Treibern (202) verbunden ist;eine Segment-Wordline-Adresszeile (208), die mit den mehreren Logiken (212a, 212b, 212c, 212d) verbunden ist, um mindestens die Hälfte der Vielzahl von Segment-Wordline-Treibern (202) während des Betriebs selektiv zu deaktivieren, um den Wordline-Gesamtstromverbrauch des ersten DRAM-Rohchips (102) zu reduzieren;eine Subsegment-Wordline-Adresszeile (210), die mit den mehreren Logiken (212a, 212b, 212c, 212d) verbunden ist, um eine oder mehrere der mehreren Logiken (212a, 212b, 212c, 212d) und die mindestens zwei der Vielzahl von Segment-Wordline-Treibern (202), die mit jeder der mehreren Logiken (212a, 212b, 212c, 212d) verbunden sind, selektiv zu deaktivieren; undeinen zweiten DRAM-Rohchip (104), der mit dem ersten DRAM-Rohchip (102) in einer gestapelten Konfiguration gekoppelt ist, und der konfiguriert ist, Daten an und von einem Speichercontroller als Reaktion auf vom Speichercontroller empfangene Steuersignale zu übertragen;wobei jeder der ersten und zweiten DRAM-Rohchips (102, 104) konfiguriert ist, selektiv die Hälfte der jeweiligen Seitengrößen der ersten und zweiten DRAM-Rohchips (102, 104) anzutreiben, um den Wordline-Antriebsstrom zu reduzieren, indem eine oder mehrere Master-Wordlines in jedem DRAM-Rohchip (102, 104) geteilt oder partitioniert wird.

Description

  • Technisches Gebiet
  • Die Ausführungsformen der vorliegenden Offenbarung beziehen sich generell auf eine Konfiguration zur Stromreduzierung im dynamischen Schreib-Lesespeicher mit wahlfreiem Zugriff (DRAM).
  • Information zum Stand der Technik
  • Ein Stacking des dynamischen Schreib-Lesespeichers mit wahlfreiem Zugriff (DRAM) kann helfen, die Menge an verfügbarem Speicherplatz in einem Rechensystem zu erhöhen. Obwohl der Speicher durch die Positionierung mehrerer Rohchips auf einer einzelnen Ebene vergrößert werden kann, kann ein DRAM-Stacking den besonderen Vorteil haben, den Speicher ohne eine proportionale Vergrößerung des Footprint auf der Leiterplatte, mit der die Rohchips elektrisch gekoppelt sind, zu vergrößern. Erhöhte Speichergrößen können von linearen Erhöhungen des vom Speicher verbrauchten Stroms begleitet sein.Die US 7 466 577 B2 offenbart einen Halbleiterspeicher der ein Basissubstrat mit einer externen Befehls-/Adress-Anschlussgruppe, einer externen Dateneingabe-/-ausgabe-Anschlussgruppe und einem externen Einzelchip-Auswahlanschluss verwendet und auch mehrere aus auf einem Grundsubstrat montierten Speicherchips aufweist, die jeweils einzeln Lese- und Schreibvorgänge ausführen können. Weiterer Stand der Technik ist gezeigt in der US 6 252 794 B 1 und DE 103 54 523 A1 .
  • Die Erfindung betrifft einen Stack eines dynamischen Direktzugriffsspeichers (DRAM) gemäß unabhängigen Patentanspruch 1 und ein System zur Reduzierung des Stroms in Speichern gemäß unabhängigen Patentanspruch 4. Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
  • Erfindungsgemäße Ausführungsformen werden exemplarisch und in keiner Weise einschränkend in den Figuren der begleitenden Zeichnungen dargestellt, in denen sich gleiche Bezugsnummern auf ähnliche Elemente beziehen.
    • 1A-1B veranschaulichen Blockdiagramme von DRAM-Stacks gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 2 veranschaulicht ein elektrisches Schaltbild einer Wordline-Segment-Adressierungskonfiguration für die Speicherstacks der 1A-1B gemäß den verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 3 beschreibt ein Flussdiagramm einer Operation der Wordline-Segment-Adressierungskonfiguration von 2 gemäß den verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 4 veranschaulicht ein Blockdiagramm von Speicherstacks gemäß den verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 5 veranschaulicht ein Blockdiagramm einer Implementierung der Speicherstacks von 1A oder 1B gemäß den verschiedenen Ausführungsformen der vorliegenden Offenbarung.
  • Beschreibung der Ausführungsformen
  • Die Ausführungsformen der vorliegenden Offenbarung können sich auf das Konfigurieren eines dynamischen Schreib-Lesespeichers mit wahlfreiem Zugriff (DRAM) oder von DRAM-Stacks zur Reduzierung des Stromverbrauchs beziehen. In Ausführungsformen kann eine DRAM-Seitengröße über einen Stack von DRAM-Rohchips logisch verteilt werden, um den Gesamtstromverbrauch der Reihenaktivierung zu reduzieren. In Ausführungsformen wird eine DRAM-Seite selektiv in einem DRAM-Rohchip verteilt, indem eine Master-Wordline in eine untere Sub-Wordline und eine obere Sub-Wordline partitioniert wird.
  • Verschiedene Aspekte der illustrativen Ausführungsformen werden unter Verwendung einer Terminologie beschrieben, die von fachkundigen Personen allgemein verwendet wird, um die Grundlagen ihrer Arbeit anderen fachkundigen Personen zu vermitteln. Fachkundige Personen erkennen jedoch, dass einige alternative Ausführungsformen nur mit Teilen der beschriebenen Aspekte umgesetzt werden können. Zum Zweck der Erklärung werden spezifische Zahlen, Materialien und Konfigurationen aufgeführt, um ein gründliches Verständnis der illustrativen Ausführungsformen zu vermitteln. Für fachkundige Personen ist es jedoch offensichtlich, dass auch andere Ausführungsformen ohne Angabe spezifischer Details verwirklicht werden können. In anderen Fällen werden allgemein bekannte Merkmale ausgelassen oder vereinfacht, um die Darstellung der illustrativen Ausführungsformen nicht zu komplizieren.
  • Des Weiteren werden verschiedene Operationen als mehrere diskrete Operationen beschrieben, um ein leichteres Verständnis der illustrativen Ausführungsformen zu ermöglichen; die Reihenfolge der Beschreibung soll jedoch nicht andeuten, dass diese Operationen unbedingt von dieser Reihenfolge abhängig sind. Es wird betont, dass diese Operationen nicht in der Reihenfolge der Darstellung ausgeführt werden müssen.
  • Der Begriff „bei einer Ausführungsform“ wird wiederholt verwendet. Der Begriff bezieht sich generell nicht jedes Mal auf die gleiche Ausführungsform, kann sich aber auch auf die gleiche Ausführungsform beziehen. Die Begriffe „umfassen“, „aufweisen“ und „enthalten“ sind gleichbedeutend, außer wenn im Zusammenhang anderweitig vorgegeben.
  • Der Satz „A/B“ bedeutet „A oder B“. Der Satz „A und/oder B“ bedeutet „(A), (B) oder (A und B)“. Der Satz „mindestens einer von A, B und C“ bedeutet „(A), (B), (C), (A und B), (A und C), (B und C) oder (A, B und C)“. Der Satz „(A) B“ bedeutet „(B) oder (A B)“, d.h., A ist optional.
  • 1 veranschaulicht eine Seitenansicht von DRAM-Stack 100, der konfiguriert ist, gemäß den verschiedenen Ausführungsformen der Offenbarung im Vergleich zu traditionellen DRAM-Stacks mit reduziertem Stromverbrauch zu laufen. DRAM-Stack 100 umfasst einen DRAM-Rohchip 102, der auf einem DRAM-Rohchip 104 gestapelt ist.
  • Der DRAM-Rohchip 102 kann ein Speicher-Rohchip sein, der konfiguriert ist, den Gesamtstromverbrauch des DRAM-Rohchips 102 durch die selektive Partitionierung einer oder mehrerer Master-Wordlines zu reduzieren. Der DRAM-Rohchip 102 kann einen Befehlsadressen (C/A)-Bus 106 und einen Datenbus 108 enthalten. Der Befehlsadressen (C/A)-Bus 106 kann mit einer oder mehreren Arrays von Speicherzellen gekoppelt sein und konfiguriert sein, den Zugang zu den Speicherzellen einer oder mehrerer Arrays selektiv zu ermöglichen. Der Befehlsadressen (C/A)-Bus 106 kann mit einer oder mehreren Master-Wordlines gekoppelt sein, um die Master-Wordlines zu veranlassen, Segment-Wordlines und lokale Wordlines einer oder mehrerer Arrays von DRAM 102 anzutreiben. Der Datenbus 108 kann kommunikativ mit den Speicherzellen einer oder mehrerer Arrays gekoppelt sein und konfiguriert sein, Daten zu und von den Speicherzellen zu übermitteln.
  • Ähnlich wie der DRAM-Rohchip 102 kann der DRAM-Rohchip 104 ein Speicher-Rohchip sein, der konfiguriert ist, den Gesamtstromverbrauch des DRAM-Rohchips 104 durch die selektive Partitionierung einer oder mehrerer Master-Wordlines zu reduzieren. Der DRAM-Rohchip 104 kann einen Befehlsadressen-Bus 110 und einen Datenbus 112 enthalten. Der Befehlsadressen-Bus 110 und der Datenbus 112 des DRAM-Rohchips 104 können so konfiguriert sein, wie oben für den DRAM-Rohchip 102 beschrieben.
  • Die DRAM-Rohchips 102 und 104 sind jeweils so konfiguriert, dass sie selektiv die Hälfte der j eweiligen Seitengrößen der DRAM-Rohchips 102 und 104 antreiben, um den Wordline-Antriebsstrom um etwa die Hälfte zu reduzieren, indem eine oder mehrere Master-Wordlines in jedem Rohchip geteilt oder partitioniert werden. Ein einzelner DRAM- Rohchip, der z.B. eine Seitengröße von 2 Kilobyte (kB) hat, kann durch die DRAM-Rohchips 102 und 104 ersetzt werden, und kann gestapelt werden, um einen Footprint auf einer Leiterplatte (PCB) bereitzustellen, der dem einzelnen Rohchip ähnlich ist.
  • Bei einigen Ausführungsformen kann der DRAM-Stack 100 konfiguriert sein, Point-to-Point-Zugang zu jedem der DRAM-Rohchips 102 und 104 zu ermöglichen. Der DRAM-Rohchip 104 kann eine Anzahl von TSVs (Through-Silicon-Vias) 114a, 114b (zusammen 114) enthalten, die konfiguriert sind, alle Terminale einer unteren Oberfläche 116 des DRAM-Rohchips 102 und einer oberen Oberfläche 118 des DRAM-Rohchips 104 an eine untere Oberfläche 120 des DRAM-Rohchips 104 zu koppeln. Diese Point-to-Point-Konfiguration kann es einem Speichercontroller ermöglichen, unabhängig auf den DRAM-Rohchip 102 und unabhängig auf den DRAM-Rohchip 104 zuzugreifen. Gemäß den verschiedenen Ausführungsformen sind die Befehlsaddressen-Busse 106 und 110 unabhängig voneinander.
  • 1B veranschaulicht einen DRAM-Stack 150, der konfiguriert ist, mit reduziertem Stromverbrauch zu laufen und über einen gemeinsamen Befehlsaddressen-Bus zu verfügen. Der DRAM-Stack 150 umfasst einen DRAM-Rohchip 152, der auf einem DRAM-Rohchip 154 gestapelt ist. Der DRAM-Stack 152 kann einen gemeinsamen Befehlsaddressen-Bus 156 umfassen, der von den DRAM-Rohchips 152 und 154 geteilt wird. Der Befehlsaddressen-Bus 156 kann eine Zeile umfassen, die der Chipauswahl gewidmet ist, z.B. CS 0/1, die konfiguriert sein kann, es einem Speichercontroller zu ermöglichen, zwischen DRAM- Rohchip 152 und DRAM-Rohchip 154 auszuwählen. Der DRAM-Rohchip 152 kann auch einen Datenbus 158 umfassen. Der DRAM-Rohchip 154 kann die TSVs 160a, 160b (zusammen 160) und einen Datenbus 162 umfassen. Die TSVs 160 können einen Leitpfad von einer unteren Oberfläche 164 des DRAM-Rohchips 152 zu einer unteren Oberfläche 166 des DRAM-Rohchips 154 für alle Terminale des DRAM-Rohchip 154 bereitstellen.
  • Gemäß den verschiedenen Ausführungsformen können die DRAM-Stacks 100 und 150 jeweils 3, 4 oder mehr DRAM-Rohchip-Stacks umfassen. Wenn sich 3 oder mehr DRAM-Rohchips in einem Stack befinden, kann jede Seite aller 3 oder mehr DRAM-Rohchips physisch und/oder logisch gemäß den Ausführungsformen der Offenbarung partitioniert werden, um den Stromverbrauch der 3 oder mehr DRAM-Rohchips zu reduzieren.
  • 2 veranschaulicht eine Wordline-Konfiguration 200, die eine Partitionierung einer Master-Wordline ermöglichen kann, um den von den DRAM-Rohchips 102, 104, 152, 154 und/oder den DRAM-Stacks 100 und 150 verbrauchten Strom zu reduzieren. Die Wordline-Konfiguration 200 kann die Segment-Wordline-Treiber 202a-h (zusammen 202), eine Master-Wordline 204 und einen Master-Wordline-Treiber 206 umfassen. Die Wordline-Konfiguration 200 umfasst zudem die Segment-Wordline (SWL)-Addressenzeile 208, die Subsegment-Wordline-Addressenzeile 210 und die Logik 212a, 212b, 212c und 212d (zusammen 212).
  • Die Segment-Wordline-Treiber 202 können jeweils mit einer individuelle Segment-Wordline gekoppelt sein und konfiguriert sein, eine Reihe von Speicherzellen als Reaktion auf Signale zu aktivieren, die auf der Master-Wordline 204 empfangen werden. Die Master-Wordline 204 kann gekoppelt sein, um jeden der Segment-Wordline-Treiber 202 anzutreiben. Die Master-Wordline 204 kann vom Master-Wordline-Treiber 206 selektiv hoch und selektiv niedrig angetrieben werden. Gemäß den verschiedenen Ausführungsformen kann der Master-Wordline-Treiber 206 auf ein oder mehrere Signale reagieren, die von den DRAM-Rohchips 102, 104, 152 und/oder 154 empfangen werden. Zum Beispiel kann der Master-Wordline-Treiber 206 auf Zeilenadressen- und RAS („Row Address Strobe“)-Signale reagieren, die an einem oder mehreren Befehlsadressen-Bussen 106, 110 und/oder 156 empfangen werden.
  • Die Segment-Wordline-Adressenzeile 208 kann konfiguriert sein, es der Logik 212a- 212d (zusammen 212) zu ermöglichen, zwischen den beiden oder mehr Segment-Wordline- Treibern 202 auszuwählen, die an die Logik 212 gekoppelt sind. Wenn z.B. die Segment-Wordline-Addressenzeile 208 mit hochstufiger Logik angetrieben wird, kann die Logik 212 konfiguriert sein, es den Segment-Wordline-Treibern 202a, 202c, 202e und 202g zu ermöglichen, ihre jeweiligen Segment-Wordlines zu aktivieren. Wenn die Segment- Wordline-Addressenzeile 208 mit hochstufiger Logik angetrieben wird, kann die Logik 212 konfiguriert sein, die Segment-Wordline-Treiber 202a, 202c, 202e und 202g zu deaktivieren, und konfiguriert sein, es den Wordline-Treibern 202b, 202d, 202f und 202h zu ermöglichen, ihre j eweiligen Segment-Wordlines zu aktivieren.
  • Die Subsegment-Wordline-Adressenzeile 210 kann konfiguriert sein, eine der Logik 212 zu aktivieren, während sie die andere der Logik 212 deaktiviert. Wenn z.B. die Subsegment-Wordline-Addressenzeile mit hochstufiger Logik angetrieben wird, kann die Logik 212 konfiguriert sein, die Segment-Wordline-Treiber 202a-202d zu aktivieren. Wenn darüber hinaus die Subsegment-Wordline-Addressenzeile 208 gleichzeitig mit hochstufiger Logik angetrieben wird, können es die Logik 212a und die Logik 212b den Segment- Wordlines 202a und 202c (in Schwarz für Aktiviert dargestellt) ermöglichen, Signale auf der Master-Wordline 204 zu empfangen. Im selben Beispiel können die Logik 212c und die Logik 212d bei hoher Subsegment-Wordline-Adressenzeile 210 deaktiviert werden, so dass keiner der Segment-Wordline-Treiber 202e-h auf die Master-Wordline 204 reagiert. Durch die Einschließung der Subsegment-Wordline-Adressenzeile 210 kann daher die Wordline- Konfiguration 200 die Master-Wordline 204 und die Segment-Wordline-Treiber 202a-h in eine untere Sub-Wordline 216 und in eine obere Sub-Wordline 218 partitionieren.
  • Gemäß den Ausführungsformen kann die Segment-Wordline-Adressenzeile 208 eine erste Segment-Wordline-Aktivierung sein. Die Subsegment-Wordline-Adressenzeile 210 kann eine zweite Segment-Wordline-Aktivierung sein.
  • Viele Speicherzellen, die mit einer Wordline gekoppelt sind, können aktiviert und dann nicht lesbar oder schreibbar sein. Eine solche Wordline-Aktivierung kann zu einem ineffizienten Stromverbrauch beitragen. Eine Wordline-Aktivierung kann zu einer beträchtlich größeren Menge an Stromverbrauch durch einen Speicher-Rohchip beitragen als eine Spalten-, z.B. Bitline-, Aktivierung. Eine Wordline-Aktivierung kann eine Master- und/oder Segment-Wordline-Aktivierung und Bitline-Aktivierung bedeuten, d.h. eine Bitabtastung über eine ganze Seite. Ein Spaltenzugang kann es ein paar wenigen Bits erlauben, zum DRAM-Array-I/O (Input/Output)-Schaltkreis vorzudringen, was naturgemäß stromsparender sein kann. Gemäß den verschiedenen Ausführungsformen kann die Reduzierung des von den Wordlines verbrauchten Stroms den gesamten, von einem Speicher-Rohchip verbrauchten Strom annähernd reduzieren. Wenn z.B. der Wordline-Stromverbrauch um die Hälfte reduziert wird, wird der gesamte, von einem Speicher-Rohchip verbrauchte Strom auch annähernd um die Hälfte reduziert. Gemäß den verschiedenen Ausführungsformen kann die Subsegment-Wordline-Adressenzeile 210 eine oder mehrere Zeilen der Befehlsadressen-Busse 106, 110 und/oder 156 besetzen.
  • 3 veranschaulicht ein Flussdiagramm 300 einer Operation einer Wordline-Konfiguration 200 gemäß verschiedenen Ausführungsformen der Offenbarung.
  • Bei Block 302 kann ein DRAM-Rohchip ein Master-Wordline-Signal empfangen, um eine Vielzahl von Segment-Wordline-Treibern anzutreiben. Gemäß den Ausführungsformen kann der DRAM-Rohchip eine Anzahl von Master-Wordlines haben, und jede Wordline kann konfiguriert sein, eine Anzahl von Segment-Wordline-Treibern anzutreiben, die mit Sub-Arrays innerhalb des Speicher-Arrays des DRAM-Rohchips verbunden sind.
  • Bei Block 304 kann ein DRAM-Rohchip ein erstes Segment-Wordline-Adressensignal empfangen, z.B. auf der Segment-Wordline-Adressenzeile, um Segment-Wordline-Treiber zu aktivieren, auf ein Master-Wordline-Signal zu reagieren. Gemäß einer Ausführungsform kann das erste Segment-Wordline-Adressensignal konfiguriert sein, etwa die Hälfte der Segment-Wordline-Treiber zu aktivieren oder zu deaktivieren, die mit Sub-Arrays des Speichers innerhalb des DRAM-Rohchips verbunden sind.
  • Bei Block 306 kann ein DRAM-Rohchip ein zweites Segment-Wordline-Adressensignal empfangen, das konfiguriert ist, die Hälfte der verschiedenen Segment-Wordline-Treiber zu deaktivieren. Wie oben beschrieben, kann die Deaktivierung etwa der Hälfte der verschiedenen Segment-Wordline-Treiber mit einer Verringerung des Gesamtstromverbrauchs des DRAM-Rohchips um etwa die Hälfte einhergehen. Gemäß einer Ausführungsform kann das zweite Segment-Wordline-Adressensignal auf der Subsegment-Wordline-Adressenzeile 210 von 2 empfangen werden.
  • Gemäß den Ausführungsformen der Offenbarung veranschaulicht 4 ein Timing-Diagramm 400 für das Lesen von Speicherseiten gemäß den verschiedenen DRAM-Stacking-Konfigurationen. Das Timing-Diagramm 400 umfasst eine Baseline-Konfiguration 402, eine erste Konfiguration 404, eine zweite Konfiguration 406, eine dritte Konfiguration 408 und eine vierte Konfiguration 410.
  • Das Timing-Diagramm 400 veranschaulicht Speicherlesungen, die zwischen einer ersten Zeit 11, einer zweiten Zeit t2, einer dritten Zeit t3, einer vierten Zeit t4 und einer fünften Zeit t5 eintreten können. CAS („Column Address Strobe“) bis CAS Delay tCCD repräsentiert eine Zeitbeschränkung, die in einem DRAM-Rohchip zwischen aufeinander folgenden CAS-Befehlen existieren kann. CAS-Befehle, die in einem Zeitfenster empfangen werden, das näher als tCCD ist, können zu tCCD-Verletzungen führen. tCCD-Verletzungen können einen internen Bitline-Schaltimpuls an das DRAM-Array zur Folge haben, der zu kurz ist. Dieser kurze Impuls ist möglicherweise nicht imstande, die mit dem DRAM-Array verbundenen Muxer-Gate-Kondensatoren oder -Kapazitäten zu schalten. Solche Verletzungen können durch eine feinere Partitionierung des DRAM-Arrays gelöst werden, z.B. in kleinere Zugangsbereiche, was eine niedrigere Bereichseffizienz und höhere Kosten zur Folge haben kann. Die Aktivierung, um Delay tRRD zu aktivieren, repräsentiert eine Zeitbeschränkung, die in einem DRAM-Rohchip zwischen aufeinander folgenden Seitenlesungen existieren kann. Mit anderen Worten: eine Verletzung kann vorkommen, wenn Seiten in einer Zeitdauer gewechselt werden, die kürzer als tRRD ist.
  • Jede der Konfigurationen 402, 404, 406, 408 und 410 können Strom- und Bandbreitencharakteristiken aufweisen, wie sie in Tabelle 1 und unten beschrieben sind. TABELLE 1
    Konfiguration Spitzen-BW des Stack CAS-Strom des Stack RAS-Strom des Stack
    Baseline-Konfig. 1 1 1
    Erste Konfig. 2 2 2
    Zweite Konfig. 1 1 1
    Dritte Konfig. 1 1.x 1/2
    Vierte Konfig. 1 1.x 1/2
  • Die Baseline-Konfiguration 402 kann eine Baseline für den Vergleich mit anderen, hier beschriebenen Speicherkonfigurationen bereitstellen. Die Baseline-Konfiguration 402 kann einen einzelnen DRAM-Rohchip 412 umfassen. Der DRAM-Rohchip 412 kann einen 32-Bit-Datenbus umfassen, über eine Seitengröße von 2 kB (Kilobyte) verfügen und konfiguriert sein, 256 Bits/CAS auszulesen. Der DRAM-Rohchip 412 kann konfiguriert sein, zwischen der ersten Zeit t1 und der fünften Zeit t5 auf eine 2-kB-Seite 414 und eine 2-kB-Seite 416 zuzugreifen. Der Zugriff auf jede Seite 414 und 416 kann zwei 8-Bit-Bursts auf dem 32-Bit-Datenbus zum Lesen oder Schreiben von 256 Bits umfassen. Dieses Burst-Muster wird auf den Seiten 414 und 416 je zweimal als „8-256“ repräsentiert. Gemäß verschiedenen Ausführungsformen kann die Seite 414 einen ersten Cacheline-Zugang (1$L) repräsentieren, und die Seite 416 kann einen zweiten Cacheline-Zugang (2$L) repräsentieren.
  • Unter Bezugnahme auf Tabelle 1 können zu Vergleichszwecken mit anderen Konfigurationen die Spitzenbandbreite (BW), der CAS-Strom und der RAS-Strom der Baseline-Konfiguration 402 alle eine Einheit sein, z.B. 1.
  • Die erste Konfiguration 404 kann einen ersten DRAM-Rohchip 418 und einen zweiten DRAM-Rohchip 420 umfassen. Die DRAM-Rohchips 418 und 420 können je einen 16-Bit-Datenbus umfassen, über eine Seitengröße von 2 kB verfügen und konfiguriert sein, 256 Bits/CAS auszulesen. Der DRAM-Rohchip 418 kann konfiguriert sein, zwischen der ersten Zeit t1 und der fünften Zeit t5 auf eine 2-kB-Seite 422 und eine 2-kB-Seite 424 zuzugreifen. Der DRAM-Rohchip 420 kann konfiguriert sein, zwischen der ersten Zeit t1 und der fünften Zeit t5 auf eine 2-kB-Seite 426 und eine 2-kB-Seite 428 zuzugreifen. Der Zugriff auf die Seiten 422, 424, 426 und 428 kann zwei 16-Bit-Bursts auf jedem 16-Bit-Datenbus der DRAM-Rohchips 418 und 420 umfassen. Dieses Burst-Muster wird als „16-256“ repräsentiert. Gemäß den verschiedenen Ausführungsformen kann die Seite 422 einen ersten Cacheline-Zugang 1$L, die Seite 424 einen zweiten Cacheline-Zugang 2$L, die Seite 426 einen dritten Cacheline-Zugang 3$L und die Seite 428 einen vierten Cacheline-Zugang 4$L repräsentieren.
  • Unter Bezugnahme auf Tabelle 1 können die Spitzenbandbreite, der CAS-Strom und der RAS-Strom der ersten Konfiguration 404 alle doppelt sein, z.B. 2 x den Wert der Baseline-Konfiguration 402, weil auf die doppelte Datenmenge der Baseline-Konfiguration 402 zugegriffen wird.
  • Die zweite Konfiguration 406 kann einen ersten DRAM-Rohchip 430 und einen zweiten DRAM-Rohchip 432 umfassen. Die DRAM-Rohchips 430 und 432 können je einen 16-Bit-Datenbus umfassen, über eine Seitengröße von 2 kB verfügen und konfiguriert sein, 256 Bits/CAS auszulesen. Der DRAM-Rohchip 430 kann konfiguriert sein, zwischen der ersten Zeit t1 und der fünften Zeit t5 auf eine 2-kB-Seite 434 zuzugreifen. Der DRAM- Rohchip 432 kann konfiguriert sein, zwischen der ersten Zeit t1 und der fünften Zeit t5 auf eine 2-kB-Seite 436 zuzugreifen. Die zweite Konfiguration 406 kann CAS-Befehle in einer Zeit empfangen, die doppelt so lange dauert wie die CAS zu CAS Minimum Delay tCCD. Der Zugriff auf die Seiten 434 und 436 kann zwei 16-Bit-Bursts auf jedem 16-Bit-Datenbus der DRAM-Rohchips 430 und 432 umfassen. Dieses Burst-Muster wird als „16-256“ repräsentiert. Die Seite 434 kann einen ersten Cacheline-Zugang 1$L repräsentieren, und die Seite 436 kann einen zweiten Cacheline-Zugang 2$L repräsentieren.
  • Unter Bezugnahme auf Tabelle 1 können die Spitzenbandbreite, der CAS-Strom und der RAS-Strom der zweiten Konfiguration 406 alle eine Einheit sein, z. B. 1. weil Daten im Vergleich zur Baseline-Konfiguration 402 langsamer abgetastet werden, so dass der Vorteil des Stacking der DRAM-Rohchips 430 und 436 aufgehoben wird.
  • Die dritte Konfiguration 408 kann eine Wordline-Konfiguration 200 zur Reduzierung des RAS-Stromverbrauchs im Vergleich zur Baseline-Konfiguration 402 enthalten. Die dritte Konfiguration 408 kann den DRAM-Rohchip 102 und den DRAM-Rohchip 104 umfassen. Die DRAM-Rohchips 102 und 104 können je einen 16-Bit-Datenbus umfassen, über eine Seitengröße von 1 kB verfügen und konfiguriert sein, 128 Bits/CAS auszulesen. Die 1-kB-Seitengröße kann zumindest teilweise durch die selektive Partitionierung einer oder mehrerer Wordlines, z. B. Master-Wordline 204, mit einer Subsegment-Wordline-Adressenzeile bestimmt werden. Der DRAM-Rohchip 102 kann konfiguriert sein, zwischen der ersten Zeit t1 und der fünften Zeit t5 auf eine 1-kB-Seite 438 zuzugreifen. Der DRAM-Rohchip 104 kann konfiguriert sein, zwischen der ersten Zeit t1 und der fünften Zeit t5 auf eine 1-kB-Seite 440 zuzugreifen. Der Zugriff auf die Seiten 438 und 440 kann vier 8-Bit-Bursts auf jedem 16-Bit-Datenbus der DRAM-Rohchips 102 und 104 umfassen. Dieses Burst-Muster wird als „8- 128"' repräsentiert. Gemäß verschiedenen Ausführungsformen kann die Seite 438 einen ersten Cacheline-Zugang 1$L repräsentieren, und die Seite 440 kann einen zweiten Cacheline-Zugang 2$L repräsentieren.
  • Unter Bezugnahme auf Tabelle 1 kann die Spitzenbandbreite für die dritte Konfiguration 408 die gleiche sein wie bei der Baseline-Konfiguration 402. Obwohl jeder der DRAM-Rohchips 102 und 104 zwischen der ersten Zeit t1 und der fünften Zeit t5 nur auf die Hälfte der Bits zugreift wie DRAM-Rohchip 412, können die DRAM-Rohchips 102 und 104 zusammen während einer bestimmten Dauer auf die gleiche Menge von Daten zugreifen wie der DRAM-Rohchip 412.
  • Die dritte Konfiguration 408 kann eine erhöhte CAS-Stromzahl haben, weil CAS-Befehle auf jedem Rohchip vorkommen können. Der CAS-Strom darf nicht doppelt sein, da nicht auf mehr Daten zugegriffen wird. Selbst wenn der CAS-Strom höher ist, kann eine solche Erhöhung des Stromverbrauchs relativ klein im Vergleich zur RAS-Stromeinsparung sein.
  • Die dritte Konfiguration 408 kann eine RAS-Stromzahl haben, die etwa die Hälfte der Baseline-Konfiguration 402 beträgt. Während der Aktivierung der Seite 438 oder 440 (1 kB) wird eine untere Sub-Wordline 216 oder eine obere SubWordline 218 aktiviert, doch es wird die gleiche Menge an Daten gehohlt wie von der Baseline-Konfiguration 402 geholt wird. Der Strom, der beim Öffnen einer Seite verbraucht wird, kann skalenlinear mit der Größe der Seite sein. Eine halbe Seitengröße mit der gleichen Menge an Daten kann den halben RAS-Stromverbrauch und etwa den gleichen CAS-Stromverbrauch haben wie die Baseline-Konfiguration 402. Da der RAS-Stromverbrauch in einem DRAM-Rohchip, z. B. DRAM-Rohchip 102 und/oder 104, viel höher sein kann als der CAS-Strom, kann die dritte Konfiguration 408 eine Nettoreduzierung des Stromverbrauchs zur Folge haben. Der RAS-Stromverbrauch kann höher sein, da für eine 2-kB-Seite 16-BitLeseverstärker auf Basis von Bitzellen-Informationen geschaltet werden können. CAS veranlasst, dass 256 Bits von den Leseverstärkern zum Rand des DRAM-Array übermittelt werden, was einen geringeren Gesamtstromverbrauch zur Folge haben kann. Während die dritte Konfiguration 408 auf eine ähnliche Menge von Daten zugreift als der DRAM-Rohchip 412 der Baseline-Konfiguration 402, kann sie daher eventuell mit etwa dem halben RAS-Stromverbrauch betrieben werden wie die Baseline-Konfiguration 402.
  • Gemäß einer Ausführungsform kann die dritte Konfiguration 408 die gemeinsame Befehlsadressenbus-Konfiguration 156 des DRAM-Stack 150 benutzen. In einem gemeinsamen Busszenario kann die Befehlsadressen-Bandbreite verdoppelt werden, um die Spitzenbandbreite aufrechtzuerhalten. Zur Reduzierung der Befehlsadressen-Raten können die DRAM-Rohchips 102 und 104 mit autoCAS-Sequenzen konfiguriert sein. AutoCAS kann helfen, den CAS-Strom zu reduzieren und den CAS-Stromverbrauch auf ein Stromverbrauchsniveau zu senken, der ähnlich der Baseline-Konfiguration 402 ist, anstatt dass CAS der dritten Konfiguration 408 das Doppelte des CAS-Stroms der Baseline-Konfiguration 402 verbraucht. Gemäß den Ausführungsformen können die programmierbaren Kerne der DRAM-Rohchips 102 und 104 Anweisungen erhalten, intern so zu reagieren, als wenn ein CAS-Befehl empfangen wurde. Die Anzahl an erteilten internen CAS-Befehlen kann selektiv auf Basis von Anweisungen, die von einem Speichercontroller empfangen werden, d. h. via Modusregister, erhöht oder reduziert werden.
  • Die vierte Konfiguration 410 kann einen einzelnen DRAM-Rohchip 442 umfassen. Der DRAM-Rohchip 442 kann einen 32-Bit-Datenbus umfassen, über eine Seitengröße von 1 kB verfugen und konfiguriert sein, 128 Bits/CAS auszulesen. Der DRAM-Rohchip 442 kann 30 konfiguriert sein, zwischen der ersten Zeit t1 und der fünften Zeit t5 auf eine 1-kB-Seite 444 und eine 1-kB-Seite 446 zuzugreifen. Der Zugriff auf jede Seite 444 und 446 kann vier 4-Bit- Bursts auf dem 32-Bit-Datenbus zum Lesen oder Schreiben von 512 Bits umfassen. Dieses Burst-Muster wird auf den Seiten 444 und 446 je viermal als „4-128“ repräsentiert. Gemäß verschiedenen Ausführungsformen kann die Seite 444 einen ersten Cacheline-Zugang 1 $L repräsentieren, und die Seite 446 kann einen zweiten Cacheline-Zugang 2$L repräsentieren.
  • Unter Bezugnahme auf Tabelle 1 kann die Spitzenbandbreite, der CAS-Strom und der RAS-Strom der vierten Konfiguration 410 ähnlich der dritten Konfiguration 408 sein, ohne dass die Wordline-Konfiguration 200 integriert wird. Wie jedoch gezeigt, würden doppelt so viele CAS-Befehle empfangen werden, um den DRAM-Rohchip 442 zu veranlassen, die Unity-Spitzenbandbreite von Tabelle 1 bereitzustellen. Die zusätzlichen CAS-Befehle können minimale Verspätungszeiten verletzen, die vom DRAM-Rohchip 442 zum Funktionieren benutzt werden, und können daher den DRAM-Rohchip 442 inoperabel machen.
  • 5 veranschaulicht ein Computergerät 500 gemäß einer Implementierung einer Ausführungsform der Erfindung. Das Computergerät 500 beherbergt eine Platine 502. Die Platine 502 kann eine Anzahl von Komponenten einschließen, einschließlich, aber nicht beschränkt auf, einen Prozessor 504 und wenigstens einen Kommunikationschip 506. Der Prozessor 504 kann physisch und elektrisch mit der Platine 502 gekoppelt sein. Bei einigen Implementierungen kann mindestens der eine Kommunikationschip 506 auch physisch und elektrisch mit der Platine 502 gekoppelt sein. Bei weiteren Implementierungen kann der Kommunikationschip 506 Teil des Prozessors 504 sein.
  • Abhängig von seinen Anwendungen kann das Computergerät 500 andere Komponenten einschließen, die physisch und elektrisch mit der Platine 502 gekoppelt sein können oder nicht. Diese anderen Komponenten können unter anderem flüchtige Speicher (z. B. DRAM 508), nicht flüchtige Speicher (z. B. ROM 510), Flash-Speicher 511, ein Grafikprozessor 512, Digitalsignal-Prozessor 513, Geheimprozessor, Chipsatz 514, eine Antenne 516, ein Display, Touchscreen-Display 518, Touchscreen-Controller 520, eine Batterie 522, ein Audiocodec, Videocodec, Leistungsverstärker 524, globales Positionsbestimmungssystem (GPS) 526, Kompass 528, Beschleunigungsmesser, Gyroskop, Lautsprecher 530, eine Kamera 532 und ein Massenspeichergerät (wie ein Festplattenlaufwerk, eine Compact-Disc (CD), Digital Versatile Disk (DVD) usw.) sein.
  • Gemäß den verschiedenen Ausführungsformen kann der Chipsatz 514 den Speichercontroller 102 und die TCO-Kompensationsschaltung 112 oder 400 umfassen. Gemäß den Ausführungsformen kann der DRAM 508 mit der Wordline-Konfiguration 200 implementiert werden und einen oder mehr DRAM-Stacks 100 und/oder 150 umfassen.
  • Der Kommunikationschip 506 kann die drahtlose Kommunikation zur Übertragung von Daten zu und vom Rechengerät 500 ermöglichen. Der Begriff „drahtlos“ und seine Ableitungen können verwendet sein, um Schaltungen, Geräte, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten unter Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Begriff impliziert nicht, dass die verbundenen Geräte keine Drähte enthalten, obwohl sie in einigen Ausführungsformen keine enthalten können. Der Kommunikationschip 506 kann verschiedene drahtlose Normen oder Protokolle implementieren, unter anderem WLAN (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon sowie alle anderen drahtlosen Protokolle, die als 3G, 4G, 5G und höher bezeichnet werden. Das Computergerät 500 kann eine Vielzahl von Kommunikationschips 506 einschließen. Zum Beispiel kann ein erster Kommunikationschip 506 für drahtlose Kommunikationen mit kürzerer Reichweite wie WiFi und Bluetooth zugeordnet sein, und ein zweiter Kommunikationschip 506 kann zu drahtlosen Kommunikationen mit größerer Reichweite wie GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere zugeordnet sein.
  • Der Prozessor 504 des Computergeräts 500 schließt einen IC-Rohchip ein, der innerhalb des Prozessors 504 verpackt ist. Bei einigen Implementierungen der Offenbarung kann der IC-Rohchip des Prozessors die Wordline-Konfiguration 200 als Teil eines oder mehrerer DRAM-Stacks 100 und/oder 150 umfassen, die gemäß den Ausführungsformen der Offenbarung operativ als Prozessor-Cache konfiguriert sind. Der Begriff „Prozessor“ kann auf jedes Gerät oder jeden Teil eines Gerätes verweisen, das elektronische Daten von Registern und/oder Speichern verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu verwandeln, die in Registern und/oder Speichern gespeichert werden können.
  • Der Kommunikationschip 506 schließt auch einen IC-Rohchip ein, der innerhalb des Kommunikationschips 506 verpackt ist.
  • Bei weiteren Implementierungen kann eine weitere Komponente, die im Rechengerät 500 untergebracht ist, einen IC-Rohchip enthalten, der ein oder mehrere Geräte umfasst, wie z.B. Prozessorkerne, Cache und einen oder mehrere Speichercontroller.
  • Bei verschiedenen Implementierungen kann das Computergerät 500 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein ultra-mobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbares Musikwiedergabegerät oder ein digitaler Videorekorder sein. Bei weiteren Implementierungen kann das Computergerät 500 jedes andere elektronische Gerät sein, das Daten verarbeitet.
  • Gemäß verschiedenen Ausführungsformen kann eine Vorrichtung eine Anzahl von Segment-Wordline-Treibern umfassen, die konfiguriert sind, eine Anzahl von Segment-Wordlines anzutreiben. Jede der verschiedenen Segment-Wordlines kann mit einem Sub-Array von Speicherzellen gekoppelt werden. Die Vorrichtung kann eine Master-Wordline umfassen, die mit einer Anzahl von Segment-Wordline-Treibern gekoppelt ist. Die Master- Wordline kann auf die RAS („Row Address Strobe“)-Signale reagieren, die von der Vorrichtung empfangen werden. Die Vorrichtung kann eine mit der Logik gekoppelten Segment-Wordline-Aktivierung umfassen, die zur Partitionierung einer Seite der Vorrichtung einige der verschiedenen Segment-Wordline-Treiber selektiv deaktiviert, um den Strom zu reduzieren, der durch die Aktivierung der deaktivierten Segment-Wordlines verbraucht wird. Die Vorrichtung kann ein Array von Speicherzellen des dynamischen Schreib-Lesespeichers mit wahlfreiem Zugriff (DRAM) umfassen, das ein Sub-Array von Speicherzellen umfassen kann. Die Segment-Wordline-Aktivierung kann konfiguriert sein, die Seite in eine untere Sub-Wordline und eine obere Sub-Wordline zu partitionieren. Jede der unteren und der oberen Sub-Wordline können verschiedene physische Hälften der Seite umfassen. Die Segment-Wordline-Aktivierung kann konfiguriert sein, die Seite in einer Anzahl von gleichgroßen Partitionierungen zu partitionieren. Eine der gleichgroßen Partitionierungen kann zu einer gegebenen Zeit aktiviert sein, während die anderen der gleichgroßen Partitionierungen deaktiviert sind.
  • Bei Ausführungsformen kann die Segment-Wordline-Aktivierung eine erste Segment-Wordline-Aktivierung sein, und die Vorrichtung kann ferner eine zweite Segment-Wordline-Aktivierung umfassen, die konfiguriert ist, verschiedene Segment-Wordline-Treiber selektiv zu deaktivieren, die auf Basis der ersten Segment-Wordline-Aktivierung nicht deaktiviert sind. Die zweite Segment-Wordline-Aktivierung kann konfiguriert sein, mindestens die Hälfte der verschiedenen Segment-Wordline-Treiber selektiv zu deaktivieren, die auf Basis der ersten Segment-Wordline-Aktivierung nicht deaktiviert sind. Die Segment-Wordline-Aktivierung kann als Reaktion auf den Empfang eines Signals von einem Speichercontroller verschiedene Segment-Wordline-Treiber selektiv deaktivieren.
  • Gemäß verschiedenen Ausführungsformen kann der Stack des dynamischen Schreib-Lesespeichers mit wahlfreiem Zugriff (DRAM) einen ersten DRAM-Rohchip umfassen. Der erste DRAM-Rohchip kann eine erste Anzahl von Segment-Wordline-Treibern umfassen, von denen jeder mit einem ersten Satz von Sub-Arrays von Speicherzellen gekoppelt ist, und von denen jeder konfiguriert ist, auf ein erstes Master-Wordline-Signal zu reagieren. Der erste DRAM-Rohchip kann eine erste Segment-Wordline-Aktivierung umfassen, die konfiguriert ist, mindestens die Hälfte der ersten Anzahl von Segment-Wordline-Treibern während des Betriebs selektiv zu deaktivieren, um den Wordline-Gesamtstromverbrauch des ersten DRAM-Rohchips zu reduzieren. Der DRAM-Stack kann einen zweiten DRAM-Rohchip umfassen, der mit dem ersten in einer gestapelten Konfiguration gekoppelt ist, und der konfiguriert ist, Daten an und von einem Speichercontroller als Reaktion auf vom Speichercontroller empfangene Steuersignale zu übertragen.
  • Gemäß den Ausführungsformen kann die Anzahl von Segment-Wordline-Treibern eine erste Anzahl von Segment-Wordline-Treibern sein. Der Satz von Sub-Arrays kann ein erster Satz von Sub-Arrays sein, und die Segment-Wordline-Aktivierung kann eine erste Segment-Wordline-Aktivierung sein. Der zweite DRAM-Rohchip kann eine zweite Anzahl von Segment-Wordline-Treibern umfassen, von denen jeder mit einem zweiten Sub-Arrays von Speicherzellen gekoppelt ist, und von denen jeder konfiguriert ist, auf ein zweites Master- Wordline-Signal zu reagieren; sowie eine Segment-Wordline-Aktivierung, die konfiguriert ist, mindestens die Hälfte der Anzahl von Segment-Wordline-Treibern während des Betriebs selektiv zu deaktivieren, um den Wordline-Gesamtstromverbrauch des ersten DRAM- Rohchips zu reduzieren. Das zweite Master-Wordline-Signal kann das gleiche sein wie das erste Master-Wordline-Signal. Der erste DRAM-Rohchip kann TSVs („Through-Silicon- Vias“) umfassen, die konfiguriert sind, jedes Terminal des zweiten DRAM-Rohchip mit einer Platine zu koppeln.
  • Gemäß den verschiedenen Ausführungsformen kann ein Verfahren den Empfang eines Master-Wordline-Signals mit einem dynamischen Schreib-Lesespeicher mit wahlfreiem Zugriff (DRAM) umfassen, um eine Anzahl von Segment-Wordline-Treiber anzutreiben. Das Verfahren kann den Empfang eines Segment-Wordline-Aktivierungssignals mit dem DRAM umfassen, um zur Partitionierung einer Seite des DRAM mindestens die Hälfte der Segment- Wordline-Treiber selektiv zu deaktivieren, auf das Master-Wordline-Signal zu reagieren, um den Stromverbrauch durch Segment-Wordlines zu reduzieren, die mit den deaktivierten Segment-Wordline-Treibern gekoppelt sind. Das Verfahren kann als Reaktion auf eine Veränderung des Segment-Wordline-Aktivierungssignals die selektive Aktivierung einiger der zuvor selektiv deaktivierten Hälfte (mindestens) der Segment-Wordline-Treiber selektiv zu aktivieren. Das Segment-Wordline-Aktivierungssignal kann ein erstes Segment-Wordline- Aktivierungssignal sein. Das Verfahren kann ferner den Empfang eines zweiten Segment- Wordline-Aktivierungssignals und die Deaktivierung der Anzahl von Segment-Wordline-Treibern auf Basis einer Logikkombination des ersten Segment-Wordline-Aktivierungssignals und des zweiten Segment-Wordline-Aktivierungssignals umfassen. Das Verfahren kann ferner die Generierung eines CAS („Column Address Strobe“)-Signals innerhalb des DRAM sowie die automatische Aktivierung von Bitlines innerhalb des DRAM auf Basis des generierten CAS-Signals umfassen. Die Generierung kann auf dem Wert eines Modusregisters des DRAM basieren.
  • Gemäß verschiedenen Ausführungsformen kann ein System Folgendes umfassen: eine Leiterplatte (PCB); eine Netzwerkschnittstelle, die mit der Leiterplatte gekoppelt ist, um Daten an und von einem Netzwerk zu übertragen; und einen Prozessor, der über einen Stack des dynamischen Schreib-Lesespeichers mit wahlfreiem Zugriff (DRAM) verfugt, der als Prozessor-Cache konfiguriert ist. Der DRAM-Stack kann einen ersten DRAM-Rohchip umfassen. Der erste DRAM-Rohchip kann eine erste Anzahl von Segment-Wordline-Treibern umfassen, von denen jeder mit einem ersten Satz von Sub-Arrays von Speicherzellen gekoppelt ist, und von denen jeder konfiguriert ist, auf ein erstes Master- Wordline-Signal zu reagieren. Der erste DRAM-Rohchip kann eine erste Segment-Wordline-Aktivierung umfassen, die konfiguriert ist, mindestens die Hälfte der ersten Anzahl von Segment-Wordline-Treibern während des Betriebs selektiv zu deaktivieren, um den Wordline-Gesamtstromverbrauch des ersten DRAM-Rohchips zu reduzieren. Der DRAM- Stack kann einen zweiten DRAM-Rohchip umfassen, der mit dem ersten in einer gestapelten Konfiguration gekoppelt ist, und der konfiguriert ist, Daten an und von einem Speichercontroller als Reaktion auf vom Speichercontroller empfangene Steuersignale zu übertragen. Der DRAM-Stack kann ein erster DRAM-Stack sein. Das System kann ferner ein DRAM-Modul umfassen, das mit der Leiterplatte gekoppelt und als Hauptspeicher konfiguriert ist. Das DRAM-Modul kann einen zweiten DRAM-Stack umfassen, der konfiguriert ist, mindestens die Hälfte einer Seite von im DRAM-Stack enthaltenen DRAM-Rohchips selektiv zu deaktivieren, um den Stromverbrauch des DRAM-Stacks zu reduzieren.
  • Gemäß den Ausführungsformen kann das System ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein Ultra Mobile PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, ein Unterhaltungssteuergerät, eine Digitalkamera, ein tragbares Musikwiedergabegerät oder ein digitaler Videorekorder sein. Das System kann ferner ein Anzeigegerät umfassen, das operativ mit dem Prozessor gekoppelt ist. Das Anzeigegerät kann ein Berührungsbildschirm sein.

Claims (8)

  1. Stack (100) eines dynamischen Direktzugriffsspeichers (DRAM), umfassend: einen ersten DRAM-Rohchip (102), umfassend; eine Anzahl von Segment-Wordline-Treibern (202), von denen j eder mit einem ersten Satz von Sub-Arrays von Speicherzellen gekoppelt ist, und von denen jeder konfiguriert ist, auf ein erstes Master-Wordline-Signal zu reagieren; mehrere Logiken (212a, 212b, 212c, 212d), wobei jede der mehreren Logiken (212a, 212b, 212c, 212d) mit mindestens zwei der Anzahl von Segment-Wordline-Treibern (202) verbunden ist; eine Segment-Wordline-Adresszeile (208), die mit den mehreren Logiken (212a, 212b, 212c, 212d) verbunden ist, um mindestens die Hälfte der Vielzahl von Segment-Wordline-Treibern (202) während des Betriebs selektiv zu deaktivieren, um den Wordline-Gesamtstromverbrauch des ersten DRAM-Rohchips (102) zu reduzieren; eine Subsegment-Wordline-Adresszeile (210), die mit den mehreren Logiken (212a, 212b, 212c, 212d) verbunden ist, um eine oder mehrere der mehreren Logiken (212a, 212b, 212c, 212d) und die mindestens zwei der Vielzahl von Segment-Wordline-Treibern (202), die mit jeder der mehreren Logiken (212a, 212b, 212c, 212d) verbunden sind, selektiv zu deaktivieren; und einen zweiten DRAM-Rohchip (104), der mit dem ersten DRAM-Rohchip (102) in einer gestapelten Konfiguration gekoppelt ist, und der konfiguriert ist, Daten an und von einem Speichercontroller als Reaktion auf vom Speichercontroller empfangene Steuersignale zu übertragen; wobei jeder der ersten und zweiten DRAM-Rohchips (102, 104) konfiguriert ist, selektiv die Hälfte der jeweiligen Seitengrößen der ersten und zweiten DRAM-Rohchips (102, 104) anzutreiben, um den Wordline-Antriebsstrom zu reduzieren, indem eine oder mehrere Master-Wordlines in jedem DRAM-Rohchip (102, 104) geteilt oder partitioniert wird.
  2. DRAM-Stack nach Anspruch 1, wobei die Vielzahl von Segment-Wordline-Treibern (202) eine erste Vielzahl von Segment-Wordline-Treibern ist, wobei der Satz von Sub-Arrays ein erster Satz von Sub-Arrays ist und die Segment-Wordline-Adresszeile eine erste Segment-Wordline-Adresszeile ist, wobei der zweite DRAM-Rohchip (104) Folgendes umfasst: eine zweite Vielzahl von Segment-Wordline-Treibern, von denen jeder mit einem zweiten Sub-Array von Speicherzellen gekoppelt ist, und von denen jeder konfiguriert ist, auf ein zweites Master-Wordline-Signal zu reagieren; und eine erste Segment-Wordline-Adresszeile, die konfiguriert ist, mindestens die Hälfte der ersten Vielzahl von Segment-Wordline-Treibern während des Betriebs selektiv zu deaktivieren, um den Wordline-Gesamtstromverbrauch des ersten DRAM-Rohchip (102) zu reduzieren.
  3. DRAM-Stack nach Anspruch 2, wobei das zweite Master-Wordline-Signal das gleiche ist wie das erste Master-Wordline-Signal.
  4. System zur Reduzierung des Stroms in Speichern, umfassend: eine Leiterplatte (PCB); eine Netzwerkschnittstelle, die mit der Leiterplatte gekoppelt ist, um Daten an und von einem Netzwerk zu übertragen; und einen Prozessor, der mit einem Stack eines dynamischen Schreib-Lesespeichers mit wahlfreiem Zugriff (DRAM) verbunden ist, wobei der DRAM-Stack Folgendes umfasst: einen ersten DRAM-Rohchip (102), umfassend; eine Anzahl von Segment-Wordline-Treibern (202), von denen j eder mit einem ersten Satz von Sub-Arrays von Speicherzellen gekoppelt ist, und von denen jeder konfiguriert ist, auf ein erstes Master-Wordline-Signal zu reagieren; mehrere Logiken (212a, 212b, 212c, 212d), wobei jede der mehreren Logiken (212a, 212b, 212c, 212d) mit mindestens zwei der Anzahl von Segment-Wordline-Treibern (202) verbunden ist; und eine Segment-Wordline-Adresszeile (208), die mit den mehreren Logiken (212a, 212b, 212c, 212d) verbunden ist, um mindestens die Hälfte der Vielzahl von Segment-Wordline-Treibern (202) während des Betriebs selektiv zu deaktivieren, um den Wordline-Gesamtstromverbrauch des ersten DRAM-Rohchips (102) zu reduzieren; eine Subsegment-Wordline-Adresszeile (210), die mit den mehreren Logiken (212a, 212b, 212c, 212d) verbunden ist, um eine oder mehrere der mehreren Logiken (212a, 212b, 212c, 212d) und die mindestens zwei der Vielzahl von Segment-Wordline-Treibern (202), die mit jeder der mehreren Logiken (212a, 212b, 212c, 212d) verbunden sind, selektiv zu deaktivieren; und einen zweiten DRAM-Rohchip (104), der mit dem ersten DRAM-Rohchip (102) in einer gestapelten Konfiguration gekoppelt ist, und der konfiguriert ist, Daten an und von einem Speichercontroller als Reaktion auf vom Speichercontroller empfangene Steuersignale zu übertragen; wobei jeder der ersten und zweiten DRAM-Rohchips (102, 104) konfiguriert ist, selektiv die Hälfte der jeweiligen Seitengrößen der ersten und zweiten DRAM-Rohchips (102, 104) anzutreiben, um den Wordline-Antriebsstrom zu reduzieren, indem eine oder mehrere Master-Wordlines in jedem DRAM-Rohchip (102, 104) geteilt oder partitioniert wird.
  5. System nach Anspruch 4, wobei der DRAM-Stack ein erster DRAM-Stack ist, und wobei das System ferner Folgendes umfasst: ein mit der Leiterplatte gekoppeltes und als Hauptspeicher konfiguriertes DRAM Modul, wobei das DRAM-Modul einen zweiten DRAM-Stack umfasst, der konfiguriert ist, mindestens die Hälfte einer Seite von im DRAM-Stack enthaltenen DRAM-Rohchips selektiv zu deaktivieren, um den Stromverbrauch des DRAM-Stacks zu reduzieren.
  6. System nach Anspruch 4, wobei das System entweder ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein Ultra Mobile PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, ein Unterhaltungssteuergerät, eine Digitalkamera, ein tragbares Musikwiedergabegerät oder ein digitaler Videorekorder ist.
  7. System nach einem der Ansprüche 4 bis 6 umfasst ferner ein Anzeigegerät, das operativ mit dem Prozessor gekoppelt ist.
  8. System nach Anspruch 7, wobei die Display-Einheit ein Berührungsbildschirm ist.
DE112013003294.5T 2012-06-28 2013-06-13 1-8Konfiguration zur Stromreduzierung im Dram Active DE112013003294B4 (de)

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US13/536,724 US8811110B2 (en) 2012-06-28 2012-06-28 Configuration for power reduction in DRAM
US13/536,724 2012-06-28
PCT/US2013/045739 WO2014004104A2 (en) 2012-06-28 2013-06-13 Configuration for power reduction in dram

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