JP2015521337A - Ｄｒａｍにおける電力低減のための構成 - Google Patents

Ｄｒａｍにおける電力低減のための構成 Download PDF

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Abstract

開示された複数の実施形態は、一の数のセグメントワードラインドライバのいくつかを選択的に無効にするロジックに結合されたセグメントワードラインイネーブルを有する装置を含んでよい。ロジックは、一の数のセグメントワードラインの無効にされたいくつかのアクティブ化によって消費される電力を低減するために、装置のページをパーティションで区切ってよい。他の複数の実施形態が開示されてよい。

Description

本開示の複数の実施形態は、概して、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）における電力消費を低減するための構成に関する。
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のスタッキングは、コンピューティングシステムにおいて利用可能なメモリの量を増加するために有用であり得る。メモリは、単一面上に複数のダイを位置付けることによって増加されてよいが、ＤＲＡＭのスタッキングは、複数のダイが電気的に結合されるプリント回路基板上の設置面積のサイズの比例した増加なしで、メモリを増加することの特別な利点を提供し得る。 増加されたメモリのサイズは、メモリによって消費される電力を線形的な増加を伴い得る。
本発明の複数の実施形態は、限定のためでなく、例として示され、添付の図面の複数の図面において、同様の参照番号は、同様の構成要素を参照する。
本開示の様々な実施形態に係る複数のＤＲＡＭスタックのブロック図を示す。 本開示の様々な実施形態に係る複数のＤＲＡＭスタックのブロック図を示す。 本開示の様々な実施形態に係る図１Ａ−１Ｂの複数のメモリスタックのためのワードラインセグメントアドレス構成の電気回路図を示す。 本開示の様々な実施形態に係る図２のワードラインセグメントアドレス構成の動作のフローチャートを示す。 本開示の様々な実施形態に係る複数のメモリスタックのブロック図を示す。 本開示の様々な実施形態に係る図１Ａ又は図１Ｂの複数のメモリスタックの実装のブロック図を示す。
本開示の複数の実施形態は、消費電力を低減するためにダイナミックランダムアクセスメモリ（ＤＲＡＭ）又は複数のＤＲＡＭスタックを構成することに関してよい。複数の実施形態において、ＤＲＡＭのページサイズは、全体の行のアクティブ化の電力消費を低減するために、複数のＤＲＡＭダイのスタックに渡って論理的に分割されてよい。複数の実施形態において、ＤＲＡＭのページは、マスタワードラインを下位サブワードライン及び上位サブワードラインにパーティションで区切ることによって、ＤＲＡＭダイにおいて選択的に分割される。
例示の複数の実施形態の様々な態様は、他の複数の当業者にそれらの研究の実体を伝えるために、当業者によって一般的に採用される用語を用いて説明される。しかし、いくつかの代替的な実施形態が、説明された複数の態様の複数の部分を用いて実施されてよいことが当業者にとって明らかである。説明の目的のために、特定の数、複数の材料、及び複数の構成が、例示の複数の実施形態の十分な理解を提供するために示される。しかし、代替的な複数の実施形態が、特定の詳細を除いて実施されてよいことが当業者にとって明らかである。他の複数の例において、既知の複数の特徴は、例示の複数の実施形態をわかりにくくしないために、省略又は単純化される。
さらに、様々な複数の動作は、例示の複数の実施形態を理解する上で最も有益な手法で、順に、複数の別個の動作として説明される。しかし、説明の順序は、これらの動作が必ず順序に依存していることを意味するものとして解釈されるべきでない。具体的には、これらの動作は、提示の順序で実行される必要はない。
「一実施形態において」という文言が繰り返し用いられる。この文言は、概して、同一の実施形態を参照しないが、参照してもよい。「備える」、「有する」、及び「含む」という用語は、文脈がそうでないことを示さない限り、同義語である。「Ａ／Ｂ」という文言は、「Ａ又はＢ」を意味する。「Ａ及び／又はＢ」という文言は、「（Ａ）、（Ｂ）、又は（Ａ及びＢ）」を意味する。「Ａ、Ｂ、及びＣのうちの少なくとも１つ」という文言は、「（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）、又は（Ａ、Ｂ、及びＣ）」を意味する。「（Ａ）Ｂ」という文言は、「（Ｂ）又は（ＡＢ）」を意味し、つまり、Ａは随意的である。
図１Ａは、本開示の様々な実施形態に係る、従来の複数のＤＲＡＭスタックと比較して低電力消費で動作するように構成されたＤＲＡＭスタック１００の側面図を示す。ＤＲＡＭスタック１００は、ＤＲＡＭダイ１０４の上にスタックされたＤＲＡＭダイ１０２を含む。
ＤＲＡＭダイ１０２は、１又は複数のマスタワードラインを選択的にパーティションで区切ることによって、ＤＲＡＭダイ１０２の全体の電力消費を低減するように構成されたメモリダイであってよい。ＤＲＡＭダイ１０２は、コマンドアドレス（Ｃ／Ａ）バス１０６及びデータバス１０８を含んでよい。コマンドアドレスバス１０６は、複数のストレージセルの１又は複数のアレイに結合されてよく、１又は複数のアレイの複数のストレージセルへのアクセスを選択的に有効にするように構成されてよい。コマンドアドレスバス１０６は、ＤＲＡＭ１０２の１又は複数アレイのローカルな複数のワードライン及び複数のセグメントワードラインをマスタワードラインに駆動させるために、１又は複数のマスタワードラインに結合されてよい。データバス１０８は、１又は複数のアレイの複数のストレージセルに通信可能に結合されてよく、複数のストレージセルへ及び複数のストレージからデータを転送するように構成されてよい。
ＤＲＡＭダイ１０２と同様に、ＤＲＡＭダイ１０４は、１又は複数のマスタワードラインを選択的にパーティションで区切ることによって、ＤＲＡＭダイ１０４の全体の電力消費を低減するように構成されたメモリダイであってよい。ＤＲＡＭダイ１０４は、コマンドアドレスバス１１０及びデータバス１１２を含んでよい。ＤＲＡＭダイ１０４のコマンドアドレスバス１１０及びデータバス１１２は、ＤＲＡＭダイ１０２のための上述のような手法で構成されてよい。
ＤＲＡＭダイ１０２及び１０４のそれぞれは、各ダイにおいて１又は複数のマスタワードラインを分割すること又はパーティションで区切ることによって、ワードラインの駆動電力を約半分まで低減するために、ＤＲＡＭダイ１０２及び１０４のそれぞれのページサイズの半分を選択的に駆動するように構成されてよい。例えば２キロバイト（ｋＢ）のページサイズを有する単一のＤＲＡＭダイは、例えば１ｋＢのページサイズをそれぞれ有するＤＲＡＭダイ１０２及び１０４で置き換えられてよく、ＤＲＡＭダイ１０２及び１０４は、単一のダイと同様のプリント回路基板（ＰＣＢ）上の設置面積を提供するためにスタックされてよい。
複数の実施形態において、ＤＲＡＭスタック１００は、ＤＲＡＭダイ１０２及び１０４のそれぞれへのポイントツーポイントアクセスを可能にするように構成されてよい。ＤＲＡＭダイ１０４は、ＤＲＡＭダイ１０２の下面１１６から及びＤＲＡＭダイ１０４の上面１１８からＤＲＡＭダイ１０４の下面１２０に全ての端子を結合するように構成された一の数のスルーシリコンビア（ＴＳＶ）１１４ａ、１１４ｂ（総称して１１４）を含んでよい。このポイントツーポイント構成は、メモリコントローラが独立してＤＲＡＭダイ１０２にアクセスすること及び独立してＤＲＡＭダイ１０４にアクセスすることを可能にしてよい。様々な実施形態によれば、コマンドアドレスバス１０６及び１１０は、互いから独立している。
図１Ｂは、低電力消費で動作するように構成され、共通コマンドアドレスバスを有するＤＲＡＭスタック１５０を示す。ＤＲＡＭスタック１５０は、ＤＲＡＭダイ１５４上にスタックされたＤＲＡＭダイ１５２を含む。ＤＲＡＭダイ１５２は、ＤＲＡＭダイ１５２及び１５４の間で共有されてよい共通コマンドアドレスバス１５６を含んでよい。コマンドアドレスバス１５６は、チップ選択に専用のライン、例えばＣＳ０／１を含んでよく、ラインは、メモリコントローラがＤＲＡＭダイ１５２及びＤＲＡＭダイ１５４の間で選択することを可能にするように構成されてよい。ＤＲＡＭダイ１５２は、データバス１５８を含んでもよい。ＤＲＡＭダイ１５４は、ＴＳＶ１６０ａ、１６０ｂ（総称して１６０）及びデータバス１６２を含んでよい。複数のＴＳＶ１６０は、ＤＲＡＭダイ１５４の全ての端子のために、ＤＲＡＭダイ１５２の下面１６４からＤＲＡＭダイ１５４の下面１６６への導電性パスを提供してよい。
様々な実施形態によれば、ＤＲＡＭスタック１００及び１５０は、３、４、又はより多いＤＲＡＭダイのスタックをそれぞれ含んでよい。３又はより多いＤＲＡＭダイがスタックに組み込まれる場合、３又はより多いＤＲＡＭダイのそれぞれの各ページは、３又はより多いＤＲＡＭダイの消費電力を低減するために、本開示の複数の実施形態に従って物理的に及び／又は論理的にパーティションで区切られてよい。
図２は、ＤＲＡＭダイ１０２、１０４、１５２、１５４及び／又はＤＲＡＭスタック１００及び１５０によって消費される電力を低減するために、マスタワードラインをパーティションで区切ることを可能にしてよいワードライン構成２００を示す。ワードライン構成２００は、複数のセグメントワードラインドライバ２０２ａ―ｈ（総称して２０２）、マスタワードライン２０４、及びマスタワードラインドライバ２０６を含んでよい。ワードライン構成２００は、セグメントワードライン（ＳＷＬ）アドレスライン２０８、サブセグメントワードラインアドレスライン２１０、及びロジック２１２ａ、２１２ｂ、２１２ｃ、及び２１２ｄ（総称して２１２）を含んでもよい。
複数のセグメントワードラインドライバ２０２は、個別のセグメントワードラインにそれぞれ結合され、マスタワードライン２０４上で受信された複数の信号に応答して、複数のメモリセルの行をアクティブにするように構成されてよい。マスタワードライン２０４は、複数のセグメントワードラインドライバ２０２のそれぞれを駆動するために結合されてよい。マスタワードライン２０４は、マスタワードラインドライバ２０６によって、選択的にハイに駆動されてよく、選択的にローに駆動されてよい。様々な実施形態によれば、マスタワードラインドライバ２０６は、ＤＲＡＭダイ１０２、１０４、１５２、及び／又は１５４によって受信された１又は複数の信号に応答してよい。例えば、マスタワードラインドライバ２０６は、コマンドアドレスバス１０６、１１０、及び／又は１５６のうちの１又は複数で受信された複数のロウアドレスストローブ（ＲＡＳ）信号及び複数のロウアドレスに応答してよい。
セグメントワードラインアドレスライン２０８は、ロジック２１２ａ―２１２ｄ（総称して２１２）がロジック２１２に結合された２又はより多いセグメントワードラインドライバ２０２のそれぞれの間で選択することを可能にするように構成されてよい。例えば、セグメントワードラインアドレスライン２０８が論理レベルのハイに駆動される場合、ロジック２１２は、セグメントワードラインドライバ２０２ａ、２０２ｃ、２０２ｅ、及び２０２ｇがそれらのそれぞれのセグメントワードラインをアクティブにすることを有効にするように構成されてよい。セグメントワードラインアドレスライン２０８が論理レベルのローに駆動される場合、ロジック２１２は、セグメントワードラインドライバ２０２ａ、２０２ｃ、２０２ｅ、及び２０２ｇを無効にするように構成され、ワードラインドライバ２０２ｂ、２０２ｄ、２０２ｆ、及び２０２ｈがそれらのそれぞれのセグメントワードラインをアクティブにすることを有効にするように構成されてよい。
サブセグメントワードラインアドレスライン２１０は、ロジック２１２のうちの１つを有効にし、ロジック２１２のうちの他を無効にするように構成されてよい。例えば、サブセグメントワードラインアドレスラインが論理レベルのハイに駆動される場合、ロジック２１２は、セグメントワードラインドライバ２０２ａ―２０２ｄを有効にするように構成されてよい。さらにセグメントワードラインアドレスライン２０８が同時に論理レベルのハイに駆動される場合、ロジック２１２ａ及びロジック２１２ｂは、マスタワードライン２０４上の複数の信号にそれぞれ応答して、（有効にされたものとして黒で表される）セグメントワードライン２０２ａ及び２０２ｃを有効にしてよい。この同一の例において、サブセグメントワードラインアドレスライン２１０がハイの場合、ロジック２１２ｃ及びロジック２１２ｄは、複数のセグメントワードラインドライバ２０２ｅ―ｈのいずれもがマスタワードライン２０４に応答しないように、無効にされてよい。したがって、サブセグメントワードラインアドレスライン２１０を含むことによって、ワードライン構成２００は、マスタワードライン２０４及び複数のセグメントワードラインドライバ２０２ａ―ｈを下位サブワードライン２１６に及び上位サブワードライン２１８に効率的にパーティションで区切ってよい。
複数の実施形態によれば、セグメントワードラインアドレスライン２０８は、第１のセグメントワードラインイネーブルであってよい。サブセグメントワードラインアドレスライン２１０は、第２のセグメントワードラインイネーブルであってよい。
ワードラインに結合された多くのメモリセルは、アクティブにされ、そして、読み出されなく又は書き込まれない可能性がある。そのようなワードラインのアクティブ化は、非効率な電力消費に貢献し得る。ワードラインのアクティブ化は、カラム、例えばビットラインのアクティブ化より、メモリダイによる電力消費の実質的により大きい量に貢献し得る。ワードラインのアクティブ化は、ページ全体にわたるマスタ及び又はセグメントワードラインのアクティブ化、並びにビットラインのアクティブ化、すなわちビット検知を意味してよい。カラムアクセスは、数ビットがＤＲＡＭアレイ入出力（Ｉ／Ｏ）回路に通って行くことを許可しているだけであり得、ＤＲＡＭアレイ入出力（Ｉ／Ｏ）回路は、本質的により少ない電力消費であり得る。様々な実施形態によれば、複数のワードラインによって消費される電力を低減することは、おおよそ、メモリダイによって消費される全体の電力を低減することであり得る。例えば、ワードラインの電力消費が半分に低減される場合、メモリダイによって消費される全体の電力も、おおよそ半分まで低減され得る。様々な実施形態によれば、サブセグメントワードラインアドレスライン２１０は、コマンドアドレスバス１０６、１１０、及び／又は１５６のうちの１又は複数のラインを占めてよい。
図３は、本開示の様々な実施形態に係るワードライン構成２００の動作のフローチャート３００を示す。
ブロック３０２において、ＤＲＡＭダイは、複数のセグメントワードラインドライバを駆動するためのマスタワードライン信号を受信してよい。複数の実施形態によれば、ＤＲＡＭダイは、一の数のマスタワードラインを有してよく、各ワードラインは、ＤＲＡＭダイのメモリアレイ内の複数のサブアレイに関連する一の数のセグメントワードラインドライバを駆動するように構成されてよい。
ブロック３０４において、ＤＲＡＭダイは、複数のセグメントワードラインドライバがマスタワードライン信号に応答することを選択的に有効にするために、例えばセグメントワードラインアドレスライン上で、第１のセグメントワードラインアドレス信号を受信してよい。一実施形態によれば、第１のセグメントワードラインアドレス信号は、ＤＲＡＭダイ内のメモリの複数のサブアレイに関連する複数のセグメントワードラインドライバの約半分を有効又は無効にするように構成されてよい。
ブロック３０６において、ＤＲＡＭダイは、複数のセグメントワードラインドライバの約半分を無効にするように構成された第２のセグメントワードラインアドレス信号を受信してよい。上述のように、複数のセグメントワードラインドライバの約半分を無効にすることは、ＤＲＡＭダイの全体の電力消費が約半分に減少することに対応してよい。一実施形態によれば、第２のセグメントワードラインアドレス信号は、図２のサブセグメントワードラインアドレスライン２１０で受信されてよい。
図４は、本開示の複数の実施形態に係る、様々なＤＲＡＭスタック構成に従うメモリの複数のページを読み出すためのタイミング図４００を示す。タイミング図４００は、ベースライン構成４０２、第１の構成４０４、第２の構成４０６、第３の構成４０８、及び第４の構成４１０を含む。
タイミング図４００は、第１の時刻ｔ１、第２の時刻ｔ２、第３の時刻ｔ３、第４の時刻ｔ４、及び第５の時刻ｔ５の間に発生するメモリの読み出しを示す。カラムアドレスストローブ（ＣＡＳ）ツーＣＡＳ遅延ｔＣＣＤは、ＤＲＡＭダイにおいて後続の複数のＣＡＳコマンドの間に存在し得る時間的制約を表わす。ｔＣＣＤより短いある時間フレームにおいて受信された複数のＣＡＳコマンドは、複数のｔＣＣＤ違反になり得る。複数のｔＣＣＤ違反は、内部で、ＤＲＡＭアレイに対するビットラインスイッチパルスを短くしすぎ得る。この短いパルスは、ＤＲＡＭアレイに関連する多重ゲートコンデンサ又はキャパシタンスを切り替えられないかもしれない。そのような複数の違反は、ＤＲＡＭアレイをより細かく、例えば、より低い領域の効率性及びより高いコストをもたらし得るより小さい複数のアクセス領域に、パーティションで区切ることによって解決され得る。アクティベイトツーアクティベイト遅延ｔＲＲＤは、ＤＲＡＭダイにおいて後続の複数のページ読み出しの間に存在し得る時間的制約を表わす。言い換えると、複数のページがｔＲＲＤより短い持続時間において切り替えられる場合に、違反が発生し得る。
構成４０２、４０４、４０６、４０８、及び４１０のそれぞれは、表１に説明されるような及び後述のような電力及び帯域幅の特性を示してよい。
Figure 2015521337
ベースライン構成４０２は、ここで説明される他のメモリ構成と比較するためのベースラインを提供してよい。ベースライン構成４０２は、単一のＤＲＡＭダイ４１２を含んでよい。ＤＲＡＭダイ４１２は、３２ビットデータバスを含み、２ｋＢ（キロバイト）のページサイズを有し、２５６ビット／ＣＡＳを読み出すように構成されてよい。第１の時刻ｔ１と第５の時刻ｔ５との間に、ＤＲＡＭダイ４１２は、２ｋＢのページ４１４及び２ｋＢのページ４１６にアクセスするように構成されてよい。各ページ４１４及び４１６のアクセスは、２５６ビットを読み出す又は書き込むために、３２ビットデータバス上の２つの８ビットバーストを含んでよい。このバーストパターンは、ページ４１４及び４１６のそれぞれの中の２回の「８−２５６」として表される。様々な実施形態によれば、ページ４１４は、第１のキャッシュラインアクセス（１＄Ｌ）を表してよく、ページ４１６は、第２のキャッシュラインアクセス（２＄Ｌ）を表してよい。
表１を参照すると、ベースライン構成４０２のピーク帯域幅（ＢＷ）、ＣＡＳ電力、及びＲＡＳ電力は、他の構成との比較のために、全て単位値、例えば１であってよい。
第１の構成４０４は、第１のＤＲＡＭダイ４１８及び第２のＤＲＡＭダイ４２０を含んでよい。ＤＲＡＭダイ４１８及び４２０は、１６ビットデータバスをそれぞれ含み、２ｋＢのページサイズを有し、２５６ビット／ＣＡＳを読み出すように構成されてよい。第１の時刻ｔ１と第５の時刻ｔ５との間に、ＤＲＡＭダイ４１８は、２ｋＢのページ４２２及び２ｋＢのページ４２４にアクセスするように構成されてよい。第１の時刻ｔ１と第５の時刻ｔ５との間に、ＤＲＡＭダイ４２０は、２ｋＢのページ４２６及び２ｋＢのページ４２８にアクセスするように構成されてよい。ページ４２２、４２４、４２６、及び４２８のそれぞれのアクセスは、ＤＲＡＭダイ４１８及び４２０の各１６ビットデータバス上の２つの１６ビットバーストを含んでよい。このバーストパターンは、「１６−２５６」として表される。様々な実施形態によれば、ページ４２２は、第１のキャッシュラインアクセス１＄Ｌを表してよく、ページ４２４は、第２のキャッシュラインアクセス２＄Ｌを表してよく、ページ４２６は、第３のキャッシュラインアクセス３＄Ｌを表してよく、ページ４２８は、第４のキャッシュラインアクセス４＄Ｌを表してよい。
表１を参照すると、ベースライン構成４０２の２倍の量のデータがアクセスされるので、第１の構成４０４のピーク帯域幅、ＣＡＳ電力、及びＲＡＳ電力は、全てベースライン構成４０２の値の２倍、例えば２であってよい。
第２の構成４０６は、第１のＤＲＡＭダイ４３０及び第２のＤＲＡＭダイ４３２を含んでよい。ＤＲＡＭダイ４３０及び４３２は、１６ビットデータバスをそれぞれ含み、２ｋＢのページサイズを有し、２５６ビット／ＣＡＳを読み出すように構成されてよい。第１の時刻ｔ１と第５の時刻ｔ５との間に、ＤＲＡＭダイ４３０は、２ｋＢのページ４３４にアクセスするように構成されてよい。第１の時刻ｔ１と第５の時刻ｔ５との間に、ＤＲＡＭダイ４３２は、２ｋＢのページ４３６にアクセスするように構成されてよい。第２の構成４０６は、ＣＡＳツーＣＡＳ最小遅延ｔＣＣＤの２倍の持続時間で複数のＣＡＳコマンドを受信してよい。ページ４３４及び４３６のそれぞれのアクセスは、ＤＲＡＭダイ４３０及び４３２の各１６ビットデータバス上の２つの１６ビットバーストを含んでよい。このバーストパターンは、「１６−２５６」として表される。ページ４３４は、第１のキャッシュラインアクセス１＄Ｌを表してよく、ページ４３６は、第２のキャッシュラインアクセス２＄Ｌを表してよい。
表１を参照すると、ベースライン構成４０２と比較して、データがより遅い速度でストローブされ、スタックしているＤＲＡＭダイ４３０及び４３６の恩恵が無効にされ得るので、第２の構成４０６のピーク帯域幅、ＣＡＳ電力、及びＲＡＳ電力は、全て単位値、例えば１であってよい。
第３の構成４０８は、ベースライン構成４０２と比較して、ＲＡＳ電力消費を低減するために、ワードライン構成２００を組み込んでよい。第３の構成４０８は、ＤＲＡＭダイ１０２及びＤＲＡＭダイ１０４を含んでよい。ＤＲＡＭダイ１０２及び１０４は、１６ビットデータバスをそれぞれ含み、１ｋＢのページサイズを有し、１２８ビット／ＣＡＳを読み出すように構成されてよい。１ｋＢのページサイズは、サブセグメントワードラインアドレスラインで、１又は複数のマスタワードライン、例えばマスタワードライン２０４を選択的にパーティションで区切ることによって、少なくとも部分的に決定されてよい。第１の時刻ｔ１と第５の時刻ｔ５との間に、ＤＲＡＭダイ１０２は、１ｋＢのページ４３８にアクセスするように構成されてよい。第１の時刻ｔ１と第５の時刻ｔ５との間に、ＤＲＡＭダイ１０４は、１ｋＢのページ４４０にアクセスするように構成されてよい。ページ４３８及び４４０のそれぞれのアクセスは、ＤＲＡＭダイ１０２及び１０４の各１６ビットデータバス上の４つの８ビットバーストを含んでよい。このバーストパターンは、「８−１２８」として表される。様々な実施形態によれば、ページ４３８は、第１のキャッシュラインアクセス１＄Ｌ表してよく、ページ４４０は、第２のキャッシュラインアクセス２＄Ｌを表してよい。
表１を参照すると、第３の構成４０８に対して、ピーク帯域幅は、ベースライン構成４０２と同一であってよい。ＤＲＡＭダイ１０２及び１０４のそれぞれは、第１の時刻ｔ１と第５の時刻ｔ５との間に、ＤＲＡＭダイ４１２の半分のビットにアクセスするが、累積的に、ＤＲＡＭダイ１０２及び１０４は、所与の持続時間の間にＤＲＡＭダイ４１２と同一の量のデータにアクセスしてよい。
複数のＣＡＳコマンドが各ダイ上に発生し得るので、第３の構成４０８は、増加されたＣＡＳ電力の量を有してよい。より多いデータがアクセスされないので、ＣＡＳ電力は、２倍でなくてよい。ＣＡＳ電力がより高い場合でさえ、電力消費のそのような増加は、ＲＡＳ電力の節約と比較して、比較的小さくてよい。
第３の構成４０８は、ベースライン構成４０２の約半分であり得るＲＡＳ電力の量を有してよい。ページ４３８又は４４０（１ｋＢ）のアクティブ化の間に、下位サブワードライン２１６又は上位サブワードライン２１８がアクティブにされ、しかし、ベースライン構成４０２からフェッチされる場合と同一の量のデータがフェッチされる。ページを開く間に消費される電力は、ページのサイズに線形に増えてよい。同一の量のデータを有する半分のページサイズは、ベースライン構成４０２に対して、半分のＲＡＳ電力消費及び略同一のＣＡＳ電力消費をもたらす。ＤＲＡＭダイ、例えばＤＲＡＭダイ１０２及び／又は１０４におけるＲＡＳ電力消費は、ＣＡＳ電力より非常に高くてよいので、第３の構成４０８は、電力消費の正味の減少をもたらしてよい。２ｋＢのページについて、複数の１６ｋビット検知増幅器は、ビットセル情報に基づいて切り替えられてよいので、ＲＡＳ電力消費は、より高くてよい。ＣＡＳは、２５６ビットを複数の検知増幅器から、ＤＲＡＭアレイの端部に伝達させ、より少ない合計の消費される電力であり得る。したがって、ベースライン構成４０２のＤＲＡＭダイ４１２と同様の量のデータにアクセスする間に、第３の構成４０８は、ベースライン構成４０２の約半分のＲＡＳ電力消費で動作できてよい。
一実施形態によれば、第３の構成４０８は、ＤＲＡＭスタック１５０の共通コマンドアドレスバス１５６の構成を使用してよい。共通バスの状況において、コマンドアドレス帯域幅は、ピーク帯域幅を維持するために、２倍にされてよい。コマンドアドレスの速度を低減するために、ＤＲＡＭダイ１０２及び１０４は、複数の自動ＣＡＳシーケンスで構成されてよい。自動ＣＡＳは、ベースライン構成４０２のＣＡＳの最大で２倍の電力消費の第３の構成４０８のＣＡＳではなく、ＣＡＳ電力を低減すること及びＣＡＳ電力消費をベースライン構成４０２と同様の電力消費レベルに下げることを支援してよい。複数の実施形態によれば、ＤＲＡＭダイ１０２及び１０４のプログラム可能な複数のコアは、ＣＡＳコマンドが受信されたように内部で応答するための複数の命令を受信してよい。発行される内部の複数のＣＡＳコマンドの数は、メモリコントローラから、すなわちモードレジスタを介して受信される複数の命令に基づいて、選択的に増加及び／又は減少されてよい。
第４の構成４１０は、単一のＤＲＡＭダイ４４２を含んでよい。ＤＲＡＭダイ４４２は、３２ビットデータバスを含み、１ｋＢのページサイズを有し、１２８ビット／ＣＡＳを読み出すように構成されてよい。第１の時刻ｔ１と第５の時刻ｔ５との間に、ＤＲＡＭダイ４４２は、１ｋＢのページ４４４及び１ｋＢのページ４４６にアクセスするように構成されてよい。各ページ４４４及び４４６のアクセスは、合計５１２ビットを読み出す又は書き込むために、３２ビットデータバス上の４つの４ビットバーストを含んでよい。このバーストパターンは、ページ４４４及び４４６のそれぞれの中の４回の「４−１２８」として表される。様々な実施形態によれば、ページ４４４は、第１キャッシュラインアクセス１＄Ｌを表してよく、ページ４４６は、第２のキャッシュラインアクセス２＄Ｌを表してよい。
表１を参照すると、第４の構成４１０のピーク帯域幅、ＣＡＳ電力、及びＲＡＳ電力は、ワードライン構成２００を組み込むことを除き、第３の構成４０８と同様であってよい。しかし、示されるように、ＤＲＡＭダイ４４２に表１の単位値のピーク帯域幅を提供させるために、２倍のＣＡＳコマンドが受信される。追加の複数のＣＡＳコマンドは、ＤＲＡＭダイ４４２によって用いられる機能するための最小遅延時間を違反し得、よって、ＤＲＡＭダイ４４２を動作不可能な状態にする。
図５は、本発明の実施形態の一つの実装に従うコンピューティングデバイス５００を示す。コンピューティングデバイス５００は、ボード５０２を収容する。ボード５０２は、これらに限定されるものではないが、プロセッサ５０４及び少なくとも１つの通信チップ５０６を含む多数のコンポーネントを含んでよい。プロセッサ５０４は、ボード５０２に物理的に及び電気的に結合されてよい。いくつかの実装において、少なくとも１つの通信チップ５０６も、ボード５０２に物理的及び電気的に結合されてよい。さらなる複数の実装において、通信チップ５０６は、プロセッサ５０４の一部であってよい。
その複数のアプリケーションに応じて、コンピューティングデバイス５００は、ボード５０２に物理的及び電気的に結合にされてもされなくてもよい他の複数のコンポーネントを含んでよい。これらの他のコンポーネントは、これらに限定されないが、揮発性メモリ（例えば、ＤＲＡＭ５０８）、不揮発性メモリ（例えば、ＲＯＭ５１０）、フラッシュメモリ５１１、グラフィックスプロセッサ５１２、デジタル信号プロセッサ５１３、暗号プロセッサ、チップセット５１４、アンテナ５１６、ディスプレイ、タッチスクリーンディスプレイ５１８、タッチスクリーンコントローラ５２０、バッテリ５２２、オーディオコーデック、ビデオコーデック、電力増幅器５２４、全地球測位システム（ＧＰＳ）デバイス５２６、コンパス５２８、加速度計、ジャイロスコープ、スピーカ５３０、カメラ５３２、及び（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）などのような）大容量ストレージデバイス含む。
様々な実施形態によれば、チップセット５１４は、メモリコントローラ及びＴＣＯ補償回路を含んでよい。複数の実施形態によれば、ＤＲＡＭ５０８は、ワードライン構成２００で実装されてよく、１又は複数のＤＲＡＭスタック１００及び／又は１５０を含んでよい。
通信チップ５０６は、コンピューティングデバイス５００へ及びからのデータの転送のための複数の無線通信を有効にしてよい。用語「無線」及びその複数の派生語は、非個体の媒体を介する変調された電磁放射の使用によってデータを通信してよい複数の回路、複数のデバイス、複数のシステム、複数の方法、複数の技術、複数の通信チャネルなどを説明するために用いられてよい。 その用語は、関連する複数のデバイスが任意の複数のワイヤを含まないことを意味しないが、いくつかの実施形態において、それらが含まないかもしれない。通信チップ５０６は、これらに限定されるものではないが、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリー）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ８０２．１６ファミリー）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらの派生物を含む多数の無線規格又はプロトコルのいずれか、及び３Ｇ、４Ｇ、５Ｇ、及びそれ以降のものとして指定される任意の他の複数の無線プロトコルを実装してよい。コンピューティングデバイス５００は、複数の通信チップ５０６を含んでよい。例えば、第１の通信チップ５０６は、Ｗｉ−Ｆｉ及びＢｌｕｅｔｏｏｔｈ（登録商標）のようなより短い範囲の複数の無線通信の専用であってよく、第２の通信チップ５０６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、Ｅｖ−ＤＯなどのようなより長い範囲の複数の無線通信の専用であってよい。
コンピューティングデバイス５００のプロセッサ５０４は、プロセッサ５０４内にパッケージされた集積回路ダイを含む。本開示のいくつかの実装において、プロセッサの集積回路ダイは、本開示の複数の実施形態に係る、動作可能にプロセッサキャッシュとして構成された１又は複数のＤＲＡＭスタック１００及び／又は１５０の一部としてワードライン構成２００を含んでよい。用語「プロセッサ」は、複数のレジスタ及び／又はメモリからの電子データを処理してその電子データを複数のレジスタ及び／又はメモリに格納され得る他の電子データに変換する任意のデバイス又はデバイスの部分を言及してよい。
通信チップ５０６も、通信チップ５０６内にパッケージされた集積回路ダイを含む。
さらなる複数の実装において、コンピューティングデバイス５００内に収容される他のコンポーネントは、複数のプロセッサコア、キャッシュ、及び１又は複数のメモリコントローラのような１又は複数のデバイスを含む集積回路ダイを含んでよい。
様々な実装において、コンピューティングデバイス５００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメントコントロールユニット、デジタルカメラ、携帯音楽プレーヤー、又はデジタルビデオレコーダであってよい。さらなる複数の実装において、コンピューティングデバイス５００は、データを処理する任意の他の電子デバイスであってよい。
様々な実施形態によれば、装置は、一の数のセグメントワードラインを駆動するように構成された一の数のセグメントワードラインドライバを含んでよい。一の数のセグメントワードラインのそれぞれは、複数のメモリセルのサブアレイに結合されてよい。装置は、一の数のセグメントワードラインドライバに結合されたマスタワードラインを含んでよい。マスタワードラインは、装置によって受信される複数のロウアドレスストローブ（ＲＡＳ）信号に応答してよい。装置は、一の数のセグメントワードラインの無効にされたいくつかのアクティブ化によって消費される電力を低減するために、装置のページをパーティションで区切る一の数のセグメントワードラインドライバのいくつかを選択的に無効にするロジックに結合されたセグメントワードラインイネーブルを含んでよい。装置は、複数のメモリセルのサブアレイを含んでよい複数のメモリセルのダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレイを含んでよい。セグメントワードラインイネーブルは、ページを下位サブワードライン及び上位サブワードラインにパーティションで区切るように構成されてよい。下位サブワードライン及び上位サブワードラインのそれぞれは、ページの異なる物理的な半分を含んでよい。セグメントワードラインイネーブルは、ページを一の数の同じサイズのパーティションにパーティションで区切るように構成されてよい。ある時刻における複数の同じサイズのパーティションの１つは、有効にされてよく、一方で、複数の同じサイズのパーティションの他のいくつかは、無効にされてよい。
複数の実施形態において、セグメントワードラインイネーブルは、第１のセグメントワードラインイネーブルであってよく、装置は、第１のセグメントワードラインイネーブルに基づいて無効にされていない一の数のセグメントワードラインドライバのいくつかを選択的に無効にするように構成された第２のセグメントワードラインイネーブルをさらに含んでよい。第２のセグメントワードラインイネーブルは、第１のセグメントワードラインイネーブルに基づいて無効にされていない一の数のセグメントワードラインドライバのいくつかの少なくとも半分を選択的に無効にするように構成されてよい。セグメントワードラインイネーブルは、メモリコントローラからの信号の受信に応答して、一の数のセグメントワードラインドライバのいくつかを選択的に無効にしてよい。
様々な実施形態によれば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）スタックは、第１のＤＲＡＭダイを含んでよい。第１のＤＲＡＭダイは、複数のメモリセルの複数のサブアレイの第１の群にそれぞれ結合され、第１のマスタワードライン信号に応答するようにそれぞれ構成された第１の数のセグメントワードラインドライバを含んでよい。第１のＤＲＡＭダイは、第１のＤＲＡＭダイの合計のワードラインの電力消費を低減する動作の間に、第１の数のセグメントワードラインドライバの少なくとも半分を選択的に無効するように構成された第１のセグメントワードラインイネーブルを含んでよい。ＤＲＡＭスタックは、スタック構成で第１のＤＲＡＭダイに結合され、メモリコントローラから受信された複数の制御信号に応答して、メモリコントローラへ及びからデータを転送するように構成された第２のＤＲＡＭダイを含んでよい。
複数の実施形態によれば、一の数のセグメントワードラインドライバは、第１の数のセグメントワードラインドライバであってよい。複数のサブアレイの群は、複数のサブアレイの第１の群であってよく、セグメントワードラインイネーブルは、第１のセグメントワードラインイネーブルであってよい。第２のＤＲＡＭダイは、複数のメモリセルの第２のサブアレイにそれぞれ結合され、第２マスタワードライン信号に応答するようにそれぞれ構成された第２の数のセグメントワードラインドライバと、第１のＤＲＡＭダイの合計のワードラインの電力消費を低減する動作の間に、一の数のセグメントワードラインドライバの少なくとも半分を選択的に無効にするように構成されたセグメントワードラインイネーブルとを含んでよい。第２のマスタワードライン信号は、第１のマスタワードライン信号と同一であってよい。第１のＤＲＡＭダイは、第２のＤＲＡＭダイの各端子をプリント回路基板に結合するように構成された複数のスルーシリコンビア（ＴＳＶ）を含んでよい。
様々な実施形態によれば、方法は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）で、一の数のセグメントワードラインドライバを駆動するためのマスタワードライン信号を受信する段階を含んでよい。方法は、ＤＲＡＭで、複数のセグメントワードラインドライバの無効にされたいくつかに結合された複数のセグメントワードラインによる消費電力を低減するために、ＤＲＡＭのページをパーティションで区切るために、複数のセグメントワードラインドライバの少なくとも半分において、マスタワードライン信号に応答することを選択的に無効にするためのセグメントワードラインイネーブル信号を受信する段階を含んでよい。方法は、セグメントワードラインイネーブル信号の変化に応答して、複数のセグメントワードラインドライバの以前に選択的に無効にされた少なくとも半分のいくつかを選択的に有効にする段階を含んでよい。セグメントワードラインイネーブル信号は、第１のセグメントワードラインイネーブル信号であってよい。方法は、第２のセグメントワードラインイネーブル信号を受信する段階と、第１のセグメントワードラインイネーブル信号及び第２のワードラインイネーブル信号の論理結合に基づいて一の数のセグメントワードラインドライバを無効にする段階とをさらに含んでよい。方法は、ＤＲＡＭ内でカラムアドレスストローブ（ＣＡＳ）信号を生成する段階と、生成されたＣＡＳ信号に基づいて、ＤＲＡＭ内で複数のビットラインを自動的にアクティブにする段階とをさらに含んでよい。生成する段階は、ＤＲＡＭのモードレジスタの値に基づいてよい。
様々な実施形態によれば、システムは、プリント回路基板（ＰＣＢ）と、ネットワークへ及びからのデータを転送するためにプリント回路基板に結合されたネットワークインターフェースと、プロセッサキャッシュとして構成されたダイナミックランダムアクセスメモリ（ＤＲＡＭ）スタックを有するプロセッサとを含んでよい。ＤＲＡＭスタックは、第１のＤＲＡＭダイを含んでよい。第１のＤＲＡＭダイは、複数のメモリセルの複数のサブアレイの第１の群にそれぞれ結合され、第１のマスタワードライン信号に応答するようにそれぞれ構成された第１の数のセグメントワードラインドライバを含んでよい。第１のＤＲＡＭは、第１のＤＲＡＭダイの合計のワードラインの電力消費を低減する動作の間に、第１の数のセグメントワードラインドライバの少なくとも半分を選択的に無効にするように構成された第１のセグメントワードラインイネーブルを含んでよい。ＤＲＡＭスタックは、スタック構成で第１のＤＲＡＭダイに結合され、メモリコントローラから受信された複数の制御信号に応答して、メモリコントローラへ及びからのデータを転送するように構成された第２のＤＲＡＭダイを含んでよい。ＤＲＡＭスタックは、第１のＤＲＡＭスタックであってよい。システムは、ＰＣＢに結合され、メインメモリとして構成されたＤＲＡＭモジュールをさらに含んでよい。ＤＲＡＭモジュールは、ＤＲＡＭスタックの消費電力を低減するために、ＤＲＡＭスタックに含まれる複数のＤＲＡＭダイのページの少なくとも半分を選択的に無効にするように構成された第２のＤＲＡＭスタックを含んでよい。
複数の実施形態によれば、システムは、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメントコントロールユニット、デジタルカメラ、携帯音楽プレーヤー、又はデジタルビデオレコーダの１つから選択されてよい。システムは、プロセッサに動作可能に結合されたディスプレイデバイスをさらに含んでよい。ディスプレイデバイスは、タッチスクリーンであってよい。
本明細書の例示の複数の実装の上記の説明は、要約に説明されたものを含みつつ、包括的であること、又は開示された正確な複数の形式に本発明を限定することが意図されない。本発明の特定の複数の実施態様及び複数の例が例示の複数の目的でここで説明されるが、様々な均等な修正は、関連技術の当業者が認識するとおり、本発明の範囲内で適用可能である。
これらの修正は、上記の発明を実施するための形態を踏まえて、本発明になされてよい。以下の請求項で用いられる用語は、本明細書及び請求項に開示された特定の複数の実施態様に本発明を限定するように解釈されるべきでない。正確には、本発明の範囲は、クレーム解釈の確立された原則に従って解釈される以下の請求項によって全体的に判断される。
上記の説明された複数の実施形態のいずれかの特定の複数の特徴は、全体として又は部分的に本開示の新しい複数の実施形態を形成するために、１又は複数の他の複数の実施形態に完全に又は部分的に組み合わされてよい。

Claims (20)

  1. メモリにおける電力を低減する装置であって、
    複数のメモリセルのサブアレイにそれぞれ結合された複数のセグメントワードラインを駆動するように構成された複数のセグメントワードラインドライバと、
    前記複数のセグメントワードラインドライバに結合され、前記装置によって受信された複数のロウアドレスストローブ（ＲＡＳ）信号に応答するマスタワードラインと、
    前記複数のセグメントワードラインの無効にされたいくつかのアクティブ化によって消費される電力を低減するために、前記装置のページをパーティションで区切る前記複数のセグメントワードラインドライバのいくつかを選択的に無効にするロジックに結合されたセグメントワードラインイネーブルと
    を備える装置。
  2. 前記装置は、複数のメモリセルの前記サブアレイを含む複数のメモリセルのダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレイを含む請求項１に記載の装置。
  3. 前記セグメントワードラインイネーブルは、前記ページを下位サブワードライン及び上位サブワードラインにパーティションで区切るように構成され、
    前記下位サブワードライン及び前記上位サブワードラインのそれぞれは、前記ページの異なる物理的な半分を含む請求項１に記載の装置。
  4. 前記セグメントワードラインイネーブルは、前記ページを一の数の同じサイズのパーティションにパーティションで区切るように構成され、ある時刻における前記同じサイズのパーティションの１つは、有効にされ、前記同じサイズのパーティションの他のいくつかは、無効される請求項１に記載の装置。
  5. 前記セグメントワードラインイネーブルは、第１のセグメントワードラインイネーブルであり、
    前記装置は、
    前記第１のセグメントワードラインイネーブルに基づいて無効にされていない前記複数のセグメントワードラインドライバのいくつかを選択的に無効にするように構成された第２のセグメントワードラインイネーブル
    をさらに含む請求項１から４のいずれか一項に記載の装置。
  6. 前記第２のセグメントワードラインイネーブルは、前記第１のセグメントワードラインイネーブルに基づいて無効にされていない複数のセグメントワードラインドライバのいくつかの少なくとも半分を選択的に無効にするように構成される請求項５に記載の装置。
  7. 前記セグメントワードラインイネーブルは、メモリコントローラからの信号の受信に応答して、複数のセグメントワードラインドライバのいくつかを選択的に無効にする請求項１から４のいずれか一項に記載の装置。
  8. 低電力のダイナミックランダムアクセスメモリ（ＤＲＡＭ）スタックであって、
    第１のＤＲＡＭダイと、
    スタック構成で前記第１のＤＲＡＭダイに結合され、メモリコントローラから受信された複数の制御信号に応答して、前記メモリコントローラへ及びからのデータを転送するように構成された第２のＤＲＡＭダイと
    を備え、
    前記第１のＤＲＡＭダイは、
    複数のメモリセルの複数のサブアレイの第１の群にそれぞれ結合され、第１のマスタワードライン信号に応答するようにそれぞれ構成された第１の複数のセグメントワードラインドライバと、
    前記第１のＤＲＡＭダイの合計のワードラインの電力消費を低減する動作の間に、前記第１の複数のセグメントワードラインドライバの少なくとも半分を選択的に無効するように構成された第１のセグメントワードラインイネーブルと
    を含むＤＲＡＭスタック。
  9. 前記第２のＤＲＡＭダイは、
    複数のメモリセルの第２のサブアレイにそれぞれ結合され、第２のマスタワードライン信号に応答するようにそれぞれ構成された第２の複数のセグメントワードラインドライバと、
    前記第２のＤＲＡＭダイの合計のワードラインの電力消費を低減する動作の間に、前記第２の複数のセグメントワードラインドライバの少なくとも半分を選択的に無効にするように構成された第２のセグメントワードラインイネーブルと
    を含む請求項８に記載のＤＲＡＭスタック。
  10. 前記第２のマスタワードライン信号は、前記第１のマスタワードライン信号と同一である請求項９に記載のＤＲＡＭスタック。
  11. 前記第１のＤＲＡＭダイは、前記第２のＤＲＡＭダイの各端子をプリント回路基板に結合するように構成された複数のスルーシリコンビア（ＴＳＶ）を含む請求項８から１０のいずれか一項に記載のＤＲＡＭスタック。
  12. メモリにおける電力を低減する方法であって、
    ダイナミックランダムアクセスメモリ（ＤＲＡＭ）で、複数のセグメントワードラインドライバを駆動するためのマスタワードライン信号を受信する段階と、
    ＤＲＡＭで、前記複数のセグメントワードラインドライバの無効にされたいくつかに結合された複数のセグメントワードラインによる消費電力を低減するために、前記ＤＲＡＭのページをパーティションで区切るために、前記複数のセグメントワードラインドライバの少なくとも半分において、前記マスタワードライン信号に応答することを選択的に無効にするためのセグメントワードラインイネーブル信号を受信する段階と、
    前記セグメントワードラインイネーブル信号の変化に応答して、前記複数のセグメントワードラインドライバの以前に選択的に無効にされた少なくとも半分のいくつかを選択的に有効にする段階と
    を備える方法。
  13. 前記セグメントワードラインイネーブル信号は、第１のセグメントワードラインイネーブル信号であり、
    前記方法は、
    第２のセグメントワードラインイネーブル信号を受信する段階と、
    前記第１のセグメントワードラインイネーブル信号及び前記第２のセグメントワードラインイネーブル信号の論理結合に基づいて、前記複数のセグメントワードラインドライバを無効にする段階と
    をさらに備える請求項１２に記載の方法。
  14. 前記ＤＲＡＭ内でカラムアドレスストローブ信号（ＣＡＳ信号）を生成する段階と、
    生成された前記ＣＡＳ信号に基づいて、前記ＤＲＡＭ内で複数のビットラインを自動的にアクティブにする段階と
    をさらに備える請求項１２又は１３に記載の方法。
  15. 前記生成する段階は、前記ＤＲＡＭのモードレジスタの値に基づく請求項１４に記載の方法。
  16. メモリにおいて電力を低減するシステムであって、
    プリント回路基板（ＰＣＢ）と、
    ネットワークへ及びからのデータを転送するために前記プリント回路基板に結合されたネットワークインターフェースと、
    プロセッサキャッシュとして構成されたダイナミックランダムアクセスメモリスタック（ＤＲＡＭスタック）を有するプロセッサと
    を備え、
    前記ＤＲＡＭスタックは、
    第１のＤＲＡＭダイと、
    スタック構成で前記第１のＤＲＡＭダイに結合され、メモリコントローラから受信された複数の制御信号に応答して、前記メモリコントローラへ及びからのデータを転送するように構成された第２のＤＲＡＭダイと
    を含み、
    前記第１のＤＲＡＭダイは、
    複数のメモリセルの複数のサブアレイの第１の群にそれぞれ結合され、第１のマスタワードライン信号に応答するようにそれぞれ構成された第１の複数のセグメントワードラインドライバと、
    前記第１のＤＲＡＭダイの合計のワードラインの電力消費を低減する動作の間に、前記第１の複数のセグメントワードラインドライバの少なくとも半分を選択的に無効にするように構成された第１のセグメントワードラインイネーブルと
    を含むシステム。
  17. 前記ＤＲＡＭスタックは、第１のＤＲＡＭスタックであり、
    前記システムは、前記ＰＣＢに結合され、メインメモリとして構成されたＤＲＡＭモジュール
    をさらに備え、
    前記ＤＲＡＭモジュールは、前記ＤＲＡＭスタックの消費電力を低減するために、前記ＤＲＡＭスタックに含まれる複数のＤＲＡＭダイのページの少なくとも半分を選択的に無効にするように構成された第２のＤＲＡＭスタックを含む請求項１６に記載のシステム。
  18. 前記システムは、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメントコントロールユニット、デジタルカメラ、携帯音楽プレーヤー、又はデジタルビデオレコーダのうちの１つから選択される請求項１６に記載のシステム。
  19. 前記プロセッサに動作可能に結合されたディスプレイデバイス
    をさらに備える請求項１６から１８のいずれか一項に記載のシステム。
  20. 前記ディスプレイデバイスは、タッチスクリーンである請求項１９に記載のシステム。
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