CN104321821B - 用于dram中的功率降低的配置 - Google Patents

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Abstract

公开的实施例可以包括具有分段字线启用的设备，分段字线启用耦合到用于选择性地禁用多个分段字线驱动器中的若干分段字线驱动器的逻辑。所述逻辑可以分割所述设备的页以降低通过所述多个分段字线中的被禁用的分段字线的激活而消耗的功率。可以公开其它实施例。

Description

用于DRAM中的功率降低的配置
技术领域
本公开的实施例总体涉及用于降低动态随机存取存储器（DRAM）中的功率消耗的配置。
背景技术
动态随机存取存储器（DRAM）堆叠对于增加计算系统中可用的存储器的量来说可以是有用的。虽然可以通过在单个平面上定位多个管芯来增加存储器，但是DRAM堆叠可以供给下述特定优点：增加存储器而不会成比例地增加管芯电耦合到的印刷电路板上的占用空间的大小。增加的存储器大小可能伴随有存储器所消耗的功率的线性增加。
附图说明
在附图的各图中通过示例的方式而不通过限制的方式图示本发明的实施例，附图中相似的附图标记指代类似的元件。
图1A-1B图示根据本公开的各个实施例的DRAM堆叠的框图。
图2图示根据本公开的各个实施例的针对图1A-1B的存储器堆叠的字线分段寻址配置的电气图。
图3描述根据本公开的各个实施例的图2的字线分段寻址配置的操作的流程图。
图4图示根据本公开的各个实施例的存储器堆叠的框图。
图5描述根据本公开的各个实施例的图1A或图1B的存储器堆叠的实施方式的框图。
具体实施方式
本公开的实施例可以涉及将动态随机存取存储器（DRAM）或DRAM堆叠配置成降低功率消耗。在实施例中，DRAM页大小可以被在逻辑上划分在DRAM管芯的堆叠上以降低整体行激活功率消耗。在实施例中，通过把主字线分割成下子字线和上子字线，将DRAM页选择性地划分在DRAM管芯中。
将使用本领域技术人员通常采用的术语来描述说明性实施例的各个方面以便把他们的工作的实质传达给本领域其它技术人员。然而，对于本领域技术人员来说将意识到的是，一些替代实施例可以是使用所描述的方面的部分来实践的。出于解释的目的，阐述了特定数字、材料和配置以便提供对说明性实施例的透彻理解。然而，对本领域技术人员来说将意识到的是，替代实施例可以在没有特定细节的情况下被实践。在其它实例中，公知的特征被省略或简化以便不使说明性实施例模糊。
另外，将以对理解说明性实施例最有帮助的方式将各个操作依次描述为多个分立的操作；然而，描述的顺序不应当被解释为暗示这些操作是必须依赖于顺序的。具体来说，这些操作不必按呈现的顺序被执行。
短语“在一个实施例中”被重复使用。该短语通常不指代相同的实施例；然而，它可以指代相同的实施例。术语“包含”、“具有”以及“包括”是同义的，除非上下文另外规定。短语“A/B”表示“A或B”。短语“A和/或B”表示“（A）、（B）或者（A和B）”。短语“A、B和C中的至少一个”表示“（A）、（B）、（C）、（A和B）、（A和C）、（B和C）或（A、B和C）”。短语“（A）B”表示“（B）或（AB）”，也就是说，A是可选的。
图1图示根据本公开的各个实施例的DRAM堆叠100的侧视图，该DRAM堆叠100被配置为以与传统DRAM堆叠相比降低的功率消耗操作。DRAM堆叠100包括堆叠在DRAM管芯104顶上的DRAM管芯102。
DRAM管芯102可以是被配置为通过选择性地分割一个或多个主字线降低DRAM管芯102的整体功率消耗的存储器管芯。DRAM管芯102可以包括命令地址（C/A）总线106和数据总线108。命令地址总线106可以耦合到存储单元的一个或多个阵列并可以被配置为选择性地实现对一个或多个阵列的存储单元的访问。命令地址总线106可以耦合到一个或多个主字线以使主字线驱动DRAM 102的一个或多个阵列的分段字线和局部字线。数据总线108可以被以通信方式耦合到一个或多个阵列的存储单元并可以被配置为把数据传送到存储单元或从存储单元传送数据。
类似于DRAM管芯102，DRAM管芯104可以是被配置为通过选择性地分割一个或多个主字线降低DRAM管芯104的整体功率消耗的存储器管芯。DRAM管芯104可以包括命令地址总线110和数据总线112。DRAM管芯104的命令地址总线110和数据总线112可以以如上针对DRAM管芯102描述的方式加以配置。
DRAM管芯102和104中每一个均可以被配置为通过拆分或分割每个管芯中的一个或多个主字线来选择性地驱动DRAM管芯102和104的相应页大小的一半以把字线驱动功率降低近似一半。例如具有2千字节（kB）页大小的单个DRAM管芯可以用DRAM管芯102和104代替，DRAM管芯102和104例如每一个具有1kB页大小并可以被堆叠以提供类似于单个管芯的印刷电路板（PCB）上的占用空间。
在实施例中，DRAM堆叠100可以被配置为实现对DRAM管芯102和104中的每一个的点到点访问。DRAM管芯104可以包括多个硅通孔（TSV）114a、114b（统称为114），硅通孔被配置为把来自DRAM管芯102的下表面116和来自DRAM管芯104的上表面118的所有端子耦合到DRAM管芯104的下表面120。这个点到点配置可以使得存储器控制器能够独立访问DRAM管芯102并独立访问DRAM管芯104。根据各个实施例，命令地址总线106和110彼此独立。
图1B图示DRAM堆叠150，其被配置为以降低的功率消耗操作并具有共用命令地址总线。DRAM堆叠150包括堆叠在DRAM管芯154上的DRAM管芯152。DRAM管芯152可以包括可在DRAM管芯152和154之间共享的共用命令地址总线156。命令地址总线156可以包括专用于芯片选择的线，例如CS 0/1，其可以被配置为使得存储器控制器能够在DRAM管芯152和DRAM管芯154之间进行选择。DRAM管芯152也可以包括数据总线158。DRAM管芯154可以包括TSV160a、160b（统称为160）和数据总线162。TSV 160可以提供从DRAM管芯152的下表面164到DRAM管芯154的下表面166的、用于DRAM管芯154的所有端子的传导路径。
根据各个实施例，DRAM堆叠100和150均可以包括3个、4个或更多DRAM管芯堆叠。如果3个或更多DRAM管芯被合并成堆叠，则根据本公开的实施例可以物理和/或逻辑地分割该3个或更多DRAM管芯中的每一个的每个页以便降低该3个或更多DRAM管芯的功率消耗。
图2图示字线配置200，其可以使得能够分割主字线以降低由DRAM管芯102、104、152、154和/或DRAM堆叠100和150消耗的功率。字线配置200可以包括分段字线驱动器202a-h（统称为202）、主字线204和主字线驱动器206。字线配置200还可以包括分段字线（SWL）地址线208、子分段字线地址线210以及逻辑212a、212b、212c和212d（统称为212）。
分段字线驱动器202可以均被耦合到个体分段字线且被配置为响应于在主字线204上接收的信号而激活存储器单元的行。主字线204可以被耦合以驱动每个分段字线驱动器202。主字线204可以被主字线驱动器206选择性地驱动为高和选择性地驱动为低。根据各个实施例，主字线驱动器206可以响应于由DRAM管芯102、104、152和/或154接收的一个或多个信号。例如，主字线驱动器206可以响应于在命令地址总线106、110和/或156中的一个或多个处接收的行地址和行地址选通（RAS）信号。
分段字线地址线208可以被配置为使得逻辑212a-212d（统称为212）能够在耦合到逻辑212的两个或更多分段字线驱动器202中的每一个之间进行选择。例如，如果分段字线地址线208被驱动为逻辑电平高，则逻辑212可以被配置为启用分段字线驱动器202a、202c、202e和202g以激活它们相应的分段字线。如果分段字线地址线208被驱动为逻辑电平低，则逻辑212可以被配置为禁用分段字线驱动器202a、202c、202e和202g并被配置为启用字线驱动器202b、202d、202f和202h以激活它们相应的分段字线。
子分段字线地址线210可以被配置为启用逻辑212中的一个，同时禁用逻辑212中的另一个。例如，如果子分段字线地址线被驱动为逻辑电平高，则逻辑212可以被配置为启用分段字线驱动器202a-202d。此外，如果分段字线地址线208同时被驱动为逻辑电平高，则逻辑212a和逻辑212b可以分别启用分段字线202a和202c（被启用时表示为黑色）以响应于主字线204上的信号。在这个相同示例中，当子分段字线地址线210为高时，逻辑212c和逻辑212d可以被禁用，以使得分段字线驱动器202e-h都不响应于主字线204。因此，通过包括子分段字线地址线210，字线配置200可以有效地把主字线204和分段字线驱动器202a-h分割成下子字线216和上子字线218。
根据实施例，分段字线地址线208可以是第一分段字线启用。子分段字线地址线210可以是第二分段字线启用。
耦合到字线的许多存储器单元可以被激活，并且然后可能不从其读取或向其写入。这样的字线激活可能促成低效的功率消耗。字线激活可能促成比列（例如位线）激活基本上更大量的存储器管芯功率消耗。字线激活可以表示主和/或分段字线激活以及跨整个页的位线激活（即，位感测）。列访问可以仅允许几个位经过到DRAM阵列输入/输出（I/O）电路，这可以本质上较少消耗功率。根据各个实施例，降低由字线消耗的功率可以近似地降低由存储器管芯消耗的整体功率。例如，如果字线功率消耗被降低一半，则由存储器管芯消耗的整体功率也可以近似被降低一半。根据各个实施例，子分段字线地址线210可以占据命令地址总线106、110和/或156的一个或多个线。
图3图示根据本公开的各个实施例的字线配置200的操作的流程图300。
在框302，DRAM管芯可以接收主字线信号来驱动多个分段字线驱动器。根据实施例，DRAM管芯可以具有多个主字线，并且每个字线可以被配置为驱动与DRAM管芯的存储器阵列内的子阵列相关联的多个分段字线驱动器。
在框304，DRAM管芯可以例如在分段字线地址线上接收第一分段字线地址信号，以选择性地启用分段字线驱动器以便响应于主字线信号。根据一个实施例，第一分段字线地址信号可以被配置为启用或禁用与DRAM管芯内的存储器的子阵列相关联的分段字线驱动器的近似一半。
在框306，DRAM管芯可以接收第二分段字线地址信号，第二分段字线地址信号被配置为禁用多个分段字线驱动器的近似一半。如上面描述的，禁用多个分段字线驱动器的近似一半可以对应于DRAM管芯的整体功率消耗降低近似一半。根据一个实施例，第二分段字线地址信号可以在图2的子分段字线地址线210上被接收。
图4图示根据本公开的实施例的用于读取根据各个DRAM堆叠配置的存储器的页的定时图400。定时图400包括基准配置402、第一配置404、第二配置406、第三配置408和第四配置410。
定时图400图示可在第一时间t1、第二时间t2、第三时间t3、第四时间t4和第五时间t5之间发生的存储器读取。列地址选通（CAS）到CAS延迟tCCD表示可存在于DRAM管芯中在后续CAS命令之间的时间约束。在比tCCD更紧密的时间帧中接收的CAS命令可能导致tCCD违背。tCCD违背可能导致在内部到DRAM阵列的位线切换脉冲太短。该短脉冲可能不能够切换DRAM阵列相关复用器栅电容器或电容。可以通过把DRAM阵列更精细地分割成例如更小的访问区域（这可能导致更低的区域效率和更高的成本）来解决这种违背。激活到激活延迟tRRD表示可存在于DRAM管芯中在后续页读取之间的时间约束。换句话说，如果在比tRRD短的持续时间中切换页，则可能发生违背。
配置402、404、406、408和410中的每一个均可以展示如表1中描述和如下描述的功 率和带宽特性
配置 堆叠的峰值BW 堆叠的CAS功率 堆叠的RAS功率
基准配置 1 1 1
第一配置 2 2 2
第二配置 1 1 1
第三配置 1 1.x 1/2
第四配置 1 1.x 1/2
表1。
基准配置402可以提供用于与这里描述的其它存储器配置比较的基准。基准配置402可以包括单个DRAM管芯412。DRAM管芯412可以包括32位数据总线，具有2kB（千字节）页大小且被配置为读取出256位/CAS。在第一时间t1和第五时间t5之间，DRAM管芯412可以被配置为访问2kB页414和2kB页416。每个页414和416的访问可以包括32位数据总线上的两个8位突发，以读取或写入256位。该突发样式在页414和416中的每一个内被表示为“8-256”两次。根据各个实施例，页414可以表示第一高速缓存线访问（1$L），并且页416可以表示第二高速缓存线访问（2$L）。
参考表1，为了与其它配置相比较，基准配置402的峰值带宽（BW）、CAS功率和RAS功率可以全部是单位值（例如1）。
第一配置404可以包括第一DRAM管芯418和第二DRAM管芯420。DRAM管芯418和420均可以包括16位数据总线，具有2kB页大小且被配置为读取出256位/CAS。在第一时间t1和第五时间t5之间，DRAM管芯418可以被配置为访问2kB页422和2kB页424。在第一时间t1和第五时间t5之间，DRAM管芯420可以被配置为访问2kB页426和2kB页428。每个页422、424、426和428的访问可以包括DRAM管芯418和420的每个16位数据总线上的两个16位突发。该突发样式被表示为“16-256”。根据各个实施例，页422可以表示第一高速缓存线访问1$L，页424可以表示第二高速缓存线访问2$L，页426可以表示第三高速缓存线访问3$L，并且页428可以表示第四高速缓存线访问4$L。
参考表1，第一配置404的峰值带宽、CAS功率和RAS功率可以全部是基准配置402的值的两倍（例如2），因为基准配置402的数据量的两倍正在被访问。
第二配置406可以包括第一DRAM管芯430和第二DRAM管芯432。DRAM管芯430和432均可以包括16位数据总线，具有2kB页大小且被配置为读取出256位/CAS。在第一时间t1和第五时间t5之间，DRAM管芯430可以被配置为访问2kB页434。在第一时间t1和第五时间t5之间，DRAM管芯432可以被配置为访问2kB页436。第二配置406可以以CAS到CAS最小延迟tCCD的持续时间的两倍接收CAS命令。页434和436中的每一个的访问可以包括DRAM管芯430和432的每个16位数据总线上的两个16位突发。该突发样式被表示为“16-256”。页434可以表示第一高速缓存线访问1$L，并且页436可以表示第二高速缓存线访问2$L。
参考表1，第二配置406的峰值带宽、CAS功率和RAS功率可以全部是单位值（例如1），因为数据以较慢的速率被选通，因此，与基准配置402相比，堆叠DRAM管芯430和436的益处可能被无效。
与基准配置402相比，第三配置408可以合并字线配置200以降低RAS功率消耗。第三配置408可以包括DRAM管芯102和DRAM管芯104。DRAM管芯102和104均可以包括16位数据总线，具有1kB页大小且被配置为读取出128位/CAS。可以至少部分地通过利用子分段字线地址线选择性地分割一个或多个主字线（例如主字线204）来确定1kB页大小。在第一时间t1和第五时间t5之间，DRAM管芯102可以被配置为访问1kB页438。在第一时间t1和第五时间t5之间，DRAM管芯104可以被配置为访问1kB页440。页438和440中的每一个的访问可以包括DRAM管芯102和104的每个16位数据总线上的四个8位突发。该突发样式被表示为“8-128”。根据各个实施例，页438可以表示第一高速缓存线访问1$L，并且页440可以表示第二高速缓存线访问2$L。
参考表1，针对第三配置408，峰值带宽可以与基准配置402相同。虽然DRAM管芯102和104中的每一个在第一时间t1和第五时间t5之间累积访问如DRAM管芯412那样多位的一半，但是DRAM管芯102和104在给定持续时间内可以访问与DRAM管芯412相同的数据量。
第三配置408可以具有增加的CAS功率数字，因为CAS命令可以出现在每个管芯上。CAS功率可能不是两倍的，因为未访问更多的数据。即使CAS功率较高，功率消耗的这种增加与RAS功率节省相比也可以相对较小。
第三配置408可以具有可近似为基准配置402的一半的RAS 功率数字。在页438或440（1kB）的激活期间，下子字线216或上子字线218被激活，但与从基准配置402取回的数据量相同的数据量被取回。在打开页时消耗的功率可以随页的大小线性缩放。具有相同数据量的页大小的一半可以导致一半的RAS功率消耗以及与基准配置402近似相同的CAS功率消耗。因为DRAM管芯（例如DRAM管芯102和/或104）中的RAS功率消耗可以比CAS功率高的多，所以第三配置408可以导致功率消耗的净减少。RAS功率消耗可以更高，因为对于2kB页，16千位感测放大器可以基于位单元信息而切换。CAS使得256位从感测放大器传播到DRAM阵列的边缘，这可以是更少的总消耗功率。因此，在访问与基准配置402的DRAM管芯412类似量的数据时，第三配置408可能能够以基准配置402的近似一半的RAS功率消耗进行操作。
根据一个实施例，第三配置408可以使用DRAM堆叠150的共用命令地址总线156配置。在共用总线场景中，命令地址带宽可以被加倍以维持峰值带宽。为了降低命令地址速率，可以利用autoCAS序列来配置DRAM管芯102和104。autoCAS可以帮助降低CAS功率并使CAS功率消耗下降到与基准配置402类似的功率消耗水平，而不是第三配置408的CAS上升到基准配置402的CAS的功率消耗的两倍。根据实施例，DRAM管芯102和104的可编程核可以接收用于如同CAS命令已被接收到而进行内部响应的指令。所发出的内部CAS命令的数量可以基于从存储器控制器（即，经由模式寄存器）接收的指令而被选择性地增加和/或减少。
第四配置410可以包括单个DRAM管芯442。DRAM管芯442可以包括32位数据总线，具有1kB页大小且被配置为读取出128位/CAS。在第一时间t1和第五时间t5之间，DRAM管芯442可以被配置为访问1kB页444和1kB页446。每个页444和446的访问可以包括32位数据总线上的四个4位突发，以读取或写入总共512位。该突发样式在页444和446中的每一个内被表示为“4-128”四次。根据各个实施例，页444可以表示第一高速缓存线访问1$L，并且页446可以表示第二高速缓存线访问2$L。
参考表1，第四配置410的峰值带宽、CAS功率和RAS功率可以类似于第三配置408但不合并字线配置200。然而，如所示，两倍那样多的CAS命令将被接收以使DRAM管芯442提供表1的单位值峰值带宽。附加CAS命令可能违背由DRAM管芯442用来起作用的最小延迟时间，并因此可以使得DRAM管芯442不可操作。
图5图示根据本发明实施例的一个实施方式的计算装置500。计算装置500容纳板502。板502可以包括多个部件，该多个部件包括但不限于处理器504和至少一个通信芯片506。处理器504可以物理和电耦合到板502。在一些实施方式中，至少一个通信芯片506也可以物理和电耦合到板502。在另外的实施方式中，通信芯片506可以是处理器504的一部分。
根据其应用，计算装置500可以包括其它部件，该其它部件可以或可以不物理和电耦合到板502。这些其它部件包括但不限于易失性存储器（例如，DRAM 508）、非易失性存储器（例如ROM 510）、闪存511、图形处理器512、数字信号处理器513、密码处理器、芯片组514、天线516、显示器、触摸屏显示器518、触摸屏控制器520、电池522、音频编解码器、视频编解码器、功率放大器524、全球定位系统（GPS）装置526、罗盘528、加速度计、陀螺仪、扬声器530、摄像机532和大容量存储装置（诸如硬盘驱动器、压缩盘（CD）、数字多功能盘（DVD）等等）。
根据各个实施例，芯片组514可以包括存储器控制器102和TCO补偿电路112或400。根据实施例，DRAM 508可以被实施有字线配置200并可以包括一个或多个DRAM堆叠100和/或150。
通信芯片506可以实现无线通信以用于传送数据到计算装置500和从计算装置500传送数据。术语“无线”及其派生词可以被用于描述电路、装置、系统、方法、技术、通信信道等，它们可以通过使用穿过非固体介质的调制电磁辐射来传递数据。该术语不暗示关联的装置不包含任何线，尽管在一些实施例中它们可能不包含任何线。通信芯片506可以实施多个无线标准或协议中的任一个，包括但不限于Wi-Fi (IEEE 802.11族)、WiMAX (IEEE802.16族)、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及它们的衍生物，以及被指定为3G、4G、5G及后代的任何其它无线协议。计算装置500可以包括多个通信芯片506。例如，第一通信芯片506可以专用于较短距离无线通信，诸如Wi-Fi和蓝牙，并且第二通信芯片506可以专用于较长距离无线通信，诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等等。
计算装置500的处理器504包括封装在处理器504内的集成电路管芯。在本公开的一些实施方式中，处理器的集成电路管芯可以包括根据本公开的实施例的字线配置200作为可操作地被配置为处理器高速缓存的一个或多个DRAM堆叠100和/或150的一部分。术语“处理器”可以指代处理来自寄存器和/或存储器的电子数据以把该电子数据变换成可被存储在寄存器和/或存储器中的其它电子数据的任何装置或装置的部分。
通信芯片506还包括封装在通信芯片506内的集成电路管芯。
在另外的实施方式中，容纳在计算装置500内的另一部件可以包含集成电路管芯，集成电路管芯包括一个或多个装置，诸如处理器核、高速缓存和一个或多个存储器控制器。
在各个实施方式中，计算装置500可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板、个人数字助理（PDA）、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码摄像机、便携式音乐播放器或数字视频记录器。在另外的实施方式中，计算装置500可以是处理数据的任何其它电子装置。
根据各个实施例，一种设备可以包括：多个分段字线驱动器，被配置为驱动多个分段字线。所述多个分段字线中的每一个可以耦合到存储器单元的子阵列。所述设备可以：包括主字线，耦合到多个分段字线驱动器。主字线可以响应于由所述设备接收的行地址选通（RAS）信号。所述设备可以包括：分段字线启用，耦合到下述逻辑，该逻辑用于选择性地禁用所述多个分段字线驱动器中的若干分段字线驱动器以分割所述设备的页以便降低由所述多个分段字线中的被禁用的分段字线的激活消耗的功率。所述设备可以包括存储器单元的动态随机存取存储器（DRAM）阵列，动态随机存取存储器（DRAM）阵列可以包括存储器单元的子阵列。分段字线启用可以被配置为把所述页分割为下子字线和上子字线。下子字线和上子字线中的每一个可以包括所述页的不同的物理分半。所述分段字线启用可以被配置为把所述页分割为多个等大小分区。可以一次启用一个等大小分区，同时禁用等大小分区中的其他若干等大小分区。
在实施例中，分段字线启用可以是第一分段字线启用，并且所述设备还可以包括：第二分段字线启用，被配置为选择性地禁用所述多个分段字线驱动器中的未基于第一分段字线启用而禁用的若干分段字线驱动器。第二分段字线启用可以被配置为选择性地禁用所述多个分段字线驱动器中的未基于第一分段字线启用而禁用的若干分段字线驱动器中的至少一半。分段字线启用可以响应于从存储器控制器接收到信号而选择性地禁用所述多个分段字线驱动器中的若干分段字线驱动器。
根据各个实施例，一种动态随机存取存储器（DRAM）堆叠可以包括第一DRAM管芯。第一DRAM管芯可以包括：第一多个分段字线驱动器，均耦合到存储器单元的子阵列的第一集合，且均被配置为响应于第一主字线信号。第一DRAM管芯可以包括：第一分段字线启用，被配置为在操作期间选择性地禁用第一多个分段字线驱动器中的至少一半，以降低第一DRAM管芯的总字线功率消耗。DRAM堆叠可以包括：第二DRAM管芯，在堆叠配置中耦合至第一DRAM管芯且被配置为响应于从存储器控制器接收的控制信号而把数据传送到存储器控制器和从存储器控制器传送数据。
根据实施例，所述多个分段字线驱动器可以是第一多个分段字线驱动器。子阵列的集合可以是子阵列的第一集合，并且分段字线启用可以是第一分段字线启用。第二DRAM管芯可以包括：第二多个分段字线驱动器，均耦合到存储器单元的第二子阵列，且均被配置为响应于第二主字线信号；以及分段字线启用，被配置为在操作期间选择性地禁用所述多个分段字线驱动器中的至少一半，以降低第一DRAM管芯的总字线功率消耗。第二主字线信号可以与第一主字线信号相同。第一DRAM管芯可以包括硅通孔（TSV），硅通孔（TSV）被配置为把第二DRAM管芯的每个端子耦合到印刷电路板。
根据各个实施例，一种方法可以包括：利用动态随机存取存储器（DRAM）接收主字线信号以驱动多个分段字线驱动器。所述方法可以包括：利用DRAM接收分段字线启用信号以选择性地禁用所述分段字线驱动器中的至少一半响应于主字线信号，从而分割DRAM的页以降低耦合到分段字线驱动器中的被禁用的分段字线驱动器的分段字线的功率消耗。所述方法可以包括：响应于分段字线启用信号的改变，选择性地启用先前选择性地禁用的分段字线驱动器中的至少一半中的一些。所述分段字线启用信号可以是第一分段字线启用信号。所述方法还可以包括：接收第二分段字线启用信号；以及基于第一分段字线启用信号和第二字线启用信号的逻辑组合来禁用所述多个分段字线驱动器。所述方法还可以包括：在DRAM内生成列地址选通（CAS）信号；以及基于所生成的CAS信号自动激活DRAM内的位线。生成可以基于DRAM的模式寄存器的值。
根据各个实施例，一种系统可以包括：印刷电路板（PCB）；网络接口，耦合到印刷电路板以把数据传送到网络和从网络传送数据；以及处理器，具有被配置为处理器高速缓存的动态随机存取存储器（DRAM）堆叠。DRAM堆叠可以包括第一DRAM管芯。第一DRAM管芯可以包括：第一多个分段字线驱动器，均耦合到存储器单元的子阵列的第一集合，且均被配置为响应于第一主字线信号。第一DRAM可以包括：第一分段字线启用，被配置为在操作期间选择性地禁用第一多个分段字线驱动器中的至少一半，以降低第一DRAM管芯的总字线功率消耗。DRAM堆叠可以包括：第二DRAM管芯，在堆叠配置中耦合至第一DRAM管芯且被配置为响应于从存储器控制器接收的控制信号而把数据传送到存储器控制器和从存储器控制器传送数据。DRAM堆叠可以是第一DRAM堆叠。所述系统还可以包括：DRAM模块，耦合到PCB且被配置为主存储器。DRAM模块可以包括第二DRAM堆叠，第二DRAM堆叠被配置为选择性地禁用被包括在DRAM堆叠中的DRAM管芯的页的至少一半，以降低DRAM堆叠的功率消耗。
根据实施例，所述系统可以是下列各项中选择的一个：膝上型计算机、上网本、笔记本、超级本、智能电话、平板、个人数字助理、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码摄像机、便携式音乐播放器或数字视频记录器。所述系统还可以包括：显示器装置，操作地与处理器耦合。所述显示器装置可以是触摸屏。
本公开的所说明的实施方式的上面的描述（包括摘要中描述的内容）不意图是穷举的或把本发明限制到所公开的精确形式。虽然这里出于说明性目的描述了本发明的特定实施方式和示例，但是如相关领域技术人员将认识到的那样，在本发明的范围内，各种等同修改是可能的。
可以根据上面的详细描述对本发明做出这些修改。所附权利要求中使用的术语不应当被解释为把本发明限制到说明书和权利要求中所公开的特定实施方式。更确切地，本发明的范围应完全由所附权利要求确定，权利要求应根据权利要求解释的所确立的条文加以解释。
任何上面描述的实施例的特定特征可以与一个或多个其它实施例完全或部分地组合（整个或部分地），以形成本公开的新实施例。

Claims (18)

1.一种用于降低存储器中的功率的设备，包括：
多个分段字线驱动器，被配置为驱动多个分段字线，其中所述多个分段字线中的每一个耦合到存储器单元的子阵列；
主字线，耦合到多个分段字线驱动器，其中所述主字线响应于由所述设备接收的行地址选通（RAS）信号；
耦合到多个逻辑的分段字线地址线，所述多个逻辑耦合到两个或更多个分段字线驱动器，所述分段字线地址线被配置为使得逻辑能够在耦合到逻辑的两个或更多个分段字线驱动器中的每一个之间进行选择，以选择性地禁用所述多个分段字线驱动器中的若干分段字线驱动器，从而分割所述设备的页以降低由所述多个分段字线中的被禁用的分段字线的激活消耗的功率；以及
耦合到多个逻辑的子分段字线地址线，所述子分段字线地址线被配置为选择性地禁用所述多个逻辑中的一个逻辑，其中禁用所述多个逻辑中的一个逻辑使得禁用耦合到所述多个逻辑中的所述一个逻辑的两个或更多个分段字线驱动器。
2.根据权利要求1所述的设备，其中所述设备包括动态随机存取存储器，所述动态随机存取存储器包括所述分段字线地址线和所述子分段字线地址线。
3.根据权利要求1所述的设备，其中所述逻辑用于把所述页分割为下子字线和上子字线，其中下子字线和上子字线中的每一个包括所述页的不同的物理分半。
4.根据权利要求1所述的设备，其中所述逻辑用于把所述页分割为多个等大小分区，其中一次启用一个等大小分区，同时禁用等大小分区中的其他若干等大小分区。
5.根据权利要求1所述的设备，其中所述子分段字线地址线被配置为选择性地禁用所述多个分段字线驱动器中的未基于所述分段字线地址线而禁用的若干分段字线驱动器中的至少一半。
6.根据权利要求1-4中任一项所述的设备，其中所述分段字线地址线和所述子分段字线地址线响应于从存储器控制器接收到信号而选择性地禁用所述多个分段字线驱动器中的若干分段字线驱动器。
7.一种降低功率的动态随机存取存储器堆叠，包括：
第一动态随机存取存储器管芯，包括：
第一多个分段字线驱动器，均耦合到存储器单元的子阵列的第一集合，且均被配置为响应于第一主字线信号；以及
第一分段字线启用，被配置为在操作期间选择性地禁用第一多个分段字线驱动器中的至少一半，以降低第一动态随机存取存储器管芯的总字线功率消耗；以及
第二动态随机存取存储器管芯，在堆叠配置中耦合至第一动态随机存取存储器管芯，且被配置为响应于从存储器控制器接收的控制信号而把数据传送到存储器控制器和从存储器控制器传送数据。
8.根据权利要求7所述的动态随机存取存储器堆叠，其中所述多个分段字线驱动器是第一多个分段字线驱动器，其中子阵列的集合是子阵列的第一集合，所述分段字线启用是第一分段字线启用，其中第二动态随机存取存储器管芯包括：
第二多个分段字线驱动器，均耦合到存储器单元的第二子阵列，且均被配置为响应于第二主字线信号；以及
分段字线启用，被配置为在操作期间选择性地禁用所述多个分段字线驱动器中的至少一半，以降低第一动态随机存取存储器管芯的总字线功率消耗。
9.根据权利要求8所述的动态随机存取存储器堆叠，其中第二主字线信号与第一主字线信号相同。
10.根据权利要求7-9中任一项所述的动态随机存取存储器堆叠，其中第一动态随机存取存储器管芯包括硅通孔（TSV），硅通孔（TSV）被配置为把第二动态随机存取存储器管芯的每个端子耦合到印刷电路板。
11.一种用于降低存储器中的功率的方法，包括：
从分段字线地址线将第一信号提供给动态随机存取存储器的多个逻辑，以使所述多个逻辑选择性地禁用多个分段字线驱动器中的至少一半响应于主字线信号，从而分割动态随机存取存储器的页以降低耦合到分段字线驱动器中的被禁用的分段字线驱动器的分段字线的功率消耗；
从子分段字线地址线将第二信号提供给所述多个逻辑，以使所述多个逻辑选择性地禁用所述多个逻辑中的一个逻辑，其中禁用所述多个逻辑中的一个逻辑使得禁用耦合到所述多个逻辑中的所述一个逻辑的两个或更多个分段字线驱动器；以及
响应于第一信号的改变，选择性地启用先前选择性地禁用的分段字线驱动器中的至少一半中的一些。
12.根据权利要求11所述的方法，还包括：
在动态随机存取存储器内生成列地址选通信号；以及
基于所生成的列地址选通信号自动激活动态随机存取存储器内的位线。
13.根据权利要求12所述的方法，其中所述生成基于动态随机存取存储器的模式寄存器的值。
14.一种用于降低存储器中的功率的系统，包括：
印刷电路板（PCB）；
网络接口，耦合到印刷电路板以把数据传送到网络和从网络传送数据；以及
处理器，具有被配置为处理器高速缓存的动态随机存取存储器堆叠，动态随机存取存储器堆叠包括：
第一动态随机存取存储器管芯，包括：
第一多个分段字线驱动器，均耦合到存储器单元的子阵列的第一集合，且均被配置为响应于第一主字线信号；以及
第一分段字线启用，被配置为在操作期间选择性地禁用第一多个分段字线驱动器中的至少一半，以降低第一动态随机存取存储器管芯的总字线功率消耗；以及
第二动态随机存取存储器管芯，在堆叠配置中耦合至第一动态随机存取存储器管芯，且被配置为响应于从存储器控制器接收的控制信号而把数据传送到存储器控制器和从存储器控制器传送数据。
15.根据权利要求14所述的系统，其中动态随机存取存储器堆叠是第一动态随机存取存储器堆叠，其中所述系统还包括：
动态随机存取存储器模块，耦合到PCB且被配置为主存储器，其中所述动态随机存取存储器模块包括第二动态随机存取存储器堆叠，第二动态随机存取存储器堆叠被配置为选择性地禁用被包括在动态随机存取存储器堆叠中的动态随机存取存储器管芯的页的至少一半，以降低动态随机存取存储器堆叠的功率消耗。
16.根据权利要求14所述的系统，其中所述系统是下列各项中选择的一个：膝上型计算机、上网本、笔记本、超级本、智能电话、平板、个人数字助理、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码摄像机、便携式音乐播放器或数字视频记录器。
17.根据权利要求14-16中任一项所述的系统，还包括：显示器装置，操作地与处理器耦合。
18.根据权利要求17所述的系统，其中所述显示器装置是触摸屏。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150025763A (ko) * 2013-08-30 2015-03-11 에스케이하이닉스 주식회사 메모리 시스템
US10073790B2 (en) 2015-12-03 2018-09-11 Samsung Electronics Co., Ltd. Electronic system with memory management mechanism and method of operation thereof
US9934154B2 (en) 2015-12-03 2018-04-03 Samsung Electronics Co., Ltd. Electronic system with memory management mechanism and method of operation thereof
KR102493814B1 (ko) * 2016-06-29 2023-02-02 에스케이하이닉스 주식회사 메모리 장치
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
US10845866B2 (en) * 2017-06-22 2020-11-24 Micron Technology, Inc. Non-volatile memory system or sub-system
US10824376B2 (en) 2017-12-08 2020-11-03 Sandisk Technologies Llc Microcontroller architecture for non-volatile memory
US10725699B2 (en) 2017-12-08 2020-07-28 Sandisk Technologies Llc Microcontroller instruction memory architecture for non-volatile memory
WO2019222960A1 (en) 2018-05-24 2019-11-28 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US10573370B2 (en) 2018-07-02 2020-02-25 Micron Technology, Inc. Apparatus and methods for triggering row hammer address sampling
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
CN113168861B (zh) 2018-12-03 2024-05-14 美光科技公司 执行行锤刷新操作的半导体装置
CN117198356A (zh) * 2018-12-21 2023-12-08 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US11615831B2 (en) 2019-02-26 2023-03-28 Micron Technology, Inc. Apparatuses and methods for memory mat refresh sequencing
US10777240B1 (en) 2019-03-07 2020-09-15 Sandisk Technologies Llc Efficient control of memory core circuits
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US10978132B2 (en) 2019-06-05 2021-04-13 Micron Technology, Inc. Apparatuses and methods for staggered timing of skipped refresh operations
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11507498B2 (en) 2020-03-05 2022-11-22 Sandisk Technologies Llc Pre-computation of memory core control signals
US11545189B2 (en) * 2020-04-07 2023-01-03 Micron Technology, Inc. Apparatuses and methods for different IO widths for stacked die
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5761135A (en) * 1995-08-31 1998-06-02 Samsung Electronics Co., Ltd. Sub-word line drivers for integrated circuit memory devices and related methods
US6421295B1 (en) * 2001-02-14 2002-07-16 Elite Semiconductor Memory Technology Inc. DRAM circuit and its sub-word line driver
CN101040343A (zh) * 2004-11-18 2007-09-19 飞思卡尔半导体公司 用于静态随机存取存储器的字线驱动器电路及其方法
CN101656102A (zh) * 2008-08-21 2010-02-24 海力士半导体有限公司 半导体存储装置及其驱动方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3719934B2 (ja) * 1998-04-21 2005-11-24 松下電器産業株式会社 半導体記憶装置
JP2000149564A (ja) 1998-10-30 2000-05-30 Mitsubishi Electric Corp 半導体記憶装置
JP3362775B2 (ja) * 1998-12-25 2003-01-07 インターナショナル・ビジネス・マシーンズ・コーポレーション Ｄｒａｍ及びｄｒａｍのデータ・アクセス方法
KR100355229B1 (ko) * 2000-01-28 2002-10-11 삼성전자 주식회사 카스 명령의 동작 지연 기능을 구비한 반도체 메모리 장치및 이에 적용되는 버퍼와 신호전송 회로
TWI233619B (en) 2002-11-19 2005-06-01 Samsung Electronics Co Ltd Circuits and methods for changing page length in a semiconductor memory device
KR100510496B1 (ko) * 2002-11-19 2005-08-26 삼성전자주식회사 페이지 길이를 변환할 수 있는 구조를 가지는 반도체메모리 장치 및 상기 반도체 메모리 장치의 페이지 길이변환방법
JP4309368B2 (ja) * 2005-03-30 2009-08-05 エルピーダメモリ株式会社 半導体記憶装置
US7697364B2 (en) 2005-12-01 2010-04-13 Broadcom Corporation Memory architecture having multiple partial wordline drivers and contacted and feed-through bitlines
KR101404926B1 (ko) 2006-02-09 2014-06-10 구글 인코포레이티드 메모리 회로 시스템 및 방법
EP2442309A3 (en) * 2006-07-31 2013-01-23 Google Inc. Power management for memory circuit system
US8279704B2 (en) 2006-07-31 2012-10-02 Sandisk 3D Llc Decoder circuitry providing forward and reverse modes of memory array operation and method for biasing same
TWI417894B (zh) * 2007-03-21 2013-12-01 Ibm 於動態隨機存取記憶體架構之定址期間實施省電之結構及方法
US7492662B2 (en) * 2007-03-21 2009-02-17 International Business Machines Corporation Structure and method of implementing power savings during addressing of DRAM architectures
US8553482B2 (en) 2010-11-29 2013-10-08 Apple Inc. Sense amplifier and sense amplifier latch having common control
US20120317376A1 (en) * 2011-06-10 2012-12-13 Advanced Micro Devices, Inc. Row buffer register file
US8788748B2 (en) * 2012-03-22 2014-07-22 International Business Machines Corporation Implementing memory interface with configurable bandwidth

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5761135A (en) * 1995-08-31 1998-06-02 Samsung Electronics Co., Ltd. Sub-word line drivers for integrated circuit memory devices and related methods
US6421295B1 (en) * 2001-02-14 2002-07-16 Elite Semiconductor Memory Technology Inc. DRAM circuit and its sub-word line driver
CN101040343A (zh) * 2004-11-18 2007-09-19 飞思卡尔半导体公司 用于静态随机存取存储器的字线驱动器电路及其方法
CN101656102A (zh) * 2008-08-21 2010-02-24 海力士半导体有限公司 半导体存储装置及其驱动方法

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