JP2020524849A - 不揮発性のメモリシステム又はサブシステム - Google Patents
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Abstract
Description
特許のための本出願は、本願の譲受人に与えられた2017年6月22日に出願の“Non−Volatile Memory System or Sub−System”という名称のHasbunによる米国特許出願番号15/630,330の優先権を主張し、参照によりその全体が本明細書に明白に組み込まれる。
XPoint(登録商標)メモリ)等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリセル、例えば、FeRAMセルは、外部電源が存在しなくても長時間、それらの蓄積された論理状態を維持し得る。揮発性メモリセル、例えば、DRAMセルは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。FeRAMは、揮発性メモリと同様のメモリデバイスアーキテクチャを使用し得るが、他の不揮発性及び揮発性のメモリデバイスと比較して改善した性能を有し得る。
0、ダイレクトメモリアクセスコントローラ(DMAC)160をも含み得る。デバイス105のコンポーネントは、バス110を通じて相互に電子通信し得る。
動作するようにも構成され得る。幾つかの例では、メモリセルは、不揮発性若しくは揮発性のメモリセル、又は不揮発性及び揮発性のメモリセルの両者の組み合わせを含み得る。幾つかの例では、メモリデバイス180のローカルメモリコントローラは、メモリアレイが不揮発性メモリセル、例えば、強誘電体メモリセルを含むメモリアレイに対して、様々なページサイズを扱うように構成され得る。幾つかの例では、ページサイズは、メモリアレイが揮発性メモリセル、例えば、DRAMセルを含むメモリアレイに対して、ある一定サイズで固定され得る。幾つかの例では、1つ以上のメモリデバイス180がデバイス105内に存在し得る。
ロセッサ等を含み得る。幾つかの場合、出力150は、周辺コンポーネント140を介してデバイス105とインタフェースで連結する周辺装置であり得、又は入力/出力コントローラ135によって管理され得る。
電圧差Vの関数として描写する。
図2の例に従うと、電荷状態205は論理0を表し、電荷状態210は論理1を表す。幾つかの例では、個別の電荷状態の論理値は逆にされてもよい。電荷状態205及び210は、残留分極(Pr)値、すなわち、外部のバイアス(例えば、電圧)を除去すると残留する分極(それ故、電荷)とも称され得る。本明細書で論じる強誘電体は、ハフニウム、ジルコニウム、酸素、又はそれらの任意の組み合わせを含む化合物であり得る。例えば、それは酸化ハフニウム又はジルコニアを含み得る。強誘電体材料を利用するメモリセルは、外部のバイアス/電圧の不存在の場合に、蓄積された電荷を維持するので、強誘電体メモリセルは“不揮発性メモリ”と呼ばれ得る。
は、選択コンポーネント330−bは電界効果トランジスタ(FET)であり得る。線形/パラリニアコンデンサを有する線形/パラリニアメモリセル310−bはDRAMセルと称され得る。線形/パラリニアコンデンサの端子はグランド又は仮想接地に接続される。メモリセルの複数の行に共通の延伸したビット線350−bを用いて回路300−bの複数の行を繰り返すことによって、線形/パラリニアメモリセルの2次元のアレイが配置され得ることは、当業者により評価されるべきである。
C)又はプロセッサと関連付けられる第2のページサイズに基づいてデータを蓄積するように構成され得、第2のページサイズは第1のページサイズの上位セットであり得る第2のメモリアレイと、第2のページサイズを少なくとも部分的に用いて構成された揮発性メモリセルを含む第3のメモリアレイとを含み得る。装置は、SoC又はプロセッサ、第1のメモリアレイ、第2のメモリアレイ、及び第3のメモリアレイとインタフェースで連結するように構成されたコントローラをも含み得る。幾つかの場合、コントローラは、第1のメモリアレイにアクセスするためのメモリ動作コマンドをSoC又はプロセッサから受信することと、メモリ動作コマンドと関連付けられるデータが第2のメモリアレイにおいて蓄積され得るか否かを判定し、該判定は、第2のメモリアレイにおいて蓄積された1つ以上のフラグに基づき得ることと、メモリ動作コマンドと関連付けられるデータが第2のメモリアレイにおいて蓄積され得るか否かの判定に基づいて、第1のメモリアレイ又は第2のメモリアレイにおいてメモリ動作コマンドを実行することとを動作可能であり得る。
セットであり得る。LPDDR DRAMのページサイズの一例は2048バイトであり得、FeRAMのページサイズの一例は64バイトであり得る。インタフェースコントローラ530は、バス571及び576を介して不揮発性メモリ525と共に動作するように構成され得る。幾つかの例では、バス571はFeRAM CAバスであり得る。幾つかの例では、バス576はFeRAMインタフェース(IF)バスであり得る。インタフェースコントローラ530並びにバス572及び576は、不揮発性メモリ525のページサイズと互換性があるように構成され得る。
に基づいてデータを蓄積するように構成された第2のメモリアレイと、ローカルコントローラと結合され、第2のページサイズに少なくとも部分的に従ってデータを蓄積するように構成された第3のメモリアレイとを含み得る。幾つかの場合、第2のメモリアレイ、第3のメモリアレイ、及びローカルコントローラは、同じチップ上に配備される。幾つかの場合、第1のページサイズは構成可能である。幾つかの場合、第2のページサイズはSoC又はプロセッサと関連付けられる。幾つかの場合、第3のメモリアレイはSoC又はプロセッサに結合される。
。
の性能を最適化するために、データの複数のこうしたユニットを有するように構成され得ると当業者により評価されるべきである。幾つかの例では、仮想メモリバンク635は、データの8つのユニットを用いて構成され得る。
れは、不揮発性メモリ525内に既に存在する同じデータを蓄積するためにリソースを費やすことなく、SoC/プロセッサ550によって変更されたデータのコンテンツをインタフェースコントローラ530が蓄積することを可能にし得る。SoC/プロセッサ550からの書き込みコマンドは、関与する不揮発性メモリ525なしに仮想メモリバンク635に書き込み、それ故、LPDDRの仕様に従って遂行され得、SoC/プロセッサ550はそれに応じて動作し得ると評価すべきである。
メモリ525と関連付けられるウェアレベルを効果的に管理することの何れかによってFeRAMセルの動作に関わるリスクを軽減可能にし得る。
アレイ、又はインタフェースコントローラと結合され得、揮発性メモリセルを含み得る第3のメモリアレイにおいて、メモリ動作コマンドを実行し、該メモリ動作コマンドは、メモリ動作コマンドと関連付けられるデータが第2のメモリアレイにおいて蓄積され得るか否かの判定に基づいて実行され得ることとを動作可能であり得るインタフェースコントローラとを含み得る。
データをSoC又はプロセッサへ送信することとを更に含み得る。幾つかの場合、方法は、メモリ動作コマンドと関連付けられるデータが第3のメモリアレイにおいて蓄積されていると判定し、第3メモリアレイは、第2のページサイズを少なくとも部分的に用いて構成されることと、SoC又はプロセッサから第3のメモリアレイに直接アクセスすることとを更に含み得る。
(0V)の電圧に保持されるがグランドと直接接続されない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し得、定常状態で約0Vに戻り得る。仮想接地は、オペアンプ及び抵抗を含む電圧分圧器等の様々な電子回路素子を使用して実装され得る。その他の実装も可能である。“仮想接地する(virtual grounding)”又は“仮想接地される(virtually grounded)”は約0Vに接続されることを意味する。
支持するコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含み得、又は介在コンポーネントを含み得る。相互に電子通信する又は結合されたコンポーネントは、(例えば、通電された回路内の)電子若しくは信号を能動的に交換し得、又は(例えば、非通電の回路内の)電子若しくは信号を能動的に交換しないことがあるが、回路が通電されると電子若しくは信号を交換するように構成され得、動作可能であり得る。例として、スイッチ(例えば、トランジスタ)を介して物理的に接続された2つのコンポーネントは、スイッチの状態(すなわち、開放又は閉鎖)に関わらず電子通信し、又は結合され得る。
説明として役立つこと”を意味する。詳細な説明は、説明される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実践され得る。幾つかの実例では、説明される例の内容を不明確にすることを避けるために、周知の構造及びデバイスはブロック図の形式で示される。
トマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ(例えば、デジタルシグナルプロセッサ(DSP)とマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、DSPコアと連携した1つ以上のマイクロプロセッサ、又は任意のその他のこうした構成)として実装され得る。
特許のための本出願は、2017年6月22日に出願の“Non−Volatile Memory System or Sub−System”という名称のHasbunによる米国特許出願番号15/630,330の優先権を主張する2018年6月14日に出願の“Non−Volatile Memory System or Sub−System”という名称のHasbunによるPCT出願番号PCT/US2018/037480の優先権を主張し、その各々は、本願の譲受人に与えられ、その各々は、参照によりその全体が本明細書に明白に組み込まれる。
XPoint(登録商標)メモリ)等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリセル、例えば、FeR
AMセルは、外部電源が存在しなくても長時間、それらの蓄積された論理状態を維持し得る。揮発性メモリセル、例えば、DRAMセルは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。FeRAMは、揮発性メモリと同様のメモリデバイスアーキテクチャを使用し得るが、他の不揮発性及び揮発性のメモリデバイスと比較して改善した性能を有し得る。
例えば、バスの内の1つを介してDRAMインタフェースを使用してSoC/プロセッサとの動作を容易にするために、インタフェースコントローラは、仮想メモリバンクを利用して不揮発性メモリと共に動作するように構成され得る。仮想メモリバンクは、DRAMセルを用いて構築され得、例えば、ページサイズ、タイミング条件等を決定し得る低電力ダブルデータレート(LPDDR)の仕様に準拠して動作するように構成され得る。ページサイズは、一般的に、以下で別段の定めが特にない限り、様々なインタフェースで扱われるデータのサイズを指す。また、メモリサブシステムは、DRAMバッファとして構築され得るバッファを更に含み得る。該バッファは、インタフェースコントローラと共に動作するように構成され得、SoC/プロセッサにより直接アクセス可能であるように構成され得る。
をバッファ内に蓄積し得る。こうした判定にシステム環境全体を考慮させるために、インタフェースコントローラに対する様々な基準(例えば、カウンタの値、クロック、時限等を含む基準)を当業者は工夫可能であるべきである。また、仮想メモリバンクのコンテンツをバッファにバイパス保存するために、SoC/プロセッサによるアクセスの試行数が所定の閾値未満である場合、カウンタはバイパスインジケータをセットアップし得る。バイパスインジケータは、仮想メモリバンクの修正されたコンテンツを不揮発性メモリに直接保存するためにその後使用され得る。
イを各々含み得る。メモリデバイス170は、SoC/プロセッサ130又はインタフェースコントローラ120と共に動作するように構成され得る。幾つかの例では、メモリデバイス170は、SoC/プロセッサ130又はインタフェースコントローラ120に対するメモリバンクのためのバッファメモリとしての役割を果たすように構成され得る。幾つかの例では、1つ以上のメモリデバイス170がデバイス105内に存在し得る。
ンポーネント140、入力/出力コントローラ135等との間のデータの流れをも管理し得る。BIOSコンポーネント125又はBSP126は、リードオンリーメモリ(ROM)、フラッシュメモリ、又は任意のその他の不揮発性メモリ内に蓄積されたプログラム又はソフトウェアを含み得る。
電圧差Vの関数として描写する。
ートする回路の例を説明する。回路300は、本明細書で説明する機構又は技術をサポートする例示的な特徴を説明するために提供される。その他の回路構成は、これらの機構又は同様の機構をサポートし得る。回路300−aは、不揮発性のメモリシステム又はサブシステムをサポートする強誘電体メモリセルを有する強誘電体メモリアレイの行を表し得る。回路300−bは、レガシーのDRAMアレイの線形/パラリニア電気メモリセルを有する揮発性メモリアレイの行を表し得る。回路300は、図1を参照しながら説明したアレイの側面又は部分を説明し得る。
−aに接続された全てのFeRAMセルをセンシングする必要なく一度にセンシングされ得る。FeRAMセル動作のこうした性質は、DRAMの典型的なページサイズよりも小さな、FeRAMに対するページサイズを提供するために利用され得る。例えば、FeRAMの典型的なページサイズは64バイトであり得る。より小さなページサイズは、DRAMセルの動作よりも高電力を通常必要とするFeRAMセルの効率的な動作を可能にし得る。情報中の関連する変更が小さい場合にはFeRAMアレイの小さな部分のみが活性化される必要があり得るので、より小さなページサイズは、FeRAMデバイスの動作の間の効率的なエネルギー使用を容易にし得る。更に、FeRAMセルのアレイに対するページサイズは、FeRAM動作を利用するデータ及びコマンドの性質に依存して変更され得る。
イスのためのメモリサブシステム420内のDRAMメモリアレイの配備又は動作(例えば、電力供給、発熱、材料限界等)を阻害し得る。
ローラ530の両方を有するチップを含み得る。また、複数チップ型は、別個のチップ上に実装されたバッファ540を更に含み得る。バリエーションは、仮想メモリバンク535を含むためのバッファ540を有し得る。更に別の例では、複数チップ型は、不揮発性メモリ及びバッファを同じチップ上に含み得る。幾つかの例では、不揮発性メモリアレイはDRAMセルのアレイを含み得る。幾つかの場合、インタフェースコントローラ530、仮想メモリバンク535、及びバッファ540は同じチップ上に配備され得る。
不揮発性メモリセルの第1のグループを介してSoC又はプロセッサと結合された不揮発性メモリセルの第2のグループとを含む。
能であり、第3のメモリアレイは、第2のページサイズを少なくとも部分的に用いて構成され、コントローラは、メモリ動作コマンドと関連付けられるデータが第3のメモリアレイにおいて蓄積されていると判定することに基づいて第3のメモリアレイからデータをフェッチすることと、データをフェッチすることに基づいてデータをSoC又はプロセッサへ送信することとを更に動作可能である。
と同じチップ上に配備され得る。仮想メモリバンク635は、各部分655−a、655−b、及び655−c等が不揮発性メモリ525のページサイズに対応し得る複数の部分655を有するように構成され得る。図6の例は、図5に描写したコンポーネントの動作を参照しながら説明される。
けられるデータが、SoC又はプロセッサに基づき得る第2のページサイズを有する第2のメモリアレイにおいて蓄積され得るか否かを判定するための手段であって、該判定は、第2のメモリアレイにおいて蓄積された1つ以上のフラグに基づき得る該手段と、第1のメモリアレイ、第2のメモリアレイ、又はインタフェースコントローラと結合され得、揮発性メモリセルを含み得る第3のメモリアレイにおいて、メモリ動作コマンドを実行するための手段であって、該メモリ動作コマンドは、メモリ動作コマンドと関連付けられるデータが第2のメモリアレイにおいて蓄積され得るか否かの判定に基づいて実行され得る該手段とを含み得る。
含み得る。
示される。該方法は、不揮発性メモリセルを含む第1のメモリアレイであって、第1のページサイズを有する第1のメモリアレイにアクセスするためのメモリ動作コマンドをインタフェースコントローラにおいてSoC又はプロセッサから受信することと、メモリ動作コマンドと関連付けられるデータが、SoC又はプロセッサに基づく第2のページサイズを有する第2のメモリアレイにおいて蓄積されているか否かを判定し、該判定は、第2のメモリアレイにおいて蓄積された1つ以上のフラグに基づくことと、第1のメモリアレイ、第2のメモリアレイ、又はインタフェースコントローラと結合され揮発性メモリセルを含む第3のメモリアレイにおいてメモリ動作コマンドを実行し、メモリ動作コマンドは、メモリ動作コマンドと関連付けられるデータが第2のメモリアレイにおいて蓄積されているか否かの判定に基づいて実行されることとを含み得る。
メモリアレイの何れかに書き込むためのコマンドを含む。幾つかの場合、メモリ動作コマンドを実行することは、アクセスの試行数が閾値未満であることに基づいて、第1のメモリアレイにおいてデータを蓄積することを含む。幾つかの場合、閾値は、一時的な値、カウンタの値、クロック、又はそれらの任意の組み合わせの内の少なくとも1つを含む。幾つかの場合、メモリ動作コマンドを実行することは、アクセスの試行数が閾値以上であることに基づいて、第3のメモリアレイにおいてデータを蓄積することを含む。幾つかの場合、閾値は、一時的な値、カウンタの値、クロック、又はそれらの任意の組み合わせの内の少なくとも1つを含む。
(0V)の電圧に保持されるがグランドと直接接続されない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し得、定常状態で約0Vに戻り得る。仮想接地は、オペアンプ及び抵抗を含む電圧分圧器等の様々な電子回路素子を使用して実装され得る。その他の実装も可能である。“仮想接地する(virtual grounding)”又は“仮想接地される(virtually grounded)”は約0Vに接続されることを意味する。
支持するコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含み得、又は介在コンポーネントを含み得る。相互に電子通信する又は結合されたコンポーネントは、(例えば、通電された回路内の)電子若しくは信号を能動的に交換し得、又は(例えば、非通電の回路内の)電子若しくは信号を能動的に交換しないことがあるが、回路が通電されると電子若しくは信号を交換するように構成され得、動作可能であり得る。例として、スイッチ(例えば、トランジスタ)を介して物理的に接続された2つのコンポーネントは、スイッチの状態(すなわち、開放又は閉鎖)に関わらず電子通信し、又は結合され得る。
は“不活性化”され得る。
説明として役立つこと”を意味する。詳細な説明は、説明される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実践され得る。幾つかの実例では、説明される例の内容を不明確にすることを避けるために、周知の構造及びデバイスはブロック図の形式で示される。
Claims (50)
- 第1のページサイズを有する不揮発性メモリセルを含む第1のメモリアレイと、
前記第1のメモリアレイと結合され、システムオンチップ(SoC)又はプロセッサとインタフェースで連結するように構成された第1のコントローラと、
前記第1のコントローラを介して前記第1のメモリアレイと結合され、前記SoC又はプロセッサと関連付けられる第2のページサイズに少なくとも部分的に基づいてデータを蓄積するように構成され、前記第2のページサイズは前記第1のページサイズの上位セットである第2のメモリアレイと
を含む、装置。 - 前記第1のページサイズは構成可能である、請求項1に記載の装置。
- 前記第1のコントローラと結合され、前記第2のページサイズを少なくとも部分的に用いて構成された第3のメモリアレイ
を更に含む、請求項1に記載の装置。 - 前記第2のメモリアレイ、前記第3のメモリアレイ、及び前記第1のコントローラは同じチップ上に配備される、請求項3に記載の装置。
- 前記第3のメモリアレイは前記SoC又はプロセッサに結合される、請求項3に記載の装置。
- 前記第3のメモリアレイは前記SoC又はプロセッサの上にある、請求項5に記載の装置。
- 前記第3のメモリアレイは揮発性メモリセルを含む、請求項3に記載の装置。
- 前記第1のメモリアレイ及び前記第3のメモリアレイは第1のチップ上に配備される、請求項3に記載の装置。
- 前記第1のメモリアレイは前記第3のメモリアレイを含む、請求項3に記載の装置。
- 前記第1のメモリアレイ、前記第1のコントローラ、及び前記第2のメモリアレイは第1のチップ上に配備される、請求項1に記載の装置。
- 前記第1のコントローラを介して前記第1のメモリアレイに結合され、前記第1のチップとは別個の第2のチップ上に配備された前記SoC又はプロセッサ
を更に含む、請求項10に記載の装置。 - 前記SoC又はプロセッサと結合された不揮発性メモリセルを含む付加的なメモリアレイ
を更に含む、請求項1に記載の装置。 - 前記付加的なメモリアレイは、前記SoC又はプロセッサと結合された不揮発性メモリセルの第1のグループと、不揮発性メモリセルの前記第1のグループを介して前記SoC又はプロセッサと結合された不揮発性メモリセルの第2のグループとを含む、請求項12に記載の装置。
- 前記SoC又はプロセッサは、前記SoC又はプロセッサにおけるキャッシュメモリと
して構成されたローカルメモリアレイを含む、請求項1に記載の装置。 - 前記第1のメモリアレイと結合され、前記第1のメモリアレイと同じチップ上に配備され、前記第1のメモリアレイに対する前記第1のページサイズを判定するように構成された第2のコントローラ
を更に含む、請求項1に記載の装置。 - 前記第2のメモリアレイは、前記第1のメモリアレイの前記第1のページサイズに従ってデータを蓄積するように構成される、請求項15に記載の装置。
- 前記第2のメモリアレイは、前記第1のメモリアレイからの有効データを蓄積する前記第2のメモリアレイの1つ以上の部分を指し示す第1のフラグを蓄積するように構成される、請求項15に記載の装置。
- 前記第2のメモリアレイは、前記第1のメモリアレイとは異なるデータを蓄積する前記第2のメモリアレイの1つ以上の部分を指し示す第2のフラグを蓄積するように構成される、請求項15に記載の装置。
- 前記第1のコントローラは前記第2のメモリアレイを含み、前記第1のコントローラ及び前記第2のメモリアレイは同じチップ上に配備される、請求項1に記載の装置。
- 第1のページサイズを有する不揮発性メモリセルを含む第1のメモリアレイと、
前記第1のメモリアレイに結合され、システムオンチップ(SoC)又はプロセッサとインタフェースで連結するように構成されたローカルコントローラと、
前記ローカルコントローラと結合され、前記第1のページサイズの上位セットである第2のページサイズに少なくとも部分的に基づいてデータを蓄積するように構成された第2のメモリアレイと、
前記ローカルコントローラと結合され、前記第2のページサイズに少なくとも部分的に従ってデータを蓄積するように構成された第3のメモリアレイと
を含む、装置。 - 前記第2のページサイズは前記SoC又はプロセッサと関連付けられる、請求項20に記載の装置。
- 前記第3のメモリアレイは前記SoC又はプロセッサに結合される、請求項20に記載の装置。
- 第1のページサイズを有する不揮発性メモリセルを含む第1のメモリアレイと関連付けられるインタフェースコントローラと、
前記インタフェースコントローラと結合されたシステムオンチップ(SoC)又はプロセッサと、
前記インタフェースコントローラを介して前記第1のメモリアレイと結合され、前記SoC又はプロセッサと関連付けられる第2のページサイズに少なくとも部分的に基づいてデータを蓄積するように構成され、前記第2のページサイズは前記第1のページサイズの上位セットである第2のメモリアレイと、
前記インタフェースコントローラ、前記SoC又はプロセッサ、若しくは前記第2のメモリアレイ、又はそれらの任意の組み合わせの内の少なくともと1つと結合された1つ以上のバスと
を含む、装置。 - 前記1つ以上のバスに結合された1つ以上のコンポーネントであって、
入力及び出力(I/O)コントローラ、
周辺コンポーネント、若しくは
ベーシックインプットアウトプットシステム(BIOS)コンポーネント又はボードサポートパッケージ(BSP)、又は
それらの任意の組み合わせ
の内の少なくとも1つを含む前記1つ以上のコンポーネント
を更に含む、請求項23に記載の装置。 - 前記1つ以上のバスに結合されたダイレクトメモリアクセスコントローラ(DMAC)と、
前記1つ以上のバスを介して前記インタフェースコントローラに結合され、揮発性メモリセルを含む第3のメモリアレイと
を更に含む、請求項24に記載の装置。 - 前記1つ以上のバスを介して前記SoC又はプロセッサに結合され、不揮発性メモリセルを含む第4のメモリアレイ
を更に含む、請求項25に記載の装置。 - 不揮発性メモリセルを含む第1のメモリアレイであって、第1のページサイズを有する前記第1のメモリアレイにアクセスするためのメモリ動作コマンドをインタフェースコントローラにおいてシステムオンチップ(SoC)又はプロセッサから受信することと、
前記メモリ動作コマンドと関連付けられるデータが、前記SoC又はプロセッサに少なくとも部分的に基づく第2のページサイズを有する第2のメモリアレイにおいて蓄積されているか否か判定し、前記判定は、前記第2のメモリアレイにおいて蓄積された1つ以上のフラグに少なくとも部分的に基づくことと、
前記第1のメモリアレイ、前記第2のメモリアレイ、又は前記インタフェースコントローラと結合され揮発性メモリセルを含む第3のメモリアレイにおいて前記メモリ動作コマンドを実行し、前記メモリ動作コマンドは、前記メモリ動作コマンドと関連付けられる前記データが前記第2のメモリアレイにおいて蓄積されているか否かの判定に少なくとも部分的に基づいて実行されることと
を含む、方法。 - 前記メモリ動作コマンドと関連付けられるデータが前記第2のメモリアレイにおいて蓄積されているか否かを判定することは、
前記第1のメモリアレイからの有効データを蓄積する前記第2のメモリアレイの部分を各々指し示す1つ以上の第1のフラグを検出すること、又は
前記第1のメモリアレイとは異なるデータを蓄積する前記第2のメモリアレイの部分を各々指し示す1つ以上の第2のフラグを検出すること、又は
前記第1のフラグの内の1つ以上及び前記第2のフラグの内の1つ以上を検出することを含む、請求項27に記載の方法。 - 前記メモリ動作コマンドは読み出しコマンドを含む、請求項28に記載の方法。
- 前記メモリ動作コマンドと関連付けられるデータが前記第3のメモリアレイにおいて蓄積されていると判定し、前記第3のメモリアレイは前記第2のページサイズを少なくとも部分的に用いて構成されること
を更に含み、前記メモリ動作コマンドを実行することは、
前記メモリ動作コマンドと関連付けられるデータが前記第3のメモリアレイにおいて蓄積されていると判定することに少なくとも部分的に基づいて、前記第3のメモリアレイか
らデータをフェッチすることと、
前記データをフェッチすることに少なくとも部分的に基づいてデータを前記SoC又はプロセッサへ送信することと
を含む、請求項29に記載の方法。 - 前記メモリ動作コマンドと関連付けられるデータが前記第3のメモリアレイにおいて蓄積されていると判定し、前記第3のメモリアレイは前記第2のページサイズを少なくとも部分的に用いて構成されることと、
前記SoC又はプロセッサから前記第3のメモリアレイに直接アクセスすることと
を更に含む、請求項29に記載の方法。 - 前記メモリ動作コマンドを実行することは、
前記メモリ動作コマンドと関連付けられるデータが前記第2のメモリアレイにおいて蓄積されていると判定することに少なくとも部分的に基づいて前記第2のメモリアレイからデータをフェッチすることと、
前記データをフェッチすることに少なくとも部分的に基づいて前記データを前記SoC又はプロセッサへ送信することと
を含む、請求項29に記載の方法。 - 前記メモリ動作コマンドを実行することは、
前記メモリ動作コマンドと関連付けられるデータが前記第2のメモリアレイにおいて蓄積されているか否かを判定することに少なくとも部分的に基づいて前記第1のメモリアレイからデータをフェッチすることと、
前記第2のメモリアレイの1つ以上の部分内にデータを蓄積することと、
前記第2のメモリアレイの前記1つ以上の部分内に蓄積された有効データを指し示す前記1つ以上の第1のフラグを更新することと、
前記データをフェッチすることに少なくとも部分的に基づいて前記データを前記SoC又はプロセッサへ送信することと
を含む、請求項29に記載の方法。 - 前記メモリ動作コマンドは書き込み動作を含む、請求項28に記載の方法。
- 前記メモリ動作コマンドを実行することは、
前記第2のメモリアレイの1つ以上の部分内にデータを蓄積することと、
前記第1のメモリアレイとは異なるデータを蓄積する前記第2のメモリアレイの部分を指し示す前記1つ以上の第2のフラグを更新することと
を含む、請求項34に記載の方法。 - 前記SoC又はプロセッサからの前記メモリ動作コマンドは、時間間隔の間の前記SoC又はプロセッサによるアクセスの試行数に少なくとも部分的に基づいて前記第2のメモリアレイからのデータを前記第1のメモリアレイ又は前記第3のメモリアレイの何れかに書き込むためのコマンドを含む、請求項27に記載の方法。
- 前記メモリ動作コマンドを実行することは、
アクセスの前記試行数が閾値未満であることに少なくとも部分的に基づいて前記第1のメモリアレイにおいてデータを蓄積すること
を含む、請求項36に記載の方法。 - 前記閾値は、一時的な値、カウンタの値、クロック、又はそれらの任意の組み合わせの内の少なくとも1つを含む、請求項37に記載の方法。
- 前記メモリ動作コマンドを実行することは、
アクセスの前記試行数が閾値以上であることに少なくとも部分的に基づいて前記第3のメモリアレイにおいてデータを蓄積すること
を含む、請求項36に記載の方法。 - 不揮発性メモリセルを含む第1のメモリアレイであって、第1のページサイズを有する前記第1のメモリアレイにアクセスするためのメモリ動作コマンドをインタフェースコントローラにおいてシステムオンチップ(SoC)又はプロセッサから受信するための手段と、
前記メモリ動作コマンドと関連付けられるデータが、前記SoC又はプロセッサに少なくとも部分的に基づく第2のページサイズを有する第2のメモリアレイにおいて蓄積されているか否かを判定するための手段であって、前記判定は、前記第2のメモリアレイにおいて蓄積された1つ以上のフラグに少なくとも部分的に基づく該手段と、
前記第1のメモリアレイ、前記第2のメモリアレイ、又は前記インタフェースコントローラと結合され揮発性メモリセルを含む第3のメモリアレイにおいて前記メモリ動作コマンドを実行するための手段であって、前記メモリ動作コマンドは、前記メモリ動作コマンドと関連付けられる前記データが前記第2のメモリアレイにおいて蓄積されているか否かの前記判定に少なくとも部分的に基づいて実行される該手段と
を含む、電子メモリ装置。 - 前記第1のメモリアレイからの有効データを蓄積する前記第2のメモリアレイの部分を各々指し示す1つ以上の第1のフラグを検出するための手段、又は
前記第1のメモリアレイとは異なるデータを蓄積する前記第2のメモリアレイの部分を各々指し示す1つ以上の第2のフラグを検出するための手段、又は
前記第1のフラグの内の1つ以上及び前記第2のフラグの内の1つ以上を検出するための手段
を更に含む、請求項40に記載の電子メモリ装置。 - 前記メモリ動作コマンドと関連付けられるデータが前記第3のメモリアレイにおいて蓄積されていると判定するための手段であって、前記第3のメモリアレイは前記第2のページサイズを少なくとも部分的に用いて構成される該手段
を更に含み、前記メモリ動作コマンドを実行するための手段は、
前記メモリ動作コマンドと関連付けられるデータが前記第3のメモリアレイにおいて蓄積されていると判定することに少なくとも部分的に基づいて前記第3のメモリアレイからデータをフェッチするための手段と、
前記データをフェッチすることに少なくとも部分的に基づいてデータを前記SoC又はプロセッサへ送信するための手段と
を含む、請求項40に記載の電子メモリ装置。 - 前記メモリ動作コマンドと関連付けられるデータが前記第3のメモリアレイにおいて蓄積されていると判定するための手段であって、前記第3のメモリアレイは前記第2のページサイズを少なくとも部分的に用いて構成される該手段と、
前記SoC又はプロセッサから前記第3のメモリアレイに直接アクセスするための手段と
を更に含む、請求項40に記載の電子メモリ装置。 - 前記メモリ動作コマンドと関連付けられるデータが前記第2のメモリアレイにおいて蓄積されていると判定することに少なくとも部分的に基づいて前記第2のメモリアレイからデータをフェッチするための手段と、
前記データをフェッチすることに少なくとも部分的に基づいて前記データを前記SoC又はプロセッサへ送信するための手段と
を更に含む、請求項40に記載の電子メモリ装置。 - 前記メモリ動作コマンドと関連付けられるデータが前記第2のメモリアレイにおいて蓄積されているか否かを判定することに少なくとも部分的に基づいて前記第1のメモリアレイからデータをフェッチするための手段と、
前記第2のメモリアレイの1つ以上の部分内にデータを蓄積するための手段と、
前記第2のメモリアレイの前記1つ以上の部分内に蓄積された有効データを指し示す前記1つ以上の第1のフラグを更新するための手段と、
前記データをフェッチすることに少なくとも部分的に基づいて前記データを前記SoC又はプロセッサへ送信するための手段と
を更に含む、請求項41に記載の電子メモリ装置。 - 前記第2のメモリアレイの1つ以上の部分内にデータを蓄積するための手段と、
前記第1のメモリアレイとは異なるデータを蓄積する前記第2のメモリアレイの部分を指し示す前記1つ以上の第2のフラグを更新するための手段と
を更に含む、請求項41に記載の電子メモリ装置。 - 時間間隔の間の前記SoC又はプロセッサによるアクセスの試行数が閾値未満であることに少なくとも部分的に基づいて前記第1のメモリアレイにおいてデータを蓄積するための手段
を更に含む、請求項40に記載の電子メモリ装置。 - 時間間隔の間の前記SoC又はプロセッサによるアクセスの試行数が閾値以上であることに少なくとも部分的に基づいて前記第3のメモリアレイにおいてデータを蓄積するための手段
を更に含む、請求項40に記載の電子メモリ装置。 - 第1のページサイズを有する不揮発性メモリセルを含む第1のメモリアレイと、
システムオンチップ(SoC)又はプロセッサと関連付けられる第2のページサイズに少なくとも部分的に基づいてデータを蓄積するように構成され、前記第2のページサイズは前記第1のページサイズの上位セットである第2のメモリアレイと、
前記第2のページサイズを少なくとも部分的に用いて構成された揮発性メモリセルを含む第3のメモリアレイと、
前記SoC又はプロセッサ、前記第1のメモリアレイ、前記第2のメモリアレイ、及び前記第3のメモリアレイとインタフェースで連結するように構成されたコントローラであって、
前記第1のメモリアレイにアクセスするためのメモリ動作コマンドを前記SoC又はプロセッサから受信することと、
前記メモリ動作コマンドと関連付けられるデータが前記第2のメモリアレイにおいて蓄積されているか否かを判定し、前記判定は、前記第2のメモリアレイにおいて蓄積された1つ以上のフラグに少なくとも部分的に基づくことと、
前記メモリ動作コマンドと関連付けられる前記データが前記第2のメモリアレイにおいて蓄積されているか否かの前記判定に少なくとも部分的に基づいて前記第1のメモリアレイ又は前記第2のメモリアレイにおいて前記メモリ動作コマンドを実行することと
を動作可能である前記コントローラと
を含む、装置。 - 第1のメモリアレイにアクセスするためのメモリ動作コマンドをSoC又はプロセッサ
から受信するための手段と、
前記メモリ動作コマンドと関連付けられるデータが第2のメモリアレイにおいて蓄積されているか否かを判定するための手段であって、前記判定は、前記第2のメモリアレイにおいて蓄積された1つ以上のフラグに少なくとも部分的に基づく該手段と、
前記メモリ動作コマンドと関連付けられる前記データが前記第2のメモリアレイにおいて蓄積されているか否かの前記判定に少なくとも部分的に基づいて前記第1のメモリアレイ又は前記第2のメモリアレイにおいて前記メモリ動作コマンドを実行するための手段とを含む、電子メモリ装置。
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