CN110799954A - 非易失性存储器系统或子系统 - Google Patents

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Abstract

描述涉及非易失性存储器的系统、装置及方法。可采用非易失性存储器阵列作为芯片上系统SoC或处理器的主存储器阵列。控制器可使用与包含不同页面大小或存取时间要求等等的非易失性存储器操作的特性无关的协议来介接于所述非易失性存储器阵列与所述SoC或处理器之间。所述控制器处的虚拟存储器库可被用于促进所述SoC或处理器与所述非易失性存储器阵列之间的操作。所述控制器可与缓冲器耦合以促进快速数据操作，且所述控制器可经配置以选择性地存取所述非易失性阵列处的数据，以考虑经存储于所述虚拟存储器库或所述缓冲器中的数据。所述控制器、所述虚拟存储器库及所述缓冲器可配置于与所述SoC或处理器分离的一个芯片上。

Description

非易失性存储器系统或子系统
相关申请案的交叉参考
本专利申请案主张哈斯本(Hasbun)在2017年6月22日申请的标题为“非易失性存储器系统或子系统(Non-Volatile Memory System or Sub-System)”的第15/630,330号美国专利申请案的优先权，所述申请案转让给本发明的受让人且其全文以引用的方式明确并入本文中。
背景技术
本发明大体上涉及存储器系统，且更明确来说，本发明涉及非易失性存储器系统或子系统。
存储器系统可包含各种存储器装置及控制器，其经由一或多个总线耦合以管理例如计算机、无线通信装置、物联网、摄像机、数字显示器等等的许多电子装置中的信息。存储器装置广泛用于存储此类电子装置中的信息。通过编程存储器单元的不同状态来存储信息。例如，二进制存储器单元具有通常由逻辑“1”或逻辑”0”表示的两种状态。两种以上状态可存储在存储器单元中。
存在各种类型的存储器装置，其包含硬盘驱动器、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪驱动器、相变存储器(PCM)、三维交叉点存储器(3D XPointTM存储器)及其它。存储器装置可为易失性或非易失性的。即使没有外部电源，非易失性存储器单元(例如FeRAM单元)也可长时间维持其所存储的逻辑状态。易失性存储器单元(例如DRAM单元)会随时间损失其存储数据，除非其由外部电源周期性地刷新。FeRAM可使用类似于易失性存储器的存储器装置架构，但可具有相较于其它非易失性及易失性存储器装置的改进性能。
一般来说，改进存储器系统可包含提高存储器系统性能，例如减少系统电力消耗、增加存储器系统容量、提高读取/写入速度、通过使用永久主存储器来提供非易失性或在特定性能点处降低制造成本及其它度量。但是，经改进存储器系统通常利用尚无法由其它技术支持的新技术或协议，或经改进存储器系统可在其与早期技术相后兼容时提供较广应用范围内的解决方案。
附图说明
本文中的揭示内容涉及且包含以下图：
图1展示包含根据本发明的实施例的非易失性存储器系统或子系统的系统的图。
图2说明支持根据本发明的实施例的非易失性存储器系统或子系统的非线性电性质的实例。
图3说明支持根据本发明的实施例的非易失性存储器系统或子系统的电路的实例。
图4说明根据本发明的实施例的示范性非易失性存储器系统或子系统。
图5说明支持根据本发明的实施例的非易失性存储器系统或子系统的示范性存储器系统。
图6说明支持根据本发明的实施例的非易失性存储器系统或子系统的协议的示范性示意图。
图7展示说明用于操作根据本发明的实施例的非易失性存储器系统或子系统的方法的流程图。
具体实施方式
可采用非易失性存储器阵列作为芯片上系统(SoC)或处理器的主存储器阵列。此类型的系统可提供相较于采用易失性存储器阵列的系统的益处，其包含高系统性能、高面密度及低系统电力消耗。为在各种应用中实现这些益处，可采用本文中所描述的技术来提供与经设计以用于与旧存储器系统架构一起操作的SoC或处理器的向后兼容性。例如，本发明包含存储器子系统中的接口控制器，其可使用实质上与非易失性存储器操作的特性无关的协议来促进SoC或处理器的操作。本文中所揭示的非易失性存储器系统或子系统也可实现其中电力消耗可为重要设计因素的移动环境中的桌上应用。
本文中所描述的系统可包含SoC或处理器、存储器子系统及存储器。系统也可包含经配置以使各种组件彼此耦合的多个总线。存储器子系统可包含非易失性存储器、虚拟存储器库及接口控制器。接口控制器可经配置以经由总线中的一者与SoC/处理器一起操作。为促进使用(例如)DRAM接口经由总线中的一者与SoC/处理器一起操作，接口控制器可经配置以与利用虚拟存储器库的非易失性存储器一起操作。虚拟存储器库可由DRAM单元构建且经配置以依据(例如)低功率双倍数据速率(LPDDR)规格(其可确定页面大小、时序要求等等)操作。除非下文特别规定，否则页面大小一般是指各种接口处所处置的数据的大小。另外，存储器子系统可进一步包含可构建为DRAM缓冲器的缓冲器。缓冲器可经配置以与接口控制器一起操作且可经配置以可由SoC/处理器直接存取。
如下文将详细描述，接口控制器可利用虚拟存储器库来模仿DRAM页面大小，其可促进与SoC/处理器一起操作。例如，虚拟存储器库可经配置以具有DRAM页面大小(例如以LPDDR规格所指定的页面大小)。另外，如本文中所描述，虚拟存储器库可经配置以具有对应于非易失性存储器的页面大小的部分或元件。例如，依据LPDDR规格的DRAM页面大小可为非易失性存储器页面大小的超集，且接口控制器可允许系统利用使用非易失性存储器阵列中的不同页面大小且与经配置以与DRAM页面大小一起使用的SoC/处理器一起操作的益处。非易失性存储器可经配置以支持可变页面大小。
接口控制器也可通过利用虚拟存储器库或缓冲器来允许低延迟或减少电力操作。例如，在从SoC/处理器接收读取命令后，接口控制器可尝试将数据从虚拟存储器库或缓冲器发送到SoC/处理器。如果数据不存在于虚拟存储器库或缓冲器中，那么接口控制器可从非易失性存储器检索数据且将数据存储于虚拟存储器库中，同时将数据发送到SoC/处理器。接口控制器可根据本文中所描述的协议来管理虚拟存储器库的操作。例如，一组标记可用于指示虚拟存储器库的哪些部分存储来自非易失性存储器的有效数据。在自SoC/处理器接收写入命令后，接口控制器可将数据存储于虚拟存储器库处。另一组标记可指示虚拟存储器库的部分何时存储不同于非易失性存储器的内容的有效数据以使接口控制器能够仅保存已从非易失性存储器中的内容修改的数据。
此外且如下文将详细解释，接口控制器可确定在SoC/处理器不再需要数据时存储来自虚拟存储器库的数据的位置。接口控制器可监测且识别虚拟存储器库的内容。此外，接口控制器可具有计数器，其记录SoC/处理器在特定时间间隔期间尝试存取虚拟存储器库的内容的次数。举例来说，如果计数器表明SoC/处理器尝试存取的次数小于预定阈值，那么接口控制器可将经修改数据存储于非易失性存储器中以预示SoC/处理器短期内无需存取数据。接口控制器可在确定数据未被修改后舍弃数据。或者，如果计数器指示SoC/处理器尝试存取的次数等于或大于预定阈值，那么接口控制器可将数据存储于缓冲器中以预示SoC/处理器需要实时存取数据。所属领域的技术人员应能够设计接口控制器的各种准则(例如包含计数值、时钟、时段等等的准则)以在鉴于总体系统要求来作出此确定。另外，计数器可在SoC/处理器尝试存取的次数小于预定阈值时设置绕过指示符以绕过将虚拟存储器库的内容保存到缓冲器。接着，绕过指示符可用于将虚拟存储器库的修改内容直接保存到非易失性存储器。
上述讨论提供本发明的概述。下文将在存储器系统或子系统架构及相关协议的背景下进一步描述上文所引入的特征及技术。接着，结合支持非易失性存储器系统或子系统的控制器及系统总线来描述存储器系统或子系统的特定实例。通过涉及非易失性存储器系统或子系统的设备图、系统图及流程图来进一步说明且参考所述图来描述本发明的这些及其它特征。
图1展示包含根据本发明的实施例的非易失性存储器系统或子系统的系统100的图。系统100可包含装置105。装置105可包含SoC或处理器130、接口控制器120及各种存储器装置170、175及180。装置105也可包含输入/输出控制器135、基本输入/输出系统(BIOS)组件125、板级支持包(BSP)126、(若干)外围组件140、直接存储器存取控制器(DMAC)160。装置105的组件可通过总线110彼此电子通信。
装置105可为运算装置、电子装置、移动运算装置或无线装置。装置105可为便携式电子装置。装置105可为计算机、膝上型计算机、平板计算机、智能电话、蜂窝式电话、可穿戴装置、因特网连接装置或其类似者。在一些实例中，装置105经配置以用于经由基站或接入点的双向无线通信。在一些实例中，装置105能够进行机器型通信(MTC)、机器间(M2M)通信或装置间(D2D)通信。装置105可称为用户设备(UE)、站(STA)、移动终端或其类似者。
SoC/处理器130可经配置以直接或经由接口控制器120与各种存储器装置170、175、180或其任何组合一起操作。在一些情况中，SoC/处理器130可执行接口控制器120的功能。SoC/处理器130可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其可为这些类型的组件的组合。
接口控制器120可经配置以与SoC/处理器130一起操作。接口控制器120也可经配置以与各种存储器装置170、175、180或其任何组合一起操作。
存储器装置170可各自包含用于存储数字信息的一个或若干存储器单元阵列。存储器装置170可经配置以与SoC/处理器130或接口控制器120一起操作。在一些实例中，存储器装置170可经配置以充当SoC/处理器130或接口控制器120的存储器库的缓冲存储器。在一些实例中，一或多个存储器装置170可存在于装置105中。
存储器装置175可包含经配置以与结构化为两个或两个以上层的存储器单元阵列一起操作的局部存储器控制器。存储器装置175的局部存储器控制器也可经配置以与SoC/处理器130一起操作。存储器装置175的局部存储器控制器可经配置以处置存储器单元的不同特性以与SoC/处理器130一起有效操作。在一些实例中，第一层存储器单元可为三维交叉点(3D XPointTM)存储器，其可在短响应时间内提供大量每秒输入/输出操作(IOPS)以应对各种工作量。在一些实例中，第二层存储器单元可为三维“反及”(NAND)存储器，其可以相对低于第一层存储器单元的成本提供大容量数据存储。在一些情况中，存储器装置175可包含存储器阵列的其它类型或组合。
存储器装置180可包含经配置以与一个或若干存储器单元阵列一起操作的局部存储器控制器。存储器装置180的局部存储器控制器也可经配置以与SoC/处理器130或接口控制器120一起操作。在一些实例中，存储器单元可包含非易失性或易失性存储器单元或非易失性及易失性存储器单元两者的组合。在一些实例中，存储器装置180的局部存储器控制器可经配置以处置存储器阵列的可变页面大小，其中存储器阵列包含非易失性存储器单元，例如铁电存储器单元。在一些实例中，页面大小可固定为存储器阵列的特定大小，其中存储器阵列包含易失性存储器单元，例如DRAM单元。在一些实例中，一或多个存储器装置180可存在于装置105中。
DMAC 160可使SoC/处理器130能够执行与存储器装置170、175或180的直接存储器存取。例如，DMAC 160可支持SoC/处理器130在不涉及或操作接口控制器120的情况下直接存取存储器装置170、175或180。
(若干)外围组件140可为可集成到装置105中的任何输入或输出装置或此类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并联端口或外围卡槽(例如外围组件互连(PCI)或加速图形端口(AGP)槽)。(若干)外围组件140可为所属领域的技术人员所了解的其它外围组件。
BIOS组件125或板级支持包(BSP)126可为包含操作为固件的基本输入/输出系统(BIOS)的软件组件，其可初始化且运行系统100的各种硬件组件。BIOS组件125或BSP126也可管理SoC/处理器130与各种组件(例如外围组件140、输入/输出控制器135等等)之间的数据流。BIOS组件125或BSP 126可包含存储在只读存储器(ROM)、快闪驱动器存储器或任何其它非易失性存储器中的程序或软件。
输入/输出控制器135可管理SoC/处理器130与(若干)外围组件140、输入装置145或输出装置150之间的数据通信。输入/输出控制器135也可管理未集成到装置105中的外围装置。在一些情况中，输入/输出控制器135可表示到达外部外围装置的物理连接或端口。
输入145可表示向装置105或其组件提供输入的装置105外的装置或信号。此可包含用户接口或与其它装置介接或介于其它装置之间。在一些情况中，输入145可为经由(若干)外围组件140与装置105介接的外围装置或可由输入/输出控制器135管理。
输出150可表示经配置以从装置105或其任何组件接收输出的装置105外的装置或信号。输出150的实例可包含显示器、音频扬声器、印刷装置或电路板上的另一处理器等等。在一些情况中，输出150可为经由(若干)外围组件140与装置105介接的外围装置或可由输入/输出控制器135管理。
装置105的组件可由经设计以实施其功能的电路系统组成。此可包含经配置以实施本文中所描述的功能的各种电路元件，例如导线、晶体管、电容器、电感器、电阻器、放大器或其它有源或无源组件。
在一些情况中，一种设备可包含：接口控制器，其与包含具有第一页面大小的非易失性存储器单元的第一存储器阵列相关联；芯片上系统(SoC)或处理器，其与所述接口控制器耦合；第二存储器阵列，其经由所述接口控制器与所述第一存储器阵列耦合且经配置以基于与所述SoC或处理器相关联的第二页面大小来存储数据，其中所述第二页面大小可为所述第一页面大小的超集；及一或多个总线，其与所述接口控制器、所述SoC或处理器或所述第二存储器阵列或其任何组合中的至少一者耦合。
在一些情况中，所述设备可进一步包含一或多个组件，其耦合到所述一或多个总线，所述一或多个组件包含输入及输出(I/O)控制器、基本输入/输出系统(BIOS)组件或板级支持包(BSP)或其任何组合中的至少一者。在一些情况中，所述设备可进一步包含：直接存储器存取控制器(DMAC)，其耦合到所述一或多个总线；及第三存储器阵列，其经由所述一或多个总线耦合到所述接口控制器，其中所述第三存储器阵列包含易失性存储器单元。在一些情况中，所述第二存储器阵列、所述第三存储器阵列及所述接口控制器安置在相同芯片上。在一些情况中，所述第一页面大小可为可配置的。在一些情况中，所述设备可进一步包含第四存储器阵列，其经由所述一或多个总线耦合到所述SoC或处理器，其中所述第四存储器阵列包含非易失性存储器单元。
图2说明支持根据本发明的实施例的非易失性存储器系统或子系统的非线性电性质的实例。提供曲线图200来说明支持本文中所描述的特征及技术的实例性特性。其它特性及材料性质可支持这些特征或类似特征。曲线图200-a说明使用铁电材料的电容器的实例性磁滞曲线。曲线图200-b说明使用线性材料250或顺电材料240的电容器的实例性极化。曲线图200描绘依据跨电容器的电压差V而变化的电荷Q，电荷Q存储于利用铁电、线性或仿线性材料的存储器单元的电容器上。
铁电材料以自发电极化为特征，即，其在没有电场的情况下维持非零电极化。相比来说，线性或顺电材料仅在存在外加电场的情况下展现极化。由于可在没有外加电场的情况下相对较长时间(甚至无限期)维持铁电材料的电极化，所以可相较于(例如)DRAM阵列中所采用的顺电电容器而显著减少电荷泄漏。因此，铁电存储器单元可相较于DRAM单元而减少或消除执行刷新操作的要求。
如曲线图200-a中所描绘，铁电材料可在零电压差处维持正或负电荷以导致以下两种可能充电状态：电荷状态205及电荷状态210。根据图2的实例，电荷状态205表示逻辑0且电荷状态210表示逻辑1。在一些实例中，相应电荷状态的逻辑值可相反。电荷状态205及210也可称为剩余极化(Pr)值，即，移除外加偏压(例如电压)后的剩余极化(及因此电荷)。本文中所讨论的铁电材料可为包含铪、锆或氧或其任何组合的化合物。例如，其可包含氧化铪或氧化锆。由于利用铁电材料的存储器单元在没有外加偏压/电压的情况下维持存储电荷，所以铁电存储器单元可被称为“非易失性存储器”。
曲线图200-b说明线性材料250及顺电材料240的实例性极化曲线。如图中所展示，线性材料250的电荷Q与施加电压V成线性关系。顺电材料240展现与电压的非线性电荷。但是，与极化曲线图200-a中所展示的铁电材料相比，线性材料250及顺电材料240两者在零电压处具有零电荷。可通过将非零电压施加到利用线性材料250或顺电材料240的电容器来存储不同逻辑状态。例如，对应于正电压270的电荷状态205-b及205-c可分别表示顺电材料240及线性材料250的逻辑0。也可使用负电压。零电荷(电荷状态260)可表示线性材料250及顺电材料240的逻辑1。由于线性或仿线性电容器在被充电时具有跨电容器的非零电压，所以可积极促使电子从电容器漏掉。因此，存储电荷可泄漏，直到存储于线性或仿线性电容器中的电荷达到不再被视为逻辑0的电平且存储逻辑状态变为被破坏或损失。因此，利用线性材料250或顺电材料240的存储器单元可被称为“易失性存储器”。
非易失性及易失性存储器两者可具有有益特性或可用于支持或实施本文中所描述的技术。
图3说明支持根据本发明的实施例的非易失性存储器系统或子系统的电路的实例。提供电路300来说明支持本文中所描述的特征及技术的实例性特性。其它电路配置可支持这些特征或类似特征。电路300-a可表示具有支持非易失性存储器系统或子系统的铁电存储器单元的铁电存储器阵列的行。电路300-b可表示具有旧DRAM阵列的线性/仿线性电存储器单元的易失性存储器阵列的行。电路300可说明参考图1所描述的阵列的方面或部分。
电路300-a可包含一行铁电存储器(FeRAM)单元310-a、字线340-a、位线350-a及极板线360-a。每一铁电存储器单元310-a可包含选择组件330-a及铁电电容器320-a。在一些实例中，选择组件330-a可为场效应晶体管(FET)。具有铁电电容器的铁电存储器单元310-a可称为FeRAM单元。所属领域的技术人员应了解，可通过重复多行电路300-a来布置铁电存储器单元的二维阵列，其中延伸位线350-a由多行存储器单元共享。
电路300-b可包含一行线性/仿线性存储器单元310-b、字线340-b及位线350-b。每一线性/仿线性存储器单元可包含选择组件330-b及线性/仿线性电容器320-b。在一些实例中，选择组件330-b可为场效应晶体管(FET)。具有线性/仿线性电容器的线性/仿线性存储器单元310-b可称为DRAM单元。线性/仿线性电容器的端子连接到接地或虚拟接地。所属领域的技术人员应了解，可通过重复多行电路300-b来布置线性/仿线性存储器单元的二维阵列，其中延伸位线350-b由多行存储器单元共享。
在存储器存取操作期间，可通过激活与一行存储器单元相关联的字线来激活行。当激活电路300-b中的一行DRAM单元时，激活每一选择组件330-b以将DRAM电容器320-b的端子连接到数字线350-b，同时使DRAM电容器320-b的另一端子接地或虚拟接地。因此，经存储在DRAM电容器320-b中的电荷将“流动”，且此流动或没有流动(即，当没有电荷存储在DRAM电容器320-b中时)必须由每一数字线350-b检测。因此，需要在激活字线时感测连接到字线的每一DRAM单元。可基于此DRAM操作性质来确定DRAM页面大小。为避免与重复执行相对较小数据块的感测、锁存及控制的数字逻辑电路系统相关联的不合理负担，典型DRAM页面大小趋向于是相当大的。例如，典型DRAM页面大小可为2048个字节。
相反地，当激活电路300-a中的一行FeRAM单元时，激活每一选择组件330-a以将铁电电容器320-a的端子连接到数字线350-a，同时将铁电电容器320-a的另一端子连接到极板线360-a。极板线360-a可结合铁电电容器320-a的极板之间的铁电材料的性质来防止铁电电容器320-a在连接到数字线350-a后放电。通过变动到极板线360-a的电压来操作FeRAM单元310-a可称为“移动单元极板”。因此，可一次感测连接到字线340-a的FeRAM单元的子集，而无需感测连接到字线340-a的全部FeRAM单元。FeRAM单元操作的此性质可用于提供小于典型DRAM页面大小的FeRAM页面大小。例如，典型FeRAM页面大小可为64个字节。较小页面大小可允许高效操作FeRAM单元，其通常需要高于DRAM单元的操作的电力。较小页面大小可促进FeRAM装置的操作期间的有效能量使用，这是因为在信息的相关联变化较小时，可能仅需激活FeRAM阵列的小部分。此外，FeRAM单元阵列的页面大小可取决于利用FeRAM操作的数据及命令的性质而变动。
在一些存储器装置架构(其包含DRAM)中，存储器单元可随时间损失其存储状态，除非其由外部电源周期性地刷新。例如，具有线性/仿线性材料的带电电容器会变成随时间通过泄漏电流来放电以导致存储信息损失。这些易失性存储器装置的刷新速率可相对较高(例如，DRAM阵列每秒进行数十次刷新操作)，其可导致大量系统电力消耗。随着存储器阵列不断增大，增加电力消耗会抑制存储器系统或子系统内的存储器阵列的部署或操作(例如电力供应、发热、材料极限等等)，依赖例如电池的有限电源的移动装置尤其这样。
如上文所讨论，铁电存储器装置可提供归因于其节能可变页面大小操作及铁电电容器的非易失性(例如归因于无刷新操作的近零待机电力)的益处，其可增加电池寿年且允许例如待机或未供电(例如“切断”)状态后的实时激活操作或较高存储器面密度及低系统电力消耗的特征。非易失性存储器系统或子系统的此类特征可(例如)实现在移动环境中运行桌上应用程序。
图4说明支持根据本发明的实施例的非易失性存储器系统或子系统的示范性系统400。系统400可为参考图1所描述的系统100的实例且可包含装置410。装置410可为参考图1所描述的装置105的实例。装置410可包含SoC/处理器450、存储器子系统420及存储装置460。SoC/处理器450可为参考图1所描述的SoC/处理器130的实例。
存储器子系统420可为参考图1所描述的存储器装置180的实例。存储装置460可为参考图1所描述的存储器装置175的实例。SoC/处理器450可经配置以经由总线480与存储装置460一起操作且经由总线470及475与存储器子系统420一起操作。在一些实例中，总线480可经配置以支持外围组件互连快速(PCIe)、总线470低功率双倍数据速率(LPDDR)命令及地址(CA)及总线475LPDDR输入/输出(I/O)。在一些实例中，存储器子系统420可为DRAM阵列中的一或多者。如上文所讨论，DRAM单元会随时间损失其存储状态，除非其由外部电源周期性地刷新。DRAM装置的刷新速率可相对较高，其可导致相对于其它存储器技术的较高电力消耗。随着DRAM存储器阵列不断增大，增加电力消耗会抑制存储器子系统420中的DRAM存储器阵列的部署或操作(例如电力供应、发热、材料极限等等)，依赖例如电池的有限电源的移动装置尤其如此。
在一些实例中，存储器子系统420可为FeRAM阵列中的一或多者。在其它实例中，存储器子系统420可为采用不同于FeRAM的非易失性存储器技术的其它种类的非易失性存储器装置。如上文所讨论，FeRAM阵列可归因于铁电电容器的非易失性而提供相较于DRAM阵列的益处，尤其在其中电池电力消耗可为主要考虑因素的移动系统中。此外，FeRAM的非易失性可提供额外益处来应对电力中断的时间以不损失驻留于易失性DRAM阵列中的数据。但是，包含FeRAM阵列的存储器子系统会影响系统操作的其它方面或总线470及475的设计及集成，这是因为FeRAM可呈现不同于DRAM阵列的特性，例如数据存取中涉及的延迟、页面大小等等。另外，能够提供能够与旧组件通信或使用旧协议(例如，经由总线470及475)的替代解决方案可增加可受益于FeRAM技术的应用的数量。
在一些情况中，一种设备(例如存储器子系统420)可包含：第一存储器阵列，其可包含具有第一页面大小的非易失性存储器单元；第二存储器阵列，其可经配置以基于与芯片上系统(SoC)或处理器相关联的第二页面大小来存储数据，其中所述第二页面大小可为所述第一页面大小的超集；及第三存储器阵列，其包含至少部分以所述第二页面大小配置的易失性存储器单元。所述设备也可包含控制器，其经配置以与所述SoC或处理器、所述第一存储器阵列、所述第二存储器阵列及所述第三存储器阵列介接。在一些情况中，所述控制器可经操作以：从所述SoC或处理器接收用于存取所述第一存储器阵列的存储器操作命令；确定与所述存储器操作命令相关联的数据是否可存储于所述第二存储器阵列处，其中所述确定可基于存储于所述第二存储器阵列处的一或多个标记；及基于与所述存储器操作命令相关联的所述数据是否可存储于所述第二存储器阵列处的所述确定来在所述第一存储器阵列或所述第二存储器阵列处执行所述存储器操作命令。
图5说明支持根据本发明的实施例的非易失性存储器系统或子系统的示范性系统。系统500可为参考图4所描述的系统400的实例且可包含装置510。装置510可为参考图4所描述的装置410的实例。装置510可包含SoC/处理器550、存储器子系统520及存储装置560。SoC/处理器550可为参考图4所描述的SoC/处理器450的实例。存储器子系统520可为参考图4所描述的存储器子系统420的实例。存储装置560可为参考图4所描述的存储装置460的实例。总线580可为参考图4所描述的总线480的实例且SoC/处理器550可经配置以经由总线580与存储装置560一起操作。总线570可为参考图4所描述的总线470的实例。总线575可为参考图4所描述的总线475的实例。SoC/处理器550可经配置以经由总线570及575与存储器子系统520一起操作。在一些实例中，SoC/处理器550可经配置以具有布置在相同衬底上以充当高速缓冲存储器555的局部存储器阵列。
存储器子系统520可包含非易失性存储器525、虚拟存储器库535及接口控制器530。非易失性存储器525可为参考图1所描述的存储器装置180的实例。虚拟存储器库535可为参考图1所描述的存储器装置170的实例。接口控制器530可为参考图1所描述的接口控制器120的实例。接口控制器530可经配置以经由总线570及575与SoC/处理器550一起操作。总线570及575可分别为参考图4所描述的总线470及475的实例。在一些实例中，虚拟存储器库535可由DRAM单元构建且经配置以依据LPDDR规格操作；例如，页面大小、时序要求等等可基于LPDDR规格，使得虚拟存储器库535可促进与旧组件或使用旧协议的操作，例如经由总线570及575。另外，接口控制器530可经配置以经由总线571及576与非易失性存储器525一起操作。在一些实例中，接口控制器530可包含虚拟存储器库535。与虚拟存储器库535合作的接口控制器530可经配置以依据LPDDR规格(例如页面大小、时序要求等等)来与SoC/处理器550一起操作。
在一些实例中，存储器子系统520可进一步包含缓冲器540。在一些实例中，缓冲器540可构建为DRAM缓冲器。缓冲器540可为参考图1所描述的存储器装置170或180的实例。另外，接口控制器530可经配置以经由总线572及577与缓冲器540一起操作。在一些实例中，总线572可为缓冲器CA总线。在一些实例中，总线577可为接口(IF)缓冲器I/O总线。接口控制器530及总线572及577可经配置以可与涉及DRAM的协议(例如LPDDR页面大小及时序)兼容。在一些实例中，SoC/处理器550可经配置以直接经由总线575与缓冲器540一起操作。在一些实例中，缓冲器540可经配置以具有可与总线575兼容且因此可由SoC/处理器550直接存取的页面大小。
存在于存储器系统域中的缓冲器540可经配置以操作为SoC/处理器550内的高速缓冲存储器555的扩增。在一些实例中，缓冲器540的容量可为约256兆字节。在一些实例中，可基于SoC/处理器550中的高速缓冲存储器555的大小来确定缓冲器540的容量。缓冲器540的相对较小容量可因潜在较小寄生组件(例如与金属线相关联的电感)而使存储器子系统520可比较大容量的典型DRAM表现更好。缓冲器540的较小容量可在减少与周期性刷新操作相关联的系统电力消耗方面提供额外益处。
存储器子系统520可实施成包含单芯片型式及多芯片型式的各种配置。单芯片型式可包含单一芯片上的接口控制器530、虚拟存储器库535及非易失性存储器525。在一些实例中，缓冲器540可包含于单一芯片中。相比来说，多芯片型式可使存储器子系统520中的每一组成部分(即，接口控制器530、虚拟存储器库535、非易失性存储器525及缓冲器540)分别位于单个芯片中。多芯片型式的变型可包含具有虚拟存储器库535及接口控制器530两者的芯片。此外，多芯片型式可进一步包含实施在单独芯片上的缓冲器540。变型可具有包含虚拟存储器库535的缓冲器540。在又一实例中，多芯片型式可包含相同芯片上的非易失性存储器及缓冲器。在一些实例中，非易失性存储器阵列可包含DRAM单元阵列。在一些情况中，接口控制器530、虚拟存储器库535及缓冲器540可安置在相同芯片上。
在一些实例中，非易失性存储器525可为具有局部存储器控制器526的FeRAM阵列。在一些实例中，非易失性存储器525可称为比存储装置560更靠近于SoC/处理器550的非易失性存储器。作为靠近存储器的非易失性存储器525可(例如)限制或避免可与从存储装置560检索数据相关联的负担。
在一些实例中，非易失性存储器525的容量可为约32吉字节。非易失性存储器525可在意外断电后保存重要信息以取代存取存储装置560，其中存取存储装置560可与非所要延迟相关联。非易失性存储器525的局部存储器控制器526可经配置以确定非易失性存储器525的可变页面大小。在一些实例中，FeRAM的页面大小可小于LPDDR DRAM的页面大小且LPDDR DRAM的页面大小可为FeRAM的页面大小的超集。LPDDR DRAM页面大小的实例可为2048个字节且FeRAM页面大小的实例可为64个字节。接口控制器530可经配置以经由总线571及576与非易失性存储器525一起操作。在一些实例中，总线571可为FeRAM CA总线。在一些实例中，总线576可为FeRAM接口(IF)总线。接口控制器530及总线572及576可经配置以可与非易失性存储器525的页面大小兼容。
在一些情况中，一种设备可包含：第一存储器阵列，其包含具有第一页面大小的非易失性存储器单元；第一控制器，其与所述第一存储器阵列耦合且经配置以与芯片上系统(SoC)或处理器介接；及第二存储器阵列，其经由所述第一控制器与所述第一存储器阵列耦合且经配置以基于与所述SoC或处理器相关联的第二页面大小来存储数据，其中所述第二页面大小是所述第一页面大小的超集。在一些情况中，所述设备可进一步包含与所述第一控制器耦合的第三存储器阵列，其中所述第三存储器阵列至少部分以所述第二页面大小配置。在一些情况中，所述第二存储器阵列、所述第三存储器阵列及所述第一控制器安置在相同芯片上。在一些情况中，所述第一页面大小是可配置的。
在一些情况中，所述第三存储器阵列耦合到所述SoC或处理器。在一些情况中，所述第三存储器阵列覆盖在所述SoC或处理器上。在一些情况中，所述第三存储器阵列包含易失性存储器单元。在一些情况中，所述第一存储器阵列及所述第三存储器阵列安置在第一芯片上。在一些情况中，所述第一存储器阵列包含所述第三存储器阵列。在一些情况中，所述第一存储器阵列、所述第一控制器及所述第二存储器阵列安置在第一芯片上。在一些情况中，所述设备可进一步包含所述SoC或处理器，其中所述SoC或处理器经由所述第一控制器与所述第一存储器阵列耦合，且其中所述SoC或处理器安置在与所述第一芯片分离的第二芯片上。在一些情况中，所述设备可进一步包含额外存储器阵列，其包含与所述SoC或处理器耦合的非易失性存储器单元。在一些情况中，所述额外存储器阵列包含与所述SoC或处理器耦合的第一群组的非易失性存储器单元及经由所述第一群组的非易失性存储器单元与所述SoC或处理器耦合的第二群组的非易失性存储器单元。
在一些情况中，所述SoC或处理器包含配置为所述SoC或处理器处的高速缓冲存储器的局部存储器阵列。在一些情况中，所述设备可进一步包含第二控制器，其与所述所述第一存储器阵列耦合且安置在与所述第一存储器阵列相同的芯片上，其中所述第二控制器经配置以确定所述第一存储器阵列的所述第一页面大小。在一些情况中，所述第二存储器阵列经配置以根据所述第一存储器阵列的所述第一页面大小来存储数据。在一些情况中，所述第二存储器阵列经配置以存储第一标记，所述第一标记指示所述第二存储器阵列的一或多个部分存储来自所述第一存储器阵列的有效数据。在一些情况中，所述第二存储器阵列经配置以存储第二标记，所述第二标记指示所述第二存储器阵列的一或多个部分存储不同于所述第一存储器阵列的数据。在一些情况中，所述第一控制器包含所述第二存储器阵列，且其中所述第一控制器及所述第二存储器阵列安置在相同芯片上。
在一些情况中，一种设备可包含：第一存储器阵列，其包含具有第一页面大小的非易失性存储器单元；局部控制器，其与所述第一存储器阵列耦合且经配置以与芯片上系统(SoC)或处理器介接；第二存储器阵列，其与所述局部控制器耦合且经配置以基于第二页面大小来存储数据，所述第二页面大小是所述第一页面大小的超集；及第三存储器阵列，其与所述局部控制器耦合且经配置以至少部分根据所述第二页面大小来存储数据。在一些情况中，所述第二存储器阵列、所述第三存储器阵列及所述局部控制器安置在相同芯片上。在一些情况中，所述第一页面大小是可配置的。在一些情况中，所述第二页面大小与所述SoC或处理器相关联。在一些情况中，所述第三存储器阵列耦合到所述SoC或处理器。
在一些情况中，一种设备可包含：第一存储器阵列，其包含具有第一页面大小的非易失性存储器单元；第二存储器阵列，其经配置以基于与芯片上系统(SoC)或处理器相关联的第二页面大小来存储数据，其中所述第二页面大小是所述第一页面大小的超集；第三存储器阵列，其包含至少部分以所述第二页面大小配置的易失性存储器单元；及控制器，其经配置以与所述SoC或处理器、所述第一存储器阵列、所述第二存储器阵列及所述第三存储器阵列介接，其中所述控制器可经操作以：从所述SoC或处理器接收用于存取所述第一存储器阵列的存储器操作命令；确定与所述存储器操作命令相关联的数据是否存储于所述第二存储器阵列处，其中所述确定是基于存储于所述第二存储器阵列处的一或多个标记；及基于与所述存储器操作命令相关联的所述数据是否存储于所述第二存储器阵列处的所述确定来在所述第一存储器阵列或所述第二存储器阵列处执行所述存储器操作命令。
在一些情况中，所述第二存储器阵列、所述第三存储器阵列及所述接口控制器安置在相同芯片上。在一些情况中，所述第一页面大小是可配置的。在一些情况中，所述控制器可经操作以：检测各自指示所述第二存储器阵列的部分存储来自所述第一存储器阵列的有效数据的一或多个第一标记；或检测各自指示所述第二存储器阵列的部分存储不同于所述第一存储器阵列的数据的一或多个第二标记；或检测所述第一标记的一或多者及所述第二标记中的一或多者。在一些情况中，所述存储器操作命令包含读取命令。在一些情况中，所述控制器可经操作以确定与所述存储器操作命令相关联的数据存储于所述第三存储器阵列处，其中所述第三存储器阵列至少部分以所述第二页面大小配置；其中所述控制器可经进一步操作以基于确定与所述存储器操作命令相关联的数据存储于所述第三存储器阵列处来自所述第三存储器阵列找取数据且基于找取所述数据来将数据发送到所述SoC或处理器。
在一些情况中，所述控制器可经操作以：确定与所述存储器操作命令相关联的数据存储于所述第三存储器阵列处，其中所述第三存储器阵列至少部分以所述第二页面大小配置；及引起所述SoC或处理器直接存取所述第三存储器阵列。在一些情况中，所述第一控制器可经操作以：基于确定与所述存储器操作命令相关联的数据存储于所述第二存储器阵列处来自所述第二存储器阵列找取数据；及基于找取所述数据来将所述数据发送到所述SoC或处理器。在一些情况中，所述第一控制器可经操作以：基于确定与所述存储器操作命令相关联的数据是否存储于所述第二存储器阵列处来自所述第一存储器阵列找取数据；将数据存储于所述第二存储器阵列的一或多个部分中；更新指示有效数据存储于所述第二存储器阵列的所述一或多个部分中的所述一或多个第一标记；及基于找取所述数据来将所述数据发送到所述SoC或处理器。
在一些情况中，所述存储器操作命令包含写入命令。在一些情况中，所述第一控制器可经操作以：将数据存储于所述第二存储器阵列的一或多个部分中；及更新指示所述第二存储器阵列的部分存储不同于所述第一存储器阵列的数据的所述一或多个第二标记。在一些情况中，来自所述SoC或处理器的所述存储器操作命令包含以下命令：基于所述SoC或处理器在时间间隔期间尝试存取的次数来将数据自所述第二存储器阵列写入到所述第一存储器阵列或所述第三存储器阵列。在一些情况中，所述第一控制器可经操作以基于所述尝试存取次数小于阈值来将数据存储于所述第一存储器阵列处。在一些情况中，所述阈值包含时间值、计数值、时钟或其任何组合中的至少一者。在一些情况中，所述第一控制器可经操作以基于所述尝试存取次数等于或大于阈值来将数据存储于所述第三存储器阵列处。在一些情况中，所述阈值包含时间值、计数值、时钟或其任何组合中的至少一者。
在一些情况中，一种设备(例如存储器子系统520)可包含用于从SoC或处理器接收用于存取第一存储器阵列的存储器操作命令的构件。在一些情况中，所述设备可包含用于确定与所述存储器操作命令相关联的数据是否可存储在第二存储器阵列处的构件，其中所述确定可基于存储于所述第二存储器阵列处的一或多个标记。在一些情况中，所述设备可包含用于基于与所述存储器操作命令相关联的所述数据是否可存储于所述第二存储器阵列处的所述确定来在所述第一存储器阵列或所述第二存储器阵列处执行所述存储器操作命令的构件。
图6说明支持根据本发明的实施例的非易失性存储器系统或子系统的协议的示范性示意图。图6结合图5中所展示的各种组件来展示虚拟存储器库635及其细节的方面。虚拟存储器库635可为参考图5所描述的虚拟存储器库535的实例。如上文所说明，虚拟存储器库635可安置在与接口控制器530相同的芯片上。虚拟存储器库635可经配置以具有多个部分655，其中每一部分655-a、655-b及655-c等等可对应于非易失性存储器525的页面大小。参考图5中所描绘的组件的操作来描述图6的实例。
部分655的串接系列可经配置以表示可与经由总线570及575与SoC/处理器550一起操作兼容的页面大小645。在一些实例中，每一部分655可表示64个字节且页面大小645可表示2048个字节。在此类情况中，655的32个部分的串接将构建一组数据，其具有对应于页面大小645的2048个字节的页面大小，使得接口控制器530可经由总线570及575与SoC/处理器550一起操作。因此，与接口控制器530一起操作的虚拟存储器库635可以与总线570及575兼容的方式在SoC/处理器550与非易失性存储器525之间延续。
为了简化说明图，图6的实例展示表示可与同SoC/处理器550一起操作兼容的数据单元的一页存储器。所属领域的技术人员应了解，虚拟存储器库635可经配置以具有多个此数据单元以取决于待支持的应用存储器子系统的种类、非易失性存储器525的容量及缓冲器540的容量等等而优化存储器子系统520的性能。在一些实例中，虚拟存储器库635可配置有8个数据单元。
在一些实例中，接口控制器530可经由总线570从SoC/处理器550接收存储器操作命令。存储器操作命令可为读取命令。随后，接口控制器530可确定与读取命令相关联的数据是否存在于虚拟存储器库635的一或多个部分655中。在确定数据是否存在于虚拟存储器库635的一或多个部分655中时，接口控制器530可检测指示有效数据存储于虚拟存储器库635的一或多个部分655中的有效/无效标记665。如果数据存在于虚拟存储器库635的一或多个部分655中，那么接口控制器530可从虚拟存储器库635检索数据且经由575将数据发送到SoC/处理器550。此操作可与LPDDR规格兼容完成且SoC/处理器550可因此操作，这是因为数据已存在于虚拟存储器库635中且页面大小645与LPDDR规格兼容。因此，接口控制器530可不必存取非易失性存储器525。
相比来说，当数据不存在于虚拟存储器库635的一或多个部分655中时，接口控制器530可存取非易失性存储器525且将数据存储于虚拟存储器库635的一或多个部分655中，同时也将数据发送到SoC/处理器550。接口控制器530可更新指示有效数据是存储于虚拟存储器库635的一或多个部分655中的有效/无效标记665，以通过检测有效/无效标记665来实现有效数据的未来使用。此操作会招致额外延迟时间，其可归因于接口控制器530从非易失性存储器525检索数据的事实而与LPDDR规格不兼容。因此，可通知SoC/处理器550预期比LPDDR规格长的延迟，以使数据可经由总线575用于SoC/处理器550。
在一些实例中，接口控制器530可确定与读取命令相关联的数据是存储于缓冲器540处。随后，接口控制器530可从缓冲器540检索数据，且经由总线575将数据发送到SoC/处理器550。在一些情况中，SoC/处理器550可直接存取缓冲器540。由于缓冲器540可经配置以与总线570及575一起操作，所以此操作可与LPDDR规格兼容，且SoC/处理器550可相应地操作。
在其它实例中，接口控制器530可经由总线570从SoC/处理器550接收存储器操作命令。存储器操作命令可为写入命令。随后，接口控制器530在经由总线575从SoC/处理器550接收数据后，将数据存储于虚拟存储器库的一或多个部分中。接着，接口控制器530可确定经存储于虚拟存储器库635的一或多个部分655中的数据可不同于来自非易失性存储器525的数据。因此，接口控制器530可更新各自指示虚拟存储器库635的部分655具有不同于经存储在非易失性存储器525中的数据的数据的改变标记675。改变标记675可用于向接口控制器530指示虚拟存储器库635的哪些部分655中的数据存储回到非易失性存储器525。此可允许接口控制器530在不耗费资源来存储已存在于非易失性存储器525中的相同数据的情况下，存储由SoC/处理器550改变的数据内容。应了解，来自SoC/处理器550的写入命令在不涉及非易失性存储器525的情况下写入到虚拟存储器库635，且因此可根据LPDDR规格来完成，且SoC/处理器550可相应地操作。
在一些实例中，接口控制器530可从SoC/处理器550接收存储器操作命令。存储器操作命令可与关闭虚拟存储器库635中的一页数据相关联，且接口控制器530因此可在关闭前确定存储数据页的位置。接口控制器530可经配置以监测且识别虚拟存储器库635的内容。接口控制器530可经配置以具有计数器，其记录SoC/处理器550在特定时间间隔期间尝试存取虚拟存储器库635的内容的次数。如果计数器表明SoC/处理器550尝试存取的次数小于预定阈值，那么接口控制器530可将已被修改的虚拟存储器库635的内容存储于非易失性存储器525中。接口控制器530可在确定内容未被修改后舍弃虚拟存储器库635的内容。另一方面，如果计数器表明SoC/处理器550尝试存取的次数等于或大于预定阈值，那么接口控制器530可将数据存储于缓冲器540中。另外，计数器可经配置以在SoC/处理器550尝试存取的次数小于预定阈值时，设置绕过指示符，以绕过将虚拟存储器库635的内容保存到缓冲器540。接着，绕过指示符可用于将虚拟存储器库635的经修改内容直接保存到非易失性存储器525。所属领域的技术人员应能够鉴于非易失性存储器系统或子系统操作的其它方面(例如SoC/处理器的高速缓冲存储器操作、缓冲器容量等等)来设计接口控制器的各种准则(例如包含计数值、时钟、时段等等的准则)以满足总体要求。
接口控制器530管理数据的操作可通过限制对FeRAM阵列的实际读取或写入循环来防止对非易失性存储器525(例如FeRAM阵列)的损害。例如，当数据可在虚拟存储器库635或缓冲器540中取得时，接口控制器530可在实际上不存取非易失性存储器525的情况下产生到SoC/处理器550的数据。另外，当可适当将数据存储于缓冲器540中或舍弃数据时，接口控制器530可避免将数据存储到非易失性存储器525。通过接口控制器530的此数据管理可受益于FeRAM可靠性方面，这是因为FeRAM单元可具有相较于DRAM单元的有限耐久性，即，FeRAM单元可具有在其整个寿命中可支持的有限读取或写入循环次数，而DRAM单元可具有无限或实际上无限耐久性。在一些情况中，FeRAM阵列的耐久性可能不足以用于其中小部分FeRAM单元经受其耐久性极限的一些部署或使用。例如，FeRAM单元可具有适合于许多典型电子应用的耐久性极限；但是，恶意攻击(例如，归因于计算机病毒或未授权存取)会试图通过不断读取或写入小部分FeRAM单元直到其达到其耐久性极限来破坏FeRAM。因此，管理数据的接口控制器530能够通过避免此恶意攻击或有效管理与非易失性存储器525相关联的损耗平衡来减轻FeRAM单元操作所涉及的风险。
图7展示说明用于操作根据本发明的实施例的非易失性存储器系统或子系统的方法700的流程图。方法700的操作可由参考图1所描述的接口控制器120或参考图5所描述的接口控制器530实施，如本文中所描述。
在框705中，接口控制器530可从芯片上系统(SoC)或处理器接收用于存取可包含非易失性存储器单元的第一存储器阵列的存储器操作命令，第一存储器阵列具有第一页面大小。可根据参考图1到6所描述的方法来执行框705的操作。
在框710中，接口控制器530可确定与存储器操作命令相关联的数据是否可存储于具有可基于SoC或处理器的第二页面大小的第二存储器阵列中，其中确定可基于存储于第二存储器阵列处的一或多个标记。可根据参考图1到6所描述的方法来执行框710的操作。
在框715中，接口控制器530可在第一存储器阵列、第二存储器阵列或第三存储器阵列处执行存储器操作命令，第三存储器阵列可与接口控制器耦合且可包含易失性存储器单元，其中可基于与存储器操作命令相关联的数据是否存储于第二存储器阵列处的确定来执行存储器操作命令。可根据参考图1到6所描述的方法来执行框715的操作。
本发明描述一种用于执行一个或若干方法(例如方法700)的设备。所述设备可包含：用于在接口控制器处从芯片上系统(SoC)或处理器接收用于存取可包含非易失性存储器单元的第一存储器阵列的存储器操作命令的构件，所述第一存储器阵列具有第一页面大小；用于确定与所述存储器操作命令相关联的数据是否可存储于具有可基于所述SoC或处理器的第二页面大小的第二存储器阵列处的构件，其中所述确定可基于存储于所述第二存储器阵列处的一或多个标记；及用于在所述第一存储器阵列、所述第二存储器阵列或第三存储器阵列处执行所述存储器操作命令的构件，所述第三存储器阵列可与所述接口控制器耦合且可包含易失性存储器单元，其中可基于与所述存储器操作命令相关联的所述数据是否可存储于所述第二存储器阵列处的所述确定来执行所述存储器操作命令。
本发明描述另一种用于执行一种或若干种方法(例如方法700)的设备。所述设备可包含第一存储器阵列、第二存储器阵列、第三存储器阵列及接口控制器，所述接口控制器与芯片上系统(SoC)或处理器电子通信，其中所述接口控制器可经操作以：在所述接口控制器处从所述SoC或处理器接收用于存取可包含非易失性存储器单元的所述第一存储器阵列的存储器操作命令，所述第一存储器阵列具有第一页面大小；确定与所述存储器操作命令相关联的数据是否可存储于具有可基于所述SoC或处理器的第二页面大小的所述第二存储器阵列处，其中所述确定可基于存储于所述第二存储器阵列处的一或多个标记；及在所述第一存储器阵列、所述第二存储器阵列或所述第三存储器阵列处执行所述存储器操作命令，所述第三存储器阵列可与所述接口控制器耦合且可包含易失性存储器单元，其中可基于与所述存储器操作命令相关联的所述数据是否可存储于所述第二存储器阵列处的所述确定来执行所述存储器操作命令。
本文中所描述的方法700及设备的一些实例可进一步包含用于以下操作的过程、特征、构件或指令：检测各自可指示所述第二存储器阵列的部分存储来自所述第一存储器阵列的有效数据的一或多个第一标记；或检测各自可指示所述第二存储器阵列的部分存储可不同于所述第一存储器阵列的数据的一或多个第二标记；或检测所述第一标记中的一或多者及所述第二标记中的一或多者。
在本文中所描述的方法700及设备的一些实例中，所述存储器操作命令可包含读取命令。本文中所描述的方法700及设备的一些实例可进一步包含用于确定与所述存储器操作命令相关联的数据可存储于所述第三存储器阵列处的过程、特征、构件或指令，其中所述第三存储器阵列可至少部分以所述第二页面大小配置。本文中所描述的方法700及设备的一些实例可进一步包含用于基于确定与所述存储器操作命令相关联的数据可存储于所述第三存储器阵列处来自所述第三存储器阵列找取数据的过程、特征、构件或指令。本文中所描述的方法700及设备的一些实例可进一步包含用于基于找取所述数据来将数据发送到所述SoC或处理器的过程、特征、构件或指令。
本文中所描述的方法700及设备的一些实例可进一步包含用于确定与所述存储器操作命令相关联的数据可存储于所述第三存储器阵列处的过程、特征、构件或指令，其中所述第三存储器阵列可至少部分以所述第二页面大小配置。本文中所描述的方法700及设备的一些实例可进一步包含用于直接从所述SoC或处理器存取所述第三存储器阵列的过程、特征、构件或指令。
本文中所描述的方法700及设备的一些实例可进一步包含用于基于确定与所述存储器操作命令相关联的数据可存储于所述第二存储器阵列处来自所述第二存储器阵列找取数据的过程、特征、构件或指令。本文中所描述的方法700及设备的一些实例可进一步包含用于基于找取所述数据来将所述数据发送到所述SoC或处理器的过程、特征、构件或指令。
本文中所描述的方法700及设备的一些实例可进一步包含用于基于确定与所述存储器操作命令相关联的数据可存储于所述第二存储器阵列处来自所述第一存储器阵列找取数据的过程、特征、构件或指令。本文中所描述的方法700及设备的一些实例可进一步包含用于将数据存储于所述第二存储器阵列的一或多个部分中的过程、特征、构件或指令。本文中所描述的方法700及设备的一些实例可进一步包含用于更新指示有效数据存储于所述第二存储器阵列的所述一或多个部分中的所述一或多个第一标记的过程、特征、构件或指令。本文中所描述的方法700及设备的一些实例可进一步包含用于基于找取所述数据来将所述数据发送到所述SoC或处理器的过程、特征、构件或指令。
在本文中所描述的方法700及设备的一些实例中，所述存储器操作命令可包含写入命令。本文中所描述的方法700及设备的一些实例可进一步包含用于将数据存储于所述第二存储器阵列的一或多个部分中的过程、特征、构件或指令。本文中所描述的方法700及设备的一些实例可进一步包含用于更新指示所述第二存储器阵列的部分存储可不同于所述第一存储器阵列的数据的所述一或多个第二标记的过程、特征、构件或指令。
在本文中所描述的方法700及设备的一些实例中，来自所述SoC或处理器的所述存储器操作命令可包含以下命令：基于所述SoC或处理器在时间间隔期间尝试存取的次数来将数据从所述第二存储器阵列写入到所述第一存储器阵列或所述第三存储器阵列。
本文中所描述的方法700及设备的一些实例可进一步包含用于基于所述尝试存取次数小于阈值来将数据存储于所述第一存储器阵列处的过程、特征、构件或指令。在本文中所描述的方法700及设备的一些实例中，所述阈值可包含时间值、计数值、时钟或其任何组合中的至少一者。本文中所描述的方法700及设备的一些实例可进一步包含用于基于所述尝试存取次数等于或大于阈值来将数据存储于所述第三存储器阵列处的过程、特征、构件或指令。
在一些实施例中，揭示一种用于非易失性存储器系统或子系统的方法。所述方法可包含：在接口控制器处从芯片上系统(SoC)或处理器接收用于存取包括非易失性存储器单元的第一存储器阵列的存储器操作命令，所述第一存储器阵列具有第一页面大小；确定与所述存储器操作命令相关联的数据是否存储于具有基于所述SoC或处理器的第二页面大小的第二存储器阵列处，其中所述确定是基于存储于所述第二存储器阵列处的一或多个标记；及在所述第一存储器阵列、所述第二存储器阵列或第三存储器阵列处执行所述存储器操作命令，所述第三存储器阵列与所述接口控制器耦合且包括易失性存储器单元，其中基于与所述存储器操作命令相关联的所述数据是否存储于所述第二存储器阵列处的所述确定来执行所述存储器操作命令。
在一些情况中，所述第二存储器阵列、所述第三存储器阵列及所述接口控制器安置在相同芯片上。在一些情况中，所述第二页面大小是可配置的所述第一页面大小的超集。在一些情况中，确定与所述存储器操作命令相关联的数据是否存储于所述第二存储器阵列处包含：检测各自指示所述第二存储器阵列的部分存储来自所述第一存储器阵列的有效数据的一或多个第一标记；或检测各自指示所述第二存储器阵列的部分存储不同于所述第一存储器阵列的数据的一或多个第二标记；或检测所述第一标记中的一或多者及所述第二标记中的一或多者。
在一些情况中，所述存储器操作命令包含读取命令。在一些情况中，所述方法可进一步包含：确定与所述存储器操作命令相关联的数据存储于所述第三存储器阵列处，其中所述第三存储器阵列至少部分以所述第二页面大小配置；其中执行所述存储器操作命令包含：基于确定与所述存储器操作命令相关联的数据存储于所述第三存储器阵列处来自所述第三存储器阵列找取数据；及基于找取所述数据来将数据发送到所述SoC或处理器。在一些情况中，所述方法可进一步包含：确定与所述存储器操作命令相关联的数据存储于所述第三存储器阵列处，其中所述第三存储器阵列至少部分以所述第二页面大小配置；及从所述SoC或处理器直接存取所述第三存储器阵列。
在一些情况中，执行所述存储器操作命令包含：基于确定与所述存储器操作命令相关联的数据存储于所述第二存储器阵列处来自所述第二存储器阵列找取数据；及基于找取所述数据来将所述数据发送到所述SoC或处理器。在一些情况中，执行所述存储器操作命令包含：基于确定与所述存储器操作命令相关联的数据是否存储于所述第二存储器阵列处来自所述第一存储器阵列找取数据；将数据存储于所述第二存储器阵列的一或多个部分中；更新指示有效数据存储于所述第二存储器阵列的所述一或多个部分中的所述一或多个第一标记；及基于找取所述数据来将所述数据发送到所述SoC或处理器。
在一些情况中，所述存储器操作命令包含写入命令。在一些情况中，执行所述存储器操作命令包含：将数据存储于所述第二存储器阵列的一或多个部分中；及更新指示所述第二存储器阵列的部分存储不同于所述第一存储器阵列的数据的所述一或多个第二标记。在一些情况中，来自所述SoC或处理器的所述存储器操作命令包含以下命令：基于所述SoC或处理器在时间间隔期间尝试存取的次数来将数据从所述第二存储器阵列写入到所述第一存储器阵列或所述第三存储器阵列。在一些情况中，执行所述存储器操作命令包含：基于所述尝试存取次数小于阈值来将数据存储于所述第一存储器阵列处。在一些情况中，所述阈值包含时间值、计数值、时钟或其任何组合中的至少一者。在一些情况中，执行所述存储器操作命令包含：基于所述尝试存取次数等于或大于阈值来将数据存储于所述第三存储器阵列处。在一些情况中，所述阈值包含时间值、计数值、时钟或其任何组合中的至少一者。
应注意，上文所描述的方法描述可行实施方案，且可重新布置或否则修改操作及步骤且其它实施方案是可行的。此外，可组合来自两种或两种以上方法的特征。
可使用各种不同技术中的任何者来表示本文中所描述的信息及信号。例如，可在以上描述中提及的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合表示。一些图可将信号说明为单个信号；但是，所属领域的技术人员应了解，信号可表示信号的总线，其中总线可具有各种位宽。
如本文中所使用，术语“虚拟接地”是指使电压保持为约零伏特(0V)但不与接地直接连接的电路的节点。因此，虚拟接地的电压会暂时波动且在稳定状态中恢复到约0V。可使用各种电子电路组件(例如由运算放大器及电阻器组成的分压器)来实施虚拟接地。其它实施方案也是可行的。“虚拟接地”意味着连接到约0V。
术语“电子通信”及“耦合”是指支持组件之间的电子流动的组件之间的关系。此可包含组件之间的直接连接或可包含中间组件。彼此电子通信或耦合的组件可有源地交换电子或信号(例如，在赋能电路中)或可不有源地交换电子或信号(例如，在去能电路中)但可经配置及操作以在对电路供能后交换电子或信号。举例来说，经由开关(例如晶体管)物理连接的两个组件是电子通信的或可为耦合的，不论开关的状态如何(即，断开或闭合)。
本文中所讨论的一个或若干晶体管可表示场效应晶体管(FET)且包括具有源极、漏极与栅极的三端装置。端子可通过导电材料(例如金属)连接到其它电子组件。源极及漏极可为导电的且可包括重掺杂(例如简并)半导体区域。源极及漏极可由轻掺杂半导体区域或沟道分离。如果沟道是n型(即，大多数载子是电子)，那么FET可称为n型FET。如果沟道是p型(即，大多数载子是空穴)，那么FET可称为p型FET。沟道可由绝缘栅极氧化物覆盖。可通过将电压施加到栅极来控制沟道导电性。例如，将正电压或负电压分别施加到n型FET或p型FET可导致沟道变成导电的。当将大于或等于晶体管阈值电压的电压施加到晶体管栅极时，晶体管可“接通”或“被激活”。当将小于晶体管阈值电压的电压施加到晶体管栅极时，晶体管可“切断”或“被取消激活”。
本文结合附图所陈述的具体实施方式描述实例性配置且不表示可被实施或在发明申请专利范围的范围内的全部实例。本文中所使用的术语“示范性”意谓“充当实例、例项或说明”且不是“优选的”或“优于其它实例”。具体实施方式包含用于促进描述技术的理解的特定细节。但是，可在没有这些特定细节的情况下实践这些技术。在一些例子中，以框图形式展示熟知的结构及装置以避免使描述实例的概念模糊。
在附图中，类似组件或特征可具有相同元件符号。此外，可通过使元件符号后接短划线及区别类似组件的第二符号来区别相同类型的各种组件。如果只有第一元件符号用于说明书中，那么不管第二元件符号如何，描述可应用于具有相同第一元件符号的类似组件中的任一者。
可使用各种不同技术中的任何者来表示本文中所描述的信息及信号。例如，可在以上描述中提及的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合表示。
结合本文揭示内容所描述的各种说明性块及模块可使用经设计以执行本文中所描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行。通用处理器可为微处理器，但替代地，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器也可实施为运算装置的组合(例如数字信号处理器(DSP)及微处理器的组合、多个微处理器、一或多个微处理器结合DSP核心或任何其它此配置)。
本文描述的功能可在硬件、由处理器执行的软件、固件或其任何组合中实施。如果实施于由处理器执行的软件中，那么功能可作为一或多个指令或程序代码存储于计算机可读媒体上或通过计算机可读媒体传输。其它实例和实施方案在本发明和所附权利要求书的范围内。例如，归因于软件的性质，上文所描述的功能可使用由处理器执行的软件、硬件、固件、硬接线或这些中的任何者的组合来实施。实施功能的特征也可物理定位在各种位置处，包含分布使得功能的部分在不同物理位置处实施。此外，如包含权利要求书的本文中所使用，项目列表(例如以例如“…的至少一者”或“…的一或多者”的词组为前言的项目列表)中所使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一者的列表意味着A或B或C或AB或AC或BC或ABC(即，A及B及C)。同样地，如在本文中使用，短语“基于”不应解释为对一组封闭条件的参考。例如，描述为“基于条件A”的示范性步骤可基于条件A和条件B两者，而不脱离本发明的范围。换句话说，如本文中所使用，应以与词组“基于…”相同的方式解释词组“基于…”。
计算机可读媒体包含非暂时性计算机存储媒体及通信媒体两者，其包含促进计算机程序从一个位置转移到另一位置的任何媒体。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。举例来说(但不限于)，非暂时性计算机可读媒体可包括RAM、ROM、电可抹除可编程只读存储器(EEPROM)、压缩光盘(CD)ROM或其它光盘存储器、磁盘存储器或其它磁性存储装置或可用于载送或存储呈指令或数据结构的形式的所要程序代码构件且可由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。此外，任何连接被适当称为计算机可读媒体。例如，如果使用同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线技术(例如红外线、无线电及微波)来自网站、服务器或其它远程源传输软件，那么同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线技术(例如红外线、无线电及微波)包含于媒体的定义中。如本文中所使用，磁盘及光盘包含CD、激光光盘、光盘、数字多功能光盘(DVD)、软盘及蓝光光盘，其中磁盘通常磁性地复制数据，而光盘使用激光来光学地复制数据。上述的组合也包含于计算机可读媒体的范围内。
提供具体实施方式来使所属领域的技术人员能够制造或使用本发明。所属领域的技术人员将容易明白本发明的各种修改，且可在不背离本发明的范围的情况下将本文中界定的一般原理应用于其它变型。因此，本发明不受限于本文中所描述的实例及设计，而是被给予与本文中所揭示的原理及新颖特征一致的最广范围。

Claims (50)

1.一种设备，其包括：
第一存储器阵列，其包括具有第一页面大小的非易失性存储器单元；
第一控制器，其与所述第一存储器阵列耦合，且经配置以与芯片上系统SoC或处理器介接；及
第二存储器阵列，其经由所述第一控制器与所述第一存储器阵列耦合，且经配置以至少部分基于与所述SoC或处理器相关联的第二页面大小来存储数据，其中所述第二页面大小是所述第一页面大小的超集。
2.根据权利要求1所述的设备，其中所述第一页面大小是可配置的。
3.根据权利要求1所述的设备，进一步包括：
第三存储器阵列，其与所述第一控制器耦合，其中所述第三存储器阵列至少部分由所述第二页面大小配置。
4.根据权利要求3所述的设备，其中所述第二存储器阵列、所述第三存储器阵列及所述第一控制器安置在相同芯片上。
5.根据权利要求3所述的设备，其中所述第三存储器阵列经耦合到所述SoC或处理器。
6.根据权利要求5所述的设备，其中所述第三存储器阵列覆盖所述SoC或处理器。
7.根据权利要求3所述的设备，其中所述第三存储器阵列包括易失性存储器单元。
8.根据权利要求3所述的设备，其中所述第一存储器阵列及所述第三存储器阵列安置在第一芯片上。
9.根据权利要求3所述的设备，其中所述第一存储器阵列包括所述第三存储器阵列。
10.根据权利要求1所述的设备，其中所述第一存储器阵列、所述第一控制器及所述第二存储器阵列安置在第一芯片上。
11.根据权利要求10所述的设备，进一步包括：
所述SoC或处理器，其中所述SoC或处理器经由所述第一控制器与所述第一存储器阵列耦合，且其中所述SoC或处理器安置在与所述第一芯片分离的第二芯片上。
12.根据权利要求1所述的设备，进一步包括：
额外存储器阵列，其包括与所述SoC或处理器耦合的非易失性存储器单元。
13.根据权利要求12所述的设备，其中所述额外存储器阵列包括与所述SoC或处理器耦合的第一群组的非易失性存储器单元，及经由所述第一群组的非易失性存储器单元与所述SoC或处理器耦合的第二群组的非易失性存储器单元。
14.根据权利要求1所述的设备，其中所述SoC或处理器包括经配置为所述SoC或处理器处的高速缓冲存储器的局部存储器阵列。
15.根据权利要求1所述的设备，进一步包括：
第二控制器，其与所述第一存储器阵列耦合，且安置在与所述第一存储器阵列相同的芯片上，其中所述第二控制器经配置以确定所述第一存储器阵列的所述第一页面大小。
16.根据权利要求15所述的设备，其中所述第二存储器阵列经配置以根据所述第一存储器阵列的所述第一页面大小来存储数据。
17.根据权利要求15所述的设备，其中所述第二存储器阵列经配置以存储指示所述第二存储器阵列的一或多个部分存储来自所述第一存储器阵列的有效数据的第一标记。
18.根据权利要求15所述的设备，其中所述第二存储器阵列经配置以存储指示所述第二存储器阵列的一或多个部分存储不同于所述第一存储器阵列的数据的第二标记。
19.根据权利要求1所述的设备，其中所述第一控制器包括所述第二存储器阵列，且其中所述第一控制器及所述第二存储器阵列安置在相同芯片上。
20.一种设备，其包括：
第一存储器阵列，其包括具有第一页面大小的非易失性存储器单元；
局部控制器，其与所述第一存储器阵列耦合，且经配置以与芯片上系统SoC或处理器介接；
第二存储器阵列，其与所述局部控制器耦合，且经配置以至少部分基于第二页面大小来存储数据，所述第二页面大小是所述第一页面大小的超集；及
第三存储器阵列，其与所述局部控制器耦合，且经配置以至少部分根据所述第二页面大小来存储数据。
21.根据权利要求20所述的设备，其中所述第二页面大小与所述SoC或处理器相关联。
22.根据权利要求20所述的设备，其中所述第三存储器阵列经耦合到所述SoC或处理器。
23.一种设备，其包括：
接口控制器，其与包括具有第一页面大小的非易失性存储器单元的第一存储器阵列相关联；
芯片上系统SoC或处理器，其与所述接口控制器耦合；
第二存储器阵列，其经由所述接口控制器与所述第一存储器阵列耦合，且经配置以至少部分基于与所述SoC或处理器相关联的第二页面大小来存储数据，其中所述第二页面大小是所述第一页面大小的超集；及
一或多个总线，其与所述接口控制器、所述SoC或处理器或所述第二存储器阵列或其任何组合中的至少一者耦合。
24.根据权利要求23所述的设备，进一步包括：
一或多个组件，其经耦合到所述一或多个总线，所述一或多个组件包括以下中的至少一者：
输入及输出I/O控制器；
外围组件；或
基本输入输出系统BIOS组件或板支持封装BSP；或
其任何组合。
25.根据权利要求24所述的设备，进一步包括：
直接存储器存取控制器DMAC，其经耦合到所述一或多个总线；及
第三存储器阵列，其经由所述一或多个总线耦合到所述接口控制器，其中所述第三存储器阵列包括易失性存储器单元。
26.根据权利要求25所述的设备，进一步包括：
第四存储器阵列，其经由所述一或多个总线耦合到所述SoC或处理器，其中所述第四存储器阵列包括非易失性存储器单元。
27.一种方法，其包括：
在接口控制器处，从芯片上系统SoC或处理器接收用于存取包括非易失性存储器单元的第一存储器阵列的存储器操作命令，所述第一存储器阵列具有第一页面大小；
确定与所述存储器操作命令相关联的数据是否被存储于具有至少部分基于所述SoC或处理器的第二页面大小的第二存储器阵列处，其中所述确定是至少部分基于经存储于所述第二存储器阵列处的一或多个标记；及
在所述第一存储器阵列、所述第二存储器阵列或第三存储器阵列处执行所述存储器操作命令，所述第三存储器阵列与所述接口控制器耦合，且包括易失性存储器单元，其中至少部分基于与所述存储器操作命令相关联的所述数据是否被存储于所述第二存储器阵列处的所述确定来执行所述存储器操作命令。
28.根据权利要求27所述的方法，其中确定与所述存储器操作命令相关联的数据是否被存储于所述第二存储器阵列处包括：
检测各自指示所述第二存储器阵列的部分存储来自所述第一存储器阵列的有效数据的一或多个第一标记；或
检测各自指示所述第二存储器阵列的部分存储不同于所述第一存储器阵列的数据的一或多个第二标记；或
检测所述第一标记中的一或多者以及所述第二标记中的一或多者。
29.根据权利要求28所述的方法，其中所述存储器操作命令包括读取命令。
30.根据权利要求29所述的方法，其进一步包括：
确定与所述存储器操作命令相关联的数据被存储于所述第三存储器阵列处，其中所述第三存储器阵列至少部分以所述第二页面大小配置；
其中执行所述存储器操作命令包括：
至少部分基于确定与所述存储器操作命令相关联的数据被存储于所述第三存储器阵列处而从所述第三存储器阵列找取数据；及
至少部分基于找取所述数据来将数据发送到所述SoC或处理器。
31.根据权利要求29所述的方法，其进一步包括：
确定与所述存储器操作命令相关联的数据被存储于所述第三存储器阵列处，其中所述第三存储器阵列至少部分以所述第二页面大小配置；及
直接从所述SoC或处理器存取所述第三存储器阵列。
32.根据权利要求29所述的方法，其中执行所述存储器操作命令包括：
至少部分基于确定与所述存储器操作命令相关联的数据被存储于所述第二存储器阵列处而从所述第二存储器阵列找取数据；及
至少部分基于找取所述数据来将所述数据发送到所述SoC或处理器。
33.根据权利要求29所述的方法，其中执行所述存储器操作命令包括：
至少部分基于确定与所述存储器操作命令相关联的数据是否被存储于所述第二存储器阵列处而从所述第一存储器阵列找取数据；
将数据存储在所述第二存储器阵列的一或多个部分中；
更新指示有效数据存储于所述第二存储器阵列的所述一或多个部分中的所述一或多个第一标记；及
至少部分基于找取所述数据来将所述数据发送到所述SoC或处理器。
34.根据权利要求28所述的方法，其中所述存储器操作命令包括写入命令。
35.根据权利要求34所述的方法，其中执行所述存储器操作命令包括：
将数据存储于所述第二存储器阵列的一或多个部分中；及
更新指示所述第二存储器阵列的部分存储不同于所述第一存储器阵列的数据的所述一或多个第二标记。
36.根据权利要求27所述的方法，其中来自所述SoC或处理器的所述存储器操作命令包括以下命令：至少部分基于所述SoC或处理器在时间间隔期间尝试存取的次数来将数据从所述第二存储器阵列写入到所述第一存储器阵列或所述第三存储器阵列。
37.根据权利要求36所述的方法，其中执行所述存储器操作命令包括：
至少部分基于所述尝试存取次数小于阈值而将数据存储于所述第一存储器阵列处。
38.根据权利要求37所述的方法，其中所述阈值包括时间值、计数值、时钟或其任何组合中的至少一者。
39.根据权利要求36所述的方法，其中执行所述存储器操作命令包括：
至少部分基于所述尝试存取次数等于或大于阈值而将数据存储于所述第三存储器阵列处。
40.一种电子存储器设备，其包括：
用于在接口控制器处从芯片上系统SoC或处理器接收用于存取包括非易失性存储器单元的第一存储器阵列的存储器操作命令的构件，所述第一存储器阵列具有第一页面大小；
用于确定与所述存储器操作命令相关联的数据是否被存储于具有至少部分基于所述SoC或处理器的第二页面大小的第二存储器阵列处的构件，其中所述确定至少部分基于经存储在所述第二存储器阵列处的一或多个标记；及
用于在所述第一存储器阵列、所述第二存储器阵列或第三存储器阵列处执行所述存储器操作命令的构件，所述第三存储器阵列与所述接口控制器耦合且包括易失性存储器单元，其中至少部分基于与所述存储器操作命令相关联的所述数据是否被存储于所述第二存储器阵列处的所述确定来执行所述存储器操作命令。
41.根据权利要求40所述的电子存储器设备，进一步包括：
用于检测各自指示所述第二存储器阵列的部分存储来自所述第一存储器阵列的有效数据的一或多个第一标记的构件；或
用于检测各自指示所述第二存储器阵列的部分存储不同于所述第一存储器阵列的数据的一或多个第二标记的构件；或
用于检测所述第一标记中的一或多者及所述第二标记中的一或多者的构件。
42.根据权利要求40所述的电子存储器设备，进一步包括：
用于确定与所述存储器操作命令相关联的数据被存储于所述第三存储器阵列处的构件，其中所述第三存储器阵列至少部分由所述第二页面大小配置；
其中用于执行所述存储器操作命令的构件包括：
用于至少部分基于确定与所述存储器操作命令相关联的数据被存储于所述第三存储器阵列处而从所述第三存储器阵列找取数据的构件；及
用于至少部分基于找取所述数据来将数据发送到所述SoC或处理器的构件。
43.根据权利要求40所述的电子存储器设备，进一步包括：
用于确定与所述存储器操作命令相关联的数据被存储于所述第三存储器阵列处的构件，其中所述第三存储器阵列至少部分由所述第二页面大小配置；及
用于直接从所述SoC或处理器存取所述第三存储器阵列的构件。
44.根据权利要求40所述的电子存储器设备，进一步包括：
用于至少部分基于确定与所述存储器操作命令相关联的数据被存储于所述第二存储器阵列处而从所述第二存储器阵列找取数据的构件；及
用于至少部分基于找取所述数据来将所述数据发送到所述SoC或处理器的构件。
45.根据权利要求41所述的电子存储器设备，进一步包括：
用于至少部分基于确定与所述存储器操作命令相关联的数据是否被存储于所述第二存储器阵列处而从所述第一存储器阵列找取数据的构件；
用于将数据存储于所述第二存储器阵列的一或多个部分中的构件；
用于更新指示有效数据存储于所述第二存储器阵列的所述一或多个部分中的所述一或多个第一标记的构件；及
用于至少部分基于找取所述数据来将所述数据发送到所述SoC或处理器的构件。
46.根据权利要求41所述的电子存储器设备，进一步包括：
用于将数据存储于所述第二存储器阵列的一或多个部分中的构件；及
用于更新指示所述第二存储器阵列的部分存储不同于所述第一存储器阵列的数据的所述一或多个第二标记的构件。
47.根据权利要求40所述的电子存储器设备，进一步包括：
用于至少部分基于所述SoC或处理器在时间间隔期间尝试存取的次数小于阈值而将数据存储于所述第一存储器阵列处的构件。
48.根据权利要求40所述的电子存储器设备，进一步包括：
用于至少部分基于所述SoC或处理器在时间间隔期间尝试存取的次数等于或大于阈值而将数据存储于所述第三存储器阵列处的构件。
49.一种设备，其包括：
第一存储器阵列，其包括具有第一页面大小的非易失性存储器单元；
第二存储器阵列，其经配置以至少部分基于与芯片上系统SoC或处理器相关联的第二页面大小来存储数据，其中所述第二页面大小是所述第一页面大小的超集；
第三存储器阵列，其包括至少部分由所述第二页面大小配置的易失性存储器单元；及
控制器，其经配置以与所述SoC或处理器、所述第一存储器阵列、所述第二存储器阵列及所述第三存储器阵列介接，其中所述控制器可经操作以：
从所述SoC或处理器接收用于存取所述第一存储器阵列的存储器操作命令；
确定与所述存储器操作命令相关联的数据是否被存储于所述第二存储器阵列处，其中所述确定至少部分基于经存储在所述第二存储器阵列处的一或多个标记；及
至少部分基于与所述存储器操作命令相关联的所述数据是否被存储于所述第二存储器阵列处的所述确定而在所述第一存储器阵列或所述第二存储器阵列处执行所述存储器操作命令。
50.一种电子存储器设备，其包括：
用于从SoC或处理器接收用于存取第一存储器阵列的存储器操作命令的构件；
用于确定与所述存储器操作命令相关联的数据是否被存储于第二存储器阵列处的构件，其中所述确定至少部分基于经存储在所述第二存储器阵列处的一或多个标记；及
用于至少部分基于与所述存储器操作命令相关联的所述数据是否被存储于所述第二存储器阵列处的所述确定而在所述第一存储器阵列或所述第二存储器阵列处执行所述存储器操作命令的构件。
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