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Die Erfindung betrifft einen Halbleiterspeicherbaustein
nach dem Oberbegriff des Patentanspruchs 1, ein zugehöriges Speichersystem
und ein Verfahren zum Einstellen der Seitenlänge eines Halbleiterspeicherbausteins.
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Derzeitige Halbleiterspeicherbausteine
stellen verschiedene Betriebsarten für eine breite Anwendung zur
Verfügung.
Beispielsweise können
synchrone Halbleiterspeicherbausteine wie SDRAMs (synchrone dynamische
Speicher mit direktem Zugriff) durch Benutzen eines Modusregistersatzes (MRS)
Betriebsarten mit variabler Spaltenadressenabtastlatenz (CL) und
Bündellänge (BL)
unterstützen.
Solche Halbleiterspeicherbausteine können in verschiedenen Geräten und
Anwendungen wie elektronischen Ausrüstungen, Netzwerksystemen, Kommunikationssystemen,
Steuerungssystemen, Multimediaanwendungen und Hauptspeichern in PCs
(Personalcomputern) benutzt werden.
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Die 1A bis 1C zeigen einen herkömmlichen
Halbleiterspeicherbaustein mit einer hierarchischen Speicherarchitektur.
Wie aus 1A ersichtlich
ist, umfasst ein Halbleiterspeicherbaustein 100 eine Mehrzahl
von Speicherbänken 100A, 100B, 1000, 100D.
Jede Speicherbank 100A, 100B, 1000, 100D repräsentiert
beispielsweise eine logische Speichereinheit in einem PC und jede
Bank kann aus einem oder mehreren Speichermodulen aufgebaut sein,
beispielsweise aus DIMM (Dual In-line Memory Module) oder SIMM (Single
In-line Memory Module). Jede Speicherbank 100A, 100B, 1000, 100D ist
zudem logisch in eine Mehrzahl von Speicherzellenfeldblöcken aufgeteilt.
So umfasst beispielsweise die Speicherbank 100A aus 1B vier Speicherzellenfeldblöcke 100a, 100b, 100c, 100d.
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Zusätzlich ist jeder Speicherzellenfeldblock 100a, 100b, 100c, 100d logisch
in eine Mehrzahl von Unterspeicherzellenfeldblöcken aufgeteilt, wobei jeder
Unterspeicherzellenfeldblock durch eine zugehörige Steuerschaltung gesteuert
wird. So umfasst beispielsweise der Speicherzellenfeldblock 100a aus 1C vier Unterspeicherzellenfeldblöcke 110, 120, 130, 140.
Der Speicherzellenfeldblock 100a umfasst zudem eine Mehrzahl
von Wortleitungstreibern 111, 121, 131, 141,
wobei jeder Wortleitungstreiber einem der Unterspeicherzellenfeldblöcke 110, 120, 130, 140 zugeordnet
ist, sowie eine Mehrzahl von Unterdecodern 112, 122, 132, 142 und
einen Zeilendecoder 150.
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Die in den 1A bis 1C dargestellte
Speicherrahmenstruktur ist typischerweise in einem Halbleiterspeicherbaustein
mit partieller Aktivierung implementiert, beispielsweise in einem
FCRAM (fast cycle dynamic random access memory), wobei einer der
Unterspeicherzellenfeldblöcke 110, 120, 130, 140 aktivierbar
ist, indem beispielsweise Spaltenblockadressen (CBA) benutzt werden,
um einen Datenzugriffsvorgang oder einen Datenauffrischungsvorgang
durchzuführen.
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Um beispielsweise einen Speicherzugriffsvorgang
durchzuführen,
wird anfänglich
eine der Speicherbänke 100A, 100B, 1000, 100D in
Reaktion auf eine vorbestimmte Bankadresse ausgewählt und dann
wird ein Speicherzellenfeldblock 100a, 100b, 100c, 100d innerhalb
der ausgewählten
Speicherbank in Reaktion auf eine vorbestimmte Adresse, beispielsweise
auf eine Zeilenadresse, ausgewählt. Dann
wird ein Unterspeicherzellenfeldblock im ausgewählten Speicherzellenfeldblock
beispielsweise in Reaktion auf eine Spaltenblockadresse (CBA) ausgewählt. Da
der Speicherzellenfeldblock 100a aus 1C vier Unterspeicherblöcke 110, 120, 130, 140 umfasst,
können
zwei Spaltenblockadressen (CBAs) benutzt werden, um einen der vier
Unterspeicherzellenfeldblöcke
auszuwählen.
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Insbesondere kann während eines
Schreibvorgangs oder eines Lesevorgangs (Speicherzugriff) eine Zeilenadresse
RAi (i = 2, 3, ..., n) in den Zeilendecoder 150 eingegeben
und decodiert werden. Basierend auf dem Decodierergebnis aktiviert
der Zeilendecoder 150 dann eines einer Mehrzahl von normalen
Wortleitungsfreigabesignalen (NWE), das der eingegebenen Zeilenadresse
RAi entspricht. In Reaktion auf eine andere Zeilenadresse RAi (i
= 0, 1) und CBAs erzeugt einer der Unterdecoder 112, 122, 132, 142 ein
Wortleitungsversorgungssignal mit einem vorbestimmten Treibpegel
und gibt das Wortleitungsversorgungssignal an einen korrespondierenden
der Wortleitungstreiber 111, 121, 131, 141 aus. In
Reaktion auf das Wortleitungsversorgungssignal und das Wortleitungsfreigabesignal
NWE aktiviert die Wortleitung eine korrespondierende der Wortleitungen
WL_0, WL_1, WL_2, WL_3 über
einen vorbestimmten, nicht dargestellten Umschalt-Schaltkreis. Ist
die Wortleitung für
den ausgewählten
Unterspeicherzellenfeldblock aktiviert, dann wird eine Spaltenadresse
eingegeben und decodiert, um Daten in den ausgewählten Unterspeicherzellenfeldblock
zu schreiben oder aus diesem auszulesen.
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Da in einem DRAM mit der unter Bezugnahme
auf die 1A bis 1C beschriebenen Speicherrahmenstruktur
zu einem jeweiligen Zeitpunkt nur ein Unterspeicherzellenfeldblock 110, 120, 130, 140 aktiviert
werden kann, ist die Seitenlänge
des Halbleiterbausteins fest vorgegeben. Wie aus dem Stand der Technik
bekannt ist, bezeichnet eine „Seite" die Anzahl von Bits,
auf die mit einer Zeilenadresse zugegriffen werden kann, und die
Anzahl von Spaltenadressen bestimmt die Größe der „Seite". Im Speicherzellenfeldblock 100a aus 1C ist, wenn eine Gesamtanzahl
n von Adressen extern eingegeben werden können, die Anzahl von Spaltenadressen,
die benutzt werden können,
um eine Spaltenauswahlleitung (CSL) von jedem Unterspeicherzellenfeldblock auszuwählen, gleich
n-2. Dies kommt daher, dass zwei Spaltenadressen benötigt werden,
um einen der vier Unterspeicherzellenfeldblöcke 100a, 100b, 100c, 100d auszuwählen. Daher
ist die Seitenlänge, die
mit einer aktivierten Wortleitung eines ausgewählten Unterspeicherzellenfeldblockes
korrespondiert, auf 2n-2 festgelegt. Entsprechend
ist der herkömmliche
Halbleiterspeicherbaustein mit der Speicherrahmenstruktur aus 1C, der eine feste Seitenlänge von
2n-2 zur Verfügung stellt, nicht mit einem
Halbleiterspeicherbaustein, beispielsweise einem SDRAM, kompatibel,
der beispielsweise eine Seitenlänge
von 2n oder 2n-2 hat.
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Aufgabe der Erfindung ist es, einen
Halbleiterspeicherbaustein zur Verfügung zu stellen, der die genannten
Unzulänglichkeiten
aufgrund fester Seitenlänge
vermeidet, sowie ein zugehöriges
Speichersystem und ein zugehöriges
Verfahren zum Einstellen der Seitenlänge des Halbleiterspeicherbausteins anzugeben.
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Die Erfindung löst diese Aufgabe durch einen Halbleiterspeicherbaustein
mit den Merkmalen des Patentanspruchs 1, durch ein Speichersystem
mit den Merkmalen des Patentanspruchs 10 oder 12 und durch ein Verfahren
mit den Merkmalen des Patentanspruchs 17.
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Vorteilhafte Weiterbildungen der
Erfindung sind in den abhängigen
Ansprüchen
angegeben.
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Der erfindungsgemäße Halbleiterspeicherbaustein
weist eine Speicherarchitektur auf, die es einem Benutzer ermöglicht,
die Seitenlänge
des Halbleiterspeicherbausteins zu verändern.
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In vorteilhafter Weise gibt die Erfindung Schaltungen
und Verfahren zum Einstellen bzw. Ändern der Seitenlänge des
Halbleiterspeicherbausteins an, wobei Adressierungsschemata und
entsprechende Steuerschaltungen eine selektive Aktivierung von einer
oder mehreren korrespondierenden Wortleitungen mit der gleichen
Zeilenadresse ermöglichen,
wodurch die Seitenlänge
des Speicherzellenfeldblocks oder des Speicherzellenfelds abhängig von
einem spezifizierten Betriebsmodus verändert werden kann. Dadurch
kann in vorteilhafter Weise eine Kompatibilität zwischen Halbleiterspeicherbausteinen
mit unterschiedlichen Seitenlängen
erreicht werden.
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Vorteilhafte, nachfolgend beschriebene
Ausführungsformen
der Erfindung sowie das zu deren besserem Verständnis oben erläuterte,
herkömmliche
Ausführungsbeispiel
sind in den Zeichnungen dargestellt. Es zeigen:
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1A bis 1C Blockdiagramme einer hierarchischen
Speicherarchitektur eines herkömmlichen Halbleiterspeicherbausteins;
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2 ein
Blockdiagramm eines Halbleiterspeicherbausteins mit einer erfindungsgemäßen Speicherzellenfeldblockarchitektur,
die eine Veränderung
der Seitenlänge
des Halbleiterspeicherbausteins ermöglicht;
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3 ein
Blockschaltbild eines erfindungsgemäßen Speicherzellenfeldblocks,
der eine Veränderung
der Seitenlänge
eines Halbleiterspeicherbausteins mit Steuersignalen von einem Modusregistersatz
(MRS) ermöglicht;
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4A bis 4C jeweils eine Tabelle mit
verschiedenen Betriebsarten des Speicherzellenfeldblocks aus 3 mit verschiedenen Seitenlängen für einen
Halbleiterspeicherbaustein;
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5 ein
Schaltbild eines erfindungsgemäßen Unterdecoders,
der in der Schaltung aus 3 verwendbar
ist;
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6 ein
Schaltbild eines erfindungsgemäßen Wortleitungstreibers,
der in der Schaltung aus 3 verwendbar
ist;
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7 ein
Schaltbild eines erfindungsgemäßen Steuersignalgenerators,
der in der Schaltung aus 3 verwendbar
ist;
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8 ein
Schaltbild eines weiteren erfindungsgemäßen Steuersignalgenerators,
der in der Schaltung aus 3 verwendbar
ist;
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9 ein
Flussdiagramm eines erfindungsgemäßen Verfahrens zum Einstellen
bzw. Verändern der
Seitenlänge
eines Halbleiterspeicherbausteins; und
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10 ein
Blockschaltbild eines erfindungsgemäßen Speichersystems.
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2 zeigt
ein Blockdiagramm eines Halbleiterspeicherbausteins mit einer erfindungsgemäßen Speicherzellenfeldblockarchitektur,
die eine Veränderung
der Seitenlänge
des Halbleiterspeicherbausteins ermöglicht. Das Ausführungsbeispiel
aus 2 kann als Erweiterung
der in
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1C dargestellten
Speicherrahmenstruktur angesehen werden, wobei Steuer- und Adressierungsmittel
im Gegensatz zur festen Seitenlänge
der Speicherrahmenstruktur aus 1C eine
Veränderung
der Seitenlänge
ermöglichen.
Wie aus 2 ersichtlich
ist, umfasst ein Halbleiterspeicherbaustein einen Speicherzellenfeldblock 200,
der nachfolgend auch als Speicherblock bezeichnet wird, mit einem Speicherfeld,
das logisch in eine Mehrzahl von Unterspeicherzellenfeldblöcken 110, 120, 130, 140 aufgeteilt
ist, die nachfolgend auch als Unterspeicherblöcke bezeichnet werden, wobei
jeder Unterspeicherblock durch eine korrespondierende Blockadresse adressierbar
ist, beispielsweise durch eine Spaltenblockadresse (CBA). Im gezeigten
Ausführungsbeispiel
sind beispielhaft vier Unterspeicherblöcke 0, 1, 2, 3 dargestellt,
wobei der Speicherbock 200 selbstverständlich auch mehr oder weniger
Unterspeicherblöcke
umfassen kann.
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Weiter umfasst der Speicherblock 200 eine Mehrzahl
von Wortleitungstreibern 111, 121, 131, 141,
wobei jeder Wortleitungstreiber 111, 121, 131, 141 einem
der mehreren Unterspeicherblöcke 110, 120, 130, 140 zugeordnet
ist, und eine Mehrzahl von Unterdecodern 212, 222, 232, 242,
wobei jeder Unterdecoder 212, 222, 232, 242 einem
der Wortleitungstreiber 111, 121, 131, 141 zugeordnet
ist. Jedes der korrespondierenden Unterdecoder-/Wortleitungstreiberpaare
umfasst eine Wortleitungssteuerschaltung, die benutzt wird, um eine
Wortleitung zu aktivieren, die einem entsprechenden Unterspeicherblock
zugeordnet ist.
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Generell steuert eine Steuerschaltung 250 die
Wortleitungssteuerschaltungen selektiv, um eine oder mehrere korrespondierende
Wortleitungen WL_0, WL_1, WL_2, WL_3 der Unterspeicherblöcke 110, 120, 130, 140 zu
aktivieren, welche die gleiche, vom Zeilendecoder 150 decodierte
Zeilenadresse haben, um so eine Seitenlänge des Halbleiterspeicherbausteins
zu verändern.
Insbesondere empfängt
und decodiert der Zeilendecoder 150 eine zweite eingegebene
Zeilenadresse RAi, mit i = 2, 3, ..., n, und aktiviert basierend
auf dem Decodierergebnis ein normales Wortleitungsfreigabesignal
(NWE), das mit der eingegebenen Zeilenadresse korrespondiert. Die
Steuerschaltung 250 empfängt als Eingabesignal eine
Spaltenblockadresse (CBA) und ein Steuersignal und gibt als Reaktion
korrespondierende Steuersignale an die Unterdecoder 212, 222, 232, 242 aus. Die
Unterdecoder 212, 222, 232, 242 empfangen
als Eingabesignale die Steuersignale von der Steuerschaltung 250 und
eine erste Zeilenadresse RAi, mit i = 0, 1, und erzeugen dann Steuersignale,
die an die Wortleitungstreiber 111, 121, 131,141 ausgegeben werden.
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Basierend auf den Steuersignalen
von den Unterdecodern 212, 222, 232, 242 und
dem Wortleitungsfreigabesignal NWE vom Zeilendecoder 150 aktivieren
die Wortleitungstreiber 111, 121, 131,141 eine
oder mehrere der korrespondierenden Wortleitungen WL_0, WL_1, WL_2,
WL_3 der Unterspeicherblöcke 110, 120, 130, 140 selektiv,
welche die gleiche Zeilenadresse haben, um die Seitenlänge des
Halbleiterspeicherbausteins zu verändern. Ist im Ausführungsbeispiel
aus 2 die Anzahl von
Spaltenadressen für
jeden Unterspeicherblock beispielsweise n-2, dann kann entweder
(i) eine Wortleitung von einem der Unterspeicherblöcke aktiviert
werden, um eine Seitenlänge
von 2n-2 zu erhalten, oder (ii) korrespondierende
Wortleitungen von zwei Unterspeicherblöcken können aktiviert werden, um eine Seitenlänge von
2n-1 zu erhalten, oder (iii) korrespondierende
Wortleitungen von allen vier Unterspeicherblöcken können aktiviert werden, um eine
Seitenlänge
von 2n zu erhalten.
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Daher können im Ausführungsbeispiel
aus 2 basierend auf
der Kombination von dem in die Steuerschaltung 250 eingegebenen
Steuersignal und der CBA ein oder mehrere Wortleitungstreiber 111, 121, 131, 141 selektiv
durch die Steuerschaltung 250 angesteuert werden. Entsprechend
kann die Anzahl von aktivierten Wortleitungen mit der gleichen Zeilenadresse
eingestellt werden, wodurch die Seitenlänge des Halbleiterspeicherbausteins
wie gewünscht
einstellbar bzw. veränderbar
ist.
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3 zeigt
ein Blockschaltbild eines erfindungsgemäßen Speicherzellenfeldblocks 300,
der eine Veränderung
der Seitenlänge
eines Halbleiterspeicherbausteins basierend auf einem spezifizierten Betriebsmodus
ermöglicht.
Das Schaltbild aus 3 zeigt
eine mögliche
Ausführungsform
der prinzipiellen Speicherarchitektur aus 2. 3 zeigt
beispielsweise ein Ausführungsbeispiel
der Steuerschaltung 250 aus 2.
Zusätzlich
wird in 3 ein Modusregistersatz
(MRS) benutzt, um Steuersignale zu erzeugen, die in die Steuerschaltung 250 eingegeben
werden, wobei die vom MRS ausgegebenen Steuersignale vom Benutzer
in gewünschter
Weise zum Verändern
der Seitenlänge
gesetzt und gesteuert werden können.
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Wie aus 3 ersichtlich ist, umfasst der Speicherblock 300 des
Halbleiterspeicherbausteins ein Speicherfeld, das logisch in eine
Mehrzahl von Unterspeicherblöcken 110, 120, 130, 140 aufgeteilt ist,
die durch Blockadressen CBA0 und CBA1 adressierbar sind. Im dargestellten
Ausführungsbeispiel sind
zur Veranschaulichung vier Unterspeicherblöcke 0, 1, 2 und 3 angegeben,
wobei der Speicherblock 300 selbstverständlich auch mehr oder weniger
Unterspeicherblöcke
umfassen kann.
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Weiter umfasst der Speicherblock 300 eine Mehrzahl
von Wortleitungstreibern 111, 121, 131, 141,
wobei jeder Wortleitungstreiber 111, 121, 131, 141 einem
der Mehrzahl von Unterspeicherblöcken 110, 120, 130, 140 zugeordnet
ist, und eine Mehrzahl von Unterdecodern 312, 322, 332, 342,
wobei jeder Unterdecoder 312, 322, 332, 342 einem
der Wortleitungstreiber 111, 121, 131, 141 zugeordnet
ist. Jedes der korrespondierenden Unterdecoder-/Wortleitungstreiberpaare
umfasst eine Wortleitungssteuerschaltung, die benutzt wird, um eine
Wortleitung eines zuge hörigen
Unterspeicherblocks basierend auf von einer Steuerschaltung 360 ausgegebenen
Steuersignalen zu aktivieren.
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Generell steuert die Steuerschaltung 360 die Wortleitungssteuerschaltungen
selektiv, um eine oder mehrere korrespondierende Wortleitungen WL_0,
WL_1, WL_2, WL_3 der Unterspeicherblöcke 110, 120, 130, 140 zu
aktivieren, welche die gleiche vom Zeilendecoder 150 decodierte
Zeilenadresse haben, um so eine Seitenlänge des Halbleiterspeicherbausteins
zu verändern.
Insbesondere empfängt
und decodiert der Zeilendecoder 150 eine zweite eingegebene
Zeilenadresse RAi, mit i = 2, 3, ..., n, und aktiviert basierend
auf dem Decodierergebnis ein normales Wortleitungsfreigabesignal
(NWE), das mit der eingegebenen Zeilenadresse korrespondiert. Die
Steuerschaltung 360 empfängt als Eingabesignale Spaltenblockadressen
CBA0 und CBA1 sowie Steuersignale PL0B und PL1B, die von einem Steuersignalgenerator 350 erzeugt
werden, und gibt dann basierend auf den eingegebenen Blockadressen
und Steuersignalen Steuersignale an die Unterdecoder 312, 322, 332, 342 aus.
Die Unterdecoder 312, 322, 332, 342 empfangen
als Eingabesignale die Steuersignale von der Steuerschaltung 360 und
eine erste Zeilenadresse RAi, mit i = 0, 1, und erzeugen dann Steuersignale,
die an die Wortleitungstreiber 111, 121, 131,141 ausgegeben
werden.
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Basierend auf den Steuersignalen
von den Unterdecodern 312, 322, 332, 342 und
dem NWE-Signal vom Zeilendecoder 150 aktivieren die Wortleitungstreiber 111, 121, 131,141 eine
oder mehrere der korrespondierenden Wortleitungen WL_0, WL_1, WL_2,
WL_3 der Unterspeicherblöcke 110, 120, 130, 140 selektiv,
welche die gleiche Zeilenadresse haben, um die Seitenlänge des
Halbleiterspeicherbausteins einzustellen bzw. zu verändern.
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Der Steuersignalgenerator 350 umfasst
einen Befehlspuffer 351, einen Adressenpuffer 352 und
einen Modusregistersatz (MRS) 353. Eine Speichersteuereinheit,
beispielsweise eine CPU (Zentralprozessoreinheit), überträgt ein vorbestimmtes
Befehlssignal und ein vorbestimmtes Adressensignal an den Steuersignalgenerator 350.
Der Befehlspuffer 351 empfängt das vorbestimmte Befehlssignal
und der Adressenpuffer 352 empfängt das externe Adressensignal
von der Speichersteuereinheit. Der MRS 353 empfängt das
Befehlssignal und das Adressensignal vom Befehlspuffer 351 und
vom Adressenpuffer 352 und gibt dann die Steuersignale
PL0B und PL1B basierend auf dem eingegebenen Befehlssignal und dem
eingegebenen Adressensignal aus.
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Die Steuerschaltung 360 umfasst
vorzugsweise eine Mehrzahl von Invertern 361, 362, 365, 366 und
eine Mehrzahl von NAND-Gattern 363, 364, 367, 368.
Der Inverter 361 empfängt
als Eingabesignal eine komplementäre Spaltenblockadresse CBA0B
und der Inverter 362 empfängt als Eingabesignal eine
Spaltenblockadresse CBA0. Das NAND-Gatter 363 empfängt als
Eingabesignal das Ausgabesignal des Inverters 361 und die
Steuersignale PL0B und PL1B. Das NAND-Gatter 364 empfängt als
Eingabesignal das Ausgabesignal des Inverters 362 und die
Steuersignale PL0B und PL1B. Der Inverter 365 empfängt als
Eingabesignal eine komplementäre
Spaltenblockadresse CBA1B und der Inverter 366 empfängt als
Eingabesignal eine Spaltenblockadresse CBA1. Das NAND-Gatter 367 empfängt als
Eingabesignal das Ausgabesignal des Inverters 365 und das
Steuersignal PL1B. Das NAND-Gatter 368 empfängt als
Eingabesignal das Ausgabesignal des Inverters 366 und das
Steuersignal PL1B.
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Weiter umfasst der Speicherblock 300 einen Vordecoder 375,
eine Mehrzahl von Spaltendecodern 371, 372, 373, 374 und
eine Mehrzahl von logischen Schaltungen 381, 382, 383, 384, 391, 392, 393, 394, 395, 396, 397, 398,
deren Funktion nachfolgend beschrieben wird. Der Vordecoder 375 empfängt und
decodiert Spaltenadressen vor, außer den Adressen, die als Spaltenblockadressen
benutzt werden. Im Ausfüh rungsbeispiel
aus 3 werden z.B., wenn
die Gesamtzahl von Adressen gleich n ist, n-2 Spaltenadressen in
den Vordecoder 375 eingegeben, da zwei Adressen als Spaltenblockadressen
benutzt werden. Die logische Schaltung 392 empfängt als
Eingabesignale die Spaltenblockadressen CBA0B und CBA1B. Die logische
Schaltung 394 empfängt
als Eingabesignale die Spaltenblockadressen CBA0 und CBA1B. Die
logische Schaltung 396 empfängt als Eingabesignale die
Spaltenblockadressen CBA0B und CBA1. Die logische Schaltung 398 empfängt als
Eingabesignale die Spaltenblockadressen CBA0 und CBA1. Die Ausgabesignale
der logischen Schaltungen 392, 394, 396 und 398 werden
jeweils von einem der Inverter 391, 393, 395 bzw. 397 invertiert.
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Die logische Schaltung 381 empfängt als Eingabesignale
das Ausgabesignal des Inverters 391 und das Ausgabesignal
des Vordecoders 375 und gibt als Ausgabesignal ein Signal
an den Spaltendecoder 371 aus, der dem ersten Unterspeicherblock 110 zugeordnet
ist. Die logische Schaltung 382 empfängt als Eingabesignale das
Ausgabesignal des Inverters 393 und das Ausgabesignal des
Vordecoders 375 und gibt als Ausgabesignal ein Signal an
den Spaltendecoder 372 aus, der dem zweiten Unterspeicherblock 120 zugeordnet
ist. Die logische Schaltung 383 empfängt als Eingabesignale das Ausgabesignal
des Inverters 395 und das Ausgabesignal des Vordecoders 375 und
gibt als Ausgabesignal ein Signal an den Spaltendecoder 373 aus,
der dem dritten Unterspeicherblock 130 zugeordnet ist. Die
logische Schaltung 384 empfängt als Eingabesignale das
Ausgabesignal des Inverters 397 und das Ausgabesignal des
Vordecoders 375 und gibt als Ausgabesignal ein Signal an
den Spaltendecoder 374 aus, der dem vierten Unterspeicherblock 140 zugeordnet
ist.
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Im dargestellten Ausführungsbeispiel
aus 3 können die
Steuersignale, die vom MRS 353 im Steuersignalgenerator 350 erzeugt
werden, wie oben bereits ausgeführt
wurde, verändert
werden, um die gewünschte Seitenlänge einzustellen.
Der MRS 353 gibt die Steuersignale aus, die von der Steuerschaltung 360 verarbeitet
werden, um einen Betriebsmodus auszuführen, der von dem externen Befehlssignal
und Adressensignal spezifiziert wird, die der Steuersignalgenerator 350 beispielsweise von
der Speichersteuereinheit oder der CPU empfängt.
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Die 4A bis 4C zeigen beispielhaft verschiedene
Betriebsarten, in denen die Seitenlänge des Halbleiterspeicherbausteins
aus 3 basierend auf
den Steuersignalen PL0B und PL1B veränderbar ist. Insbesondere zeigt 4A eine Tabelle mit einem
Betriebsmodus, in dem beide Steuersignale PL0B und PL1B deaktiviert
bzw. gesperrt sind, beispielsweise durch einen hohen logischen Pegel,
um eine Seitenlänge
von 2n-2 zu erhalten, wobei nur einer der
Unterspeicherblöcke
in Abhängigkeit
von den logischen Pegeln der Spaltenblockadressen CBA0 und CBA1
wie dargestellt aktiviert ist. Weiter zeigt 4B eine Tabelle mit einem Betriebsmodus,
in dem nur das Steuersignal PL0B aktiviert bzw. freigeschaltet ist,
beispielsweise durch einen niedrigen logischen Pegel, um eine Seitenlänge von
2n-1 zu erhalten, wobei entweder die Unterspeicherblöcke 0 und 1 beide aktiviert
sind, wenn die Spaltenblockadresse CBA1 einen niedrigen logischen
Pegel hat, oder die Unterspeicherblöcke 2 und 3 beide
aktiviert sind, wenn die Spaltenblockadresse CBA1 einen hohen logischen Pegel
hat. In diesem Betriebsmodus spielt die Spaltenblockadresse CBA0
keine Rolle. Weiter zeigt 4C eine
Tabelle mit einem Betriebsmodus, in dem nur das Steuersignal PL1B
aktiviert bzw. freigeschaltet ist, beispielsweise durch einen niedrigen
logischen Pegel, um eine Seitenlänge
von 2n zu erhalten, wobei alle Unterspeicherblöcke 0, 1, 2 und 3 unabhängig von
den logischen Pegeln der Spaltenblockadressen CBA0 und CBA1 aktiviert
sind.
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Verschiedene Betriebsarten des erfindungsgemäßen Halbleiterspeicherbausteins
werden nachfolgend unter Bezugnahme auf die 3 und 4A bis 4C beschrieben. Wie aus 3 ersichtlich ist, empfängt der Steuersignalgenerator 350 externe
Befehlssignale und Adressensignale und erzeugt durch Benutzung des
Modusregistersatzes 353 vorbestimmte Steuersignale PL0B
und PL1B als Reaktion auf die Befehlssignale und Adressensignale.
Die Steuerschaltung 360 empfängt die Spaltenblockadressen CBA0
und CBA1 und die Steuersignale PL0B und PL1B und gibt Steuersignale
an die Unterdecoder 312, 322, 332, 342 aus.
Die Unterdecoder 312, 322, 332, 342 aktivieren
basierend auf den Steuersignalen von der Steuerschaltung 360 und
der ersten Zeilenadresse RAi, mit i = 0, 1, selektiv die korrespondierenden
Wortleitungstreiber 111, 121, 131, 141.
Ein aktivierter Unterdecoder gibt ein Wortleitungsversorgungssignal
PXI an den korrespondierenden Wortleitungstreiber aus, um die korrespondierende
Wortleitung WL_0, WL_1, WL_2, WL_3 des ausgewählten Unterspeicherblocks zu
aktivieren, wenn das normale Wortleitungsfreigabesignal NWE vom
Zeilendecoder 150 erzeugt wird. In anderen Worten ausgedrückt, schalten
die Wortleitungstreiber 111, 121, 131, 141 in
Abhängigkeit
vom normalen, vom Zeilendecoder 350 erzeugten Wortleitungsfreigabesignal NWE
die Ausgabesignale des korrespondierenden Unterdecoders 312, 322, 332, 342 an
eine zu aktivierende Wortleitung durch, wodurch eine Wortleitung des
zugehörigen
Unterspeicherblocks aktiviert wird. Nachfolgend werden beispielhaft
unter Bezugnahme auf die 5 und 6 Ausführungsformen des Unterdecoders
und Wortleitungstreibers beschrieben, die in den Halbleiterspeicherbaustein
aus 3 implementiert
werden können.
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Ein Betriebsmodus des Halbleiterspeicherbausteins
mit der Speicherarchitektur aus 3 ermöglicht eine
selektive Aktivierung von einem der Unterspeicherblöcke 110, 120, 130, 140,
um eine Seitenlänge
von 2n-2 zu erhalten. Insbesondere wird, wenn
die Steuersignale PL0B und PL1B deaktiviert sind, beispielsweise
mit einem hohen logischen Zustand, nur einer der Unterspeicherblöcke 110, 120, 130, 140 basierend
auf den logischen Zuständen
der Spaltenblockadressen CBA0 und CBA1 aktiviert, wie in 4A gezeigt ist. Zudem wird
in diesem Betriebsmodus einer der Spaltendecoder 371, 372, 373, 374 basierend
auf den logischen Zuständen
der Spaltenblockadressen CBA0 und CBA1 aktiviert.
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Beispielhaft sei angenommen, dass
die Steuersignale PL0B und PL1B beide deaktiviert sind, beispielsweise
durch einen hohen logischen Zustand, und dass die Spaltenblockadressen
CBA0 und CBA1 beide einen niedrigen logischen Zustand haben. In
diesem Fall sind die Ausgabesignale der NAND-Gatter 363 und 367 jeweils
auf einem logischen hohen Pegel, wodurch der Unterdecoder 312 aktiviert
wird, natürlich
unter der Voraussetzung, dass das benötigte Adressensignal RAi in
den Unterdecoder 312 eingegeben wird. Der Unterdecoder 312 erzeugt
dann die zugehörigen
Steuersignale, die den Wortleitungstreiber 111 veranlassen,
die Wortleitung WL_0 des Unterspeicherblocks 110 zu aktivieren.
Da die Spaltenblockadressen CBA0 und CBA1 in einem niedrigen logischen
Zustand sind, arbeiten nur die logischen Schaltungen 392, 391 und 381,
wodurch der Spaltendecoder 371 aktiviert wird. Der Spaltendecoder 371 empfängt die
Spaltenadresseninformation vom Vordecoder 375 und wählt eine
Spaltenauswahlleitung (CSL) aus den 2n-2 Spaltenauswahlleitungen des
Unterspeicherblocks 110 aus. Das bedeutet, dass der Halbleiterspeicherbaustein
gemäß dem aktivierten
Unterspeicherblock 110 eine Seitenlänge von 2n-2 hat.
In einem Seitenmodusbetrieb wird beispielsweise die Wortleitung
bzw. Zeile aktiv gehalten, während
die n-2 Spaltenadressen nacheinander angelegt werden, um auf die
Speicherzellen der aktivierten Zeile zuzugreifen.
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Ein anderer Betriebsmodus des Halbleiterspeicherbausteins
mit der Speicherarchitektur aus 3 ermöglicht eine
selektive Aktivierung von zwei der Unterspeicherblöcke 110, 120, 130, 140,
um eine Seitenlänge
von 2n-2 zu erhalten. Insbesondere werden,
wenn das Steuersignal PL0B aktiviert ist, beispielsweise mit einem
niedrigen logischen Zustand, und das Steuersignal PL1B deaktiviert
ist, beispielsweise mit einem hohen logischen Zustand, zwei der Unterspeicherblöcke 110, 120, 130, 140 basierend auf
den logischen Zuständen
der Spaltenblockadressen CBA1B und CBA1 unabhängig von den logischen Zuständen der
Spaltenblockadressen CBA0B und CBA0 aktiviert, wie in 4B gezeigt ist. Insbesondere
werden die Wortleitungen WL_0 und WL_1 der Unterspeicherblöcke 110 und 120 unabhängig vom
logischen Zustand der Spaltenblockadresse CBA0 aktiviert, wenn die
Spaltenblockadresse CBA1 einen niedrigen logischen Zustand hat.
Weiter werden die Wortleitungen WL_2 und WL_3 der Unterspeicherblöcke 130 und 140 unabhängig vom
logischen Zustand der Spaltenblockadresse CBA0 aktiviert, wenn die
Spaltenblockadresse CBA1 einen hohen logischen Zustand hat. Zudem
können
in diesem Betriebsmodus die den aktivierten Unterspeicherblöcken zugeordneten
Spaltendecoder basierend auf dem logischen Zustand der Spaltenblockadresse CBA0
selektiv aktiviert werden.
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Beispielhaft sei angenommen, dass
das Steuersignal PL0B aktiviert ist, beispielsweise mit einem niedrigen
logischen Zustand, und das Steuersignal PL1B deaktiviert ist, beispielsweise
mit einem hohen logischen Zustand. In diesem Fall sind die Ausgabesignale
der NAND-Gatter 363 und 364 der Steuerschaltung 360 unabhängig vom
logischen Zustand der Spaltenblockadressen CBA0B und CBA0 jeweils
auf einem hohen logischen Pegel, da das Steuersignal PL1B mit einem
hohen logischen Pegel in beide NAND-Gatter 363, 364 eingegeben
wird. Weiter sei angenommen, dass die Spaltenblockadresse CBA1 einen
niedrigen logischen Zustand hat und das Ausgabesignal des NAND-Gatters 367 einen
hohen logischen Zustand hat. In diesem Fall sind die Unterdecoder 312 und 322 aktiviert,
natürlich
unter der Vorraussetzung, dass das benötigte Adressensignal RAi in
den jeweiligen Unterdecoder 312, 322 eingegeben
wird, weil die Ausgabesignale der NAND-Gatter 363, 364 und 367 jeweils
einen hohen logischen Zustand haben. Die Unterdecoder 312, 322 erzeugen
dann die zugehörigen
Steuersignale, welche die Wortleitungstreiber 111 und 121 veranlassen,
die zugehörigen
Wortleitungen WL_0 und WL_1 der Unterspeicherblöcke 110 und 120 zu
aktivieren.
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Wenn die Spaltenblockadresse CBA1
in einem niedrigen logischen Zustand ist und die Unterspeicherblöcke 110 und 120 aktiviert
sind, sollten die Spaltendecoder 371 oder 372 separat
aktiviert werden, um eine Seitenlänge von 2n-1 zu
erhalten. In einem bevorzugten Ausführungsbeispiel kann die Spaltenauswahlleitung
(CSL) eines der Unterspeicherblöcke 110 oder 120 basierend
auf dem logischen Zustand der Spaltenblockadresse CBA0 aktiviert
werden. In 3 sind beispielsweise
die Eingabesignale des NAND-Gatters 392 beide auf einem hohen
logischen Zustand, wenn die Spaltenblockadresse CBA0 in einem niedrigen
logischen Zustand ist, wodurch das vom Spaltendecoder 371 erzeugte
Signal der Spaltenauswahlleitung (CSL) des Unterspeicherblocks 110 aktiviert
wird und die Spaltenleitungen des Unterspeicherblocks 110 als
Reaktion auf die Spaltenauswahlleitung (CSL) ausgewählt werden können. Durch
Verändern
der Spaltenblockadresse CBA0 auf einen hohen logischen Zustand wird
der Spaltendecoder 371 für den Unterspeicherblock 110 deaktiviert
und der Spaltendecoder 372 des Unterspeicherblocks 120 wird
aktiviert, weil alle Eingabesignale des NAND-Gatters 394 auf
einem hohen logischen Zustand sind.
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Somit ist gemäß dem beispielhaften Betriebsmodus
aus 4B die Seitenlänge bezogen auf
eine aktivierte Wortleitung 2n-1, was die
doppelte Seitenlänge
des Betriebsmodus aus 4A ist.
Das bedeutet, dass wenn ein Benutzer einen Halbleiterspeicherbaustein
mit einer Seitenlänge
von 2n-1 benötigt, ein aktiviertes Steuersignal
PL0B vom Steuersignalgenerator 350 erzeugt und in die Steuerschaltung 360 eingegeben
wird, um dadurch die Seitenlänge
des Halbleiterspeicherbausteins zu ändern.
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Ein weiterer Betriebsmodus des Halbleiterspeicherbausteins
mit der Speicherarchitektur aus 3 ermöglicht eine
selektive Aktivierung der vier Unterspeicherblöcke, um eine Seitenlänge von
2n zu erhalten. Ins besondere werden, wenn
das Steuersignal PL1B aktiviert ist, beispielsweise mit einem niedrigen
logischen Zustand, alle Unterspeicherblöcke 110, 120, 130, 140 unabhängig von
den logischen Zuständen
der Spaltenblockadressen CBA0B, CBA0, CBA1B und CBA1 aktiviert,
wie in 4C gezeigt ist.
Insbesondere sind die Ausgabesignale der NAND-Gatter 363, 364, 367 und 368 der
Steuerschaltung 360, wenn das Steuersignal PL1B auf niedrigem
Pegel liegt, jeweils auf einem hohen logischen Pegel, unabhängig vom
logischen Zustand der Spaltenblockadressen CBA0B, CBA0, CBA1B und CBA1.
In diesem Betriebsmodus sind die Wortleitungen WL_0, WL_1, WL_2,
WL_3 der Unterspeicherblöcke 110, 120, 130 und 140 unabhängig vom
logischen Zustand der Spaltenblockadressen CBA0 und CBA1 aktiviert.
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In diesem Betriebsmodus können die
den aktivierten Unterspeicherblöcken
zugeordneten Spaltendecoder selektiv basierend auf den logischen
Zuständen
der Spaltenblockadressen CBA0 und CBA1 aktiviert werden. Daher wird
die Aktivierung einer gegebenen Spaltenauswahlleitung (CSL) eines
Unterspeicherblocks durch die logische Kombination der Spaltenblockadressen
CBA0 und CBA1 bestimmt. Daher hat in diesem Fall der Halbleiterspeicherbaustein
eine Seitenlänge
von 2n.
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In vorteilhafter Weise kann im Ausführungsbeispiel
aus 3 der Modusregistersatz 353 die Steuersignale
ausgeben, um die Seitenlänge
des Halbleiterspeicherbausteins basierend auf einer Adresse und
einem Befehl gesteuert zu verändern, da
der Steuersignalgenerator 360 mit dem Modusregistersatz 353 ausgerüstet ist.
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Beispielhafte Ausführungsformen
der in 3 gezeigten Unterdecoder
und Wortleitungstreiber werden nun unter Bezugnahme auf die 5 und 6 beschrieben. 5 zeigt ein Schaltbild eines erfindungsgemäßen Unterdecoders.
Zum besseren Verständnis
ist der Unterdecoder mit dem Bezugszeichen 312 aus 3 bezeichnet. 6 zeigt ein Schalt- Bild eines Teils
einer Treiberschaltung eines erfindungsgemäßen Wortleitungstreibers 600.
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Wie aus 5 ersichtlich ist, umfasst der Unterdecoder 312 ein
NAND-Gatter 510,
einen ersten und einen zweiten Inverter 520 und 530.
Das NAND-Gatter 510 empfängt eine erste Zeilenadresse RAi,
mit i = 0, 1, und Steuersignale, die von den NAND-Gattern 363 und 367 der
Steuerschaltung 360 ausgegeben werden. Der erste Inverter 520 empfängt das
Ausgabesignal des NAND-Gatters 510 und erzeugt ein erstes
Torsteuersignal PXIDG. Der zweite Inverter 530 empfängt das
Ausgabesignal des NAND-Gatters 510 und erzeugt das Wortleitungsversorgungssignal
PXI mit einem angehobenen Pegel. Der Unterdecoder 312 gibt
außerdem
ein zweites Torsteuersignal PXIB aus, das vom Ausgangssignal des
NAND-Gatters 510 gebildet wird.
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Wie aus 6 ersichtlich ist, umfasst der Wortleitungstreiber 600 eine
Mehrzahl von MOS-Transistoren MN1, MN2, MN3, MN4. Eine Versorgungsspannung
VCC wird an einen Gateanschluss des MOS-Transistors MN1 angelegt. Ein erster
Anschluss des MOS-Transistors MN1 ist mit einer Leitung des normalen
Wortleitungsfreigabesignals NWE gekoppelt. Wie oben bereits ausgeführt wurde, wird
das Wortleitungsfreigabesignal NWE vom Zeilendecoder 150 erzeugt.
Ein zweiter Anschluss des MOS-Transistors MN1 ist mit einem Gateanschluss des
MOS-Transistors MN2 verbunden. Ein erster Anschluss des MOS-Transistors MN2 ist
mit dem Wortleitungsversorgungssignal PXI verbunden, das beispielsweise
vom Unterdecoder 312 ausgegeben wird. Ein zweiter Anschluss
des MOS-Transistors MN2 ist mit einer Wortleitung WL verbunden.
Ein Gateanschluss des MOS-Transistors MN3 ist mit dem ersten Torsteuersignal
PXIDG verbunden, das beispielsweise vom Decoder 312 ausgegeben
wird. Ein Gateanschluss des MOS-Transistors
MN4 ist mit dem zweiten Torsteuersignal PXIB verbunden, das beispielsweise
vom Unterdecoder 312 ausgegeben wird. Die Anzahl von in
einem Wortleitungstreiber 111, 121, 131, 141 aus 3 implementierten Wortleitungstreiberschaltungen 600 entspricht
der Anzahl von Wortleitungen, die für den korrespondierenden Unterspeicherblock
vorgesehen sind.
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Der Unterdecoder 312 und
die Wortleitungstreiberschaltung 600 des Wortleitungstreibers 111 aktivieren
die Wortleitung WL_0 als Reaktion auf die erste Zeilenadresse RAi,
mit i = 0, 1, und das Ausgabesignal der Steuerschaltung 360.
Insbesondere arbeiten der Unterdecoder und die Wortleitungstreiberschaltung 600 wie
folgt. Der Unterdecoder 312 erzeugt das erste Torsteuersignal
PXIDG, das zweite Torsteuersignal PXIB und das Wortleitungsversorgungssignal
PXI basierend auf den eingegebenen Steuersignalen und der eingegebenen
Zeilenadresse. Insbesondere sind das erste Torsteuersignal PXIDG
und das Wortleitungsversorgungssignal PXI nur dann in einem hohen
logischen Zustand, wenn die erste eingegebene Zeilenadresse RAi,
mit i = 0, 1 und die Ausgabesignale der NAND-Gatter 363 und 367 aus 3 in einem hohen logischen
Zustand sind. In diesem Fall ist das zweite Torsteuersignal PXIB
zum Vorladen der Wortleitung WL in einem niedrigen logischen Zustand.
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In der Wortleitungstreiberschaltung 600 aus 6 wird die Versorgungsspannung
VCC an den Gateanschluss des MOS-Transistors MN1 angelegt und daher
ist der MOS-Transistor immer in einem leitenden Zustand. Sind das
erste Torsteuersignal PXIDG und das Wortleitungsversorgungssignal
PXI in einem hohen logischen Zustand und das zweite Torsteuersignal
PXIB in einem niedrigen logischen Zustand, dann ist der MOS-Transistor
MN3 leitend geschaltet und der MOS-Transistor MN4 ist sperrend geschaltet.
Daher sind in diesem Fall das Wortleitungsversorgungssignal PXI
und die Wortleitung WL miteinander verbunden und die Wortleitung
WL ist aktiviert.
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Andererseits sind der MOS-Transistor
MN3 sperrend geschaltet und der MOS-Transistor MN4 leitend geschaltet,
wenn das erste Torsteuersignal PXIDG und das Wortleitungsversorgungssignal
PXI in einem niedrigen logischen Zustand sind und das zweite Torsteuersignal
PXIB in einem hohen logischen Zustand ist. Daher ist in diesem Fall
die Wortleitung WL deaktiviert.
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Im oben beschriebenen Ausführungsbeispiel aus 3 ist der Steuersignalgenerator 350 mit
dem Modusregistersatz 353 des Halbleiterspeicherbausteins
ausgerüstet,
um die Steuersignale zum Verändern
der Seitenlänge
zu erzeugen. Selbstverständlich
sind erfindungsgemäß auch andere
Verfahren und Vorrichtungen zum Erzeugen der erforderlichen Steuersignale
möglich. 7 zeigt beispielsweise ein
Schaltbild eines Ausführungsbeispiels
eines erfindungsgemäßen Steuersignalgenerators 700,
der unter Verwendung von Drahtbonden implementiert werden kann,
und 8 zeigt ein Schaltbild
eines weiteren Ausführungsbeispiels
eines erfindungsgemäßen Steuersignalgenerators 800,
der mittels Schmelzsicherungen implementiert ist.
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Insbesondere umfasst der Steuersignalgenerator 700 aus 7 eine Mehrzahl von Bondanschlüssen 710a, 710b, 710c, 720a, 720b, 720c und Inverter 711, 721.
Die Bondanschlüsse 710a und 720a sind
mit der Versorgungsspannung VCC verbunden und die Bondanschlüsse 710b und 720b sind mit
Masse verbunden. Ein Eingabeanschluss des Inverters 711 ist
mit dem Bondanschluss 710c und ein Eingabeanschluss des
Inverters 721 ist mit dem Bondanschluss 720c verbunden.
Die Inverter 721 und 711 geben je eines der Steuersignale
PL0B bzw. PL1B aus.
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Der Prozess zum Verbinden des Bondanschlusses 710c mit
dem Anschluss 710a oder dem Anschluss 710b und
des Bondanschlusses 720c mit dem Anschluss 720a oder 720b wird
während
des Herstellungsvorgangs des Halbleiterspeicherbausteins durchgeführt. Der
logische Zu stand des ersten Steuersignals PL0B und des zweiten Steuersignals PL1B
ist von der Verbindung der Bondanschlüsse abhängig. Wenn z.B., wie in 7 dargestellt, der Bondanschluss 710c mit
dem Bondanschluss 710b verbunden ist und der Bondanschlusses 720c mit
dem Bondanschluss 720a verbunden ist, ist das Steuersignal
PL1B auf einen hohen logischen Zustand gesetzt und das Steuersignal
PL0B ist auf einen niedrigen logischen Zustand gesetzt. Daher ist
die Seitenlänge
des Halbleiterspeicherbausteins auf 2n-1 gesetzt
(siehe 4B), wenn der
Steuersignalgenerator 700 aus 7 in den Halbleiterspeicher aus 3 implementiert ist. Selbstverständlich können die
Verbindungen der entsprechenden Bondanschlüsse variiert werden, um Steuersignale
mit anderen logischen Pegeln zu erzeugen und so eine gewünschte Seitenlänge zu erhalten.
Die Verbindungen zwischen den Bondanschlüssen und den Versorgungsanschlüssen VCC
und VSS können
beispielsweise durch Metall- oder Drahtbonden hergestellt werden.
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Wie aus 8 ersichtlich ist, umfasst das andere
Ausführungsbeispiel
des Steuersignalgenerators 800 als Diode verschaltete MOS-Transistoren MP1
und MP2, Laserschmelzsicherungen 812 und 822 und
Inverter 813 und 823. Der MOS-Transistor MP1 hat
eine Diodenkopplungsverbindung, durch die der Gateanschluss und
der Drainanschluss des MOS-Transistors MP1 miteinander verbunden
sind, und der Sourceanschluss ist mit der Versorgungsspannung VCC
verbunden. Die Laserschmelzsicherung 812 ist zwischen dem
Drainanschluss des MOS-Transistors
MP1 und der Massespannung eingeschleift. Der Inverter 813 invertiert
das Signal am Drainanschluss des MOS-Transistors MP1 und gibt das
Steuersignal PL1B aus.
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Der MOS-Transistor MP2 hat ebenfalls
eine Diodenkopplungsverbindung, durch die der Gateanschluss und
der Drainanschluss des MOS-Transistors
MP2 miteinander verbunden sind, und der Sourceanschluss ist mit
der Versorgungsspannung VCC verbunden. Die Laserschmelzsi cherung 822 ist
zwischen dem Drainanschluss des MOS-Transistors MP2 und der Massespannung
eingeschleift. Der Inverter 823 invertiert das Signal am
Drainanschluss des MOS-Transistors MP2 und gibt das Steuersignal PL0B
aus.
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Der logische Zustand der Steuersignale PL0B
und PL1B ist vom Zustand der jeweiligen Laserschmelzsicherung abhängig. Insbesondere
hat das korrespondierende Steuersignal einen niedrigen logischen
Zustand, wenn die Laserschmelzsicherungen 812 oder 822 durchtrennt
sind, und wenn die Laserschmelzsicherungen 812 oder 822 nicht
durchtrennt sind, hat das zugehörige
Steuersignal einen hohen logischen Zustand. Ist beispielsweise die
Laserschmelzsicherung 812 nicht durchtrennt und die Laserschmelzsicherung 822 durchtrennt,
dann ist das Steuersignal PL0B in einem niedrigen logischen Zustand
und das Steuersignal PL1B ist in einem hohen logischen Zustand.
In diesem Fall ist die Seitenlänge
des Halbleiterspeicherbausteins gleich 2n-2 (siehe 4B), wenn der Steuersignalgenerator 800 in
den Halbleiterspeicherbaustein aus 3 implementiert
ist. Selbstverständlich
kann der Steuersignalgenerator so angepasst werden, dass er Steuersignale
mit anderen logischen Zuständen
basierend auf dem Zustand der Laserschmelzsicherungen 812 und 822 erzeugt.
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9 zeigt
ein Flussdiagramm eines erfindungsgemäßen Verfahrens zum Einstellen
bzw. Verändern
der Seitenlänge
eines Halbleiterspeicherbausteins. Generell umfasst das Verfahren
zum Einstellen bzw. Verändern
der Seitenlänge
des Halbleiterspeicherbausteins einen ersten Schritt 910, in dem ein
erstes Steuersignal erzeugt wird, das einen von mehreren Betriebsmodi
zur Einstellung der Seitenlänge
spezifiziert, einen zweiten Schritt 920, in dem ein zweites Steuersignal
basierend auf dem ersten Steuersignal und einer Blockadresse erzeugt
wird, und einen dritten Schritt 930, in dem das zweite Steuersignal
benutzt wird, um die Seitenlänge
des Halbleiterspeicherbausteins entsprechend dem spezifizierten
Betriebsmodus zum Einstellen der Seitenlänge einzustellen.
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In einer möglichen Ausgestaltung des erfindungsgemäßen Verfahrens
umfasst der erste Schritt 910 die Maßnahme, dass das erste Steuersignal
basierend auf einem externen Befehlssignal und einem externen Adressensignal
erzeugt wird, die beispielsweise von einer Speichersteuereinheit
oder einer CPU empfangen werden. Der Schritt 910 kann beispielsweise
vom Steuersignalgenerator 350 aus 3 durch Benutzen des Modusregistersatzes 353 umgesetzt
werden. In anderen Ausgestaltungen des erfindungsgemäßen Verfahrens
kann das erste Steuersignal auch durch Vorrichtungen und Verfahren
erzeugt werden, wie sie oben unter Bezugnahme auf die 7 und 8 beschrieben sind.
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Der zweite Schritt 920 kann beispielsweise so
umgesetzt werden, wie es oben unter Bezugnahme auf die 3 beschrieben wurde, wobei
eine Steuerschaltung das Steuersignal vom Steuersignalgenerator
und die Spaltenblockadresse verarbeitet, um das zweite Steuersignal
zu erzeugen, das selektiv die zugehörigen Wortleitungssteuerschaltungen der
Speicherblöcke
steuert. Der dritte Schritt 930 umfasst vorzugsweise das selektive
Aktivieren einer oder mehrerer korrespondierender Wortleitungen
der Speicherblöcke,
welche die gleiche Zeilenadresse haben, in Abhängigkeit vom zweiten Steuersignal, wodurch
die Seitenlänge
des Halbleiterspeicherbausteins eingestellt bzw. verändert wird.
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10 zeigt
ein Blockschaltbild eines erfindungsgemäßen Speichersystems 1000.
Das Speichersystem 1000 umfasst eine CPU 1001,
eine Speichersteuereinheit 1002 und eine Mehrzahl von Speichermodulen 1003.
Jedes Speichermodul 1003 umfasst eine Mehrzahl von Halbleiterspeicherbausteinen 1004,
in welche die vorliegende Erfindung implementiert ist. Die CPU 1001 kann
als Mikroprozessoreinheit (MPU) oder als Netzwerkprozessoreinheit (NPU)
usw. ausgeführt
sein. Die CPU
1001 ist über ein
erstes Bussystem B1, beispielsweise über einen Steuerbus, einen
Datenbus und/oder einen Adressenbus, mit der Speichersteuereinheit
verbunden und die Speichersteuereinheit 1002 ist über einen zweiten
Bus B2, beispielsweise einen Steuerbus, einen Datenbus und/oder
einen Adressenbus, mit den Speichermodulen 1003 verbunden.
Im Ausführungsbeispiel
aus 10 steuert die CPU 1001 die
Speichersteuereinheit 1002, während die Speichersteuereinheit 1002 die
Speicher 1004 steuert. Selbstverständlich kann die CPU alternativ
so ausgeführt
sein, dass sie die Speicher direkt ohne Benutzung der separaten
Speichersteuereinheit steuert.
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Im Ausführungsbeispiel aus 10 kann jedes der Speichermodule 1003 beispielsweise
eine Speicherbank repräsentieren,
und jeder Speicherbaustein 1004 eines der Speichermodule 1003 kann einen
Speicherbaustein repräsentieren,
in den die vorliegende Erfindung implementiert ist. In diesem Fall
kann jeder der Speicherbausteine 1004 logisch in eine Mehrzahl
von Unterspeicherblöcken
aufgeteilt sein, die wie oben ausgeführt gesteuert werden, um die
Seitenlänge
einzustellen bzw. zu verändern.
Der Steuerschaltungsaufbau zum Durchführen des Speicherzugriffs und/oder
des Einstellens bzw. Veränderns
der Seitenlänge
kann innerhalb des Speicherbausteins 1004 angeordnet sein.
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In einer bevorzugten Ausgestaltung
können die
Speicherbausteine von einem der Speichermodule eine x8-Bitorganisation
aufweisen, während
die Speicherbausteine eines anderen Speichermoduls eine x16-Bitorganisation haben
können.
Das bedeutet, dass Speichermodule mit unterschiedlichen Bitorganisationen
betrieben werden können.
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In einer weiteren Ausgestaltung kann
das Speichersystem einen oder mehrere separate Halbleiterspeicherbausteine
anstelle der in 10 dargestellten
Speichermodule mit einer Mehrzahl von Speicherbausteinen sowie eine
zentrale Prozessoreinheit (CPU) ohne Speichersteuer einheit aufweisen. In
dieser Ausgestaltung kommunizieren die Halbleiterspeicherbausteine
direkt mit der CPU. Zusätzlich kann
einer der Halbleiterspeicherbausteine eine x8-Bitorganisation aufweisen,
während
ein anderer Halbleiterspeicherbaustein eine x16-Bitorganisation aufweisen
kann. Das bedeutet, dass zwei Speicherbausteine unterschiedliche
Bitorganisationen haben können.
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In einer weiteren Ausgestaltung kann
das Speichersystem einen oder mehrere separate Halbleiterspeicherbausteine
anstelle der in 10 dargestellten
Speichermodule mit einer Mehrzahl von Speicherbausteinen aufweisen,
die direkt (ohne CPU) mit der Speichersteuereinheit kommunizieren. In
dieser Ausgestaltung kann einer der Halbleiterspeicherbausteine
eine x8-Bitorganisation aufweisen und ein anderer Halbleiterspeicherbaustein
kann eine x16-Bitorganisation aufweisen.